KR20190127175A - 포토닉스와 일렉트로닉스의 이종 통합을 위한 원자 층 퇴적 본딩 - Google Patents

포토닉스와 일렉트로닉스의 이종 통합을 위한 원자 층 퇴적 본딩 Download PDF

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Abstract

원자 층 퇴적(ALD) 본딩에 의한 포토닉스와 일렉트로닉스의 이종 통합을 위한 방법들 및 시스템들이 제시된다. 하나의 방법은 화합물 반도체를 형성하는 동작 및 화합물 반도체의 제1 표면 상에 보호 재료(예를 들어, Al2O3)의 연속 막을 (예를 들어, 원자 층 퇴적을 통해) 퇴적하는 동작을 포함한다. 또한, 본 방법은 실리콘 온 인슐레이터(SOI) 웨이퍼를 형성하는 동작을 포함하고, 이 SOI 웨이퍼는 하나 이상의 도파관을 포함한다. 본 방법은 제1 표면에서 화합물 반도체를 SOI 웨이퍼에 본딩하여 본딩 구조를 형성하는 동작 및 본딩 구조를 처리하는 동작을 추가로 포함한다. 보호 재료는 본딩 구조의 추가 처리 동안 산성 에칭제로부터 화합물 반도체를 보호한다.

Description

포토닉스와 일렉트로닉스의 이종 통합을 위한 원자 층 퇴적 본딩{ATOMIC LAYER DEPOSITION BONDING FOR HETEROGENEOUS INTEGRATION OF PHOTONICS AND ELECTRONICS}
본 명세서에 개시된 발명 대상은 일반적으로 반도체 제조를 위한 방법들 및 시스템들에 관한 것이고, 더욱 구체적으로는, 이종 재료들의 본딩을 포함하는 반도체 제조에 관한 것이다.
2가지 상이한 타입의 재료들의 이종 본딩(heterogeneous bonding)은 집적 회로(IC)들을 제조하기 위한 옵틱스(optics) 및 일렉트로닉스(electronics)에서 더욱 평이해지고 있다. 조합은 처리를 위해 단일 반도체로 조합될 특수화된 그리고 상이한 특징들을 가지는 재료들의 사용을 이용한다.
예를 들어, 실리콘 온 인슐레이터(silicon on insulator)(SOI) 웨이퍼는 저손실 도파관 라우팅을 제공하는 반면, III-V 화합물 반도체는 레이저들에 대해 효율적으로 광을 생성하고, 광 통신에서 사용되는 변조기들 및 검출기들에 대해 효율적으로 광을 흡수한다. 이들 재료들의 조합은 포토닉 집적 회로들(photonic integrated circuits)(PICs)을 생성하기 위한 이상적인 플랫폼을 제공한다. 재료들이 다르기 때문에, 본딩은 이들 PIC들을 제조할 시에 수율 및 처리 제한에 크게 영향을 준다. 예를 들어, 일부 응용예들에서, 그 목적은 웨이퍼-레벨 스케일 처리(wafer-level scale processing)를 통해 완전히 제조되는 고도로 집적된 송신기를 만드는 것이다.
하이브리드 Si 포토닉스(hybrid Si photonics)에 대해, 화합물 반도체 내지 Si 기판 사이의 본드의 전단 강도는 디바이스 수율에 대해 큰 영향을 가진다. 본딩되는 재료들이 상이하기 때문에, 재료들 간의 분리 및 박리(delamination)가 극복할 일반적인 도전과제이다. 추가로, 다수의 산이 이들 디바이스들의 제조에 사용되어 본딩 이후 화합물 반도체를 에칭시킨다. 그러나, 산들은 Si 채널들에 후속하는 화합물 반도체 아래에 위킹하고(wick), 본딩 계면(bonding interface)을 에칭시킨다.
첨부 도면들 중 다양한 도면들이 본 개시내용의 예시적인 실시예들을 단지 예시하며, 그 범위를 제한하는 것으로서 간주될 수 없다.
도 1은 일부 예시적인 실시예들에 따른, 이종 재료들의 본딩을 예시한다.
도 2는 일부 예시적인 실시예들에 따른, 본딩 구조체의 처리 동안 이용되는 산으로 인한 화합물 반도체의 손상을 예시한다.
도 3은 일부 실시예들에 따른, 원자 층 퇴적(atomic layer deposition)(ALD)을 통한 보호 재료의 추가를 예시한다.
도 4는 일부 예시적인 실시예들에 따른, 화합물 반도체와 SOI 웨이퍼의 본딩에 의한 본딩 구조체의 생성을 예시한다.
도 5는 일부 예시적인 실시예들에 따른, 초격자가 없는 화합물 구조체(compound structure)를 예시한다.
도 6은 일부 예시적인 실시예들에 따라, Al2O3 향상 본딩 구조체가 처리 동안 어떻게 더 양호한 보호를 제공하는지를 도시한다.
도 7은 일부 예시적인 실시예들에 따라, 보호 층을 이용함으로써 획득되는 개선을 도시하는 일부 결과들을 예시한다.
도 8은 일부 실시예들에 따라, Al2O3 층을 가지고 획득되는 수율 개선 이득들을 예시한다.
도 9는 ALD 본딩에 의한 포토닉스와 일렉트로닉스의 이종 통합(heterogeneous integration)을 위한 방법의 플로우차트이다.
도 10은 일부 예시적인 실시예들에 따른, 본딩 구조체를 제조하기 위한 방법의 플로우차트이다.
예시적인 방법들 및 시스템들은 원자 층 퇴적(ALD) 본딩에 의한 포토닉스와 일렉트로닉스의 이종 통합에 관한 것이다. 예들은 가능한 변형들을 단지 전형적으로 보여준다(typify). 다른 방식으로 명시적으로 언급되지 않는 경우, 컴포넌트들 및 기능들은 임의적이며, 조합되거나 세분될 수 있고, 동작들은 순서상 변경되거나 또는 조합되거나 또는 세분될 수 있다. 후속하는 기재에서, 설명의 목적으로, 다수의 특정 상세항목들이 예시적인 실시예들의 철저한 이해를 제공하도록 설명된다. 그러나, 본 발명 대상이 이들 특정 상세항목들 없이도 구현될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다.
본딩 구조체는 사후-본딩 처리(post-bonding processing)에서의 본딩 전단 강도(bonding shear strength) 및 산 손상(acid damage)과 같은, 제조 동안 처리되어야 할 문제점들을 가진다. 일부 해법들은, III-V 반도체의 본드 층을 많은 산 에칭에 대해 더 많은 저항성이 있는 InGaAsP로 변경함으로써 이러한 문제들을 해결한다. 그러나, 이 변경은 또한 전단 강도를 감소시키고, 산 단계들 이전에 박리를 초래한다. 다른 해법들은 산 에칭 단계들, 디바이스 아트워크(device artwork), 또는 III-V 에지로부터 III-V 디바이스들로의 후퇴(setback)에 대한 변경들을 포함한다. 그러나, 이러한 해법들은 본딩의 전단 강도를 증가시키지 않고, 이들은 처리 시간 및 비용을 더하며, 이들은 산 위킹(acid wicking)의 문제점을 완전히 해결하지 않는다. 또한, 이러한 해법들은 III-V 에지로부터 디바이스로의 후퇴가 감소되는 것을 허용하지 않고, 이에 의해 다이 크기의 축소를 제한한다.
본 명세서에 제시된 실시예들은 화합물 반도체(예를 들어, III-V 재료들 상에 형성되는 반도체)와 SOI 웨이퍼를 본딩시키기 위한 해법들을 제공한다. 실시예들은 성장 이후에 그리고 본딩 동작 이전에 화합물 반도체(예를 들어, III-V 기반) 내의 본딩 표면에 보호 재료(예를 들어, Al2O3)의 박층을 추가하는 것을 제공한다. 일부 실시예들에서, 박막의 추가는 ALD를 통해 수행되지만, 다른 퇴적 방법들이 이용될 수도 있다. Al2O3는 본딩 이후 산 에칭제로부터 III-V 재료를 보호하고, 또한 (예를 들어, SiO2에 비해) 본드의 전단 강도를 증가시킨다. 추가로, 보호 재료는 더 적은 결함들, 더 높은 수율들을 초래하고, 더 적은 재료를 사용하는 동시에 더 작은 광학 회로를 만드는 능력을 제공한다.
하나의 일반적인 양태는 화합물 반도체를 형성하기 위한 동작, 화합물 반도체의 제1 표면 상에 보호 재료의 연속 막을 퇴적하는 동작, 및 SOI 웨이퍼를 형성하는 동작을 포함하는 방법을 포함하고, SOI 웨이퍼는 하나 이상의 도파관을 포함한다. 방법은 또한 제1 표면에서 화합물 반도체를 SOI 웨이퍼에 본딩하여 본딩 구조체를 형성하는 것 및 본딩 구조체를 처리하는 것을 포함한다. 보호 재료는 본딩 구조체의 처리 동안 산 에칭제로부터 화합물 반도체를 보호한다.
하나의 일반적인 양태는, 화합물 반도체 ―화합물 반도체는 화합물 반도체의 제1 표면 상에 퇴적되는 보호 재료의 연속 막을 포함함― 및 SOI 웨이퍼를 포함하는 본딩 구조체를 포함한다. SOI 웨이퍼는 하나 이상의 도파관을 포함하고, 여기서 화합물 반도체는 제1 표면에서 SOI 웨이퍼에 본딩되어 반도체 구조체를 형성하고, 본딩 구조체는 화합물 반도체 상에 회로들을 패터닝하도록 처리가능하다. 보호 재료는 본딩 구조체의 처리 동안 산 에칭제로부터 화합물 반도체를 보호한다.
하나의 일반적인 양태는, III-V 기반 반도체를 형성하기 위한 동작, III-V 기반 반도체의 제1 표면 상에 Al2O3의 연속 막을 퇴적시키기 위한 동작, III-V 기반 반도체를 싱귤레이트하여 에피 다이들을 형성하기 위한 동작, 및 에피 다이들을 플라즈마 클리닝하기 위한 동작을 포함하는 방법을 포함한다. 방법은 SOI 웨이퍼를 형성하는 동작 ― SOI 웨이퍼는 하나 이상의 도파관을 포함함 ―, SOI 웨이퍼 상에 에피 다이들의 제1 표면을 배치하는 동작, 에피 다이들을 SOI 웨이퍼에 본딩하여 본딩 구조체를 형성하는 동작, 그라인드 및 화학적 동작들을 통해 에피 다이의 기판을 제거하는 동작, 및 본딩 구조체를 처리하는 동작을 더 포함하고, 여기서 Al2O3는 본딩 구조체의 처리 동안 에피 다이들을 산 에칭제로부터 보호한다.
도 1은 일부 예시적인 실시예들에 따른, 이종 재료들의 본딩을 예시한다. 도 1은 함께 본딩되기 이전의 화합물 반도체(102) 및 SOI 웨이퍼(104)의 단면을 도시한다. SOI 웨이퍼(104), 또는 실리콘-온-인슐레이터 웨이퍼는 실리콘 베이스(120), 실리콘 베이스(120)의 최상부 상의 SiO2의 층(118), 및 저-손실 라우팅을 제공하는 실리콘 도파관(122)을 가지고 생성된다. 추가로, SiO2 본딩 층(116)이 도파관(122)의 최상부 상에 추가된다. SOI 웨이퍼는 실리콘 도파관들을 형성 및 패터닝함으로써 만들어지고, 이후 SOI 웨이퍼는 플라즈마 클리닝된다. 기재의 간략함을 위해, SOI 웨이퍼 내의 다른 층들 및 회로들이 생략되지만, 본 기술분야의 통상의 기술자는 SOI 웨이퍼가 복수의 회로 및 층을 포함할 수 있음을 용이하게 인지할 것이다.
추가로, 화합물 반도체(102)가 별도로 성장된다. 일부 예시적인 실시예들에서, 화합물 반도체(102)는 III-V 타입 재료들, 효율적인 레이저들, 변조기들, 및 검출기들을 생성하는 재료들의 클래스를 이용한다.
일부 예시적인 실시예들에서, 화합물 반도체(102)는 InP 기판의 베이스를 포함하고, 추가적인 층들이 더해진다. 도 1의 예시적인 실시예에서, 층들은 InGaAs 층(110), 또다른 InP 층, QWs 층(112), 또다른 InP 층(114), 초격자(106), 및 InP 본드 층(108)을 포함한다.
큰 III-V 반도체가 형성되고 이후 본딩 이전에 복수의 에피 다이들로 싱귤레이트될 수 있다는 것에 유의한다. 에피 다이들은 본 명세서에서 화합물 반도체(102)라 지칭되고, 에피 다이들은 SOI 웨이퍼에 본딩된다.
실리콘이 저-손실 도파관 라우팅을 제공하고 III-V 재료들이 효율적인 광 특징들을 제공하기 때문에, 화합물 반도체(102)와 SOI 웨이퍼(104)의 조합은 바람직하다. 이들이 상이한 타입들의 재료들이기 때문에, 화합물 반도체(102) 및 SOI 웨이퍼(104)가 함께 본딩된다. 상이한 산화물 타입의 본딩 재료들이 사용되어 2개의 반도체를 함께 접속시킬 수 있다.
일부 예시적인 실시예들에서, 화합물 반도체(102) 및 SOI 웨이퍼(104)는 함께 배치되고, 이후 압력 및 열이 가해져 이들을 함께 본딩한다. 그후, 이들은 플라즈마 클리닝될 수 있고, 추가적인 단계들이 취해져서 화합물 반도체(102) 상에 회로들을 형성할 수 있다. 즉, 이 점에서, 실리콘 패터닝은 완료되지만, III-V 패터닝은 여전히 진행 중이다. 다른 본딩 방식들에서, 폴리머(예를 들어, 벤조시클로부탄, 일반적으로 BCB로 축약됨) 본딩이 사용되고, 따라서 III-V는 폴리머를 사용하여 실리콘에 접속된다.
도 1에 예시된 실시예들이 예들이며 모든 가능한 실시예를 기술하지 않는다는 것에 유의한다. 다른 실시예들은 화합물 반도체(102) 및 SOI 웨이퍼(104) 상에 상이한, 추가적인, 또는 더 적은 층들을 이용할 수 있다. 따라서 도 1에 예시된 실시예들은 배타적 또는 제한적인 것이 아니라 다소 예시적인 것으로 해석되어야 한다.
도 2는 일부 예시적인 실시예들에 따른, 본딩 구조체의 처리 동안 이용되는 산으로 인한 화합물 반도체에 대한 손상을 예시한다. 2개의 반도체가 함께 본딩된 이후, 화합물 반도체(102)의 추가적인 처리가 발생한다. 일부 동작들은 산을 사용하여 화합물 반도체 기판(202)을 에지화(edge)하여 화합물 반도체 두께를 감소시키는 것을 포함할 수 있다.
그러나, 산을 사용할 때, 산은 화합물 반도체(102)의 최하부(204)에서 에지화할 수 있거나 또는 Si 도파관(122)을 따르는 손상을 발생시킬 수 있다. 에지(204)에 손상이 있기 때문에, 에지들은 제거되어야 하는데, 이는 반도체들이 얼마나 작아질 수 있는지를 제한한다.
도 3은 일부 실시예들에 따른, ALD(304)를 통한 보호 재료의 추가를 예시한다. 일부 예시적인 실시예들에서, 보호 재료의 박막(306)이 화합물 반도체(102) 상에 ALD(304)를 사용하여 퇴적되어, 보호 재료(306)를 가지는 화합물 반도체(302)를 초래한다. 원자 층 퇴적(ALD)은 기체 상태 화학 처리의 순차적 사용에 기초하는 박막 퇴적 기법이다. ALD는 화학적 기상 퇴적의 한 타입으로 간주된다. ALD 반응들 중 대다수는 통상적으로 전구체들이라 명명되는 2개의 화학물질을 사용한다. 이러한 전구체들은 한 번에 하나씩 순차적인, 자체-제한적인 방식으로 재료의 표면과 반응한다. 별도의 전구체들에 대한 반복되는 노출을 통해, 박막이 느리게 퇴적된다.
실시예들이 보호 재료로서 Al2O3를 사용함으로써 본 명세서에서 제시되지만, SiO2, HfO2, ZrO2, SiN, TiO2 또는 다른 유전막들과 같은, 다른 유전성 재료들이 사용될 수 있다. 추가로, ALD가 본 실시예들을 기술하기 위해 사용되지만, 플라즈마 보강 화학적 기상 퇴적(PECVD), 이온 빔 퇴적(IBD), 및 라디오 주파수(RF) 스퍼터링과 같은 다른 퇴적 방법들이 대신 사용될 수 있다.
퇴적 층의 높이는 1 내지 50 나노미터의 범위 내에 있지만, 다른 값들 역시 가능하다. 일부 실시예들에서, 10 nm 층이 이용된다.
ALD를 사용하는 것의 장점들 중 하나는, 다른 이유들 중에서 특히, 그것이 본딩에 더 적합한 거의 결함이 없는 층을 제공하기 때문에, 그것이 본드의 전단 강도를 개선한다는 것이다. ALD 막들은, 막들에서 균열이 없고 불연속성이 존재하지 않는다는 점에서 완벽하게 컨포멀(conformal)하다. 층이 단일 모노층(대략 1 나노미터)만큼 작도록 그리고 수십 또는 수백 나노미터까지일 수 있도록, 막의 두께를 제어하는 것이 또한 용이하다. ALD를 이용하여 퇴적되는 Al2O3을 사용하는 것으로부터의 결과들은 본딩 품질이 크게 개선된다는 것이다.
도 4는 일부 예시적인 실시예들에 따른, 화합물 반도체와 SOI 웨이퍼의 본딩에 의한 본딩 구조체의 생성을 예시한다. Al2O3가 퇴적된 이후, 화합물 반도체(302)와 SOI 웨이퍼(104)가 함께 본딩되어 본딩 구조체(304)를 생성한다. 예를 들어, 2개의 반도체는, 이들을 함께 배치하고 이후 압력 및 열을 가함으로써 함께 본딩될 수 있다.
본딩은 III-V 상의 산화물들 및 실리콘 상의 산화물들을 형성하고, 산화물들은 화합물 반도체(302) 및 SOI 웨이퍼(104)를 접속된 채로 유지한다.
도 5는 일부 예시적인 실시예들에 따른, 초격자가 없는 화합물 구조체를 예시한다. 화합물 반도체 상에 Al2O3을 포함시키는 것의 단점은 Si 도파관으로부터의 III-V의 분리가 증가한다는 것이다. PIC에서의 광학적 동작들은 재료마다 광학 모드(즉, 광)를 이전할 필요가 있고; 따라서, 이 분리를 감소시키는 것이 바람직하다.
포토닉 집적 회로들에서, 광은 실리콘 도파관들 내의 칩 주위로 라우팅되고, 이후 레이저들, 검출기들 및 변조기들과 같은, 능동 광학 기능들이 III-V 재료에서 발생한다. 따라서, 능동 디바이스에서, 실리콘과 III-V 사이의 커플링이 존재한다. Al2O3은 실리콘과 III-V 사이의 갭에 두께를 더하고, 따라서 커플링이 성능이 감소한다. 실리콘과 III-V의 활성 층 사이의 갭이 더 작을수록, 2개의 재료 간의 커플링이 더 양호하다.
일부 예시적인 실시예들에서, 해법은 예컨대, 화합물 반도체(502) 내의 초격자를 제거함으로써, 광학적 커플링의 거리를 감소시키는 것이다. 초격자는 초박층들 내에서 번갈아 성장되는 2개의 재료를 포함한다. 예를 들어, 초격자 층들은 약 10 nm일 수 있고, 다른 층들은 수십 내지 수백 나노미터 내일 수 있다. 초격자의 목적은 결함들이 최하부 표면으로부터 재료 내로 위로 이동하는 것을 방지하는 것이다. 초격자 층은 결함 차단 메커니즘으로서 작용하고 디바이스의 신뢰성을 개선한다. 초격자의 제거는 화합물 반도체가 본딩 결함으로부터의 위험에 있게 하지만, 그것은 Si와 화합물 반도체 사이의 커플링 성능을 또한 개선한다.
그러나, Al2O3 층은 본딩 계면을 화합물 반도체 표면으로부터 멀리 이동시킴으로써 유사한 보호를 제공하고, 따라서 일부 결함 차단은 초격자를 제거한 이후에도 유지된다. 한편 III-V 내지 실리콘 도파관까지의 거리(즉, 광 밀폐)가 감소되어 커플링 성능을 개선하고, 본딩의 품질 역시 개선된다. 초격자의 제거는 절충안이지만, 전체 성능은 Al2O3 층에 의해 더 양호하다.
시뮬레이션들에서, 검출기 반응성 및 변조기 삽입 손실은 초격자를 갖지만 Al2O3 층이 없는 화합물 반도체에 비해, 10 nm Al2O3 층을 가지고 그리고 초격자 없이 더 양호하였다.
도 6은 일부 예시적인 실시예들에 따라, Al2O3 향상 본딩 구조체가 처리 동안 더 양호한 보호를 어떻게 제공하는지를 도시한다. 화합물 구조체(502)에 Al2O3(306)를 추가한 이후, 에칭(602) 동작들 동안 이용되는 산으로부터의 손상이 크게 감소되었다는 것이 관측되었다. 손상은 화합물 반도체의 에지들 상에서 뿐만 아니라 실리콘 도파관을 따라 감소되었다.
일부 연구 테스트들에서, 그리고 제한적인 것으로 의미하지 않는 예로서 인용되어, Al2O3의 10 nm 층을 가지는 에지들에서의 관측된 손상이 실제로 제거되었다. 2 nm 및 5 nm에서 에지에서의 일부 손상이 관측되었지만, 손상은 Al2O3 층을 사용하지 않는 것보다는 더 적었다. 또한, 본딩의 전단 강도 역시 개선되었다. 더 많은 샘플 결과들이 도 7에 관해 하기에 제공된다.
도 7은 일부 예시적인 실시예들에 따른, 보호 층을 이용함으로써 획득되는 개선을 보여주는 일부 결과들을 예시한다. Al2O3가 있는 그리고 없는 반도체들에 대해 몇몇 테스트들이 수행되었으며, 본딩의 에지들에서의 손상이 측정되었다.
캡처(702)는 ALD Al2O3가 없는 본딩 구조체에 대해 찍힌 이미지를 예시하고, 캡처(704)는 ALD Al2O3 10 nm 두께를 가지는 본딩 구조체의 찍힌 이미지를 예시한다. 캡처(702)는 재료 유실이 존재하기 때문에 본딩의 에지에서 손상이 존재하는 것을 도시하는 반면, ALD Al2O3를 가지는 본딩 구조체는 관측가능한 손상이 없음을 도시한다. ALD Al2O3의 에지들은 연속적이고 손상되지 않았으며, 에칭-부족(under-etch)이 없었다.
전단 강도는 본딩 구조체들을 분리시키기 위해 필요한 힘의 양을 체크함으로써 또한 측정되었다. 일부 테스트들에서, ALD Al2O3 반도체의 전단 강도는 Al2O3가 없는 반도체의 전단 강도의 약 2.5배였다.
다른 테스트들에서, 광 반응성에 관한 검출기의 성능이 상이한 반도체 구조체들에 대해 측정되었다. 초격자가 화합물 구조체로부터 제거되었으므로, Al2O3층이 초격자보다 더 얇아서 더 가까운 광 커플링을 초래하였기 때문에, 광 반응성이 개선되었다.
도 8은 일부 실시예들에 따른, Al2O3층을 이용하여 획득되는 수율 개선 이득들을 예시한다. ALD Al2O3 반도체의 이점들은 다음을 포함한다: (a) 더 높은 스루풋을 허용하는, 본딩 이전의 III-V 피스 상에서 요구되는 감소된, 또는 제거된, 플라즈마 클리닝; (b) III-V 에지로부터 디바이스로의 후퇴가 감소될 수 있기 때문에 III-V의 더 작은 피스들이 본딩될 수 있다; (c) 다이 크기가 III-V 본드 피스 크기에 의해 현재 제한되기 때문에, 감소된 다이 크기 및 웨이퍼 당 더 많은 다이; 및 (d) 본딩 이후 크게 감소된 III-V 표면 결함 성장.
디바이스(802)는 Al2O3의 사용 없이 본딩된 반도체 회로이다. 디바이스(802)는 SOI 웨이퍼의 최상부 상에 본딩되는 화합물 반도체(806)의 4개 피스를 포함한다. 화합물 반도체(806)의 에지들 상의 손상으로 인해, 감소된 부분(808)만이 최종 PIC에 대해 사용될 수 있다.
디바이스(804)는 SOI 웨이퍼의 최상부 상에 본딩되는 4개 화합물 반도체(810)를 포함한다. 화합물 반도체(810)가 Al2O3 층에 의해 제공되는 보호로 인해 손상되지 않기 때문에, 완전한 화합물 반도체가 PIC에 대해 이용될 수 있다.
화합물 반도체들이 손상되지 않기 때문에, III-V 피스들을 더 가깝게 함께 배치하는 것이 가능하며, 이것이 더 작은 PIC들 및 개선된 III-V 사용을 초래하여, III-V 반도체에 대한 더 적은 낭비 및 더 적은 비용을 초래한다는 것에 또한 유의한다. 또한, III-V 반도체에 대한 낭비가 더 적기 때문에, SOI 웨이퍼에 대한 낭비 역시 더 적어서, 실리콘 비용의 감소를 초래한다.
일부 예들에서, 화합물 반도체가 산 화학물질들(acid chemicals)에 대해 민감하지 않기 때문에, 더 간단한 제조 공정들을 사용하는 것이 또한 가능하다.
도 9는 ALD 본딩에 의한 포토닉스 및 일렉트로닉스의 이종 통합을 위한 방법(900)의 플로우차트이다. 동작(902)에서, 화합물 반도체 재료가 성장되고, 동작(904)에서, 보호 재료가 동작(902)에서 성장된 화합물 반도체 상에 퇴적된다. 일부 예시적인 실시예들에서, 퇴적은 ALD를 이용하여 수행되고, 보호 재료는 Al2O3이지만, 다른 보호 재료들 역시 가능하다.
동작(906)에서, III-V 웨이퍼가 이후 SOI 웨이퍼로의 본딩을 위해 작은 피스들로 싱귤레이트된다. 동작(908)에서 에피 다이가 플라즈마 클리닝되어, 표면이 본딩 이전에 매우 깨끗함을 보장한다.
동작(910)에서, 실리콘 도파관들을 포함하여, SOI 웨이퍼가 패터닝되고 제조되고, 동작(912)에서 SOI 웨이퍼가 플라즈마 클리닝된다.
동작(914)에서, 에피 다이는 SOI 웨이퍼 표면 상에 배치되고, 동작(916)에서 압력 및 열이 SOI 웨이퍼의 최상부 상의 에피 다이에 가해져 본딩을 개선한다.
동작(916)으로부터, 방법은 동작(918)으로 흐르는데, 여기서 에피 다이 기판이 그라인딩 및 화학적 에칭 단계들을 통해(보호 재료 층에 의해 제공되는 개선된 성능을 가지고) 제거된다. 동작(920)에서, 에피 다이 및 디바이스 패터닝을 위해 이종 본딩 구조체 상에서 추가적인 단계들이 수행된다.
도 10은 일부 예시적인 실시예들에 따른, 본딩 구조체를 만들기 위한 방법(1000)의 플로우차트이다. 도 9 및 10의 플로우차트들에서의 다양한 동작들이 순차적으로 제시되고 기술되지만, 통상의 기술자는 동작들 중 일부 또는 전부가 상이한 순서로 실행되고, 조합되거나 생략되거나, 또는 병렬로 실행될 수 있음을 인지할 것이다.
동작(1002)에서, 화합물 반도체(예를 들어, 도 5의 화합물 반도체(502))가 형성된다. 동작(1002)으로부터, 방법은 동작(1004)으로 흐르며 여기서 보호 재료의 연속 막(예를 들어, 도 5의 Al2O3 층(306))이 화합물 반도체의 제1 표면 상에 퇴적된다.
또한, 동작(1006)에서, SOI 웨이퍼가 형성되고(예를 들어, 도 5의 SOI 웨이퍼(104)), SOI 웨이퍼는 하나 이상의 도파관(122)을 포함한다. 동작(1006)으로부터, 방법은 제1 표면에서 화합물 반도체를 SOI 웨이퍼에 본딩하여 본딩 구조체를 형성하기 위한 동작(1008)으로 흐른다.
동작(1008)으로부터, 방법은 본딩 구조체를 처리하기 위한 동작(1010)으로 흐른다. 보호 재료는 본딩 구조체의 처리 동안 산 에칭제로부터 화합물 반도체를 보호한다.
일 예에서, 연속 막을 퇴적하는 것은 원자 층 퇴적에 의해 수행된다.
일부 예들에서, 보호 재료는 Al2O3이다. 다른 예들에서, 보호 재료는 SiO2 , HfO2, ZrO2, SiN, 또는 TiO2 중 하나이다.
일부 예들에서, 연속 막은 2 내지 50 나노미터의 높이를 갖지만, 1 내지 100 나노미터의 범위 내와 같은, 보호 층의 다른 높이들이 가능하다.
일부 예시적인 실시예들에서, 화합물 반도체는 III-V 웨이퍼이다.
일부 예시적인 실시예들에서, SOI 웨이퍼에 화합물 반도체를 본딩하는 것은 SOI 웨이퍼 상에 화합물 반도체를 배치하는 것, 압력 및 열을 화합물 반도체 및 SOI 웨이퍼에 가하는 것, 및 압력 및 열을 제거하는 것을 더 포함한다.
일부 예들에서, SOI 웨이퍼는 하나 이상의 도파관 중 하나의 도파관 바로 위의 SiO2 층을 포함하고, SiO2 층은 본딩을 위해 화합물 반도체의 제1 표면과 접촉하여 배치된다.
일부 예들에서, 화합물 반도체는 보호 재료의 연속 막에 의해 크기가 증가한 화합물 반도체를 보상하기 위해 초격자 층을 포함하지 않는다.
일부 예들에서, 본딩 구조체를 처리하는 것은 화합물 반도체 상의 그라인드 및 화학적 단계들을 통해 화합물 반도체로부터 에피 기판을 제거하는 것 및 화합물 반도체 상의 디바이스 패터닝을 더 포함한다.
이 명세서 전반에 걸쳐, 복수의 인스턴스가 단일 인스턴스로서 기술된 컴포넌트들, 동작들, 또는 구조들을 구현할 수 있다. 하나 이상의 방법의 개별 동작들이 별도의 동작들로서 예시되고 기술되었지만, 개별 동작들 중 하나 이상은 동시에 수행될 수 있고, 동작들이 예시된 순서로 수행되어야 하는 것이 요구되지 않는다. 예시적인 구성들에서 별도의 컴포넌트들로서 제시된 구조들 및 기능성은 조합된 구조 또는 컴포넌트로서 구현될 수 있다. 유사하게, 단일 컴포넌트로서 제시된 구조들 및 기능성은 별도의 컴포넌트들로서 구현될 수 있다. 이들 및 다른 변형들, 수정들, 추가들, 및 개선들이 본원의 발명 대상의 범위 내에 든다.
본 명세서에 예시된 실시예들은 본 기술분야의 통상의 기술자가 개시된 교시들을 구현할 수 있도록 충분히 상세하게 기술되었다. 이로부터 다른 실시예들이 사용되고 유도될 수 있고, 따라서 구조적 및 논리적 치환들 및 변경들이 이 개시내용의 범위로부터 벗어나지 않고 이루어질 수 있다. 따라서, 상세한 설명은 제한적 의미로 취해지지 않아야 하며, 다양한 실시예들의 범위는, 첨부된 청구항들에 의해서만, 이러한 청구항들이 부여받는 등가물들의 전체 범위와 함께, 정의된다.
본 명세서에서 사용되는 바와 같이, 용어 "또는"은 내포적 또는 배타적 의미로 해석될 수 있다. 또한, 복수의 인스턴스가 단일 인스턴스로서 본 명세서에 기술된 리소스들, 동작들, 또는 구조들에 대해 제공될 수 있다. 추가로, 다양한 리소스들, 동작들, 모듈들, 엔진들 및 데이터 저장소들 간의 경계들은 다소 임의적이며, 특별한 동작들은 특정 예시적인 구성들의 상황에서 예시된다. 기능성의 다른 할당들이 참작되며, 본 개시내용의 다양한 실시예들의 범위 내에 들 수 있다. 일반적으로, 예시적인 구성들에서 별도의 리소스들로서 제시되는 구조들 및 기능성은 조합된 구조 또는 리소스로서 구현될 수 있다. 유사하게, 단일 리소스로서 제시되는 구조들 및 기능성은 별도의 리소스들로서 구현될 수 있다. 이들 및 다른 변형들, 수정들, 추가들, 및 개선들은 첨부되는 청구항들에 의해 표현되는 바와 같은 본 개시내용의 실시예들의 범위 내에 든다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 의미로 간주되어야 한다.

Claims (20)

  1. 방법으로서,
    화합물 반도체를 형성하는 단계;
    상기 화합물 반도체의 제1 표면 상에 보호 재료의 연속 막을 퇴적하는 단계;
    실리콘 온 인슐레이터(silicon on insulator)(SOI) 웨이퍼를 형성하는 단계 ― 상기 SOI 웨이퍼는 하나 이상의 도파관을 포함함 ― ;
    상기 제1 표면에서 상기 화합물 반도체를 상기 SOI 웨이퍼에 본딩하여 본딩 구조체(bonded structure)를 형성하는 단계; 및
    상기 본딩 구조체를 처리하는 단계
    를 포함하고, 상기 보호 재료는 상기 본딩 구조체의 처리 동안 산 에칭제(acid etchants)로부터 상기 화합물 반도체를 보호하는 방법.
  2. 제1항에 있어서, 상기 연속 막을 퇴적하는 단계는 원자 층 퇴적(atomic layer deposition)에 의해 수행되는 방법.
  3. 제1항에 있어서, 상기 보호 재료는 Al2O3인 방법.
  4. 제1항에 있어서, 상기 보호 재료는 SiO2 , HfO2, ZrO2, SiN, 또는 TiO2 중 하나인 방법.
  5. 제1항에 있어서, 상기 연속 막은 2 내지 50 나노미터의 높이를 가지는 방법.
  6. 제1항에 있어서, 상기 화합물 반도체는 III-V 웨이퍼인 방법.
  7. 제1항에 있어서, 상기 화합물 반도체를 상기 SOI 웨이퍼에 본딩하는 단계는:
    상기 화합물 반도체를 상기 SOI 웨이퍼 상에 배치하는 단계;
    압력 및 열을 상기 화합물 반도체 및 상기 SOI 웨이퍼에 가하는 단계; 및
    상기 압력 및 열을 제거하는 단계
    를 더 포함하는 방법.
  8. 제1항에 있어서, 상기 SOI 웨이퍼는 상기 하나 이상의 도파관 중 하나의 도파관 바로 위에 SiO2 층을 포함하고, 상기 SiO2 층은 상기 본딩을 위해 상기 화합물 반도체의 상기 제1 표면과 접촉하여 배치되는 방법.
  9. 제1항에 있어서, 상기 화합물 반도체는 상기 보호 재료의 연속 막에 의해 크기가 증가한 상기 화합물 반도체를 보상하기 위해 초격자 층(super lattice layer)을 포함하지 않는 방법.
  10. 제1항에 있어서, 상기 본딩 구조체를 처리하는 단계는:
    그라인드(grind) 및 화학적 단계들을 통해 상기 화합물 반도체로부터 에피(epi) 기판을 제거하는 단계; 및
    상기 화합물 반도체 상에 디바이스 패터닝(device patterning)하는 단계
    를 더 포함하는 방법.
  11. 본딩 구조체로서,
    화합물 반도체 ― 상기 화합물 반도체는 상기 화합물 반도체의 제1 표면 상에 퇴적되는 보호 재료의 연속 막을 포함함 ― ; 및
    실리콘 온 인슐레이터(SOI) 웨이퍼
    를 포함하고, 상기 SOI 웨이퍼는 하나 이상의 도파관을 포함하고, 상기 화합물 반도체는 상기 제1 표면에서 상기 SOI 웨이퍼에 본딩되어 반도체 구조체를 형성하고, 상기 본딩 구조체는 상기 화합물 반도체 상에 회로들을 패터닝하도록 처리가능하고, 상기 보호 재료는 상기 본딩 구조체의 처리 동안 산 에칭제로부터 상기 화합물 반도체를 보호하는 본딩 구조체.
  12. 제11항에 있어서, 상기 보호 재료는 Al2O3인 본딩 구조체.
  13. 제11항에 있어서, 상기 보호 재료는 SiO2 , HfO2, ZrO2, SiN, 또는 TiO2 중 하나인 본딩 구조체.
  14. 제11항에 있어서, 상기 연속 막은 2 내지 50 나노미터의 높이를 가지는 본딩 구조체.
  15. 제11항에 있어서, 상기 화합물 반도체는 III-V 웨이퍼인 본딩 구조체.
  16. 제11항에 있어서, 상기 SOI 웨이퍼는 상기 하나 이상의 도파관 중 하나의 도파관 바로 위에 SiO2 층을 포함하고, 상기 SiO2 층은 상기 본딩을 위해 상기 화합물 반도체의 상기 제1 표면과 접촉하여 배치되는 본딩 구조체.
  17. 방법으로서,
    III-V 기반 반도체(III-V based semiconductor)를 형성하는 단계;
    상기 III-V 기반 반도체의 제1 표면 상에 Al2O3의 연속 막을 퇴적하는 단계;
    상기 III-V 기반 반도체를 싱귤레이트(singulating)하여 에피 다이들을 생성하는 단계;
    상기 에피 다이들을 플라즈마 클리닝(plasma cleaning)하는 단계;
    실리콘 온 인슐레이터(SOI) 웨이퍼를 형성하는 단계 ― 상기 SOI 웨이퍼는 하나 이상의 도파관을 포함함 ― ;
    상기 SOI 웨이퍼 상에 상기 에피 다이들의 제1 표면들을 배치하는 단계;
    상기 에피 다이들을 상기 SOI 웨이퍼에 본딩하여 본딩 구조체를 형성하는 단계;
    그라인드 및 화학적 동작들을 통해 상기 에피 다이의 기판을 제거하는 단계; 및
    상기 본딩 구조체를 처리하는 단계
    를 포함하고, 상기 Al2O3은 상기 본딩 구조체의 처리 동안 산 에칭제로부터 상기 에피 다이들을 보호하는 방법.
  18. 제17항에 있어서, 상기 연속 막을 퇴적하는 단계는 원자 층 퇴적에 의해 수행되는 방법.
  19. 제17항에 있어서, 상기 에피 다이들을 상기 SOI 웨이퍼에 본딩하는 단계는:
    압력 및 열을 상기 에피 다이들 및 상기 SOI 웨이퍼에 가하는 단계; 및
    상기 압력 및 열을 제거하는 단계
    를 더 포함하는 방법.
  20. 제17항에 있어서, 상기 SOI 웨이퍼는 상기 하나 이상의 도파관 중 하나의 도파관 바로 위에 SiO2 층을 포함하고, 상기 SiO2 층은 상기 본딩을 위해 화합물 반도체의 상기 제1 표면과 접촉하여 배치되는 방법.
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