TWI797971B - 光子與電子異質性集成之原子層沉積結合 - Google Patents

Abstract

提出了以原子層沉積（ALD）結合的光子和電子的異質性集成的方法和系統。一個方法包括用於形成化合物半導體、以及用於將保護材料（例如，Al ₂O ₃）的連續膜沉積（例如，經由原子層沉積）在化合物半導體的第一表面上之操作。此外，該方法包括用於形成絕緣體上矽（SOI）晶圓之操作，其中該SOI晶圓包括一個或多個波導。該方法進一步包括將該第一表面處的化合物半導體結合到該SOI晶圓以形成一結合結構、以及處理該結合結構。在該結合結構的進一步處理期間，保護材料保護該化合物半導體免受酸性蝕刻劑影響。

Description

光子與電子異質性集成之原子層沉積結合

本文所公開的標的內容一般來說是涉及用於半導體製造的方法和系統，並且更具體地是涉及包括異質性材料的結合的半導體製造。

兩種不同類型材料的異質性結合在用於製造積體電路（IC）的光學與電子學中正變得更常見。這種組合利用了使用具有特定且不同屬性的材料來組合為單一半導體以進行處理。

例如，絕緣體上矽（SOI）晶圓提供低損耗波導路由，而III-V化合物半導體有效地為雷射生成光，並為光學通訊中使用的調變器和偵測器有效地吸收光。這些材料的組合為產生光子積體電路（PIC）提供了理想平台。由於材料是不同的，在製造這些PICs中結合會大幅影響產量和製程限制。例如，在一些應用中，目標是要製造高度集成的傳送器，其係完全通過晶圓級規模處理來製造。

對於混合矽光子學而言，化合物半導體對矽基板之間的結合的剪切強度對元件產量具有極大的影響。由於要結合的材料不同，材料之間的分離和分層是要克服的常見挑戰。另外，在這些元件的製造中會使用許多酸以在結合之後蝕刻化合物半導體；然而，這些酸會循著矽溝道而芯吸於化合物半導體下方並且蝕刻結合界面。

示例方法和系統涉及用於利用原子層沉積（ALD）結合的光子和電子的異質集成。示例僅代表可能的變型。除非另外明確說明，否則部件和功能是可選的並且可以組合或細分，並且操作可以按順序變化或組合或細分。在以下描述中，出於解釋的目的，闡述很多特定細節以提供對例示實施例的透徹理解。然而，對於本領域的技術人員而言將明顯的是，可以在沒有這些特定細節的情況下實施本文標的。

結合結構具有必須在製造期間解決的問題，例如結合剪切強度和後結合處理中的酸損害。有一些方案是通過將III-V半導體的結合層改變為對許多酸性蝕刻劑更有抵抗力的InGaAsP來解決這些問題。然而，這種改變也會降低剪切強度，並且導致在酸性步驟之前的層離。其它方案包括對酸蝕刻步驟、元件圖、或從III-V邊緣後移到III-V元件的改變。然而，這些方案並不會增加結合的剪切強度，他們增加處理時間和成本，而且未完全解決酸芯吸的問題。此外，這些方案不允許減少從III-V邊緣到元件的後移，因此限制了裸片大小的縮減。

本案提出的實施例提供了用於結合SOI晶圓與化合物半導體（例如，形成在III-V材料上的半導體）結合的方案。實施例提供在成長之後並且在結合操作之前將保護材料（例如，Al ₂O ₃）的薄層添加到化合物半導體（例如，III-V族基半導體）中的結合表面。在一些示例中，薄層的添加是經由ALD執行，但也可以利用其他沉積方法。Al ₂O ₃防止III-V材料在結合之後受酸性蝕刻劑影響，並且也增加了結合的剪切強度（例如，與SiO ₂相比較）。另外，保護材料導致更少的缺陷、更高的產量，並且提供了製造更小光學電路、同時使用更少材料的能力。

一個一般方面包括一種方法，該方法包括以下操作以：形成化合物半導體；將保護材料的連續膜沉積在化合物半導體的第一表面上；以及形成SOI晶圓，其中SOI晶圓包括一個或多個波導。該方法還包括將第一表面處的化合物半導體結合到SOI晶圓以形成結合結構，以及處理該結合結構。保護材料在結合結構的處理期間保護化合物半導體免受酸性蝕刻劑影響。

一個一般方面包括一種結合結構，該結合結構包括：化合物半導體，其包括沉積在化合物半導體的第一表面上的保護材料的連續膜；以及SOI晶圓。SOI晶圓包括一個或多個波導，其中化合物半導體在第一表面處被結合到SOI晶圓以形成半導體結構；該結合結構係可處理以於化合物半導體上圖案化電路。保護材料在結合結構的處理期間保護化合物半導體免受酸性蝕刻劑。

一個一般方面包括一種方法，該方法包括以下操作以：形成III-V族基半導體；在III-V族基半導體的第一表面上沉積Al ₂O ₃連續膜；分割III-V族基半導體以產生磊晶裸片；以及電漿清洗磊晶裸片。該方法還包括以下操作以：形成SOI晶圓，其中SOI晶圓包括一個或多個波導；將磊晶裸片的第一表面放置在SOI晶圓上；將磊晶裸片結合到SOI晶圓以形成結合結構；通過研磨和化學操作移除磊晶裸片的基板；以及處理結合結構，其中Al ₂O ₃在結合結構的處理期間保護磊晶裸片免受酸性蝕刻劑影響。

第一圖係根據一些例示實施例說明異質性材料的結合。第一圖示出了在結合在一起之前的化合物半導體102和SOI晶圓104的截面。SOI晶圓104或絕緣體上矽晶圓被產生為具有矽基底120、在矽基底120上的SiO ₂層118、以及提供低損耗路由的矽波導122。另外，在波導122的上方添加一SiO ₂結合層116。SOI晶圓是通過形成且圖案化矽波導而製造，且接著SOI晶圓係經電漿清洗。為了描述簡單起見，SOI晶圓中的其他層和電路都被省略，但是本領域的技術人員將容易理解到，SOI晶圓可以包括多個電路和層。

此外，化合物半導體102係另獨立成長。在一些例示實施例中，化合物半導體102係使用III-V類型材料（一種可生產高效雷射器、調變器和偵測器的材料類型）。

在一些例示實施例中，化合物半導體102包括InP基板的基底並且添加附加層。在第一圖的例示實施例中，層包括了InGaAs層110、另一InP層、量子阱（QWs）層112、另一InP層114、超晶格106、以及InP結合層108。

應注意到，可形成大型III-V半導體，然後在結合之前將其分割為多個磊晶裸片。磊晶裸片在本文被稱為化合物半導體102，且磊晶裸片被結合到SOI晶圓。

化合物半導體102和SOI晶圓104的組合是被期望的，因為矽提供低損耗波導路由，而且III-V材料提供高效的光屬性。因為它們是不同類型的材料，化合物半導體102和SOI晶圓104被結合在一起。不同的氧化物類型的結合材料可以被用於將兩個半導體連接在一起。

在一些例示實施例中，化合物半導體102和SOI晶圓104被放置在一起，並且然後對其施加壓力和熱量以使其結合在一起。然後，它們可以進行電漿清洗，並且可進行進一步的步驟以在化合物半導體102上形成電路。亦即，在此時點，矽圖案化完成，但是III-V圖案化仍然在進行中。在其他結合方法中，係使用聚合物（例如，苯並環丁烯，其通常簡寫為BCB）結合，使得III-V可利用聚合物而對矽連接。

應注意到，第一圖中所說明的實施例是示例，而且並未描述每個可能的實施例。其他實施例可以在化合物半導體102和SOI晶圓104上利用不同的、附加的或更少的層。因此，第一圖中所說明的實施例不應當被解釋為專有的或限制性的，而是說明性的。

第二圖係根據一些例示實施例說明因結合結構的處理期間利用的酸而對化合物半導體的損害。在兩個半導體被結合在一起之後，進行化合物半導體102的附加處理。一些操作可以包括利用酸來使化合物半導體基板202銳利化以減少化合物半導體厚度。

然而，當使用酸時，酸可能在化合物半導體102的底部204處使其銳利，或可能沿著矽波導122產生損害。因為在邊緣處存在有損害204，所以必須移除邊緣，其限制半導體可以達多小。

第三圖係根據一些實施例說明經由ALD 304來添加保護材料。在一些例示實施例中，保護材料306的薄膜係使用ALD 304而沉積在化合物半導體102上，產生了具有保護材料306的化合物半導體302。原子層沉積（ALD）是一種以氣相化學處理的依序使用為基礎的薄膜沉積技術。ALD被認為是化學氣相沉積的一種類型。大多數ALD反應是使用一般被稱為前驅物的兩種化學物質。這些前驅物以順序的、自我限制的方式一次一個地與材料的表面發生反應。通過對個別前驅物的重複曝光，即可緩慢地沉積出薄膜。

在此提出的實施例是使用Al ₂O ₃作為保護材料，但是也可以使用其他的介電材料，例如SiO ₂、HfO ₂、ZrO ₂、SiN、TiO ₂或其他介電薄膜。另外，雖以ALD來描述本實施例，但是也可以使用其他沉積方法作為替代，例如：電漿增強化學氣相沉積（PECVD）、離子束沉積（IBD）和射頻（RF）濺鍍。

沉積層的高度是在1至50奈米的範圍內，但是其他數值也是可行的。在一些例示實施例中，是使用10 nm的層。

使用ALD的優點之一在於，它改進了結合的剪切強度，因為除了其他原因外，其提供了更適合於結合的實質無缺陷層。ALD膜是完全共形的，因為在膜中不存在中斷、也沒有不連續性，而且還易於控制膜的厚度，使得層可以如同單一單層一樣小（幾近於奈米），並且一直向上達到數十或數百奈米。使用以LAD沉積的Al ₂O ₃的結果是，其極大地改進了結合品質。

第四圖係根據一些例示實施例說明通過結合化合物半導體和SOI晶圓而產生結合結構。在沉積了Al ₂O ₃之後，化合物半導體302和SOI晶圓104被結合在一起以產生結合結構304。例如，可以通過將兩個半導體放置在一起並且然後施用壓力和熱量而使其結合在一起。

此結合形成了III-V上的氧化物和矽上的氧化物，而且這些氧化物使化合物半導體302和SOI晶圓104保持連接。

第五圖係根據一些例示實施例說明沒有超晶格的化合物結構。將Al ₂O ₃合併到在化合物半導體上的缺點在於會增加III-V與矽波導的分離。PIC中的光學操作需要將光模（即，光）從一個材料傳送到另一個；因此會希望能夠減少所述分離。

在光子積體電路中，光在矽波導中的晶片周圍被路由，然後在III-V材料中發生主動光學功能（例如雷射器、偵測器和調變器）。因此，在主動元件中，存在矽與III-V之間的耦合。Al ₂O ₃增加了矽與III-V之間的間隙的厚度，因此耦合的性能被減小。矽與III-V的主動層之間的間隙越小，兩個材料之間的耦合越好。

在一些例示實施例中，方案是要減小光學耦合的距離，例如通過消除化合物半導體502中的超晶格。超晶格包括在非常薄的層中一個接一個成長的兩個材料。例如，超晶格層可以是大約10 nm，而其他層可以在數十或數百奈米內。超晶格的目的是防止缺陷從底面向上移動到材料中。超晶格層作為缺陷阻止機制，並且改進元件的可靠性。超晶格的移除使化合物半導體具有結合缺陷的風險，然而其亦改進了矽與化合物半導體之間的耦合性能。

然而，Al ₂O ₃層藉由移動結合界面使其遠離化合物半導體表面而提供了類似保護。同時，III-V到矽波導的距離（即，光學限制）減少，這改進了耦合性能，而且也改進了結合的品質。移除超晶格是折衷方式，但是以採用Al ₂O ₃層的總體性能較佳。

在模擬中，與具有超晶格、但是沒有Al ₂O ₃層的化合物半導體相比較，具有10nm Al ₂O ₃層且沒有超晶格的偵測器回應性和調變器插入損耗是更好的。

第六圖係根據一些例示實施例說明Al ₂O ₃增強型結合結構504如何在處理期間提供更好的保護。在對化合物結構502加入Al ₂O ₃306之後，應觀察到，來自於蝕刻602期間所利用的酸的損害係大幅減少。在化合物半導體的邊緣上以及沿著矽波導的損害都減少。

在一些實驗室測試中，而且是被作為示例而非用於限制性所提出的，在具有10 nm的Al ₂O ₃的層的邊緣處所觀察到的損害實際上被消除。在2 nm以及在5 nm處，觀察到邊緣處的一些損害，但是損害比不使用Al ₂O ₃層的情況更少。此外，結合的剪切強度亦獲提升。下文提供了更多樣本結果，請參閱第七圖。

第七圖根據一些例示實施例說明通過利用保護層所獲得的改進的一些結果。針對有和沒有Al ₂O ₃半導體執行一些測試，並且測量結合的邊緣上的損害。

畫面702描述了對於沒有ALD Al ₂O ₃的結合結構所取得的影像，而畫面704描述了對於具有ALD Al ₂O ₃10 nm厚的結合結構所取得的影像。畫面702顯示出在結合的邊緣處存在損害（因有材料耗失），而具有ALD Al ₂O ₃的結合結構則顯示出沒有可觀察到的損害。ALD Al ₂O ₃的邊緣是連續的而且未損害的，並且不存在蝕刻不足。

藉由檢查使結合結構分離所需要的力的量來測量剪切強度。在一些測試中，ALD Al ₂O ₃半導體的剪切強度是沒有Al ₂O ₃的半導體的剪切強度的大約2.5倍。

在其他測試中，針對不同的半導體結構測量偵測器關於光回應性的性能。由於已經從化合物結構中消除超晶格，提升了光回應性，因為Al ₂O ₃層比超晶格更薄，這導致更緊密的光耦合。

第八圖係根據一些實施例說明利用Al ₂O ₃層獲得的產量提高增益。ALD Al ₂O ₃半導體的益處包括：（a）減少或消除了在結合之前在III-V塊上所要求的電漿清洗，其允許更高的處理量；（b）可減少從III-V邊緣到元件的後移，因此可結合更小塊的III-V；（c）因為目前裸片大小是受III-V結合塊的大小所限制，因此減小了裸片大小，而且每晶圓有更多裸片；以及（d）大幅減少在了結合之後的III-V表面缺陷增長。

元件802未使用Al ₂O ₃所結合的半導體電路。元件802包括結合在SOI晶圓上面的四塊化合物半導體806。由於化合物半導體806的邊緣上的損害，故僅較少的部分808可以被用於最後的PIC。

元件804包括結合在SOI晶圓上面的四個化合物半導體810。由於化合物半導體810因Al ₂O ₃層所提供的保護而未受損害，故有完整的化合物半導體可以被用於PIC。

還應注意到，因為化合物半導體未被損害，所以可將III-V塊更緊密地放置在一起，其導致更小的PIC和經改進的III-V使用，這導致對於III-V半導體能有較少的浪費和較低的成本。此外，由於對III-V半導體的浪費較少，因而在SOI晶圓上也存在更少的浪費，導致減少的矽花費。

在一些示例中，可使用更簡單的製程，因為化合物半導體不對酸性化學品敏感。

第九圖是利用ALD結合的光子和電子的異質集成方法900的流程圖。在操作902處，成長一化合物半導體材料；而且在操作904處，在操作902中成長的化合物半導體上沉積保護材料。在一些例示實施例中，係利用ALD進行沉積，而且保護材料是Al ₂O ₃，但是其他保護材料也是可能的。

在操作906處，III-V晶圓然後被分割成小塊以用於結合到SOI晶圓。在操作908處，電漿清洗磊晶裸片，確保表面在結合之前是非常乾淨的。

在操作910處，圖案化且製造SOI晶圓，包括矽波導；並且在操作912處以電漿清洗SOI晶圓。

在操作914處，將磊晶裸片放置在SOI晶圓表面上，並且在操作916處，對在SOI晶圓上面的磊晶裸片施加壓力和熱量以改進結合。

從操作916，方法進行至操作918，其中通過研磨和化學蝕刻步驟（具有由保護材料層所提供的經改進的性能）移除磊晶裸片基板。在操作920處，對用於磊晶裸片和元件圖案化的異質結合結構執行附加步驟。

第十圖是根據一些例示實施例之用於製造結合結構的方法1000的流程圖。雖然第九圖和第十圖的流程圖中的各種操作被順序地呈現和描述，但是本領域的普通技術人員將理解到，操作中的一些或全部可以以不同的次序被執行、被組合或被省略或被並存執行。

在操作1002處，形成一化合物半導體（例如，第五圖的化合物半導體502）。從操作1002，方法進行至操作1004，其中保護材料的連續膜（例如，第五圖的Al ₂O ₃層306）係沉積在化合物半導體的第一表面上。

而且，在操作1006處，形成SOI晶圓（例如，第五圖的SOI晶圓104），其中SOI晶圓包括一個或多個波導122。從操作1006，方法進行到操作1008，以將第一表面處的化合物半導體結合到SOI晶圓以形成結合結構。

從操作1008，方法進行到操作1010以處理結合結構。保護材料在結合結構的處理期間係防止化合物半導體酸性蝕刻劑影響。

在一個示例中，沉積連續膜係由原子層沉積執行。

在一些示例中，保護材料是Al ₂O ₃。在其他示例中，保護材料是以下各項之一：SiO ₂、HfO ₂、ZrO ₂、SiN或TiO ₂。

在一些示例中，連續膜具有介於2奈米與50奈米之間的高度，但是保護層的其他高度也是可能的（例如在從1奈米到100奈米的範圍內）。

在一些例示實施例中，化合物半導體是III-V晶圓。

在一些例示實施例中，將化合物半導體結合到SOI晶圓還包括：將化合物半導體放置在SOI晶圓上；對化合物半導體和SOI晶圓施加壓力和熱量；以及移除壓力和熱量。

在一些示例中，SOI晶圓包括直接在一個或多個波導之一上面的SiO ₂層，其中SiO ₂層被放置為與用於結合的化合物半導體的第一表面接觸。

在一些示例中，化合物半導體不包括超晶格層以補償具有保護材料的連續膜的化合物半導體的增加的大小。

在一些示例中，處理結合結構還包括：通過研磨和化學步驟從化合物半導體移除磊晶基板；在化合物半導體上進行元件圖案化。

貫穿本說明書，多個實例可以實現如單個實例所描述的部件、操作或者結構。儘管一個或多個方法的單獨的操作作為分離的操作被圖示描述，但是可以同時執行單獨的操作中的一個或多個並且不要求以所圖示的循序執行操作。呈現為示例配置中的分離的部件的結構和功能性可以被實現為組合的結構或者部件。類似地，作為單個部件所呈現的結構和功能性可以被實現為分離的部件。這些和其他變型、修改、添加和改進落在本文中的主題的範圍內。

本文所圖示的實施例以足夠的細節被描述以使得本領域的技術人員能夠實踐所公開的教導。可以使用並且從其匯出其他實施例，使得在不脫離本公開的範圍的情況下，可以做出結構和邏輯替換和改變。因此，具體實施例中分將不以限制性意義理解，並且各種實施例的範圍僅由隨附的權利要求連同與被授權的這樣的權利要求的等同物的全部範圍一起定義。

如本文所使用的，術語“或者”可以以或者包括性或者專有性意義解釋。此外，多個實例可以被提供用於在本文被描述為單個實例的資源、操作或結構。此外，各種資源、操作、模組、引擎和資料存儲裝置之間的界限在某種程度上是任意的，並且在特定說明性配置的上下文中圖示了特定操作。功能的其他分配被設想並且可以落在本公開的各種實施例的範圍內。一般而言，在示例配置中被呈現為分離的資源的結構和功能可以被實現為組合的結構或資源。類似地，被呈現為單個資源的結構和功能可以被實現為分離的資源。這些和其他變型、修改、添加和改進落在如由隨附的權利要求所表示的本公開的實施例的範圍內。因此，說明書和附圖將被認為是說明性而非限制性意義。

102:化合物半導體晶片 104:SOI晶圓 106:超晶格 108:InP結合層 110:InGaAs層 112:量子阱（QWs）層 114:InP層 116:SiO ₂結合層 118:SiO ₂層 120:矽基底 122:波導 202:化合物半導體基板 204:化合物半導體的底部/損害 302:化合物半導體 304:原子層沉積（ALD） 306:保護材料 502:化合物半導體 504:結合結構 602:蝕刻 702:畫面 704:畫面 802:元件 804:元件 806:化合物半導體 808:化合物半導體的部分 810:化合物半導體 900:方法 902-920:操作 1000:方法 1002-1010:操作

如附圖式中的各個圖式僅描述本案的例示實施例，並且不能被認為是對其範圍的限制。

第一圖係根據一些例示實施例說明異質性材料的結合。

第二圖係根據一些例示實施例說明在結合結構的處理期間因使用酸而損害化合物半導體。

第三圖係根據一些實施例說明經由原子層沉積（ALD）添加保護材料。

第四圖係根據一些例示實施例說明通過結合化合物半導體和SOI晶圓來產生結合結構。

第五圖係根據一些例示實施例說明不含超晶格的化合物結構。

第六圖係根據一些例示實施例說明Al ₂O ₃增強型結合結構如何在處理期間提供更好的保護。

第七圖係根據一些例示實施例說明藉由使用保護層所獲得的改進的一些結果。

第八圖係根據一些實施例說明利用Al ₂O ₃層所獲得的產量提高增益。

第九圖是利用ALD結合的光子和電子的異質集成方法的流程圖。

第十圖係根據一些例示實施例說明用於製造結合結構的方法的流程圖。

104:SOI晶圓

122:矽波導

306:保護材料

502:化合物半導體

504:結合結構

602:蝕刻

Claims (19)

1. 一種光子積體電路，其包括：一化合物半導體，其包括沉積於該化合物半導體之一第一側上之一第一氧化物材料之一膜，其中該第一氧化物材料係以下之至少一者：Al₂O₃、SiO₂、HfO₂、ZrO₂、SiN、TiO₂或其他介電質；一絕緣體上矽(SOI)晶圓，其包括一或多個波導及在該SOI晶圓之一第二側上之一第二氧化物材料之一層，該第一氧化物材料及該第二氧化物材料係不同類型之氧化物材料，其中該化合物半導體之該第一側結合(bond)至該SOI晶圓之該第二側，使得該第一氧化物材料之膜與該SOI晶圓之該第二氧化物材料之該層接觸。
2. 如請求項1之光子積體電路，其中該化合物半導體包括在該化合物半導體上使用蝕刻劑圖案化之一電路，該第一氧化物材料之該膜保護該化合物半導體之該第一側免受該等蝕刻劑影響。
3. 如請求項2之光子積體電路，其中該第一氧化物材料之該膜進一步保護該SOI晶圓之該第二側免受該等蝕刻劑影響。
4. 如請求項1之光子積體電路，其中該第一氧化物材料之該膜係一原子層沉積薄膜或一電漿增強化學氣相沉積(PECVD)薄膜。
5. 如請求項4之光子積體電路，其中該氣相沉積薄膜係沒有不連續性 (no discontinuities)之一連續膜。
6. 如請求項1之光子積體電路，其中該膜具有介於2奈米與50奈米之間之一高度。
7. 如請求項1之光子積體電路，其中該化合物半導體係一III-V晶圓。
8. 如請求項1之光子積體電路，其中該第二氧化物材料之該層係直接在該一或多個波導之一者上方(above)之一二氧化矽層，其中放置該二氧化矽層與該化合物半導體之該第一側接觸。
9. 如請求項1之光子積體電路，其中使用熱(heat)及壓力將該化合物半導體結合至該SOI晶圓。
10. 如請求項9之光子積體電路，其中施加該熱及壓力至該化合物半導體。
11. 如請求項10之光子積體電路，其中施加該熱及壓力至與該化合物半導體之該第一側對置(opposite of)之該化合物半導體之另一側。
12. 如請求項1之光子積體電路，其中該化合物半導體係由自一III-V晶圓所分割(singulate)之複數個晶粒之一晶粒。
13. 如請求項12之光子積體電路，其中該晶粒經電漿清洗。
14. 如請求項12之光子積體電路，其中使用研磨(grind)或一或多個化學品(chemical)移除該化合物半導體之一基板。
15. 如請求項1之光子積體電路，其中該第一氧化物係氧化鋁。
16. 如請求項1之光子積體電路，其中該第二氧化物係氧化矽。
17. 如請求項1之光子積體電路，其中該化合物半導體不包含用以補償具有該第一氧化物材料之該膜之該化合物半導體之經增加大小之一超晶格(super lattice)層。
18. 一種光子電路，其包括：一化合物半導體，其包括沉積於該化合物半導體之一第一側上之一第一氧化物材料之一連續膜，該化合物半導體係自分割(singulate)一III-V晶圓之複數個晶粒之一晶粒，其中該第一氧化物材料係以下之至少一者：Al₂O₃、SiO₂、HfO₂、ZrO₂、SiN、TiO₂或其他介電質；一絕緣體上矽(SOI)晶圓，其包括一或多個波導及在該SOI晶圓之一第二側上之一第二氧化物材料之一層，該第一氧化物材料及該第二氧化物材料係不同類型之氧化物材料，其中該化合物半導體之該第一側結合(bond)至該SOI晶圓之該第二側，使得該第一氧化物材料 之該連續膜與該SOI晶圓之該第二氧化物材料之該層接觸。
19. 如請求項18之光子電路，其中該化合物半導體包括使用蝕刻劑圖案化在該化合物半導體中之一電路，該第一氧化物材料之該膜保護該化合物半導體之該第一側免受該等蝕刻劑影響。

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