KR20190125866A - 에러 정정 회로 및 이의 동작 방법 - Google Patents

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Abstract

본 발명은, 최대 글로벌 반복 횟수 G(G는 자연수) 내에서 에러 정정 디코딩을 수행하는 에러 정정 회로로서, g(g는 G이하의 자연수)개의 판독 전압들 각각에 대응하는 판독 값들을 이용하여, 제 g 글로벌 반복에서 이용될 g+1개의 레벨로 양자화된 판독 값들을 생성하는 맵퍼; 상기 제 g 글로벌 반복 동안, 상기 g+1개의 레벨로 양자화된 판독 값들을 이용하여 에러 정정 디코딩을 수행하는 노드 연산부; 상기 제 g 글로벌 반복에 대응하는 신드롬 정보를 관리하는 신드롬 정보 관리부; 및 상기 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우, 상기 제 g 글로벌 반복에 대응하는 신드롬 정보가 설정된 글로벌 반복 스킵 정책에 규정된 조건을 만족하는지 판단하고, 상기 판단 결과에 따라 제 g+1 내지 제 G-1 글로벌 반복을 스킵할지 여부를 결정하는 글로벌 반복 제어부를 포함하는 에러 정정 회로와 이의 동작 방법을 포함한다.

Description

에러 정정 회로 및 이의 동작 방법{Error correction circuit and method thereof}
본 발명은, 에러 정정 회로 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는, 에러 정정 디코딩에 소요되는 시간을 감축시키는 에러 정정 회로 및 이의 동작 방법에 관한 것이다.
메모리 시스템은, 외부 장치로부터 제공된 데이터를 저장하고, 저장된 데이터를 외부 장치로 제공할 수 있다. 메모리 시스템은, 데이터의 신뢰성을 보장하기 위하여 에러 정정 회로를 포함할 수 있다. 에러 정정 회로는, 에러 정정 코드 이용하여 인코딩 및 디코딩을 수행할 수 있다.
저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드는, 강력한 에러 정정 코드이다. 이는, 코드의 길이를 길게 함에 따라 비트당 에러 정정 능력은 향상되는 반면, 비트당 계산 복잡도는 그대로 유지되는 LDPC 반복 복호(iterative decoding) 기법의 특성에 기인한다.
본 발명의 실시 예들은, 에러 정정 디코딩에 소요되는 시간을 감축시키는 에러 정정 회로 및 이의 동작 방법을 제공한다.
본 발명의 일 실시 예에 따른 최대 글로벌 반복 횟수 G(G는 자연수) 내에서 에러 정정 디코딩을 수행하는 에러 정정 회로는, g(g는 G이하의 자연수)개의 판독 전압들 각각에 대응하는 판독 값들을 이용하여, 제 g 글로벌 반복에서 이용될 g+1개의 레벨로 양자화된 판독 값들을 생성하는 맵퍼; 상기 제 g 글로벌 반복 동안, 상기 g+1개의 레벨로 양자화된 판독 값들을 이용하여 에러 정정 디코딩을 수행하는 노드 연산부; 상기 제 g 글로벌 반복에 대응하는 신드롬 정보를 관리하는 신드롬 정보 관리부; 및 상기 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우, 상기 제 g 글로벌 반복에 대응하는 신드롬 정보가 설정된 글로벌 반복 스킵 정책에 규정된 조건을 만족하는지 판단하고, 상기 판단 결과에 따라 제 g+1 내지 제 G-1 글로벌 반복을 스킵할지 여부를 결정하는 글로벌 반복 제어부를 포함한다.
본 발명의 일 실시 예에 따른 에러 정정 회로가 최대 글로벌 반복 횟수 G(G는 자연수) 내에서 에러 정정 디코딩을 수행하는 방법은, g(g는 G이하의 자연수)개의 판독 전압들 각각에 대응하는 판독 값들을 이용하여, 제 g 글로벌 반복에서 이용될 g+1개의 레벨로 양자화된 판독 값들을 생성하는 단계; 상기 제 g 글로벌 반복 동안, 상기 g+1개의 레벨로 양자화된 판독 값들을 이용하여 에러 정정 디코딩을 수행하는 단계; 상기 제 g 글로벌 반복에 대응하는 신드롬 정보를 관리하는 단계; 상기 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우, 상기 제 g 글로벌 반복에 대응하는 신드롬 정보가 설정된 글로벌 반복 스킵 정책에 규정된 조건을 만족하는지 판단하는 단계; 및 상기 신드롬 정보가 상기 조건을 만족하는지 여부에 따라 제 g+1 내지 제 G-1 글로벌 반복을 스킵할지 여부를 결정하는 단계를 포함한다.
본 기술에 따르면, 에러 정정 디코딩에 소요되는 시간을 감축시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 에러 정정 회로를 설명하기 위한 도면이다.
도 2는 도 1에 도시된 포스트 프로세서를 설명하기 위한 도면이다.
도 3은 H 행렬을 설명하기 위한 예시도이다.
도 4는 도 3에 도시된 H 행렬을 태너 그래프로 나타낸 도면이다.
도 5는 도 3에 도시된 H 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
도 6은 2개의 레벨로 양자화된 판독 값들을 설명하기 위한 예시도이다.
도 7은 3개의 레벨로 양자화된 판독 값들을 생성하는 것을 설명하기 위한 예시도이다.
도 8은 8개의 레벨로 양자화된 판독 값들을 생성하는 것을 설명하기 위한 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 룩업 테이블을 설명하기 위한 예시도이다.
도 10은 도 1 및 도 2에 도시된 에러 정정 회로의 동작 방법을 설명하기 위한 흐름도이다.
도 11은 본 발명의 일 실시 예에 따른 글로벌 반복 스킵 정책을 설명하기 위한 예시도이다.
도 12는 도 11에 도시된 제 1 조건을 만족하는 경우를 설명하기 위한 예시도이다.
도 13a 및 도 13b는 도 11에 도시된 제 2 조건 및 제 3 조건을 각각 만족하는 경우를 설명하기 위한 예시도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 16은 메모리 블록을 설명하기 위한 예시도이다.
도 17은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
도 18은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
도 19 내지 도 22는 도 14에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시 예들을 설명한다.
도 1은 본 발명의 일 실시 예에 따른 에러 정정 회로를 설명하기 위한 도면이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 에러 정정 회로(error correction circuit; 10)는, 에러 정정 디코더(error correction decoder; 100) 및 포스트 프로세서(post processor; 200)를 포함할 수 있다.
에러 정정 디코더(100)는, 판독 값들을 수신하고, 수신된 판독 값들을 기반으로 에러 정정 디코딩(error correction decoding)을 수행할 수 있다. 판독 값들은, 메모리 장치로부터 수신될 수 있으며, 에러 정정 인코딩(error correction encoding)된 하나의 코드워드(codeword)에 대응할 수 있다. 즉, 에러 정정 디코더(100)는, 메모리 장치로부터 하나의 코드워드에 대응하는 판독 값들을 획득할 수 있다.
에러 정정 디코더(100)는, g+1개의 레벨로 양자화된 판독 값들을 기반으로 에러 정정 디코딩을 수행할 수 있다. g+1개의 레벨로 양자화된 판독 값들 각각은, g개의 비트로 이루어진 판독 패턴일 수 있다. 예를 들어, 2개의 레벨로 양자화된 판독 값들 각각은, '1' 또는 '0'일 수 있다. 예를 들어, 3개의 레벨로 양자화된 판독 값들 각각은, '11', '10', '01' 또는 '11'일 수 있다.
에러 정정 디코더(100)는, g+1개의 레벨로 양자화된 판독 값들을 기반으로 하는 에러 정정 디코딩이 페일(fail)되는 경우 g+2개의 레벨로 양자화된 판독 값들을 기반으로 에러 정정 디코딩을 수행할 수 있다.
이하, g+1개의 레벨로 양자화된 판독 값들을 기반으로 에러 정정 디코딩을 수행하는 과정을 제 g 글로벌 반복(global iteration)이라 한다. 글로벌 반복은, 최대 글로벌 반복 횟수(maximum global iteration number; G) 내에서 이루어질 수 있다. 여기서, G는 자연수이고, g는 G이하의 자연수이다.
에러 정정 디코더(100)는, 에러 정정 코드(Error Correction Code; ECC)로서 LDPC(Low Density Parity Check) 코드를 이용하는 LDPC 디코더일 수 있다.
에러 정정 디코더(100)는, 맵퍼(mapper; 110), 노드 연산부(120) 및 신드롬(syndrome) 검사부(130)를 포함할 수 있다.
맵퍼(110)는, 판독 값들을 수신하고, 수신된 판독 값들을 기반으로 g+1개의 레벨로 양자화된 판독 값들을 생성할 수 있다. g가 2 이상인 경우, g+1개의 레벨로 양자화된 판독 값들은, g개의 판독 전압들 각각에 대응하는 판독 값들을 결합하여 생성될 수 있다. 예를 들어, 3개의 레벨로 양자화된 판독 값들은, 제 1 판독 전압에 대응하는 판독 값들과 제 2 판독 전압에 대응하는 판독 값들을 결합함으로써 생성될 수 있다. 이를 위하여 맵퍼(110)는, 제 1 버퍼(112)를 포함할 수 있다. 제 1 버퍼(112)는, g개의 판독 전압들 각각에 대응하는 판독 값들을 수신하고 저장할 수 있다. 따라서, 맵퍼(110)는, 제 g 판독 전압에 대응하는 판독 값들이 수신되는 경우, 제 1 판독 전압 내지 제 g 판독 전압 각각에 대응하는 판독 값들을 결합하여 g+1개의 레벨로 양자화된 판독 값들을 생성할 수 있다. g가 1인 경우, 즉, 2개의 레벨로 양자화된 판독 값들은, 1개의 판독 전압에 대응하는 판독 값들 자체일 수 있다.
맵퍼(110)는, g+1개의 레벨로 양자화된 판독 값들을 반복 복호 기법(iterative decoding scheme)에 이용되는 초기 입력 벡터로 변환할 수 있다. 즉, 맵퍼(110)는, g+1개의 레벨로 양자화된 판독 값들 각각을 초기 입력 값으로 변환할 수 있다. 초기 입력 값은, 정수 또는 실수로 표현되는 값일 수 있다. 초기 입력 값은, 코드워드에 속하는 심볼들 각각이 0 또는 1일 가능성(likelihood)을 나타내는 값과, 해당 가능성에 대한 신뢰 값(confidence value 또는 reliability value)을 포함할 수 있다. 예를 들어, 초기 입력 값은, LLR(Log Likelihood Ratio) 값일 수 있다.
노드 연산부(120)는, 각각의 글로벌 반복 내에서, 맵퍼(110)로부터 수신된 초기 입력 벡터를 기반으로 에러 정정 디코딩을 수행할 수 있다. 노드 연산부(120)는, 반복 복호 기법(iterative decoding scheme)을 채택하는 다양한 알고리즘을 이용하여 에러 정정 디코딩을 수행할 수 있다. 예를 들어, 노드 연산부(120)는, 신뢰 전파 알고리즘(Belief Propagation Algorithm; BPA)으로도 일컬어지는 메시지 전달 알고리즘(Message Passing Algorithm; MPA)을 이용하여 에러 정정 디코딩을 수행할 수 있다. 메시지 전달 알고리즘으로서, 합-곱(sum-product) 알고리즘 또는 최소-합(min-sum) 알고리즘 등이 이용될 수 있으며, 그 외에도 다양한 알고리즘이 이용될 수 있다.
메시지 전달 알고리즘은, 변수 노드(variable node)들과 체크 노드(check node)들 간에 이루어지는 내부 메시지(intrinsic message)의 교환을 통하여 원하는 결과에 수렴하는 출력을 생성할 수 있다. 내부 메시지는, 변수 노드에서 체크 노드로 전송되는 변수-투-체크(Variable to Check; V2C) 메시지 및 체크 노드에서 변수 노드로 전송되는 체크-투-변수(Check to Variable; C2V) 메시지를 포함할 수 있다. 변수 노드에서 체크 노드로 V2C 메시지가 전송된 후 체크 노드에서 변수 노드로 C2V 메시지가 전송되고, 그에 따라 각각의 노드들의 값이 업데이트 되는 과정을 1 회의 로컬 반복(local iteration)이라 할 수 있다. 즉, 노드 연산부(120)는, 각각의 글로벌 반복 내에서, 반복 복호 기법에 따라 복수의 로컬 반복(local iteration)을 수행할 수 있다.
변수 노드 업데이트 모듈(122)은, 첫 번째 로컬 반복이 수행되기 이전에 맵퍼(110)로부터 수신되는 초기 입력 벡터, 예를 들어 LLR 값들을 이용하여 변수 노드들을 초기화할 수 있다. 변수 노드 업데이트 모듈(122)은, 각각의 로컬 반복에서 체크 노드들로부터 수신되는 C2V 메시지에 따라 해당하는 변수 노드들의 값을 업데이트할 수 있다.
체크 노드 업데이트 모듈(124)은, 각각의 로컬 반복에서 변수 노드들로부터 수신되는 V2C 메시지에 따라 해당하는 체크 노드들의 값을 업데이트할 수 있다.
초기 입력 벡터 및 내부 메시지들은, 소프트 인포메이션(soft information)으로 지칭될 수 있다. 소프트 인포메이션은, 코드워드에 속하는 심볼들 각각에 대응하는 부호 비트 및 크기 비트를 포함할 수 있다. 부호 비트는, 해당 심볼이 0 또는 1일 가능성을 나타낼 수 있다. 예를 들어, 네거티브(negative)의 부호 비트는, 포지티브(positive)의 부호 비트에 비하여 해당 심볼이 1일 가능성이 더 높음을 나타낼 수 있다. 반대로, 포지티브의 부호 비트는, 네거티브의 부호 비트에 비하여 해당 심볼이 0일 가능성이 더 높음을 나타낼 수 있다. 크기 비트는, 해당 부호 비트에 대한 신뢰도 값을 나타낼 수 있다. 예를 들어, 크기 비트가 큰 값을 나타낼수록, 해당 부호 비트에 대하여 더 높은 신뢰도 값을 나타낼 수 있다.
노드 연산부(120)는, 각각의 글로벌 반복 동안 최대 로컬 반복 횟수(maximum local iteration number; I) 내에서 로컬 반복을 수행할 수 있으며, 제 i 로컬 반복의 수행 결과로서 나타나는 변수 노드들의 값(이하, 변수 노드 벡터라 함)을 신드롬 검사부(130)에 출력할 수 있다. 여기서, I는 자연수이고, i는 I 이하의 자연수이다.
신드롬 검사부(130)는, 최대 로컬 반복 횟수(I) 내에서 에러 정정 코드의 패리티 체크 행렬(parity check matrix)을 만족하는 유효한 코드워드가 생성되는 경우, 해당 유효한 코드워드를 디코딩된 코드워드(decoded codeword)로서 출력할 수 있다.
예를 들어, 신드롬 검사부(130)는, 제 i 로컬 반복의 수행 결과로서 노드 연산부(120)로부터 수신되는 변수 노드 벡터를 제 2 버퍼(132)에 저장하고, 수신된 변수 노드 벡터에 대한 신드롬 검사를 수행할 수 있다. 일 예로, 신드롬 검사는, <수학식 1>에 의해 계산되는 신드롬 벡터(Si)의 모든 심볼들이 '0'인지 여부를 확인함으로써 이루어질 수 있다.
Figure pat00001
여기서, Ci T는 변수 노드 벡터(Ci)의 전치 행렬이고, H는 에러 정정 코드의 패리티 체크 행렬(이하, H 행렬이라 함)을 나타낸다.
신드롬 벡터(Si)의 모든 심볼들이 0인 경우 신드롬 검사가 패스되었음을 의미한다. 이는 제 i 로컬 반복에서 디코딩이 성공적으로 이루어졌음을 의미하며, 따라서 신드롬 검사부(130)는, 제 2 버퍼(132)에 저장된 변수 노드 벡터를 유효한 코드워드 즉, 디코딩된 코드워드로서 출력될 수 있다.
한편, 신드롬 벡터(Si)의 심볼들 중 0이 아닌 심볼이 있는 경우 신드롬 검사가 페일되었음을 의미한다. 이는 제 i 로컬 반복에서 디코딩이 페일되었음을 의미하며, 따라서 최대 로컬 반복 횟수(I) 이내라면 노드 연산부(120)에서 제 i+1 로컬 반복이 수행될 수 있다. 여기서, 신드롬 벡터(Si)의 심볼들 중 0이 아닌 심볼은 UCN(Unsatisfied Check Node)에 대응할 수 있다.
만약, 최대 로컬 반복 횟수(I) 내에서 에러 정정 코드의 패리티 체크 행렬을 만족하는 유효한 코드워드가 생성되지 않는다면, 신드롬 검사부(130)는, 제 I 로컬 반복에 대응하는 신드롬 벡터를 포스트 프로세서(200)에 제공할 수 있다. 제 I 로컬 반복에 대응하는 신드롬 벡터의 제공은, 에러 정정 디코딩이 페일된 각각의 글로벌 반복마다 이루어질 수 있다. 따라서, 신드롬 벡터가 제 I 로컬 반복에 대응한다는 것은, 신드롬 벡터가 제 g 로컬 반복에 대응한다는 것을 의미할 수 있다. 또한, 제 I 로컬 반복에서 에러 정정 디코딩이 페일되었다는 것은, 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되었다는 것을 의미할 수 있다.
포스트 프로세서(200)는, 에러 정정 디코더(100)가 유효한 코드워드를 생성할 수 있도록 에러 정정 디코더(100)를 지원(support)할 수 있다. 에러 정정 디코더(100)가 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우, 최대 글로벌 반복 횟수(G) 내에서 제 g+1 글로벌 반복을 수행하도록 에러 정정 디코더(100)를 제어할 수 있다. 즉, 포스트 프로세서(200)는, g+1개의 양자화된 판독 값들을 이용한 에러 정정 디코딩이 페일되는 경우, g+2개의 양자화된 판독 값들을 이용하여 에러 정정 디코딩이 수행될 수 있도록 에러 정정 디코더(100)를 제어할 수 있다.
일 실시 예에서, 포스트 프로세서(200)는, 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우 제 g+1 내지 제 G-1 글로벌 반복을 스킵(skip)하고 제 G 글로벌 반복이 수행될 수 있도록 에러 정정 디코더(100)를 제어할 수 있다. 예를 들어, 포스트 프로세서(200)는, 제 g+1 내지 제 G-1 글로벌 반복을 수행하더라도 에러 정정 디코딩이 성공될 확률이 낮다고 판단되는 경우, 제 g+1 내지 제 G-1 글로벌 반복을 스킵하도록 에러 정정 디코더(100)를 제어할 수 있다. 이를 위하여, 포스트 프로세서(200)는, 일부 글로벌 반복들을 스킵할지 여부를 결정하는 데 이용되는 글로벌 반복 스킵 정책을 보유할 수 있다. 글로벌 반복 스킵 정책과 관련하여서는, 관련되는 도면을 참조하여 후술한다.
도 2는 도 1에 도시된 포스트 프로세서를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 포스트 프로세서(200)는, 신드롬 정보 관리부(202), 글로벌 반복 스킵 정책 관리부(204), 글로벌 반복 제어부(206) 및 판독 레벨 관리부(208)를 포함할 수 있다.
신드롬 정보 관리부(202)는, 신드롬 검사부(130)로부터 신드롬 벡터들을 수신하고, 수신된 신드롬 벡터에 대한 정보인 신드롬 정보를 관리할 수 있다. 신드롬 정보는, 각각의 글로벌 반복에 속하는 로컬 반복들 중 가장 마지막 로컬 반복에 대응하는 신드롬 벡터의 정보일 수 있다. 즉, 신드롬 정보 관리부(202)는, 제 g 글로벌 반복에 속하는 제 I 로컬 반복에 대응하는 신드롬 벡터를 수신하고, 수신된 신드롬 벡터에 대응하는 신드롬 정보를 관리할 수 있다. 신드롬 정보는, 해당 신드롬 벡터에 포함된 UCN의 개수에 대한 정보일 수 있다. 신드롬 정보 관리부(202)는, 수신된 신드롬 벡터에 포함된 UCN의 개수를 산출하고, 산출된 UCN의 개수를 해당 글로벌 반복의 인덱스에 대응되게 저장할 수 있다. 신드롬 정보는, 가장 최근에 수행된 설정된 횟수의 일련의 글로벌 반복에 대응되게 관리될 수 있다. 예를 들어, 신드롬 정보는, 가장 최근에 수행된 3번의 글로벌 반복 각각에 대응되게 관리될 수 있다.
글로벌 반복 스킵 정책 관리부(204)는, 글로벌 반복 스킵 정책을 관리할 수 있다. 예를 들어, 글로벌 반복 스킵 정책은, 최대 글로벌 반복 횟수(G) 내에서 일부 글로벌 반복들을 스킵할지 여부를 결정하는 데 이용되는 다양한 조건들을 규정할 수 있다. 글로벌 반복 스킵 정책은, 신드롬 정보 자체 및 신드롬 정보로부터 추정될 수 있는 다양한 정보와 관련된 조건들을 규정할 수 있다. 예를 들어, 글로벌 반복 스킵 정책은, UCN의 개수 및 UCN의 개수의 변화 중 적어도 하나와 관련된 조건들을 규정할 수 있다. 예를 들어, 글로벌 반복 스킵 정책은, 현재 글로벌 반복에 대응하는 UCN의 개수가 임계 값을 초과하는지 여부, 현재 글로벌 반복에 대응하는 UCN의 개수가 직전 글로벌 반복에 대응하는 UCN의 개수와 동일하지 여부 및 현재 글로벌 반복에 대응하는 UCN의 개수가 직전 글로벌 반복에 대응하는 UCN의 개수를 초과하는지 여부 중 적어도 하나와 관련된 조건을 규정할 수 있다. 여기서, 임계 값은 사전에 결정된 값일 수 있다. 일 실시 예에서, 글로벌 반복 스킵 정책 관리부(204)는, 임계 값을 변경할 수 있다. 예를 들어, 글로벌 반복 스킵 정책 관리부(204)는, H 행렬의 패리티의 수에 따라 임계 값을 변경할 수 있다. 즉, (n, k) 코드가 이용되는 경우, 글로벌 반복 스킵 정책 관리부(204)는 n-k 값에 따라 임계 값을 변경할 수 있다. 예를 들어, 글로벌 반복 스킵 정책 관리부(204)는, n-k 값이 증가할수록 임계 값을 증가시킬 수 있다. 이러한 증가는 비례적으로 이루어질 수 있다.
글로벌 반복 제어부(206)는, 신드롬 정보 관리부(202)에서 관리하는 신드롬 정보 및 글로벌 반복 스킵 정책 관리부(204)에서 관리하는 글로벌 반복 스킵 정책을 기반으로, 글로벌 반복을 제어할 수 있다. 예를 들어, 글로벌 반복 제어부(206)는, 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우, 신드롬 정보 관리부(202)로부터 제 g 글로벌 반복에 대응하는 신드롬 정보를 수신할 수 있다. 예를 들어, 글로벌 반복 제어부(206)는 글로벌 반복 스킵 정책 관리부(204)로부터 글로벌 반복 스킵 정책을 수신할 수 있으며, 글로벌 반복 제어부(206)는 제 1 글로벌 반복이 시작되기 이전에 글로벌 반복 스킵 정책을 수신할 수 있다. 예를 들어, 글로벌 반복 제어부(206)는, 현재 글로벌 반복에 대응하는 신드롬 정보가 글로벌 반복 스킵 정책에 규정된 조건을 만족하는 경우, 중간 단계의 글로벌 반복을 스킵하고, 가장 마지막 글로벌 반복을 수행하도록 에러 정정 디코더(100)를 제어할 수 있다. 예를 들어, 글로벌 반복 제어부(206)는, 제 g+1 내지 G-1 글로벌 반복을 스킵할 것으로 결정한 경우, G개의 판독 전압들 각각에 대응하는 판독 값들이 모두 수신되었을 때 G+1개의 레벨로 양자화된 판독 값들을 생성하도록 맵퍼(110)를 제어할 수 있다. 예를 들어, 최대 글로벌 반복 횟수(G)가 7이고, 제 2 글로벌 반복에 대응하는 신드롬 정보가 글로벌 반복 스킵 정책에 규정된 조건을 만족하는 경우, 글로벌 반복 제어부(206)는, 제 3 내지 제 6 글로벌 반복들을 스킵하고, 제 7 글로벌 반복이 수행될 수 있도록 에러 정정 디코더(100)를 제어할 수 있다. 즉, 글로벌 반복 제어부(206)는, 7개의 판독 전압들 각각에 대응하는 판독 값들이 모두 수신되었을 때, 8개의 레벨로 양자화된 판독 값들을 생성하도록 맵퍼(110)를 제어할 수 있다. 이는, 맵퍼(110)가 4개, 5개, 6개 또는 7개의 레벨로 양자화된 판독 값들을 생성하지 않을 수 있음을 의미하며, 또한 노드 연산부(120)가 4개, 5개, 6개 또는 7개의 레벨로 양자화된 판독 값들을 이용한 에러 정정 디코딩을 수행하지 않을 수 있음을 의미한다.
판독 레벨 관리부(208)는, 각각의 글로벌 반복에서 이용되는 판독 값들을 획득하는 데 이용되는 판독 전압들의 레벨을 관리할 수 있다. 예를 들어, 에러 정정 디코더(100)가 최대 3비트 양자화된 판독 값들을 기반으로 에러 정정 디코딩을 수행할 수 있다고 가정할 때, 판독 레벨 관리부(208)는 7개의 판독 전압의 레벨을 관리할 수 있다. 판독 레벨 관리부(208)는, 최대 글로벌 반복 횟수(G) 내에서 에러 정정 디코딩이 페일될 때마다 다음 판독 전압에 대응하는 판독 값들을 획득하여 줄 것을 요청하는 신호를 출력할 수 있다. 판독 레벨 관리부(208)는, 글로벌 반복 제어부(206)에서 중간 단계의 글로벌 반복을 스킵할 것으로 결정한 경우, 제 G 글로벌 반복에 대응하는 판독 전압들 각각에 대응하는 판독 값들을 획득하여 줄 것을 요청하는 신호를 출력할 수 있다. 예를 들어, 최대 글로벌 반복 횟수(G)가 7이고, 7개의 판독 전압들 중 제 1 및 제 2 판독 전압들 각각에 대응되는 판독 값들을 이용한 제 2 글로벌 반복의 수행 결과, 제 3 내지 제 6 글로벌 반복들이 스킵될 것으로 결정되었다고 가정하자. 이러한 경우, 판독 레벨 관리부(208)는, 제 3 내지 제 7 판독 전압들 각각에 대응하는 판독 값들을 획득하여 줄 것을 요청하는 신호를 출력할 수 있다.
도 3은 H 행렬을 설명하기 위한 예시도이다.
(n, k) 코드는, (n-k)×n의 크기를 갖는 H 행렬로 정의될 수 있다. H 행렬의 각각의 엔트리는 0 또는 1로 표현될 수 있으며, H 행렬에 포함된 1의 개수가 0의 개수에 비하여 상대적으로 매우 적은 경우 (n, k) 코드는 (n, k) LDPC 코드로 언급될 수 있다. 여기서, n 및 k는 자연수일 수 있다. 도 3에는 일 예로서, (7, 4) 코드를 정의하는 H 행렬을 도시하였다.
H 행렬의 각각의 엔트리는, k×k크기의 서브 행렬일 수 있다. 여기서, k는 2이상의 정수일 수 있다. 예를 들어, H 행렬에서 0은 해당 엔트리가 영 행렬임을 나타내고, 1은 해당 엔트리가 영 행렬이 아님을 나타낼 수 있다. 예를 들어, H 행렬이 QC(Quasi Cyclic)-LDPC 코드의 H 행렬인 경우, 1은 해당 엔트리가 순환 행렬(circulant matrix)임을 나타낼 수 있다. 순환 행렬은 항등 행렬(identity matrix)을 소정의 시프트 값만큼 순환 시프트(cyclic shift) 시킨 행렬일 수 있으며, 어느 하나의 순환 행렬은 다른 하나의 순환 행렬과 다른 시프트 값을 가질 수 있다.
도 4는 도 3에 도시된 H 행렬을 태너 그래프로 나타낸 도면이다.
(n, k) 코드는, 등가의 이분 그래프(bipartite graph) 표현인 태너(Tanner) 그래프로 표현될 수 있다. 태너 그래프는, n-k 개의 체크 노드들, n 개의 변수 노드들 및 에지(edge)들로 표현될 수 있다. 체크 노드들은 H 행렬의 행들에 대응하고, 변수 노드들은 H 행렬의 열들에 대응한다. 각각의 에지는, 하나의 체크 노드와 하나의 변수 노드를 연결하며, H 행렬에서 1로 표현된 엔트리를 나타낸다.
도 3에 도시된 (7, 4) 코드의 H 행렬은, 도 4에 도시된 바와 같이 3개의 체크 노드들(CN1 ~ CN3) 및 7개의 변수 노드들(VN1 ~ VN7)을 포함하는 태너 그래프로 표현될 수 있다. 체크 노드들(CN1 ~ CN3) 및 7개의 변수 노드들(VN1 ~ VN7)을 연결하는 실선은 에지를 나타낸다.
반복 복호는, 도 4에 도시된 바와 같은 태너 그래프 상에서 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이의 반복적인 메시지 전달 알고리즘에 따라 이루어질 수 있다. 즉, 각각의 반복마다 체크 노드들(CN1 ~ CN3)과 변수 노드들(VN1 ~ VN7) 사이에서 내부 메시지가 전달되면서 반복 복호가 수행될 수 있다. 변수 노드들은 자신과 연결된 체크 노드들로부터 수신되는 C2V 메시지들을 이용하여 에러 정정을 수행할 수 있고, 체크 노드들은 자신과 연결된 변수 노드들로부터 수신되는 V2C 메시지들을 이용하여 검사(check)를 수행할 수 있다. 검사에는 V2C 메시지에 포함된 부호 비트가 이용될 수 있으며, 부호 비트는 해당 V2C 메시지를 전송한 변수 노드의 값을 나타낼 수 있다. 만약, 어느 하나의 체크 노드가 자신과 연결되어 있는 모든 변수 노드들의 값을 XOR(exclusive OR) 연산한 결과 값이 0인 경우, 해당 체크 노드는 만족(satisfied)되었다고 할 수 있다. 반면, 어느 하나의 체크 노드가 자신과 연결되어 있는 모든 변수 노드들의 값을 XOR 연산한 결과 값이 1인 경우 해당 체크 노드는 불만족(unsatisfied)되었다고 할 수 있으며, 해당 체크 노드는 UCN이라 일컬어질 수 있다. 체크 노드들이 계산한 값들은, 변수 노드 벡터와 H 행렬에 의하여 계산되는 신드롬 벡터와 같다.
도 5는 도 3에 도시된 H 행렬을 이용하여 계산되는 신드롬 벡터를 설명하기 위한 예시도이다.
전술한 바와 같이, 제 i 로컬 반복에서의 결과 값인 변수 노드 벡터(Ci)의 전치 행렬(Ci T)과 H 행렬을 기반으로 신드롬 벡터(Si)가 생성될 수 있다. 신드롬 벡터(Si)의 각 심볼들(r1, r2, r3)은, 도 4에 도시된 태너 그래프 상의 각 체크 노드들(CN1 ~ CN3)에 대응한다.
신드롬 벡터(Si)의 모든 심볼들(r1, r2, r3)이 0을 나타내는 경우, 이는 신드롬 검사가 통과하였음을 의미한다. 이는 해당 반복에서 디코딩이 성공적으로 이루어졌음을 의미한다. 따라서, 해당 코드워드에 대한 반복 복호는 종료되고, 제 i 로컬 반복에서의 결과 값인 변수 노드 벡터(Ci)가 디코딩된 코드워드로서 출력될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 변수 노드 벡터(Ci)가 {1 0 1 1 0 1 0}인 것으로 가정하는 경우, 신드롬 벡터(Si)의 모든 심볼들(r1, r2, r3)은 0의 값을 가질 것이다. 따라서, 벡터 {1 0 1 1 0 1 0}가 유효한 코드워드, 즉 디코딩된 코드워드로 결정될 것이다.
만약, 신드롬 벡터(Si)의 모든 심볼들(r1, r2, r3) 중 적어도 하나의 심볼이 0이 아닌 경우, 이는 신드롬 검사가 통과되지 않았음을 의미한다. 이는 해당 반복에서 디코딩이 성공되지 않았음을 의미하며, 따라서 최대 반복 횟수에 도달하지 않은 경우라면 다음 반복이 수행될 수 있다. 여기서, 0이 아닌 심볼은, UCN를 나타낸다.
도 6은 2개의 레벨로 양자화된 판독 값들을 설명하기 위한 예시도이다.
도 6에는, 제 1 상태(S1) 및 제 2 상태(S2) 중 어느 하나의 상태를 갖는 복수의 메모리 셀들의 문턱 전압 분포를 도시하였다.
2개의 레벨로 양자화된 판독 값들을 획득하기 위하여 1개의 판독 전압, 예를 들어 제 1 판독 전압(Vr1)이 복수의 메모리 셀들에 인가될 수 있다. 제 1 판독 전압(Vr1)보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 제 1 판독 전압(Vr1)보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다. 도 6에서, 제 1 판독 전압(Vr1)에 대응하는 제 1 판독 값들은 2 개의 레벨로 양자화된 판독 값들이라 할 수 있다.
한편, 2개의 레벨로 양자화된 판독 값들 각각은 LLR로 변환될 수 있다. 도 6에는 일 예로서, 2개의 레벨로 양자화된 판독 값들 중 '1'은 LLR 값 '-6'으로 변환되고, '0'은 LLR 값 '+5'로 변환된 예를 도시하였다.
도 7은 3개의 레벨로 양자화된 판독 값들을 생성하는 것을 설명하기 위한 예시도이다.
3개의 레벨로 양자화된 판독 값들을 획득하기 위하여 추가적인 판독 전압, 예를 들어, 제 2 판독 전압(Vr2)이 복수의 메모리 셀들에 더 인가될 수 있다.
제 2 판독 전압(Vr2)보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 제 2 판독 전압(Vr2)보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다.
3개의 레벨로 양자화된 판독 값들을 생성하기 위하여, 제 1 판독 전압(Vr1)에 대응하는 제 1 판독 값들과 제 2 판독 전압(Vr2)에 대응하는 제 2 판독 값들이 결합될 수 있다. 도 7을 참조하면, 제 1 판독 값과 제 2 판독 값이 결합되어 3개의 레벨로 양자화된 판독 값들이 생성되었음을 알 수 있다.
한편, 3개의 레벨로 양자화된 판독 값들 각각은 LLR로 변환될 수 있다. 도 7에는 일 예로서, 3개의 레벨로 양자화된 판독 값들 중 '11'은 LLR 값 '-5'로 변환되고, '10'은 LLR 값 '-2'로 변환되고, '00'은 '+6'으로 변환된 예를 도시하였다.
도 8은 8개의 레벨로 양자화된 판독 값들을 생성하는 것을 설명하기 위한 예시도이다.
8개의 레벨로 양자화된 판독 값들을 획득하기 위하여 추가적인 판독 전압, 예를 들어, 제 3 판독 전압(Vr3) 내지 제 7 판독 전압(Vr7)이 복수의 메모리 셀들에 더 인가될 수 있다.
각각의 판독 전압보다 낮은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '1'로 나타날 수 있고, 각각의 판독 전압보다 높은 문턱 전압을 갖는 메모리 셀에 대한 판독 값은 '0'으로 나타날 수 있다.
8개의 레벨로 양자화된 판독 값들을 생성하기 위하여 제 1 판독 전압(Vr1)에 대응하는 제 1 판독 값들 내지 제 7 판독 전압(Vr7)에 대응하는 제 7 판독 값들이 결합될 수 있다. 도 8을 참조하면, 제 1 판독 값 내지 제 7 판독 값이 결합되어 8개의 레벨로 양자화된 판독 값들이 생성되었음을 알 수 있다. 7개의 판독 전압이 이용된 경우, 각각의 판독 값은 7비트의 길이를 가질 수 있다.
한편, 도 6 및 도 7을 참조하여 설명한 바와 마찬가지로, 8개의 레벨로 양자화된 판독 값들 각각은 LLR로 변환될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 룩업 테이블을 설명하기 위한 예시도이다.
도 9를 참조하면, 룩업 테이블은, 복수의 양자화 레벨 각각에 대응하는 LLR 값들을 정의할 수 있다.
예를 들어, 양자화 레벨 2가 이용되는 경우, 2개의 레벨로 양자화된 판독 값들 어느 하나는 LLR1 값으로 변환되고 나머지 하나는 LLR2값으로 변환될 수 있다. 예를 들어, 1개의 판독 전압에 대응하는 판독 값들 중 '1'은 LLR1 값인 '-6'으로 변환되고, '0'은 LLR2 값인 '+5'로 변환될 수 있다.
마찬가지로, g개의 양자화 레벨로 양자화된 판독 값들 각각은 해당 양자화 레벨에 대응하는 g개의 LLR 값들 중 어느 하나로 변환될 수 있다.
도 10은 도 1 및 도 2에 도시된 에러 정정 회로의 동작 방법을 설명하기 위한 흐름도이다.
단계(1001)에서, 에러 정정 회로는, 제 g 글로벌 반복을 수행하기 위하여 g+1개로 양자화된 판독 값들을 생성할 수 있다. 예를 들어, 제 1 글로벌 반복에서는 1개의 판독 전압에 대응하는 판독 값들 자체가 2개의 레벨로 양자화된 판독 값들일 수 있다. 제 1 글로벌 반복 이후의 글로벌 반복에서는, g+1개로 양자화된 판독 값들을 생성하기 위하여 g개의 판독 전압들 각각에 대응하는 판독 값들이 결합될 수 있다.
단계(1003)에서, 에러 정정 회로는, g+1개로 양자화된 판독 값들 각각을 LLR 값으로 변환할 수 있다. LLR 값으로의 변환에는 설정된 룩업 테이블이 참조될 수 있다.
단계(1005)에서, 에러 정정 회로는, 최대 로컬 반복 횟수(I) 내에서 제 i 로컬 반복을 수행할 수 있다.
단계(1007)에서, 에러 정정 회로는, 제 i 로컬 반복에서의 결과 값인 변수 노드 벡터에 대한 신드롬 검사를 수행할 수 있다.
단계(1009)에서, 에러 정정 회로는, 제 i 로컬 반복에서 신드롬 검사가 패스되었는지 여부를 판단할 수 있다. 즉, 에러 정정 회로는 제 i 로컬 반복에서 에러 정정 디코딩이 성공되었는지 여부를 판단할 수 있다. 단계(1009)의 판단 결과 신드롬 검사를 패스한 경우에는 단계(1011)가 진행되고, 그렇지 않은 경우에는 단계(1021)가 진행될 수 있다.
단계(1011)에서, 에러 정정 회로는, 신드롬 검사를 통과한 변수 노드 벡터를 디코딩된 코드워드로서 출력할 수 있다.
한편, 단계(1021)에서, 에러 정정 회로는, 최대 로컬 반복 횟수(I)만큼 로컬 반복이 수행되었는지 여부를 판단할 수 있다.
단계(1021)의 최대 로컬 반복 횟수(I)만큼 로컬 반복이 수행되지 않은 경우 단계(1023)를 거쳐 단계(1005)에서 다음 로컬 반복, 즉 제 i+1 로컬 반복이 수행될 수 있다.
단계(1021)의 판단 결과 최대 로컬 반복 횟수(I)만큼 로컬 반복이 수행된 경우 단계(1031)가 진행될 수 있다.
단계(1031)에서, 에러 정정 회로는, 최대 글로벌 반복 횟수(G)만큼 글로벌 반복이 수행되었는지 여부를 판단할 수 있다. 단계(1031)의 판단 결과 최대 글로벌 반복 횟수(G)만큼 반복이 수행된 경우 단계(1033)가 진행되고, 그렇지 않은 경우에는 단계(1041)가 진행될 수 있다.
단계(1033)에서, 에러 정정 회로는, 최대 글로벌 반복 횟수(G)만큼 글로벌 반복을 수행하여 유효한 코드워드를 생성하지 못하였기 때문에, 에러 정정 디코딩이 페일되었음을 나타내는 페일 신호를 출력할 수 있다.
한편, 단계(1041)에서, 에러 정정 회로는, 신드롬 정보를 관리할 수 있다. 예를 들어, 에러 정정 회로는, 제 g 글로벌 반복에 속하는 제 I 로컬 반복에 대응하는 신드롬 벡터의 UCN의 개수를 산출하고, 산출된 UCN의 개수를 제 g 글로벌 반복에 대응되게 저장할 수 있다. 즉, 에러 정정 회로는, 각각의 글로벌 반복에 속하는 마지막 로컬 반복에 대응하는 신드롬 정보를 관리할 수 있다.
단계(1043)에서, 에러 정정 회로는, 신드롬 정보가 글로벌 반복 스킵 정책에 규정된 조건을 만족하는지 여부를 판단할 수 있다.
단계(1043)의 판단 결과 신드롬 정보가 설정된 글로벌 반복 스킵 정책에 규정된 조건을 만족하지 않는 경우 단계(1051)를 거쳐 단계(1001)에서 다음 글로벌 반복, 즉 제 g+1 글로벌 반복이 수행될 수 있다.
한편, 단계(1043)의 판단 결과 신드롬 정보가 글로벌 반복 스킵 정책에 규정된 조건을 만족하는 경우 단계(1053)를 거쳐 단계(1001)에서 제 G 글로벌 반복이 수행될 수 있다. 즉, 제 g 글로벌 반복에 대응하는 신드롬 정보가 글로벌 반복 스킵 정책에 규정된 조건을 만족하는 경우 제 g 글로벌 반복 내지 제 G-1 반복이 스킵되고, 제 G 글로벌 반복이 수행될 수 있다. 예를 들어, 최대 글로벌 반복 횟수(G)가 7이고, 현재 수행된 글로벌 반복이 제 2 글로벌 반복이라고 가정할 때, 제 3 내지 제 6 글로벌 반복이 스킵되고, 제 7 글로벌 반복이 수행될 수 있다.
도 11은 본 발명의 일 실시 예에 따른 글로벌 반복 스킵 정책을 설명하기 위한 예시도이다.
글로벌 반복 스킵 정책은, 글로벌 반복에서의 UCN의 개수 및 UCN의 개수의 변화 중 적어도 하나와 관련된 조건 및 해당 조건에 대응하는 액션(action)을 규정할 수 있다. 도 11에는 일 예로서, 3개의 조건이 규정된 예를 도시하였다.
제 1 조건은 현재 글로벌 반복의 UCN의 개수가 임계 값을 초과하는 경우를 나타낸다. 즉, 현재 글로벌 반복의 UCN의 개수가 매우 많은 경우, 중간 단계의 글로벌 반복을 수행한다 하더라도 에러 정정 디코딩이 성공적으로 이루어질 가능성이 낮다는 것을 전제로 한다. 여기서, 임계 값은 실험적으로 결정될 수 있다. 일 실시 예에서, 임계 값은, H 행렬의 패리티의 개수에 따라 설정될 수 있다. 즉, (n, k) 코드를 이용하는 경우, n-k 값에 따라 임계 값이 달라질 수 있다. 예를 들어, n-k 값이 증가할수록 임계 값도 증가 할 수 있다. 이러한 증가는 비례적으로 이루어질 수 있다.
제 2 및 제 3 조건은, 현재 글로벌 반복의 UCN의 개수가 직전 글로벌 반복의 UCN의 개수와 동일하거나, 초과하는 경우를 나타낸다. 즉, 현재 글로벌 반복의 UCN의 개수가 직전 글로벌 반복의 UCN의 개수보다 많다면, 중간 단계의 글로벌 반복을 수행한다 하더라도 에러 정정 디코딩이 성공적으로 이루어질 가능성이 낮다는 것을 전제로 한다. 따라서, 충분한 정보를 이용하여 에러 정정 디코딩을 성공적으로 이루어질 수 있도록 하기 위하여 마지막 글로벌 반복이 수행될 수 있다.
도 12는 도 11에 도시된 제 1 조건을 만족하는 경우를 설명하기 위한 예시도이다.
도 12에는, 일 예로서, 첫 번째 글로벌 반복에 대응하는 신드롬 벡터 및 해당 신드롬 벡터에 대응하는 UCN의 개수를 도시하였다.
도 11에 도시된 제 1 조건에서 임계 값이 3이라 가정하면, 제 1 조건은 현재 글로벌 반복의 UCN의 개수가 3개를 초과하는 경우를 나타낸다.
한편, 도 12에 도시된 신드롬 정보는, 현재 글로벌 반복(첫 번째 글로벌 반복)에서 UCN의 개수가 4개인 경우를 나타낸다.
따라서, 임계 값이 3이라 가정하면, 도 12에 도시된 신드롬 정보는 도 11에 도시된 제 1 조건을 만족한다. 따라서, 중간 단계의 글로벌 반복이 스킵되고 마지막 글로벌 반복이 수행될 수 있다.
도 13a 및 도 13b는 도 11에 도시된 제 2 조건 및 제 3 조건을 각각 만족하는 경우를 설명하기 위한 예시도이다.
도 13a를 참조하면, 현재 글로벌 반복의 UCN의 개수가 직전 글로벌 반복의 UCN의 개수와 동일함을 알 수 있다.
도 13b를 참조하면, 현재 글로벌 반복에서의 UCN의 개수가 직전 글로벌 반복에서의 UCN의 개수보다 많음을 알 수 있다.
즉, 도 13a에 도시된 신드롬 정보는 도 11에 도시된 제 2 조건을 만족하고, 도 13b에 도시된 신드롬 정보는 도 11에 도시된 제 3 조건을 만족한다.
따라서, 중간 단계의 글로벌 반복이 스킵되고 마지막 글로벌 반복이 수행될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(memory system; 2000)은, 데이터가 저장되는 메모리 장치(memory device; 2200) 및 호스트(host; 1000)의 제어에 따라 메모리 장치(2200)를 제어하는 메모리 컨트롤러(memory controller; 2100)를 포함할 수 있다.
호스트(1000)는, PCI-E(Peripheral Component Interconnect-Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA) 또는 SAS(serial attached SCSI) 등의 인터페이스 프로토콜을 이용하여 메모리 시스템(2000)과 통신할 수 있다. 호스트(1000)와 메모리 시스템(2000) 간에 이용되는 인터페이스 프로토콜들은 상술한 예에 한정되지 않으며, USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface) 또는 IDE(Integrated Drive Electronics) 등의 인터페이스 프로토콜이 이용될 수도 있다.
메모리 컨트롤러(2100)는, 메모리 시스템(2000)의 동작을 전반적으로 제어하며, 호스트(1000)와 메모리 장치(2200) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(2100)는 호스트(1000)와 메모리 장치(2200) 사이에서 커맨드(command), 어드레스(address) 및 데이터(data)가 통신될 수 있도록 수신된 정보를 변환하고 및 변환된 정보를 저장 및 출력할 수 있다. 예를 들어, 프로그램 동작 시, 메모리 컨트롤러(2100)는 커맨드(command), 어드레스(address) 및 데이터(data) 등을 메모리 장치(2200)에 전송할 수 있다.
메모리 컨트롤러(2100)는, 호스트 인터페이스(host interface; 2110), CPU(Central Processing Unit; 2120), 메모리 인터페이스(memory interface; 2130), 버퍼 메모리(buffer memory; 2140), 에러 정정 회로(error correction circuit; 2150) 및 내부 메모리(2160)를 포함할 수 있다. 호스트 인터페이스(2110), 메모리 인터페이스(2130), 버퍼 메모리(2140), 에러 정정 회로(2150) 및 내부 메모리(2160)는 CPU(2120)에 의해 제어될 수 있다.
호스트 인터페이스(2110)는, 통신 프로토콜을 이용하여 호스트(1000)와 데이터 교환을 수행할 수 있다.
CPU(2120)는, 메모리 장치(2200)를 제어하기 위하여, 각종 연산을 수행하거나 커맨드 및 어드레스를 생성할 수 있다. 예를 들어, CPU(2120)는, 프로그램 동작, 판독 동작, 소거 동작, 데이터 압축 동작 및 카피백 동작들에 필요한 다양한 커맨드들(commands)을 생성할 수 있다.
메모리 인터페이스(2130)는, 통신 프로토콜을 이용하여 메모리 장치(2200)와 통신을 수행할 수 있다.
버퍼 메모리(2140)는, 메모리 컨트롤러(2100)가 메모리 장치(2200)를 제어하는 동안 데이터를 임시로 저장할 수 있다. 예를 들면, 프로그램 동작이 완료될 때까지 호스트로부터 수신된 데이터는 버퍼 메모리(2140)에 임시로 저장될 수 있다. 또한, 판독 동작 시 메모리 장치(2200)로부터 판독된 데이터가 버퍼 메모리(2140)에 임시로 저장될 수도 있다.
에러 정정 회로(2150)는, 프로그램 동작 또는 판독 동작 시 에러 정정을 위한 인코딩 및 디코딩을 수행할 수 있다. 에러 정정 회로(2150)는, 에러 정정 디코더(2152) 및 포스트 프로세서(2154)를 포함할 수 있다.
에러 정정 디코더(2152)는, 메모리 장치(2200)로부터 판독된 데이터, 즉 코드워드(codeword)에 대한 에러 정정 디코딩을 수행할 수 있다. 에러 정정 디코더(2152)는, 에러 정정을 위한 반복 복호 과정에서 에러가 검출된 경우, H 행렬을 이용하여 에러를 정정할 수 있다. 예를 들어, 에러 정정 디코더(2152)는, H 행렬을 기반으로 코드워드에 대응하는 신드롬을 산출하고, 산출된 신드롬에 근거하여 코드워드에 에러가 포함되어 있는지 여부를 판단할 수 있다. 에러 정정 디코더(2152)는, 코드워드에 포함된 에러를 정정할 수 있는 경우, 에러를 정정하고, 에러 정정된 데이터를 출력할 수 있다. 에러 정정 디코더(2152)는, 코드워드에 포함된 에러를 정정할 수 없는 경우, 디코딩이 페일(fail)되었음을 CPU(2120)에 보고할 수 있다.
에러 정정 디코더(2152)는, 맵퍼(2152a), 노드 연산부(2152b) 및 신드롬 검사부(2152c)를 포함할 수 있다. 에러 정정 디코더(2152)는, 도 1 및 도 2를 참조하여 설명한 에러 정정 디코더(100)와 동일한 동작을 수행할 수 있다. 즉, 도 14에 도시된 맵퍼(2152a), 노드 연산부(2152b) 및 신드롬 검사부(2152c) 는, 각각 도 1 및 도 2에 도시된 맵퍼(110), 노드 연산부(120) 및 신드롬 검사부(130)에 대응하는 동작을 수행할 수 있다.
포스트 프로세서(2154)는, 신드롬 정보 관리부(2154a), 글로벌 반복 스킵 정책 관리부(2154b), 글로벌 반복 제어부(2154c) 및 판독 레벨 관리부(2154d)를 포함할 수 있다. 포스트 프로세서(2154)는, 도 2를 참조하여 설명한 포스트 프로세서(200)와 동일한 동작을 수행할 수 있다. 즉, 도 14에 도시된 신드롬 정보 관리부(2154a), 글로벌 반복 스킵 정책 관리부(2154b), 글로벌 반복 제어부(2154c) 및 판독 레벨 관리부(2154d)는, 각각 도 2에 도시된 신드롬 정보 관리부(202), 글로벌 반복 스킵 정책 관리부(204), 글로벌 반복 제어부(206) 및 판독 레벨 관리부(208)에 대응하는 동작을 수행할 수 있다.
글로벌 반복 제어부(2154c)는, 제 g+1 내지 G-1 글로벌 반복을 스킵할 것으로 결정한 경우, G개의 판독 전압들 각각에 대응하는 판독 값들이 모두 수신되었을 때 G+1개의 레벨로 양자화된 판독 값들을 생성하도록 맵퍼(2152a)를 제어할 수 있다. 예를 들어, 최대 글로벌 반복 횟수(G)가 7이고, 제 2 글로벌 반복에 대응하는 신드롬 정보가 글로벌 반복 스킵 정책에 규정된 조건을 만족하는 경우, 글로벌 반복 제어부(2154c)는, 제 3 내지 제 6 글로벌 반복들을 스킵하고, 제 7 글로벌 반복이 수행될 수 있도록 맵퍼(2152a)를 제어할 수 있다. 즉, 글로벌 반복 제어부(2154c)는, 7개의 판독 전압들 각각에 대응하는 판독 값들이 모두 수신되었을 때, 8개의 레벨로 양자화된 판독 값들을 생성하도록 맵퍼(2152a)를 제어할 수 있다.
판독 레벨 관리부(2154d)는, 제 g 글로벌 반복에서 에러 정정 디코딩에 실패하는 경우, 제 g+1 글로벌 반복에 이용되는 판독 값들이 수신될 수 있도록, 제 g+1 판독 전압에 해당하는 판독 동작을 수행하여 줄 것을 CPU(2120)에게 요청할 수 있다. 이에 따라, CPU(2120)는, 제 g+1 판독 전압에 대응하는 판독 동작이 수행될 수 있도록 메모리 장치(2200)에게 커맨드 및 어드레스를 전송할 수 있다.
일 실시 예에서, 판독 레벨 관리부(2154d)는, 제 g+1 내지 제 G-1 글로벌 반복이 스킵되는 것으로 결정되는 경우, 글로벌 반복 제어부(2154c)의 제어 하에 제 g+1 판독 전압 내지 제 G 판독 전압에 해당하는 판독 동작을 수행하여 줄 것을 CPU(2120)에게 요청할 수 있다. 이에 따라, CPU(2120)는, 제 g+1 판독 전압 내지 제 G 판독 전압에 대응하는 판독 동작이 수행될 수 있도록 메모리 장치(2200)에게 커맨드 및 어드레스를 전송할 수 있다.
내부 메모리(2160)는, 메모리 컨트롤러(2100)의 동작에 필요한 다양한 정보들을 저장하는 저장부(storage unit)로서 사용될 수 있다. 내부 메모리(2160)는, 다수의 테이블들을 저장할 수 있다. 예를 들어, 내부 메모리(2160)는, 논리적 어드레스(logical address)와 물리적 어드레스(physical address)의 맵핑 테이블을 저장할 수 있다.
메모리 장치(2200)는, 메모리 컨트롤러(2100)의 제어에 따라 프로그램 동작, 판독 동작, 소거 동작, 데이터 압축 동작 및 카피백 동작 등을 수행할 수 있다. 메모리 장치(2200)는, 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다.
도 15는 본 발명의 일 실시 예에 따른 메모리 장치를 설명하기 위한 도면이다. 도 15에 도시된 메모리 장치는 도 14에 도시된 메모리 시스템에 적용될 수 있다.
메모리 장치(2200)는, 제어 로직(2210), 주변 회로들(2220) 및 메모리 셀 어레이(2240)를 포함할 수 있다. 주변 회로들(2220)은, 전압 생성 회로(voltage generation circuit; 2222), 로우 디코더(row decoder; 2224), 입출력 회로(input/output circuit; 2226), 칼럼 디코더(column decoder; 2228), 페이지 버퍼 그룹(page buffer group; 2232) 및 전류 센싱 회로(current sensing circuit; 2234)를 포함할 수 있다.
제어 로직(2210)은, 도 14에 도시된 메모리 컨트롤러(2100)의 제어 하에 주변 회로들(2220)을 제어할 수 있다.
제어 로직(2210)은, 입출력 회로(2226)를 통하여 메모리 컨트롤러(2100)로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변 회로들(2220)을 제어할 수 있다. 예를 들어, 제어 로직(2210)은, 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력할 수 있다. 제어 로직(2210)은, 전류 센싱 회로(2234)로부터 수신되는 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스되었는지 또는 페일되었는지 여부를 판단할 수 있다.
주변 회로들(2220)은 메모리 셀 어레이(2240)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(2240)에 저장된 데이터를 출력하기 위한 판독 동작(read operation), 메모리 셀 어레이(2240)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행할 수 있다.
전압 생성 회로(2222)는, 제어 로직(2210)으로부터 수신되는 동작 신호(OP_CMD)에 응답하여 프로그램 동작, 판독 동작 및 소거 동작에 이용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성 회로(2222)는, 프로그램 전압, 검증 전압, 패스 전압, 판독 전압, 소거 전압 및 턴-온 전압 등을 로우 디코더(2224)로 전달할 수 있다.
로우 디코더(2224)는, 제어 로직(2210)으로부터 수신되는 로우 어드레스(RADD)에 응답하여 메모리 셀 어레이(2240)에 포함된 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(Local Lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은, 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines) 및 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line) 등 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
입출력 회로(2226)는, 입출력 라인들(IO)을 통해 메모리 컨트롤러로부터 수신되는 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(2210)에 전달하거나, 칼럼 디코더(2228)와 데이터(DATA)를 주고 받을 수 있다.
칼럼 디코더(2228)는, 제어 로직(2210)으로부터 수신되는 칼럼 어드레스(CADD)에 응답하여 입출력 회로(2226)와 페이지 버퍼 그룹(2232) 사이에서 데이터를 전달할 수 있다. 예를 들어, 칼럼 디코더(2228)는, 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBm)과 데이터를 주고 받거나, 칼럼 라인들(CL)을 통해 입출력 회로(2226)와 데이터를 주고 받을 수 있다.
페이지 버퍼 그룹(2232)은, 메모리 블록들(BLK1~BLKi)에 공통으로 연결된 비트 라인들(BL1~BLm)에 연결될 수 있다. 페이지 버퍼 그룹(2232)은, 비트 라인들(BL1~BLm)에 연결된 복수의 페이지 버퍼들(PB1~PBm)을 포함할 수 있다. 예를 들어, 각각의 비트 라인마다 하나의 페이지 버퍼가 연결될 수 있다. 페이지 버퍼들(PB1~PBm)은, 제어 로직(2210)으로부터 수신되는 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들어, 페이지 버퍼들(PB1~PBm)은, 프로그램 동작 시 메모리 컨트롤러로부터 수신된 프로그램 데이터를 임시로 저장하고, 프로그램 데이터에 따라 비트 라인들(BL1~BLm)에 인가되는 전압을 조절할 수 있다. 또한, 페이지 버퍼들(PB1~PBm)은, 판독 동작 시 비트 라인들(BL1~BLm)을 통하여 수신되는 데이터를 임시로 저장하거나, 비트 라인들(BL1~BLm)의 전압 또는 전류를 센싱할 수 있다.
전류 센싱 회로(2234)는, 판독 동작 또는 검증 동작 시 제어 로직(2210)으로부터 수신되는 허용 비트(VRY_BTI<#>)에 응답하여 기준 전류를 생성하고, 기준 전류에 의하여 생성된 기준 전압과 페이지 버퍼 그룹(2232)으로부터 수신되는 센싱 전압(VPB)을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
메모리 셀 어레이(2240)는, 데이터가 저장되는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 메모리 블록들(BLK1~BLKi)에는 사용자 데이터(user data) 및 메모리 장치(2200)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들(BLK1~BLKi)은, 2차원 구조로 구현되거나 3차원 구조로 구현될 수 있으며, 서로 동일하게 구성될 수 있다.
도 16은 메모리 블록을 설명하기 위한 예시도이다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있으며, 도 16에는 설명의 편의를 위하여 복수의 메모리 블록들 중 어느 하나의 메모리 블록(BLKi)이 도시되었다.
메모리 블록(BLKi)은 제 1 셀렉트 라인과 제 2 셀렉트 라인 사이에 서로 평행하게 배열된 복수의 워드 라인들이 연결될 수 있다. 여기서, 제 1 셀렉트 라인은 소스 셀렉트 라인(SSL)일 수 있고, 제 2 셀렉트 라인은 드레인 셀렉트 라인(DSL)일 수 있다. 구체적으로, 메모리 블록(BLKi)은, 비트 라인들(BL1~BLn)과 소스 라인(SL) 사이에 연결된 복수의 스트링들(strings; ST)을 포함할 수 있다. 비트 라인들(BL1~BLn)은 스트링들(ST)에 각각 연결될 수 있고, 소스 라인(SL)은 스트링들(ST)에 공통으로 연결될 수 있다. 스트링들(ST)은 서로 동일하게 구성될 수 있으므로, 제 1 비트 라인(BL1)에 연결된 스트링(ST)을 예를 들어 구체적으로 설명하도록 한다.
스트링(ST)은 소스 라인(SL)과 제 1 비트 라인(BL1) 사이에서 서로 직렬로 연결된 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(F1~F16) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 하나의 스트링(ST)에는 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST)가 적어도 하나 이상씩 포함될 수 있으며, 메모리 셀들(F1~F16) 또한 도면에 도시된 개수보다 더 많이 포함될 수 있다.
소스 셀렉트 트랜지스터(SST)의 소스(source)는 소스 라인(SL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터(DST)의 드레인(drain)은 제 1 비트 라인(BL1)에 연결될 수 있다. 메모리 셀들(F1~F16)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에서 직렬로 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 소스 셀렉트 트랜지스터들(SST)의 게이트들은 소스 셀렉트 라인(SSL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터들(DST)의 게이트들은 드레인 셀렉트 라인(DSL)에 연결될 수 있고, 메모리 셀들(F1~F16)의 게이트들은 복수의 워드 라인들(WL1~WL16)에 연결될 수 있다. 서로 다른 스트링들(ST)에 포함된 메모리 셀들 중에서 동일한 워드 라인에 연결된 메모리 셀들의 그룹을 물리 페이지(physical page; PPG)라 할 수 있다. 따라서, 메모리 블록(BLKi)에는 워드 라인들(WL1~WL16)의 개수만큼의 물리 페이지들(PPG)이 포함될 수 있다.
하나의 메모리 셀은 1비트 데이터를 저장할 수 있다. 이를 싱글 레벨 셀(single level cell; SLC)이라고 부른다. 이 경우 하나의 물리 페이지(PPG)는 하나의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 하나의 논리 페이지(LPG) 데이터는 하나의 물리 페이지(PPG)에 포함된 셀 개수만큼의 데이터 비트들을 포함할 수 있다. 예를 들면, 하나의 메모리 셀에 2 이상의 비트 데이터가 저장되는 경우, 하나의 물리 페이지(PPG)는 2 이상의 논리 페이지(logical page; LPG) 데이터를 저장할 수 있다. 예를 들면, MLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 2개의 논리 페이지 데이터가 저장될 수 있고, TLC 타입으로 구동되는 메모리 장치에서는 하나의 물리 페이지(PPG)에 3개의 논리 페이지 데이터가 저장될 수 있다.
도 17은 3차원으로 구성된 메모리 블록의 일 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11~ST1m, ST21~ST2m)을 포함할 수 있다. 실시 예로서, 복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 'U'자형으로 형성될 수 있다. 제 1 메모리 블록(BLK1) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 17에서, 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되었으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11~ST1m, ST21~ST2m) 각각은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn)은 서로 유사한 구조를 가질 수 있다. 예를 들면, 소스 및 드레인 셀렉트 트랜지스터들(SST 및 DST)과 메모리 셀들(MC1~MCn) 각각은 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막을 포함할 수 있다. 예를 들면, 채널막을 제공하기 위한 필라(pillar)가 각 스트링에 제공될 수 있다. 예를 들면, 채널막, 터널 절연막, 전하 트랩막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 스트링에 제공될 수 있다.
각 스트링의 소스 셀렉트 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCp) 사이에 연결될 수 있다.
실시 예로서, 동일한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 행 방향으로 연장되는 소스 셀렉트 라인에 연결될 수 있고, 상이한 행에 배열된 스트링들의 소스 셀렉트 트랜지스터들은 상이한 소스 셀렉트 라인들에 연결될 수 있다. 도 17에서, 제 1 행의 스트링들(ST11~ST1m)의 소스 셀렉트 트랜지스터들은 제 1 소스 셀렉트 라인(SSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 소스 셀렉트 트랜지스터들은 제 2 소스 셀렉트 라인(SSL2)에 연결될 수 있다.
다른 실시 예로서, 스트링들(ST11~ST1m, ST21~ST2m)의 소스 셀렉트 트랜지스터들은 하나의 소스 셀렉트 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 연결될 수 있다.
제 1 내지 제 n 메모리 셀들(MC1~MCn)은 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 소스 셀렉트 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 서로 직렬로 연결될 수 있다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 수직 방향(Z 방향)으로 순차적으로 배열될 수 있으며, 파이프 트랜지스터(PT)와 드레인 셀렉트 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 서로 연결될 수 있다. 각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 각 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결될 수 있다.
각 스트링의 드레인 셀렉트 트랜지스터(DST)는 비트 라인과 메모리 셀들(MCp+1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들은 행 방향으로 연장되는 드레인 셀렉트 라인에 연결될 수 있다. 제 1 행의 스트링들(ST11~ST1m)의 드레인 셀렉트 트랜지스터들은 제 1 드레인 셀렉트 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(ST21~ST2m)의 드레인 셀렉트 트랜지스터들은 제 2 드레인 셀렉트 라인(DSL2)에 연결될 수 있다.
열 방향으로 배열되는 스트링들은 열 방향으로 연장되는 비트 라인들에 연결될 수 있다. 도 17에서 제 1 열의 스트링들(ST11, ST21)은 제 1 비트 라인(BL1)에 연결될 수 있다. 제 m 열의 스트링들(ST1m, ST2m)은 제 m 비트 라인(BLm)에 연결될 수 있다.
행 방향으로 배열되는 스트링들 중에서 동일한 워드 라인에 연결되는 메모리 셀들은 하나의 페이지(page)를 구성할 수 있다. 예를 들면, 제 1 행의 스트링들(ST11~ST1m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 제 2 행의 스트링들(ST21~ST2m) 중 제 1 워드 라인(WL1)에 연결된 메모리 셀들은 다른 하나의 페이지를 구성할 수 있다. 드레인 셀렉트 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 스트링들이 선택될 것이다. 워드 라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 스트링들 중 하나의 페이지가 선택될 것이다.
도 18은 3차원으로 구성된 메모리 블록의 다른 실시 예를 설명하기 위한 도면이다.
메모리 셀 어레이(2240)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 제 1 메모리 블록(BLK1)을 예를 들어 설명하면, 제 1 메모리 블록(BLK1)은 복수의 스트링들(ST11'~ST1m', ST21'~ST2m')을 포함할 수 있다. 복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은 수직 방향(Z 방향)을 따라 연장될 수 있다. 메모리 블록(BLKi) 내에서, 행 방향(X 방향)으로 m개의 스트링들이 배열될 수 있다. 도 18에서는 열 방향(Y 방향)으로 2개의 스트링들이 배열되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로서 열 방향(Y 방향)으로 3개 이상의 스트링들이 배열될 수 있다.
복수의 스트링들(ST11'~ST1m', ST21'~ST2m') 각각은, 적어도 하나의 소스 선택 트랜지스터(SST), 제 1 내지 제 n 메모리 셀들(MC1~MCn), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함할 수 있다.
각 스트링의 소스 선택 트랜지스터(SST)는 소스 라인(SL)과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 동일한 행에 배열된 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결될 수 있다. 제 1 행에 배열된 스트링들(ST11'~ST1m')의 소스 선택 트랜지스터들은 제 1 소스 선택 라인(SSL1)에 연결될 수 있다. 제 2 행에 배열된 스트링들(ST21'~ST2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결될 수 있다. 다른 실시 예로서, 스트링들(ST11'~ST1m', ST21'~ST2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통으로 연결될 수 있다.
각 스트링의 제 1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 서로 직렬로 연결될 수 있다. 제 1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제 1 내지 제 n 워드 라인들(WL1~WLn)에 연결될 수 있다.
실시 예로서, 제 1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나는 더미 메모리 셀로서 이용될 수 있다. 더미 메모리 셀이 제공되는 경우, 해당 스트링의 전압 또는 전류는 안정적으로 제어될 수 있다. 이에 따라 제 1 메모리 블록(BLK1)에 저장된 데이터의 신뢰성이 향상될 수 있다.
각 스트링의 드레인 선택 트랜지스터(DST)는 비트 라인과 메모리 셀들(MC1~MCn) 사이에 연결될 수 있다. 행 방향으로 배열되는 스트링들의 드레인 선택 트랜지스터들(DST)은 행 방향으로 연장되는 드레인 선택 라인에 연결될 수 있다. 제 1 행의 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들(DST)은 제 1 드레인 선택 라인(DSL1)에 연결될 수 있다. 제 2 행의 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들(DST)은 제 2 드레인 선택 라인(DSL2)에 연결될 수 있다.
즉, 각 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 18의 제 1 메모리 블록(BLK1)은 도 17의 제 1 메모리 블록(BLK1)과 유사한 등가 회로를 가질 수 있다.
도 19는 도 14에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 19를 참조하면, 메모리 시스템(Memory System; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 프로세서(Processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 판독(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 메모리 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 20은 도 14에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 20을 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함할 수 있다.
프로세서(Processor; 4100)는, 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(2100)의 동작을 제어할 수 있다. 실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 21은 도 14에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 21을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 상기 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 판독 동작을 제어할 수 있는 메모리 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(Processor; 5100) 또는 메모리 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 메모리 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시 예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 메모리 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 22는 도 14에 도시된 메모리 컨트롤러를 포함하는 메모리 시스템의 다른 예를 설명하기 위한 도면이다.
도 22를 참조하면, 메모리 시스템(Memory System; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 메모리 컨트롤러(2100) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 메모리 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(Microprocessor; μP; 6100)의 제어에 따라 카드 인터페이스(7100)와 메모리 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
에러 정정 회로:10
에러 정정 디코더: 100
맵퍼: 110
노드 연산부: 120
신드롬 검사부: 130
포스트 프로세서: 200

Claims (20)

  1. 최대 글로벌 반복 횟수 G(G는 자연수) 내에서 에러 정정 디코딩을 수행하는 에러 정정 회로로서,
    g(g는 G이하의 자연수)개의 판독 전압들 각각에 대응하는 판독 값들을 이용하여, 제 g 글로벌 반복에서 이용될 g+1개의 레벨로 양자화된 판독 값들을 생성하는 맵퍼;
    상기 제 g 글로벌 반복 동안, 상기 g+1개의 레벨로 양자화된 판독 값들을 이용하여 에러 정정 디코딩을 수행하는 노드 연산부;
    상기 제 g 글로벌 반복에 대응하는 신드롬 정보를 관리하는 신드롬 정보 관리부; 및
    상기 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우, 상기 제 g 글로벌 반복에 대응하는 신드롬 정보가 설정된 글로벌 반복 스킵 정책에 규정된 조건을 만족하는지 판단하고, 상기 판단 결과에 따라 제 g+1 내지 제 G-1 글로벌 반복을 스킵할지 여부를 결정하는 글로벌 반복 제어부
    를 포함하는 에러 정정 회로.
  2. 제 1 항에 있어서, 상기 글로벌 반복 제어부는,
    상기 제 g 글로벌 반복에 대응하는 신드롬 정보가 상기 조건을 만족하는 경우, 상기 제 g+1 내지 G-1 글로벌 반복을 스킵할 것으로 결정하는
    에러 정정 회로.
  3. 제 2 항에 있어서, 상기 글로벌 반복 제어부는,
    상기 제 g+1 내지 G-1 글로벌 반복을 스킵할 것으로 결정한 경우, G개의 판독 전압들 각각에 대응하는 판독 값들이 모두 수신되었을 때 G+1개의 레벨로 양자화된 판독 값들을 생성하도록 상기 맵퍼를 제어하는
    에러 정정 회로.
  4. 제 1 항에 있어서, 상기 노드 연산부는,
    상기 제 g 글로벌 반복 동안 최대 로컬 반복 횟수 I(I는 자연수) 내에서 복수의 로컬 반복을 수행하는
    에러 정정 회로.
  5. 제 4 항에 있어서,
    상기 신드롬 정보 관리부는, 상기 제 g 글로벌 반복에 속하는 제 I 로컬 반복에서 생성된 신드롬 벡터와 관련된 정보를 상기 제 g 글로벌 반복에 대응하는 신드롬 정보로서 저장하고,
    상기 글로벌 반복 제어부는, 상기 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우 상기 신드롬 정보 관리부로부터 상기 제 g 글로벌 반복에 대응하는 신드롬 정보를 수신하는
    에러 정정 회로.
  6. 제 1 항에 있어서,
    상기 글로벌 반복 스킵 정책은, UCN(Unsatisfied Check Node)의 개수 및 상기 UCN의 개수의 변화 중 적어도 하나와 관련된 조건을 규정하고, 상기 글로벌 반복 제어부는, 상기 글로벌 반복 스킵 정책을 저장하는 글로벌 반복 스킵 정책 관리부로부터 상기 글로벌 반복 스킵 정책을 수신하는
    에러 정정 회로.
  7. 제 1 항에 있어서, 상기 글로벌 반복 스킵 정책은,
    현재 글로벌 반복에 대응하는 UCN의 개수가 임계 값을 초과하는지 여부와,
    현재 글로벌 반복에 대응하는 UCN의 개수가 직전 글로벌 반복에 대응하는 UCN의 개수와 동일한지 여부와,
    현재 글로벌 반복에 대응하는 UCN의 개수가 직전 글로벌 반복에 대응하는 UCN의 개수를 초과하는지 여부 중 적어도 하나와 관련된 조건을 규정하는
    에러 정정 회로.
  8. 제 7 항에 있어서, 상기 글로벌 반복 스킵 정책 관리부는,
    상기 에러 정정 디코딩에 이용되는 패리티 체크 행렬의 패리티 수에 따라 상기 임계 값을 변경하는
    에러 정정 회로.
  9. 제 1 항에 있어서,
    상기 맵퍼는, 상기 g+1개의 레벨로 양자화된 판독 값들 각각을 LLR(Log Likelihood Ratio) 값으로 변환하고,
    상기 노드 연산부는,
    상기 맵퍼로부터 수신되는 LLR 값들을 이용하여 변수 노드들을 초기화하고 체크 노드들로부터 수신되는 내부 메시지를 기반으로 변수 노드들을 업데이트하는 변수 노드 업데이트 모듈; 및
    상기 변수 노드들로부터 수신되는 내부 메시지를 기반으로 체크 노드들을 업데이트하는 체크 노드 업데이트 모듈을 포함하는
    에러 정정 회로.
  10. 제 1 항에 있어서, 상기 에러 정정 디코딩은,
    LDPC(Low Density Parity Check) 코드를 기반으로 하여 수행되는
    에러 정정 회로.
  11. 에러 정정 회로가 최대 글로벌 반복 횟수 G(G는 자연수) 내에서 에러 정정 디코딩을 수행하는 방법으로서,
    g(g는 G이하의 자연수)개의 판독 전압들 각각에 대응하는 판독 값들을 이용하여, 제 g 글로벌 반복에서 이용될 g+1개의 레벨로 양자화된 판독 값들을 생성하는 단계;
    상기 제 g 글로벌 반복 동안, 상기 g+1개의 레벨로 양자화된 판독 값들을 이용하여 에러 정정 디코딩을 수행하는 단계;
    상기 제 g 글로벌 반복에 대응하는 신드롬 정보를 관리하는 단계;
    상기 제 g 글로벌 반복에서 에러 정정 디코딩이 페일되는 경우, 상기 제 g 글로벌 반복에 대응하는 신드롬 정보가 설정된 글로벌 반복 스킵 정책에 규정된 조건을 만족하는지 판단하는 단계; 및
    상기 신드롬 정보가 상기 조건을 만족하는지 여부에 따라 제 g+1 내지 제 G-1 글로벌 반복을 스킵할지 여부를 결정하는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  12. 제 11 항에 있어서,
    상기 제 g 글로벌 반복에 대응하는 신드롬 정보가 상기 조건을 만족하는 경우, 상기 제 g+1 내지 G-1 글로벌 반복을 스킵하고, 제 G 글로벌 반복을 수행하는 단계
    를 더 포함하는 에러 정정 회로의 동작 방법.
  13. 제 12 항에 있어서,
    상기 제 g+1 내지 G-1 글로벌 반복을 스킵할 것으로 결정한 경우, G개의 판독 전압들 각각에 대응하는 판독 값들이 모두 수신되었을 때 G+1개의 레벨로 양자화된 판독 값들을 생성하는 단계
    를 더 포함하는 에러 정정 회로의 동작 방법.
  14. 제 11 항에 있어서, 상기 제 g 글로벌 반복은,
    최대 로컬 반복 횟수 I(I는 자연수) 내에서 반복 복호 기법을 이용하여 에러 정정 디코딩을 수행하는 복수의 로컬 반복을 포함하는
    에러 정정 회로의 동작 방법.
  15. 제 14 항에 있어서, 상기 신드롬 정보는,
    제 I 로컬 반복에서 생성된 신드롬 벡터와 관련된 정보인
    에러 정정 회로의 동작 방법.
  16. 제 11 항에 있어서, 상기 글로벌 반복 스킵 정책은,
    UCN(Unsatisfied Check Node)의 개수 및 상기 UCN의 개수의 변화 중 적어도 하나와 관련된 조건을 규정하는
    에러 정정 회로의 동작 방법.
  17. 제 11 항에 있어서, 상기 글로벌 반복 스킵 정책은,
    현재 글로벌 반복에 대응하는 UCN의 개수가 임계 값을 초과하는지 여부와,
    현재 글로벌 반복에 대응하는 UCN의 개수가 직전 글로벌 반복에 대응하는 UCN의 개수와 동일한지 여부와,
    현재 글로벌 반복에 대응하는 UCN의 개수가 직전 글로벌 반복에 대응하는 UCN의 개수를 초과하는지 여부 중 적어도 하나와 관련된 조건을 규정하는
    에러 정정 회로의 동작 방법.
  18. 제 17 항에 있어서,
    상기 에러 정정 디코딩이 (n, k) 코드를 기반으로 수행되는 경우, 상기 임계 값은 n-k 값에 따라 결정되는
    에러 정정 회로의 동작 방법.
  19. 제 11 항에 있어서, 상기 제 g 글로벌 반복은,
    상기 g+1개의 레벨로 양자화된 판독 값들 각각을 LLR(Log Likelihood Ratio) 값으로 변환하는 단계; 및
    상기 변환된 LLR 값들을 기반으로 에러 정정 디코딩을 수행하는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
  20. 제 11 항에 있어서, 상기 에러 정정 디코딩을 수행하는 단계는,
    LDPC(Low Density Parity Check) 코드를 기반으로 하여 상기 에러 정정 디코딩을 수행하는 단계
    를 포함하는 에러 정정 회로의 동작 방법.
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