KR20190122150A - 전자 장치 - Google Patents

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KR20190122150A
KR20190122150A KR1020190040773A KR20190040773A KR20190122150A KR 20190122150 A KR20190122150 A KR 20190122150A KR 1020190040773 A KR1020190040773 A KR 1020190040773A KR 20190040773 A KR20190040773 A KR 20190040773A KR 20190122150 A KR20190122150 A KR 20190122150A
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KR
South Korea
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light emitting
electronic device
conductive
insulating layer
substrate
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KR1020190040773A
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Inventor
춘-친 판
밍-창 린
윤-셩 천
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이노럭스 코포레이션
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Abstract

전자 장치가 제공된다. 전자 장치는 기판과, 기판 상에 배치된 복수의 박막 트랜지스터와, 복수의 발광 유닛을 포함한다. 발광 유닛 중 하나는 봉지 접착제 및 적어도 하나의 발광 칩을 포함한다. 봉지 접착제는 발광 칩 상에 배치되고, 발광 유닛은 적어도 하나의 박막 트랜지스터에 전기적으로 연결된다.

Description

전자 장치{ELECTRONIC DEVICE}
관련 출원에 대한 상호 참조
본 출원은 그 전체가 참고로 여기에 포함된, 2018년 4월 19일자 출원된 미국 가특허 출원 제62/659,794호 및 2018년 10월 10일자 출원된 중국 특허 출원 제201811178409.7호의 우선권을 주장한다.
기술 분야
본 개시 내용은 전자 장치, 특히, 디스플레이 장치에 관한 것이다.
디지털 기술이 발달함에 따라, 전자 장치는 우리 사회에서 더욱 널리 사용되고 있다. 예를 들어, 전자 장치는 텔레비전, 노트북, 컴퓨터 및 이동 전화(예를 들어, 스마트 폰)와 같은 최신 정보 및 통신 장치에 적용되어 왔다. 또한, 전자 장치의 각 세대는 이전 세대보다 더 얇고 가볍고 작고 세련된 제품으로 개발되어 왔다.
이용 가능한 다양한 전자 장치 중에서, 발광 다이오드(LED) 디스플레이 장치는 고효율 및 긴 수명과 같은 장점을 가지기 때문에 점점 더 보편화 되고 있다.
그러나, 기존의 전자 장치는 모든 면에서 만족스러운 것은 아니다.
본 개시 내용의 일부 실시예는 전자 장치를 제공한다. 전자 장치는 기판과, 기판 상에 배치된 복수의 박막 트랜지스터와, 복수의 발광 유닛을 포함한다. 발광 유닛 중 하나는 봉지 접착제 및 적어도 하나의 발광 칩을 가진다. 봉지 접착제는 발광 칩 상에 배치된다. 발광 유닛은 박막 트랜지스터 중 적어도 하나에 전기적으로 연결된다.
첨부된 도면을 참조하여 다음의 실시예에 상세한 설명이 제공된다.
본 개시 내용은 첨부 도면과 함께 파악시 다음의 상세한 설명으로부터 더 완전하게 이해될 수 있다. 업계의 관행에서 다양한 특징부는 실제 비율로 작성되지 않는다는 점은 주목할 가치가 있다. 실제, 다양한 특징부의 치수는 쉽고 명확한 설명을 위해 임의로 증감될 수 있다.
도 1은 본 개시 내용의 일부 실시예에 따른 전자 장치(1)의 부분 단면도이다.
도 2는 본 개시 내용의 일부 실시예에 따른 전자 장치(10)의 부분 단면도이다.
도 3은 본 개시 내용의 일부 실시예에 따른 도전층(134)의 도전선(134a)의 부분 평면도이다.
도 4는 본 개시 내용의 일부 실시예에 따른 전자 장치(20)의 부분 단면도이다.
도 5는 본 개시 내용의 일부 실시예에 따른 발광 유닛(150)의 부분 단면도이다.
도 6은 본 개시 내용의 일부 실시예에 따른 발광 유닛(150)의 부분 평면도이다.
도 7은 본 개시 내용의 일부 실시예에 따른 발광 유닛(150)의 부분 단면도이다.
도 8은 본 개시 내용의 일부 실시예에 따른 발광 유닛(150)의 부분 단면도이다.
도 9는 본 개시 내용의 일부 실시예에 따른 발광 유닛(150)의 부분 단면도이다.
도 10은 본 개시 내용의 일부 실시예에 따른 발광 유닛(150)의 부분 평면도이다.
다음의 개시 내용은 제공된 주제의 상이한 특징을 구현하기 위해 여러 가지 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이들은 단지 예일 뿐이고, 한정하는 것으로 의도된 것이 아니다. 예를 들어, 이하의 설명에서 제2 특징부 상에 제1 특징부의 형성은 제1 특징부 및 제2 특징부가 직접 접촉되게 형성되는 실시예를 포함할 수 있으며, 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 포함할 수 있다.
추가로, 본 개시 내용은 다양한 실시예에서 동일한 참조 번호 및/또는 문자를 반복적으로 사용할 수 있다. 이 반복은 단순 및 명료를 위한 것으로, 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
이하, 본 개시 내용의 실시예를 설명한다. 이들 실시예에 설명된 단계의 ㅇ이, 도중 및/또는 이후에 추가의 동작이 제공될 수 있다. 설명된 단계 중 일부는 다른 실시예에서 대체되거나 생략될 수 있다. 또한, 본 개시 내용의 일부 실시예는 특정 순서로 여러 단계로 다음 단락에서 논의될지라도, 이들 단계는 다른 합리적인 순서로 수행될 수 있다.
본 개시 내용의 일부 실시예는 일부 전자 장치(예를 들어, 디스플레이 장치)를 제공한다. 본 개시 내용의 전자 장치는 절곡 가능한(또는 플렉시블) 부분을 가질 수 있고, 양호한 연성을 갖는 절연층이 절곡 가능한 부분에 포함될 수 있다. 따라서, 이러한 전자 장치를 절곡시 균열과 같은 문제가 발생하기 어렵다. 또한, 일부 실시예에서, 실질적으로 평탄한 절연층이 전자 장치의 발광 유닛과 기판 사이에 배치되어, 발광 유닛을 연결하도록 구성된 도전 패드가 실질적으로 동일한 레벨에 위치될 수 있다. 따라서, 발광 유닛과 도전 패드 사이의 접합 불량의 문제를 완화할 수 있어서 전자 장치의 수율을 향상시킬 수 있다.
도 1은 본 개시 내용의 실시예의 전자 장치(예를 들어, 디스플레이 장치)(1)의 부분 단면도를 예시한다. 전자 장치(1)는 도 1에 도시된 바와 같이 기판(4)을 포함할 수 있다. 예를 들어, 기판(4)은 낮은 연성의 재료(예, 유리) 또는 높은 연성의 재료(예, 폴리이미드(PI) 또는 폴리에틸렌 테레프탈레이트(PET)) 또는 다른 적용 가능한 재료를 포함할 수 있다. 그러나, 본 개시 내용은 이에 한정되지 않는다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 기판(4) 상에 배치된 게이트 층(14)을 포함할 수 있다. 일부 실시예에서, 게이트 층(14)은 주사선을 포함할 수 있다. 일부 실시예에서, 게이트 층(14)은 금속, 다른 적용 가능한 도전 재료, 또는 이들의 조합을 포함할 수 있다. 게이트 층(14)은 화학적 기상 증착 공정, 물리적 기상 증착 공정, 다른 적용 가능한 공정 또는 이들의 조합을 사용하여 형성될 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 게이트 층(14) 상에 배치된 게이트 절연층(16)을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(16)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적용 가능한 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(16)은 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예에서, 게이트 절연층(16)은 화학적 기상 증착 공정, 스핀-온 코팅 공정, 원자층 증착 공정, 다른 적용 가능한 공정, 또는 이들의 조합을 사용하여 형성될 수 있다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 게이트 절연층(16) 위에 배치된 활성층(11)을 포함할 수 있다. 일부 실시예에서, 활성층(11)은 폴리 실리콘을 포함할 수 있으며, 폴리 실리콘은 저온 폴리 실리콘 공정을 이용하는 것에 의해 형성될 수 있지만, 본 발명은 이에 한정되지 않는다. 일부 다른 실시예에서, 활성층(11)은 비정질 실리콘, 인듐 갈륨 아연 산화물(IGZO), 다른 적용 가능한 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 활성층(11)은 소스/드레인 영역(11a) 및 채널 영역(11b)을 포함할 수 있다. 일부 실시 예에서, 전자 장치(1)는 게이트 절연층(16) 상에 배치된 절연층(17)을 포함할 수 있다.
일부 실시예에서, 도 1에 예시된 바와 같이, 전자 장치(1)는 도전 요소(18)를 포함할 수 있다. 일부 실시예에서, 도전 요소(18)는 소스/드레인 영역(11a)에 전기적으로 연결된다. 예를 들어, 도전 요소(18)는 금속, 투명 도전 재료, 다른 적용 가능한 도전 재료, 또는 이들의 조합을 포함할 수 있다. 게이트 층(14), 게이트 절연층(16), 활성층(11) 및 도전 요소(18)는 함께 박막 트랜지스터를 형성할 수 있다. 도 1은 전자 장치(1)의 단지 하나의 박막 트랜지스터를 도시한다. 그러나, 실제, 전자 장치(1)는 복수의 박막 트랜지스터를 포함할 수 있다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 패시베이션 층(12)을 포함할 수 있다. 예를 들어, 패시베이션 층(12)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 다른 적용 가능한 재료, 또는 이들의 조합을 포함할 수 있으며, 패시베이션 층(12)은 화학적 기상 증착 공정, 열 산화 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성될 수 있으나, 본 개시 내용은 이에 한정되는 것은 아니다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 패시베이션 층(12) 위에 배치된 절연층(36)을 포함할 수 있다. 일부 실시예에서, 절연층(36)은 유기 포토레지스트 재료를 포함하므로 양호한 연성을 갖는다. 일부 실시예에서, 양호한 유동성을 갖는 유기 포토레지스트 재료는 스핀-온 코팅 공정 또는 슬릿 코팅 공정에 의해 기판(4) 상에 코팅된 다음, 적용 가능한 패터닝 공정(예를 들어, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 수행하여 절연층(36)을 형성한다. 일부 실시예에서, 절연층(36)은 실리콘 산화물 층, 실리콘 질화물 층, 또는 화학적 기상 증착 공정 또는 다른 적용 가능한 공정에 의해 형성된 다른 적용 가능한 절연층일 수 있다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 절연층(36) 상에 배치된 절연층(38)을 포함할 수 있다. 일부 실시예에서, 절연층(38)의 재료 및 형성 방법은 절연층(36)의 재료 및 형성 방법과 동일하거나 유사할 수 있다. 단순 및 명료의 관심으로, 그 세부 사항은 다시 논의되지 않는다.
일부 실시예에서, 도 1에 예시된 바와 같이, 전자 장치(1)는 절연층(36)과 절연층(38) 사이에 배치된 도전층(37)을 포함할 수 있다. 일부 실시예에서, 도전층(37)은 공통 전극을 포함할 수 있다. 예를 들어, 도전층(37)은 금속 산화물, 금속 또는 다른 적용 가능한 도전 재료를 포함할 수 있다.
일부 실시예에서, 전자 장치(1)는 절연층(38) 상에 배치된 도전층(42)을 포함할 수 있다. 일부 실시예에서, 도전층(42)은 도전 라인, 다른 적용 가능한 도전 요소, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전층(42)은 금속 또는 다른 적용 가능한 도전 재료를 포함할 수 있다. 예를 들어, 도전층(42)을 형성하는 공정은 물리적 기상 증착 공정, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 절연층(38) 상에 배치된 절연층(44)을 포함할 수 있다. 일부 실시예에서, 절연층(44)은 실질적으로 평탄한 상부 표면을 가질 수 있다. 일부 실시예에서, 절연층(44)의 상부 표면은 기판(4)의 상부 표면에 실질적으로 평행할 수 있다. 그러나, 본 개시 내용은 이에 한정되지 않는다. 일부 실시예에서, 절연층(44)의 상부 표면은 실질적으로 평면이어서, 발광 유닛을 연결하도록 구성된 도전 패드(예를 들어, 다음 단락에서 논의 될 도전 패드(46a 및 46b))는 실질적으로 동일한 높이에 위치되어 발광 유닛과 도전 패드 사이의 접합 불량의 문제를 완화하고 전자 장치의 수율을 향상시킬 수 있다.
일부 실시예에서, 절연층(44)은 실리콘 질화물, 실리콘 산화물, 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 절연층(44)은 중합체 재료를 포함할 수 있다. 일부 실시예에서, 절연층(44)은 유기 포토레지스트 재료를 포함할 수 있다. 일부 실시예에서, 절연층(44)은 화학적 기상 증착 공정, 열 산화 공정, 다른 적용 가능한 공정 또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예에서, 절연층(44)을 형성하는 공정은 스핀-온 코팅 공정, 경화 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 도전 패드(46a) 및 도전 패드(46b)를 포함할 수 있다. 일부 실시예에서, 절연층(44)의 적어도 일부는 도전 패드(예를 들어, 도전 패드(46a) 및 도전 패드(46b)) 사이에 위치된다. 일부 실시예에서, 도전 패드(46a)의 상부 표면 및 도전 패드(46b)의 상부 표면은 실질적으로 동일한 높이에 있다. 일부 실시예에서, 도전 패드(46a)의 상부 표면 및 도전 패드(46b)의 상부 표면은 동일 평면 상에 있다.
일부 실시예에서, 도전 패드(46a) 및 도전 패드(46b)는 절연층(44)의 상부 표면으로부터 절연층(44) 내로 연장될 수 있다. 일부 실시예에서, 도전 패드(46a) 및 도전 패드(46b)는 금속, 다른 도전 재료 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 패터닝 공정(예를 들어, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 수행하여 절연층(44)에 적절한 개구를 형성한 다음, 물리적 기상 증착 공정, 전기 도금 공정, 무전해 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 적용하여 개구 내부와 절연층(44)의 상부 표면 상에 도전 재료를 증착하여 도전 패드(46a) 및 도전 패드(46b)를 형성할 수 있다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(1)는 도전 패드(46a) 및 도전 패드(46b)에 연결된 발광 유닛(150)을 포함할 수 있다. 일부 실시예에서, 전자 장치(1)는 복수의 발광 유닛을 구비하지만, 도 1은 단순 및 명료를 위해 하나의 발광 유닛만을 예시한다. 일부 실시예에서, 발광 유닛(150)는 발광 다이오드, 유기 발광 다이오드, 마이크로 발광 다이오드(Micro-LED), 양자점 발광 다이오드(QLED 또는 QD-LED), 미니 발광 다이오드(Mini-LED), 다른 적용 가능한 발광 유닛, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 발광 유닛(150)은 도전 매체(52)를 통해 도전 패드(46a) 및 도전 패드(46b)에 전기적으로 연결될 수 있다. 예를 들어, 도전 매체(52)는 주석, 주석 합금, 전도성 접착제(또는 전도성 페이스트), 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 발광 유닛(150)를 도전 패드(46a) 및 도전 패드(46b)에 접합하는 공정은 솔더링 공정(예를 들어, 표면 실장 기술(SMT))을 포함할 수 있지만, 본 개시 내용은 이에 한정되는 것은 아니다. 일부 실시예에서, 도전 매체(52)는 평면도에서 도전 패드(46a) 또는 도전 패드(46b)와 중첩되지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 발광 유닛(150)은 도전 매체(52), 도전 패드(46a 또는 46b) 및 도전층(42)을 통해 도전 요소(18)에 전기적으로 연결될 수 있다. 상기 박막 트랜지스터는 발광 유닛(150)의 발광 성능을 제어할 수 있다. 일부 실시예에서, 발광 유닛(150)은 복수의 박막 트랜지스터에 전기적으로 연결된다.
도 2는 본 개시 내용의 실시예의 전자 장치(예, 디스플레이 장치)(10)의 부분 단면도를 예시한다. 일부 실시예에서, 전자 장치(10)는 도 2에 예시된 바와 같이 복합 기판(100)을 포함할 수 있다. 일부 실시예에서, 복합 기판(100)은 투명 기판을 포함할 수 있지만, 본 개시 내용은 이에 한정되지 않는다. 일부 실시예에서, 복합 기판(100)은 서브층(102), 기판(104) 및 기판(104) 상에 배치된 박막 트랜지스터를 포함할 수 있다. 예를 들어, 박막 트랜지스터는 활성층(110), 게이트 절연층(112) 및 게이트 층(114)을 포함할 수 있으며, 이들은 이하에서 논의된다. 일부 실시예에서, 복합 기판(100)은 기판(104)과 기판(104) 상에 배치된 박막 트랜지스터를 포함할 수 있지만, 서브층(102)을 포함하지 않을 수 있다.
도 2에 예시된 바와 같이, 기판(104)은 비 절곡부(104a) 및 절곡 가능한(또는 플렉시블) 부분(104b)을 포함할 수 있다. 일부 실시예에서, 절곡 가능 부분(104b)은 비 절곡부(104a)에 인접한다. 구체적으로, 이들 실시예에서, 전자 장치(10)의 기판(104)의 절곡 가능부(104b) 및 절곡 가능부(104b) 상에 형성된 층 및 요소는 절곡될 수 있다.
일부 실시예에서, 박막 트랜지스터는 기판(104)의 비 절곡부(104a) 상에 및/또는 내에 배치될 수 있고, 도전선은 기판(104)의 절곡 가능부(104b) 상에 및/또는 내에 배치될 수 있다. 그러나, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 기판(104)은 플렉시블 층이다. 일부 실시예에서, 기판(104)의 연성은 서브층(102)의 연성보다 크다. 일부 실시예에서, 서브층(102)의 강도(예를 들어, 인장 강도)는 기판(104)의 강도보다 크다.
일부 실시예에서, 서브층(102) 및 기판(104)은 상이한 재료를 포함한다. 예를 들어, 서브층(102)은 유리를 포함하고, 기판(104)은 폴리이미드 또는 폴리에틸렌 테레프탈레이트를 포함할 수 있으나, 본 개시 내용은 이에 한정되지 않는다. 일부 다른 실시예에서, 서브층(102) 및 기판(104)은 임의의 다른 적용 가능한 재료를 포함할 수 있다.
일부 실시예에서, 기판(104)은 스핀-온 코팅 공정, 압연 공정, 진공 라미네이팅 공정, 화학적 기상 증착 공정, 다른 적용 가능한 공정, 또는 이들의 조합을 사용하여 서브층(102) 상에 형성될 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 도 2에 예시된 바와 같이, 하나 이상의 개구(또는 리세스)(102a)가 기판(104)의 절곡 가능부(104b) 아래에 형성될 수 있다. 따라서, 복합 기판(100)이 절곡시 서브층(102)의 낮은 연성에 기인한 균열의 문제가 완화될 수 있다.
일부 실시예에서, 도 2에 예시된 바와 같이, 상기 개구(또는 리세스)(102a)는 복합 기판(100)의 기판(104)을 노출시킬 수 있으나, 본 개시 내용은 이에 한정되는 것은 아니다. 일부 다른 실시예에서, 개구(또는 리세스)(102a)는 복합 기판(100)의 기판(104)을 노출시키지 않을 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 기판(104) 상에 배치된 절연층(106)을 포함할 수 있다. 일부 실시예에서, 절연층(106)은 수분 및 산소를 차단하여 절연층(106) 상에 배치된 층의 산화를 감소시킬 수 있다. 예를 들어, 절연층(106)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있으며, 절연층(106)은 화학적 기상 증착 공정, 열 산화 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함하지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 절연층(106)을 형성한 후에, 절연층(106)에 개구(O1)의 일부를 형성하도록 절연층(106)에 패터닝 공정이 수행될 수 있다. 일부 실시예에서, 개구(O1)는 기판(104)의 절곡 가능부(104b) 상에 및/또는 내에 위치될 수 있다. 일부 실시예에서, 개구(O1)는 기판(104)의 상부 표면을 노출시킬 수 있다. 일부 실시예에서, 평면도에서, 개구(O1)는 실질적으로 타원형, 정사각형, 직사각형, 원형, 장타원형, 삼각형, 다각형, 불규칙한 형태, 다른 적용 가능한 형태 또는 이들의 조합일 수 있다.
일부 실시예에서, 패터닝 공정은 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 리소그래피 공정은 포토레지스트 코팅(예, 스핀-온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 사후 노광, 포토레지스트 현상, 라이징(rising), 건조(예, 하드 베이킹), 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다. 예를 들어, 에칭 공정은 건식 에칭 공정(예, 플라즈마 에칭 공정), 습식 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
여전히 도 1을 참조하면, 일부 실시예에서, 전자 장치(10)는 절연층(106) 상에 배치된 절연층(108)을 포함할 수 있다. 절연층(108)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있고, 절연층(108)은 화학적 기상 증착 공정, 열 산화 공정, 다른 적용 가능한 공정 또는 이들의 조합을 사용하여 형성될 수 있지만, 본 개시 내용은 이에 한정되지 않는다. 일부 실시예에서, 절연층(106)과 절연층(108)은 동일한 재료를 포함할 수 있지만, 본 개시 내용은 이에 한정되지 않는다. 일부 다른 실시예에서, 절연층(106) 및 절연층(108)은 상이한 재료를 포함할 수 있다(예, 절연층(106)은 실리콘 산화물을 포함하고 절연층(108)은 실리콘 질화물을 포함한다).
일부 실시예에서, 절연층(108)을 형성한 후에, 절연층(108)에 개구(O1)의 일부를 형성하도록 절연층(108)에 패터닝 공정이 수행될 수 있다. 일부 실시예에서, 절연층(108)의 개구(O1)의 일부는 절연층(106)의 개구(O1)의 일부와 연통한다. 일부 실시예에서, 패터닝 공정은 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 절연층(108) 위에 배치된 활성층(110)을 포함할 수 있다. 일부 실시예에서, 활성층(110)은 폴리 실리콘을 포함할 수 있으며, 폴리 실리콘은 저온 폴리 실리콘(LTPS) 공정을 사용하여 형성될 수 있지만, 본 개시 내용은 이에 한정되지 않는다. 일부 실시예에서, 활성층(110)은 비정질 실리콘(a-Si), 인듐 갈륨 아연 산화물(IGZO), 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 활성층(110)은 박막 트랜지스터의 소스/드레인 영역(110a) 및 채널 영역(110b)을 포함할 수 있다. 일부 실시예에서, 소스/드레인 영역(110a)은 n-형 박막 트랜지스터의 소스/드레인 영역이고, 따라서 소스/드레인 영역(110a)은 인, 비소, 안티몬, 다른 적용 가능한 n-형 도펀트 또는 이들의 조합으로 도핑될 수 있다. 일부 다른 실시예에서, 소스/드레인 영역(110a)은 p-형 박막 트랜지스터의 소스/드레인 영역이므로, 소스/드레인 영역(110a)은 붕소, 인듐, 다른 적용 가능한 p-형 도펀트 또는 이들의 조합으로 도핑될 수 있다. 일부 실시예에서, 이온 주입 공정을 사용하여 활성층(110)에 적절한 도펀트를 주입하여 박막 트랜지스터의 소스/드레인 영역(110a)을 형성할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 활성층(110) 상에 배치된 게이트 절연층(112)을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 게이트 절연층(112)은 하이-k 유전체 재료(예, LaO, AlO, ZrO, TiO, Ta2O3, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfO2, HfO3, HfZrO, HfLaO, HfSiO, HfSiON, LaSiO, AlSiO, HfTaO, HfTiO, HfTaTiO, HfAlON, (Ba,Sr) TiO3(BST), Al2O3, 다른 적용 가능한 재료 또는 이들의 조합)를 포함할 수 있다. 상기 게이트 절연층(112)은 화학적 기상 증착 공정, 스핀-온 코팅 공정, 원자층 증착 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성될 수 있다. 예를 들어, 화학적 기상 증착 공정은 저압 화학적 기상 증착(LPCVD) 공정, 저온 화학적 기상 증착(LTCVD) 공정, 급속 열 화학적 기상 증착(RTCVD) 공정, 플라즈마 증강 화학적 기상 증착(PECVD) 공정, 다른 적용 가능한 화학적 기상 증착 공정 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 게이트 절연층(112)을 형성한 후에, 게이트 절연층(112)에 개구(O1)의 일부를 형성하도록 게이트 절연층(112)에 패터닝 공정이 수행될 수 있다. 일부 실시예에서, 게이트 절연층(112) 내의 개구(O1)의 일부는 절연층(108) 내의 개구(O1)의 일부와 연통한다. 일부 실시예에서, 패터닝 공정은 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정, 또는 이들의 조합을 포함할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 게이트 절연층(112) 상에 배치된 게이트 층(114)을 포함할 수 있다. 일부 실시예에서, 활성층(110), 게이트 절연층(112) 및 게이트 층(114)은 함께 박막 트랜지스터를 형성할 수 있다. 일부 실시예에서, 전자 장치(10)의 발광 유닛(예를 들어, 다음 단락에서 논의될 발광 유닛(150))으로 전송되는 전류 신호는 전술한 박막 트랜지스터를 통해 제어될 수 있으므로 전자 장치(10)의 발광 유닛의 발광 성능을 제어할 수 있다. 일부 실시예에서, 게이트 층(114)은 전자 장치(10)의 주사선을 포함하거나 그것에 전기적으로 접속될 수 있다.
일부 실시예에서, 게이트 층(114)은 금속, 금속 질화물, 금속 산화물, 다른 적용 가능한 도전 재료 또는 이들의 조합을 포함할 수 있다. 예를 들어, 금속은 구리, 몰리브덴, 텅스텐, 티타늄, 탄탈, 백금, 하프늄, 다른 적용 가능한 금속 또는 이들의 조합을 포함할 수 있다. 예를 들어, 금속 질화물은 몰리브덴 질화물, 텅스텐 질화물, 티타늄 질화물, 탄탈 질화물, 다른 적용 가능한 금속 질화물 또는 이들의 조합을 포함할 수 있다. 예를 들어, 금속 산화물은 루테늄 산화물, 인듐 주석 산화물, 다른 적용 가능한 금속 산화물 또는 이들의 조합을 포함할 수 있다. 게이트 층(114)은 화학적 기상 증착 공정, 물리적 기상 증착 공정(예, 스퍼터링 공정 또는 증발 공정), 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성될 수 있으나, 이에 한정되는 것은 아니다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 게이트 층(114) 상에 배치된 절연층(116)을 포함할 수 있다. 일부 실시예에서, 절연층(116)은 금속-절연체-금속(MIM) 커패시터 구조의 절연층으로서 기능할 수 있다.
예를 들어, 절연층(116)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있으며, 화학적 기상 증착 공정, 열 산화 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성될 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 절연층(116)을 형성한 후에, 절연층(116)에 개구(O1)의 일부를 형성하도록 절연층(116)에 패터닝 공정이 수행될 수 있다. 일부 실시예에서, 게이트 절연층(116) 내의 개구(O1)의 일부는 절연층(112) 내의 개구(O1)의 일부와 연통한다. 일부 실시예에서, 패터닝 공정은 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정, 또는 이들의 조합을 포함할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 절연층(116) 상에 배치된 금속층(118)을 포함할 수 있다. 일부 실시예에서, 게이트 층(114), 절연층(116) 및 금속층(118)은 함께 금속-절연체-금속 커패시터 구조를 형성할 수 있다. 금속층(118)의 재료 및 형성 방법은 게이트 층(114)의 재료 및 형성 방법과 동일하거나 유사할 수 있다. 간단 및 명료의 관심에서, 그 상세한 설명은 다시 논의되지 않는다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 절연층(116)과 금속층(118) 상에 배치된 유전체 층(120)을 포함할 수 있다. 일부 실시예에서, 유전체 층(120)은 실리콘 산화물, 실리콘 질화물, 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있으며, 화학적 기상 증착 공정, 열 산화 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성될 수 있으나, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 유전체 층(120)을 형성한 후에, 유전체 층(120)에 개구(O1)의 일부를 형성하도록 유전체 층(120)에 패터닝 공정이 수행될 수 있다. 일부 실시예에서, 유전체 층(120) 내의 개구(O1)의 일부는 절연층(116) 내의 개구(O1)의 일부와 연통한다. 일부 실시예에서, 패터닝 공정은 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 유전체 층(120) 상에 배치된 도전층(124)을 포함할 수 있다. 일부 실시예에서, 도전층(124)은 전자 장치(10)의 데이터 라인을 포함할 수도 있고, 전자 장치(10)의 데이터 라인에 연결될 수도 있다.
일부 실시예에서, 도전층(124)은 유전체 층(120), 절연층(116) 및/또는 게이트 절연층(112)을 관통하는 하나 이상의 도전 비아를 포함할 수 있으며, 도전층(124)은 도전 비아(들)를 통해 활성층(110)에 전기적으로 연결될 수 있다. 일부 실시예에서, 도전층(124)은 활성층(110)의 소스/드레인 영역(110a)과 직접 접촉할 수 있다. 일부 실시예에서, 금속층(118)은 도전층(124)을 통해 활성층(110)에 전기적으로 연결될 수 있다. 일부 실시예에서, 도전층(124)은 구리, 몰리브덴, 텅스텐, 티타늄, 알루미늄, 탄탈, 백금, 하프늄, 다른 적용 가능한 도전 재료 또는 이들의 합금을 포함할 수 있다.
일부 실시예에서, 패터닝 공정(예를 들어, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 이용하여 유전체 층(120), 절연층(116) 및/또는 게이트 절연층(112)에 하나 이상의 적절한 개구를 형성한 후, 물리적 기상 증착 공정(예, 스퍼터링 공정 또는 증발 공정), 전기 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 하나 이상의 개구에 도전 재료를 충전함으로써 하나 이상의 개구에 도전층(124)을 형성할 수 있다.
일부 실시예에서, 물리적 기상 증착 공정(예, 스퍼터링 공정 또는 증발 공정), 전기 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 유전체 층(120)과 개구 내의 도전층(124) 상에 도전 블랭킷 층을 형성한 후, 도전 블랭킷 층에 패터닝 공정(예, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 수행하여 패터닝된 도전층(124)을 형성할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 도전층(124) 및 유전체 층(120) 상에 배치된 패시베이션 층(126)을 포함할 수 있다. 예를 들어, 패시베이션 층(126)은 실리콘 질화물, 실리콘 산화물, 알루미늄 산화물, 다른 적용 가능한 재료, 또는 이들의 조합을 포함할 수 있으며, 패시베이션 층(126)은 화학적 기상 증착 공정, 열 산화 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 형성될 수 있으나, 본 개시 내용은 이에 한정되는 것은 아니다.
일부 실시예에서, 패시베이션 층(126)을 형성한 후에, 패시베이션 층(126)에 패터닝 공정을 수행하여 패시베이션 층(126)에 개구(O1)의 일부를 형성할 수 있다. 일부 실시예에서, 패시베이션 층(126) 내의 개구(O1)의 일부는 유전체 층(120) 내의 개구(O1)의 일부와 연통한다. 일부 실시예에서, 패터닝 공정은 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 패시베이션 층(126) 상에 배치되어 패시베이션 층(126)을 관통하는 하나 이상의 브릿징 요소(128)를 포함할 수 있다. 일부 실시예에서, 브릿징 요소(128) 및 도전층(124)은 상이한 재료를 포함할 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 브릿징 요소(128)는 인듐 주석 산화물(ITO), 주석 산화물(SnO), 인듐 아연 산화물(IZO), 인듐 갈륨 아연 산화물(IGZO), 인듐 주석 아연 산화물(ITZO), 안티몬 주석 산화물(ATO), 안티몬 아연 산화물(AZO), 다른 적용 가능한 투명 도전 재료 또는 이들의 조합을 포함할 수 있다. 일부 다른 실시예에서, 브릿징 요소(128)는 구리, 몰리브덴, 텅스텐, 티타늄, 알루미늄, 탄탈, 백금, 하프늄, 다른 적용 가능한 금속, 또는 이들의 조합을 포함할 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 패터닝 공정(예, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 이용하여 패시베이션 층(126)에 하나 이상의 적절한 개구를 형성한 후, 물리적 기상 증착 공정(예, 스퍼터링 공정 또는 증발 공정), 원자층 증착 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 하나 이상의 개구에 적절한 도전 재료를 충전함으로써 패시베이션 층(126) 상에 도전 블랭킷 층을 형성한 다음, 도전 블랭킷 층에 패터닝 공정(예, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 수행하여 브릿징 요소(128)를 형성할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 패시베이션 층(126) 및 절곡 가능부(104b) 상에 배치된 절연층(130)을 포함할 수 있다. 일부 실시예에서, 절연층(130)은 개구(O1)를 충전할 수 있다. 일부 실시예에서, 유기 포토레지스트 재료를 포함하는 절연층(130)의 연성은 절연층(106), 절연층(108), 게이트 절연층(112), 절연층(116), 유전체 층(120) 및/또는 패시베이션 층(126)의 연성보다 양호하다. 일부 실시예에서, 개구(O1)는 양호한 연성을 갖는 절연층(130)으로 충전되므로(즉, 절연층(106)의 일부, 절연층(108)의 일부, 게이트 절연층(112)의 일부, 절연층(116)의 일부, 유전체 층(120)의 일부 및/또는 패시베이션 층(126)의 일부가 절연층(130)의 일부로 대체됨), 전자 장치(10)를 절곡시 균열의 발생이 감소될 수 있다.
일부 실시예에서, 양호한 유동성을 갖는 유기 포토레지스트 재료가 스핀-온 코팅 공정 또는 슬릿 코팅 공정에 의해 기판(104)의 비 절곡부(104a) 및 절곡 가능부(104b) 상에 코팅된 후, 적용 가능한 패터닝 공정(예를 들어, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 수행하여 절연층(130)을 형성할 수 있다. 일부 실시예에서, 절연층(130)을 형성하기 위해 사용된 유기 포토레지스트 재료는 양호한 유동성을 가지므로, 상기 층의 구조의 표면의 높이 차이를 보상하여 구조의 표면을 평탄화할 수 있다. 따라서, 절연층(130)은 실질적으로 평탄한 상부 표면을 가질 수 있다. 일부 실시예에서, 절연층(130)의 상부 표면은 기판(104)의 상부 표면에 실질적으로 평행할 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
도 2에 예시된 바와 같이, 기판(104)의 비 절곡부(104a) 상의 절연층(130)(예, 활성층(110) 상의 절연층(130))은 두께(T1)를 가질 수 있고, 기판(104)의 절곡 가능부(104b) 상의 절연층(130)은 두께(T2)를 가질 수 있다. 일부 실시예에서, 두께(T1)는 두께(T2)보다 작지만, 본 개시 내용은 이에 한정되지 않는다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 절연층(130) 상에 배치된 도전층(134)을 포함할 수 있다. 일부 실시예에서, 도전층(134)은 도전선, 도전 패드, 다른 적용 가능한 도전 요소, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 전자 장치(10)는 절연층(130)에 배치된 하나 이상의 도전 비아를 포함할 수 있고, 도전층(134)은 도전 비아(들)를 통해 브릿징 요소(들)(128)에 전기적으로 연결될 수 있다. 일부 실시예에서, 도전층(134)은 브릿징 요소(들)(128)를 통해 도전층(124)에 전기적으로 연결된다.
일부 실시예에서, 도전층(134)은 몰리브덴, 텅스텐, 티타늄, 알루미늄, 탄탈, 백금, 하프늄, 구리, 다른 적용 가능한 도전 재료, 또는 이들의 조합을 포함 할 수 있다. 일부 실시예에서, 도전층(134)은 다수의 금속층(예, Ti/Al/Ti 적층 구조)을 포함하는 적층 구조를 포함할 수 있다.
일부 실시예에서, 하나 이상의 적절한 개구가 리소그래피 공정에 의해 절연 층(130)에 형성될 수 있으며, 이어서 물리적 기상 증착 공정(예, 스퍼터링 공정 또는 증발 공정), 전기 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 개구(들)에 도전 재료를 충전하여 개구(들) 내에 도전층(134)을 형성할 수 있다. 예를 들어, 리소그래피 공정은 현상제를 사용하는 현상 공정을 포함할 수 있다. 브릿징 요소(128)가 전술한 투명 도전 재료(예, ITO)를 포함하는 일부 실시예에서, 투명 도전 재료는 현상제에 의한 손상에 덜 민감하기 때문에, 브릿징 요소(128)는 하부의 층(예, 도전층(124))이 현상제에 의해 손상이 생기는 것을 감소시킬 수 있다.
일부 실시예에서, 물리적 기상 증착 공정(예, 스퍼터링 공정 또는 증발 공정), 전기 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 사용하여 절연 층(130)과 개구 내의 도전층(134) 상에 도전 블랭킷 층을 형성할 수 있으며, 이후 패터닝 공정(예, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 도전 블랭킷 층에 대해 수행하여 패터닝된 도전층(134)을 형성할 수 있다.
일부 실시예에서, 도 2 및 도 3에 예시된 바와 같이, 도전층(134)은 절곡 가능부(104b) 상의 하나 이상의 개구(O2)와 도전 라인(134a)을 포함한다. 예를 들어, 개구(들)(O2)는 도 3에 예시된 바와 같이 도전층(134)의 도전 라인(134a)에 형성될 수 있다. 일부 실시예에서, 도전 라인(134a)은 물결형 또는 파형의 엣지를 가진다. 일부 실시예에서, 평면도에서, 개구(O2) 중 적어도 하나는 개구(O1)와 완전히 또는 부분적으로 중첩될 수 있다. 일부 실시예에서, 도전 라인(134a)은 물결형 엣지 및/또는 개구(들)(O2)를 가지기 때문에, 전자 장치(10)를 절곡시 도전층(134)의 균열 발생이 감소될 수 있다.
예를 들어, 패터닝 공정(예, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)를 사용함으로써 도전층(134)에 개구(O2)가 형성될 수 있다. 일부 실시예에서, 평면도에서, 개구(들)(O2)는 실질적으로 타원형, 정사각형, 직사각형, 원형, 장타원형, 삼각형, 다각형, 불규칙한 형상, 다른 적용 가능한 형상 또는 이들의 조합일 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 도전층(134) 및 절연층(130) 상에 배치된 절연층(136)을 포함할 수 있다. 일부 실시예에서, 개구(들)(O2)에는 절연층(136)이 충전될 수 있다.
일부 실시예에서, 절연층(136)의 재료 및 형성 방법은 절연층(130)의 재료 및 형성 방법과 동일하거나 유사할 수 있다. 간단 및 명료의 관심에서, 그 상세한 설명은 다시 논의되지 않는다.
일부 실시예에서, 절연층(136)을 형성하는 데 사용되는 유기 포토레지스트 재료는 양호한 유동성을 갖기 때문에, 절연층(136)의 상부 표면은 실질적으로 평면일 수 있다. 일부 실시예에서, 절연층(136)의 상부 표면은 기판(104)의 상부 표면에 실질적으로 평행할 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
도 2에 예시된 바와 같이, 절연층(136)은 두께(T3)를 가질 수 있다. 예를 들어, 두께(T3)는 약 1㎛~약 5㎛ 일 수 있으나, 본 개시 내용은 이에 한정되는 것은 아니다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)은 절연층(138)을 포함할 수 있다. 일부 실시예에서, 절연층(138)은 절연층(136)의 상부 표면으로부터 절연층(136) 내로 연장될 수 있다. 일부 실시예에서, 절연층(138)은 실리콘 질화물, 다른 적용 가능한 절연 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 절연층(138) 및 절연층(136)은 상이한 재료를 포함할 수 있다.
예를 들어, 절연막(138)의 두께는 약 0.1㎛ 내지 약 1㎛의 범위일 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예에서, 하나 이상의 적절한 개구가 리소그래피 공정에 의해 절연층(136)에 형성될 수 있으며, 이후 절연층(138)은 화학적 기상 증착 공정, 다른 적용 가능한 공정 또는 이들의 조합을 사용함으로써 개구(들) 내에 및 절연층(136)의 상부 표면 상에 절연 재료를 증착함으로써 형성될 수 있다.
일부 실시예에서, 절연층(138)을 형성한 후에, 절연층(138)에 개구(O3)의 일부를 형성하도록 절연층(138)에 패터닝 공정이 수행될 수 있다. 일부 실시예에서, 개구(O3)는 절곡 가능부(104b) 상에 위치될 수 있다. 일부 실시예에서, 평면도에서, 개구(O3)는 개구(O1)에 완전히 또는 부분적으로 중첩될 수 있다. 일부 실시예에서, 평면도에서, 개구(O3)는 개구(O2) 중 적어도 하나에 완전히 또는 부분적으로 중첩될 수 있다. 일부 실시예에서, 평면도에서, 개구(O3)는 실질적으로 타원형, 정사각형, 직사각형, 원형, 장타원형, 삼각형, 다각형, 불규칙한 형상, 다른 적용 가능한 형상 또는 이들의 조합일 수 있다. 예를 들어, 패터닝 공정은 리소그래피 공정, 에칭 공정, 또 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 절연층(136) 상에 배치된 도전층(142)을 포함할 수 있다. 일부 실시예에서, 도전층(142)은 도전 라인, 도전 패드, 다른 적용 가능한 도전 요소 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도전층(142)은 도전 비아를 통해 도전층(134)에 전기적으로 접속된다.
일부 실시예에서, 도전층(142)은 몰리브덴, 텅스텐, 티타늄, 알루미늄, 탄탈, 백금, 하프늄, 구리, 크롬, 납, 니켈, 아연, 인듐, 금, 이들의 합금. 다른 적용 가능한 도전 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도전층(142)은 다수의 금속층을 포함하는 적층 구조(예, Mo/Cu 적층 구조)를 포함할 수 있다. 예를 들어, 도전층(142)의 두께는 약 0.5㎛ 내지 약 5㎛ 일 수 있으나, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 하나 이상의 적절한 개구가 리소그래피 공정에 의해 절연층(136)에 형성될 수 있고, 이어서 물리적 기상 증착 공정(예, 스퍼터링 공정 또는 증발 공정), 전기 도금 공정, 다른 적절한 공정 또는 이들의 조합을 사용하여 개구(들)에 도전 재료를 충전함으로써 개구(들) 내에 도전층(142)을 형성할 수 있다.
일부 실시예에서, 물리적 기상 증착 공정(예, 스퍼터링 공정 또는 증발 공정), 전기 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 사용하여 개구(들) 내의 도전층(142) 및 절연층(136) 상에 도전 블랭킷 층을 형성할 수 있으며, 이후 도전 블랭킷 층에 패터닝 공정(예, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 수행하여 패터닝된 도전층(142)을 형성할 수 있다.
일부 실시예에서, 도전층(142)과 절연층(136) 사이에 배치된 절연층(138)은 절연층(136)으로부터 도전층(142)의 박리를 감소시키기 위해 접착제 층으로서 기능할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 절연층(138) 및 도전층(142) 상에 배치된 절연층(144)을 포함할 수 있다. 일부 실시예에서, 절연층(144)의 상부 표면은 실질적으로 평면일 수 있다. 일부 실시예에서, 절연층(144)의 상부 표면은 기판(104)의 상부 표면에 실질적으로 평행할 수 있지만, 본 개시 내용은 이에 한정되지 않는다. 일부 실시예에서, 절연층(144)의 상부 표면은 실질적으로 평면이기 때문에, 발광 유닛을 연결하는 데 사용되는 도전 패드(예, 다음 단락에서 논의될 도전 패드(146a 및 146b))는 실질적으로 동일한 높이에 위치될 수 있다. 따라서, 발광 유닛과 도전 패드 사이의 접합 불량의 문제를 완화할 수 있어서 전자 장치의 수율이 향상될 수 있다.
일부 실시예에서, 절연층(144)은 실리콘 질화물, 실리콘 산화물, 다른 적용 가능한 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 절연층(144)은 중합체 재료를 포함할 수 있다. 일부 실시예에서, 절연층(144)은 유기 포토레지스트 재료를 포함할 수 있다.
일부 실시예에서, 절연층(144)은 화학적 기상 증착 공정, 열 산화 공정, 다른 적용 가능한 공정, 또는 이들의 조합을 사용하여 형성될 수 있다. 일부 실시예에서, 절연층(144)을 형성하는 공정은 스핀-온 코팅 공정, 경화 공정, 다른 적용 가능한 공정, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 절연층(144)을 형성한 후에, 절연층(144)에 개구(O3)의 일부를 형성하도록 절연층(144)에 패터닝 공정을 수행할 수 있다. 일부 실시예에서, 절연층(144)의 개구(O3)의 일부는 절연층(138)의 개구(O3)의 일부와 연통한다. 예를 들어, 패터닝 공정은 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합을 포함할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 도전 패드(146a) 및 도전 패드(146b)를 포함할 수 있다. 일부 실시예에서, 절연층(144)의 적어도 일부는 도전 패드(예, 도전 패드(146a) 및 도전 패드(146b)) 사이에 위치된다. 일부 실시예에서, 도전 패드(146a) 및 도전 패드(146b)는 실질적으로 동일한 높이에 위치될 수 있으므로, 발광 유닛(예를 들어, 다음 구문에 논의될 발광 유닛(150))과 도전 패드(예, 도전 패드(146a, 146b)) 사이의 접합 불량의 문제를 감소시키고 전자 장치의 수율을 향상시킬 수 있다. 일부 실시예에서, 도전 패드(146a)의 상부 표면 및 도전 패드(146b)의 상부 표면은 실질적으로 동일한 높이에 위치될 수 있다. 일부 실시예에서, 도전 패드(146a)의 상부 표면 및 도전 패드(146b)의 상부 표면은 동일 평면 상에 있을 수 있다.
일부 실시예에서, 도전 패드(146a) 및 도전 패드(146b)는 절연층(144)의 상부 표면으로부터 절연층(144) 내로 연장될 수 있다. 일부 실시예에서, 도전 패드(146a) 및 도전 패드(146b)는 몰리브덴, 텅스텐, 티타늄, 알루미늄, 탄탈, 백금, 하프늄, 구리, 크롬, 납, 니켈, 아연, 인듐, 금, 이들의 합금, 다른 적용 가능한 도전 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도전 패드(146a) 및 도전 패드(146b)는 다수의 금속층을 포함하는 적층 구조(예, Ni/Au 적층 구조)를 포함할 수 있다. 일부 실시예에서, 도전 패드(146a) 및 도전 패드(146b)의 최외부 층은 우수한 내산화성을 갖는 금속(예를 들어, Pt, Au, Pd 또는 이들의 조합)을 포함하는 산화 방지층일 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 패터닝 공정(예, 리소그래피 공정, 에칭 공정, 다른 적용 가능한 공정 또는 이들의 조합)을 수행하여 절연층(144)에 적절한 개구를 형성한 후, 물리적 기상 증착 공정, 전기 도금 공정, 무전해 도금 공정, 다른 적용 가능한 공정 또는 이들의 조합을 이용하여 절연층(144)의 상부 표면과 개구 내에 도전 재료를 증착하여 도전 패드(146a) 및 도전 패드(146b)를 형성할 수 있다.
여전히 도 2를 참조하면, 일부 실시예에서, 전자 장치(10)는 도전 패드(146a) 및 도전 패드(146b)에 연결된 발광 유닛(150)을 포함할 수 있다. 일부 실시예에서, 발광 유닛(150)은 발광 다이오드(예, 청색 발광 다이오드, 적색 발광 다이오드 또는 녹색 발광 다이오드), 유기 발광 다이오드, 마이크로 발광 다이오드, 양자점 발광 다이오드, 미니 발광 다이오드, 다른 적용 가능한 발광 유닛, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 발광 유닛(150)은 도전 패드(146a, 146b), 도전층(142), 도전층(134) 및 도전층(124)을 통해 활성층(110)의 소스/드레인 영역(110a)에 전기적으로 연결될 수 있다.
도 4는 본 개시 내용의 일부 실시예에 따른 전자 장치(예, 디스플레이 장치)(20)를 예시한다. 전자 장치(10)와 전자 장치(20) 사이의 하나의 차이점은 전자 장치(20)의 발광 유닛(150)과 활성층(110)이 서로 측면으로 이격되어 있다는 것이다. 일부 실시예에서, 활성층(110)과 발광 유닛(150)은 법선 방향으로 중첩되지 않으며, 법선 방향은 본 개시 내용에서 기판(104)의 상부면에 수직인 방향을 지칭할 수 있다. 일부 실시예에서, 전자 장치(20)의 발광 유닛(150)과 활성층(110)은 서로 측면 방향으로 이격되어 있기 때문에, 발광 유닛(150)을 도전 패드(146a, 146b)에 접합시 발광 유닛(150)에 의해 활성층(110)이 눌려지는 현상이 감소될 수 있다.
일부 실시예에서, 발광 유닛(150)은 주요부(예, 다음 단락에서 논의될 발광 칩(들)(C1)) 및 연결 피처를 포함할 수 있다. 일부 실시예에서, 발광 유닛(150)의 주요부는 갈륨 질화물, 알루미늄 갈륨 질화물, 알루미늄 질화물, 갈륨 비소, 인듐 갈륨 인화물, 알루미늄 갈륨 비소, 인듐 인화물, 인듐 알루미늄 비소, 인듐 갈륨 비소, 알루미늄 갈륨 인듐 인화물, 다른 적용 가능한 반도체 재료 또는 이들의 조합을 포함할 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
발광 유닛(150)은 연결 피처를 통해 도전 패드(146a, 146b)에 전기적으로 연결될 수 있다. 즉, 발광 유닛(150)은 연결 피처를 통해 박막 트랜지스터에 전기적으로 연결될 수 있다. 일부 실시예에서, 발광 유닛(150)의 연결 피처는 도전 배선층, 도전 패드, 전극, 범프, 다른 적용 가능한 연결 피처, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 발광 유닛(150)의 연결 피처는 금속(예, 구리, 텅스텐, 은, 주석, 니켈, 크롬, 티타늄, 납, 금, 비스무스, 안티몬, 아연, 지르코늄, 마그네슘, 인듐, 텔루륨, 갈륨 또는 다른 적용 가능한 금속), 이들의 합금, 다른 적용 가능한 도전 재료, 또는 이들의 조합을 포함할 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 발광 유닛(150)은 도전 매체(152)를 통해 도전 패드(146a 및 146b)에 전기적으로 연결될 수 있다. 일부 실시예에서, 도전 매체(152)는 법선 방향으로 도전 패드(146a 및 146b)에 중첩된다. 일부 실시예에서, 도전 매체(152)는 도전 패드(146a, 146b) 및 발광 유닛(150)의 연결 피처와 직접 접촉한다. 예를 들어, 도전 매체(152)는 주석, 주석 합금, 전도성 접착제(예, 이방성 도전 필름), 다른 적용 가능한 재료, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 발광 유닛(150)를 도전 패드(146a) 및 도전 패드(146b)에 접합하는 공정은 솔더링 공정을 포함할 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
일부 실시예에서, 발광 유닛(150)과 도전 패드(예, 도전 패드(146a, 146b)) 사이에 배치된 도전 매체(152)가 없고, 발광 유닛(150)의 연결 피처는 도전 패드(예, 도전 패드(146a 및 146b))와 직접 접촉할 수 있다. 이들 실시예에서, 발광 유닛(150)의 연결 피처와 도전 패드(예, 도전 패드(146a, 146b)) 사이에 공융 반응을 일으켜 발광 유닛(150)을 도전 패드(예, 도전 패드(146a 및 146b))에 접합하도록 공융 접합 공정을 수행할 수 있다.
도 5는 본 개시 내용의 일부 실시예에 따른 발광 유닛(150)의 단면도이다. 일부 실시예에서, 도 5에 예시된 바와 같이, 발광 유닛(150)은 패키징 기판(202)을 포함할 수 있으며, 패키징 기판(202)은 평판일 수 있으며, 도전 배선층(204, 206)은 패키징 기판(202)의 표면 및 패키징 기판(202) 내에 배치될 수 있다. 일부 실시예에서, 발광 유닛(150)은 발광 칩(예를 들어, 발광 다이오드 칩)(C1)을 가지며, 발광 칩(C1)은 도전 단부가 아래를 향하도록 패키징 기판(202) 상에 배치되고, 발광 칩(C1)은 본딩 패드(210) 또는 솔더볼과 같은 다른 적용 가능한 재료를 통해 패키징 기판(202)의 표면의 도전 배선층(204 및 206)에 전기적으로 연결될 수 있다. 일부 실시예에서, 발광 유닛(150)은 도전 배선층(204, 206)을 통해 직접 도전 패드(146a, 146b)에 전기적으로 연결될 수 있다. 일부 실시예에서, 발광 유닛(150)은 도전 배선층(204, 206) 아래에 배치된 도전 패드(150a, 150b)를 더 포함할 수 있으며, 발광 유닛(150)은 도전 패드(150a, 150b)와 도전 배선층(204, 206)을 통해 도전 패드(146a, 146b)에 전기적으로 연결될 수 있다. 도전 배선층(204), 도전 배선층(206), 본딩 패드(210), 도전 패드(150a) 및 도전 패드(150b)의 전체 또는 각각은 발광 유닛(150)의 연결 피처로서 간주될 수 있다. 일부 실시예에서, 도전 배선층(204, 206)을 포함하는 패키징 기판(202)은 발광 칩(C1)을 지지하기 위한 지지 구조로서 기능할 수 있다.
도 5에 도시된 실시예의 발광 유닛(150)은 오직 하나의 발광 칩(C1)만을 가지고 있지만, 본 개시 내용은 이에 한정되지 않는다. 일부 다른 실시예에서, 발광 유닛(150)은 복수의 발광 칩을 포함할 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 발광 유닛(150)은 발광 칩(C1), 발광 칩(C2) 및 발광 칩(C3)을 가질 수 있다. 발광 칩(C1), 발광 칩(C2) 및 발광 칩(C3)은 각각 적색광, 녹색광 및 청색광을 방출할 수 있다. 일부 실시예에서, 발광 유닛(150)은 봉지 접착제(208)를 포함할 수 있고, 봉지 접착제(208)는 발광 칩(예, 발광 칩(C1), 발광 칩(C2) 및 발광 칩(C3)) 및 패키징 기판(202) 상에 배치될 수 있다. 일부 실시예에서, 봉지 접착제(208)는 발광 칩의 발광 측에 배치될 수 있다. 예를 들어, 봉지 접착제(208)의 재료는 에폭시계 수지 또는 실리콘일 수 있지만, 본 개시 내용은 이에 한정되지 않는다. 일부 실시예에서, 복수의 발광 유닛(150)이 전자 장치(10)의 복합 기판(100) 상에 배치된다. 일부 실시예에서, 복합 기판(100) 상의 복수의 발광 유닛(150)은 서로 분리되어 제1 발광 유닛(150)의 패키징 기판(202) 및 봉지 접착제(208)는 제1 발광 유닛(150)에 인접한 제2 발광 유닛(150)의 패키징 기판(202) 및 봉지 접착제(208)와 직접 접촉하지 않는다. 일부 실시예에서, 각각의 봉지 접착제는 발광 칩(C1, C2 또는 C3) 상에 각각 배치될 수 있다.
도 7 내지 도 10은 본 개시 내용의 발광 유닛(150)의 일부 변형 실시예를 예시한다. 달리 특정하지 않는 한, 이들 변형 실시예에서, 상기 실시예에서 설명한 것과 동일하거나 유사한 요소 및 층은 동일한 참조 번호로 지시되고, 그 재료 및 형성 방법도 상기 실시예에서 설명한 것과 동일하거나 유사할 수 있음을 알아야 한다. 또한, 논의상 도 7~9에는 단지 하나의 발광 칩만이 예시되어 있지만, 발광 유닛(150)에 패키징된 발광 칩의 수는 이에 한정되지 않는다. 또한, 발광 유닛(150)은 설계 요건에 따라 봉지 접착제(208)에 의해 패키징된 임의의 적절한 개수의 발광 칩을 가질 수 있다.
도 7은 본 개시 내용의 발광 유닛(150)의 변형 실시예를 예시한다. 도 7에 도시된 실시예의 발광 유닛(150)과 도 5에 도시된 실시예의 발광 유닛(150) 사이의 차이점은 도 7에 도시된 실시예의 발광 유닛(150)의 발광 칩(C1)이 그 도전 단부가 위로 향하도록 패키징 기판(202)의 표면 상에 배치된다는 것이다. 도 7에 도시된 실시예에서, 발광 칩(C1)의 표면의 도전 단부(미도시)는 도전 와이어(214)를 통해 패키징 기판(202)의 표면의 도전 배선층(204) 및 도전 배선층(206)에 전기적으로 연결될 수 있다. 도 7에서, 도전 배선층(204), 도전 배선층(206) 및 도전 와이어(214)의 전부 또는 각각은 발광 유닛(150)의 연결 피처로서 고려될 수 있다.
도 8은 본 개시 내용의 발광 유닛(150)의 변형 실시예를 예시한다. 도 8에 도시된 실시예에서, 패키징 기판(212)은 측벽(212a)을 가지며, 따라서 발광 칩(C1)을 둘러싸는 컵형 구조를 형성한다. 발광 유닛(150)에서, 발광 칩(C1)은 패키징 기판(212)의 챔버 또는 리세스 내에 배치될 수 있고, 발광 칩(C1)은 도전 와이어(214)를 통해 패키징 기판(212) 내에 배치된 도전 배선층(204, 206)에 전기적으로 연결될 수 있다. 또한, 봉지 접착제(208)는 발광 칩(C1)을 덮고 보호하도록 패키징 기판(212)의 챔버 또는 리세스 내에 배치될 수 있다. 도 7 및 도 8에 도시된 실시예의 패키징 기판은 광 이용 효율을 향상시키도록 높은 반사율을 가질 수 있다. 일부 실시예에서, 도전 배선층(204 및 206)을 포함하는 패키징 기판(212)은 발광 칩(C1)을 지지하기 위한 지지 구조체로서 기능할 수 있다. 도 8에서, 도전 배선층(204), 도전 배선층(206) 및 상기 도전 와이어(214)의 전부 또는 각각은 발광 유닛(150)의 연결 피처로서 고려될 수 있다.
도 9는 본 개시 내용의 발광 유닛(150)의 변형 실시예를 예시한다. 도 9에 도시된 실시예에서, 발광 칩(C1)은 그 도전 단부가 아래를 향하도록 패키징되고, 봉지 접착제(208)는 발광 칩(C1) 상에 배치되어 발광 유닛(150)을 형성한다. 일부 실시예에서, 본딩 패드(210)는 봉지 접착제(208)에 의해 노출되므로, 발광 칩(C1)은 상기 실시예의 컵형 지지체 또는 패키징 기판(202)을 사용하지 않아도 본딩 패드(210)를 통해 직접 도전 패드(146a, 146b)에 전기적으로 연결될 수 있다. 일부 실시예에서, 본딩 패드(210)는 도전 패드(146a, 146b)와 직접 접촉한다. 도 9에서, 본딩 패드(210) 각각 또는 모두는 발광 유닛(150)의 연결 피처로서 고려될 수 있다.
도 10은 본 개시 내용의 발광 유닛(150)의 변형 실시예를 예시하는 평면도이다. 도 10에 도시된 실시예에서, 발광 유닛(150)은 2개의 발광 칩(C2, C3)을 포함한다. 일부 실시예에서, 발광 칩(C2)에 의해 방출된 광의 색상은 발광 칩(C3)에 의해 방출된 광의 색상과 상이하다. 예를 들어, 발광 칩(C2)은 청색광을 발광할 수 있고, 발광 칩(C3)은 녹색광을 발광할 수 있다. 일부 실시예에서, 발광 유닛(150)의 봉지 접착제(208)는 봉지 재료(예, 에폭시계 수지 또는 실리콘)(208a) 및 봉지 재료(208a) 내에 분산된 형광체 분말(예, 적색 형광체 분말)(216)을 포함할 수 있다. 발광 칩에 의해 방출된 청색광 및/또는 녹색광이 형광체 분말(216)을 조사하는 경우, 청색광 및/또는 녹색광의 일부가 적색광으로 변환될 수 있으므로, 발광 유닛(150)은 녹색광, 청색광 및 적색광을 혼합하는 것에 의해 백색광을 발생시킬 수 있다. 일부 다른 실시예에서, 본 개시 내용의 발광 유닛(150)은 청색 발광 칩만을 가지며, 봉지 접착제(208)는 내부에 황색 형광체 분말을 포함하므로, 발광 유닛(150)은 백색광을 발생시킬 수 있다. 일부 다른 실시예에서, 본 개시 내용의 발광 유닛(150)은 청색 발광 칩만을 가지며, 봉지 접착제(208)는 서로 다른 직경을 갖는 양자점을 포함하므로, 발광 유닛(150)은 서로 다른 색상의 광을 발생시킬 수 있다. 일부 다른 실시예에서, 양자점은 본 개시 내용의 발광 유닛(150)의 발광 칩 상에 배치될 수 있다. 일부 다른 실시예에서, 본 개시 내용의 발광 유닛(150)의 봉지 접착제(208)는 광을 방출할 때 휘도 균일성을 향상시키도록 내부에 광 확산 입자를 포함할 수 있다. 전술한 상이한 봉지 접착제를 가지는 발광 유닛(150) 또는 다른 적용 가능한 발광 유닛은 본 개시 내용의 실시예 및 변형 실시예에 적용될 수 있다. 추가의 세부 사항은 여기에서 논의되지 않을 것이다.
도 2에는 도시되지 않았지만, 일부 실시예에서는 전자 장치(10) 상에 다른 요소(예를 들어, 커버 플레이트 또는 광학 필름)가 형성될 수 있음을 이해해야 한다. 예를 들어, 커버 플레이트는 유리, 인듐 주석 산화물, 폴리이미드, 폴리에틸렌 테레프탈레이트, 다른 적용 가능한 재료 또는 이들의 조합을 포함할 수 있으나, 본 개시 내용은 이에 한정되지 않는다. 예를 들어, 광학 필름은 확산 필름, 집광 렌즈, 다른 적용 가능한 광학 필름, 또는 이들의 조합을 포함할 수 있지만, 본 개시 내용은 이에 한정되지 않는다.
도 2에는 설명의 편의상 전자 장치(10)에 오직 하나의 발광 유닛(150)만이 예시되어 있음을 이해해야 한다. 그러나, 전자 장치(10)는 임의의 적절한 수의 발광 유닛(150)을 포함할 수 있다. 일부 실시예에서, 이들 발광 유닛(150)은 대응하는 봉지 접착제(208)를 가지며, 대응하는 봉지 접착제(208) 중 일부는 서로 분리되어 있다. 일부 다른 실시예에서, 이들 발광 유닛(150)은 대응하는 패키징 기판(202)을 가지며, 대응하는 패키징 기판(202) 중 일부는 서로 분리되지만, 봉지 접착제(208)는 서로 연결된다.
일부 실시예에서 전자 장치(10)(예, 디스플레이 장치)는 만곡형 전자 장치(예, 만곡형 디스플레이 장치)를 형성하도록 절곡될 수 있음을 이해해야 한다. 본 실시예의 만곡형 전자 장치는 전자 장치(10)와 동일하거나 유사한 기술적 특징을 포함할 수 있으며, 이들은 본 개시 내용의 범위에 포함되어야 한다.
일부 실시예에서 큰 크기의 전자 장치(예, 디스플레이 장치)는 복수의 전자 장치(예, 디스플레이 장치)(10)를 조립함으로써 형성될 수 있음을 이해해야 하며, 이는 본 개시 내용의 범위에 포함되어야 한다.
전자 장치(10)의 복합 기판(100) 및 복합 기판(100) 상의 층 및 요소는 백라이트 유닛 또는 백라이트 모듈로서 기능할 수 있음을 이해해야 한다.
요약하면, 본 개시 내용의 전자 장치의 기판 상에 양호한 연성을 갖는 절연층이 배치될 수 있고, 따라서 전자 장치를 절곡시 균열의 발생을 감소시킬 수 있다. 또한, 일부 실시예에서, 실질적으로 평탄한 절연층이 전자 장치의 발광 유닛과 기판 사이에 배치될 수 있으므로, 발광 유닛을 연결하는 데 사용되는 도전 패드는 실질적으로 동일한 높이에 위치될 수 있어서, 발광 유닛과 도전 패드 사이의 접합 불량의 발생을 감소시키고 전자 장치의 수율을 향상시킨다.
전술한 내용은 당업자가 본 개시 내용의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 본 명세서에 소개된 실시예와 동일한 목적을 수행하고 및/또는 동일한 장점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 변경하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있다는 것을 이해할 것이다. 또한, 당업자는 이러한 등가의 구성이 본 개시 내용의 사상 및 범위를 벗어나지 않고, 또한 본 개시 내용의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변형을 행할 수 있음을 알아야 한다.
본 개시 내용의 청구범위는 각각 개별적인 실시예일 수 있으며, 본 개시 내용의 범위는 모든 청구범위와 본 개시 내용의 모든 실시예의 모든 조합을 포함한다.

Claims (20)

  1. 전자 장치로서:
    기판;
    상기 기판 상에 배치된 복수의 박막 트랜지스터; 및
    복수의 발광 유닛
    을 포함하고,
    상기 복수의 발광 유닛 중 하나는 봉지 접착제(encapsulating glue) 및 적어도 하나의 발광 칩을 가지며, 상기 봉지 접착제는 상기 발광 칩 상에 배치되고, 상기 발광 유닛은 상기 복수의 박막 트랜지스터 중 적어도 하나에 전기적으로 접속되는 것을 특징으로 하는 전자 장치.
  2. 제1항에 있어서, 상기 발광 유닛은 연결 피처를 더 구비하며, 상기 발광 칩은 상기 연결 피처를 통해 상기 박막 트랜지스터에 전기적으로 접속되는 것을 특징으로 하는 전자 장치.
  3. 제2항에 있어서, 상기 발광 유닛은 패키징 기판을 더 포함하고, 상기 발광 칩은 상기 패키징 기판 상에 배치되는 것을 특징으로 하는 전자 장치.
  4. 제3항에 있어서, 상기 패키징 기판은 상기 발광 칩을 둘러싸는 측벽을 가지는 것을 특징으로 하는 전자 장치.
  5. 제1항에 있어서, 상기 봉지 접착제는 봉지 재료, 및 상기 봉지 재료 내에 분포된 형광체 분말, 양자점 또는 광 확산 입자를 포함하는 것을 특징으로 하는 전자 장치.
  6. 제1항에 있어서,
    상기 복수의 박막 트랜지스터 상에 배치된 절연층; 및
    상기 절연층 상에 배치된 복수의 도전 패드
    를 더 포함하고,
    상기 복수의 도전 패드 중 하나는 상기 절연층을 관통하는 도전층을 통해 상기 복수의 박막 트랜지스터 중 하나에 전기적으로 접속되는 것을 특징으로 하는 전자 장치.
  7. 제6항에 있어서,
    상기 발광 유닛 및 상기 도전 패드에 전기적으로 접속된 도전 매체를 더 포함하는 것을 특징으로 하는 전자 장치.
  8. 제7항에 있어서, 상기 도전 매체는 상기 기판의 법선 방향으로 상기 도전 패드와 중첩되는 것을 특징으로 하는 전자 장치.
  9. 제6항에 있어서, 상기 기판은 절곡 가능한 부분을 포함하는 것을 특징으로 하는 전자 장치.
  10. 제9항에 있어서,
    상기 절곡 가능한 부분 상에 배치된 전도 라인을 더 포함하고, 상기 전도 라인은 물결형 엣지 또는 적어도 하나의 개구를 가지는 것을 특징으로 하는 전자 장치.
  11. 제9항에 있어서, 상기 기판은 상기 절곡 가능한 부분에 인접한 비 절곡부를 더 포함하고, 상기 비 절곡부 상의 상기 절연층의 두께는 상기 절곡 가능한 부분 상의 상기 절연층의 두께보다 작은 것을 특징으로 하는 전자 장치.
  12. 제6항에 있어서, 상기 절연층은 유기 포토레지스트 재료를 포함하는 것을 특징으로 하는 전자 장치.
  13. 제6항에 있어서, 상기 절연층은 상기 기판의 절곡 가능한 부분과 직접 접촉하는 것을 특징으로 하는 전자 장치.
  14. 제1항에 있어서, 상기 박막 트랜지스터는 활성층(active layer)을 가지며, 상기 활성층은 상기 기판의 법선 방향으로 상기 발광 유닛과 중첩되지 않는 것을 특징으로 하는 전자 장치.
  15. 제1항에 있어서, 상기 발광 유닛은 제1 색상의 제1 발광 칩 및 상기 제1 색상과 다른 제2 색상의 제2 발광 칩을 포함하는 것을 특징으로 하는 전자 장치.
  16. 제1항에 있어서,
    상기 복수의 박막 트랜지스터 상에 배치된 절연층; 및
    제1 도전 패드 및 제2 도전 패드
    를 더 포함하고,
    상기 절연층의 적어도 일부는 상기 제1 도전 패드와 상기 제2 도전 패드 사이에 배치되며, 상기 발광 유닛은 상기 제1 도전 패드 및 상기 제2 도전 패드를 통해 상기 박막 트랜지스터에 전기적으로 연결되는 것을 특징으로 하는 전자 장치.
  17. 제16항에 있어서, 상기 제1 도전 패드 및 상기 제2 도전 패드는 상기 절연층 내로 연장되는 것을 특징으로 하는 전자 장치.
  18. 제1항에 있어서, 복합 기판을 더 포함하고, 상기 복합 기판은 서브층 및 상기 기판을 포함하는 것을 특징으로 하는 전자 장치.
  19. 제18항에 있어서, 상기 기판의 연성은 상기 서브층의 연성보다 큰 것을 특징으로 하는 전자 장치.
  20. 제18항에 있어서, 상기 서브층은 상기 기판을 노출시키는 개구를 포함하는 것을 특징으로 하는 전자 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112992918A (zh) * 2019-12-12 2021-06-18 群创光电股份有限公司 发光装置
CN111524927B (zh) * 2020-04-30 2023-10-24 京东方科技集团股份有限公司 驱动基板及其制备方法和显示装置
CN111584534A (zh) * 2020-05-14 2020-08-25 深圳市华星光电半导体显示技术有限公司 一种mini LED显示面板及其制备方法
CN111785758A (zh) * 2020-07-17 2020-10-16 武汉华星光电半导体显示技术有限公司 显示面板及显示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8450770B2 (en) * 2010-05-11 2013-05-28 Advanced Semiconductor Engineering, Inc. Light emitting package structure
CN102683542B (zh) * 2011-03-15 2014-12-10 展晶科技(深圳)有限公司 Led封装结构
KR102086644B1 (ko) * 2013-12-31 2020-03-09 엘지디스플레이 주식회사 플렉서블표시장치 및 이의 제조방법
US9349758B2 (en) * 2014-09-30 2016-05-24 Lg Display Co., Ltd. Flexible display device with divided power lines and manufacturing method for the same
KR102402999B1 (ko) * 2015-08-31 2022-05-30 삼성디스플레이 주식회사 디스플레이 장치 및 이의 제조 방법
CN106684108B (zh) * 2015-11-05 2019-10-08 群创光电股份有限公司 发光二极管显示设备
CN107507834B (zh) * 2016-06-14 2020-06-12 群创光电股份有限公司 显示装置及显示装置的制造方法

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