KR20190117179A - 그래핀 양자점 광증폭 발광소자 및 그의 제작방법 - Google Patents

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Abstract

본 발명은 그래핀 양자점 광증폭 발광소자 및 그의 제작방법에 관한 것으로, 제1도전형 반도체 베이스층; 제1도전형 반도체 베이스층 상에 배치되고, 내부로부터 외부로 순차적으로 제1도전형 반도체 코어, 활성층 및 제2도전형 반도체층을 포함하는 복수의 나노와이어; 및 나노와이어의 표면 및 내부 중 적어도 한쪽 또는 양쪽 모두에 배치되는 그래핀 양자점 코팅층을 포함함으로써, 광추출과 광증폭을 극대화한 발광소자를 제공한다.

Description

그래핀 양자점 광증폭 발광소자 및 그의 제작방법{Light emitting device for light amplification using graphene quantum dot and method for producing the device}
본 발명은 그래핀 양자점을 이용한 광증폭용 발광소자 및 이를 제조하는 방법에 관한 것이다.
기존 양자점을 적용한 발광소자는 양자점의 구조가 불안정하고, 발광층 내 양자점 적용시 결함을 근본적으로 해결하기 불가능한 구조를 갖기 때문에 안정된 발광소자 구조가 아니다.
본 발명의 목적은 광추출과 광증폭을 개선할 수 있는 발광소자 및 이의 제조방법을 제공하는 것이다.
본 발명은 상술한 목적을 달성하기 위해, 제1도전형 반도체 베이스층; 제1도전형 반도체 베이스층 상에 배치되고, 내부로부터 외부로 순차적으로 제1도전형 반도체 코어, 활성층 및 제2도전형 반도체층을 포함하는 복수의 나노와이어; 및 나노와이어의 표면 및 내부 중 적어도 한쪽 또는 양쪽 모두에 배치되는 그래핀 양자점 코팅층을 포함하는 발광소자를 제공한다.
본 발명에서 그래핀 양자점의 평균 크기는 100 nm 이하일 수 있다.
본 발명에서 전체 그래핀 양자점 중 90% 이상이 균일한 입자 크기를 가질 수 있다.
본 발명에서 제1도전형 반도체 베이스층 및 제1도전형 반도체 코어는 n-GaN을 포함할 수 있다.
본 발명에서 제2도전형 반도체층은 p-GaN을 포함할 수 있다.
본 발명에서 활성층은 다중 양자우물 구조를 가질 수 있다.
본 발명에서 그래핀 양자점 코팅층은 다중 양자우물 구조에 배치될 수 있다.
또한, 본 발명은 제1도전형 반도체 베이스층을 형성하는 단계; 제1도전형 반도체 베이스층 상에, 내부로부터 외부로 순차적으로 제1도전형 반도체 코어, 활성층 및 제2도전형 반도체층을 포함하는 복수의 나노와이어를 형성하는 단계; 및 나노와이어의 표면 및 내부 중 적어도 한쪽 또는 양쪽 모두에 그래핀 양자점 코팅층을 형성하는 단계를 포함하는 발광소자 제조방법을 제공한다.
본 발명에서 그래핀 양자점 코팅층은 스프레이 코팅을 통해 형성할 수 있다.
본 발명에서 그래핀 양자점 코팅층을 나노와이어 표면에 형성하는 경우, 나노와이어 형성 후에 그래핀 양자점 코팅층을 형성할 수 있다.
본 발명에서 그래핀 양자점 코팅층을 나노와이어 내부에 형성하는 경우, 나노와이어를 형성하는 과정에서 제1도전형 반도체 코어 형성 후 및 활성층 형성 후 중 적어도 한번 그래핀 양자점 코팅층을 형성할 수 있다.
본 발명에서 그래핀 양자점 코팅층을 형성하기 전에, 액체 속에 포함된 특정 크기의 그래핀 양자점을 걸러내기 위해, 분자량의 변화에 따라 물질 투과를 제어하는 맴브레인 필터링 공정을 수행할 수 있다.
본 발명에서 맴브레인 필터링 공정은 투석 공정일 수 있다.
본 발명에 따른 그래핀 양자점 광증폭 발광소자는 광추출과 광증폭을 극대화한 3차원 융합 발광소자로서, 그래핀 양자점 제작 후 미세공정(액체 속에 포함된 특정 크기의 그래핀 양자점을 걸러내기 위해, 분자량의 변화에 따라 물질 투과를 제어하는 맴브레인 필터링 공정을 의미함)을 적용하여 100 나노미터 이하 크기를 갖는 안정된 양자점 구조와 전체 그래핀 입자 크기가 90% 이상 균일한 구조를 가짐으로써, 기존 발광소자의 이슈를 근본적으로 개선하는 한계극복 기술을 제공하며, 신뢰성을 극대화하는 최적 구조의 기술적 특징을 가진다. 또한, 본 발명은 기존시장에 없는 신규성을 갖는 기술로서 고부가가치 기술을 제공한다. 또한, 본 발명의 복합 그래핀 양자점 3차원 발광소자 구조 및 공정은 대량생산이 가능한 구조 및 공정이며, 비용(cost) 절감 및 TAT(공정시간) 단축을 통해 생산성 극대화가 가능한 설계를 제공한다.
도 1은 그래핀 양자점 3차원 발광소자의 제작공정을 나타낸 것이다.
도 2는 그래핀 양자점의 크기 및 미세구조 분포를 나타낸 것이다.
도 3은 그래핀 양자점의 구조 및 발광특성을 나타낸 것이다.
도 4는 그래핀 양자점 적용유무에 따른 3차원 발광소자의 미세구조를 나타낸 것이다.
도 5는 그래핀 양자점 적용유무에 따른 3차원 발광소자의 발광 특성을 나타낸 것이다.
도 6은 그래핀 양자점 3차원 발광소자구조의 광증폭 특성을 나타낸 것이다.
이하, 본 발명을 상세하게 설명한다.
[발광소자]
도 1은 참고하면, 본 발명에 따른 발광소자는 아래로부터 위로 순차적으로 배치되는 기판, 제1도전형 반도체 베이스층, 절연층, 나노와이어를 포함할 수 있고, 또한 나노와이어의 내부 및/또는 외면에 배치되는 그래핀 양자점 코팅층을 포함할 수 있다. 또한, 도면에 도시되지 않았지만, 발광소자는 나노와이어 상부에 배치되는 투명전극층 및 충진층, 그리고 제1도전형 반도체 베이스층과 전기적으로 연결되는 제1전극 및 제2도전형 반도체층과 전기적으로 연결되는 제2전극을 추가로 포함할 수 있다.
기판은 반도체 성장용 기판으로 제공될 수 있고, 사파이어, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 사파이어의 경우, 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서, c축 및 a측 방향의 격자상수가 각각 13.001 Å 및 4.758 Å이며, C(0001)면, A(11-20)면, R(1-102)면 등을 가질 수 있다. 이 경우, C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용될 수 있다. 기판의 표면에는 요철이 형성되어 광 추출 효율을 향상시킬 수 있다. 필요에 따라, 기판 상에는 제1도전형 반도체 베이스층의 결정성을 향상시키기 위한 버퍼층이 더 배치될 수 있다. 버퍼층은 예를 들어, 도핑 없이 저온에서 성장된 AlxGa1 - xN으로 이루어질 수 있다. 필요에 따라, 기판은 제거되어 생략될 수 있다. 예를 들어, 발광소자가 패키지 기판과 같은 외부 장치 상에 플립칩 실장되는 경우 기판이 제거될 수 있으며, 기판으로 Si을 사용하는 경우에도 제거될 수 있다.
제1도전형 반도체 베이스층은 기판 상에 배치될 수 있다. 제1도전형 반도체 베이스층은 Ⅲ-Ⅴ족 화합물일 수 있으며, 예컨대 GaN일 수 있다. 제1도전형 반도체 베이스층은 예컨대 n형으로 도핑된 n-GaN일 수 있다. 제1도전형 반도체 베이스층은 나노와이어의 제1도전형 반도체 코어를 성장시키기 위한 결정면을 제공할 뿐만 아니라, 각 나노와이어의 일 측에 공통적으로 연결되어 콘택 전극의 역할을 수행할 수도 있다.
절연층은 제1도전형 반도체 베이스층 상에 배치될 수 있다. 절연층은 SiO2, Al2O3, ZrO 및 TiO2 중 적어도 하나를 포함할 수 있다. 절연층은 제1도전형 반도체 베이스층의 일부를 노출하는 복수의 개구를 가지도록 패턴화될 수 있다. 복수의 개구의 크기에 따라 나노와이어의 직경, 길이, 위치 및 성장 조건이 결정될 수 있다. 복수의 개구는 원형, 사각형, 육각형 등 다양한 형태를 가질 수 있다.
복수의 나노와이어는 복수의 개구에 해당하는 위치에 각각 배치될 수 있다. 나노와이어는 복수의 개구에 의해 노출된 제1도전형 반도체 베이스층 영역으로부터 성장된 제1도전형 반도체 코어, 제1도전형 반도체 코어의 표면에 순차적으로 형성된 활성층 및 제2도전형 반도체층을 포함하는 코어-쉘(core-shell) 구조를 가질 수 있다.
제1도전형 반도체 코어 및 제2도전형 반도체층은 각각 n형 및 p형 불순물이 도핑된 반도체로 이루어질 수 있으나, 이에 한정되지 않고 반대로 각각 p형 및 n형 반도체로 이루어질 수도 있다. 제1도전형 반도체 코어 및 제2도전형 반도체층은 질화물 반도체, 예컨대, AlxInyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있으며, 각각의 층은 단일층으로 이루어질 수도 있지만, 도핑 농도, 조성 등의 특성이 서로 다른 복수의 층들을 구비할 수도 있다. 다만, 제1도전형 반도체 코어 및 제2도전형 반도체층은 질화물 반도체 외에도 AlInGaP나 AlInGaAs 계열의 반도체를 이용할 수도 있다. 예를 들어, 제1도전형 반도체 코어는 Si 또는 C가 도핑된 n-GaN일 수 있고, 제2도전형 반도체층은 Mg 또는 Zn이 도핑된 p-GaN일 수 있다. 제1도전형 반도체 코어의 폭은 절연층의 개구의 폭보다 넓게 형성될 수 있으나, 이에 한정되지 않는다.
활성층은 제1도전형 반도체 코어의 표면에 배치될 수 있다. 활성층은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, InGaN 등의 단일 물질로 이루어진 층일 수도 있으나, 양자장벽층과 양자우물층이 서로 교대로 배치된 단일(SQW) 또는 다중 양자우물(MQW) 구조, 예컨대 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 활성층이 InGaN을 포함하는 경우, In의 함량을 증가시킴으로써 격자 부정합에 의한 결정 결함이 감소될 수 있으며, 발광소자의 내부 양자 효율이 증가될 수 있다. 또한, 활성층 내의 In의 함량에 따라, 발광 파장이 조절될 수 있다.
나노와이어의 개수는 특별히 한정되지 않으며, 예를 들어 수십 내지 수백만 개의 나노와이어가 형성될 수 있다. 나노와이어는 하부의 육각기둥 영역과 상부의 육각 피라미드 영역으로 이루어질 수 있다. 이 경우, 제1도전형 반도체 코어는 서로 다른 결정면인 하부의 m면 및 상부의 r면을 가질 수 있으며, 결정면에 따라 상부에 형성되는 활성층 및 제2도전형 반도체층의 두께가 서로 상이할 수 있다. 예를 들어, m면 상에서의 활성층 및 제2도전형 반도체층의 두께가 r면 상에서의 활성층및 제2도전형 반도체층의 두께보다 두꺼울 수 있다. 또한, 필요에 따라, 나노와이어는 피라미드형 또는 기둥형일 수도 있다. 나노와이어는 이와 같은 3차원 형상을 가지므로, 발광 표면적이 상대적으로 넓어 광효율이 증가될 수 있다.
그래핀 양자점 코팅층은 나노와이어의 표면 및 내부 중 적어도 한쪽 또는 양쪽 모두에 배치될 수 있고, 바람직하게는 양쪽 모두에 배치될 수 있다. 구체적으로, 그래핀 양자점 코팅층은 나노와이어의 표면에 배치됨과 동시에, 나노와이어의 내부 중 다중 양자우물 구조(MQW)의 활성층에 배치될 수 있다. 그래핀 양자점 코팅층이 나노와이어의 표면 및 내부 모두에 배치될 경우, 광추출 및 광증폭을 극대화할 수 있다. 그래핀 양자점 코팅층은 나노와이어의 표면 및/또는 내부에 전체적으로 또는 부분적으로 형성될 수 있다.
그래핀 양자점의 평균 크기는 100 nm 이하, 바람직하게는 70 nm 이하 또는 50 nm 이하일 수 있다. 평균 크기 하한은 예를 들어 1 nm 이상 또는 5 nm 이상일 수 있다.
전체 그래핀 양자점 중 90% 이상이 균일한 입자 크기를 가질 수 있다. 균일한 입자 크기란 특정 편차 범위 내에서 동일한 입자 크기를 갖는 것을 의미할 수 있다. 예를 들어, 전체 그래핀 양자점 중 90% 이상의 양자점이 ±10% 또는 ±5% 이내의 편차 범위 내에서 동일한 입자크기를 가질 수 있고, 구체적으로 예를 들어 전체 양자점 중 90% 이상의 양자점이 20±10% nm의 입자 크기를 가질 수 있다.
투명전극층은 제2도전형 반도체층과 전기적으로 연결될 수 있다. 투명전극층은 나노와이어의 상면 및 측면을 덮을 수 있으며, 인접하는 나노와이어 사이에서 서로 연결되도록 배치될 수 있다. 투명전극층은 예를 들어 ITO(Indium tin Oxide), AZO(Aluminium Zinc Oxide), IZO(Indium Zinc Oxide), ZnO, GZO(ZnO:Ga), In2O3, SnO2, CdO, CdSnO4, 또는 Ga2O3일 수 있다.
충진층은 나노와이어 및 투명전극층 상에 배치될 수 있다. 충진층은 인접한 나노와이어 사이에 충진될 수 있으며, 나노와이어 및 나노와이어 상의 투명전극층을 덮도록 배치될 수 있다. 필요에 따라, 충진층의 상부면은 나노와이어를 따라 굴곡이 형성될 수 있다. 충진층은 투광성 절연 물질로 이루어질 수 있으며, 예를 들어 SiO2, SiNx, Al2O3, HfO, TiO2 또는 ZrO를 포함할 수 있다. 다만, 필요에 따라, 충진층은 도전성 물질을 포함할 수도 있다. 이 경우, 충진층은 제2전극과 전기적으로 연결되도록 형성되거나 일체로 형성될 수도 있으며, 발광소자는 제1전극 및 제2전극이 패키지 기판과 같은 외부 기판을 향하도록 플립칩 구조로 실장될 수 있다. 필요에 따라, 충진층의 상부에 패시베이션층이 더 배치될 수 있으며, 패시베이션층은 제1전극 및 제2전극의 상부면만을 노출시키도록 배치될 수 있다.
제1전극 및 제2전극은 각각 제1도전형 반도체 베이스층 및 제2도전형 반도체층과 전기적으로 연결되도록, 각각 발광소자의 일측에서 제1 도전형 반도체 베이스층 및 투명전극층 상에 배치될 수 있다. 다만, 제1전극 및 제2전극의 배치 및 형태는 예시적인 것으로 필요에 따라 다양하게 변화될 수 있다. 필요에 따라, 기판이 도전성 물질로 이루어지는 경우, 제1 전극은 기판의 하부에 배치되거나 생략될 수도 있다. 제1전극 및 제2전극은 도전성 물질의 단일층 또는 다층 구조로 이루어질 수 있다. 예컨대, 제1전극 및 제2전극은 Au, Ag, Cu, Zn, Al, In, Ti, Si, Ge, Sn, Mg, Ta, Cr, W, Ru, Rh, Ir, Ni, Pd, Pt 등의 물질 또는 그 합금 중 하나 이상을 포함할 수 있다.
[발광소자 제조방법]
본 발명에 따른 발광소자 제조방법은 제1도전형 반도체 베이스층을 형성하는 단계; 제1도전형 반도체 베이스층 상에, 내부로부터 외부로 순차적으로 제1도전형 반도체 코어, 활성층 및 제2도전형 반도체층을 포함하는 복수의 나노와이어를 형성하는 단계; 및 나노와이어의 표면 및 내부 중 적어도 한쪽 또는 양쪽 모두에 그래핀 양자점 코팅층을 형성하는 단계를 포함할 수 있다.
먼저, 기판의 상부면에 요철을 형성하고, 기판 상에 제1도전형 반도체를 성장시켜 제1도전형 반도체 베이스층을 형성할 수 있다. 제1도전형 반도체 베이스층은 나노와이어를 성장시키는 결정 성장면을 제공할 뿐만 아니라, 나노와이어의 일측을 서로 전기적으로 연결하는 구조물로서 제공될 수 있다. 따라서, 제1도전형 반도체 베이스층은 전기적 도전성을 갖는 반도체 단결정으로 형성될 수 있으며, 이 경우 기판은 결정 성장용 기판일 수 있다.
다음, 제1도전형 반도체 베이스층 상에 절연층을 형성할 수 있다. 절연층은 화학적 기상 증착(Chemical Vapor Deposition, CVD) 또는 물리적 기상 증착(Physical Vapor Deposition, PVD)에 의해 형성될 수 있다.
다음, 절연층 상에 몰드층을 형성한 후, 절연층 및 몰드층 각각에 복수의 개구를 형성할 수 있다. 몰드층은 나노와이어 제작하기 위한 것으로, 나노와이어의 크기과 형상에 맞게 제작될 수 있고, 나노와이어 제작 후 제거될 수 있다. 구체적으로, 절연층 상에 몰드층을 형성하는 물질을 증착한 후, 별도의 마스크 패턴을 이용하여 이를 패터닝함으로써, 절연층 및 몰드층 각각에 복수의 개구를 형성할 수 있다. 몰드층은 예를 들어 실리콘 산화물, 실리콘 질화물 등으로 이루어질 수 있다. 절연층 및 몰드층의 총 두께는 목적하는 나노와이어의 높이를 고려하여 설계될 수 있다. 또한, 개구의 크기는 목적하는 나노와이어의 크기를 고려하여 설계될 수 있다.
다음, 복수의 개구들이 충진되도록 제1도전형 반도체 베이스층이 노출된 영역 상에 제1도전형 반도체를 성장시킴으로써 복수의 제1도전형 반도체 코어를 형성할 수 있다. 제1도전형 반도체 코어는 예컨대 n형 질화물 반도체로 이루어질 수 있으며, 제1도전형 반도체 베이스층과 동일한 물질로 이루어질 수 있다. 제1도전형 반도체 코어는 유기 금속 화학 기상 증착(Metal Organic Chemical Vapor Deposition, MOCVD) 또는 분자 빔 에피텍시(molecular beam epitaxy, MBE) 공정을 이용하여 형성될 수 있다.
다음, 복수의 제1도전형 반도체 코어들의 측면이 노출되도록 몰드층을 제거하고, 활성층 및 제2도전형 반도체층을 형성할 수 있다. 먼저, 몰드층을 절연층 및 제1도전형 반도체 코어에 대하여 선택적으로 제거하여, 절연층이 잔존되도록 할 수 있다. 제거 공정은 예를 들어 습식 식각 공정에 의해 수행될 수 있다. 절연층은 후속 공정에서 활성층 및 제2도전형 반도체층이 제1도전형 반도체 베이스층과 접속되는 것을 방지하는 역할을 할 수 있다.
몰드층을 제거한 후에, 제1도전형 반도체 코어의 결정면을 반극성 또는 비극성 결정면과 같이 결정 성장에 유리한 안정적인 면으로 전환시키기 위한 열처리 공정이 수행될 수 있다. 이에 의해, 제1도전형 반도체 코어의 폭이 개구의 폭보다 커질 수 있으며, 재성장이 이루어져 제1도전형 반도체 코어의 결정성이 향상될 수 있다. 다만, 이 공정은 필요에 따라 개구부들의 형상 및 그에 따른 제1도전형반도체 코어의 성장 형상을 고려하여 생략될 수도 있다.
다음, 제1도전형 반도체 코어 상에 표면에 활성층 및 제2도전형 반도체층을 순차적으로 성장시킬 수 있다. 이에 의해, 코어-쉘 구조의 나노와이어가 형성될 수 있다. 증착 방법에 따라, 활성층 및 제2도전형 반도체층은 상술한 것과 같이 제1도전형 반도체 코어의 m면과 r면 상에서 서로 다른 두께를 가질 수도 있다.
또한, 필요에 따라, 활성층의 상부에 전하차단층이 더 배치될 수 있다. 이 경우, 제1도전형 반도체 코어의 상단부의 경사면에 활성층은 배치되지 않고, 전하차단층이 배치될 수도 있다. 전하차단층은 제1도전형 반도체 코어로부터 주입된 전하가 활성층에서의 전자와 정공의 결합(recombination)에 이용되지 않고 제2도전형 반도체층으로 이동되는 것을 방지하는 역할을 할 수 있다. 전하차단층은 활성층보다 큰 밴드갭 에너지를 가지는 물질을 포함할 수 있으며, 예를 들어, AlGaN 또는 AlInGaN을 포함할 수 있다.
다음, 나노와이어의 표면 및/또는 내부에 그래핀 양자점 코팅층을 형성할 수 있다. 그래핀 양자점 코팅층은 그래핀 양자점을 포함하는 코팅액을 나노와이어에 전체적으로 또는 부분적으로 스프레이 코팅함으로써 형성할 수 있다. 코팅액은 그래핀 양자점 및 이를 분산하기 위한 용매로 구성될 수 있다. 용매로는 탈이온수(DI water), 유기용매(에탄올 등) 등을 사용할 수 있다. 코팅액 중 양자점 농도는 1,000 내지 90,000 ㎡/g, 0.1 내지 5 mg/mL일 수 있다. 농도분석방법은 UV-Vis 흡광(absorption), 형광(Fluorescence)을 이용할 수 있다. 그래핀 양자점 코팅층의 두께는 예를 들어 0.34 내지 10 nm일 수 있다.
그래핀 양자점 코팅층을 나노와이어 표면에 형성하는 경우, 나노와이어 형성 후에 그래핀 양자점 코팅층을 형성할 수 있다. 구체적으로, 나노와이어가 완성되는 시점인 제2도전형 반도체층(p-GaN) 성장 후 그래핀 양자점을 스프레이 코팅할 수 있고, 이 경우 제2도전형 반도체층 표면에 그래핀 양자점 코팅층이 형성될 수 있다.
그래핀 양자점 코팅층을 나노와이어 내부에 형성하는 경우, 나노와이어를 형성하는 과정에서 제1도전형 반도체 코어 형성 후 및 활성층 형성 후 중 적어도 한번 그래핀 양자점 코팅층을 형성할 수 있다. 예를 들어, 그래핀 양자점 코팅층을 활성층인 다중 양자우물 구조에 형성하는 경우, 제1도전형 반도체 코어(n-GaN) 성장 후 그래핀 양자점을 스프레이 코팅하거나, 다중 양자우물 구조(MQW) 성장 후 그래핀 양자점을 스프레이 코팅할 수 있으며, 또한 2번 모두 코팅할 수 있다.
한편, 그래핀 양자점 코팅층을 형성하기 전에, 그래핀 양자점 제작 후 미세공정을 적용함으로써, 100 나노미터 이하 크기를 갖는 안정된 양자점 구조와 전체 그래핀 입자 크기가 90% 이상 균일한 구조를 가지도록 할 수 있다. 여기서, 미세공정은 액체(코팅액 등) 속에 포함된 특정 크기의 그래핀 양자점을 걸러내기 위해, 분자량의 변화에 따라 물질 투과를 제어하는 맴브레인 필터링 공정을 의미하며, 가령 다이알리시스(투석) 공정을 이용할 수 있고, 구체적으로 다이알리시스 백(dialysis bag, 분획 분자량: 3,500±500 Da)을 이용할 수 있다.
다음, 나노와이어 상에 투명전극층을 형성할 수 있다. 투명전극층은 인접한 나노와이어 사이에서 절연층의 상부면을 덮도록 연장되어 복수의 나노와이어 상에 하나의 층으로 형성될 수 있다.
다음, 투명전극층 상부 및/또는 하부에 충진층이 형성될 수 있다. 필요에 따라, 충진층은 복수의 층들로 이루어질 수 있으며, 복수의 층들은 서로 다른 물질로 이루어지거나, 동일한 물질을 포함하는 경우라도 서로 다른 증착 공정에 의해서 형성될 수 있다.
다음, 일 영역에서 제1도전형 반도체 베이스층을 노출시켜, 제1전극을 형성하고, 투명전극층 상에 제2전극을 형성할 수 있다. 필요에 따라, 투명전극층 대신 반사전극층이 형성될 수도 있으며, 반사전극층은 Ag 또는 Al을 포함할 수 있다. 이 경우, 발광소자는 패키지 기판과 같은 외부 장치에 플립칩 실장될 수 있다.
[실시예]
도 1과 같이, n-GaN 성장, SiO2 템플레이트(template) 제작, un-GaN 성장, n-GaN 성장, 그래핀 양자점(GQD) 코팅, MQW 성장, 그래핀 양자점 코팅, p-GaN 성장, SiO2 필링(filling), ITO 증착 순으로 발광소자를 제작하였다.
구체적으로, 사파이어 기판 상에 제1도전형 반도체로서 n-GaN을 성장시켜 제1도전형 반도체 베이스층을 형성하였다. 다음, 제1도전형 반도체 베이스층 상에 SiO2 절연층을 형성하고, 절연층 상에 몰드층을 형성한 후, 마스크 패턴을 이용하여 패터닝함으로써, 절연층 및 몰드층 각각에 복수의 개구를 형성하였다. 다음, 복수의 개구들이 충진되도록 제1도전형 반도체 베이스층이 노출된 영역 상에 제1도전형 반도체로서 n-GaN를 성장시킴으로써 복수의 제1도전형 반도체 코어를 형성하였다. 다음, 복수의 제1도전형 반도체 코어들의 측면이 노출되도록 몰드층을 제거하였다. 다음, 그래핀 양자점을 스프레이 코팅하였다. 다음, 다중 양자우물(MQW) 구조의 활성층을 형성하였다. 다음, 그래핀 양자점을 스프레이 코팅하였다. 다음, p-GaN로 이루어진 제2도전형 반도체층을 형성하여 나노와이어를 제작하였다. 다음, 스프레이 코팅을 통해 나노와이어의 표면에 그래핀 양자점 코팅층을 형성하였다. 다음, 충진층, 투명전극층(ITO), 제1전극 및 제2전극을 순차적으로 형성하였다. 비교예를 위해, 그래핀 양자점 코팅층을 전혀 형성하지 않았고, 또한 일부 위치에만 형성하였다.
[시험예]
도 2는 그래핀 양자점의 크기 및 미세구조 분포를 나타낸 것으로, 도 2(a)는 그래핀 양자점 AFM(Atomic Force Microscope) 분석결과로서, 5~50 nm 크기를 갖는 양자점이 잘 만들어졌다. 도 2(b)는 그래핀 양자점 TEM(Transmission Electron Microscope) 분석결과로서, 10 nm 크기를 갖는 균일한 구조가 만들어졌고, 삽입(inset) 도면에서 0.24 nm 격자 줄무늬(lattice fringe) 확인을 통해, 결함이 없는 단결정 구조의 양자점 형성을 확인하였다. 도 2(c)는 도 2(a)의 검정 점선 라인 프로파일(line profile) 확인결과로서, 균일한 크기의 양자점이 만들어졌다. 도 2(d)는 양자점의 크기분포 확인결과로서, 5~50 nm의 양자점이 만들어졌고, 10~30 nm 크기의 양자점이 다수 분포를 이루었다.
도 3은 그래핀 양자점의 구조 및 발광특성을 나타낸 것으로, 도 3(a)는 그래핀 양자점 라만(raman) 분석결과로서, 그래핀 양자점의 크기변화에도 불구하고, D 피크(결함)가 커지지 않음을 확인하였다. 도 3(b)는 PL(photoluminescence) 분석결과로서, 그래핀 양자점 크기 변화에 따라 발광특성이 달라졌다.
도 4는 그래핀 양자점 적용유무에 따른 3차원 발광소자의 미세구조를 나타낸 것으로, 좌측은 그래핀 양자점 SEM(Scanning Electron Microscope) 분석결과이고, 우측은 TEM 분석결과이며, 상측은 MQW에 그래핀 양자점(GQD)이 없는 경우이고, 하측은 MQW에 양자점이 잘 형성되어 있는 경우이다.
도 5는 그래핀 양자점 적용유무에 따른 3차원 발광소자의 발광 특성을 나타낸 것으로, 도 5(a)는 GQD-LED(Light Emitting Diode)의 PL 분석결과로서, 그래핀 양자점의 유무 및 형성위치에 따라 PL 특성이 달라졌고, 광증폭 특성으로 인해 MQW(내부)와 p-GaN(표면) 양쪽 모두에 양자점이 채용된 구조가 다른 3가지 경우(표면만 형성된 경우, 내부만 형성된 경우, 양쪽 모두 형성되지 않은 경우)에 비해 발광특성이 월등히 우수하였다. 도 5(b)는 GQD-LED의 EL(electroluminescence) 분석결과로서, 마찬가지로 그래핀 양자점의 유무 및 형성위치에 따라 EL 특성이 달라졌고, 광증폭 특성으로 인해 MQW와 p-GaN 양쪽 모두에 양자점이 채용된 구조가 발광특성이 월등히 우수하였다.
도 6은 그래핀 양자점 3차원 발광소자구조의 광증폭 특성을 나타낸 것으로, 도 6(a)는 GQD-LED의 전류-전압((I-V) 분석결과로서, 그래핀 양자점의 크기에 따라 I-V 특성이 달라졌고, MQW와 p-GaN 양쪽 모두에 양자점이 채용된 구조가 전기적 특성이 우수하였다. 도 6(b)는 GQD-LED의 광출력(optical output power) 분석결과로서, 그래핀 양자점의 크기에 따라 광출력 특성이 달라졌고, 광증폭 특성으로 인해 MQW와 p-GaN 양쪽 모두에 양자점이 채용된 구조가 광파워 전기적 특성이 우수하였다.

Claims (13)

  1. 제1도전형 반도체 베이스층;
    제1도전형 반도체 베이스층 상에 배치되고, 내부로부터 외부로 순차적으로 제1도전형 반도체 코어, 활성층 및 제2도전형 반도체층을 포함하는 복수의 나노와이어; 및
    나노와이어의 표면 및 내부 중 적어도 한쪽 또는 양쪽 모두에 배치되는 그래핀 양자점 코팅층을 포함하는 발광소자.
  2. 제1항에 있어서,
    그래핀 양자점의 평균 크기는 100 nm 이하인 발광소자.
  3. 제1항에 있어서,
    전체 그래핀 양자점 중 90% 이상이 균일한 입자 크기를 갖는 발광소자.
  4. 제1항에 있어서,
    제1도전형 반도체 베이스층 및 제1도전형 반도체 코어는 n-GaN을 포함하는 발광소자.
  5. 제1항에 있어서,
    제2도전형 반도체층은 p-GaN을 포함하는 발광소자.
  6. 제1항에 있어서,
    활성층은 다중 양자우물 구조를 갖는 발광소자.
  7. 제6항에 있어서,
    그래핀 양자점 코팅층은 다중 양자우물 구조에 배치되는 발광소자.
  8. 제1도전형 반도체 베이스층을 형성하는 단계;
    제1도전형 반도체 베이스층 상에, 내부로부터 외부로 순차적으로 제1도전형 반도체 코어, 활성층 및 제2도전형 반도체층을 포함하는 복수의 나노와이어를 형성하는 단계; 및
    나노와이어의 표면 및 내부 중 적어도 한쪽 또는 양쪽 모두에 그래핀 양자점 코팅층을 형성하는 단계를 포함하는 발광소자 제조방법.
  9. 제8항에 있어서,
    그래핀 양자점 코팅층은 스프레이 코팅을 통해 형성하는 발광소자 제조방법.
  10. 제8항에 있어서,
    그래핀 양자점 코팅층을 나노와이어 표면에 형성하는 경우, 나노와이어 형성 후에 그래핀 양자점 코팅층을 형성하는 발광소자 제조방법.
  11. 제8항에 있어서,
    그래핀 양자점 코팅층을 나노와이어 내부에 형성하는 경우, 나노와이어를 형성하는 과정에서 제1도전형 반도체 코어 형성 후 및 활성층 형성 후 중 적어도 한번 그래핀 양자점 코팅층을 형성하는 발광소자 제조방법.
  12. 제8항에 있어서,
    그래핀 양자점 코팅층을 형성하기 전에, 액체 속에 포함된 특정 크기의 그래핀 양자점을 걸러내기 위해, 분자량의 변화에 따라 물질 투과를 제어하는 맴브레인 필터링 공정을 수행하는 발광소자 제조방법.
  13. 제12항에 있어서,
    맴브레인 필터링 공정은 투석 공정인 발광소자 제조방법.
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