KR20190117122A - Membrane Gate FET device and mehtod of fabricating the same - Google Patents

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Abstract

An objective of the present invention is to provide a membrane gate FET device based on a low-temperature process and a manufacturing method thereof. The manufacturing method of a membrane gate FET device comprises: a step of forming a pair of metal-silicon joining regions separated from each other and arranged on a silicon substrate; a step of forming an oxide trench pattern on the silicon substrate to cover at least a portion of the metal-silicon joining regions and expose a gap between the pair of metal-silicon joining regions; a step of doping impurities in the device layer and performing a heat treatment on a silicon-on-insulator (SOI) wafer on which a handle layer, a buried oxide layer, and the device layer are sequentially arranged; a step of arranging the oxide trench pattern and the device layer in an upper space between the pair of metal-silicon joining regions to come in contact with each other and then bonding the oxide trench pattern and the device layer to be vacuum-insulated; a step of sequentially removing the handle layer and the buried oxide layer from the SOI wafer after the bonding; a step of patterning the device layer to form a membrane gate; and a step of forming a metal wire on the oxide trench pattern or the membrane gate.

Description

멤브레인 게이트 FET 소자 및 그 제조방법{Membrane Gate FET device and mehtod of fabricating the same}Membrane Gate FET device and mehtod of fabricating the same

본 발명은 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 멤브레인 게이트 FET 소자 및 그 제조방법에 관한 것이다.The present invention relates to a device and a method of manufacturing the same, and more particularly to a membrane gate FET device and a method of manufacturing the same.

전계효과 트랜지스터(Field Effect Transistor; FET)는 게이트 전극에 전압을 걸어 채널의 전기장에 의하여 전자 또는 양공이 흐르는 관문이 생기게 하는 원리로 소스, 드레인의 전류를 제어하는 트랜지스터이다. 최근 고성능의 트랜지스터 구현을 위해서 낮은 열 버짓(thermal budget)의 제조 공정이 필수적으로 요구되고 있다. Field Effect Transistors (FETs) are transistors that control the current of a source and a drain by applying a voltage to a gate electrode to generate a gate through which electrons or holes flow due to an electric field of a channel. Recently, a low thermal budget manufacturing process is required for high performance transistor implementation.

1. 한국 특허 공개 공보 KR20070039966A (2007-04-13)1. Korean Patent Publication No. KR20070039966A (2007-04-13)

본 발명은 저온 공정 기반의 멤브레인 게이트 FET 소자 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to provide a low-temperature process-based membrane gate FET device and a method of manufacturing the same. However, these problems are exemplary, and the scope of the present invention is not limited thereby.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 멤브레인 게이트 FET 소자의 제조방법을 제공한다. 상기 멤브레인 게이트 FET 소자의 제조방법은 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계; 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 산화물 트렌치 패턴을 형성하는 단계; 핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계; 상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계; 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하는 단계; 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계; 및 상기 산화물 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계;를 포함한다. Provided is a method of manufacturing a membrane gate FET device according to an aspect of the present invention for solving the above problems. The method of manufacturing a membrane gate FET device includes forming a pair of metal-silicon junction regions disposed on a silicon substrate spaced apart from each other; Forming an oxide trench pattern on the silicon substrate to cover at least a portion of the metal-silicon junction region and to expose between the pair of metal-silicon junction regions; Doping and thermally treating impurities in the silicon on insulator (SOI) wafer having a handle layer, a buried oxide layer, and a device layer sequentially disposed thereon; Placing and bonding the oxide trench pattern and the device layer to be in contact with each other so as to be vacuum-insulated into an upper space between the pair of metal-silicon junction regions; Sequentially removing the handle layer and the buried oxide layer from the SOI wafer after the bonding; Patterning the device layer to form a membrane gate; And forming a metal wire on the oxide trench pattern or the membrane gate.

상기 멤브레인 게이트 FET 소자의 제조방법에서, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮을 수 있다. In the method of manufacturing the membrane gate FET device, the process temperature for forming the pair of metal-silicon junction regions on the silicon substrate may be lower than the process temperature for doping impurities and heat treatment of the device layer.

상기 멤브레인 게이트 FET 소자의 제조방법에서, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하일 수 있다. In the method of manufacturing the membrane gate FET device, a process temperature for forming the pair of metal-silicon junction regions on the silicon substrate may be 400 ° C. or less.

상기 멤브레인 게이트 FET 소자의 제조방법에서, 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계는 상기 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계 이전에 수행될 수 있다. In the method of manufacturing the membrane gate FET device, the step of doping the impurity and heat treatment to the device layer may be performed prior to the bonding step after the oxide trench pattern and the device layer to be in contact with each other.

상기 멤브레인 게이트 FET 소자의 제조방법에서, 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함할 수 있다. In the method of manufacturing the membrane gate FET device, the bonding of the oxide trench pattern and the device layer to be in contact with each other and then bonding may include performing an annealing while performing a vacuum purge and applying pressure after performing plasma treatment on all of the contact surfaces which are in contact with each other. It may include the step.

상기 과제를 해결하기 위한 본 발명의 일 관점에 의한 멤브레인 게이트 FET 소자를 제공한다. 상기 멤브레인 게이트 FET 소자는 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역; 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 산화물 트렌치 패턴; 상기 산화물 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 산화물 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트;및 상기 산화물 트렌치 패턴 또는 상기 멤브레인 게이트 상에 형성된 금속 배선;을 포함한다. Provided is a membrane gate FET device according to an aspect of the present invention for solving the above problems. The membrane gate FET device comprises a pair of metal-silicon junction regions disposed spaced apart from each other on a silicon substrate; An oxide trench pattern covering at least a portion of the metal-silicon junction region on the silicon substrate and exposing between the pair of metal-silicon junction regions; And a membrane gate disposed to cover the trench space on the oxide trench pattern to be vacuum-insulated into the trench space of the oxide trench pattern; and a metal wiring formed on the oxide trench pattern or the membrane gate.

상기 멤브레인 게이트 FET 소자에서, 상기 멤브레인 게이트는 상기 산화물 트렌치 패턴과 서로 맞닿도록 배치한 후 본딩된 SOI 웨이퍼의 소자층을 패터닝하여 구현될 수 있다.In the membrane gate FET device, the membrane gate may be implemented by placing the membrane gate in contact with the oxide trench pattern and then patterning a device layer of the bonded SOI wafer.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 저온 공정 기반의 멤브레인 게이트 FET 소자 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to one embodiment of the present invention made as described above, it is possible to implement a low-temperature process-based membrane gate FET device and a method of manufacturing the same. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 멤브레인 게이트 FET 소자의 제조방법을 순차적으로 도해하는 순서도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 멤브레인 게이트 FET 소자의 제조방법의 각 단계를 도해하는 도면들이다.
도 10은 최종 구현된 저온 기반 멤브레인 게이트 FET 소자의 광학 평면 이미지를 촬영한 사진이다.
도 11은 최종 구현된 저온 기반 멤브레인 게이트 FET 소자의 FIB-TEM 단면 이미지이다. 1 is a flowchart sequentially illustrating a method of manufacturing a membrane gate FET device according to an embodiment of the present invention.
2 to 9 are diagrams illustrating each step of a method of manufacturing a membrane gate FET device according to an embodiment of the present invention.
FIG. 10 is a photograph of an optical plane image of a finally implemented low temperature based membrane gate FET device. FIG.
FIG. 11 is an FIB-TEM cross-sectional image of a finally implemented low temperature based membrane gate FET device. FIG.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면에서 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various different forms, the following examples are intended to complete the disclosure of the present invention, the scope of the invention to those of ordinary skill It is provided to inform you completely. In addition, in the drawings, at least some of the components may be exaggerated or reduced in size. Like numbers in the drawings refer to like elements.

도 1은 본 발명의 일 실시예에 따른 멤브레인 게이트 FET 소자의 제조방법을 순차적으로 도해하는 순서도이다. 1 is a flowchart sequentially illustrating a method of manufacturing a membrane gate FET device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 멤브레인 게이트 FET 소자의 제조방법은 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계(S100); 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 산화물 트렌치 패턴을 형성하는 단계(S200); 핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계(S300); 상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계(S400); 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하고, 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계(S500); 및 상기 산화물 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계(S600);를 포함한다. 상기 모든 단계들은 공정 온도가 400℃ 이하에서 수행되는 것을 특징으로 한다. Referring to FIG. 1, a method of manufacturing a membrane gate FET device according to an embodiment of the present invention may include forming a pair of metal-silicon junction regions spaced apart from each other on a silicon substrate (S100); Forming an oxide trench pattern on the silicon substrate to cover at least a portion of the metal-silicon junction region and to expose the pair of metal-silicon junction regions (S200); Doping and thermally treating an impurity in the device layer in a silicon on insulator (SOI) wafer having a handle layer, a buried oxide layer, and a device layer sequentially disposed (S300); Arranging the oxide trench pattern and the device layer to be in contact with each other so as to be vacuum-insulated into an upper space between the pair of metal-silicon junction regions (S400); Sequentially removing the handle layer and the buried oxide layer from the SOI wafer after the bonding, and patterning the device layer to form a membrane gate (S500); And forming a metal wire on the oxide trench pattern or the membrane gate (S600). All the above steps are characterized in that the process temperature is carried out below 400 ℃.

상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮을 수 있다. 예를 들어, 상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하일 수 있다. The process temperature of forming the pair of metal-silicon junction regions on the silicon substrate may be lower than the process temperature of doping impurities into the device layer and performing heat treatment. For example, a process temperature for forming the pair of metal-silicon junction regions on the silicon substrate may be 400 ° C. or less.

상기 소자층에 불순물을 도핑하고 열처리를 하는 단계(S300)는 상기 상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계(S400) 이전에 수행될 수 있다. Doping and thermally treating the device layer with impurities may be performed before arranging the oxide trench pattern and the device layer to contact each other, and then bonding the device layer.

상기 산화물 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계(S400)는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함할 수 있다. Placing and bonding the oxide trench pattern and the device layer to be in contact with each other (S400) may include performing annealing while performing a vacuum purge and applying pressure after performing a plasma treatment on all the contact surfaces in contact with each other. .

이하에서는 각 단계들을 도 2 내지 도 9를 참조하여 상세하게 설명한다. Hereinafter, each step will be described in detail with reference to FIGS. 2 to 9.

도 2 및 도 3을 참조하면, 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130)을 형성하는 단계(S100)를 수행한다. 2 and 3, a step (S100) of forming a pair of metal-silicon junction regions 130 spaced apart from each other on the silicon substrate 110 is performed.

먼저, 도 2를 참조하면, 금속-실리콘 접합(Shottky Junction) 영역을 개방(open)하는 공정이 수행된다. 실리콘 기판(110)은, 예를 들어, n-타입의 실리콘 기판일 수 있으며, 낮은 면저항을 가지는 것이 바람직하다. 클리닝 공정을 수행한 실리콘 기판(110) 상에 실리사이드 블로킹 산화막을 증착한 후, 실리사이드 정션 영역을 오픈하는 포토리소그래피 공정으로 실리사이드 블로킹 산화막 패턴(120)을 형성한다. First, referring to FIG. 2, a process of opening a metal-silicon junction region is performed. The silicon substrate 110 may be, for example, an n-type silicon substrate, and preferably has a low sheet resistance. After depositing the silicide blocking oxide film on the silicon substrate 110 on which the cleaning process is performed, the silicide blocking oxide film pattern 120 is formed by a photolithography process of opening the silicide junction region.

계속하여, 도 3을 참조하면, 금속-실리콘 접합(Shottky Junction)을 구현한다. 실리사이드를 형성하기 위한 전세정을 수행한 후에, 금속층을 형성한다. 상기 금속층은, 예를 들어, 스퍼터링 공정으로 구현된 Ni/TiN 금속층을 포함할 수 있다. 상기 금속층을 형성한 후에 RTP 공정으로 열을 인가하여 실리사이드(예를 들어, 니켈 실리사이드)를 구현함으로써, 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130)을 형성한다. 상기 RTP 공정 온도는 400℃ 이하로 수행되는 것이 바람직하다. 본 실시예에서는 금속-실리콘 접합(Shottky Junction)으로서 낮은 열처리 하에서 상변이가 가능하며 접촉 저항이 낮은 니켈 실리사이드를 채택하며, 금속-실리콘 접합(Shottky Junction)을 먼저 형성하여 게이트 영역과의 오버랩(overlap)을 충분히 확보하는 방법을 채택한다. 계속하여, 실리사이드 반응에 참여하지 않은 금속층을 제거하고, 실리사이드 블로킹 산화막 패턴(120)을 제거한다. Continuing with reference to FIG. 3, a metal-silicon junction is implemented. After pre-cleaning to form the silicide, a metal layer is formed. The metal layer may include, for example, a Ni / TiN metal layer implemented by a sputtering process. After forming the metal layer, heat is applied in an RTP process to implement silicide (for example, nickel silicide) to form a pair of metal-silicon junction regions 130 spaced apart from each other on the silicon substrate 110. do. The RTP process temperature is preferably carried out below 400 ℃. In this embodiment, as the metal-silicon junction (Shottky Junction), the phase change is possible under low heat treatment and adopts low-resistance nickel silicide, the metal-silicon junction (Shottky Junction) is formed first to overlap with the gate region Adopt a method to ensure sufficient). Subsequently, the metal layer not participating in the silicide reaction is removed, and the silicide blocking oxide film pattern 120 is removed.

도 4를 참조하면, 실리콘 기판(110) 상에 상기 금속-실리콘 접합 영역(130)의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이를 노출시킬 산화물 트렌치 패턴(200)을 형성하는 단계(S200)를 수행한다. Referring to FIG. 4, an oxide trench pattern 200 is formed on a silicon substrate 110 to cover at least a portion of the metal-silicon junction region 130 and to expose the pair of metal-silicon junction regions 130. Forming step (S200) is performed.

구체적으로, 산화물 트렌치 패턴(200)은 금속-실리콘 접합 영역(130)의 적어도 일부를 덮는 제 1 산화물 패턴(210)과 한 쌍의 금속-실리콘 접합 영역(130) 사이를 가로지르는 제 2 산화물 패턴(220)을 포함한다. 한 쌍의 금속-실리콘 접합 영역(130) 사이의 상부 공간(250)은 최종 구조에서 진공 트렌치(vacuum trench)를 구성할 수 있다. 상기 진공 트렌치는 전계 효과를 감안하여 1000Å 깊이 이내로 형성할 수 있다. Specifically, the oxide trench pattern 200 includes a second oxide pattern crossing between the first oxide pattern 210 covering at least a portion of the metal-silicon junction region 130 and the pair of metal-silicon junction regions 130. 220. The upper space 250 between the pair of metal-silicon junction regions 130 may constitute a vacuum trench in the final structure. The vacuum trench may be formed within a depth of 1000 kV in consideration of the electric field effect.

산화물 트렌치 패턴(200)은, 예를 들어, 플라즈마 강화 계열의 증착 공정으로 산화물 레이어를 형성한 후에 상기 진공 트렌치(vacuum trench)에 해당하는 영역을 오픈하는 포토레지스트 패턴을 형성하고 산화물 레이어를 식각하여 구현할 수 있다. 이 때, 제 2 산화물 패턴(220)은 후속 공정의 세정에 의한 니켈 실리사이드의 손상을 방지하기 위하여 상기 산화물 레이어를 전부 식각하지 않고 일부(예를 들어, 100Å 이하의 두께를 가지는 일부) 잔존하도록 식각하여 구현한 것이다. 즉, 진공 트렌치(vacuum trench)을 건식 식각 공정으로 형성함에 있어서, 실리콘 채널의 보호를 위해 산화물을 100Å 이하로 남긴 것이 제 2 산화물 패턴(220)이다. 후속 공정에서 실리콘 채널을 보호하는 잔류 산화물인 제 2 산화물 패턴(220)을 습식 스트립(wet strip)하여 순수한 진공 게이트(vacuum gate)를 구현할 수 있다. 제 2 산화물 패턴(220)을 제거하는 용매로서 HF 희석액을 사용하여 전면 제거할 수 있다. The oxide trench pattern 200 may be formed by, for example, forming an oxide layer through a plasma-enhanced deposition process, forming a photoresist pattern that opens a region corresponding to the vacuum trench, and etching the oxide layer. Can be implemented. At this time, the second oxide pattern 220 is etched so that the oxide layer is partially etched (for example, a portion having a thickness of 100 μm or less) without being etched in order to prevent damage to the nickel silicide by cleaning of subsequent processes. Is implemented. That is, in forming a vacuum trench in a dry etching process, the second oxide pattern 220 may leave an oxide less than or equal to 100 Pa to protect the silicon channel. In a subsequent process, the second oxide pattern 220, which is a residual oxide protecting the silicon channel, may be wet stripped to implement a pure vacuum gate. The entire surface of the second oxide pattern 220 may be removed using a dilute HF solution.

도 5를 참조하면, 핸들층(미도시, handle layer), 매립 산화층(320, Buried Oxide layer) 및 소자층(310, device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층(310)에 불순물을 도핑하고 열처리를 하는 단계(S300)를 수행한다. 소자층(310)은 실리콘을 포함하는 층이다. SOI 웨이퍼를 이용하여 게이트 영역을 도핑한다. Referring to FIG. 5, the device layer in a silicon on insulator (SOI) wafer in which a handle layer, a buried oxide layer 320, and a device layer 310 are sequentially disposed. Doping the impurities 310 and performing a heat treatment (S300). The device layer 310 is a layer containing silicon. The gate region is doped using an SOI wafer.

구체적으로 살펴보면, SOI 웨이퍼를 전세정한 후에, 열산화막(350)을 100Å 이내의 두께로 형성한다. 소자층(310)의 두께는 예를 들어 500 내지 3000Å일 수 있으며, 최종적인 실리콘 멤브레인 게이트 두께는 1000Å 이내로 최적화될 수 있다. 소자층(310)에, 예를 들어, p 타입 불순물을 고농도로 도핑하고 활성화 RTP 처리를 할 수 있다. 실리콘 멤브레인 게이트로 사용될 개별적인 SOI 웨이퍼의 소자층에 고농도의 도핑 및 열처리를 먼저 진행하므로 고온의 도펀트 활성화 처리가 가능하다. Specifically, after pre-cleaning the SOI wafer, the thermal oxide film 350 is formed to a thickness of 100 kPa or less. The thickness of the device layer 310 may be, for example, 500 to 3000 kPa, and the final silicon membrane gate thickness may be optimized to within 1000 kPa. For example, the device layer 310 may be doped with a high concentration of p-type impurities and subjected to an active RTP treatment. High concentration doping and heat treatment are first performed on the element layers of individual SOI wafers to be used as silicon membrane gates, thereby enabling high temperature dopant activation.

도 6을 참조하면, 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이의 상부 공간(250)으로 진공 절연되도록 상기 산화물 트렌치 패턴(210)과 상기 소자층(310)을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계(S400)를 수행한다. 즉, 웨이퍼와 웨이퍼를 용융 본딩(fusion bonding)하는 공정을 수행한다. Referring to FIG. 6, after the oxide trench pattern 210 and the device layer 310 are disposed to be in contact with each other to be vacuum-insulated into the upper space 250 between the pair of metal-silicon junction regions 130. Bonding (S400) is performed. That is, a process of fusion bonding the wafer and the wafer is performed.

구체적으로, SOI 웨이퍼의 열산화막(350)을 습식 제거한 후에 전세정한 후, 서로 맞닿는 접촉면인 산화물 트렌치 패턴(210)과 소자층(310)을 모두 산소 플라즈마 처리를 수행하고 웨이퍼 본딩 공정을 진행한다. 웨이퍼 본딩 공정은, 예를 들어, 진공 퍼지를 수행하고 350℃ 미만의 어닐링과 수 kN의 압력을 인가함으로써 구현된다. 산화물과 산화물의 본딩은 고온이지만, 본 실시예에서는 본질적으로 실리콘과 산화물의 본딩을 적용하므로, 상기 웨이퍼 본딩의 공정 온도는 200 내지 400℃의 저온이며, 특히, 금속-실리콘 접합(Shottky Junction) 영역의 재형성(Re-formation)을 최소화하기 위해 본딩 온도를 350℃로 최적화할 수 있다. Specifically, after the thermal oxide film 350 of the SOI wafer is wet-removed and then pre-cleaned, both the oxide trench pattern 210 and the device layer 310, which are in contact with each other, are subjected to oxygen plasma treatment and the wafer bonding process is performed. The wafer bonding process is implemented, for example, by performing a vacuum purge and applying annealing below 350 ° C. and a pressure of several kN. Although the bonding of oxides and oxides is high temperature, in this embodiment essentially applying bonding of silicon and oxides, the process temperature of the wafer bonding is low temperature of 200 to 400 ° C., in particular, the metal-silicon junction region The bonding temperature can be optimized to 350 ° C. to minimize re-formation of the material.

한편, 웨이퍼 본딩 전처리 단계로서, SOI 웨이퍼의 열산화막(350)을 제거한 다음 SOI 웨이퍼는 친수 표면(Hydrophilic surface) 상태를 유지하기 위해 SC1 세정을 진행할 수도 있다. 그러나, 금속-실리콘 접합 영역(130)이 형성된 기판은 실리사이드 손상을 방지하기 위해 SC1 세정을 진행하지 않는다. 웨이퍼 본딩 전처리 마지막 단계로서, 앞에서 설명한 것처럼, 서로 맞닿는 접촉면인 산화물 트렌치 패턴(210)과 소자층(310)을 모두 산소 플라즈마 처리를 수행할 수 있으며, 플라즈마 처리 조건은 산소 분위기 하에서 2분 이내일 수 있다. Meanwhile, as the wafer bonding pretreatment step, after removing the thermal oxide film 350 of the SOI wafer, the SOI wafer may be SC1 cleaned to maintain a hydrophilic surface state. However, the substrate on which the metal-silicon junction region 130 is formed does not undergo SC1 cleaning to prevent silicide damage. As a final step of the wafer bonding pretreatment, as described above, both the oxide trench pattern 210 and the element layer 310, which are in contact with each other, may be subjected to oxygen plasma treatment, and the plasma treatment conditions may be within 2 minutes under an oxygen atmosphere. have.

도 7 및 도 8을 참조하면, 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하고, 상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계(S500)를 수행한다. 7 and 8, after the bonding, the handle layer and the buried oxide layer are sequentially removed from the SOI wafer, and the device layer is patterned to form a membrane gate (S500).

먼저, 도 7을 참조하면, 상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층을 후면 그라인딩 공정으로 제거할 수 있다. 웨이퍼 본딩이 완료된 후 1시간 이내에 SOI 웨이퍼의 핸들층을 그라인딩 공정으로 제거하는 것이 바람직하다. SOI 웨이퍼의 휨(warpage)로 인한 분리(de-bonding) 현상을 방지하기 위함이다. 그라인딩 공정은 핸들층인 실리콘이 30㎛ 정도 잔류하는 수준에서 종료된다. 이는 후속의 에치백 공정의 스트레스를 최소화하기 위함이다. 잔류하는 핸들층인 실리콘은 에치백 공정으로 제거될 수 있다. First, referring to FIG. 7, after the bonding, the handle layer may be removed from the SOI wafer by a back grinding process. It is desirable to remove the handle layer of the SOI wafer by the grinding process within one hour after the wafer bonding is completed. This is to prevent de-bonding due to warpage of the SOI wafer. The grinding process is terminated at the level where the handle layer of silicon remains about 30 mu m. This is to minimize the stress of the subsequent etch back process. The remaining handle layer, silicon, can be removed by an etch back process.

계속하여, 상기 매립 산화층(320)은 습식 스트립(wet strip) 공정으로 제거될 수 있다. SOI 웨이퍼의 매립 산화층(320)은 HF 희석액을 이용하여 전면 습식 식각을 진행하여 단결정의 실리콘 단일층만을 실리콘 기판(110)에 최종 전사한다. Subsequently, the buried oxide layer 320 may be removed by a wet strip process. The buried oxide layer 320 of the SOI wafer undergoes full wet etching using a HF diluent to finally transfer only a single crystal silicon single layer to the silicon substrate 110.

도 8을 참조하면, 소자층(310)을 패터닝하여 멤브레인 게이트(310a)를 형성한다. 상기 전사된 실리콘 멤브레인층을 패터닝하여 FET의 게이트를 형성하고 진공을 유지한다. 멤브레인 게이트(310a)와 실리콘 기판(110) 사이는 진공으로 유지된 공간이 배치되어 진공 절연(vacuum insulation)이 형성된다. Referring to FIG. 8, the device layer 310 is patterned to form a membrane gate 310a. The transferred silicon membrane layer is patterned to form a gate of the FET and maintain a vacuum. A space maintained in vacuum is disposed between the membrane gate 310a and the silicon substrate 110 to form vacuum insulation.

도 9를 참조하면, 산화물 트렌치 패턴(210a) 및/또는 멤브레인 게이트(310a) 상에 금속 배선(600)을 형성하는 단계(S600)를 수행한다. 구체적으로, 금속 배선을 위한 콘택(contact) 영역을 개방하고, 금속 리프트-오프(lift-off)용 포토리소그래피 공정을 진행한다. 직진성이 좋은 전자빔 증착 (E-beam Evaporator) 장비를 이용하여 접착층 및 금속층을 증착할 수 있다. 일 예로, 본 실시예에서는 Cr/Au 스택으로 구성될 수 있다. Referring to FIG. 9, a step (S600) of forming a metal interconnection 600 on the oxide trench pattern 210a and / or the membrane gate 310a is performed. Specifically, a contact region for metal wiring is opened, and a photolithography process for metal lift-off is performed. The adhesion layer and the metal layer may be deposited using an e-beam evaporator device having good linearity. For example, in the present embodiment, it may be configured as a Cr / Au stack.

도 9에 도시된 멤브레인 게이트 FET 소자는 실리콘 기판(110)에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역(130); 상기 실리콘 기판(110) 상에 상기 금속-실리콘 접합 영역(130)의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역(130) 사이를 노출시킬 산화물 트렌치 패턴(210a); 상기 산화물 트렌치 패턴(210a)의 트렌치 공간(250)으로 진공 절연되도록 상기 산화물 트렌치 패턴(210a) 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트(310a);및 상기 산화물 트렌치 패턴(210a) 또는 상기 멤브레인 게이트(310a) 상에 형성된 금속 배선(600);을 포함한다. 상기 멤브레인 게이트(310a)는 상기 산화물 트렌치 패턴(210a)과 서로 맞닿도록 배치한 후 본딩된 SOI 웨이퍼의 소자층을 패터닝하여 구현될 수 있다.The membrane gate FET device shown in FIG. 9 includes a pair of metal-silicon junction regions 130 disposed spaced apart from each other on a silicon substrate 110; An oxide trench pattern 210a covering at least a portion of the metal-silicon junction region 130 on the silicon substrate 110 and exposing the pair of metal-silicon junction regions 130; A membrane gate 310a disposed on the oxide trench pattern 210a to cover the trench space so as to be vacuum-insulated into the trench space 250 of the oxide trench pattern 210a; and the oxide trench pattern 210a or the And a metal wire 600 formed on the membrane gate 310a. The membrane gate 310a may be implemented by arranging the device layer of the bonded SOI wafer after arranging the membrane gate 310a to contact the oxide trench pattern 210a.

도 10은 최종 구현된 저온 기반 멤브레인 게이트 FET 소자의 광학 평면 이미지를 촬영한 사진이다. 도 10을 참조하면, 소자 중앙부의 연두색 영역이 진공 갭(vacuum gap)을 갖는 멤브레인 게이트 영역에 해당한다. 한편, 소스와 드레인 사이의 검은색 영역은 금속-실리콘 접합 영역에 해당한다. FIG. 10 is a photograph of an optical plane image of a finally implemented low temperature based membrane gate FET device. FIG. Referring to FIG. 10, the lime green region at the center of the device corresponds to a membrane gate region having a vacuum gap. On the other hand, the black region between the source and the drain corresponds to the metal-silicon junction region.

도 11은 최종 구현된 저온 기반 멤브레인 게이트 FET 소자의 FIB-TEM 단면 이미지이다. 도 11을 참조하면, 금속 정션(metal juction) 및 진공 갭(vacuum gap), 실리콘 멤브레인 구조를 확인할 수 있다. FIG. 11 is an FIB-TEM cross-sectional image of a finally implemented low temperature based membrane gate FET device. FIG. Referring to FIG. 11, a metal juction, a vacuum gap, and a silicon membrane structure may be confirmed.

지금까지 설명한 본 발명의 기술적 사상은 400℃ 이하의 저온(Low Temperature) 반도체 공정 및 용융 웨이퍼 본딩(Fusion Wafer Bonding)을 이용한 FET 소자 제작에 관한 것으로서, 상세하게는 금속-실리콘 접합(Shottky Barrier Junction) 및 멤브레인 게이트 FET 소자의 제조기술을 제공한다. 이는 낮은 열 버짓(Thermal Budget)으로 고성능 트랜지스터 구현을 가능하게 하는 기술로서, 특히, 진공(Vacuum)의 유전율을 갖는 멤브레인 게이트 구조의 FET를 제조할 수 있는 기술을 제공한다.The technical idea of the present invention described so far relates to fabrication of FET devices using a low temperature semiconductor process of 400 ° C. or lower and Fusion Wafer Bonding, and in particular, a metal-silicon junction. And a technique for manufacturing a membrane gate FET device. This technology enables high performance transistor implementations with low thermal budget, and in particular, provides a technique for fabricating a membrane gate structure FET having a dielectric constant of vacuum.

본 발명에서 제안하는 저온 공정 기반 멤브레인 게이트 FET 소자는 고온 공정이 불가능한 제반적 환경 하에서 고성능 FET 성능을 확보 가능하게 하는 소자 제조 방법이다. 이 기술은 일차적으로 하부 소자의 열적 안정성이 필수적인 3차원 Monolithic Stacking 집적기술 등에 상위 소자로서 적용 가능하다. 또한 고온 트랜지스터 공정이 불가능한 특수 복합 소자(예, Active Matrix형 발광부 및 트랜지스터 온-칩 집적) 제작 등에 응용 가능하며, 이종 기판에 전사된 실리콘 상에도 다이렉트(Direct) 방식으로 FET 소자를 구현할 수 있는 등 활용처가 광범위하다. 즉, 저전력, 고성능의 신개념 3차원 소자 집적 기술 및 디스플레이, 유연소자(Flexible Device), 바이오 진단기기 등 산업 전반에 영향을 미칠 수 있는 근간기술로 활용이 가능하다. The low temperature process-based membrane gate FET device proposed by the present invention is a device manufacturing method capable of securing high performance FET performance in a general environment where high temperature processing is impossible. This technique can be applied as an upper level device to three-dimensional monolithic stacking integrated technology, which requires thermal stability of a lower device. In addition, it can be applied to the production of special composite devices (eg, active matrix light emitting unit and transistor on-chip integration) that cannot be processed at high temperature transistor, and can also implement FET devices directly on silicon transferred to dissimilar substrates. It is widely used. In other words, it can be used as a low-power, high-performance new concept 3D device integration technology and a fundamental technology that can affect the entire industry, such as a display, a flexible device, and a bio diagnostic device.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

110 : 실리콘 기판
130 : 금속-실리콘 접합 영역
210, 210a : 산화물 트렌치 패턴
250 : 트렌치 공간
310a : 멤브레인 게이트
600 : 금속 배선110: silicon substrate
130: metal-silicon junction region
210, 210a: oxide trench pattern
250: trench space
310a: membrane gate
600: metal wiring

Claims (7)

실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계;
상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴을 형성하는 단계;
핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계;
상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계;
상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하는 단계;
상기 소자층을 패터닝하여 멤브레인 게이트를 형성하는 단계; 및
상기 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계;
를 포함하는, 멤브레인 게이트 FET 소자의 제조방법.Forming a pair of metal-silicon junction regions spaced apart from each other on a silicon substrate;
Forming a trench pattern on the silicon substrate to cover at least a portion of the metal-silicon bond region and to expose between the pair of metal-silicon bond regions;
Doping and thermally treating impurities in the silicon on insulator (SOI) wafer having a handle layer, a buried oxide layer, and a device layer sequentially disposed thereon;
Bonding the trench pattern and the device layer to be in contact with each other to be vacuum-insulated into an upper space between the pair of metal-silicon bonding regions and then bonding them;
Sequentially removing the handle layer and the buried oxide layer from the SOI wafer after the bonding;
Patterning the device layer to form a membrane gate; And
Forming a metal wiring on the trench pattern or the membrane gate;
Method of manufacturing a membrane gate FET device comprising a. 제 1 항에 있어서,
상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮은 것을 특징으로 하는,
멤브레인 게이트 FET 소자의 제조방법.The method of claim 1,
The process temperature for forming the pair of metal-silicon junction regions on the silicon substrate is lower than the process temperature for doping impurities and heat treatment of the device layer,
Method of manufacturing a membrane gate FET device. 제 2 항에 있어서,
상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하인 것을 특징으로 하는,
멤브레인 게이트 FET 소자의 제조방법.The method of claim 2,
The process temperature for forming the pair of metal-silicon junction regions on the silicon substrate is characterized in that less than 400 ℃,
Method of manufacturing a membrane gate FET device. 제 1 항에 있어서,
상기 소자층에 불순물을 도핑하고 열처리를 하는 단계는 상기 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계 이전에 수행하는 것을 특징으로 하는,
멤브레인 게이트 FET 소자의 제조방법.The method of claim 1,
Doping an impurity in the device layer and performing a heat treatment may be performed before arranging the trench pattern and the device layer to be in contact with each other, and before bonding.
Method of manufacturing a membrane gate FET device. 제 1 항에 있어서,
상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함하는,
멤브레인 게이트 FET 소자의 제조방법.The method of claim 1,
Placing the trench pattern and the device layer in contact with each other and then bonding includes performing annealing while performing a vacuum purge and applying pressure after performing plasma treatment on all the contact surfaces which are in contact with each other,
Method of manufacturing a membrane gate FET device. 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역;
상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴;
상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트;및
상기 트렌치 패턴 또는 상기 멤브레인 게이트 상에 형성된 금속 배선;
을 포함하는, 멤브레인 게이트 FET 소자.A pair of metal-silicon junction regions disposed spaced apart from each other on the silicon substrate;
A trench pattern covering at least a portion of the metal-silicon junction region on the silicon substrate and exposing between the pair of metal-silicon junction regions;
A membrane gate disposed to cover the trench space on the trench pattern so as to vacuum insulate into the trench space of the trench pattern; and
A metal wiring formed on the trench pattern or the membrane gate;
Membrane gate FET device comprising a. 제 6 항에 있어서,
상기 멤브레인 게이트는 상기 트렌치 패턴과 서로 맞닿도록 배치한 후 본딩된 SOI 웨이퍼의 소자층을 패터닝하여 구현된 것을 특징으로 하는,
멤브레인 게이트 FET 소자.



The method of claim 6,
The membrane gate may be implemented by arranging the device layer of the bonded SOI wafer after arranging the membrane gate to be in contact with each other.
Membrane Gate FET Devices.



KR1020180040246A 2018-04-06 2018-04-06 Membrane Gate FET device and mehtod of fabricating the same KR102042819B1 (en)

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KR20070039966A (en) 2004-07-23 2007-04-13 어플라이드 머티어리얼스, 인코포레이티드 Low thermal budget silicon nitride formation for advance transistor fabrication
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