KR101973269B1 - Oxide Semiconductor Thin Film Transistor and Fabricating Method Thereof - Google Patents
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Abstract
본 발명은 고절연성의 금속 산화물 박막을 형성하고 수소 플라즈마 처리를 통하여 선택적으로 활성 영역 및 도전 영역을 형성함으로써 제조된 다양한 구조의 금속 산화물 박막 트랜지스터 및 그 제조 방법을 제공한다. 게이트 전극 영역, 소오스-드레인 전극 영역, 게이트 절연막 및 활성 영역을 모두 동일한 금속 원소 조성을 갖는 금속 산화물로 제조함으로써, 접촉 저항, 금속의 산화, 계면 결함 등의 문제를 해결할 수 있다. 또한, 하나의 기판 상에 여러 개의 박막 트랜지스터를 제조하는 경우 고절연성의 금속 산화물 박막에 의하여 각각의 박막 트랜지스터가 절연되어 소자의 분리를 위한 추가적인 에칭 공정이 불필요하다.The present invention provides a metal oxide thin film transistor having various structures manufactured by forming a highly insulating metal oxide thin film and selectively forming an active region and a conductive region through hydrogen plasma treatment, and a method of manufacturing the same. The problem of contact resistance, oxidation of metal, interface defect, and the like can be solved by making the gate electrode region, the source-drain electrode region, the gate insulating film, and the active region all metal oxide having the same metal element composition. In addition, when a plurality of thin film transistors are fabricated on one substrate, each thin film transistor is insulated by a highly insulating metal oxide thin film, so that an additional etching process for separating the devices is not required.
Description
본 발명은 산화물 반도체 박막 트랜지스터 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 고절연성의 금속 산화물의 일부 영역에 선택적으로 플라즈마 처리를 하여 형성한 반도체 박막 트랜지스터 및 이의 제조 방법에 관한 것이다.The present invention relates to an oxide semiconductor thin film transistor and a method of manufacturing the same, and more particularly, to a semiconductor thin film transistor formed by selectively plasma-treating a portion of a highly insulating metal oxide and a method of manufacturing the same.
최근, 반도체 소자의 활성층 재료로 저온 폴리 실리콘(Low-temperature polycrystalline silicon)이 많이 사용되고 있다. 저온 폴리 실리콘은 화학 기상 증착법(Chemical Vapor Deposition)을 통해 형성되어, 후속 열처리 공정을 통해 결정성을 향상시켜 원하는 소자 동작 특성을 갖도록 한다. 이러한 저온 폴리 실리콘은 LCD 및 OLED와 같은 디스플레이 소자에 많이 사용되고 있다. 그러나 저온 폴리 실리콘은 결정화를 위해 열처리 공정을 필요로 하여, 공정 비용이 상승되고 유연 기판에의 적용에 한계가 존재한다. 따라서, 전기적 특성이 우수하고 공정 단가가 낮으며, 대면적화 공정이 용이한 금속 산화물 반도체가 주목을 받고 있으며, 디스플레이에 적용 되기 시작하고 있다.Recently, low-temperature polycrystalline silicon is widely used as an active layer material of a semiconductor device. The low-temperature polysilicon is formed through chemical vapor deposition (CVD), and the crystallinity is improved through a subsequent heat treatment process so as to have desired device operation characteristics. Such low temperature polysilicon is widely used in display devices such as LCD and OLED. However, low-temperature polysilicon requires a heat treatment process for crystallization, which leads to an increase in the process cost and a limitation in application to flexible substrates. Therefore, metal oxide semiconductors having excellent electrical characteristics, low process cost, and easy surface preparation have attracted attention and are beginning to be applied to displays.
금속 산화물 반도체를 활성화 하기 위한 방법으로, 열처리, 자외선 처리 및 열처리를 결합한 방법, 건식 H2O 처리 방법 등이 있다. 그러나 이러한 방법들은 높은 온도의 열처리, 가혹한 공정 조건 및 오랜 공정 시간을 필요로 한다. 금속 산화물 반도체를 활성층으로 사용하는 박막 트랜지스터의 소자에 금속 전극을 사용할 경우 다음과 같은 문제점들이 존재한다. 금속 산화물 반도체는 별도의 도핑 영역 없이 직접 소오스/드레인 전극과 접촉하게 되어 접촉 저항이 유발될 수 있다. 이러한 접촉 저항은 짧은 채널에서 더욱 두드러진다. 또한 전극을 구성하는 금속은 반도체 내의 산소와 반응하여 산화되고, 이는 전극금속산화물 박막을 형성하게 된다. 이러한 박막 분포는 채널 내의 문턱전압 분포의 균일도에 영향을 주게 된다. 또한, 소오스 전극 및 드레인 전극을 식각하기 위해서는 드라이 에칭 또는 습식 에칭을 적용하여야 한다. 그러나 드라이 에칭의 경우 고가의 진공 장치를 요구하여 제조 비용 증가의 요인이 된다. 반면 습식 에칭은 미세가공정밀도를 저하시키고, 활성층을 구성하는 산화물 반도체에 수분이 흡착되어 소자 특성 저하의 원인이 될 수 있다. Methods for activating the metal oxide semiconductor include a combination of heat treatment, ultraviolet ray treatment and heat treatment, and a dry H 2 O treatment method. However, these methods require high temperature heat treatment, severe process conditions and long process times. There are the following problems when a metal electrode is used for an element of a thin film transistor using a metal oxide semiconductor as an active layer. The metal oxide semiconductor is brought into direct contact with the source / drain electrode without a separate doping region, so that contact resistance can be induced. This contact resistance is more pronounced in short channels. Also, the metal constituting the electrode is oxidized by reacting with oxygen in the semiconductor, which forms an electrode metal oxide thin film. This thin film distribution affects the uniformity of the threshold voltage distribution in the channel. In order to etch the source electrode and the drain electrode, dry etching or wet etching should be applied. However, in the case of dry etching, an expensive vacuum device is required, which causes an increase in manufacturing cost. On the other hand, wet etching lowers microfabrication precision, and moisture may be adsorbed on the oxide semiconductor constituting the active layer, which may cause degradation of device characteristics.
금속 산화물 반도체의 안정적인 소자특성 확보를 위해서 게이트 절연막의 계면은 실리콘 옥사이드로 형성하고 있다. 그러나, 금속 산화물 박막 트랜지스터를 위한 실리콘 옥사이드의 증착 속도가 느리고, 절연막의 정전 용량도 낮다는 문제가 존재한다. 또한, 실리콘 옥사이드를 증착할 때 사용되는 SiH4에 의하여 수소가 금속 산화물 반도체 상에 유입되어 산화물 반도체의 문턱전압 변화를 일으킬 수 있다. In order to secure stable device characteristics of the metal oxide semiconductor, the interface of the gate insulating film is formed of silicon oxide. However, there is a problem that the deposition rate of silicon oxide for the metal oxide thin film transistor is slow and the capacitance of the insulating film is low. In addition, hydrogen may be introduced onto the metal oxide semiconductor by SiH 4 used for depositing silicon oxide, which may cause a change in the threshold voltage of the oxide semiconductor.
따라서, 소자의 특성을 향상시키기 위하여 새로운 산화물 반도체 박막 트랜지스터 구조 및 제조 방법이 요구되고 있다.Therefore, a new oxide semiconductor thin film transistor structure and a manufacturing method are required to improve the characteristics of the device.
따라서, 본 발명이 해결하고자 하는 과제는 에칭으로 인한 산화물 반도체의 손상이 없고 활성영역과 게이트 절연막 사이의 계면 특성이 우수한 박막 트랜지스터 및 그 제조 방법을 제공함에 있다.SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a thin film transistor having no oxide semiconductor damage due to etching and having excellent interfacial characteristics between an active region and a gate insulating film, and a manufacturing method thereof.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다. The technical objects of the present invention are not limited to the technical matters mentioned above, and other technical subjects not mentioned can be clearly understood by those skilled in the art from the following description.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막 트랜지스터를 제공한다. 상기 박막 트랜지스터는 기판, 게이트 전극 영역 및 이의 양측에 배치된 제1 절연 영역들을 구비하고 상기 게이트 전극 영역 및 상기 제1 절연 영역들은 동일한 조성비를 갖는 금속의 산화물이되 상기 제1 절연 영역보다 상기 게이트 전극 영역의 수소 농도가 높은 게이트 전극 산화물층, 상기 게이트 전극 산화물층에 인접하는 게이트 절연 산화물층 및 상기 게이트 절연 산화물층의 상기 게이트 전극 산화물층에 인접하는 면의 반대 면에 인접하고 활성 영역 및 이의 양측에 배치된 제2 절연 영역들을 구비하고 상기 활성 영역 및 상기 제2 절연 영역은 동일한 조성비를 갖는 금속의 산화물이되 상기 제2 절연 영역들보다 상기 활성 영역의 수소 농도가 높은 활성 산화물층을 포함하고, 상기 게이트 전극 산화물층, 상기 게이트 절연 산화물층 및 상기 활성 산화물층은 상기 기판과 평행하게 배치된다. According to an aspect of the present invention, there is provided a thin film transistor. The thin film transistor includes a substrate, a gate electrode region, and first insulating regions disposed on both sides of the substrate, the gate electrode region and the first insulating regions being oxide of a metal having the same composition ratio, A gate electrode oxide layer having a high hydrogen concentration in the electrode region, a gate insulating oxide layer adjacent to the gate electrode oxide layer, and an active region adjacent to an opposite surface of the gate insulating oxide layer adjacent to the gate electrode oxide layer, Wherein the active region and the second insulating region are oxide of a metal having the same composition ratio and include an active oxide layer having a higher hydrogen concentration in the active region than the second insulating regions And the gate electrode oxide layer, the gate insulating oxide layer and the active Storage layer is disposed in parallel with the substrate.
상기 금속 산화물은 인듐, 아연, 갈륨, 알루미늄, 철, 주석, 마그네슘, 칼슘, 실리콘, 게르마늄 또는 그의 혼합물의 산화물일 수 있다.The metal oxide may be an oxide of indium, zinc, gallium, aluminum, iron, tin, magnesium, calcium, silicon, germanium or mixtures thereof.
상기 박막 트랜지스터는 일 실시예에 따라 상기 활성 산화물층은 활성 영역과 상기 제2 절연 영역들 사이에 배치되는 소오스 전극 영역 및 드레인 전극 영역을 더 포함하고, 상기 활성 영역, 상기 제2 절연 영역, 상기 소오스 전극 영역 및 상기 드레인 전극 영역은 동일한 조성비를 갖는 금속의 산화물이되 상기 소오스 전극 영역 및 상기 드레인 전극 영역은 상기 활성 영역보다 높은 수소 이온 농도를 가질 수 있다.According to an embodiment, the active oxide layer further includes a source electrode region and a drain electrode region disposed between the active region and the second insulating regions, and the active region, the second insulating region, The source electrode region and the drain electrode region are metal oxides having the same composition ratio and the source electrode region and the drain electrode region can have a higher hydrogen ion concentration than the active region.
상기 활성 산화물층에 접하고, 소오스 전극 영역, 드레인 전극 영역 및 이들의 사이와 양 측에 배치된 제3 절연 영역들을 구비하는 소오스-드레인 전극 산화물층을 더 포함하고, 상기 소오스 전극 영역, 상기 드레인 전극 영역 및 상기 제3 절연 영역들은 동일한 조성비를 갖는 금속의 산화물이되 상기 소오스 전극 영역 및 상기 드레인 전극 영역은 상기 제3 절연 영역보다 높은 수소 이온 농도를 가질 수 있다.Further comprising a source-drain electrode oxide layer in contact with the active oxide layer and including a source electrode region, a drain electrode region, and third insulating regions disposed between the source electrode region and the drain electrode region and between the source electrode region and the drain electrode region, Region and the third insulating regions are oxide of a metal having the same composition ratio, and the source electrode region and the drain electrode region may have a hydrogen ion concentration higher than that of the third insulating region.
또한 상기 게이트 전극 산화물층, 상기 게이트 절연 산화물층 및 상기 활성 산화물층은 금속 원소들의 조성비가 동일할 수 있다.The gate electrode oxide layer, the gate insulating oxide layer, and the active oxide layer may have the same composition ratio of the metal elements.
상기 과제를 달성하기 위하여 본 발명의 또 다른 측면은 박막 트랜지스터의 제조 방법을 제공한다. According to another aspect of the present invention, there is provided a method of manufacturing a thin film transistor.
상기 박막 트랜지스터의 제조 방법은 제1 절연 금속 산화물 박막을 적층하고 상기 제1 절연 금속 산화물 박막 내의 일부 영역을 선택적으로 수소 플라즈마 처리하여 게이트 전극 영역을 형성하는 동시에 상기 게이트 전극 영역 양측의 제1 절연 영역들을 정의하여 상기 게이트 전극 영역 및 이의 양측에 배치된 상기 제1 절연 영역들을 갖는 게이트 전극 산화물층을 형성하는 단계, 제2 절연 금속 산화물 박막을 적층하여 게이트 절연 산화물층을 형성하는 단계, 제3 절연 금속 산화물 박막을 적층하고 상기 제3 절연 금소 산화물 박막 내의 일부 영역을 선택적으로 수소 플라즈마 처리하여 활성 영역을 형성하는 동시에 활성 영역 양측의 제2 절연 영역들을 정의하여 상기 활성 영역 및 이의 양측에 배치된 상기 제2 절연 영역들을 갖는 활성 산화물층을 형성하는 단계를 포함한다.The method for fabricating a thin film transistor includes depositing a first insulating metal oxide thin film, selectively performing a hydrogen plasma treatment on a part of the first insulating metal oxide thin film to form a gate electrode region, Forming a gate electrode oxide layer having the gate electrode region and the first insulating regions disposed on both sides of the gate electrode region, laminating a second insulating metal oxide thin film to form a gate insulating oxide layer, Depositing a metal oxide thin film on the first insulating gold oxide thin film and selectively forming a second insulating region on both sides of the active region by selectively performing hydrogen plasma treatment on the first insulating nitrogen oxide thin film to form active regions, Forming an active oxide layer having second insulating regions It includes the steps:
본 발명의 일 실시예를 따르면 박막 트랜지스터의 제조 방법은 상기 활성 산화물층의 상기 활성 영역과 상기 제2 절연 영역들이 접하는 일부 영역을 선택적으로 수소 플라즈마 처리하여 소오스 전극 영역 및 드레인 전극 영역을 형성하는 단계를 더 포함할 수 있다.According to an embodiment of the present invention, a method of manufacturing a thin film transistor includes forming a source electrode region and a drain electrode region by selectively performing a hydrogen plasma treatment on a portion of the active oxide layer where the active region and the second insulating regions are in contact with each other, As shown in FIG.
상기 활성 산화물층을 형성하는 단계, 상기 소오스 전극 및 드레인 전극을 형성하는 단계, 상기 게이트 절연 산화물층을 형성하는 단계 및 상기 게이트 전극 산화물층을 형성하는 단계를 순차적으로 수행하여 코플레이너 형의 상부 게이트 박막 트랜지스터를 제조할 수 있다..Forming the active oxide layer, forming the source electrode and the drain electrode, forming the gate insulating oxide layer, and forming the gate electrode oxide layer are sequentially performed to form a coplanar top A gate thin film transistor can be manufactured.
상기 게이트 전극 산화물층을 형성하는 단계, 상기 게이트 절연 산화물층을 형성하는 단계, 상기 활성 산화물층을 형성하는 단계 및 상기 소오스 전극 및 드레인 전극을 형성하는 단계를 순차적으로 수행하여 코플레이너 형의 하부 게이트 박막 트랜지스터를 제조할 수 있다.The step of forming the gate electrode oxide layer, the step of forming the gate insulating oxide layer, the step of forming the active oxide layer, and the step of forming the source electrode and the drain electrode are sequentially performed to form a coplanar- A gate thin film transistor can be manufactured.
본 발명의 또 다른 실시예를 따르면, 상기 박막 트랜지스터의 제조 방법은 제4 절연 금속 산화물 박막을 적층하고 상기 제4 절연 금속 산화물 박막 내의 일부 영역을 선택적으로 수소 플라즈마 처리하여 소오스 전극 및 드레인 전극을 형성함과 동시에 상기 소오스 전극 및 상기 드레인 전극의 사이와 양측의 제3 절연 영역을 정의하여 상기 소오스 전극, 상기 드레인 전극 및 이의 사이와 양측에 배치된 제3 절연 영역을 갖는 소오스-드레인 전극 산화물층을 형성하는 단계를 더 포함할 수 있다.According to another embodiment of the present invention, a method of manufacturing a thin film transistor includes forming a source electrode and a drain electrode by laminating a fourth insulating metal oxide thin film and selectively performing a hydrogen plasma treatment on a part of the fourth insulating metal oxide thin film, And a third insulating region on both sides between the source electrode and the drain electrode and defining a source-drain electrode oxide layer having the source electrode, the drain electrode, and a third insulating region disposed between the source electrode and the drain electrode, The method further comprising:
상기 소오스-드레인 전극 산화물층을 형성하는 단계, 상기 활성 산화물층을 형성하는 단계, 상기 게이트 절연 산화물층을 형성하는 단계 및 상기 게이트 전극 산화물층을 형성하는 단계를 순차적으로 수행하여 스태거드 형의 상부 게이트 박막 트랜지스터를 제조할 수 있다.Forming the gate electrode layer, forming the source-drain electrode oxide layer, forming the active oxide layer, forming the gate insulating oxide layer, and forming the gate electrode oxide layer, An upper gate thin film transistor can be manufactured.
상기 게이트 전극 산화물층을 형성하는 단계, 상기 게이트 절연 산화물층을 형성하는 단계, 상기 활성 산화물층을 형성하는 단계 및 상기 소오스-드레인 전극 산화물층을 형성하는 단계를 순차적으로 수행하여 스태거드 형의 하부 게이트 박막 트랜지스터를 제조할 수 있다.Wherein the step of forming the gate electrode oxide layer, the step of forming the gate insulating oxide layer, the step of forming the active oxide layer, and the step of forming the source-drain electrode oxide layer are sequentially performed to form the staggered A bottom gate thin film transistor can be manufactured.
또한, 본 발명의 또 다른 일 실시예를 따르면 박막 트랜지스터를 게이트 전극을 공유하도록 수직으로 적층 함으로써, 기판, 상기 기판 상에 형성되고, 소오스 전극 영역, 드레인 전극 영역 및 이들의 사이와 양 측에 배치된 제1 절연 영역들을 구비하고 상기 소오스 전극 영역, 상기 드레인 전극 영역은 상기 제1 절연 영역들과 동일한 조성비를 갖는 금속의 산화물이되 상기 소오스 전극 영역 및 상기 드레인 전극 영역은 상기 제1 절연 영역들보다 높은 수소 이온 농도를 갖는 제1 소오스-드레인 전극 산화물층, 상기 소오스-드레인 전극 산화물층 상에 형성되고, 제1 활성 영역 및 이의 양측에 배치된 제2 절연 영역들을 구비하고 상기 제1 활성 영역 및 상기 제2 절연 영역은 동일한 조성비를 갖는 금속의 산화물이되 상기 제1 활성 영역의 수소 농도는 상기 제2 절연 영역들보다 높고, 상기 소오스 전극 영역 및 상기 드레인 전극 영역보다 수소 농도가 낮은 제1 활성 산화물층, 상기 제1 활성 산화물층 상에 형성된 제1 게이트 절연 산화물층, 상기 제1 게이트 절연 산화물층 상에 형성되고, 게이트 전극 영역 및 이의 양측에 배치된 제3 절연 영역들을 구비하고 상기 게이트 전극 영역 및 상기 제3 절연 영역들은 동일한 조성비를 갖는 금속의 산화물이되 상기 제3 절연 영역보다 상기 게이트 전극 영역의 수소 농도가 높은 게이트 전극 산화물층, 상기 게이트 전극 산화물층 상에 형성된 제2 게이트 절연 산화물층, 상기 제2 게이트 절연 산화물층 상에 형성되고, 제2 활성 영역 및 이의 양측에 배치된 제4 절연 영역들을 구비하고 상기 제2 활성 영역 및 상기 제4 절연 영역은 동일한 조성비를 갖는 금속의 산화물이되 상기 제4 절연 영역들보다 상기 제2 활성 영역의 수소 농도가 높은 제2 활성 산화물층 및 상기 제2 활성 산화물층 상에 형성되고, 소오스 전극 영역, 드레인 전극 영역 및 이들의 사이와 양 측에 배치된 제5 절연 영역들을 구비하고 상기 소오스 전극 영역, 상기 드레인 전극 영역은 상기 제5 절연 영역들과 동일한 조성비를 갖는 금속의 산화물이되 상기 소오스 전극 영역 및 상기 드레인 전극 영역은 상기 제2 활성 영역보다 제2 소오스-드레인 전극 산화물층을 포함하고, 상기 게이트 전극 산화물층, 상기 제1 게이트 절연 산화물층, 상기 제1 게이트 절연 산화물층, 상기 제1 소오스-드레인 전극 산화물층, 상기 제2 소오스-드레인 전극 산화물층, 상기 제1 활성 산화물층 및 상기 제2 활성 산화물층은 상기 기판과 평행하게 배치되는 박막 트랜지스터를 제조할 수 있다.According to another embodiment of the present invention, a thin film transistor is vertically stacked so as to share a gate electrode, thereby forming a substrate, a source electrode region, a drain electrode region, Wherein the source electrode region and the drain electrode region are oxide of a metal having the same composition ratio as the first insulation regions and the source electrode region and the drain electrode region are formed in the first insulation regions A first active region formed on the source-drain electrode oxide layer, and a second active region disposed on both sides of the first active region and having a higher hydrogen ion concentration than the first active region; And the second insulating region is an oxide of a metal having the same composition ratio, and the hydrogen concentration of the first active region A first active oxide layer higher than the source and drain electrode regions and having a hydrogen concentration lower than that of the source and drain electrode regions, a first gate insulating oxide layer formed on the first active oxide layer, And third insulating regions disposed on both sides of the gate electrode region and the third insulating regions, wherein the gate electrode region and the third insulating regions are oxide of a metal having the same composition ratio, A second gate insulating oxide layer formed on the gate electrode oxide layer; a second active region formed on the second active region and a fourth active region formed on both sides of the second active region, Wherein the second active region and the fourth insulating region are oxide of a metal having the same composition ratio, A second active oxide layer having a higher hydrogen concentration than the fourth insulating regions and a second active oxide layer having a higher hydrogen concentration than the fourth insulating regions and formed on the source electrode region and the drain electrode region and between the source electrode region and the drain electrode region, Wherein the source electrode region and the drain electrode region are oxide of a metal having the same composition ratio as the fifth insulating regions, and the source electrode region and the drain electrode region are made of a metal Drain electrode oxide layer, wherein the gate electrode oxide layer, the first gate insulating oxide layer, the first gate insulating oxide layer, the first source-drain electrode oxide layer, the second source-drain electrode layer, The oxide layer, the first active oxide layer, and the second active oxide layer may be fabricated to be a thin film transistor disposed in parallel with the substrate The.
본 발명의 실시예들에 따르면, 금속 산화물 반도체의 활성 영역에 손상을 줄 수 있는 에칭 공정 없이 박막 트랜지스터의 각 구성 요소를 형성할 수 있다. 더 나아가, 절연성의 금속 산화물을 절연막으로 사용하여 활성 영역과 게이트 절연막 사이의 우수한 계면 특성을 기대할 수 있으며, 절연성의 금속 산화물을 소자 간의 분리 영역으로 사용하여 다이싱, 에칭과 같이 금속 산화물 반도체에 손상을 주는 공정과정을 필요로 하지 않는다. 집적화 기술의 관점에서, 이러한 절연성의 금속 산화물 영역을 금속 배선의 기판으로 사용하는 metal-over-oxide 기술에 적용 가능하다. According to embodiments of the present invention, each component of the thin film transistor can be formed without an etching process that can damage the active region of the metal oxide semiconductor. Furthermore, excellent interfacial characteristics between the active region and the gate insulating film can be expected by using an insulating metal oxide as an insulating film. By using an insulating metal oxide as an isolation region between devices, damage to the metal oxide semiconductor, such as dicing and etching, The process steps of providing the solution are not required. From the viewpoint of integration technology, it is applicable to a metal-over-oxide technology using such an insulating metal oxide region as a substrate of a metal wiring.
또한, 실리콘 기반 반도체 기술에서 사용되는 선택적 도핑 기업인 Planar technology를 산화물 반도체에서도 적용 가능하다(US 3025589 Hoerni, J. A.: "Method of Manufacturing Semiconductor Devices" filed May 1, 1959). 즉, 수소 플라즈마 처리를 통하여 고온의 열처리 공정을 생략하거나, 낮은 온도의 열처리만으로도 우수한 소자 특성을 얻을 수 있다. 수소 플라즈마 처리 또는 산소 플라즈마 처리를 통하여 활성 영역의 문턱 전압값, 이동도 및 저항값을 조절 가능하다. In addition, Planar technology, which is a selective doping company used in silicon-based semiconductor technology, can also be applied to oxide semiconductors (US 3025589 Hoerni, J.A., "Method of Manufacturing Semiconductor Devices" filed May 1, 1959). That is, the high-temperature heat treatment process can be omitted through the hydrogen plasma treatment, or excellent device characteristics can be obtained by only the low-temperature heat treatment. The threshold voltage value, the mobility and the resistance value of the active region can be adjusted through the hydrogen plasma treatment or the oxygen plasma treatment.
본 발명에 따라 제조된 박막 트랜지스터는 전체 구조가 일정한 두께를 가지므로, 일정한 두께의 박막이 갖는 특징을 나타낼 것으로 기대된다. 즉, 투과도, 빛의 산란 및 반사와 같은 광 특성이 소자 전체에서 일정할 것으로 기대된다. 따라서, 하나의 기판 상에서 에칭 공정 없이 복수의 박막 트랜지스터를 제조할 수 있고, 낮은 비용으로 우수한 소자 특성을 갖는 박막 트랜지스터를 제조할 수 있다.The thin film transistor manufactured according to the present invention is expected to exhibit characteristics of a thin film having a constant thickness because the entire structure has a constant thickness. That is, it is expected that optical characteristics such as transmittance, scattering and reflection of light are constant throughout the device. Therefore, a plurality of thin film transistors can be manufactured without etching process on one substrate, and thin film transistors having excellent device characteristics can be manufactured at low cost.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.
도 7 내지 도 9는 본 발명의 실시예들에 따른 박막 트랜지스터의 구조를 도시한 단면도들이다.1 is a cross-sectional view illustrating a structure of a thin film transistor according to an embodiment of the present invention.
2 to 6 are cross-sectional views illustrating a method for fabricating a thin film transistor according to an embodiment of the present invention.
7 to 9 are cross-sectional views illustrating the structure of a thin film transistor according to embodiments of the present invention.
이하, 첨부된 도면을 참고하여 본 발명에 의한 실시예를 상세히 설명하면 다음과 같다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명이 여러 가지 수정 및 변형을 허용하면서도, 그 특정 실시예들이 도면들로 예시되어 나타내어지며, 이하에서 상세히 설명될 것이다. 그러나 본 발명을 개시된 특별한 형태로 한정하려는 의도는 아니며, 오히려 본 발명은 청구항들에 의해 정의된 본 발명의 사상과 합치되는 모든 수정, 균등 및 대용을 포함한다. While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. Rather, the intention is not to limit the invention to the particular forms disclosed, but rather, the invention includes all modifications, equivalents and substitutions that are consistent with the spirit of the invention as defined by the claims.
층, 영역 또는 기판과 같은 요소가 다른 구성요소 "상"에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 중간 요소가 존재할 수도 있다는 것으로 이해할 수 있을 것이다. It will be appreciated that when an element such as a layer, region or substrate is referred to as being "on" another element, it may be directly on the other element or there may be an intermediate element in between.
층, 영역 또는 기판과 같은 요소가 다른 구성요소에 "접하는" 것으로 언급될 때, 이것은 직접적으로 다른 요소에 맞닿아 접촉하는 것으로 이해할 수 있을 것이다. 반면 "인접하는" 것으로 언급될 때, 이것은 구성요소간에 이웃하여 가까이 위치하나 그 사이에 중간 요소가 존재할 수도 있다는 것으로 이해할 수 있을 것이다.When an element such as a layer, region or substrate is referred to as being " tangential " to another element, it will be understood that it directly contacts and touches the other element. On the other hand, when it is referred to as " adjacent ", it will be understood that it may be located close to the components neighboring it, but intermediate elements may be present therebetween.
비록 제1, 제2 등의 용어가 여러 가지 요소들, 성분들, 영역들, 층들 및/또는 지역들을 설명하기 위해 사용될 수 있지만, 이러한 요소들, 성분들, 영역들, 층들 및/또는 지역들은 이러한 용어에 의해 한정되어서는 안 된다는 것을 이해할 것이다. 또한 제1, 제2 등의 용어는 각 구성 요소를 구별하기 위하여 사용되었으며, 위치 또는 제조 순서 등을 의미하지 않는 다는 것을 이해할 것이다.Although the terms first, second, etc. may be used to describe various elements, components, regions, layers and / or regions, such elements, components, regions, layers and / And should not be limited by these terms. It is also to be understood that the terms first, second, etc. are used to distinguish each component and do not imply a location or manufacturing order.
이하, 본 발명에 따라 고절연성의 금속 산화물 박막에 수소 플라즈마 처리를 하여 동일 층 상에 절연 영역, 도전 영역 또는 활성 영역을 형성하는 기술을 사용하여 제조한 다양한 구조의 박막 트랜지스터 및 그 제조 방법에 대해 설명한다.Hereinafter, a thin film transistor having various structures manufactured by a technique of forming a dielectric region, a conductive region, or an active region on the same layer by performing a hydrogen plasma treatment on a highly insulating metal oxide thin film according to the present invention and a method of manufacturing the same Explain.
실시예Example 1 : One : 코플레이너Coplanar (( CopalnarCopalnar ) 구조의 하부 ) Bottom of the structure 게이트(Bottom gate)형Bottom gate type 박막 트랜지스터 Thin film transistor
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a structure of a thin film transistor according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 박막 트랜지스터는 절연성의 금속 산화물 박막이 기판에 평행하게 여러 층 적층되어 있고, 각 층은 동일층 내에 절연 영역, 도전 영역 또는 활성 영역을 포함하고 있다. 즉, 박막 트랜지스터는 기판(100) 상에 형성된, 제1 절연 영역들(11) 및 게이트 전극 영역(13)을 포함하는 게이트 전극 산화물층(10), 상기 게이트 전극 산화물층(10) 상에 형성되는 게이트 절연 산화물층(20), 상기 게이트 절연 산화물층(20) 상에 형성되고 제2 절연 영역들(31), 활성 영역(33), 소오스 전극 영역(35) 및 드레인 전극 영역(37)을 포함하는 활성 산화물층(30)을 포함한다.Referring to FIG. 1, the thin film transistor of the present invention includes an insulating metal oxide thin film laminated in parallel to a substrate, and each layer includes an insulating region, a conductive region, or an active region in the same layer. That is, the thin film transistor is formed on the
상기 제1 절연 영역(11) 및 상기 게이트 전극 영역(13)은 기판에 평행한 동일층의 금속 산화물 박막 내에 형성되어 있으며, 상기 게이트 전극 영역(13)의 양측 주변 영역이 제1 절연 영역(11)으로 정의된다. 마찬가지로, 제3 절연 영역들(31), 활성 영역(33), 소오스 전극 영역(35) 및 드레인 전극 영역(37)은 기판에 평행한 동일층의 금속 산화물 박막 내에 형성되어 있으며, 활성 영역(33), 소오스 전극 영역(35) 및 드레인 전극 영역(37)의 양측 주변 영역이 제3 절연 영역들(31)로 정의된다. 절연 산화물층(20)은 도전 영역 또는 활성 영역을 포함하지 않는다.The first
상기 게이트 전극 영역(13) 상에 상기 게이트 절연 산화물층(20)이 위치하고, 상기 게이트 절연 산화물층(20) 상에 상기 게이트 전극 영역(13)과 중첩되는 활성 영역(33)이 위치한다. 상기 활성 영역(33)의 양측에는 소오스 전극 영역(35) 및 드레인 전극 영역(37)이 형성되고, 상기 활성 영역(33)과 전기적으로 연결되어 코플레이너(Coplanar) 구조의 하부 게이트형(Bottom gate) 박막 트랜지스터를 형성한다. 상기 소오스 전극 영역(35) 및 드레인 전극 영역(37)은 기생 정전 용량 및 누설 전류의 발생을 최소화하기 위하여 상기 게이트 전극 영역(13)이 형성된 영역 상에 중첩되지 않도록 형성할 수 있다.The gate insulating
상기 게이트 전극 산화물층(10), 게이트 절연 산화물층(20) 및 활성 산화물층(30)은 인듐, 아연, 주석 또는 그의 혼합물의 산화물을 포함할 수 있다. 또한, 갈륨, 알루미늄, 철, 마그네슘, 칼슘, 실리콘 및 게르마늄 중에서 적어도 어느 하나 이상의 금속을 포함할 수 있다.The gate
상기 제1 절연 영역(11), 게이트 절연 산화물층(20) 및 제2 절연 영역(31)은 절연성의 금속 산화물일 수 있다. 따라서 게이트 절연 산화물층(20)은 게이트 전극(13) 및 활성층(33) 사이에 개재되어, 게이트 절연막으로 기능한다. 제1 절연 영역(11) 및 제2 절연 영역(31)은 하나의 기판 상에 여러 개의 박막 트랜지스터 소자가 형성된 경우 각 소자를 분리하기 위한 소자 분리 영역으로 기능한다. 이를 통하여 에칭, 다이싱과 같이 박막 트랜지스터에 손상을 줄 수 있는 공정 없이 박막 트랜지스터의 소자간 분리가 가능하다.The first
도 2 내지 도 는 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 도시한 단면도들이다.FIG. 2 and FIG. 3 are cross-sectional views illustrating a method of manufacturing a thin film transistor according to an embodiment of the present invention.
도 2를 참조하면, 먼저 기판(100) 상에 제1 절연 금속 산화물 박막(10')을 적층한다.Referring to FIG. 2, a first insulating metal oxide thin film 10 'is first deposited on a
기판(100)은 실리콘, 사파이어, 유리, 플라스틱 등 다양한 기판을 사용할 수 있다. 기판(00) 상에 형성되는 제1 절연 금속 산화물 박막(10')은 인듐, 아연, 주석 또는 그의 혼합물의 산화물을 포함할 수 있다. 또한, 갈륨, 알루미늄, 철, 마그네슘, 칼슘, 실리콘 및 게르마늄 중에서 적어도 어느 하나 이상의 금속을 포함할 수 있다. 제1 절연 금속 산화물 박막(10')을 형성하는 방법은 스퍼터링, 원자층 증착, 화학 기상 증착 및 졸-겔법 등의 다양한 방법이 사용될 수 있다. As the
수소 플라즈마 처리를 하지 않은 영역이 소자 분리 영역으로서 기능하기 위하여 제1 절연 금속 산화물 박막(10')의 형성 시 고절연성이 보장되어야 한다. 스퍼터링을 통해 금속 산화물 박막을 형성할 경우 산소 분압을 높여 금속 산화물 박막을 형성하여 고절연성(100Ω·㎝ 이상)을 얻을 수 있다. In order to function as a device isolation region in the region where the hydrogen plasma treatment is not performed, high insulation must be ensured when the first insulating metal oxide thin film 10 'is formed. When the metal oxide thin film is formed by sputtering, a high dielectric constant (100 Ω · cm or more) can be obtained by increasing the oxygen partial pressure and forming the metal oxide thin film.
도 3을 참조하면, 제1 절연 금속 산화물 박막(10') 상에 게이트 전극 마스크(51)를 형성하고, 수소 플라즈마 처리를 수행하여 상기 게이트 전극 마스크(51) 사이의 노출된 제1 절연 금속 산화물 박막(10')의 일부 영역 상에 게이트 전극 영역(13)을 형성함과 동시에 상기 게이트 전극 영역(13)의 양측에 제1 절연 영역(11)을 정의한다.Referring to FIG. 3, a
상기 제1 절연 금속 산화물 박막(10') 상에 감광액(Photo Resist)을 도포하고, 포토 리소그래피 공정을 통하여 게이트 전극(13)이 형성될 영역의 감광액을 제거하여 제1 절연 금속 산화물 박막(10')을 노출한다. 그 후 게이트 전극 마스크(51) 및 제1 절연 금속 산화물 박막(10')에 수소 플라즈마 처리를 하여 상기 게이트 전극 마스크(51) 사이의 노출된 제1 절연 금속 산화물 박막(10')의 일부 영역 상에 게이트 전극 영역(13)을 형성한다.A photoresist is coated on the first insulating metal oxide thin film 10 'and the photosensitive metal of the region where the
수소 플라즈마 처리는 1 mTorr 내지 1000mTorr의 저진공에서 100W 이내의 RF power로 1분 이내에 수행할 수 있다. 금속 산화물의 종류 및 두께에 따라서, 플라즈마 처리 조건은 달라질 수 있다. 수소 플라즈마 처리를 통하여 게이트 전극 산화물층(10)의 노출된 영역은 높은 수소 이온 농도를 가지도록 개질 되어 게이트 전극 영역(13)을 형성한다. 높은 수소 이온 농도를 가지는 게이트 전극 영역(13)은 도전성을 가지게 된다. 게이트 전극 마스크(51)에 덮여 수소 플라즈마 처리의 영향을 받지 않은 주변 영역은 제1 절연 영역(11)으로 정의된다.The hydrogen plasma treatment can be performed within 1 minute at RF power within 100 W at a low vacuum of 1 mTorr to 1000 mTorr. Depending on the type and thickness of the metal oxide, the plasma treatment conditions may vary. Through the hydrogen plasma treatment, the exposed region of the gate
도 4를 참조하면, 게이트 전극 마스크(51)를 제거하고, 게이트 전극 산화물층(10) 상에 제2 금속 산화물 박막을 적층하여 게이트 절연 산화물층(20)을 형성한다.Referring to FIG. 4, the
상기 게이트 절연 산화물층(20)은 절연성의 금속 산화물을 포함하며, 상기 제1 금속 산화물 박막(10')과 동일한 조성을 가질 수 있다. 상기 게이트 절연 산화물층(20)은 상기 제1 금속 산화물 박막(10')을 형성하는 방법과 동일한 방법으로 형성할 수 있다. 상기 게이트 절연 산화물층(20)은 게이트 전극 영역(13)과 활성층(33) 사이에 개재되어 전류의 누설을 차단하는 게이트 절연막으로 기능한다.The gate insulating
도 5를 참조하면, 게이트 절연 산화물층(20) 상에 제3 절연 금속 산화물 박막을 형성하고, 상기 제3 절연 금속 산화물 박막 상에 활성 영역 마스크(53)을 형성하여 수소 플라즈마 처리를 한다. 상기 제3 절연 금속 산화물 박막은 상기 제1 금속 산화물 박막(10) 및 상기 게이트 절연 산화물층(20)과 동일한 조성을 가질 수 있으며, 동일한 방법으로 형성될 수 있다. 상기 활성 영역 마스크(53)는 상기 제3 절연 금속 산화물 박막 상에 감광액을 도포하고, 포토 리소그래피 공정을 통하여 활성 영역(33)이 형성될 영역의 감광액을 제거하여 형성한다. 그 후 활성 영역 마스크(53) 및 제3 절연 금속 산화물 박막에 수소 플라즈마 처리를 하여 활성 영역 마스크(53) 사이로 노출된 상기 제3 절연 금속 산화물 박막의 일부 영역에 활성 영역(33)을 형성한다.Referring to FIG. 5, a third insulating metal oxide thin film is formed on the gate insulating
수소 플라즈마 처리는 1 mTorr 내지 1000mTorr의 저진공에서 100W 이내의 RF power로 1분 이내에 수행하되, 게이트 전극 영역(13)을 형성할 때 보다 더 낮은 수소 이온 농도를 갖도록 수소 가스의 양, RF 파워 또는 처리 시간을 조절할 수 있다. 활성 영역(33)은 반도체성을 가질 수 있다. 추가적인 산소 플라즈마 처리 또는 후술할 열처리를 통하여 활성 영역(33)의 문턱 전압을 조절할 수 있다.The hydrogen plasma treatment is performed within 1 minute at an RF power of less than 100 W at a low vacuum of 1 mTorr to 1000 mTorr and the amount of hydrogen gas, RF power, or the like is adjusted so as to have a lower hydrogen ion concentration than when forming the
도 6을 참조하면, 활성 영역 마스크(53)를 제거하고, 소오스-드레인 전극 마스크(55)를 형성한다. 소오스-드레인 전극 마스크(55)는 포토 리소그래피 공정을 사용하여 활성 영역(33)과 제2 절연 영역들(31)이 접하는 영역을 노출하도록 형성할 수 있다. 상기 소오스-드레인 전극 마스크(55) 및 활성 산화물층(30)에 수소 플라즈마 처리를 하여 상기 소오스-드레인 전극 마스크(55) 사이로 노출된 활성 산화물층(30)의 일부 영역에 소오스 전극 영역(35) 및 드레인 전극 영역(37)을 형성한다.Referring to FIG. 6, the
수소 플라즈마 처리는 1mTorr 내지 1000mTorr의 저진공에서 100W 이내의 RF power로 1분 이내에 수행하되, 소오스 전극 영역(35) 및 드레인 전극 영역(37)이 게이트 전극 영역(13)과 비슷한 정도로 높은 수소 이온을 갖도록 처리한다. 높은 수소 이온 농도를 갖는 소오스 전극 영역(35) 및 드레인 전극 영역(37)은 도전성을 갖는다.The hydrogen plasma treatment is performed within 1 minute at an RF power of less than 100 W at a low vacuum of 1 mTorr to 1000 mTorr while the
활성 영역(33)과 제2 절연 영역들(31) 사이에 형성된 소오스 전극 영역(35) 및 드레인 전극 영역(37)은 활성 영역(33)을 전기적으로 연결하는 역할을 한다. 상기 활성 영역(33), 소오스 전극 영역(35) 및 드레인 전극 영역(37)은 동일 층 상에서 동일한 조성을 갖는 금속 산화물을 개질하여 형성되었기 때문에 금속 산화물 반도체와 금속 전극 간에서 흔히 생기는 접촉 저항의 문제가 없다. 또한 금속 전극이 금속 산화물 반도체에 의해 산화되며 생기는 금속 박막 층이 형성되지 않으므로, 이로 인한 활성 영역(33)의 문턱 전압 변화의 우려가 없다.The
도면상에 도시되지 않았지만, 선택적으로 열처리 단계가 추가될 수 있다. 열처리는 각 플라즈마 처리 단계의 전, 후 또는 모든 박막 트랜지스터의 제조 공정이 완료된 후 수행될 수 있다. 열처리는 급속 열처리(Rapid thermal annealing)을 통해 수행될 수 있다. 수소 플라즈마 처리에 의하여 수소 이온이 주입된 영역은 낮은 온도의 열처리만으로도 이동도 및 전도도 등의 소자 특성이 큰 폭으로 개선되는 것을 확인할 수 있었다.Although not shown in the drawings, a heat treatment step may optionally be added. The heat treatment may be performed before, after, or after the manufacturing process of all the thin film transistors of each plasma processing step is completed. The heat treatment can be performed by rapid thermal annealing. It was confirmed that the device characteristics such as mobility and conductivity were greatly improved by the heat treatment at a low temperature in the region where the hydrogen ions were implanted by the hydrogen plasma treatment.
실시예 2 내지 4 : 다양한 구조의 박막 트랜지스터Examples 2 to 4: Thin film transistors of various structures
도 7 내지 도 9는 본 발명의 다른 실시예들에 따른 박막 트랜지스터의 구조를 도시한 단면도들이다.7 to 9 are cross-sectional views illustrating the structure of a thin film transistor according to another embodiment of the present invention.
도 7 내지 도 9는 상술한 도 1의 설명과 동일한 구성 요소를 포함할 수 있다. 또한 이를 형성하기 위한 단계들은 도 2 내지 도 6에 서술된 단계들과 유사하다. 이에 이하에서는 동일한 구성에 대하여 도 1 내지 도 6의 설명을 원용하여 상세한 설명을 생략하도록 한다.7 to 9 may include the same components as those described in Fig. The steps for forming this are similar to the steps described in Figs. 2 to 6. Hereinafter, the same constitution will be described with reference to Figs. 1 to 6, and a detailed description thereof will be omitted.
도 7를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판(100) 상에 형성되고 제2 절연 영역(31), 활성 영역(33), 소오스 전극(35) 및 드레인 전극(37)을 포함하는 활성 산화물층(30), 상기 활성 산화물층(30) 상에 형성되는 게이트 절연 산화물층(20), 상기 게이트 절연 산화물층(20) 상에 형성되고 제1 절연 영역(11) 및 게이트 전극 영역(13)을 포함하는 게이트 전극 산화물층(10)을 포함할 수 있다. 즉, 코플레이너 구조의 상부 게이트형(Top gate) 박막 트랜지스터를 형성할 수 있다.Referring to FIG. 7, a thin film transistor according to an embodiment of the present invention is formed on a
도 8을 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판 상에 형성되고, 제1 절연 영역 및 게이트 전극 영역(13)을 포함하는 게이트 전극 산화물층(10), 상기 게이트 전극 산화물층(10) 상에 형성되는 게이트 절연 산화물층(20), 상기 게이트 절연 산화물층(20) 상에 형성되고 제2 절연 영역(31) 및 활성 영역(33)을 포함하는 활성 산화물층(30) 및 상기 활성 산화물층(30) 상에 형성되고 제3 절연 영역(41), 소오스 전극 영역(45) 및 드레인 전극 영역(47)을 포함하는 소오스-드레인 전극 산화물층(40)을 포함할 수 있다. 즉 스태거드(staggered) 구조의 하부 게이트형 박막 트랜지스터를 형성할 수 있다.Referring to FIG. 8, a thin film transistor according to an embodiment of the present invention includes a gate
도 9를 참조하면, 본 발명의 일 실시예에 따른 박막 트랜지스터는, 기판 상에 형성되고, 제3 절연 영역(41), 소오스 전극 영역(45) 및 드레인 전극 영역(47)을 포함하는 소오스-드레인 전극 산화물층(40), 상기 소오스-드레인 전극 산화물층(40) 상에 형성되고 제2 절연 영역(31) 및 활성 영역(33)을 포함하는 활성 산화물층(30), 상기 활성 산화물층(30) 상에 형성되는 게이트 절연 산화물층(20) 및 상기 게이트 절연 산화물층(20) 상에 형성되고 상기 제1 절연 영역(11) 및 게이트 전극 영역(13)을 포함하는 게이트 전극 산화물층(10)을 포함할 수 있다. 즉 스태거드 구조의 상부 게이트형 박막 트랜지스터를 형성할 수 있다.Referring to FIG. 9, a thin film transistor according to an embodiment of the present invention is formed on a substrate and includes a source-
실시예Example 5 : 3차원5: 3D 적층구조를 가지는 박막 트랜지스터 A thin film transistor
도 10은 본 발명의 일 실시예에 따라 제조한 3차원 적층구조를 가지는 박막 트랜지스터를 도시한 단면도이다.10 is a cross-sectional view illustrating a thin film transistor having a three-dimensional stacked structure according to an embodiment of the present invention.
도 10을 참조하면, 본 발명의 일 실시예에 따른 3차원 적층구조를 가지는 박막 트랜지스터는, 기판 상에 형성되고, 제3 절연 영역(41), 소오스 전극 영역(45) 및 드레인 전극 영역(47)을 포함하는 제1 소오스-드레인 전극 산화물층(40), 상기 제1 소오스-드레인 전극 산화물층(40) 상에 형성되고 제2 절연 영역(31) 및 제1 활성 영역(33)을 포함하는 제1 활성 산화물층(30), 상기 제1 활성 산화물층(30) 상에 형성되는 제1 게이트 절연 산화물층(20) 및 상기 제1 게이트 절연 산화물층(20) 상에 형성되고 상기 제1 절연 영역(11) 및 게이트 전극 영역(13)을 포함하는 제1 게이트 전극 산화물층(10), 상기 게이트 전극 산화물층(10) 상에 형성되는 제2 게이트 절연 산화물층(20'), 상기 제2 게이트 절연 산화물층(20') 상에 형성되고, 제4 절연 영역(31') 및 제2 활성 영역(33')을 포함하는 제2 활성 산화물층(30') 및 상기 제2 활성 산화물층(30') 상에 형성되고, 제5 절연영역(41'), 소오스 전극 영역(45') 및 드레인 전극 영역(47')을 포함하는 제2 소오스-드레인 전극 산화물층을 포함할 수 있다.10, a thin film transistor having a three-dimensional stack structure according to an embodiment of the present invention is formed on a substrate and includes a third
도 10에 도시된 바와 같이 3차원 적층 구조를 가지는 박막 트랜지스터는 종래의 박막 트랜지스터 구조를 가지는 소자 1개의 면적에 수직으로 2개의 트랜지스터를 형성할 수 있을 뿐 아니라, 하나의 게이트를 이용하여 두 개의 트랜지스터를 동시에 제어할 수 있다. 구현하고자 하는 소자의 목적에 따라 제1 활성 영역(33)과 제2 활성 영역(33')의 도핑 농도를 달리 할 수 있다. 동일한 방법으로 수직으로 2개 이상의 활성 영역이 적층된 3차원 집적 구조의 트랜지스터를 형성하여 소자의 집적도를 높일 수 있다.As shown in FIG. 10, a thin film transistor having a three-dimensional stack structure can form two transistors perpendicular to the area of one device having a conventional thin film transistor structure, Can be controlled simultaneously. The doping concentration of the first
한편, 본 명세서와 도면에 개시된 본 발명의 실시 예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.It should be noted that the embodiments of the present invention disclosed in the present specification and drawings are only illustrative of specific examples for the purpose of understanding and are not intended to limit the scope of the present invention. It will be apparent to those skilled in the art that other modifications based on the technical idea of the present invention are possible in addition to the embodiments disclosed herein.
100 : 기판
10': 제1 금속 산화물 박막 10 : 게이트 전극 산화물층
11 : 제1 절연 영역 13 : 게이트 전극 영역
20 : 게이트 절연 산화물층
30 : 활성 산화물층 31 : 제2 절연 영역
33 : 활성 영역 35 : 소오스 전극 영역
37 : 드레인 전극 영역 40 : 소오스-드레인 전극 산화물층
41 : 제3 절연 영역 45 : 소오스 전극 영역
47 : 드레인 전극 영역 51 : 게이트 전극 마스크
53 : 활성 영역 마스크 55 : 소오스-드레인 전극 마스크100: substrate
10 ': first metal oxide thin film 10: gate electrode oxide layer
11: first insulating region 13: gate electrode region
20: Gate insulating oxide layer
30: active oxide layer 31: second insulating region
33: active region 35: source electrode region
37: drain electrode region 40: source-drain electrode oxide layer
41: third insulating region 45: source electrode region
47: drain electrode region 51: gate electrode mask
53: active area mask 55: source-drain electrode mask
Claims (12)
게이트 전극 영역 및 이의 양측에 배치된 제1 절연 영역들을 구비하고 상기 게이트 전극 영역 및 상기 제1 절연 영역들은 동일한 조성비를 갖는 금속의 산화물이되 상기 제1 절연 영역들보다 상기 게이트 전극 영역의 수소 농도가 높고, 상기 게이트 전극 영역의 상부면과 상기 제1 절연 영역들의 상부면들은 상기 기판과 평행한 동일 평면 내에 위치하고, 상기 게이트 전극 영역의 하부면과 상기 제1 절연 영역들의 하부면들은 상기 기판과 평행한 동일 평면 내에 위치하는 게이트 전극 산화물층;
상기 게이트 전극 산화물층에 인접하는 게이트 절연 산화물층; 및
상기 게이트 절연 산화물층이 상기 게이트 전극 산화물층에 인접하는 면의 반대 면에 인접하고, 활성 영역, 이의 양측에 배치된 제2 절연 영역들, 상기 활성 영역과 상기 제2 절연 영역들 중 하나 사이에 배치되는 소오스 전극 영역, 및 상기 활성 영역과 상기 제2 절연 영역들 중 다른 하나 사이에 배치되는 드레인 전극 영역을 구비하고, 상기 활성 영역, 상기 소오스 전극 영역, 상기 드레인 전극 영역, 및 상기 제2 절연 영역들은 동일한 조성비를 갖는 금속의 산화물이되, 상기 제2 절연 영역들보다 상기 활성 영역의 수소 농도가 높고, 상기 활성 영역보다 상기 소오스 전극 영역 및 상기 드레인 전극 영역의 수소 농도가 높고, 상기 활성 영역의 상부면, 상기 소오스 전극 영역의 상부면, 상기 드레인 전극 영역의 상부면, 및 상기 제2 절연영역들의 상부면들은 상기 기판과 평행한 동일 평면 내에 위치하고, 상기 활성 영역의 하부면, 상기 소오스 전극 영역의 하부면, 상기 드레인 전극 영역의 하부면, 및 상기 제2 절연영역들의 하부면들은 상기 기판과 평행한 동일 평면 내에 위치하는 활성 산화물층을 포함하고,
상기 게이트 전극 산화물층, 상기 게이트 절연 산화물층 및 상기 활성 산화물층은 상기 기판과 평행하게 배치되는 박막 트랜지스터.Board;
And a gate electrode region and first insulating regions disposed on both sides of the gate electrode region and the first insulating regions, wherein the gate electrode region and the first insulating regions are oxide of a metal having the same composition ratio, The upper surface of the gate electrode region and the upper surfaces of the first insulating regions are located in the same plane parallel to the substrate and the lower surface of the gate electrode region and the lower surfaces of the first insulating regions are in contact with the substrate, A gate electrode oxide layer positioned in parallel and coplanar;
A gate insulating oxide layer adjacent to the gate electrode oxide layer; And
Wherein the gate insulating oxide layer is adjacent to an opposite surface of the surface adjacent to the gate electrode oxide layer and includes an active region, second insulating regions disposed on both sides thereof, and a second insulating region between the active region and the second insulating regions And a drain electrode region disposed between the active region and the other of the second insulation regions, wherein the active region, the source electrode region, the drain electrode region, and the second insulation The hydrogen concentration of the active region is higher than that of the second insulating regions and the hydrogen concentration of the source electrode region and the drain electrode region is higher than that of the active region, The upper surface of the source electrode region, the upper surface of the drain electrode region, and the upper surfaces of the second insulating regions Wherein a lower surface of the active region, a lower surface of the source electrode region, a lower surface of the drain electrode region, and lower surfaces of the second insulating regions are located in the same plane parallel to the substrate, An active oxide layer located in a plane,
Wherein the gate electrode oxide layer, the gate insulating oxide layer, and the active oxide layer are disposed in parallel with the substrate.
상기 게이트 전극 산화물층 또는 상기 활성 산화물층에서,
상기 금속의 산화물은 인듐, 아연, 갈륨, 알루미늄, 철, 주석, 마그네슘, 칼슘, 또는 그의 혼합물의 산화물인 박막 트랜지스터.The method according to claim 1,
In the gate electrode oxide layer or the active oxide layer,
Wherein the oxide of the metal is an oxide of indium, zinc, gallium, aluminum, iron, tin, magnesium, calcium, or a mixture thereof.
상기 게이트 전극 산화물층, 상기 게이트 절연 산화물층 및 상기 활성 산화물층은 동일한 금속 원소들의 산화물인 박막 트랜지스터.The method according to claim 1,
Wherein the gate electrode oxide layer, the gate insulating oxide layer, and the active oxide layer are oxides of the same metal elements.
상기 게이트 전극 산화물층 상에 제2 절연 금속 산화물 박막을 적층하여 게이트 절연 산화물층을 형성하는 단계;
상기 게이트 절연 산화물층 상에 제3 절연 금속 산화물 박막을 적층하고, 상기 제3 절연 금속 산화물 박막 내의 일부 영역을 선택적으로 수소 플라즈마 처리하여 활성 영역을 형성하는 동시에 활성 영역 양측의 제2 절연 영역들을 정의하고, 상기 활성 영역과 상기 제2 절연 영역들이 접하는 일부 영역들을 선택적으로 수소 플라즈마 처리하여 소오스 전극 영역 및 드레인 전극 영역을 형성하여, 상기 활성 영역, 이의 양측에 배치된 상기 제2 절연 영역들, 및 상기 활성 영역과 상기 제2 절연 영역들 사이에 배치되는 소오스 전극 영역 및 드레인 전극 영역을 갖는 활성 산화물층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.Depositing a first insulating metal oxide thin film on a substrate, selectively performing a hydrogen plasma treatment on a part of the first insulating metal oxide thin film to form a gate electrode region, and defining first insulating regions on both sides of the gate electrode region Forming a gate electrode oxide layer having the gate electrode region and the first insulating regions disposed on both sides of the gate electrode region;
Depositing a second insulating metal oxide thin film on the gate electrode oxide layer to form a gate insulating oxide layer;
Forming a third insulating metal oxide thin film on the gate insulating oxide layer; selectively forming a second insulating metal oxide thin film on the first insulating metal oxide thin film by selective hydrogen plasma treatment to define second insulating regions on both sides of the active region; Forming a source electrode region and a drain electrode region by selectively performing a hydrogen plasma treatment on a portion of the active region and the second insulating regions in contact with each other to form the active region and the second insulating regions, And forming an active oxide layer having a source electrode region and a drain electrode region disposed between the active region and the second insulating regions.
상기 활성 산화물층 상에 제2 절연 금속 산화물 박막을 적층하여 게이트 절연 산화물층을 형성하는 단계;
상기 게이트 절연 산화물층 상에 제3 절연 금속 산화물 박막을 적층하고 상기 제3 절연 금속 산화물 박막 내의 일부 영역을 선택적으로 수소 플라즈마 처리하여 게이트 전극 영역을 형성하는 동시에 상기 게이트 전극 영역 양측의 제2 절연 영역들을 정의하여 상기 게이트 전극 영역 및 이의 양측에 배치된 상기 제2 절연 영역들을 갖는 게이트 전극 산화물층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.Depositing a first insulating metal oxide thin film on a substrate, selectively etching a portion of the first insulating metal oxide thin film to form an active region to define first insulating regions on both sides of the active region, And selectively forming a source electrode region and a drain electrode region by selectively performing a hydrogen plasma treatment on a portion of the active region, which is in contact with the first insulating regions, to form the active region, the first insulating regions disposed on both sides thereof, Forming an active oxide layer having a source electrode region and a drain electrode region disposed between the first insulating regions
Depositing a second insulating metal oxide thin film on the active oxide layer to form a gate insulating oxide layer;
Depositing a third insulating metal oxide thin film on the gate insulating oxide layer and selectively performing a hydrogen plasma treatment on a part of the third insulating metal oxide thin film to form a gate electrode region and a second insulating region And forming a gate electrode oxide layer having the gate electrode region and the second insulating regions disposed on both sides of the gate electrode region.
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