KR20190116210A - 발광 디바이스 - Google Patents

발광 디바이스

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KR20190116210A
KR20190116210A KR1020190121552A KR20190121552A KR20190116210A KR 20190116210 A KR20190116210 A KR 20190116210A KR 1020190121552 A KR1020190121552 A KR 1020190121552A KR 20190121552 A KR20190121552 A KR 20190121552A KR 20190116210 A KR20190116210 A KR 20190116210A
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Abstract

발광 디바이스는, 기판, 및 기판 상에 웰 층과 배리어 층을 포함하는 활성 구조물을 포함하고, 웰 층은 복수의 상이한 VA족 원소들을 포함하고, 웰 층과 배리어 층은 각각 잔여 압축 응력을 가지며, 웰 층의 잔여 압축 응력은 배리어 층의 잔여 압축 응력보다 더 크다.

Description

발광 디바이스{LIGHT-EMITTING DEVICE}
본 출원은 일반적으로 발광 디바이스에 관한 것으로, 보다 상세하게는 연장된 수명과 더 높은 신뢰성을 갖는 반도체 발광 디바이스에 관한 것이다.
발광 다이오드(LED; light-emitting diode)는 고체 상태 광원으로서 널리 사용되고 있다. 종래의 백열등 램프 또는 형광등 튜브에 비교하여, 발광 다이오드는 더 낮은 전력 소비 및 더 긴 수명과 같은 이점을 가지며, 따라서 이들은 점점 더 종래의 광원을 대체하고 있고, 신호등, 백라이트 모듈, 가로등 및 의료 기기와 같은 다양한 분야에 적용된다.
발광 디바이스는, 기판, 및 기판 상에 웰(well) 층과 배리어 층을 포함하는 활성 구조물(active structure)을 포함하고, 웰 층은 복수의 상이한 VA족 원소들을 포함하고, 웰 층과 배리어 층은 각각 잔여 압축 응력(residual compressive stress)을 가지며, 웰 층의 잔여 압축 응력은 배리어 층의 잔여 압축 응력보다 더 크다.
본 출원의 전술한 양상 및 많은 부수적인 이점들은 첨부 도면과 다음의 상세한 설명을 참조함으로써 잘 이해하게 됨에 따라 보다 쉽게 이해할 수 있게 될 것이다.
도 1은 본 출원의 하나의 실시예에 따른 발광 디바이스의 단면도이다.
도 2는 본 출원의 하나의 실시예에 따른 발광 디바이스의 단면도이다.
도 3은 본 출원의 하나의 실시예에 따른 발광 디바이스의 단면도이다.
도 4는 본 출원의 하나의 실시예에 따른 발광 디바이스의 단면도이다.
도 5는 도 4의 확대된 세부도를 나타낸 SEM 이미지이다.
도 6은 본 출원의 하나의 실시예에 따른 발광 디바이스의 상부도이다.
도 7은 본 출원의 실시예 중 하나에 따른 백열 전구의 분해도를 도시한다.
본 출원의 예시적인 실시예가 이하 첨부 도면에 관련하여 상세하게 기재될 것이다. 다음의 실시예는 당해 기술 분야에서의 숙련자가 본 출원의 사상을 충분히 이해하는 것을 돕도록 예시로써 주어진 것이다. 따라서, 본 출원은 여기에서의 실시예에 한정되지 않고 다양한 형태에 의해 실현될 수 있다는 것을 유의하여야 한다. 또한, 도면은 정밀하게 축척대로 도시된 것은 아니며, 폭, 높이, 길이 등에 대하여 컴포넌트들이 과장되어 있을 수 있다. 여기에서, 유사하거나 동일한 참조 번호는 도면 전반에 걸쳐 유사하거나 동일한 컴포넌트를 나타낼 것이다.
본 출원에서, 명시적으로 언급하지 않는다면, 용어 "진성 격자 상수(intrinsic lattice constant)"는 실질적으로 변형되지 않은(unstrained) 층의 격자 상수 a0를 의미한다.
본 출원에서, 명시적으로 언급하지 않는다면, 용어 "격자 상수"는 변형된(strained) 층의 격자 상수 a0를 의미한다.
본 출원에서, 명시적으로 언급되지 않는다면, 어구 "층은 잔여 압축 응력(residual compressive stress)을 갖는다" 는, 아래의 층 바로 위에 성장된 층은 그 아래의 층의 격자 상수 또는 진성 격자 상수보다 더 큰 진성 격자 상수를 갖는 것을 의미한다. 따라서, 층은 아래의 층의 격자 상수 또는 진성 격자 상수에 정합(match)하도록 변형되고 압축된다. 그 결과, 층의 격자 상수는 그의 진성 격자 상수보다 더 작다. "아래의 층"은 성장 기판 또는 성장 기판과 실질적으로 동일한 진성 격자 상수를 갖는 임의의 층일 수 있고, 또는 성장 기판과 실질적으로 동일한 격자 상수를 갖는 변형된 층일 수 있다. 특히, 잔여 압축 응력은 X선 회절(XRD; X-ray Diffraction)에 의해 결정될 수 있다.
본 출원에서, 명시적으로 언급되지 않는다면, AlGaAs의 일반적인 표현은 AlxGa(1-x)As를 의미하고(0≤x≤1), AlInP의 일반적인 표현은 AlxIn(1-x)P를 의미하고(0≤x≤1), AlGaInP의 일반적인 표현은 (AlyGa(1-y))1-xInxP를 의미하고(0≤x≤1, 0≤y≤1), InGaP의 일반적인 표현은 InxGa1-xP를 의미한다((0≤x≤1). 원소의 함량은, 성장 기판의 격자 상수에 정합시키거나 주파장을 조정하는 것과 같은 상이한 목적을 위해 조정될 수 있다.
도 1은 본 출원의 하나의 실시예에 따른 발광 디바이스(1)의 단면도이다. 발광 디바이스(1)는 기판(10), 기판(10) 상의 제1 반도체 층(20), 제1 반도체 층(20) 상의 제2 반도체 층(30), 제1 반도체 층(20)과 제2 반도체 층(30) 사이에 개재된 활성 구조물(40), 제2 반도체 층(30) 상의 제1 전극(50), 및 활성 구조물(40)과 반대의 기판(10) 면 상의 제2 전극(60)을 포함한다. 활성 구조물(40)은 교대의 웰 층(41)과 배리어 층(42)을 포함하고, 각각의 웰 층(41)은, 웰 층(41)의 잔여 응력을 조정하기 위해 그리고 웰 층(41)의 전도대와 인접한 배리어 층(42)의 전도대 간의 차이(△Ec, 전도대 오프셋))를 조정하기 위해, 복수의 상이한 VA 족 원소들을 포함한다. 배리어 층(42)은 웰 층(41)보다 더 높은 밴드갭을 갖는다. 하나의 실시예에서, 웰 층(41) 중의 하나의 밴드 갭과 배리어 층(42) 중의 하나의 밴드갭 간의 차이는 0.4 eV보다 작지 않고, 바람직하게는 0.4 내지 0.6 eV 사이이며, 보다 바람직하게는 0.5 내지 0.55 eV 사이이다. 하나의 실시예에서, 웰 층(41)의 각각은, 웰 층으로 캐리어를 구속할 능력을 개선하도록 웰 층(41)의 전도대와 인접한 배리어 층(42)의 전도대 사이의 차이를 증가시키기 위해 2개의 상이한 VA족 원소를 포함한다. 바람직하게, 웰 층(41)은 InxGa1-xAs1-yPy를 포함하며, x≠0 및 0.001≤y≤0.1이고, 바람직하게는 0.01≤y≤0.08이고, 보다 바람직하게는 0.04≤y≤0.07이다. 본 실시예에서, 인이 없는 InxGa1-xAs1-y를 포함한 웰 층(41)에 비교하여, 웰 층(41)으로 캐리어를 구속할 능력을 개선하도록 InxGa1-xAs1-yPy를 포함한 웰 층(41)은 웰 층(41)의 전도대와 인접한 배리어 층(42)의 전도대 간의 더 높은 차이(△Ec)를 갖는다. 게다가, 인이 없는 InxGa1-xAs1-y를 포함한 웰 층(41)에 비교하여, InxGa1-xAs1-yPy를 포함한 웰 층은 InxGa1-xAs1-y의 잔여 응력보다 더 작은 잔여 응력을 갖는다. 따라서, 본 실시예의 활성 구조물(40)의 품질이 강화되고, 그러므로 발광 디바이스(1)의 신뢰성이 개선된다. 구체적으로, 웰 층(41)에서 InxGa1-xAs1-yPy의 인 함량이 0.1보다 더 높은 경우, 즉 y > 0.1인 경우, 활성 구조물(40)의 품질은 악화될 것이고, 그리하여 활성 구조물(40)의 열악한 품질을 초래할 것이다. 하나의 실시예에서, 활성 구조물(40)은 750 내지 1050 nm(경계도 포함) 사이의 주파장의 방사선(radiation)을 방출한다. 하나의 실시예에서, 웰 층(41)의 각각은, 웰 층(41)의 격자 상수가 그의 진성 격자 상수와 실질적으로 동일하게 완화하도록 웰 층(41)의 완화를 일으키게 되는 임계 두께보다 더 작은 두께를 갖는다. 구체적으로, 주파장은 웰 층(41)의 두께 및 웰 층(41)의 재료에 의해 조정될 수 있다. 바람직하게, 각각의 웰 층(41)은 3 nm 내지 8 nm 사이의 두께를 갖는다. 하나의 실시예에서, 배리어 층(42)의 각각은, 배리어 층(42)의 격자 상수가 그의 진성 격자 상수와 실질적으로 동일하게 완화하도록 배리어 층(42)의 완화를 일으키게 되는 임계 두께보다 더 작은 두께를 갖는다. 바람직하게, 각각의 배리어 층(42)은 8 nm 내지 20 nm 사이의 두께를 갖는다.
하나의 실시예에서, 기판(10)은 그 위에 반도체 층을 에피텍셜 성장시키기 위한 성장 기판이고, 제1 진성 격자 상수를 갖는다. 웰 층(41)은 각각 서로 실질적으로 동일한 제2 진성 격자 상수를 갖고, 배리어 층(42)은 각각 서로 실질적으로 동일한 제3 진성 격자 상수를 가지며, 제2 진성 격자 상수와 제3 진성 격자 상수는 둘 다 제1 진성 격자 상수보다 더 크다. 또한, 제3 진성 격자 상수는 제1 진성 격자 상수와 제2 진성 격자 상수 사이에 있다. 바람직하게, 제2 진성 격자 상수는 제3 진성 격자 상수보다 0.02 Å 이하 만큼, 바람직하게는 0.015 Å 이하 만큼, 그리고 보다 바람직하게는 0.012 Å 이하 만큼 더 크다. 바람직하게는, 제2 진성 격자 상수는 제1 진성 격자 상수보다 0.022 Å 이하 만큼, 바람직하게는 0.018 Å 이하 만큼, 그리고 보다 바람직하게는 0.015 Å 이하 만큼 더 크다. 본 실시예에서, 활성 구조물(40)의 에피텍셜 품질은 전위와 같은 결함의 밀도를 감소시킴으로써 향상된다. 따라서, 발광 디바이스의 신뢰성 및 수명이 개선된다.
하나의 실시예에서, 웰 층(41)의 각각은 잔여 응력을 갖고, 배리어 층(42)의 각각은 잔여 응력을 갖는다. 웰 층(41) 및 배리어 층(42)의 잔여 응력은 전부 성장 기판(10)에 대해 압축형이다. 구체적으로, 웰 층(41)의 각각은 서로 실질적으로 동일한 제1 잔여 압축 응력을 갖고, 배리어 층(42)의 각각은 서로 실질적으로 동일한 제2 잔여 압축 응력을 갖는다. 각각의 웰 층(41)의 제1 잔여 압축 응력은 각각의 배리어 층(42)의 제2 잔여 압축 응력보다 더 크다. 하나의 실시예에서, 제1 잔여 압축 응력은 성장 기판에 비해 3000 ppm보다 더 작고, 바람직하게는 2800 ppm보다 더 작고, 보다 바람직하게는 2500 ppm보다 더 작다. 제2 잔여 압축 응력은 성장 기판에 비해 600 ppm보다 더 작다. 바람직하게, 제1 잔여 압축 응력과 제2 잔여 압축 응력 간의 차이는 2500 ppm 이하이며, 바람직하게는 2000 ppm 이하이다.
본 실시예에서, InxGa1-xAs1-yPy를 포함한 웰 층을 포함하는 발광 디바이스는 85 ℃의 환경 온도, 85 %의 상대 습도(RH; relative humidity) 및 1000 mA의 구동 전류의 테스트 조건 하에 LED 신뢰성 테스트를 받는다. 1000 시간의 지속기간으로 테스트 조건 하에 연속 테스트 후에, 발광 디바이스의 광 출력 전력은 신뢰성 테스트 동안 그의 최대 전력의 적어도 80 %를 유지할 것이다. 그러나, 인이 없는 InxGa1-xAs1-y를 포함한 웰 층을 포함하는 발광 디바이스의 광 출력 전력은 동일 테스트 후에 그의 최대 광 출력 전력의 20%보다 더 적은 값으로 떨어진다.
하나의 실시예에서, 웰 층(41) 또는 배리어 층(42)의 개수는 활성 구조물(40)의 신뢰성을 개선하도록 10보다 더 크다. 즉, 활성 구조물(40)은 10개보다 더 많은 배리어 층(42) 및 10개보다 더 많은 웰 층(41)을 포함한다. 바람직하게, 웰 층(41) 또는 배리어 층(42)의 수는 10과 30 사이이고, 보다 바람직하게는 15와 25 사이이다.
하나의 실시예에서, 기판(10)은 GaAs를 포함하고, 웰 층(41)은 InxGa1-xAs1-yPy를 포함하며, x는 약 0.04 내지 0.08 사이이고, y는 약 0.05 내지 0.07 사이이다. 배리어 층(42)은 AlzGa1-zAs를 포함하며, z는 약 0.35 내지 0.45 사이이다. 활성 구조물(40)은 약 810±10 nm의 주파장의 비간섭성 방사선을 방출한다. 구체적으로, 활성 구조물(40)은 20개의 웰 층(41) 및 21개의 배리어 층(42)을 포함한다. 웰 층(41)과 배리어 층(42)의 전부는 활성 구조물(40)의 신뢰성을 개선하도록 도핑되지 않는다. 하나의 실시예에서, 주파장은 약 790±10nm이다.
실시예 중 하나에서, 제1 반도체 층(20)과 제2 반도체 층(30)은 둘 다 배리어 층(42)보다 더 높은 밴드 갭을 갖는다. 제1 반도체 층(20)의 전도성 타입 및/또는 도펀트는 제2 반도체 층(30)의 전도성 타입 및/또는 도펀트와 상이하다. 본 실시예에서, 제1 반도체 층(20)은 전자를 제공하기 위한 n 타입 반도체를 포함한다. 제2 반도체 층(30)은 정공을 제공하기 위한 p 타입 반도체를 포함한다. 제1 반도체 층(20) 및 제2 반도체 층(30)은 AlInP, AlGaInP 또는 AlGaAs와 같은 Ⅲ-Ⅴ족 반도체 재료를 포함한다. n 타입 도펀트는 Si 또는 Te일 수 있다. p 타입 도펀트는 C, Zn 또는 Mg일 수 있다. 본 실시예에서, 제1 반도체 층(20)과 제2 반도체 층(30)은 둘 다 AlGaAs를 포함한다.
제1 전극(50) 및 제2 전극(60)은 그 사이에 전류를 전도하기 위한 것이다. 제1 전극(50) 및 제2 전극(60)의 재료는 투명 전도성 재료 또는 금속 재료를 포함하며, 투명 전도성 재료는 투명 전도성 산화물을 포함하고, 금속 재료는 Cu, Sn, Au, Ni, Pt, Al, Ti, Cr, Pb, Cu-Sn, Cu-Zn, Cu-Cd, Sn-Pb-Sb, Sn-Pb-Zn, Ni-Sn, Ni-Co, Au 합금, Au-Cu-Ni-Au 또는 이들의 조합을 포함한다.
도 2는 본 개시에 따른 발광 디바이스의 다른 실시예를 도시한다. 발광 디바이스(2)는 도 1에 도시된 바와 실질적으로 동일한 구조를 포함하고, 제1 중간 층(70a) 및 제2 중간 층(70b)을 더 포함하며, 제1 중간 층(70a)은 활성 구조물(40)과 제1 반도체 층(20) 사이에 개재되고, 제2 중간 층(70b)은 활성 구조물(40)과 제2 반도체 층(30) 사이에 개재된다. 제1 중간 층(70a)은, 웰 층(41)의 밴드 갭보다 더 높고 제1 반도체 층(20)의 밴드 갭보다 더 낮은 밴드 갭을 갖는다. 제2 중간 층(70b)은, 웰 층(41)의 밴드 갭보다 더 높고 제2 반도체 층(30)의 밴드 갭보다 더 낮은 밴드 갭을 갖는다. 제1 중간 층(70a) 및 제2 중간 층(70b)은 각각 활성 구조물(40)의 신뢰성을 개선하도록 배리어 층(42)의 각각의 두께보다 더 큰 두께를 갖는다. 바람직하게는, 제1 중간 층(70a)의 두께 및/또는 제2 중간 층(70b)의 두께는 200 nm보다 더 크고, 보다 바람직하게는 200 내지 2000 nm 사이이다. 실시예 중 하나에서, 제1 및 제2 중간 층(70a, 70b)은 배리어 층(42)의 재료와 상이한 재료를 포함한다. 하나의 실시예에서, 제1 및 제2 중간 층(70a, 70b)은 동일한 재료를 포함한다. 본 실시예에서, 제1 및 제2 중간 층(70a, 70b)은 도핑되지 않고, 배리어 층(42)의 재료와 동일한 재료를 갖는다. 구체적으로, 제1 및 제2 중간 층(70a, 70b)은 AlzGa1-zAs를 포함하며, z는 발광 강도를 개선하기 위해 0.4보다 작지 않다.
도 3은 본 개시에 따른 발광 디바이스의 다른 실시예를 도시한다. 발광 디바이스(3)는 도 2에 도시된 바와 실질적으로 동일한 구조를 포함하고, 기판(10)과 제1 반도체 층(20) 사이에 제1 컨택 층(80)을 더 포함하고 제1 전극(50)과 제2 반도체 층(30) 사이에 제2 컨택 층(90)을 포함한다. 제2 전극(60)은 제1 반도체 층(20)과 오믹 접촉을 형성하는 제1 컨택 층(80)을 통해 활성 구조물(40)에 전기적으로 접속된다. 제1 전극(50)은 제2 반도체 층(30)과 오믹 접촉을 형성하는 제2 컨택 층(90)을 통해 활성 구조물(40)에 전기적으로 접속된다. 본 실시예에서, 제1 컨택 층(80)은 n 타입 반도체이고 제2 컨택 층(90)은 p 타입 반도체이다. 제1 컨택 층(80) 또는 제2 컨택 층(90)의 두께는 100 nm보다 더 작고, 바람직하게는 제2 컨택 층(90)에 의한 광 흡수를 감소시키기 위해 50 내지 100 nm(경계도 포함) 사이이다. 제1 컨택 층(80) 또는 제2 컨택 층(90)의 도핑 농도는 1018 /cm3보다 더 크고, 바람직하게는 1*1018 /cm3 내지 5*1019 /cm3(경계도 포함) 사이이다. 제1 컨택 층(80)의 재료는 GaAs, AlGaAs, InGaP 또는 AlGaInP와 같은 Ⅲ-Ⅴ족 반도체 재료를 포함한다. 제2 컨택 층(90)의 재료는 GaAs, AlGaAs, InGaP, AlGaInP 또는 GaP와 같은 Ⅲ-Ⅴ족 반도체 재료를 포함한다.
도 4는 본 개시에 따른 발광 디바이스의 다른 실시예를 도시한다. 발광 디바이스(4)는, 도 3의 성장 기판이 제거되어 있다는 점을 제외하고는, 도 3에 도시된 바와 실질적으로 동일한 구조를 포함한다. 구체적으로, 발광 디바이스(4)는 성장 기판(10)이 제거된 후에 본딩 층(100)에 의해 제2 컨택 층(90)에 본딩된 영구 기판(11)을 더 포함한다. 따라서, 제1 반도체 층(20)은 제2 반도체 층(30)보다 성장 기판(10)에 더 멀리 있다. 영구 기판(11)의 재료는 Si, Ge, Cu, Mo, MoW, AlN 또는 ZnO를 포함한다. 발광 디바이스(4)는 제1 컨택 층(80)과 제1 반도체 층(20) 사이에 제1 윈도우 층(110)을 더 포함한다. 제1 윈도우 층(110)은, 본 실시예에서 전자를 제공하기 위해 n 타입 반도체를 포함하는 제1 반도체 층(20)에 비교하여, 더 적은 도핑 농도 및 더 큰 두께를 갖는다. 제1 윈도우 층(110)은 활성 구조물(40)에 걸쳐 전류를 확산시키기 위한 것이다. 하나의 실시예에서, 제1 윈도우 층(110)은 2000 nm보다 더 큰 두께, 바람직하게는 전류를 확산시키기 위해 2000 nm 내지 7000 nm(경계도 포함) 사이인 두께를 갖는다. 도 5를 참조하면, 제1 윈도우 층(110)은 제1 전극(50)에 의해 커버되지 않는 노출부(111)를 포함하며, 여기에서 노출부(111)는 제1 윈도우 층(110)과 주변 환경 사이의 내부 전반사를 감소시키기 위해 언덕형(hill-like) 구조물(112)을 갖도록 거칠기 형성된다. 노출부(111)의 거칠기는 1 내지 5 ㎛ 사이이고, 바람직하게는 1 내지 3 ㎛ 사이이다. 하나의 실시예에서, 제1 윈도우 층(110)은 AlGaInP 도는 AlGaAs를 포함한다. 본 실시예에서, 제1 윈도우 층(110)은 n 타입 반도체이고 AlGaAs를 포함한다. 구체적으로, 제1 윈도우 층(110) 내의 Al 함량은 제1 및 제2 중간 층(70a, 70b) 내의 Al 함량보다 더 작다. 본딩 층(100)은 복수의 서브층(도시되지 않음)을 포함할 수 있다. 본딩 층(100)은 투명 전도성 산화물 재료 또는 금속 재료를 포함한다. 투명 전도성 산화물 재료는 인듐 주석 산화물(ITO), 인듐 산화물(InO), 주석 산화물(SnO), 세슘 주석 산화물(CTO), 안티몬 주석 산화물(ATO), 알루미늄 아연 산화물(AZO), 아연 주석 산화물(ZTO), 갈륨 도핑된 아연 산화물(GZO), 텅스텐 도핑된 인듐 산화물(IWO), 아연 산화물(ZnO), 인듐 아연 산화물(IZO)을 포함한다. 금속 재료는 Al, Cr, Cu, Sn, Au, Ni, Ti, Pt, Pb, Zn, Cd, Sb, Co 또는 이들의 합금을 포함한다.
도 4를 참조하면, 하나의 실시예에서, 발광 디바이스는 제2 컨택 층(90)과 제2 반도체 층(30) 사이에 제2 윈도우 층(120)을 더 포함한다. 제2 윈도우 층(120)은 활성 구조물(40)에 걸쳐 전류를 확산시키기 위해 제2 반도체 층(30)에 비교하여 더 낮은 도핑 농도 및 더 큰 두께를 갖는다. 하나의 실시예에서, 제2 윈도우 층(120)은 제1 윈도우 층(110)의 두께보다 더 적은 두께를 가지며, 바람직하게는 두께는 1000 nm 내지 4000 nm 사이이다. 하나의 실시예에서, 제2 윈도우 층(120)은 AlGaInP 또는 AlGaAs를 포함한다. 본 실시예에서, 제2 윈도우 층(120)은 p 타입 반도체이고 AlGaAs를 포함한다. 구체적으로, 제2 윈도우 층(120) 내의 Al 함량은 제1 및 제2 중간 층(70a, 70b) 내의 Al 함량보다 더 작다. 본 실시예에서, 제1 윈도우 층(110) 내의 Al 함량은 제2 윈도우 층(120) 내의 Al 함량과 같다.
하나의 실시예에서, 발광 디바이스는 활성 구조물(40)로부터 방출된 광을 반사시키기 위하여 본딩 층(100)과 제2 컨택 층(90) 사이에 반사기(도시되지 않음)를 더 포함한다. 하나의 실시예에서, 반사기는 Cu, Al, Sn, Au, Ag, Pb, Ti, Ni, Pt, W, 또는 이들의 합금을 포함한 금속 층을 포함한다. 하나의 실시예에서, 반사기는 2.0보다 더 큰 굴절율을 갖는 투명한 층과 90%보다 더 큰 반사율을 갖는 금속 층을 갖는 ODR(omni-directional reflector)를 포함한다.
도 6은 본 개시에 따른 발광 디바이스의 다른 실시예를 도시한다. 본 실시예에서, 제1 전극(50)은 외부 디바이스에 본딩하기 위한 2개의 패드(51), 패드(51)로부터 패드(51)에서 멀어지는 방향으로 방사하는 복수의 제1 연장부(52), 및 제1 연장부(52)와 교차하는 복수의 제2 연장부(53)를 포함하고, 제1 연장부(52)를 따라 2개의 대칭 부분을 형성하며, 제2 연장부(53)의 각각은 제1 연장부(52)에 수직이다.
상기 언급한 바와 같은 발광 디바이스는 백열 전구를 형성하도록 다른 하류 구조와 결합할 수 있다. 도 7은 본 출원의 실시예 중 하나에 따른 백열 전구의 분해도이다. 백열 전구는 램프(161), 램프(161)에 배치된 렌즈(162), 렌즈(162) 아래에 배치된 조명 모듈(164), 히트 싱크(166)를 포함한 램프 홀더(165)(램프 홀더(165)는 조명 모듈(164)을 유지하기 위해 사용됨), 접속부(167), 및 전기 커넥터(168)를 포함하며, 접속부(167)는 램프 홀더(165)를 전기 커넥터(168)에 접속시킨다. 조명 모듈(164)은 캐리어(163) 및 상기에 언급한 실시예 중 임의의 하나의 실시예의 복수의 발광 디바이스(1)를 포함하며, 복수의 발광 디바이스(1)는 캐리어(163) 상에 있다.
본 개시의 바람직한 실시예 및 기타 실시예의 전술한 기재는 본 출원인이 창안한 발명의 개념의 범위 또는 적용능력을 한정하거나 제한하고자 하는 것이 아니다. 여기에 포함된 발명의 개념을 개시하는 대가로, 본 출원인은 첨부한 청구항에 의해 제공되는 모든 특허 권리를 원한다. 따라서, 첨부한 청구항은 다음의 청구항 또는 이의 등가물의 범위 내에 속하는 전체 범위에 대한 모든 수정 및 대안을 포함하는 것으로 의도된다.

Claims (10)

  1. 발광 디바이스에 있어서,
    웰(well) 층과 배리어 층을 포함하는 활성 구조물(active structure);
    상기 활성 구조물을 사이에 둔 제1 전도성 타입의 제1 반도체 층 및 제2 전도성 타입의 제2 반도체 층;
    상기 제1 반도체 층과 상기 활성 구조물 사이에 개재된 제1 중간 층; 및
    상기 제1 반도체 층 상의 제1 윈도우 층
    을 포함하고,
    상기 웰 층은 복수의 상이한 VA족 원소들을 포함하고, 상기 배리어 층은 Al, Ga 및 As를 포함하고, 상기 제1 중간 층은 제1 Al 함량을 가지며, 상기 제1 윈도우 층은 상기 제1 Al 함량보다 적은 제2 Al 함량을 갖는 것인, 발광 디바이스.
  2. 제1항에 있어서, Si, Ge, Cu, Mo, MoW, AlN 또는 ZnO를 포함하는 기판을 더 포함하는, 발광 디바이스.
  3. 제1항에 있어서, 상기 웰 층은 P를 포함하는 것인, 발광 디바이스.
  4. 제3항에 있어서, 상기 배리어 층은 AlzGa1-zAs를 포함하고, 상기 웰 층은 InxGa1-xAs1-yPy를 포함하며, x≠0, 0.001≤y≤0.1 및 z≠0인 것인, 발광 디바이스.
  5. 제1항에 있어서, 상기 제2 반도체 층과 상기 활성 구조물 사이에 개재된 제2 중간 층을 더 포함하는, 발광 디바이스.
  6. 제5항에 있어서, 제2 윈도우 층을 더 포함하고, 상기 제2 중간 층은 상기 제2 윈도우 층과 상기 활성 구조물 사이에 있는 것인, 발광 디바이스.
  7. 제5항에 있어서, 상기 제1 중간 층은 Alz1Ga1-z1As를 포함하는 것인, 발광 디바이스.
  8. 제7항에 있어서, 상기 제1 윈도우 층은 Alz2Ga1-z2As를 포함하고, z1 > z2인 것인, 발광 디바이스.
  9. 제7항에 있어서, 상기 제2 중간 층은 Alz3Ga1-z3As를 포함하는 것인, 발광 디바이스.
  10. 제8항에 있어서, 상기 제2 중간 층은 Alz3Ga1-z3As를 포함하고, z3 > z2인 것인, 발광 디바이스.
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* Cited by examiner, † Cited by third party
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CN117913195A (zh) * 2024-03-19 2024-04-19 南昌凯捷半导体科技有限公司 一种反极性红光led芯片及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020059663A (ko) * 1999-11-01 2002-07-13 추후보정 ＧａＡｓ 재료 시스템용 장파장 부정규형ＩｎＧａＮＰＡｓＳｂ 타입-Ⅰ 및 타입-Ⅱ 활성층

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020059663A (ko) * 1999-11-01 2002-07-13 추후보정 ＧａＡｓ 재료 시스템용 장파장 부정규형ＩｎＧａＮＰＡｓＳｂ 타입-Ⅰ 및 타입-Ⅱ 활성층

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117913195A (zh) * 2024-03-19 2024-04-19 南昌凯捷半导体科技有限公司 一种反极性红光led芯片及其制作方法
CN117913195B (zh) * 2024-03-19 2024-06-07 南昌凯捷半导体科技有限公司 一种反极性红光led芯片及其制作方法

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