KR20190103701A - 핀펫 구조를 갖는 폴리실리콘 기반의 1t 디램 셀 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액티브 핀의 상부층에 결정성이 상대적으로 낮은 반도체층(예컨대, 폴리실리콘층)을 의도적으로 형성하여 종래 셀 바디에 축적되는 정공들을 물리적으로 포획함으로써, retention time을 획기적으로 향상시킬 수 있고, 핀펫 구조로 게이트 장악력을 높여 동작 효율을 높임과 동시에 이미 핀펫 구조가 적용되고 있는 CPU 내 기능성 블록들과 일괄 공정으로 진행 가능한 핀펫 구조를 갖는 폴리실리콘 기반의 1T 디램 셀 소자 및 그 제조방법을 제공한다.

Description

핀펫 구조를 갖는 폴리실리콘 기반의 1T 디램 셀 소자 및 그 제조방법{ONE-TRANSISTOR DRAM CELL DEVICE BASED ON POLYCRYSTALLINE SILICON WITH FinFET STRUCTURE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는 커패시터 없이 폴리실리콘을 기반으로 하는 하나의 핀펫(FinFET) 구조를 갖는 1T 디램 셀 소자 및 그 제조방법에 관한 것이다.
동적 랜덤 액세스 메모리인 디램(DRAM)은 현재 낸드 플래시 메모리와 더불어 반도체 메모리 분야의 대표적인 메모리 소자로, 한국을 포함한 반도체 선도 국가들 간에 기술 경쟁이 매우 치열한 분야이다.
종래의 DRAM은 하나의 트랜지스터와 하나의 커패시터, 즉 1T1C 구조를 갖는다. 커패시터의 존재로부터 야기되는 복잡한 공정으로 인해 CPU와 동시에 집적하지 못하고 stand-alone type으로 제작, 공급되어야 한다는 점, 동일한 초미세 반도체 공정을 기반을 두면서도 플래시 메모리 소자에 비해 용량의 증가 속도가 더디고 3차원 적층이 어렵다는 점 등이 1T1C 구조의 DRAM이 갖는 기술적 한계점으로 지적되어 왔다.
이에, 커패시터 없앤 1T 구조의 DRAM들이 제안되었지만 종래의 1T1C 구조 DRAM 대비 retention time이 상당히 짧다는 단점을 갖고 있다. 또한, 한국 공개특허 제10-2017-0055031호의 경우는 게이트 장악력이 떨어질 뿐만 아니라 터널링 전계효과 트랜지스터(TFET)를 이용함에 따라 일반 MOSFET 소자로 구성되는 기능성 블록(functional block)들과 일괄 공정의 가능성을 떨어뜨리는 문제도 있다.
본 발명은 상술한 종래 1T 디램 셀 소자의 문제점을 해결하기 위해 제안된 것으로, 디램 셀의 채널영역 상부에 폴리실리콘 영역을 의도적으로 형성하여 셀 바디에 축적되는 정공들을 물리적으로 포획하여 저장함으로써, retention time을 획기적으로 향상시킬 수 있고, 핀펫 구조로 게이트 장악력을 높여 동작 효율을 높임과 동시에 이미 핀펫 구조가 적용되고 있는 CPU 내 기능성 블록들과 일괄 공정으로 구현할 수 있는 폴리실리콘 기반의 1T 디램 셀 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 1T 디램 셀 소자는 블로킹 절연막; 상기 블로킹 절연막 상에 돌출된 핀(fin) 형상의 제 1 반도체층; 상기 제 1 반도층에 채널 영역을 사이에 두고 이격되어 상기 채널 영역과 반대 타입의 도전형으로 형성된 소스/드레인 영역; 상기 채널 영역 상에 상기 핀 형상을 따라 형성된 제 2 반도체층; 및 상기 블로킹 절연막 상에서 상기 핀 형상과 교차하는 방향으로 상기 채널 영역과 상기 제 2 반도체층을 감싸며 형성된 게이트 절연막과 게이트를 포함하여 구성된 것을 특징으로 한다.
상기 제 2 반도체층은 상기 제 1 반도체층과 동일한 반도체 물질층이나 상기 제 1 반도체층보다 결정성이 낮은 것을 본 발명에 의한 1T 디램 셀 소자의 다른 특징으로 한다.
상기 반도체 물질층은 실리콘계 물질층인 것을 본 발명에 의한 1T 디램 셀 소자의 다른 특징으로 한다.
상기 블로킹 절연막은 실리콘 기판상에 형성된 실리콘 산화막 또는 SOI(Silicon-On-Insulator) 기판의 매몰 산화막(BOX)이고, 상기 채널 영역은 상기 게이트에 쓰기 전압 인가시 상기 드레인 영역으로 밴드 대 밴드 터널링(band-to-band tunneling)이일어나도록 불순물이 도핑되고(예컨대, 드레인 영역이 n형일 경우 p형으로 도핑), 상기 제 2 반도체층은 입계(grain boundary)로 정공을 포획하는 정공 포획층인 것을 본 발명에 의한 1T 디램 셀 소자의 다른 특징으로 한다.
상기 제 1 반도체층은 단결정 실리콘이고, 상기 제 2 반도체층은 폴리 실리콘인 것을 본 발명에 의한 1T 디램 셀 소자의 다른 특징으로 한다.
본 발명에 의한 1T 디램 셀 소자의 제조방법은 실리콘 기판상에 화학기상증착 또는 열산화 방식으로 실리콘 산화막을 형성하는 단계; 상기 실리콘 산화막 상에 화학기상증착 방식을 통해 폴리 실리콘을 증착 후 고온 공정으로 결정질 실리콘으로 만들어 제 1 반도체층을 형성하는 단계; 상기 제 1 반도체층 상에 화학기상증착 방식을 통해 폴리 실리콘을 한 번 더 증착하여 제 2 반도체층을 형성하는 단계; 상기 제 2 반도체층 상에 식각 마스크를 형성한 후 상기 제 2 반도체층 및 상기 제 1 반도체층을 순차 식각하여 액티브 핀을 형성하는 단계; 상기 액티브 핀 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 액티브 핀과 교차하는 방향으로 상기 액티브 핀을 감싸는 게이트를 형성하고, 이온주입하여 상기 게이트를 가운데 두고 드러난 상기 제 1 반도체층의 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
SOI(Silicon-On-Insulator) 기판의 단결정 실리콘층을 제 1 반도체층으로 하고, 상기 제 1 반도체층 상에 화학기상증착 방식을 통해 폴리 실리콘을 증착하여 제 2 반도체층을 형성하는 단계; 상기 제 2 반도체층 상에 식각 마스크를 형성한 후 상기 제 2 반도체층 및 상기 제 1 반도체층을 순차 식각하여 액티브 핀을 형성하는 단계; 상기 액티브 핀 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 액티브 핀과 교차하는 방향으로 상기 액티브 핀을 감싸는 게이트를 형성하고, 이온주입하여 상기 게이트를 가운데 두고 드러난 상기 제 1 반도체층의 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 본 발명에 의한 1T 디램 셀 소자 제조방법의 다른 특징이라 한다.
SOI(Silicon-On-Insulator) 기판의 단결정 실리콘층을 제 1 반도체층으로 하고, 상기 제 1 반도체층의 상부에 이온 주입하여 저결정성의 제 2 반도체층을 형성하는 단계; 상기 제 2 반도체층 상에 식각 마스크를 형성한 후 상기 제 2 반도체층 및 상기 제 1 반도체층을 순차 식각하여 액티브 핀을 형성하는 단계; 상기 액티브 핀 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 액티브 핀과 교차하는 방향으로 상기 액티브 핀을 감싸는 게이트를 형성하고, 이온주입하여 상기 게이트를 가운데 두고 드러난 상기 제 1 반도체층의 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 본 발명에 의한 1T 디램 셀 소자 제조방법의 다른 특징이라 한다.
상기 이온 주입은 Ar, C, Si 중 어느 하나 이상을 포함한 이온이나 p형 도펀트를 주입하는 것을 본 발명에 의한 1T 디램 셀 소자 제조방법의 다른 특징이라 한다.
본 발명은 액티브 핀의 상부층에 결정성이 상대적으로 낮은 반도체층(예컨대, 폴리실리콘층)을 의도적으로 형성하여 종래 셀 바디에 축적되는 정공들을 물리적으로 포획함으로써, retention time을 획기적으로 향상시킬 수 있고, 핀펫 구조로 게이트 장악력을 높여 동작 효율을 높임과 동시에 이미 핀펫 구조가 적용되고 있는 CPU 내 기능성 블록들과 일괄 공정으로 구현할 수 있는 효과가 있다.
도 1 및 도 2는 본 발명의 일 실시 예에 따른 1T 디램 셀 소자의 구조를 보여주는 단면도로, 전자는 게이트 방향으로 절단한 면을, 후자는 채널 방향으로 절단한 면을 각각 보여준다.
이하, 첨부한 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.
본 발명의 일 실시 예에 따른 1T 디램 셀 소자는, 도 1 및 도 2와 같이, 블로킹 절연막(20); 상기 블로킹 절연막 상에 돌출된 핀(fin) 형상의 제 1 반도체층(30); 상기 제 1 반도층에 채널 영역(31)을 사이에 두고 이격되어 상기 채널 영역과 반대 타입의 도전형으로 형성된 소스(32)/드레인 영역(34); 상기 채널 영역 상에 상기 핀 형상을 따라 형성된 제 2 반도체층(40); 및 상기 블로킹 절연막(20) 상에서 상기 핀 형상과 교차하는 방향으로 상기 채널 영역(31)과 상기 제 2 반도체층(40)을 감싸며 형성된 게이트 절연막(50)과 게이트(60)를 포함하여 구성된다.
여기서, 상기 제 1 반도체층(30) 및 상기 제 2 반도체층(40)은 셀 소자가 만들어지는 액티브 핀을 형성하되, 상기 제 1 반도체층(30)에만 채널이 형성되고, 상기 제 2 반도체층(40)은 채널의 정공이 유입되어 저장되는 정공 포획층일 수 있다.
상기 정공 포획층은 상기 제 2 반도체층(40)의 입계(grain boundary)로 정공을 포획하여 저장하는 것으로 구성될 수 있다.
상기 블로킹 절연막(20)은 셀 바디, 즉 상기 제 1 반도체층(30)을 외부와 절연시키는 것으로, 절연체이면 기판을 대신하며 유리나 가요성 물질층으로 형성할 수도 있고, 도 1과 같이, 벌크 실리콘 기판(10) 상에 형성된 실리콘 산화막일 수 있다. 다른 실시 예로, 상기 블로킹 절연막(20)은 SOI(Silicon-On-Insulator) 기판의 매몰 산화막(BOX)일 수 있다.
상기 채널 영역(31)은 상기 게이트(60)에 쓰기 전압(예컨대, VGS < 0) 인가시 상기 드레인 영역(34)으로 밴드 대 밴드 터널링(band-to-band tunneling)이 일어나도록 불순물이 도핑(예컨대, 드레인 영역이 n형일 경우 p형으로 도핑)되고, 상기 제 2 반도체층(40)은 상술한 바와 같이 입계(grain boundary)로 정공을 포획하는 정공 포획층일 수 있다. 이렇게 함으로써, 상기 제 2 반도체층(40)은 상기 제 1 반도체층(30)의 채널 영역(31)에 있는 정공들을 물리적으로 다수 포획하여 retention time을 향상시킬 수 있게 된다.
상기 제 2 반도체층(40)은 상기 제 1 반도체층(30)과 다른 반도체 물질층으로 이종접합으로 형성될 수도 있으나, 동일한 반도체 물질층으로, 어떤 경우든지 상기 제 1 반도체층보다 결정성이 낮은 것으로 한다. 이렇게 함으로써, 제 1 반도층(30)의 채널 영역(31)에서 캐리어(전자 또는 정공)의 이동도를 높여 저전력 구동이 가능함은 물론 제 2 반도체층(40)의 입계(grain boundary)에 더욱 많은 정공을 포획할 수 있는 장점이 있다.
구체적인 예로, 상기 제 1 반도체층(30)은 결정질 실리콘(예컨대, 단결정 실리콘)으로, 상기 제 2 반도체층(40)은 저결정성 실리콘(예컨대, 폴리 실리콘)으로 형성할 수 있다.
다음은 도 1 및 도 2의 구조를 제조하기 위한 본 발명에 따른 1T 디램 셀 소자의 제조방법에 대하여 설명한다.
먼저, 실리콘 기판(10)상에 화학기상증착(CVD) 또는 열산화 방식으로 실리콘 산화막(20)을 형성한다.
이어, 상기 실리콘 산화막(20) 상에 화학기상증착 방식을 통해 저결정성 실리콘계 물질(예컨대, 폴리 실리콘)을 증착 후 고온 공정(700~900℃)으로 결정질 실리콘으로 만들어 제 1 반도체층(30)을 형성한다.
이후, 상기 제 1 반도체층(30) 상에 화학기상증착 방식을 통해 저결정성 실리콘계 물질(예컨대, 폴리 실리콘)을 한 번 더 증착하여 제 2 반도체층(40)을 형성하고, 이어 상기 제 2 반도체층(40) 상에 식각 마스크를 형성한 후 상기 제 2 반도체층 및 상기 제 1 반도체층을 순차 식각하여 액티브 핀을 형성한다.
다음, 상기 액티브 핀 상에 게이트 절연막(50)을 형성하고, 상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여, 도 1 및 도 2와 같이, 상기 액티브 핀과 교차하는 방향으로 상기 액티브 핀을 감싸는 게이트(60)를 형성하고, 이온주입하여 상기 게이트(60)를 가운데 두고 드러난 상기 제 1 반도체층(30)의 양측에 소스(32)/드레인 영역(34)을 형성한다.
다른 실시 예로, 상기 실리콘 기판(10) 대신 SOI(Silicon-On-Insulator) 기판을 사용할 경우에는, SOI 기판의 단결정 실리콘층을 상기 제 1 반도체층(30)으로 하고, 상기 제 1 반도체층 상에 화학기상증착 방식을 통해 폴리 실리콘을 증착하여 제 2 반도체층(40)을 형성하고, 이후 단계들은 상기 예와 동일하게 진행할 수 있다.
이 경우, 상기 실리콘 산화막(20) 대신 SOI 기판의 매몰 산화막(BOX)을 사용할 수 있어, 공정 단계를 줄일 수 있다.
또 다른 실시 예로, 상기 SOI 기판을 사용할 때, 상기 제 2 반도체층(40)을 폴리 실리콘으로 별도 형성해주는 단계 대신에 SOI 기판의 단결정 실리콘층인 제 1 반도체층(30)의 상부에 이온 주입하여 저결정성의 제 2 반도체층(40)을 형성하는 단계로 진행할 수도 있다.
이때, 상기 이온 주입은 Ar, C, Si 중 어느 하나 이상을 포함한 이온이나 p형 도펀트를 주입하여 n형 도전형을 갖지 않도록 함이 바람직하다.
마지막으로, 도 1 및 도 2의 실시 예에 따른 1T 디램 셀 소자의 동작 방법에 대하여 간단히 설명한다.
<쓰기 동작>
실리콘 기판(10)에 인가한 바디 전압 VB = 0, 소스 영역(32)에 인가한 소스 전압 VS = 0, 게이트와 소스 간 전압 VGS < 0, 드레인과 소스 간 전압 VDS > 0으로 각각 인가하여 p-type 채널 영역(31)의 valence band 전자들을 드레인 영역(34)으로 밴드 대 밴드 터널링(band-to-band tunneling)하게 된다.
이때, p-type 채널 영역에는 자유 정공들이 형성되는데, 측벽(sidewall)에 존재하는 게이트(60)에 가해진 음의 전압에 의해 효과적으로 채널 영역(31)의 플로팅 바디에 갇히게 되며, 그 중 일부는 상부에 존재하는 게이트(60)의 음의 전압에 의해 제 2 반도체층(40)인 폴리 실리콘 영역으로 유입되어 입계(grain boundary)에 포획하여 저장하게 된다. 이러한 폴리 실리콘의 입계는 정공 포획층을 형성하게 되어, 정공들이 상기 정공 포획층에 포획되는 정도에 따라, 0 또는 1 상태(state)로 쓰여 지게 된다.
<읽기 동작>
VB = 0, VS = 0, VGS > Vth(MOSFET의 문턱 전압), VDS > 0의 전압을 인가하여 드레인 전류의 높낮이로 메모리 소자의 0, 1 상태를 판별하게 된다.
이때, VDS가 과도하게 높으면 impact ionization으로 인해 추가적인 전자, 정공쌍이 발생하며, VGS가 과도하게 높으면 폴리 실리콘 영역에 포획되어 있는 정공들이 빠져나가 정확한 메모리 상태 판별이 어렵게 되므로 적절히 작은 크기의 VDS 및 VGS를 가해야 한다.
<지우기 동작>
VB = 0, VS = 0, VGS > 0, VDS > 0의 전압을 인가하여 재결합하지 않고 남아 있는 정공들 및 폴리 실리콘 영역 내에 포획되어 있는 정공들을 소스 영역으로 drift 시켜 제거한다. 다른 방법으로, VS < 0, VG > 0, VD < 0을 인가하여 표동에 의한 정공의 유출을 소스 및 드레인 양 접합에서 모두 이루어지게 하여 지우기 속도(erase speed)를 향상시킬 수도 있다.
쓰기 동작을 제외한, 읽기 및 지우기 동작에서 VG는 양의 값으로 정하여 폴리 실리콘 영역으로의 정공의 원치 않는 포획이 이루어지지 않도록 함이 바람직하다.
또한, 쓰기 동작은 폴리 실리콘 영역이 반드시 관여할 수 있게 하면서도 읽기 동작은 하부에 존재하는 채널 영역에서 이루어지도록 하기 위해서는 S/D 접합 영역을 폴리 실리콘 하부에 형성하도록 도핑하고 접합하기 위해, 도 2와 같은 구조를 가지도록 식각함이 바람직하다.
10: 실리콘 기판
20: 블로킹 절연막(실리콘 산화막, 매몰 산화막)
30: 제 1 반도체층(단결정 실리콘)
31: 채널 영역
32: 소스 영역
34: 드레인 영역
40: 제 2 반도체층(폴리 실리콘)
50: 게이트 절연막
60: 게이트

Claims (9)

  1. 블로킹 절연막;
    상기 블로킹 절연막 상에 돌출된 핀(fin) 형상의 제 1 반도체층;
    상기 제 1 반도층에 채널 영역을 사이에 두고 이격되어 상기 채널 영역과 반대 타입의 도전형으로 형성된 소스/드레인 영역;
    상기 채널 영역 상에 상기 핀 형상을 따라 형성된 제 2 반도체층; 및
    상기 블로킹 절연막 상에서 상기 핀 형상과 교차하는 방향으로 상기 채널 영역과 상기 제 2 반도체층을 감싸며 형성된 게이트 절연막과 게이트를 포함하여 구성된 것을 특징으로 하는 1T 디램 셀 소자.
  2. 제 1 항에 있어서,
    상기 제 2 반도체층은 상기 제 1 반도체층과 동일한 반도체 물질층이나 상기 제 1 반도체층보다 결정성이 낮은 것을 특징으로 하는 1T 디램 셀 소자.
  3. 제 2 항에 있어서,
    상기 반도체 물질층은 실리콘계 물질층인 것을 특징으로 하는 1T 디램 셀 소자.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 블로킹 절연막은 실리콘 기판상에 형성된 실리콘 산화막 또는 SOI(Silicon-On-Insulator) 기판의 매몰 산화막(BOX)이고,
    상기 채널 영역은 상기 게이트에 쓰기 전압 인가시 상기 드레인 영역으로 밴드 대 밴드 터널링(band-to-band tunneling)이 일어나도록 불순물이 도핑되고,
    상기 제 2 반도체층은 입계(grain boundary)로 정공을 포획하는 정공 포획층인 것을 특징으로 하는 1T 디램 셀 소자.
  5. 제 4 항에 있어서,
    상기 제 1 반도체층은 단결정 실리콘이고,
    상기 제 2 반도체층은 폴리 실리콘인 것을 특징으로 하는 1T 디램 셀 소자.
  6. 실리콘 기판상에 화학기상증착 또는 열산화 방식으로 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막 상에 화학기상증착 방식을 통해 폴리 실리콘을 증착 후 고온 공정으로 결정질 실리콘으로 만들어 제 1 반도체층을 형성하는 단계;
    상기 제 1 반도체층 상에 화학기상증착 방식을 통해 폴리 실리콘을 한 번 더 증착하여 제 2 반도체층을 형성하는 단계;
    상기 제 2 반도체층 상에 식각 마스크를 형성한 후 상기 제 2 반도체층 및 상기 제 1 반도체층을 순차 식각하여 액티브 핀을 형성하는 단계;
    상기 액티브 핀 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 액티브 핀과 교차하는 방향으로 상기 액티브 핀을 감싸는 게이트를 형성하고, 이온주입하여 상기 게이트를 가운데 두고 드러난 상기 제 1 반도체층의 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 1T 디램 셀 소자의 제조방법.
  7. SOI(Silicon-On-Insulator) 기판의 단결정 실리콘층을 제 1 반도체층으로 하고, 상기 제 1 반도체층 상에 화학기상증착 방식을 통해 폴리 실리콘을 증착하여 제 2 반도체층을 형성하는 단계;
    상기 제 2 반도체층 상에 식각 마스크를 형성한 후 상기 제 2 반도체층 및 상기 제 1 반도체층을 순차 식각하여 액티브 핀을 형성하는 단계;
    상기 액티브 핀 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 액티브 핀과 교차하는 방향으로 상기 액티브 핀을 감싸는 게이트를 형성하고, 이온주입하여 상기 게이트를 가운데 두고 드러난 상기 제 1 반도체층의 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 1T 디램 셀 소자의 제조방법.
  8. SOI(Silicon-On-Insulator) 기판의 단결정 실리콘층을 제 1 반도체층으로 하고, 상기 제 1 반도체층의 상부에 이온 주입하여 저결정성의 제 2 반도체층을 형성하는 단계;
    상기 제 2 반도체층 상에 식각 마스크를 형성한 후 상기 제 2 반도체층 및 상기 제 1 반도체층을 순차 식각하여 액티브 핀을 형성하는 단계;
    상기 액티브 핀 상에 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 게이트 물질을 증착하고 식각하여 상기 액티브 핀과 교차하는 방향으로 상기 액티브 핀을 감싸는 게이트를 형성하고, 이온주입하여 상기 게이트를 가운데 두고 드러난 상기 제 1 반도체층의 양측에 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 1T 디램 셀 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 이온 주입은 Ar, C, Si 중 어느 하나 이상을 포함한 이온이나 p형 도펀트를 주입하는 것을 특징으로 1T 디램 셀 소자의 제조방법.
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