KR20190100845A - Via frame and semiconductor package including the same - Google Patents

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KR20190100845A
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주식회사 네패스
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Abstract

According to a technical aspect of the present invention, provided is a semiconductor package comprising: a semiconductor chip including a first surface and a second surface opposite to the first surface; an upper rewiring structure provided on the first surface of the semiconductor chip and including an upper wiring pattern connected to a chip pad of the semiconductor chip; a lower rewiring structure provided on the second surface of the semiconductor chip and including a lower wiring pattern; a via frame provided adjacent to the semiconductor chip; a frame core with a cavity; an encapsulant for filling the cavity provided in the frame core; and a through electrode penetrating the encapsulant and including an upper portion connected to the upper wiring pattern and a lower portion connected to the lower wiring pattern.

Description

비아 프레임 및 이를 포함하는 반도체 패키지 {Via frame and semiconductor package including the same}Via frame and semiconductor package including the same {Via frame and semiconductor package including the same}

본 발명의 기술적 사상은 반도체 패키지에 관한 것으로, 보다 상세하게는 팬-아웃(fan-out) 구조의 반도체 패키지에 관한 것이다.The technical idea of the present invention relates to a semiconductor package, and more particularly, to a semiconductor package having a fan-out structure.

전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화 되고 있으며, 이에 따라 반도체 패키지는 소형의 크기를 가지면서도 고밀도의 입출력 단자를 가질 것이 요구되고 있다. 최근에는 반도체 칩이 배치된 영역 외부에 입출력 단자를 형성하고, 재배선을 통해 입출력 단자와 반도체 칩을 연결시키는 팬-아웃 구조의 반도체 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다.Electronic devices are becoming smaller and lighter according to the rapid development of the electronic industry and the demands of users. Accordingly, the semiconductor package is required to have a small size and a high density input / output terminal. Recently, research and development of a semiconductor package having a fan-out structure for forming an input / output terminal outside the region where the semiconductor chip is disposed and connecting the input / output terminal and the semiconductor chip through redistribution have been continuously conducted.

본 발명의 기술적 사상이 해결하고자 하는 과제는 비아 프레임 및 비아 프레임을 포함하는 반도체 패키지를 제공하는데 있다.An object of the present invention is to provide a semiconductor package including a via frame and a via frame.

상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 반도체 칩, 상기 반도체 칩의 상기 제1 면 상에 마련되고, 상기 반도체 칩의 칩 패드에 연결된 상부 배선 패턴을 포함하는 상부 재배선 구조체, 상기 반도체 칩의 상기 제2 면 상에 마련되고, 하부 배선 패턴을 포함하는 하부 재배선 구조체, 및 상기 반도체 칩의 주변에 마련된 비아 프레임을 포함하고, 캐비티가 형성된 프레임 코어, 상기 프레임 코어에 마련된 캐비티를 채우는 봉지재, 및 상기 봉지재를 관통하고, 상기 상부 배선 패턴에 연결된 상부 및 상기 하부 배선 패턴에 연결된 하부를 포함하는 관통 전극을 포함하는 반도체 패키지를 제공한다. In order to solve the above problems, the technical idea of the present invention is provided on a semiconductor chip comprising a first surface and a second surface opposite to the first surface, provided on the first surface of the semiconductor chip, An upper redistribution structure including an upper wiring pattern connected to the chip pads of the semiconductor chip, a lower redistribution structure provided on the second surface of the semiconductor chip and including a lower wiring pattern, and a via frame provided around the semiconductor chip And a through electrode including a frame core having a cavity formed therein, an encapsulant filling a cavity provided in the frame core, and an encapsulating material, an upper portion connected to the upper wiring pattern and a lower portion connected to the lower wiring pattern. It provides a semiconductor package comprising.

예시적인 실시예들에서, 상기 관통 전극은 코어 패턴 및 상기 코어 패턴을 덮는 도전 패턴을 포함하는 것을 특징으로 한다.In example embodiments, the through electrode may include a core pattern and a conductive pattern covering the core pattern.

예시적인 실시예들에서, 상기 코어 패턴은 절연 물질을 포함하는 것을 특징으로 한다.In example embodiments, the core pattern may include an insulating material.

예시적인 실시예들에서, 상기 코어 패턴은 도전성 물질을 포함하는 것을 특징으로 한다.In exemplary embodiments, the core pattern is characterized in that it comprises a conductive material.

예시적인 실시예들에서, 상기 코어 패턴은 기둥 형상을 가지고, 상기 도전 패턴은 상기 코어 패턴의 상면 및 측면을 덮는 것을 특징으로 한다.In example embodiments, the core pattern may have a columnar shape, and the conductive pattern may cover an upper surface and a side surface of the core pattern.

예시적인 실시예들에서, 상기 봉지재는 폴리이미드로 이루어진 것을 특징으로 한다.In exemplary embodiments, the encapsulant is made of polyimide.

예시적인 실시예들에서, 상기 반도체 칩과 상기 비아 프레임을 몰딩하는 몰딩층을 더 포함하는 것을 특징으로 한다.In example embodiments, the semiconductor chip may further include a molding layer molding the semiconductor frame and the via frame.

상술한 과제를 해결하기 위하여, 본 발명의 기술적 사상은 반도체 패키지 제조용 비아 프레임으로서, 캐비티가 형성된 프레임 코어, 상기 프레임 코어의 상기 캐비티를 채우는 봉지재, 및 상기 프레임 코어의 상기 캐비티 내에 마련되고, 상기 봉지재를 관통하는 관통 전극을 포함하고, 상기 관통 전극은 기둥 형상의 코어 패턴 및 상기 코어 패턴을 덮는 도전 패턴을 포함하는 비아 프레임을 제공한다. In order to solve the above-mentioned problems, the technical idea of the present invention is a via frame for manufacturing a semiconductor package, which is provided in a frame core having a cavity, an encapsulant for filling the cavity of the frame core, and the cavity of the frame core. A through electrode penetrates an encapsulant, and the through electrode provides a via frame including a pillar-shaped core pattern and a conductive pattern covering the core pattern.

예시적인 실시예들에서, 상기 코어 패턴 및 상기 봉지재는 각각 폴리이미드로 이루어진 것을 특징으로 하는 비아 프레임을 제공한다.In example embodiments, the core pattern and the encapsulant each provide a via frame, which is made of polyimide.

예시적인 실시예들에서, 상기 비아 프레임은 상면 및 상기 상면에 반대된 하면을 포함하고, 상기 비아 프레임의 상기 상면은 동일 평면 상에 있는 상기 프레임 코어의 상면, 상기 봉지재의 상면, 및 상기 관통 전극의 상면으로 구성되고, 상기 비아 프레임의 상기 하면은 동일 평면 상에 있는 상기 프레임 코어의 하면, 상기 봉지재의 하면, 및 상기 관통 전극의 하면으로 구성된 것을 특징으로 한다.In example embodiments, the via frame includes a top surface and a bottom surface opposite to the top surface, wherein the top surface of the via frame is on top of the frame core on the same plane, top surface of the encapsulant, and through electrode. And a lower surface of the via frame, a lower surface of the encapsulant, and a lower surface of the through electrode.

본 발명의 기술적 사상에 의하면, 비아 프레임은 관통 전극을 포함하므로, 비아 프레임과 반도체 칩을 패키징하여 반도체 패키지의 수직 방향의 전기적 연결 경로를 용이하게 구현할 수 있다. According to the technical concept of the present invention, since the via frame includes a through electrode, the via frame and the semiconductor chip may be packaged to easily implement the electrical connection path in the vertical direction of the semiconductor package.

도 1은 본 발명의 예시적인 실시예들에 따른 비아 프레임을 나타낸 평면도이다.
도 2는 도 1에 도시된 프레임 코어의 일부를 나타낸 평면도이다.
도 3은 도 1의 Ⅲ-Ⅲ'선에 따른 비아 프레임의 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 내지 도 5g는 본 발명의 예시적인 실시예들에 따른 비아 프레임의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 1 is a plan view illustrating a via frame according to exemplary embodiments of the present invention.
FIG. 2 is a plan view showing a part of the frame core shown in FIG. 1. FIG.
3 is a cross-sectional view of the via frame taken along the line III-III ′ of FIG. 1.
4 is a cross-sectional view illustrating a semiconductor package in accordance with some example embodiments of the inventive concepts.
5A through 5G are cross-sectional views illustrating a method of manufacturing a via frame according to exemplary embodiments of the present invention.
6A through 6D are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with some example embodiments of the inventive concepts.
7 is a cross-sectional view illustrating a semiconductor package in accordance with some example embodiments of the inventive concepts.

이하, 첨부도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.Hereinafter, exemplary embodiments of the inventive concept will be described in detail with reference to the accompanying drawings. However, embodiments of the inventive concept may be modified in many different forms and should not be construed as limiting the scope of the inventive concept to the embodiments described below. Embodiments of the inventive concept are preferably interpreted as being provided to those skilled in the art to more fully describe the inventive concept. Like numbers refer to like elements all the time. Furthermore, various elements and regions in the drawings are schematically drawn. Accordingly, the inventive concept is not limited by the relative size or spacing drawn in the accompanying drawings.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.Terms such as first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the inventive concept, the first component may be referred to as the second component, and vice versa, the second component may be referred to as the first component.

본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the inventive concepts. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the expression “comprises” or “having” is intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and that one or more other features It should be understood that it does not exclude in advance the possibility of the presence or addition of numbers, operations, components, parts or combinations thereof.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.Unless defined otherwise, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art, including technical terms and scientific terms. Also, as used in the prior art, terms as defined in advance should be construed to have a meaning consistent with what they mean in the context of the technology concerned, and in an overly formal sense unless explicitly defined herein. It will be understood that it should not be interpreted.

도 1은 본 발명의 예시적인 실시예들에 따른 비아 프레임(100)을 나타낸 평면도이다. 도 2는 도 1에 도시된 프레임 코어(110)의 일부를 나타낸 평면도이다. 도 3은 도 1의 Ⅲ-Ⅲ'선에 따른 비아 프레임(100)의 단면도이다.1 is a plan view illustrating a via frame 100 according to exemplary embodiments of the present invention. FIG. 2 is a plan view of a part of the frame core 110 illustrated in FIG. 1. 3 is a cross-sectional view of the via frame 100 taken along line III-III ′ of FIG. 1.

도 1 내지 도 3을 참조하면, 비아 프레임(100)은 프레임 코어(110), 봉지재(120), 및 관통 전극(130)을 포함할 수 있다. 예를 들어, 비아 프레임(100)은 반도체 패키지에 포함되며, 반도체 패키지의 강성을 향상시키는 역할을 수행할 수 있고, 반도체 패키지의 전기적 연결 경로를 구성할 수 있다.1 to 3, the via frame 100 may include a frame core 110, an encapsulant 120, and a through electrode 130. For example, the via frame 100 may be included in a semiconductor package, may serve to improve rigidity of the semiconductor package, and configure an electrical connection path of the semiconductor package.

프레임 코어(110)는 비아 프레임(100)을 지지하는 역할을 수행할 수 있다. 예를 들어, 프레임 코어(110)는 비아 프레임(100)의 강성을 향상시키기에 적합한 물질을 포함할 수 있다. 예시적인 실시예들에서, 프레임 코어(110)는 금속 물질, 예를 들어 스테인리스 스틸, 텅스텐(W), 티타늄(Ti) 등을 포함할 수 있다. 또는, 예시적인 실시예들에서, 프레임 코어(110)는 절연 물질, 예를 들어 실리콘, 세라믹, 플라스틱, 폴리머 등을 포함할 수 있다.The frame core 110 may serve to support the via frame 100. For example, the frame core 110 may include a material suitable for enhancing the stiffness of the via frame 100. In example embodiments, the frame core 110 may include a metal material, for example, stainless steel, tungsten (W), titanium (Ti), or the like. Alternatively, in example embodiments, the frame core 110 may include an insulating material, such as silicon, ceramics, plastics, polymers, and the like.

프레임 코어(110)는 봉지재(120)가 채워지고 관통 전극(130)이 배치될 수 있는 캐비티(111)를 제공할 수 있다. 예를 들어, 프레임 코어(110)는 복수의 구획된 캐비티(111)를 포함할 수 있고, 하나의 캐비티(111)에는 적어도 하나의 관통 전극(130)이 배치될 수 있다. 예를 들어, 도 1 및 도 2에 도시된 바와 같이, 프레임 코어(110)는 격자 형상을 가질 수 있다. 프레임 코어(110)에 마련된 캐비티들(111)각각의 가로 폭 및/또는 세로 폭은 서로 동일할 수도 있고, 또는 서로 상이할 수도 있다.The frame core 110 may provide a cavity 111 in which the encapsulant 120 is filled and through electrodes 130 may be disposed. For example, the frame core 110 may include a plurality of partitioned cavities 111, and at least one through electrode 130 may be disposed in one cavity 111. For example, as shown in FIGS. 1 and 2, the frame core 110 may have a grid shape. The horizontal width and / or vertical width of each of the cavities 111 provided in the frame core 110 may be the same as or different from each other.

봉지재(120)는 프레임 코어(110)의 적어도 일부를 덮을 수 있고, 프레임 코어(110)에 마련된 캐비티(111)를 채울 수 있다. 봉지재(120)는 프레임 코어(110)와 관통 전극(130) 사이를 채울 수 있다. 봉지재(120)는 관통 전극(130)의 측벽을 감쌀 수 있다. 프레임 코어(110)의 일면은 봉지재(120)로부터 노출될 수 있다. 이 때, 프레임 코어(110)의 노출된 상기 일면은 봉지재(120)의 일면과 동일 평면(coplanar)에 있을 수 있다.The encapsulant 120 may cover at least a portion of the frame core 110 and may fill the cavity 111 provided in the frame core 110. The encapsulant 120 may fill between the frame core 110 and the through electrode 130. The encapsulant 120 may surround sidewalls of the through electrode 130. One surface of the frame core 110 may be exposed from the encapsulant 120. In this case, the exposed one surface of the frame core 110 may be coplanar with one surface of the encapsulant 120.

예시적인 실시예들에서, 봉지재(120)는 절연 물질을 포함할 수 있다. 예를 들어, 봉지재(120)는 감광성(photosensitive) 물질, 예를 들어 폴리이미드(polyimide)와 같은 폴리머 물질을 포함할 수 있다.In example embodiments, the encapsulant 120 may include an insulating material. For example, the encapsulant 120 may include a photosensitive material, for example a polymer material such as polyimide.

관통 전극(130)은 봉지재(120)를 수직으로 관통할 수 있다. 즉, 관통 전극(130)의 상부 및 관통 전극(130)의 하부는 외부로 노출될 수 있다. 도 1에 도시된 바와 같이, 관통 전극(130)은 프레임 코어(110)에 마련된 캐비티(111) 내에 적어도 하나가 배치될 수 있다. 예를 들어, 프레임 코어(110)에 마련된 캐비티(111) 내에서, 관통 전극(130)은 1차원 어레이 또는 2차원 어레이로 배열될 수 있다. 상기 관통 전극(130)의 사이즈 및 피치(pitch)는 필요에 따라 다양하게 조절될 수 있다. The through electrode 130 may penetrate the encapsulant 120 vertically. That is, the upper portion of the through electrode 130 and the lower portion of the through electrode 130 may be exposed to the outside. As illustrated in FIG. 1, at least one through electrode 130 may be disposed in a cavity 111 provided in the frame core 110. For example, in the cavity 111 provided in the frame core 110, the through electrodes 130 may be arranged in a one-dimensional array or a two-dimensional array. The size and pitch of the through electrode 130 may be variously adjusted as necessary.

관통 전극(130)은 도전 패턴(131) 및 코어 패턴(133)을 포함할 수 있다. 코어 패턴(133)은 수직 방향으로 연장된 기둥 형상을 가질 수 있다. 도전 패턴(131)은 코어 패턴(133)과 봉지재(120) 사이에 배치되며, 코어 패턴(133)을 감쌀 수 있다. 예를 들어, 도전 패턴(131)은 코어 패턴(133)의 측면 및 상면을 덮을 수 있다. 도전 패턴(131)은 수직 방향으로 연장되며, 도전 패턴(131)의 상부 및 하부는 외부로 노출될 수 있다. 예를 들어, 도전 패턴(131)은 구리(Cu), 알루미늄(Al), 텅스텐(W)과 같은 금속 물질 또는 도핑된 폴리실리콘을 포함할 수 있다. The through electrode 130 may include a conductive pattern 131 and a core pattern 133. The core pattern 133 may have a pillar shape extending in the vertical direction. The conductive pattern 131 may be disposed between the core pattern 133 and the encapsulant 120 and may surround the core pattern 133. For example, the conductive pattern 131 may cover the side surface and the top surface of the core pattern 133. The conductive pattern 131 extends in the vertical direction, and upper and lower portions of the conductive pattern 131 may be exposed to the outside. For example, the conductive pattern 131 may include a metal material such as copper (Cu), aluminum (Al), tungsten (W) or doped polysilicon.

예시적인 실시예들에서, 코어 패턴(133)은 절연 물질을 포함할 수 있다. 예를 들어, 코어 패턴(133)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC) 또는 폴리이미드와 같은 폴리머 물질을 포함할 수 있다. In example embodiments, the core pattern 133 may include an insulating material. For example, the core pattern 133 may include a polymer material such as an epoxy molding compound (EMC) or polyimide.

또는, 다른 예시적인 실시예들에서, 코어 패턴(133)은 도전성 물질을 포함할 수 있다. 예를 들어, 코어 패턴(133)은 구리(Cu), 알루미늄(Al), 텅스텐(W)과 같은 금속 물질 또는 도핑된 폴리실리콘을 포함할 수 있다. Alternatively, in other example embodiments, the core pattern 133 may include a conductive material. For example, the core pattern 133 may include a metal material such as copper (Cu), aluminum (Al), tungsten (W) or doped polysilicon.

예시적인 실시예들에서, 코어 패턴(133)은 도전 패턴(131)과 동일한 물질을 포함할 수 있다. 또는, 다른 예시적인 실시예들에서, 코어 패턴(133)은 도전 패턴(131)과 상이한 물질을 포함할 수도 있다.In example embodiments, the core pattern 133 may include the same material as the conductive pattern 131. Alternatively, in other example embodiments, the core pattern 133 may include a material different from that of the conductive pattern 131.

도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.4 is a cross-sectional view illustrating a semiconductor package 10 in accordance with some example embodiments of the inventive concepts.

도 4를 참조하면, 반도체 패키지(10)는 반도체 칩(210), 비아 프레임(100), 몰딩층(220), 하부 재배선 구조체(230) 및 상부 재배선 구조체(240)를 포함할 수 있다. 반도체 패키지(10)는 예를 들면, FOWLP(Fan Out Wafer Level Package) 형태의 반도체 패키지일 수 있다.Referring to FIG. 4, the semiconductor package 10 may include a semiconductor chip 210, a via frame 100, a molding layer 220, a lower redistribution structure 230, and an upper redistribution structure 240. . The semiconductor package 10 may be, for example, a semiconductor package in the form of a fan out wafer level package (FOWLP).

반도체 칩(210)을 이루는 반도체 기판은 예를 들면, 실리콘을 포함할 수 있다. 또는, 반도체 칩(210)을 이루는 반도체 기판은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 또는, 반도체 칩(210)을 이루는 반도체 기판은 SOI(silicon on insulator) 구조를 가질 수 있다.The semiconductor substrate constituting the semiconductor chip 210 may include, for example, silicon. Alternatively, the semiconductor substrate constituting the semiconductor chip 210 may be a semiconductor element such as germanium (Ge, germanium), or silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), and indium phosphide (InP). The same compound semiconductor may be included. Alternatively, the semiconductor substrate constituting the semiconductor chip 210 may have a silicon on insulator (SOI) structure.

반도체 칩(210)을 이루는 상기 반도체 기판은 활성면과 활성면에 반대되는 비활성면을 가질 수 있다. 반도체 칩(210)의 활성면 상에는 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자 영역(215)이 형성될 수 있다. 상기 복수의 개별 소자는 다양한 미세 전자 소자(microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. The semiconductor substrate constituting the semiconductor chip 210 may have an active surface and an inactive surface opposite to the active surface. On the active surface of the semiconductor chip 210, a semiconductor device region 215 including a plurality of individual devices of various kinds may be formed. The plurality of individual devices may comprise various microelectronic devices, for example metal-oxide-semiconductor field effect transistors (MOSFETs), such as complementary metal-insulator-semiconductor transistors (CMOS transistors), and system large scale integration (LSI). , An image sensor such as a CMOS imaging sensor (CIS), a micro-electro-mechanical system (MEMS), an active device, a passive device, and the like.

반도체 칩(210)은 제1 면(211) 및 상기 제1 면(211)에 반대된 제2 면(212)을 포함하며, 제1 면(211) 상에 마련된 칩 패드(213)를 포함할 수 있다. 칩 패드(213)는 반도체 칩(210)에 포함된 상기 반도체 소자 영역(215)과 전기적으로 연결될 수 있다. The semiconductor chip 210 may include a first surface 211 and a second surface 212 opposite to the first surface 211, and include a chip pad 213 provided on the first surface 211. Can be. The chip pad 213 may be electrically connected to the semiconductor device region 215 included in the semiconductor chip 210.

예시적인 실시예들에서, 반도체 칩(210)은 외부 환경을 감지하기 위한 다양한 종류의 센서용 반도체 칩일 수 있다. 예를 들어, 반도체 칩(210)은 지문 인식용 반도체 칩 또는 열 감지용 반도체 칩일 수 있다. In example embodiments, the semiconductor chip 210 may be a semiconductor chip for various types of sensors for sensing an external environment. For example, the semiconductor chip 210 may be a semiconductor chip for fingerprint recognition or a semiconductor chip for heat sensing.

또는, 예시적인 실시예들에서, 반도체 칩(210)은 메모리 칩일 수 있다. 상기 메모리 칩은 예를 들면, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. Alternatively, in example embodiments, the semiconductor chip 210 may be a memory chip. The memory chip may be, for example, a volatile memory chip such as a dynamic random access memory (DRAM) or a static random access memory (SRAM), a phase-change random access memory (PRAM), a magnetoresistive random access memory (MRAM), or a FeRAM (FeRAM). It may be a nonvolatile memory chip such as Ferroelectric Random Access Memory (RRAM) or Resistive Random Access Memory (RRAM).

또는, 예시적인 실시예들에서, 반도체 칩(210)은 로직 칩일 수 있다. 예를 들어, 반도체 칩(210)은 CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)일 수 있다. Alternatively, in example embodiments, the semiconductor chip 210 may be a logic chip. For example, the semiconductor chip 210 may be a central processor unit (CPU), a micro processor unit (MPU), a graphic processor unit (GPU), or an application processor (AP).

예시적인 실시예들에서, 반도체 칩(210)은 하나의 반도체 칩일 수 있으나, 이에 한정되지 않는다. 예를 들면, 반도체 칩(210)은 복수의 반도체 칩의 스택(stack)일 수 있다. 이 경우, 복수의 반도체 칩(210)은 동종의 반도체 칩일 수도 있고, 이종의 반도체 칩일 수도 있다. 나아가, 예시적인 실시예들에서, 반도체 패키지(10)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package) 형태의 반도체 패키지일 수 있다.In example embodiments, the semiconductor chip 210 may be one semiconductor chip, but is not limited thereto. For example, the semiconductor chip 210 may be a stack of a plurality of semiconductor chips. In this case, the plurality of semiconductor chips 210 may be the same kind of semiconductor chip or different types of semiconductor chips. Furthermore, in exemplary embodiments, the semiconductor package 10 may be a semiconductor package in the form of a system in package in which different kinds of semiconductor chips are electrically connected to each other and operate as one system.

비아 프레임(100)은 반도체 칩(210)의 주변에 배치되며, 예를 들어 반도체 칩(210)의 측면으로부터 일정 거리 이격될 수 있다. 비아 프레임(100)은 서로 반대된 상면(108) 및 하면(109)을 포함할 수 있다. 비아 프레임(100)의 상면(108)은 상부 재배선 구조체(240)와 접하는 표면이고, 비아 프레임(100)의 하면(109)은 하부 재배선 구조체(230)와 접하는 표면일 수 있다. 이 때, 프레임 코어(110)의 상면, 봉지재(120)의 상면, 및 관통 전극(130)의 상면은 동일 평면 상에 있을 수 있고, 비아 프레임(100)의 상면(108)을 구성할 수 있다. 또한, 프레임 코어(110)의 상기 상면에 반대된 하면 및 봉지재(120)의 상기 상면에 반대된 하면은 비아 프레임(100)의 하면(109)을 구성할 수 있다.The via frame 100 may be disposed around the semiconductor chip 210 and may be spaced apart from the side surface of the semiconductor chip 210, for example. The via frame 100 may include an upper surface 108 and a lower surface 109 opposite to each other. The upper surface 108 of the via frame 100 may be a surface in contact with the upper redistribution structure 240, and the lower surface 109 of the via frame 100 may be a surface in contact with the lower redistribution structure 230. In this case, the upper surface of the frame core 110, the upper surface of the encapsulant 120, and the upper surface of the through electrode 130 may be on the same plane, and constitute the upper surface 108 of the via frame 100. have. In addition, the lower surface opposite to the upper surface of the frame core 110 and the lower surface opposite to the upper surface of the encapsulant 120 may constitute the lower surface 109 of the via frame 100.

예시적인 실시예들에서, 비아 프레임(100)의 두께, 즉 비아 프레임(100)의 상면(108)과 비아 프레임(100)의 하면(109) 사이의 거리는 반도체 칩(210)의 두께와 같거나 또는 반도체 칩(210)의 두께 보다 클 수 있다. In example embodiments, the thickness of the via frame 100, that is, the distance between the top surface 108 of the via frame 100 and the bottom surface 109 of the via frame 100 may be equal to or the thickness of the semiconductor chip 210. Alternatively, the semiconductor chip 210 may be larger than the thickness of the semiconductor chip 210.

비아 프레임(100)의 관통 전극(130)은 반도체 패키지(10) 내에서 수직 방향으로 전기적 신호를 전달하도록 구성될 수 있다. 관통 전극(130)은 비아 프레임(100)의 상면(108)으로부터 비아 프레임(100)의 하면(109)까지 연장할 수 있다. 관통 전극(130)의 상부는 상부 재배선 구조체(240)의 상부 배선 패턴(243)에 연결되고, 관통 전극(130)의 하부는 하부 재배선 구조체(230)의 하부 배선 패턴(233)에 연결될 수 있다. The through electrode 130 of the via frame 100 may be configured to transmit an electrical signal in the vertical direction in the semiconductor package 10. The through electrode 130 may extend from the top surface 108 of the via frame 100 to the bottom surface 109 of the via frame 100. An upper portion of the through electrode 130 may be connected to the upper wiring pattern 243 of the upper redistribution structure 240, and a lower portion of the through electrode 130 may be connected to the lower wiring pattern 233 of the lower redistribution structure 230. Can be.

관통 전극(130)은 상부 배선 패턴(243)을 통해 반도체 칩(210)에 전기적으로 연결될 수 있다. 또한, 관통 전극(130)은 하부 배선 패턴(233)에 전기적으로 연결될 수 있고, 관통 전극(130)은 하부 배선 패턴(233)을 통해 외부 장치, 예를 들어 메인 보드 또는 다른 패키지에 전기적으로 연결될 수 있다.The through electrode 130 may be electrically connected to the semiconductor chip 210 through the upper wiring pattern 243. In addition, the through electrode 130 may be electrically connected to the lower wiring pattern 233, and the through electrode 130 may be electrically connected to an external device such as a main board or another package through the lower wiring pattern 233. Can be.

몰딩층(220)은 반도체 칩(210) 및 비아 프레임(100)을 몰딩할 수 있다. 몰딩층(220)은 반도체 칩(210)과 비아 프레임(100) 사이에 충진되며, 반도체 칩(210)과 비아 프레임(100)을 일체화할 수 있다. 도 4에서는 몰딩층(220)은 반도체 칩(210)의 제2 면(212)을 덮는 것으로 도시되었으나, 몰딩층(220)은 반도체 칩(210)의 제2 면(212)을 노출시킬 수도 있다. The molding layer 220 may mold the semiconductor chip 210 and the via frame 100. The molding layer 220 is filled between the semiconductor chip 210 and the via frame 100, and may integrate the semiconductor chip 210 and the via frame 100. In FIG. 4, the molding layer 220 covers the second surface 212 of the semiconductor chip 210, but the molding layer 220 may expose the second surface 212 of the semiconductor chip 210. .

예를 들어, 몰딩층(220)은 EMC로 이루어질 수 있으나, 이에 한정되는 것은 아니다. For example, the molding layer 220 may be made of EMC, but is not limited thereto.

하부 재배선 구조체(230)는 반도체 칩(210)의 제2 면(212) 및 비아 프레임(100)의 하면(109) 상에 마련될 수 있다. 하부 재배선 구조체(230)는 비아 프레임(100)의 하면(109) 및 비아 프레임(100)의 하면(109)과 동일 평면 상에 있는 몰딩층(220)의 표면 상에 마련된 제1 하부 절연 패턴(231), 제1 하부 절연 패턴(231) 상에 마련된 하부 배선 패턴(233), 및 상기 하부 배선 패턴(233)을 덮도록 제1 하부 절연 패턴(231) 상에 마련된 제2 하부 절연 패턴(235)을 포함할 수 있다. 하부 배선 패턴(233)은 제1 하부 절연 패턴(231) 상에서 연장되며, 관통 전극(130)의 하부를 노출시키는 제1 하부 절연 패턴(231)의 개구부를 통해 관통 전극(130)에 연결될 수 있다. 하부 배선 패턴(233)의 일부는 제2 하부 절연 패턴(235)을 통해 외부로 노출될 수 있으며, 상기 노출된 하부 배선 패턴(233)에는 솔더 볼과 같은 외부 연결 단자가 배치될 수 있다. 도 4에서는 하부 배선 패턴(233)이 단층 구조를 가지는 것으로 도시되었으나, 하부 배선 패턴(233)은 복수의 배선 패턴이 적층된 다층 구조를 가질 수도 있다. The lower redistribution structure 230 may be provided on the second surface 212 of the semiconductor chip 210 and the bottom surface 109 of the via frame 100. The lower redistribution structure 230 may include a first lower insulating pattern provided on a surface of the molding layer 220 on the same plane as the lower surface 109 of the via frame 100 and the lower surface 109 of the via frame 100. 231, a lower wiring pattern 233 provided on the first lower insulating pattern 231, and a second lower insulating pattern provided on the first lower insulating pattern 231 to cover the lower wiring pattern 233 ( 235). The lower wiring pattern 233 may extend on the first lower insulating pattern 231 and be connected to the through electrode 130 through an opening of the first lower insulating pattern 231 exposing a lower portion of the through electrode 130. . A portion of the lower wiring pattern 233 may be exposed to the outside through the second lower insulating pattern 235, and an external connection terminal such as solder balls may be disposed on the exposed lower wiring pattern 233. In FIG. 4, the lower wiring pattern 233 is illustrated as having a single layer structure, but the lower wiring pattern 233 may have a multilayer structure in which a plurality of wiring patterns are stacked.

상부 재배선 구조체(240)는 반도체 칩(210)의 제1 면(211) 및 비아 프레임(100)의 상면(108) 상에 마련될 수 있다. 상부 재배선 구조체(240)는 반도체 칩(210)의 제1 면(211) 및 비아 프레임(100)의 상면(108) 상에 마련된 제1 상부 절연 패턴(241), 제1 상부 절연 패턴(241) 상에 마련된 상부 배선 패턴(243), 및 상부 배선 패턴(243)을 덮도록 제1 상부 절연 패턴(241) 상에 마련된 제2 상부 절연 패턴(245)을 포함할 수 있다. 상부 배선 패턴(243)은 제1 상부 절연 패턴(241) 상에서 연장되어, 관통 전극(130)의 상부를 노출시키는 제1 상부 절연 패턴(241)의 개구부를 통해 관통 전극(130)에 연결되고, 반도체 칩(210)의 칩 패드(213)를 노출시키는 제1 상부 절연 패턴(241)의 개구부를 통해 칩 패드(213)에 연결될 수 있다. 도 4에서는 상부 배선 패턴(243)이 단층 구조를 가지는 것으로 도시되었으나, 상부 배선 패턴(243)은 복수의 배선 패턴이 적층된 다층 구조를 가질 수도 있다.The upper redistribution structure 240 may be provided on the first surface 211 of the semiconductor chip 210 and the upper surface 108 of the via frame 100. The upper redistribution structure 240 may include a first upper insulating pattern 241 and a first upper insulating pattern 241 provided on the first surface 211 of the semiconductor chip 210 and the upper surface 108 of the via frame 100. ) May include an upper wiring pattern 243 provided on the upper surface pattern 243, and a second upper insulating pattern 245 provided on the first upper insulating pattern 241 to cover the upper wiring pattern 243. The upper wiring pattern 243 extends on the first upper insulating pattern 241 and is connected to the through electrode 130 through an opening of the first upper insulating pattern 241 that exposes an upper portion of the through electrode 130. The chip pad 213 may be connected to the chip pad 213 through an opening of the first upper insulating pattern 241 exposing the chip pad 213 of the semiconductor chip 210. Although the upper wiring pattern 243 is illustrated as having a single layer structure in FIG. 4, the upper wiring pattern 243 may have a multilayer structure in which a plurality of wiring patterns are stacked.

도 5a 내지 도 5g는 본 발명의 예시적인 실시예들에 따른 비아 프레임(100)의 제조 방법을 설명하기 위한 단면도들이다.5A to 5G are cross-sectional views illustrating a method of manufacturing a via frame 100 according to exemplary embodiments of the present invention.

도 5a를 참조하면, 캐리어(101) 상에 프레임 코어(110)를 배치한다. 캐리어(101)의 일면 상에는, 프레임 코어(110)를 고정하기 위한 접착층이 제공될 수 있다. Referring to FIG. 5A, the frame core 110 is disposed on the carrier 101. On one surface of the carrier 101, an adhesive layer for fixing the frame core 110 may be provided.

도 5b를 참조하면, 프레임 코어(110)를 덮는 절연 물질층(120a)을 형성한다. 예를 들어, 절연 물질층(120a)은 절연 필름을 이용한 라미네이션(lamination) 공정을 통해 형성될 수 있다. 상기 절연 물질층(120a)은 폴리이미드와 같은 감광성 물질을 포함할 수 있다. Referring to FIG. 5B, an insulating material layer 120a covering the frame core 110 is formed. For example, the insulating material layer 120a may be formed through a lamination process using an insulating film. The insulating material layer 120a may include a photosensitive material such as polyimide.

도 5c를 참조하면, 절연 물질층(도 5b의 120a)의 일부를 제거하여, 비아홀(120H)을 갖는 봉지재(120)를 형성한다. 예를 들어, 상기 비아홀(120H)을 형성하기 위하여, 절연 물질층(도 5b의 120a)에 대한 노광 및 현상 공정을 수행할 수 있다. Referring to FIG. 5C, a portion of the insulating material layer 120a of FIG. 5B is removed to form an encapsulant 120 having the via hole 120H. For example, in order to form the via hole 120H, an exposure and development process may be performed on the insulating material layer (120a of FIG. 5B).

도 5d를 참조하면, 봉지재(120) 상에 도전막(131a)을 형성한다. 상기 도전막(131a)은 비아홀(120H)에 의해 제공된 봉지재(120)의 내측벽 상에 형성되며, 비아홀(120H)을 통해 노출된 캐리어(101)의 표면 상에 형성될 수 있다. 예를 들어, 상기 도전막(131a)은 도금 공정을 통해 형성될 수 있다.Referring to FIG. 5D, a conductive film 131a is formed on the encapsulant 120. The conductive layer 131a may be formed on the inner wall of the encapsulant 120 provided by the via hole 120H and may be formed on the surface of the carrier 101 exposed through the via hole 120H. For example, the conductive layer 131a may be formed through a plating process.

도 5e를 참조하면, 도전막(131a) 상에 충진 물질막(133a)을 형성한다. 상기 충진 물질막(133a)은 도전막(131a)을 덮고, 비아홀(120H)을 채울 수 있다. 예시적인 실시예들에서, 충진 물질막(133a)은 절연 물질로 형성될 수 있다. 또는, 다른 예시적인 실시예들에서, 충진 물질막(133a)은 도전성 물질로 형성될 수도 있다.Referring to FIG. 5E, a filling material film 133a is formed on the conductive film 131a. The filling material layer 133a may cover the conductive layer 131a and fill the via hole 120H. In example embodiments, the filling material layer 133a may be formed of an insulating material. Alternatively, in other exemplary embodiments, the filling material film 133a may be formed of a conductive material.

도 5f를 참조하면, 도전막(도 5e의 131a)의 일부 및 충진 물질막(도 5e의 133a)의 일부를 제거하는 평탄화 공정을 수행하여, 도전 패턴(131) 및 코어 패턴(133)을 포함하는 관통 전극(130)을 형성할 수 있다. 상기 평탄화 공정에 의해, 봉지재(120) 및 관통 전극(130)은 노출될 수 있다. Referring to FIG. 5F, a planarization process of removing a portion of the conductive layer (131a of FIG. 5E) and a portion of the filling material layer (133a of FIG. 5E) is performed to include a conductive pattern 131 and a core pattern 133. The through electrode 130 may be formed. By the planarization process, the encapsulant 120 and the through electrode 130 may be exposed.

도 5g를 참조하면, 도 5f의 결과물에 상응하는 구조체를 캐리어(101)로부터 분리하고, 상기 구조체를 지지 기판(103) 상에 배치한다. 이 때, 상기 구조체는 프레임 코어(110)의 표면이 노출되도록 지지 기판(103) 상에 배치될 수 있다.Referring to FIG. 5G, the structure corresponding to the result of FIG. 5F is separated from the carrier 101, and the structure is disposed on the support substrate 103. In this case, the structure may be disposed on the support substrate 103 so that the surface of the frame core 110 is exposed.

상기 구조체를 지지 기판(103) 상에 배치한 이후, 쏘잉 공정을 통해 상기 구조체를 복수의 비아 프레임(100)으로 개별화할 수 있다. 예시적인 실시예들에서, 쏘잉 공정에 의해, 프레임 코어(110)의 일부가 절단될 수 있다. 이 때, 개별화된 비아 프레임(100)에서, 절단된 프레임 코어(110)의 측면은 노출될 수 있고, 절단된 프레임 코어(110)의 측면 및 봉지재(120)의 측면은 비아 프레임(100)의 측면을 구성할 수 있다.After the structure is disposed on the support substrate 103, the structure may be individualized into a plurality of via frames 100 through a sawing process. In exemplary embodiments, a portion of frame core 110 may be cut by a sawing process. At this time, in the individualized via frame 100, the side of the cut frame core 110 may be exposed, and the side of the cut frame core 110 and the side of the encapsulant 120 may be the via frame 100. The side of the can be configured.

도 6a 내지 도 6d는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)의 제조 방법을 설명하기 위한 단면도들이다.6A through 6D are cross-sectional views illustrating a method of manufacturing a semiconductor package 10 in accordance with some example embodiments of the inventive concepts.

도 6a를 참조하면, 캐리어(201) 상에, 비아 프레임(100) 및 반도체 칩(210)을 배치한다. 반도체 칩(210)은 반도체 칩(210)의 제1 면(211)이 캐리어(201)의 일면과 마주하도록 캐리어(201) 상에 배치되고, 비아 프레임(100)은 비아 프레임(100)의 상면(108)이 캐리어(201)의 일면과 마주하도록 캐리어(201) 상에 배치될 수 있다.Referring to FIG. 6A, a via frame 100 and a semiconductor chip 210 are disposed on a carrier 201. The semiconductor chip 210 is disposed on the carrier 201 such that the first surface 211 of the semiconductor chip 210 faces one surface of the carrier 201, and the via frame 100 is an upper surface of the via frame 100. 108 may be disposed on the carrier 201 to face one side of the carrier 201.

도 6b를 참조하면, 비아 프레임(100) 및 반도체 칩(210)을 감싸는 몰딩층(220)을 형성한다. 몰딩층(220)은 비아 프레임(100)과 반도체 칩(210) 사이의 공간을 채우고, 이들을 일체화시킬 수 있다. 몰딩층(220)은 비아 프레임(100)의 측면을 덮되, 비아 프레임(100)의 하면(109)을 노출시킬 수 있다. Referring to FIG. 6B, a molding layer 220 surrounding the via frame 100 and the semiconductor chip 210 is formed. The molding layer 220 may fill a space between the via frame 100 and the semiconductor chip 210 and may integrate them. The molding layer 220 may cover the side surface of the via frame 100 and expose the bottom surface 109 of the via frame 100.

도 6c를 참조하면, 몰딩층(220)을 형성한 이후, 비아 프레임(100) 및 몰딩층(220) 상에 하부 재배선 구조체(230)를 형성한다. Referring to FIG. 6C, after forming the molding layer 220, the lower redistribution structure 230 is formed on the via frame 100 and the molding layer 220.

구체적으로, 비아 프레임(100) 및 몰딩층(220) 상에, 관통 전극(130)을 노출시키는 개구부를 구비한 제1 하부 절연 패턴(231)을 형성한다. 제1 하부 절연 패턴(231)을 형성한 후에, 제1 하부 절연 패턴(231) 상에 하부 배선 패턴(233)을 형성한다. 예를 들어, 하부 배선 패턴(233)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다. 하부 배선 패턴(233)을 형성한 이후, 제1 하부 절연 패턴(231) 상에 하부 배선 패턴(233)을 덮는 제2 하부 절연 패턴(235)을 형성한다. 제2 하부 절연 패턴(235)을 형성하기 위하여, 하부 배선 패턴(233)을 덮는 절연막을 형성하고, 상기 절연막의 일부를 제거하여 하부 배선 패턴(233)의 일부를 노출시키기 위한 개구부를 형성할 수 있다.In detail, a first lower insulating pattern 231 having an opening exposing the through electrode 130 is formed on the via frame 100 and the molding layer 220. After the first lower insulating pattern 231 is formed, a lower wiring pattern 233 is formed on the first lower insulating pattern 231. For example, the lower wiring pattern 233 may be formed through a seed film forming process, a mask process, and an electroplating process. After the lower wiring pattern 233 is formed, a second lower insulating pattern 235 covering the lower wiring pattern 233 is formed on the first lower insulating pattern 231. In order to form the second lower insulating pattern 235, an insulating layer covering the lower wiring pattern 233 may be formed, and a portion of the insulating layer may be removed to form an opening for exposing a portion of the lower wiring pattern 233. have.

도 6d를 참조하면, 하부 재배선 구조체(230)를 형성한 이후, 도 6c의 결과물을 뒤집어 캐리어(203) 상에 배치하고, 비아 프레임(100) 및 반도체 칩(210) 상에 상부 재배선 구조체(240)를 형성한다. Referring to FIG. 6D, after forming the lower redistribution structure 230, the resultant of FIG. 6C is inverted and disposed on the carrier 203, and the upper redistribution structure on the via frame 100 and the semiconductor chip 210. 240 is formed.

구체적으로, 비아 프레임(100) 및 반도체 칩(210) 상에, 관통 전극(130)을 노출시키는 개구부 및 칩 패드(213)를 노출시키는 개구부를 구비한 제1 상부 절연 패턴(241)을 형성한다. 제1 상부 절연 패턴(241)을 형성한 후에, 제1 상부 절연 패턴(241) 상에 상부 배선 패턴(243)을 형성한다. 예를 들어, 상부 배선 패턴(243)은 시드막 형성 공정, 마스크 공정, 및 전기 도금 공정을 통해 형성될 수 있다. 상부 배선 패턴(243)을 형성한 이후, 제1 상부 절연 패턴(241) 상에 상부 배선 패턴(243)을 덮는 제2 상부 절연 패턴(245)을 형성한다.In detail, a first upper insulating pattern 241 having an opening exposing the through electrode 130 and an opening exposing the chip pad 213 is formed on the via frame 100 and the semiconductor chip 210. . After the first upper insulating pattern 241 is formed, an upper wiring pattern 243 is formed on the first upper insulating pattern 241. For example, the upper wiring pattern 243 may be formed through a seed film forming process, a mask process, and an electroplating process. After the upper wiring pattern 243 is formed, a second upper insulating pattern 245 covering the upper wiring pattern 243 is formed on the first upper insulating pattern 241.

도 7은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(20)를 나타내는 단면도이다. 7 is a cross-sectional view illustrating a semiconductor package 20 in accordance with some example embodiments of the inventive concepts.

도 7을 참조하면, 반도체 패키지(20)는 하부 패키지(10L) 및 상부 패키지(10U)를 포함할 수 있다. 반도체 패키지(20)는 예를 들면, 상부 패키지(10U)가 하부 패키지(10L) 상에 부착된 패키지 온 패키지(Package on Package) 형태인 반도체 패키지일 수 있다. Referring to FIG. 7, the semiconductor package 20 may include a lower package 10L and an upper package 10U. The semiconductor package 20 may be, for example, a semiconductor package in the form of a package on package in which the upper package 10U is attached on the lower package 10L.

하부 패키지(10L)는 하부 반도체 칩(210L), 비아 프레임(100), 상부 재배선 구조체(240L) 및 하부 재배선 구조체(230L)를 포함할 수 있다. 하부 패키지(10L)는 도 4를 참조하여 설명된 반도체 패키지(10)일 수 있다. 하부 패키지(10L)의 하부 배선 패턴(233) 상에는 외부 연결 단자(293)가 배치될 수 있다.The lower package 10L may include a lower semiconductor chip 210L, a via frame 100, an upper redistribution structure 240L, and a lower redistribution structure 230L. The lower package 10L may be the semiconductor package 10 described with reference to FIG. 4. The external connection terminal 293 may be disposed on the lower wiring pattern 233 of the lower package 10L.

상부 패키지(10U)는 하부 패키지(10L) 상에 배치되며, 상부 패키지(10U)와 하부 패키지(10L) 사이에 개재된 패키지간 연결 단자(291)에 의해 연결될 수 있다. 상부 패키지(10U)는 상부 반도체 칩(210U), 비아 프레임(100), 상부 재배선 구조체(240U) 및 하부 재배선 구조체(230U)를 포함할 수 있다. 상부 패키지(10U)는 도 4를 참조하여 설명된 반도체 패키지(10)일 수 있다.The upper package 10U is disposed on the lower package 10L and may be connected by an inter-package connection terminal 291 interposed between the upper package 10U and the lower package 10L. The upper package 10U may include an upper semiconductor chip 210U, a via frame 100, an upper redistribution structure 240U, and a lower redistribution structure 230U. The upper package 10U may be the semiconductor package 10 described with reference to FIG. 4.

예시적인 실시예들에서, 하부 패키지(10L)에 포함된 하부 반도체 칩(210L) 및 상부 패키지(10U)에 포함된 상부 반도체 칩(210U)은 다른 종류의 반도체 칩일 수 있다. 예를 들어, 상부 반도체 칩(210U)은 센서 칩일 수 있고, 하부 반도체 칩(210L)은 메모리 칩 또는 로직 칩일 수 있다. In example embodiments, the lower semiconductor chip 210L included in the lower package 10L and the upper semiconductor chip 210U included in the upper package 10U may be other types of semiconductor chips. For example, the upper semiconductor chip 210U may be a sensor chip, and the lower semiconductor chip 210L may be a memory chip or a logic chip.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.As described above, exemplary embodiments have been disclosed in the drawings and the specification. Although embodiments have been described using specific terms herein, they are used only for the purpose of describing the technical spirit of the present disclosure and are not used to limit the scope of the present disclosure as defined in the meaning or claims. Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present disclosure will be defined by the technical spirit of the appended claims.

10: 반도체 패키지 100: 비아 프레임
110: 프레임 코어 111: 캐비티
120: 봉지재 130: 관통 전극
131: 도전 패턴 133: 코어 패턴
210: 반도체 칩 220: 몰딩층
230: 하부 재배선 구조체 233: 하부 배선 패턴
240: 상부 재배선 구조체 243: 상부 배선 패턴10: semiconductor package 100: via frame
110: frame core 111: cavity
120: encapsulant 130: through electrode
131: conductive pattern 133: core pattern
210: semiconductor chip 220: molding layer
230: lower redistribution structure 233: lower wiring pattern
240: upper redistribution structure 243: upper wiring pattern

Claims (10)

제1 면 및 상기 제1 면에 반대된 제2 면을 포함하는 반도체 칩;
상기 반도체 칩의 상기 제1 면 상에 마련되고, 상기 반도체 칩의 칩 패드에 연결된 상부 배선 패턴을 포함하는 상부 재배선 구조체;
상기 반도체 칩의 상기 제2 면 상에 마련되고, 하부 배선 패턴을 포함하는 하부 재배선 구조체; 및
상기 반도체 칩의 주변에 마련된 비아 프레임;
을 포함하고,
캐비티가 형성된 프레임 코어;
상기 프레임 코어의 캐비티를 채우는 봉지재; 및
상기 봉지재를 관통하고, 상기 상부 배선 패턴에 연결된 상부 및 상기 하부 배선 패턴에 연결된 하부를 포함하는 관통 전극;
을 포함하는 반도체 패키지.A semiconductor chip comprising a first side and a second side opposite to the first side;
An upper redistribution structure provided on the first surface of the semiconductor chip and including an upper wiring pattern connected to a chip pad of the semiconductor chip;
A lower redistribution structure provided on the second surface of the semiconductor chip and including a lower wiring pattern; And
A via frame provided around the semiconductor chip;
Including,
A frame core in which a cavity is formed;
An encapsulant for filling the cavity of the frame core; And
A through electrode penetrating the encapsulant and including a lower portion connected to the upper wiring pattern and a lower portion connected to the lower wiring pattern;
Semiconductor package comprising a. 제 1 항에 있어서,
상기 관통 전극은 코어 패턴 및 상기 코어 패턴을 덮는 도전 패턴을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The through electrode includes a core pattern and a conductive pattern covering the core pattern. 제 2 항에 있어서,
상기 코어 패턴은 절연 물질을 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 2,
And the core pattern includes an insulating material. 제 2 항에 있어서,
상기 코어 패턴은 도전성 물질을 포함하는 것을 특징으로 하는 반도체 패키지. The method of claim 2,
The core pattern comprises a conductive material. 제 2 항에 있어서,
상기 코어 패턴은 기둥 형상을 가지고,
상기 도전 패턴은 상기 코어 패턴의 상면 및 측면을 덮는 것을 특징으로 하는 반도체 패키지.The method of claim 2,
The core pattern has a columnar shape,
The conductive pattern covers the top and side surfaces of the core pattern. 제 1 항에 있어서,
상기 봉지재는 폴리이미드로 이루어진 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The encapsulant is a semiconductor package, characterized in that made of polyimide. 제 1 항에 있어서,
상기 반도체 칩과 상기 비아 프레임을 몰딩하는 몰딩층을 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And a molding layer molding the semiconductor chip and the via frame. 반도체 패키지 제조용 비아 프레임으로서,
캐비티가 형성된 프레임 코어;
상기 프레임 코어의 상기 캐비티를 채우는 봉지재; 및
상기 프레임 코어의 상기 캐비티 내에 마련되고, 상기 봉지재를 관통하는 관통 전극;
을 포함하고,
상기 관통 전극은 기둥 형상의 코어 패턴 및 상기 코어 패턴을 덮는 도전 패턴을 포함하는 비아 프레임.A via frame for manufacturing a semiconductor package,
A frame core in which a cavity is formed;
An encapsulant that fills the cavity of the frame core; And
A through electrode provided in the cavity of the frame core and penetrating the encapsulant;
Including,
The through electrode may include a via-shaped core pattern and a conductive pattern covering the core pattern. 제 8 항에 있어서,
상기 코어 패턴 및 상기 봉지재는 각각 폴리이미드로 이루어진 것을 특징으로 하는 비아 프레임.The method of claim 8,
The core pattern and the encapsulant are each made of a polyimide via frame. 제 8 항에 있어서,
상기 비아 프레임은 상면 및 상기 상면에 반대된 하면을 포함하고,
상기 비아 프레임의 상기 상면은 동일 평면 상에 있는 상기 프레임 코어의 상면, 상기 봉지재의 상면, 및 상기 관통 전극의 상면으로 구성되고,
상기 비아 프레임의 상기 하면은 동일 평면 상에 있는 상기 프레임 코어의 하면, 상기 봉지재의 하면, 및 상기 관통 전극의 하면으로 구성된 것을 특징으로 하는 비아 프레임.The method of claim 8,
The via frame includes a top surface and a bottom surface opposite the top surface,
The upper surface of the via frame is composed of an upper surface of the frame core, an upper surface of the encapsulant, and an upper surface of the through electrode on the same plane,
And a bottom surface of the frame core on the same plane, a bottom surface of the encapsulant, and a bottom surface of the through electrode.
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