KR102653531B1 - Semiconductor package - Google Patents

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KR102653531B1
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Abstract

본 발명의 기술적 사상은 캐비티를 포함하는 지지 패널; 상기 지지 패널의 상기 캐비티 내에 제공되고, 반도체 기판 및 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 측벽과 상기 캐비티를 정의하는 상기 지지 패널의 측벽 사이에 제공된 봉지재; 및 상기 반도체 칩의 상면 및 상기 지지 패널의 상면 상의 절연층; 및 상기 절연층의 상면 상에서 연장되고, 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 도전성 재배선 패턴;을 포함하고, 상기 지지 패널의 두께는 상기 반도체 칩의 두께 이상이고, 상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 동일한 물질을 포함하는 반도체 패키지를 제공한다. The technical idea of the present invention is a support panel including a cavity; a semiconductor chip provided in the cavity of the support panel and including a semiconductor substrate and a chip pad; an encapsulant provided between a sidewall of the semiconductor chip and a sidewall of the support panel defining the cavity; and an insulating layer on the upper surface of the semiconductor chip and the upper surface of the support panel; and a conductive redistribution pattern extending on the upper surface of the insulating layer and electrically connected to the chip pad of the semiconductor chip, wherein the support panel has a thickness equal to or greater than the thickness of the semiconductor chip, and the support panel and the semiconductor chip have a thickness equal to or greater than the thickness of the semiconductor chip. The semiconductor substrate of the chip provides a semiconductor package containing the same material.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}Semiconductor package {SEMICONDUCTOR PACKAGE}

본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 팬-아웃 구조의 반도체 패키지 및 그 제조 방법에 관한 것이다.The technical idea of the present invention relates to a semiconductor package and a method of manufacturing the same, and more specifically, to a semiconductor package with a fan-out structure and a method of manufacturing the same.

전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화, 다기능화 및 대용량화되고, 이에 따라 고집적화된 반도체 칩이 요구되고 있다. 특히, 입출력(I/O) 단자의 개수가 증가한 고집적화된 반도체 칩은 입출력 단자 사이의 간격이 감소하여, 입출력 단자 사이의 간섭이 발생할 수 있어, 입출력 단자 사이의 간격을 증가시키기 위하여 팬 아웃 반도체 패키지가 사용되고 있다. In accordance with the rapid development of the electronics industry and user demands, electronic devices are becoming more compact, multi-functional, and high-capacity, and accordingly, highly integrated semiconductor chips are required. In particular, in highly integrated semiconductor chips with an increased number of input/output (I/O) terminals, the spacing between input/output terminals is reduced, which may cause interference between input/output terminals. In order to increase the spacing between input/output terminals, a fan-out semiconductor package is required. is being used.

본 발명의 기술적 사상이 해결하고자 하는 과제는 반도체 패키지 및 그 제조 방법을 제공하는데 있다. The problem to be solved by the technical idea of the present invention is to provide a semiconductor package and a manufacturing method thereof.

상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 캐비티를 포함하는 지지 패널; 상기 지지 패널의 상기 캐비티 내에 제공되고, 반도체 기판 및 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩의 측벽과 상기 캐비티를 정의하는 상기 지지 패널의 측벽 사이에 제공된 봉지재; 및 상기 반도체 칩의 상면 및 상기 지지 패널의 상면 상의 절연층; 및 상기 절연층의 상면 상에서 연장되고, 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 도전성 재배선 패턴;을 포함하고, 상기 지지 패널의 두께는 상기 반도체 칩의 두께 이상이고, 상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 동일한 물질을 포함하는 반도체 패키지를 제공한다. In order to solve the above-described problem, the technical idea of the present invention is to include a support panel including a cavity; a semiconductor chip provided in the cavity of the support panel and including a semiconductor substrate and a chip pad; an encapsulant provided between a sidewall of the semiconductor chip and a sidewall of the support panel defining the cavity; and an insulating layer on the upper surface of the semiconductor chip and the upper surface of the support panel; and a conductive redistribution pattern extending on the upper surface of the insulating layer and electrically connected to the chip pad of the semiconductor chip, wherein the support panel has a thickness equal to or greater than the thickness of the semiconductor chip, and the support panel and the semiconductor chip have a thickness equal to or greater than the thickness of the semiconductor chip. The semiconductor substrate of the chip provides a semiconductor package containing the same material.

예시적인 실시예들에서, 상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 실리콘을 포함한다.In example embodiments, the semiconductor substrate of the support panel and the semiconductor chip includes silicon.

예시적인 실시예들에서, 상기 봉지재는 상기 반도체 칩의 하면을 덮고, 상기 지지 패널의 하면은 상기 봉지재의 하면과 동일 평면 상에 있다.In exemplary embodiments, the encapsulant covers a lower surface of the semiconductor chip, and the lower surface of the support panel is on the same plane as the lower surface of the encapsulant.

예시적인 실시예들에서, 상기 지지 패널의 하면은 상기 반도체 칩의 하면은 동일 평면 상에 있고, 상기 지지 패널의 상기 하면의 표면 거칠기는 상기 반도체 칩의 하면의 표면 거칠기는 동일하다.In exemplary embodiments, the lower surface of the support panel and the lower surface of the semiconductor chip are on the same plane, and the surface roughness of the lower surface of the support panel is the same as the surface roughness of the lower surface of the semiconductor chip.

예시적인 실시예들에서, 상기 캐비티는 상기 지지 패널을 부분적으로 관통하고, 상기 지지 패널은 상기 반도체 칩의 하면을 지지하는 바닥면을 더 포함한다.In example embodiments, the cavity partially penetrates the support panel, and the support panel further includes a bottom surface supporting a bottom surface of the semiconductor chip.

예시적인 실시예들에서, 상기 반도체 칩의 상기 칩 패드로부터 상기 절연층의 상기 상면까지 연장되고, 상기 반도체 칩의 상기 칩 패드와 상기 도전성 재배선 패턴 사이를 전기적으로 연결하는 도전성 필라를 더 포함하고, 상기 절연층 및 상기 봉지재는 동일한 물질로 형성되어 일체를 이룬다.In exemplary embodiments, the conductive pillar extends from the chip pad of the semiconductor chip to the upper surface of the insulating layer and electrically connects the chip pad of the semiconductor chip to the conductive redistribution pattern; , the insulating layer and the encapsulant are formed of the same material and are integrated into one body.

예시적인 실시예들에서, 상기 봉지재는 에폭시 몰딩 컴파운드를 포함한다. In exemplary embodiments, the encapsulant includes an epoxy molding compound.

상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면으로부터 연장된 포켓부를 포함하는 지지 패널을 준비하는 단계; 반도체 칩이 부착된 캐리어 기판을 준비하고, 상기 반도체 칩이 상기 지지 패널의 상기 포켓부에 수용되도록 상기 캐리어 기판을 지지 패널의 상면 상에 부착하는 단계; 상기 지지 패널에 상기 지지 패널의 하면으로부터 연장되고 상기 포켓부에 연통하는 홀을 형성하는 단계; 상기 지지 패널의 상기 홀을 채우는 봉지재를 형성하는 단계; 상기 반도체 칩 및 상기 지지 패널로부터 상기 캐리어 기판을 분리하는 단계; 및 상기 지지 패널 및 상기 반도체 칩 상에, 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법을 제공한다. In order to solve the above-described problem, the technical idea of the present invention includes preparing a support panel including a pocket portion extending from the upper surface; preparing a carrier substrate to which a semiconductor chip is attached, and attaching the carrier substrate to the upper surface of the support panel so that the semiconductor chip is accommodated in the pocket portion of the support panel; forming a hole in the support panel extending from a lower surface of the support panel and communicating with the pocket portion; forming an encapsulant to fill the hole of the support panel; separating the carrier substrate from the semiconductor chip and the support panel; and forming, on the support panel and the semiconductor chip, a redistribution structure including a conductive redistribution pattern electrically connected to a chip pad of the semiconductor chip.

예시적인 실시예들에서, 상기 지지 패널은 실리콘을 포함한다. In example embodiments, the support panel includes silicone.

예시적인 실시예들에서, 상기 재배선 구조체를 형성하는 단계 이후, 상기 지지 패널의 두께 및 상기 봉지재의 두께가 감소하도록, 상기 지지 패널의 하면 및 상기 봉지재의 하면으로부터 연마 공정을 수행하여 단계를 더 포함한다. In exemplary embodiments, after forming the redistribution structure, a polishing process is performed on the lower surface of the support panel and the lower surface of the encapsulant to reduce the thickness of the support panel and the thickness of the encapsulant. Includes.

예시적인 실시예들에서, 상기 연마 공정을 수행하는 단계는, 상기 반도체 칩의 하면을 노출되도록 상기 봉지재의 일부를 제거하는 것을 포함한다.In example embodiments, performing the polishing process includes removing a portion of the encapsulant to expose a lower surface of the semiconductor chip.

상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 상면으로부터 연장된 캐비티를 포함하는 지지 패널을 준비하는 단계; 칩 패드 상에 부착된 도전성 필러를 구비한 반도체 칩을 상기 지지 패널의 상기 캐비티 내에 배치하는 단계; 상기 반도체 칩의 측벽 및 상면을 덮고, 상기 도전성 필러의 측벽을 덮는 제1 절연층을 형성하는 단계; 및 상기 지지 패널 및 상기 반도체 칩 상에, 상기 도전성 필러를 통해 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계;를 포함하는 반도체 패키지의 제조 방법을 제공한다.In order to solve the above-described problem, the technical idea of the present invention includes preparing a support panel including a cavity extending from the upper surface; placing a semiconductor chip with a conductive filler attached on a chip pad within the cavity of the support panel; forming a first insulating layer covering the sidewall and top surface of the semiconductor chip and covering the sidewall of the conductive filler; and forming, on the support panel and the semiconductor chip, a redistribution structure including a conductive redistribution pattern electrically connected to a chip pad of the semiconductor chip through the conductive filler. to provide.

본 발명의 예시적인 실시예들에 의하면, 지지 패널은 실리콘 웨이퍼로부터 형성되며, 반도체 칩의 반도체 기판과 동일한 물질(예컨대, 실리콘)으로 이루어질 수 있다. 이 경우, 반도체 패키지의 대부분을 차지하는 지지 패널과 반도체 칩이 서로 유사한 수준의 열 팽창 계수를 가지게 되므로, 반도체 패키지를 구성하는 구성요소들 간의 열 팽창 계수 차이에 기인하여 발생하는 휨 현상을 보다 용이하게 컨트롤할 수 있다. According to exemplary embodiments of the present invention, the support panel is formed from a silicon wafer and may be made of the same material (eg, silicon) as the semiconductor substrate of the semiconductor chip. In this case, since the support panel and the semiconductor chip, which make up most of the semiconductor package, have a similar level of thermal expansion coefficient, the bending phenomenon that occurs due to the difference in thermal expansion coefficient between the components constituting the semiconductor package can be more easily prevented. You can control it.

도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a 내지 도 2n은 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5a 내지 도 5k는 도 4에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.1 is a cross-sectional view showing a semiconductor package according to exemplary embodiments of the present invention.
FIGS. 2A to 2N are cross-sectional views showing a method of manufacturing the semiconductor package shown in FIG. 1.
3 is a cross-sectional view showing a semiconductor package according to exemplary embodiments of the present invention.
4 is a cross-sectional view showing a semiconductor package according to exemplary embodiments of the present invention.
FIGS. 5A to 5K are cross-sectional views showing a method of manufacturing the semiconductor package shown in FIG. 4.

이하, 첨부도면을 참조하여 본 개시의 예시적인 실시예들을 상세히 설명하기로 한다. 그러나, 본 개시의 예시적인 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 개시의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 개시의 예시적인 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 개시의 개념을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 개시의 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.Hereinafter, exemplary embodiments of the present disclosure will be described in detail with reference to the accompanying drawings. However, the exemplary embodiments of the present disclosure may be modified in various other forms, and the scope of the present disclosure should not be construed as being limited to the embodiments described in detail below. It is preferred that the exemplary embodiments of the present disclosure be interpreted as being provided to more completely explain the concept of the present disclosure to those with average knowledge in the art. Identical symbols refer to identical elements throughout. Furthermore, various elements and areas in the drawings are schematically drawn. Accordingly, the concept of the present disclosure is not limited by the relative sizes or spacing drawn in the accompanying drawings.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 개시의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.Terms such as first, second, etc. may be used to describe various components, but the components are not limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, a first component may be named a second component, and conversely, the second component may be named a first component without departing from the scope of the present disclosure.

본 개시에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 개시의 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함한다" 또는 "갖는다" 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used in this disclosure is only used to describe specific embodiments and is not intended to limit the concept of this disclosure. Singular expressions include plural expressions unless the context clearly dictates otherwise. In this application, expressions such as “comprises” or “has” are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other features or It should be understood that this does not exclude in advance the possibility of the presence or addition of numbers, operations, components, parts, or combinations thereof.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 개시의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.Unless otherwise defined, all terms used herein, including technical terms and scientific terms, have the same meaning as commonly understood by those skilled in the art in the technical field to which the concept of the present disclosure pertains. Additionally, commonly used terms, as defined in dictionaries, should be interpreted to have meanings consistent with what they mean in the context of the relevant technology, and should not be used in an overly formal sense unless explicitly defined herein. It will be understood that this is not to be interpreted.

도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다.1 is a cross-sectional view showing a semiconductor package 10 according to exemplary embodiments of the present invention.

도 1을 참조하면, 반도체 패키지(10)는 지지 패널(110), 반도체 칩(120), 봉지재(130), 재배선 구조체(140), 외부 연결 단자(151), 및 후면 보호층(170)을 포함할 수 있다. 반도체 패키지(10)는 반도체 패키지(10)의 풋 프린트가 반도체 칩(120)의 풋 프린트보다 큰 팬-아웃 구조의 반도체 패키지일 수 있다.Referring to FIG. 1, the semiconductor package 10 includes a support panel 110, a semiconductor chip 120, an encapsulant 130, a redistribution structure 140, an external connection terminal 151, and a rear protective layer 170. ) may include. The semiconductor package 10 may be a semiconductor package with a fan-out structure in which the footprint of the semiconductor package 10 is larger than the footprint of the semiconductor chip 120.

지지 패널(110)은 서로 반대된 상면(118) 및 하면(119)을 포함할 수 있다. 지지 패널(110)은 대체로 평판 형태를 가질 수 있고, 지지 패널(110)의 상면(118) 및 하면(119)은 각각 평면일 수 있다. 이하에서, 수평 방향은 지지 패널(110)의 상면(118)에 평행한 방향(예를 들어, X방향 및/또는 Y방향)으로 정의하고, 수직 방향(예를 들어, Z방향)은 지지 패널(110)의 상면(118)에 수직한 방향(예를 들어, Z방향)으로 정의한다. 또한, 임의의 부재의 수평 폭은 상기 수평 방향(예를 들어, X방향 및/또는 Y방향)에 따른 길이로 정의하고, 임의의 부재의 수직 높이 또는 두께는 상기 수직 방향(예를 들어, Z방향)에 따른 길이로 정의한다.The support panel 110 may include an upper surface 118 and a lower surface 119 that are opposed to each other. The support panel 110 may have a generally flat shape, and the upper surface 118 and lower surface 119 of the support panel 110 may each be flat. Hereinafter, the horizontal direction is defined as a direction (e.g., X direction and/or Y direction) parallel to the upper surface 118 of the support panel 110, and the vertical direction (e.g., Z direction) is defined as It is defined as a direction perpendicular to the upper surface 118 of (110) (for example, Z direction). In addition, the horizontal width of any member is defined as the length along the horizontal direction (for example, X direction and/or Y direction), and the vertical height or thickness of any member is defined as the length along the vertical direction (for example, Z direction). It is defined as the length according to the direction.

지지 패널(110)은 반도체 칩(120)을 수용하기 위한 캐비티(111)를 포함할 수 있다. 평면적 관점에서, 캐비티(111)의 형태는 반도체 칩(120)의 형태에 대응될 수 있다. 예를 들어, 평면적 관점에서, 캐비티(111) 및 반도체 칩(120)은 직사각 형태를 가질 수 있다. 예시적인 실시예들에서, 캐비티(111)는 지지 패널(110)의 상면(118)으로부터 하면(119)까지 연장되어, 지지 패널(110)을 관통하는 형태일 수 있다. 다른 예시적인 실시예들에서, 캐비티(111)는 지지 패널(110)의 상면(118)으로부터 연장하되, 지지 패널(110)을 부분적으로 관통할 수도 있다. The support panel 110 may include a cavity 111 to accommodate the semiconductor chip 120. From a plan view, the shape of the cavity 111 may correspond to the shape of the semiconductor chip 120. For example, from a plan view, the cavity 111 and the semiconductor chip 120 may have a rectangular shape. In exemplary embodiments, the cavity 111 may extend from the upper surface 118 to the lower surface 119 of the support panel 110 and may penetrate the support panel 110 . In other example embodiments, cavity 111 extends from top surface 118 of support panel 110, but may partially penetrate support panel 110.

예시적인 실시예들에서, 지지 패널(110)의 두께는 반도체 칩(120)의 두께와 같거나 보다 클 수 있다. In example embodiments, the thickness of the support panel 110 may be equal to or greater than the thickness of the semiconductor chip 120 .

예시적인 실시예들에서, 지지 패널(110)은 실리콘(Si)을 포함할 수 있다. 예를 들어, 지지 패널(110)은 베어(bare) 실리콘 웨이퍼일 수 있다. 다른 예시적인 실시예들에서, 지지 패널(110)은 세라믹, 플라스틱, 폴리머, 유리, 금속 등을 포함할 수도 있다. In example embodiments, the support panel 110 may include silicon (Si). For example, support panel 110 may be a bare silicon wafer. In other example embodiments, support panel 110 may include ceramic, plastic, polymer, glass, metal, etc.

반도체 칩(120)은 지지 패널(110)의 캐비티(111) 내에 수용될 수 있다. 반도체 칩(120)은 서로 반대된 상면(128) 및 하면(129)을 포함할 수 있고, 반도체 칩(120)의 상면(128)은 칩 패드(123)가 제공된 패드면일 수 있다. 반도체 칩(120)의 측벽은 캐비티(111)를 정의하는 지지 패널(110)의 측벽으로부터 이격되며, 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이에는 봉지재(130)가 채워지는 틈이 형성될 수 있다. 예시적인 실시예들에서, 반도체 칩(120)의 상면(128)과 지지 패널(110)의 상면(118)은 동일 평면 상에 있을 수 있다. The semiconductor chip 120 may be accommodated in the cavity 111 of the support panel 110. The semiconductor chip 120 may include an upper surface 128 and a lower surface 129 that are opposed to each other, and the upper surface 128 of the semiconductor chip 120 may be a pad surface provided with the chip pad 123. The sidewall of the semiconductor chip 120 is spaced apart from the sidewall of the support panel 110 defining the cavity 111, and an encapsulant 130 is filled between the sidewall of the semiconductor chip 120 and the sidewall of the support panel 110. A gap may form. In example embodiments, the top surface 128 of the semiconductor chip 120 and the top surface 118 of the support panel 110 may be on the same plane.

반도체 칩(120)은 서로 반대된 활성면 및 비활성면을 포함하는 반도체 기판(121)을 포함할 수 있다. 반도체 기판(121)의 활성면은 반도체 칩(120)의 상면(128)에 인접한 표면이고, 반도체 기판(121)의 비활성면은 반도체 칩(120)의 하면(129)에 인접한 표면이거나 반도체 칩(120)의 하면(129)에 해당할 수 있다. 반도체 기판(121)은 예를 들어, 실리콘을 포함할 수 있다. 반도체 기판(121)의 활성면 상에는 반도체 소자층이 형성될 수 있다. 반도체 소자층에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 반도체 칩(120)의 칩 패드(123)는 상기 반도체 소자층에 형성된 개별 소자에 전기적으로 연결될 수 있다. 예컨대, 상기 복수의 개별 소자는 미세 전자 소자 (microelectronic devices), 예를 들면 CMOS 트랜지스터 (complementary metal-oxide-semiconductor transistor) 등과 같은 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 예시적인 실시예들에서, 반도체 칩(120)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 칩(120)은 로직 칩일 수 있다.The semiconductor chip 120 may include a semiconductor substrate 121 including active and inactive surfaces that are opposed to each other. The active surface of the semiconductor substrate 121 is the surface adjacent to the upper surface 128 of the semiconductor chip 120, and the inactive surface of the semiconductor substrate 121 is the surface adjacent to the lower surface 129 of the semiconductor chip 120 or the semiconductor chip ( It may correspond to the lower surface 129 of 120). The semiconductor substrate 121 may include, for example, silicon. A semiconductor device layer may be formed on the active surface of the semiconductor substrate 121. A plurality of various types of individual devices may be formed in the semiconductor device layer. The chip pad 123 of the semiconductor chip 120 may be electrically connected to individual devices formed in the semiconductor device layer. For example, the plurality of individual devices may be microelectronic devices, such as a metal-oxide-semiconductor field effect transistor (MOSFET) such as a complementary metal-oxide-semiconductor transistor (CMOS transistor), a system large scale integration (LSI), etc. ), image sensors such as CIS (CMOS imaging sensor), MEMS (micro-electro-mechanical system), active elements, passive elements, etc. In example embodiments, the semiconductor chip 120 may be a memory chip. In example embodiments, the semiconductor chip 120 may be a logic chip.

봉지재(130)는 지지 패널(110)의 캐비티(111) 내에 제공될 수 있다. 봉지재(130)는 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이에 채워질 수 있다. 봉지재(130)는 반도체 칩(120)의 측벽 및 지지 패널(110)의 측벽에 접촉하고, 반도체 칩(120)의 측벽 및 지지 패널(110)의 측벽을 따라 연장될 수 있다. 또한, 봉지재(130)는 반도체 칩(120)의 하면(129)을 덮을 수 있다. 예시적인 실시예들에서, 봉지재(130)의 상면(138)은 지지 패널(110)의 상면(118) 및/또는 반도체 칩(120)의 상면(128)과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, 봉지재(130)의 하면(139)은 지지 패널(110)의 하면(119)과 동일 평면 상에 있을 수 있다. The encapsulant 130 may be provided in the cavity 111 of the support panel 110. The encapsulant 130 may be filled between the sidewall of the semiconductor chip 120 and the sidewall of the support panel 110. The encapsulant 130 may contact the sidewall of the semiconductor chip 120 and the sidewall of the support panel 110, and may extend along the sidewall of the semiconductor chip 120 and the sidewall of the support panel 110. Additionally, the encapsulant 130 may cover the lower surface 129 of the semiconductor chip 120. In example embodiments, the top surface 138 of the encapsulant 130 may be on the same plane as the top surface 118 of the support panel 110 and/or the top surface 128 of the semiconductor chip 120. In example embodiments, the lower surface 139 of the encapsulant 130 may be on the same plane as the lower surface 119 of the support panel 110.

예시적인 실시예들에서, 봉지재(130)는 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 봉지재(130)는 PID(photo imageable dielectric), 또는 폴리이미드(polyimide)로부터 형성될 수 있다. In example embodiments, the encapsulant 130 may be formed of insulating polymer, epoxy, or a combination thereof. In example embodiments, the encapsulant 130 may be formed from photo imageable dielectric (PID), or polyimide.

예시적인 실시예들에서, 봉지재(130)는 몰딩 물질로 형성될 수 있다. 예시적인 실시예들에서, 봉지재(130)는 에폭시 몰딩 컴파운드(epoxy molding compound, EMC)로 형성될 수 있다. In example embodiments, encapsulant 130 may be formed of a molding material. In example embodiments, the encapsulant 130 may be formed of epoxy molding compound (EMC).

재배선 구조체(140)는 지지 패널(110) 및 반도체 칩(120) 상에 제공될 수 있다. 재배선 구조체(140)는 반도체 칩(121)에 전기적으로 연결된 도전성 구조물과, 상기 도전성 구조물을 피복하는 재배선 절연층(141)을 포함할 수 있다. 예를 들어, 상기 도전성 구조물은 단층의 도전층일 수도 있고, 복층 구조의 도전층들을 포함할 수도 있다. The redistribution structure 140 may be provided on the support panel 110 and the semiconductor chip 120. The redistribution structure 140 may include a conductive structure electrically connected to the semiconductor chip 121 and a redistribution insulating layer 141 covering the conductive structure. For example, the conductive structure may be a single-layer conductive layer or may include conductive layers with a multi-layer structure.

예시적인 실시예들에서, 재배선 구조체(140)는 재배선 절연층(141), 제1 도전성 재배선 패턴(143), 및 제2 도전성 재배선 패턴(145)을 포함할 수 있다. In example embodiments, the redistribution structure 140 may include a redistribution insulating layer 141, a first conductive redistribution pattern 143, and a second conductive redistribution pattern 145.

재배선 절연층(141)은 지지 패널(110)의 상면(118) 및 반도체 칩(120)의 상면(128) 상에 차례로 적층된 복수의 절연층을 포함할 수 있다. 예를 들어, 재배선 절연층(141)은 지지 패널(110)의 상면(118) 및 반도체 칩(120)의 상면(128) 상에 적층된 제1 절연층(1411)과, 제1 절연층(1411) 상에 적층된 제2 절연층(1413)을 포함할 수 있다. 제1 절연층(1411) 및 제2 절연층(1413)은, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 예시적인 실시예들에서, 제1 절연층(1411) 및 제2 절연층(1413)은, PID, 또는 폴리이미드로부터 형성될 수 있다. The redistribution insulating layer 141 may include a plurality of insulating layers sequentially stacked on the top surface 118 of the support panel 110 and the top surface 128 of the semiconductor chip 120. For example, the redistribution insulating layer 141 includes a first insulating layer 1411 laminated on the top surface 118 of the support panel 110 and the top surface 128 of the semiconductor chip 120, and a first insulating layer. It may include a second insulating layer 1413 stacked on (1411). The first insulating layer 1411 and the second insulating layer 1413 may be formed of insulating polymer, epoxy, or a combination thereof. In example embodiments, the first insulating layer 1411 and the second insulating layer 1413 may be formed from PID or polyimide.

예시적인 실시예들에서, 재배선 절연층(141)과 봉지재(130)는 서로 동일한 물질을 포함하거나, 서로 동일한 물질 조합을 포함할 수 있다. 예시적인 실시예들에서, 재배선 절연층(141) 및 봉지재(130)는 동일한 절연성 폴리머로부터 형성될 수 있다. 예를 들어, 재배선 절연층(141) 및 봉지재(130)는 폴리이미드로 형성될 수 있다. In example embodiments, the redistribution insulation layer 141 and the encapsulant 130 may include the same material or a combination of the same materials. In example embodiments, the redistribution insulating layer 141 and the encapsulant 130 may be formed from the same insulating polymer. For example, the redistribution insulation layer 141 and the encapsulant 130 may be formed of polyimide.

제1 도전성 재배선 패턴(143)은 반도체 칩(120)의 칩 패드(123)에 물리적 및 전기적으로 연결될 수 있다. 제1 도전성 재배선 패턴(143)은 제1 절연층(1411)의 상면을 따라 연장된 도전성 라인 패턴(1431)과, 제1 절연층(1411)을 관통하여 연장된 도전성 비아 패턴(1433)을 포함할 수 있다. 도전성 라인 패턴(1431)은 제2 절연층(1413)에 의해 덮일 수 있다. 도전성 비아 패턴(1433)은 도전성 라인 패턴(1431)과 반도체 칩(120)의 칩 패드(123) 사이를 전기적으로 연결할 수 있다. The first conductive redistribution pattern 143 may be physically and electrically connected to the chip pad 123 of the semiconductor chip 120. The first conductive redistribution pattern 143 includes a conductive line pattern 1431 extending along the upper surface of the first insulating layer 1411 and a conductive via pattern 1433 extending through the first insulating layer 1411. It can be included. The conductive line pattern 1431 may be covered by the second insulating layer 1413. The conductive via pattern 1433 may electrically connect the conductive line pattern 1431 and the chip pad 123 of the semiconductor chip 120.

제2 도전성 재배선 패턴(145)은 제1 도전성 재배선 패턴(143) 상에 제공되며, 제1 도전성 재배선 패턴(143)에 물리적 및 전기적으로 연결될 수 있다. 제2 도전성 재배선 패턴(145)은 외부 연결 단자(151)가 부착되는 범프 패드를 구성할 수 있다. 즉, 제2 도전성 재배선 패턴(145)은 언더 범프 메탈을 포함할 수 있다. 제2 도전성 재배선 패턴(145)의 일부는 제2 절연층(1413)의 오프닝 내에 매립되어 제1 도전성 재배선 패턴(143)에 접촉되고, 제2 도전성 재배선 패턴(145)의 일부는 제2 절연층(1413)의 상면 상에 있을 수 있다.The second conductive redistribution pattern 145 is provided on the first conductive redistribution pattern 143 and may be physically and electrically connected to the first conductive redistribution pattern 143. The second conductive redistribution pattern 145 may form a bump pad to which the external connection terminal 151 is attached. That is, the second conductive redistribution pattern 145 may include under bump metal. A portion of the second conductive redistribution pattern 145 is buried in the opening of the second insulating layer 1413 and is in contact with the first conductive redistribution pattern 143, and a portion of the second conductive redistribution pattern 145 is in contact with the first conductive redistribution pattern 143. 2 may be on the top surface of the insulating layer 1413.

제1 도전성 재배선 패턴(143) 및 제2 도전성 재배선 패턴(145)은 텅스텐(W), 구리(Cu), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합으로 이루어질 수 있다. The first conductive redistribution pattern 143 and the second conductive redistribution pattern 145 are made of tungsten (W), copper (Cu), zirconium (Zr), titanium (Ti), tantalum (Ta), and aluminum (Al). , ruthenium (Ru), palladium (Pd), platinum (Pt), cobalt (Co), nickel (Ni), or a combination thereof.

외부 연결 단자(151)는 제2 도전성 재배선 패턴(145) 상에 부착되며, 반도체 패키지(10)와 외부 기기 사이를 전기적으로 연결할 수 있다. 예를 들어, 외부 연결 단자(151)는 솔더 볼 또는 솔더 범프를 포함할 수 있다. 외부 기기로부터 제공된 신호(예를 들어, 데이터 신호, 제어 신호, 전원 신호 및/또는 접지 신호)는 외부 연결 단자(151), 제2 도전성 재배선 패턴(145), 및 제1 도전성 재배선 패턴(143)을 차례로 경유하는 신호 전송 경로를 통해 반도체 칩(120)에 제공될 수 있다. 또한, 반도체 칩(120)에서 출력된 신호는 제1 도전성 재배선 패턴(143), 제2 도전성 재배선 패턴(145), 및 외부 연결 단자(151)를 차례로 경유하는 신호 전송 경로를 통해 외부 기기에 제공될 수 있다. The external connection terminal 151 is attached to the second conductive redistribution pattern 145 and can electrically connect the semiconductor package 10 and an external device. For example, the external connection terminal 151 may include solder balls or solder bumps. Signals (e.g., data signals, control signals, power signals, and/or ground signals) provided from external devices are connected to the external connection terminal 151, the second conductive redistribution pattern 145, and the first conductive redistribution pattern ( It may be provided to the semiconductor chip 120 through a signal transmission path that sequentially passes through 143). In addition, the signal output from the semiconductor chip 120 is transmitted to an external device through a signal transmission path sequentially passing through the first conductive redistribution pattern 143, the second conductive redistribution pattern 145, and the external connection terminal 151. can be provided.

후면 보호층(170)은 지지 패널(110)의 하측 및 반도체 칩(120)의 하측에 제공될 수 있다. 후면 보호층(170)은 필름 형태의 부재일 수 있다. 후면 보호층(170)은 지지 패널(110)의 하면(119) 및 봉지재(130)의 하면(139)에 부착될 수 있다. 후면 보호층(170)은 지지 패널(110)의 하면(119)을 덮어 보호할 수 있다. 후면 보호층(170)은 예를 들어, 절연성 폴리머, 에폭시, 또는 이들의 조합으로 형성될 수 있다. 일부 예시적인 실시예들에서, 후면 보호층(170)은 접착성을 가질 수 있고, 후면 보호층(170)의 하측에 부착되는 히트 싱크 등의 구조물을 고정하는 역할을 수행할 수도 있다. The rear protective layer 170 may be provided on the lower side of the support panel 110 and the lower side of the semiconductor chip 120. The rear protective layer 170 may be a film-type member. The rear protective layer 170 may be attached to the lower surface 119 of the support panel 110 and the lower surface 139 of the encapsulant 130. The rear protective layer 170 may cover and protect the lower surface 119 of the support panel 110. The rear protective layer 170 may be formed of, for example, insulating polymer, epoxy, or a combination thereof. In some example embodiments, the rear protective layer 170 may have adhesive properties and may serve to secure a structure such as a heat sink attached to the lower side of the rear protective layer 170.

일반적인 팬-아웃 구조의 반도체 패키지의 경우, 반도체 패키지의 상당 부분은 반도체 칩을 몰딩하는 몰딩 물질이 차지하고 있으며, 반도체 패키지를 구성하는 구성요소들의 열 팽창 계수의 불일치에 기인하여 발생되는 휨 현상(warpage)을 고려하여, 전체 패키지 사이즈와 반도체 칩의 사이즈의 비율인 팬-아웃 비율이 타겟 범위 내에 있을 것이 요구된다. 그러나, 본 발명의 예시적인 실시예들에 의하면, 지지 패널(110)은 실리콘 웨이퍼로부터 형성되며, 반도체 칩(120)의 반도체 기판(121)과 동일한 물질(예컨대, 실리콘)으로 이루어질 수 있다. 이 경우, 반도체 패키지(10)의 대부분을 차지하는 지지 패널(110)과 반도체 칩(120)이 서로 유사한 수준의 열 팽창 계수를 가지게 되므로, 반도체 패키지(10)를 구성하는 구성요소들 간의 열 팽창 계수 차이에 기인하여 발생하는 휨 현상을 보다 용이하게 컨트롤할 수 있다. In the case of a semiconductor package with a general fan-out structure, a significant portion of the semiconductor package is occupied by the molding material for molding the semiconductor chip, and warpage occurs due to a mismatch in the thermal expansion coefficient of the components that make up the semiconductor package. ), the fan-out ratio, which is the ratio of the overall package size and the size of the semiconductor chip, is required to be within the target range. However, according to exemplary embodiments of the present invention, the support panel 110 is formed from a silicon wafer and may be made of the same material (eg, silicon) as the semiconductor substrate 121 of the semiconductor chip 120. In this case, since the support panel 110 and the semiconductor chip 120, which make up most of the semiconductor package 10, have a similar level of thermal expansion coefficient, the thermal expansion coefficient between the components constituting the semiconductor package 10 The bending phenomenon that occurs due to the difference can be more easily controlled.

도 2a 내지 도 2n은 도 1에 도시된 반도체 패키지(10)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 2a 내지 도 2n를 참조하여 도 1에 예시된 반도체 패키지(10)의 제조 방법을 설명한다. FIGS. 2A to 2N are cross-sectional views showing a method of manufacturing the semiconductor package 10 shown in FIG. 1 . Hereinafter, a method of manufacturing the semiconductor package 10 illustrated in FIG. 1 will be described with reference to FIGS. 2A to 2N.

도 2a를 참조하면, 지지 패널(110)을 준비한다. 지지 패널(110)은 서로 반대된 상면(118) 및 하면(1191)을 가지며, 상측에 제공된 포켓부들(112)을 포함할 수 있다. 상기 포켓부들(112)은 지지 패널(110)의 상면(118)으로부터 연장하되, 지지 패널(110)을 부분적으로 관통할 수 있다. 예를 들어, 상기 지지 패널(110)의 포켓부들(112)은 평판 형태의 실리콘 웨이퍼에 대한 레이저 가공 및/또는 식각 공정을 통해 형성될 수 있다. 도 2a에서는 지지 패널(110)이 2개의 포켓부들(112)을 포함하는 것으로 도시되었으나, 이는 예시적인 것이며 지지 패널(110)은 수십 내지 수백 개의 포켓부들(112)을 포함할 수 있다.Referring to FIG. 2A, the support panel 110 is prepared. The support panel 110 has an upper surface 118 and a lower surface 1191 that are opposed to each other, and may include pocket portions 112 provided on the upper side. The pocket portions 112 extend from the upper surface 118 of the support panel 110 and may partially penetrate the support panel 110. For example, the pocket portions 112 of the support panel 110 may be formed through a laser processing and/or etching process on a flat silicon wafer. In FIG. 2A, the support panel 110 is shown as including two pocket portions 112, but this is merely an example and the support panel 110 may include tens to hundreds of pocket portions 112.

반도체 칩들(120)이 부착된 캐리어 기판(511)을 준비하고, 지지 패널(110)과 캐리어 기판(511)이 수직 방향(예를 들어, Z방향)으로 정렬되도록 캐리어 기판(511)을 위치시킨다. 캐리어 기판(511)은 반도체 칩들(120)이 포켓부들(112)에 수직 방향(예를 들어, Z방향)으로 정렬되도록 위치될 수 있다. 캐리어 기판(511)의 일면 상에는 접착 필름(513)이 배치될 수 있고, 반도체 칩들(120)은 접착 필름(513)을 통해 캐리어 기판(511)의 일면 상에 부착될 수 있다. 상기 접착 필름(513)은 이형 필름일 수 있다. Prepare a carrier substrate 511 on which the semiconductor chips 120 are attached, and position the carrier substrate 511 so that the support panel 110 and the carrier substrate 511 are aligned in the vertical direction (e.g., Z direction). . The carrier substrate 511 may be positioned so that the semiconductor chips 120 are aligned in a direction perpendicular to the pocket portions 112 (eg, Z-direction). An adhesive film 513 may be disposed on one side of the carrier substrate 511, and the semiconductor chips 120 may be attached to one side of the carrier substrate 511 through the adhesive film 513. The adhesive film 513 may be a release film.

도 2a 및 도 2b를 참조하면, 캐리어 기판(511)과 지지 패널(110)을 수직 방향(예를 들어, Z방향)으로 정렬시킨 이후, 캐리어 기판(511)을 하강시켜 캐리어 기판(511)을 지지 패널(110)에 부착시킨다. 접착 필름(513)에 의해, 캐리어 기판(511)은 지지 패널(110)의 상면(118)에 부착될 수 있다. 캐리어 기판(511)에 부착된 반도체 칩들(120)이 지지 패널(110)의 포켓부들(112)에 수용되도록 지지 패널(110)의 상면(118) 상에 캐리어 기판(511)을 부착시킨다. 캐리어 기판(511)과 지지 패널(110)이 부착되었을 때, 각 반도체 칩(120)은 대응된 포켓부(112)에 수용될 수 있다. 반도체 칩(120)의 상면(128) 및 지지 패널(110)의 상면(118)은 접착 필름(513)에 부착되어 있으며, 반도체 칩(120)의 상면(128) 및 지지 패널(110)의 상면(118)은 동일 평면 상에 있을 수 있다. 도 2b에 도시된 바와 같이, 포켓부(112)의 수직 높이 및 수평 폭은 반도체 칩(120)의 수직 높이 및 수평 폭보다 클 수 있다. 이에 따라, 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이에는 틈이 형성될 수 있고, 반도체 칩(120)의 하면(129)과 포켓부(112)의 바닥면 사이에는 틈이 형성될 수 있다. Referring to FIGS. 2A and 2B , after aligning the carrier substrate 511 and the support panel 110 in the vertical direction (e.g., Z direction), the carrier substrate 511 is lowered. Attached to the support panel 110. The carrier substrate 511 may be attached to the upper surface 118 of the support panel 110 by the adhesive film 513. The carrier substrate 511 is attached to the upper surface 118 of the support panel 110 so that the semiconductor chips 120 attached to the carrier substrate 511 are accommodated in the pocket portions 112 of the support panel 110. When the carrier substrate 511 and the support panel 110 are attached, each semiconductor chip 120 can be accommodated in the corresponding pocket portion 112. The top surface 128 of the semiconductor chip 120 and the top surface 118 of the support panel 110 are attached to the adhesive film 513, and the top surface 128 of the semiconductor chip 120 and the top surface 118 of the support panel 110 are attached to the adhesive film 513. (118) may be on the same plane. As shown in FIG. 2B, the vertical height and horizontal width of the pocket portion 112 may be greater than the vertical height and horizontal width of the semiconductor chip 120. Accordingly, a gap may be formed between the sidewall of the semiconductor chip 120 and the sidewall of the support panel 110, and a gap may be formed between the bottom surface 129 of the semiconductor chip 120 and the bottom surface of the pocket portion 112. can be formed.

도 2b 및 도 2c를 참조하면, 지지 패널(110)의 상면(118) 상에 캐리어 기판(511)을 부착시킨 이후, 지지 패널(110)의 일부를 제거하여 지지 패널(110)의 포켓부(112)에 연통하는 홀(116)을 형성한다. 홀(116)은 지지 패널(110)의 하면(1191)으로부터 연장되어 포켓부(112)에 연통할 수 있다. 상기 홀(116)이 형성됨에 따라, 반도체 칩(120)은 지지 패널(110)의 하면(1191)을 통해 노출될 수 있다. 예를 들어, 지지 패널(110)에 홀(116)을 형성하기 위해, 지지 패널(110)의 일부를 레이저 컷팅 및/또는 식각 공정을 통해 제거할 수 있다. 지지 패널(110)의 홀(116) 및 포켓부(112)는 지지 패널(110)을 관통하는 형태의 캐비티(111)를 구성할 수 있다. 2B and 2C, after attaching the carrier substrate 511 on the upper surface 118 of the support panel 110, a portion of the support panel 110 is removed to form a pocket portion ( A hole 116 communicating with 112 is formed. The hole 116 may extend from the lower surface 1191 of the support panel 110 and communicate with the pocket portion 112. As the hole 116 is formed, the semiconductor chip 120 may be exposed through the lower surface 1191 of the support panel 110. For example, in order to form the hole 116 in the support panel 110, a portion of the support panel 110 may be removed through a laser cutting and/or etching process. The hole 116 and the pocket portion 112 of the support panel 110 may form a cavity 111 that penetrates the support panel 110.

도 2d를 참조하면, 지지 패널(110)의 캐비티(111)를 채우는 봉지재(130)를 형성할 수 있다. 봉지재(130)는 지지 패널(110)의 하면(1191)을 덮고, 지지 패널(110)의 하면(1191)을 통해 지지 패널(110)의 캐비티(111)로 유입되어 지지 패널(110)의 캐비티(111)를 채울 수 있다. 봉지재(130)는 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이의 틈을 적어도 부분적으로 채울 수 있다. 봉지재(130)의 상면(138)은 접착 필름(513)에 접촉할 수 있다. 봉지재(130)의 상면(138)은 지지 패널(110)의 상면(118)과 동일 평면 상에 있을 수 있다. Referring to FIG. 2D, the encapsulant 130 may be formed to fill the cavity 111 of the support panel 110. The encapsulant 130 covers the lower surface 1191 of the support panel 110 and flows into the cavity 111 of the support panel 110 through the lower surface 1191 of the support panel 110. Cavity 111 can be filled. The encapsulant 130 may at least partially fill the gap between the sidewall of the semiconductor chip 120 and the sidewall of the support panel 110. The upper surface 138 of the encapsulant 130 may contact the adhesive film 513. The upper surface 138 of the encapsulant 130 may be on the same plane as the upper surface 118 of the support panel 110.

한편, 도 2a 내지 도 2c에서는 포켓부(112)를 가진 지지 패널(110)을 캐리어 기판(511)에 부착하는 단계 및 포켓부(112)와 연통하는 홀(116)을 형성하는 단계가 차례로 수행되어 지지 패널(110)을 관통하는 캐비티(111)가 형성된 것으로 설명되었다. 그러나, 일부 실시예들에서, 지지 패널(110)과 캐리어 기판(511)을 부착하는 단계 이전에 지지 패널(110)은 캐비티(111)를 가지는 상태로 준비될 수 있다. 즉, 캐비티(111)를 가지는 지지 패널(110)을 준비하는 단계 및 캐리어 기판(511)을 지지 패널(100)에 부착하는 단계가 차례로 수행될 수 있다. 이 경우, 도 2c와 같이, 홀(116)을 형성하는 단계는 생략될 수 있다. Meanwhile, in FIGS. 2A to 2C, the steps of attaching the support panel 110 having the pocket portion 112 to the carrier substrate 511 and forming the hole 116 communicating with the pocket portion 112 are performed sequentially. It was explained that a cavity 111 penetrating the support panel 110 was formed. However, in some embodiments, the support panel 110 may be prepared with the cavity 111 before attaching the support panel 110 and the carrier substrate 511. That is, preparing the support panel 110 having the cavity 111 and attaching the carrier substrate 511 to the support panel 100 may be performed sequentially. In this case, as shown in FIG. 2C, the step of forming the hole 116 can be omitted.

도 2d 및 도 2e를 참조하면, 봉지재(130)를 형성한 후, 캐리어 기판(511)을 지지 패널(110) 및 반도체 칩들(120)로부터 분리한다. 예를 들어, 레이저 빔 또는 열을 접착 필름(513)에 인가하여 접착 필름(513)의 접착력을 저하시킨 후에, 캐리어 기판(511)을 지지 패널(110)로부터 분리할 수 있다. 캐리어 기판(511) 및 접착 필름(513)이 제거됨에 따라, 지지 패널(110)의 상면(118) 및 반도체 칩(120)의 상면(128)이 노출될 수 있다. Referring to FIGS. 2D and 2E , after forming the encapsulant 130 , the carrier substrate 511 is separated from the support panel 110 and the semiconductor chips 120 . For example, after applying a laser beam or heat to the adhesive film 513 to reduce the adhesive strength of the adhesive film 513, the carrier substrate 511 may be separated from the support panel 110. As the carrier substrate 511 and the adhesive film 513 are removed, the top surface 118 of the support panel 110 and the top surface 128 of the semiconductor chip 120 may be exposed.

도 2e 및 도 2f를 참조하면, 도 2e의 결과물의 하측으로부터 연마 공정을 수행하여, 지지 패널(110)의 두께 및 봉지재(130)의 두께를 줄일 수 있다. 상기 연마 공정을 통해, 지지 패널(110)의 하측 일부 및 봉지재(130)의 하측 일부가 제거될 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 지지 패널(110)의 하면(1192) 및 봉지재(130)의 하면(1392)은 연마 공정을 통해 평탄화될 수 있고, 지지 패널(110)의 평탄화된 하면(1192)과 봉지재(130)의 평탄화된 하면(1392)은 서로 동일 평면 상에 있을 수 있다. Referring to FIGS. 2E and 2F , the thickness of the support panel 110 and the thickness of the encapsulant 130 can be reduced by performing a polishing process from the lower side of the result of FIG. 2E. Through the polishing process, a lower portion of the support panel 110 and a lower portion of the encapsulant 130 may be removed. The polishing process may include chemical mechanical polishing, grinding process, etc. The lower surface 1192 of the support panel 110 and the lower surface 1392 of the encapsulant 130 may be flattened through a polishing process, and the flattened lower surface 1192 of the support panel 110 and the lower surface 1392 of the encapsulant 130 may be flattened. The flattened lower surfaces 1392 may be on the same plane.

다른 예시적인 실시예들에서, 지지 패널(110)의 두께 및 봉지재(130)의 두께를 줄이기 위한 연마 공정은 상기 캐리어 기판(도 2d의 511)이 지지 패널(110)에 부착된 상태에서 수행될 수 있고, 상기 연마 공정이 완료된 후에 지지 패널(110)로부터 캐리어 기판(511)을 제거할 수도 있다. In other exemplary embodiments, the polishing process to reduce the thickness of the support panel 110 and the thickness of the encapsulant 130 is performed while the carrier substrate (511 in FIG. 2D) is attached to the support panel 110. Alternatively, the carrier substrate 511 may be removed from the support panel 110 after the polishing process is completed.

도 2g를 참조하면, 지지 패널(110)의 상면(118) 및 반도체 칩(120)의 상면(128) 상에 제1 절연층(1411)을 형성한다. 상기 제1 절연층(1411)은 반도체 칩(120)의 칩 패드(123)를 노출시키는 오프닝을 포함할 수 있다. 제1 절연층(1411)을 형성하기 위하여, 지지 패널(110)의 상면(118), 반도체 칩(120)의 상면(128), 및 봉지재(130)의 상면(138)을 덮는 절연성 물질층을 형성하는 단계, 및 상기 절연성 물질층에 대한 패터닝 공정을 수행하여 칩 패드(123)를 노출시키는 오프닝을 형성하는 단계가 차례로 수행될 수 있다. 상기 절연성 물질층에 대한 패터닝 공정은 식각 공정 또는 레이저 드릴링 공정 등을 포함할 수 있다. Referring to FIG. 2G, a first insulating layer 1411 is formed on the top surface 118 of the support panel 110 and the top surface 128 of the semiconductor chip 120. The first insulating layer 1411 may include an opening that exposes the chip pad 123 of the semiconductor chip 120. To form the first insulating layer 1411, an insulating material layer covering the top surface 118 of the support panel 110, the top surface 128 of the semiconductor chip 120, and the top surface 138 of the encapsulant 130. A step of forming and a step of forming an opening exposing the chip pad 123 by performing a patterning process on the insulating material layer may be performed sequentially. The patterning process for the insulating material layer may include an etching process or a laser drilling process.

도 2h를 참조하면, 반도체 칩(120)의 칩 패드(123)에 연결되는 제1 도전성 재배선 패턴(143)을 형성한다. 제1 도전성 재배선 패턴(143)은 제1 절연층(1411)의 오프닝을 채우는 도전성 비아 패턴(1433) 및 상기 제1 절연층(1411)의 상면을 따라 연장된 도전성 라인 패턴(1431)을 포함할 수 있다. 도전성 비아 패턴(1433) 및 도전성 라인 패턴(1431)은 동일한 금속 배선 공정을 통해 함께 형성될 수 있다. Referring to FIG. 2H, a first conductive redistribution pattern 143 connected to the chip pad 123 of the semiconductor chip 120 is formed. The first conductive redistribution pattern 143 includes a conductive via pattern 1433 that fills the opening of the first insulating layer 1411 and a conductive line pattern 1431 extending along the upper surface of the first insulating layer 1411. can do. The conductive via pattern 1433 and the conductive line pattern 1431 may be formed together through the same metal wiring process.

도 2i를 참조하면, 제1 절연층(1411) 및 도전성 라인 패턴(1431) 상에, 제2 절연층(1413)을 형성한다. 제2 절연층(1413)은 도전성 라인 패턴(1431)을 노출시키는 오프닝을 포함할 수 있다. 제2 절연층(1413)을 형성하기 위하여, 제1 절연층(1411) 및 도전성 라인 패턴(1431)을 덮는 절연성 물질층을 형성하는 단계, 및 상기 절연성 물질층에 대한 패터닝 공정을 수행하여 도전성 라인 패턴(1431)을 노출시키는 오프닝을 형성하는 단계가 차례로 수행될 수 있다. 상기 절연성 물질층에 대한 패터닝 공정은 식각 공정 또는 레이저 드릴링 공정 등을 포함할 수 있다.Referring to FIG. 2I, a second insulating layer 1413 is formed on the first insulating layer 1411 and the conductive line pattern 1431. The second insulating layer 1413 may include an opening that exposes the conductive line pattern 1431. To form the second insulating layer 1413, forming an insulating material layer covering the first insulating layer 1411 and the conductive line pattern 1431, and performing a patterning process on the insulating material layer to form a conductive line pattern. The steps of forming an opening exposing the pattern 1431 may be performed sequentially. The patterning process for the insulating material layer may include an etching process or a laser drilling process.

도 2j를 참조하면, 제2 절연층(1413)의 오프닝을 통해 노출된 도전성 라인 패턴(1431)의 일부분에 연결되는 제2 도전성 재배선 패턴(145)을 형성한다. 상기 제1 절연층(1411), 제1 도전성 재배선 패턴(143), 제2 절연층(1413), 및 제2 도전성 재배선 패턴(145)은 재배선 구조체(140)를 구성할 수 있다. Referring to FIG. 2J , a second conductive redistribution pattern 145 connected to a portion of the conductive line pattern 1431 exposed through the opening of the second insulating layer 1413 is formed. The first insulating layer 1411, the first conductive redistribution pattern 143, the second insulating layer 1413, and the second conductive redistribution pattern 145 may constitute the redistribution structure 140.

도 2k를 참조하면, 제2 도전성 재배선 패턴(145)을 형성한 후에, 제2 도전성 재배선 패턴(145) 상에 외부 연결 단자(151)를 형성한다. 예를 들어, 외부 연결 단자(151)를 형성하기 위하여, 솔더 볼을 제2 도전성 재배선 패턴(145) 상에 부착시킨 후, 상기 솔더 볼에 대한 리플로우 공정을 수행할 수 있다. Referring to FIG. 2K, after forming the second conductive redistribution pattern 145, an external connection terminal 151 is formed on the second conductive redistribution pattern 145. For example, to form the external connection terminal 151, a solder ball may be attached to the second conductive redistribution pattern 145 and then a reflow process may be performed on the solder ball.

도 2k 및 도 2l을 참조하면, 도 2k의 결과물의 하측으로부터 연마 공정을 수행하여, 지지 패널(110)의 두께 및 봉지재(130)의 두께를 줄일 수 있다. 즉, 상기 지지 패널(110)의 하면(1192) 및 상기 봉지재(130)의 하면(1392)으로부터 연마 공정을 수행하여, 지지 패널(110)의 두께 및 봉지재(130)의 두께를 줄일 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 지지 패널(110)의 하면(119) 및 봉지재(130)의 하면(139)은 연마 공정을 통해 평탄화될 수 있고, 지지 패널(110)의 평탄화된 하면(119)과 봉지재(130)의 평탄화된 하면(139)은 서로 동일 평면 상에 있을 수 있다. Referring to FIGS. 2K and 2L, the thickness of the support panel 110 and the thickness of the encapsulant 130 can be reduced by performing a polishing process from the lower side of the result of FIG. 2K. That is, by performing a polishing process on the lower surface 1192 of the support panel 110 and the lower surface 1392 of the encapsulant 130, the thickness of the support panel 110 and the thickness of the encapsulant 130 can be reduced. there is. The polishing process may include chemical mechanical polishing, grinding process, etc. The lower surface 119 of the support panel 110 and the lower surface 139 of the encapsulant 130 may be flattened through a polishing process, and the flattened lower surface 119 of the support panel 110 and the lower surface 139 of the encapsulant 130 may be flattened. The flattened lower surfaces 139 may be on the same plane.

예시적인 실시예들에서, 상기 연마 공정은 지지 패널(110)의 일부 및 봉지재(130)의 일부를 제거하되, 반도체 칩(120)의 하면(129)을 노출시키지 않도록 수행될 수 있다. 다른 예시적인 실시예들에서, 상기 연마 공정은 반도체 칩(120)의 하면(129)이 노출될 때까지 수행될 수도 있다. In exemplary embodiments, the polishing process may be performed to remove a portion of the support panel 110 and a portion of the encapsulant 130 but not expose the lower surface 129 of the semiconductor chip 120. In other exemplary embodiments, the polishing process may be performed until the lower surface 129 of the semiconductor chip 120 is exposed.

도 2m을 참조하면, 지지 패널(110)의 하면(119)과 봉지재(130)의 하면(139)을 덮는 후면 보호층(170)을 형성한다. 후면 보호층(170)은 필름 형태를 가지며, 라미네이트 공정을 통해 지지 패널(110)의 하면(119) 및 봉지재(130)의 하면(139) 상에 부착될 수 있다. Referring to FIG. 2M, a rear protective layer 170 is formed that covers the lower surface 119 of the support panel 110 and the lower surface 139 of the encapsulant 130. The rear protective layer 170 has a film form and can be attached to the lower surface 119 of the support panel 110 and the lower surface 139 of the encapsulant 130 through a lamination process.

도 2n을 참조하면, 도 2m의 결과물에 대한 쏘잉 공정을 수행한다. 평면적 관점에서 지지 패널(110)의 캐비티들(111) 상호 간을 분리하는 지지 패널(110)의 스크라이브 레인(SL)을 따라 쏘잉 공정을 수행할 수 있다. 지지 패널(110)의 스크라이브 레인(SL)을 따라 재배선 구조체(140), 지지 패널(110), 및 후면 보호층(170)을 절단하여, 도 2m의 결과물을 개별 단위의 반도체 패키지들(도 1의 10)로 분리할 수 있다. Referring to Figure 2n, a sawing process is performed on the result of Figure 2m. From a plan view, a sawing process may be performed along the scribe lane (SL) of the support panel 110 that separates the cavities 111 of the support panel 110 from each other. The redistribution structure 140, the support panel 110, and the rear protective layer 170 are cut along the scribe lane (SL) of the support panel 110, and the result of FIG. 2M is divided into individual semiconductor packages (FIG. It can be separated into 1 and 10).

도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(11)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 3에 도시된 반도체 패키지(11)에 대해 설명한다.FIG. 3 is a cross-sectional view showing a semiconductor package 11 according to exemplary embodiments of the present invention. Hereinafter, the semiconductor package 11 shown in FIG. 3 will be described, focusing on differences from the semiconductor package 10 described with reference to FIG. 1 .

도 3을 참조하면, 반도체 패키지(11)는 지지 패널(110), 반도체 칩(120), 봉지재(130), 재배선 구조체(140), 외부 연결 단자(151), 및 후면 보호층(170)을 포함할 수 있다. Referring to FIG. 3, the semiconductor package 11 includes a support panel 110, a semiconductor chip 120, an encapsulant 130, a redistribution structure 140, an external connection terminal 151, and a rear protective layer 170. ) may include.

지지 패널(110)의 하면(119), 봉지재(130)의 하면(139), 및 반도체 칩(120)의 하면(129)은 각각 평탄화된 표면일 수 있다. 지지 패널(110)의 하면(119), 봉지재(130)의 하면(139), 및 반도체 칩(120)의 하면(129)은 동일 평면 상에 있을 수 있다. 후면 보호층(170)은 지지 패널(110)의 하면(119), 봉지재(130)의 하면(139), 및 반도체 칩(120)의 하면(129)에 부착될 수 있다. The lower surface 119 of the support panel 110, the lower surface 139 of the encapsulant 130, and the lower surface 129 of the semiconductor chip 120 may each be a flattened surface. The lower surface 119 of the support panel 110, the lower surface 139 of the encapsulant 130, and the lower surface 129 of the semiconductor chip 120 may be on the same plane. The rear protective layer 170 may be attached to the lower surface 119 of the support panel 110, the lower surface 139 of the encapsulant 130, and the lower surface 129 of the semiconductor chip 120.

예를 들어, 도 3의 반도체 패키지(11)를 제조하기 위하여, 도 2k에 도시된 구조물을 준비하고, 반도체 칩(120)의 하면(129)이 노출될 때까지 도 2k의 구조물에 대한 연마 공정을 수행할 수 있다. 연마 공정을 통해, 반도체 칩(120)의 일부가 제거되며, 반도체 칩(120)은 평탄화된 하면(129)을 가질 수 있다. 좀 더 구체적으로, 연마 공정을 통해, 반도체 칩(120)의 반도체 기판(121)의 일부가 제거되며, 연마된 반도체 기판(121)의 표면은 평탄화될 수 있다. 지지 패널(110)의 평탄화된 하면(119), 봉지재(130)의 평탄화된 하면(139), 및 반도체 칩(120)의 평탄화된 하면(129)(즉, 반도체 기판(121)의 평탄화된 표면)은 동일 평면 상에 있을 수 있다. For example, to manufacture the semiconductor package 11 of FIG. 3, the structure shown in FIG. 2K is prepared, and the structure of FIG. 2K is polished until the lower surface 129 of the semiconductor chip 120 is exposed. can be performed. Through the polishing process, a portion of the semiconductor chip 120 is removed, and the semiconductor chip 120 may have a flattened lower surface 129. More specifically, through the polishing process, a portion of the semiconductor substrate 121 of the semiconductor chip 120 is removed, and the surface of the polished semiconductor substrate 121 may be flattened. The flattened lower surface 119 of the support panel 110, the flattened lower surface 139 of the encapsulant 130, and the flattened lower surface 129 of the semiconductor chip 120 (i.e., the flattened lower surface 129 of the semiconductor substrate 121). surface) may be on the same plane.

또한, 지지 패널(110)의 평탄화된 하면(119) 및 반도체 칩(120)의 평탄화된 하면(129)은 연마 공정을 통해 함께 평탄화되어 실질적으로 동일한 표면 거칠기를 가질 수 있다. 즉, 지지 패널(110)의 평탄화된 하면(119) 및 반도체 기판(121)의 평탄화된 표면은 연마 공정을 통해 함께 평탄화되어 실질적으로 동일한 표면 거칠기를 가질 수 있다. Additionally, the flattened lower surface 119 of the support panel 110 and the flattened lower surface 129 of the semiconductor chip 120 may be planarized together through a polishing process to have substantially the same surface roughness. That is, the planarized lower surface 119 of the support panel 110 and the planarized surface of the semiconductor substrate 121 may be planarized together through a polishing process to have substantially the same surface roughness.

도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(12)를 나타내는 단면도이다. 이하에서, 도 1을 참조하여 설명된 반도체 패키지(10)와의 차이점을 중심으로, 도 4에 도시된 반도체 패키지(12)에 대해 설명한다.Figure 4 is a cross-sectional view showing a semiconductor package 12 according to exemplary embodiments of the present invention. Hereinafter, the semiconductor package 12 shown in FIG. 4 will be described, focusing on differences from the semiconductor package 10 described with reference to FIG. 1 .

도 4를 참조하면, 반도체 패키지(12)는 지지 패널(110), 반도체 칩(120), 봉지재(130a), 도전성 필라(conductive pillar)(153), 재배선 구조체(140), 외부 연결 단자(151), 및 후면 보호층(170)을 포함할 수 있다.Referring to FIG. 4, the semiconductor package 12 includes a support panel 110, a semiconductor chip 120, an encapsulant 130a, a conductive pillar 153, a redistribution structure 140, and an external connection terminal. (151), and may include a rear protective layer (170).

지지 패널(110)의 캐비티(114)는 지지 패널(110)의 상면(118)으로부터 연장하되, 지지 패널(110)을 부분적으로 관통할 수 있다. 지지 패널(110)의 캐비티(114)는 반도체 칩(120)의 측벽과 마주하는 지지 패널(110)의 측벽과, 반도체 칩(120)의 하면(129)을 지지하는 지지 패널(110)의 바닥면에 의해 정의될 수 있다. 반도체 칩(120)은 다이 어태치 필름과 같은 접착 부재(161)를 통해 지지 패널(110)의 바닥면에 부착될 수 있다. 경우에 따라, 접착 부재(161)는 생략될 수도 있다. The cavity 114 of the support panel 110 extends from the upper surface 118 of the support panel 110 and may partially penetrate the support panel 110. The cavity 114 of the support panel 110 includes a side wall of the support panel 110 facing the side wall of the semiconductor chip 120, and a bottom of the support panel 110 that supports the lower surface 129 of the semiconductor chip 120. It can be defined by side. The semiconductor chip 120 may be attached to the bottom surface of the support panel 110 through an adhesive member 161 such as a die attach film. In some cases, the adhesive member 161 may be omitted.

반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이에는 봉지재(130a)가 제공되고, 반도체 칩(120)의 상면(128) 및 지지 패널(110)의 상면(118) 상에는 제1 절연층(1411)이 제공될 수 있다. 봉지재(130a)와 제1 절연층(1411)은 동일한 물질로 형성되어 일체를 이룰 수 있다. 예를 들어, 봉지재(130a)와 제1 절연층(1411)은 동일한 절연성 폴리머로부터 형성될 수 있다. 봉지재(130a)는 제1 절연층(1411)을 형성하기 위한 코팅 공정을 통해 함께 형성될 수 있다. 이 경우, 봉지재(130a)와 제1 절연층(1411)은 불연속적인 지점(예를 들어, 경계면)없이 연속적으로 연결될 수 있다. An encapsulant 130a is provided between the sidewall of the semiconductor chip 120 and the sidewall of the support panel 110, and a first sealant is provided on the top surface 128 of the semiconductor chip 120 and the top surface 118 of the support panel 110. An insulating layer 1411 may be provided. The encapsulant 130a and the first insulating layer 1411 may be formed of the same material to form one body. For example, the encapsulant 130a and the first insulating layer 1411 may be formed from the same insulating polymer. The encapsulant 130a may be formed together through a coating process to form the first insulating layer 1411. In this case, the encapsulant 130a and the first insulating layer 1411 may be continuously connected without any discontinuous points (eg, boundaries).

도전성 필라(153)는 반도체 칩(120)의 칩 패드(123) 상에 제공될 수 있다. 도전성 필라(153)는 반도체 칩(120)의 칩 패드(123)로부터 수직 방향(예를 들어, Z방향)으로 연장된 기둥 형태를 가질 수 있다. 도전성 필라(153)의 하면은 반도체 칩(120)의 칩 패드(123)에 접촉하고, 도전성 필라(153)의 상면은 제1 도전성 재배선 패턴(143)에 접촉할 수 있다. 제1 도전성 재배선 패턴(143)은 제1 절연층(1411)의 상면(1419)을 따라 연장된 라인 패턴으로 구성되며, 도전성 필라(153)의 상면에 접촉될 수 있다. 도전성 필라(153)는 제1 도전성 재배선 패턴(143)과 반도체 칩(120)의 칩 패드(123) 사이를 전기적으로 연결할 수 있다. The conductive pillar 153 may be provided on the chip pad 123 of the semiconductor chip 120. The conductive pillar 153 may have a pillar shape extending in a vertical direction (eg, Z direction) from the chip pad 123 of the semiconductor chip 120. The lower surface of the conductive pillar 153 may contact the chip pad 123 of the semiconductor chip 120, and the upper surface of the conductive pillar 153 may contact the first conductive redistribution pattern 143. The first conductive redistribution pattern 143 is composed of a line pattern extending along the top surface 1419 of the first insulating layer 1411 and may be in contact with the top surface of the conductive pillar 153. The conductive pillar 153 may electrically connect the first conductive redistribution pattern 143 and the chip pad 123 of the semiconductor chip 120.

예시적인 실시예들에서, 도전성 필라(153)는 제1 도전성 재배선 패턴(143)과 동일한 물질 및/또는 동일한 물질 조합을 가질 수 있다. 다른 예시적인 실시예들에서, 도전성 필라(153)는 제1 도전성 재배선 패턴(143)과 상이한 물질 및/또는 상이한 물질 조합을 가질 수 있다. 예를 들어, 도전성 필라(153)는 구리(Cu), 텅스텐(W), 지르코늄(Zr), 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 루테늄(Ru), 팔라듐(Pd), 백금(Pt), 코발트(Co), 니켈(Ni), 또는 이들의 조합을 포함할 수 있다. In example embodiments, the conductive pillar 153 may have the same material and/or the same combination of materials as the first conductive redistribution pattern 143 . In other example embodiments, the conductive pillar 153 may have a different material and/or a different combination of materials than the first conductive redistribution pattern 143 . For example, the conductive pillar 153 is made of copper (Cu), tungsten (W), zirconium (Zr), titanium (Ti), tantalum (Ta), aluminum (Al), ruthenium (Ru), and palladium (Pd). , platinum (Pt), cobalt (Co), nickel (Ni), or a combination thereof.

예시적인 실시예들에서, 도전성 필라(153)의 상면과 제1 절연층(1411)의 상면(1419)은 동일 평면 상에 있을 수 있다. 예를 들면, 도전성 필라(153)의 상면과 제1 절연층(1411)의 상면(1419)은 화학적 기계적 연마 공정과 같은 평탄화 공정을 통해 함께 연마되어, 동일 평면 상에 있을 수 있다. In example embodiments, the top surface of the conductive pillar 153 and the top surface 1419 of the first insulating layer 1411 may be on the same plane. For example, the top surface of the conductive pillar 153 and the top surface 1419 of the first insulating layer 1411 may be polished together through a planarization process such as a chemical mechanical polishing process, and may be on the same plane.

예시적인 실시예들에서, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 제1 절연층(1411)의 다른 표면의 표면 거칠기 및 제1 절연층(1411)의 상면(1419)에 접촉하는 제2 절연층(1413)의 하면의 표면 거칠기와 상이할 수 있다. In exemplary embodiments, the surface roughness of the top surface 1419 of the first insulating layer 1411 is determined by the surface roughness of the other surface of the first insulating layer 1411 and the top surface 1419 of the first insulating layer 1411. The surface roughness of the lower surface of the second insulating layer 1413 in contact may be different.

제1 절연층(1411)의 상면(1419)이 연마되어 평탄화된 경우, 제1 절연층(1411)의 상면(1419)은 비교적 큰 표면 거칠기를 가지도록 형성될 수 있다. 예시적인 실시예들에서, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 제1 절연층(1411)의 다른 표면의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 반도체 칩(120)의 측벽 또는 지지 패널(110)의 측벽에 접하는 제1 절연층(1411)의 다른 표면의 표면 거칠기보다 클 수 있다. 예를 들어, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 반도체 칩(120)의 상면(128)에 접촉하는 제1 절연층(1411)의 다른 표면의 표면 거칠기보다 클 수 있다. 예시적인 실시예들에서, 제1 절연층(1411)의 상면(1419)의 표면 거칠기는 제1 절연층(1411)의 상면(1419)에 접촉하는 제2 절연층(1413)의 하면의 표면 거칠기보다 클 수 있다. 제1 절연층(1411)의 상면(1419)이 비교적 큰 표면 거칠기를 가지도록 형성됨에 따라, 제1 도전성 재배선 패턴(143)과 제1 절연층(1411) 간의 접착력이 강화될 수 있다.When the upper surface 1419 of the first insulating layer 1411 is polished and flattened, the upper surface 1419 of the first insulating layer 1411 may be formed to have a relatively large surface roughness. In example embodiments, the surface roughness of the top surface 1419 of the first insulating layer 1411 may be greater than the surface roughness of the other surface of the first insulating layer 1411. In exemplary embodiments, the surface roughness of the top surface 1419 of the first insulating layer 1411 is determined by the surface roughness of the sidewall of the semiconductor chip 120 or another surface of the first insulating layer 1411 in contact with the sidewall of the support panel 110. may be greater than the surface roughness of . For example, the surface roughness of the top surface 1419 of the first insulating layer 1411 may be greater than the surface roughness of the other surface of the first insulating layer 1411 that contacts the top surface 128 of the semiconductor chip 120. . In exemplary embodiments, the surface roughness of the upper surface 1419 of the first insulating layer 1411 is the surface roughness of the lower surface of the second insulating layer 1413 that contacts the upper surface 1419 of the first insulating layer 1411. It can be bigger than As the upper surface 1419 of the first insulating layer 1411 is formed to have a relatively large surface roughness, the adhesion between the first conductive redistribution pattern 143 and the first insulating layer 1411 may be strengthened.

도 5a 내지 도 5k는 도 4에 도시된 반도체 패키지(12)의 제조 방법을 나타내는 단면도들이다. 이하에서, 도 5a 내지 도 5k를 참조하여 도 4에 예시된 반도체 패키지(12)의 제조 방법을 설명한다. FIGS. 5A to 5K are cross-sectional views showing a method of manufacturing the semiconductor package 12 shown in FIG. 4 . Hereinafter, a method of manufacturing the semiconductor package 12 illustrated in FIG. 4 will be described with reference to FIGS. 5A to 5K.

도 5a를 참조하면, 지지 패널(110)을 준비한다. 지지 패널(110)은 서로 반대된 상면(118) 및 하면(1193)을 가지며, 상면(118)으로부터 연장된 캐비티들(114)을 포함할 수 있다. 상기 캐비티들(114)은 지지 패널(110)의 상면(118)으로부터 연장하되, 지지 패널(110)을 부분적으로 관통할 수 있다. 예를 들어, 상기 지지 패널(110)의 캐비티들(114)은, 평판 형태의 실리콘 웨이퍼에 대한 레이저 가공 및/또는 식각 공정을 통해 형성될 수 있다. 도 5a에서는 지지 패널(110)이 2개의 캐비티들(114)을 포함하는 것으로 도시되었으나, 이는 예시적인 것이며 지지 패널(110)은 수십 내지 수백 개의 캐비티들(114)을 포함할 수 있다.Referring to FIG. 5A, the support panel 110 is prepared. The support panel 110 has an upper surface 118 and a lower surface 1193 that are opposed to each other, and may include cavities 114 extending from the upper surface 118. The cavities 114 extend from the upper surface 118 of the support panel 110 and may partially penetrate the support panel 110. For example, the cavities 114 of the support panel 110 may be formed through laser processing and/or etching processes on a flat silicon wafer. In FIG. 5A, the support panel 110 is shown as including two cavities 114, but this is an example and the support panel 110 may include tens to hundreds of cavities 114.

도 5b를 참조하면, 칩 패드(123) 상에 부착된 도전성 필라(153)를 구비한 반도체 칩(120)을 지지 패널(110)의 캐비티(114) 내에 배치한다. 반도체 칩(120)은 접착 부재(161)를 통해 지지 패널(110)에 부착될 수 있다. Referring to FIG. 5B, a semiconductor chip 120 including conductive pillars 153 attached to chip pads 123 is placed in the cavity 114 of the support panel 110. The semiconductor chip 120 may be attached to the support panel 110 through an adhesive member 161.

도 5c를 참조하면, 지지 패널(110)의 캐비티(114) 내에 반도체 칩(120)을 배치한 후, 지지 패널(110) 및 반도체 칩(120)을 덮는 제1 절연층(1411)을 형성한다. 제1 절연층(1411)은 지지 패널(110) 및 반도체 칩(120)의 상면(128)을 덮을 수 있고, 제1 절연층(1411)은 도전성 필라(153)의 적어도 일부를 덮도록 형성될 수 있다. 또한, 제1 절연층(1411)은 반도체 칩(120)의 측벽과 지지 패널(110)의 측벽 사이의 틈을 채우도록 형성될 수 있다. 봉지재(130a)는 제1 절연층(1411)의 일부분에 해당할 수 있다. Referring to FIG. 5C, after the semiconductor chip 120 is placed in the cavity 114 of the support panel 110, a first insulating layer 1411 is formed to cover the support panel 110 and the semiconductor chip 120. . The first insulating layer 1411 may cover the support panel 110 and the upper surface 128 of the semiconductor chip 120, and the first insulating layer 1411 may be formed to cover at least a portion of the conductive pillar 153. You can. Additionally, the first insulating layer 1411 may be formed to fill the gap between the sidewall of the semiconductor chip 120 and the sidewall of the support panel 110. The encapsulant 130a may correspond to a portion of the first insulating layer 1411.

도 5c 및 도 5d를 참조하면, 제1 절연층(1411) 및 도전성 필라(153)의 상측에서 연마 공정을 수행하여, 상기 제1 절연층(1411)의 일부 및 상기 도전성 필라(153)의 일부를 제거할 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 상기 연마 공정을 통해, 도전성 필라(153)의 상면이 노출될 수 있다. 제1 절연층(1411)의 상면(1419) 및 도전성 필라(153)의 상면은 연마 공정을 통해 평탄화될 수 있고, 제1 절연층(1411)의 평탄화된 상면과 도전성 필라(153)의 평탄화된 상면은 서로 동일 평면 상에 있을 수 있다.Referring to FIGS. 5C and 5D, a polishing process is performed on the first insulating layer 1411 and the conductive pillar 153 to remove a portion of the first insulating layer 1411 and a portion of the conductive pillar 153. can be removed. The polishing process may include chemical mechanical polishing, grinding process, etc. Through the polishing process, the upper surface of the conductive pillar 153 may be exposed. The top surface 1419 of the first insulating layer 1411 and the top surface of the conductive pillar 153 may be flattened through a polishing process, and the flattened top surface of the first insulating layer 1411 and the top surface of the conductive pillar 153 may be flattened. The upper surfaces may be on the same plane.

도 5e를 참조하면, 도전성 필라(153)의 상면에 접촉된 제1 도전성 재배선 패턴(143)을 형성한다. 제1 도전성 재배선 패턴(143)은 제1 절연층(1411)의 상면(1419) 상에서 연장된 라인 패턴을 포함할 수 있다. Referring to FIG. 5E, a first conductive redistribution pattern 143 is formed in contact with the upper surface of the conductive pillar 153. The first conductive redistribution pattern 143 may include a line pattern extending on the top surface 1419 of the first insulating layer 1411.

도 5f를 참조하면, 제1 절연층(1411) 및 제1 도전성 재배선 패턴(143) 상에, 제2 절연층(1413)을 형성한다. 제2 절연층(1413)은 제1 도전성 재배선 패턴(143)을 노출시키는 오프닝을 포함할 수 있다. Referring to FIG. 5F, a second insulating layer 1413 is formed on the first insulating layer 1411 and the first conductive redistribution pattern 143. The second insulating layer 1413 may include an opening that exposes the first conductive redistribution pattern 143.

도 5g를 참조하면, 제2 절연층(1413)의 오프닝을 통해 노출된 제1 도전성 재배선 패턴(143)의 일부분에 연결되는 제2 도전성 재배선 패턴(145)을 형성한다. 상기 제1 절연층(1411), 제1 도전성 재배선 패턴(143), 제2 절연층(1413), 및 제2 도전성 재배선 패턴(145)은 재배선 구조체(140)를 구성할 수 있다. Referring to FIG. 5G, a second conductive redistribution pattern 145 is formed connected to a portion of the first conductive redistribution pattern 143 exposed through the opening of the second insulating layer 1413. The first insulating layer 1411, the first conductive redistribution pattern 143, the second insulating layer 1413, and the second conductive redistribution pattern 145 may constitute the redistribution structure 140.

도 5h를 참조하면, 제2 도전성 재배선 패턴(145)을 형성한 후에, 제2 도전성 재배선 패턴(145) 상에 외부 연결 단자(151)를 형성한다.Referring to FIG. 5H, after forming the second conductive redistribution pattern 145, an external connection terminal 151 is formed on the second conductive redistribution pattern 145.

도 5i를 참조하면, 도 5h의 결과물의 하측으로부터 연마 공정을 수행하여, 지지 패널(110)의 두께를 줄일 수 있다. 상기 연마 공정은 화학적 기계적 연마, 그라인딩 공정 등을 포함할 수 있다. 지지 패널(110)은 연마 공정을 통해 평탄화된 하면(119)을 가질 수 있다. Referring to FIG. 5I, the thickness of the support panel 110 can be reduced by performing a polishing process from the lower side of the result of FIG. 5H. The polishing process may include chemical mechanical polishing, grinding process, etc. The support panel 110 may have a lower surface 119 that is flattened through a polishing process.

도 5j를 참조하면, 지지 패널(110)의 하면(119)을 덮는 후면 보호층(170)을 형성한다.Referring to FIG. 5J, a rear protective layer 170 is formed to cover the lower surface 119 of the support panel 110.

도 5k를 참조하면, 도 5j의 결과물에 대한 쏘잉 공정을 수행한다. 즉, 지지 패널(110)의 스크라이브 레인(SL)을 따라 재배선 구조체(140), 지지 패널(110), 및 후면 보호층(170)을 절단하여, 도 5j의 결과물을 개별 단위의 반도체 패키지들(도 4의 12)로 분리할 수 있다.Referring to Figure 5k, a sawing process is performed on the result of Figure 5j. That is, the redistribution structure 140, the support panel 110, and the rear protective layer 170 are cut along the scribe lane (SL) of the support panel 110, and the result shown in FIG. 5J is divided into individual semiconductor packages. It can be separated by (12 in Figure 4).

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.As above, exemplary embodiments have been disclosed in the drawings and specification. In this specification, embodiments have been described using specific terms, but this is only used for the purpose of explaining the technical idea of the present disclosure and is not used to limit the meaning or scope of the present disclosure described in the claims. Therefore, those skilled in the art will understand that various modifications and other equivalent embodiments are possible therefrom. Therefore, the true technical protection scope of the present disclosure should be determined by the technical spirit of the attached claims.

10: 반도체 패키지 110: 지지 패널
111: 캐비티 120: 반도체 칩
130: 봉지재 140: 재배선 구조체
141: 재배선 절연층 143: 제1 도전성 재배선 패턴
145: 제2 도전성 재배선 패턴 151: 외부 연결 단자
170: 후면 보호층10: semiconductor package 110: support panel
111: cavity 120: semiconductor chip
130: Encapsulation material 140: Rewiring structure
141: Redistribution insulation layer 143: First conductive redistribution pattern
145: Second conductive rewiring pattern 151: External connection terminal
170: Rear protective layer

Claims (12)

캐비티를 포함하는 지지 패널;
상기 지지 패널의 상기 캐비티 내에 제공되고, 반도체 기판 및 칩 패드를 포함하는 반도체 칩;
상기 반도체 칩의 측벽과 상기 캐비티를 정의하는 상기 지지 패널의 측벽 사이에 제공되어 상기 지지 패널의 측벽과 직접 접하는 봉지재;
상기 반도체 칩의 상면 및 상기 지지 패널의 상면 상의 절연층;
상기 절연층의 상면 상에서 연장되고, 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 도전성 재배선 패턴; 및
상기 지지 패널의 하면 및 상기 반도체 칩의 하면에 접촉된 절연성의 후면 보호층;
을 포함하고,
상기 지지 패널의 두께는 상기 반도체 칩의 두께 이상이고,
상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 동일한 물질을 포함하고,
상기 지지 패널의 하면과 상기 반도체 칩의 하면은 동일 평면 상에 있는 반도체 패키지.a support panel including a cavity;
a semiconductor chip provided in the cavity of the support panel and including a semiconductor substrate and a chip pad;
an encapsulant provided between a sidewall of the semiconductor chip and a sidewall of the support panel defining the cavity and in direct contact with the sidewall of the support panel;
an insulating layer on a top surface of the semiconductor chip and a top surface of the support panel;
a conductive redistribution pattern extending on the top surface of the insulating layer and electrically connected to the chip pad of the semiconductor chip; and
an insulating rear protective layer in contact with the lower surface of the support panel and the lower surface of the semiconductor chip;
Including,
The thickness of the support panel is greater than or equal to the thickness of the semiconductor chip,
The support panel and the semiconductor substrate of the semiconductor chip include the same material,
A semiconductor package in which a lower surface of the support panel and a lower surface of the semiconductor chip are on the same plane. 제 1 항에 있어서,
상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 실리콘을 포함하는 반도체 패키지.According to claim 1,
A semiconductor package wherein the support panel and the semiconductor substrate of the semiconductor chip include silicon. 캐비티를 포함하는 지지 패널;
상기 지지 패널의 상기 캐비티 내에 제공되고, 반도체 기판 및 칩 패드를 포함하는 반도체 칩;
상기 반도체 칩의 측벽과 상기 캐비티를 정의하는 상기 지지 패널의 측벽 사이에 제공된 봉지재;
상기 반도체 칩의 상면 및 상기 지지 패널의 상면 상의 절연층;
상기 절연층의 상면 상에서 연장되고, 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 도전성 재배선 패턴; 및
상기 봉지재의 하면 및 상기 지지 패널의 하면에 접촉된 후면 보호층;
을 포함하고,
상기 지지 패널의 두께는 상기 반도체 칩의 두께보다 크고,
상기 지지 패널과 상기 반도체 칩의 상기 반도체 기판은 실리콘을 포함하고,
상기 봉지재는 상기 반도체 칩의 하면을 덮고,
상기 지지 패널의 상기 하면은 상기 봉지재의 상기 하면과 동일 평면 상에 있는 반도체 패키지.a support panel including a cavity;
a semiconductor chip provided in the cavity of the support panel and including a semiconductor substrate and a chip pad;
an encapsulant provided between a sidewall of the semiconductor chip and a sidewall of the support panel defining the cavity;
an insulating layer on a top surface of the semiconductor chip and a top surface of the support panel;
a conductive redistribution pattern extending on the top surface of the insulating layer and electrically connected to the chip pad of the semiconductor chip; and
a rear protective layer in contact with the lower surface of the encapsulant and the lower surface of the support panel;
Including,
The thickness of the support panel is greater than the thickness of the semiconductor chip,
The semiconductor substrate of the support panel and the semiconductor chip includes silicon,
The encapsulant covers the lower surface of the semiconductor chip,
A semiconductor package wherein the lower surface of the support panel is on the same plane as the lower surface of the encapsulant. 제 1 항에 있어서,
상기 지지 패널의 상기 하면의 표면 거칠기와 상기 반도체 칩의 하면의 표면 거칠기는 동일한 반도체 패키지. According to claim 1,
A semiconductor package wherein the surface roughness of the lower surface of the support panel and the surface roughness of the lower surface of the semiconductor chip are the same. 삭제delete 삭제delete 제 1 항에 있어서,
상기 봉지재는 에폭시 몰딩 컴파운드를 포함하는 반도체 패키지.According to claim 1,
A semiconductor package wherein the encapsulant includes an epoxy molding compound. 상면으로부터 연장된 포켓부를 포함하는 지지 패널을 준비하는 단계;
반도체 칩이 부착된 캐리어 기판을 준비하고, 상기 반도체 칩이 상기 지지 패널의 상기 포켓부에 수용되도록 상기 캐리어 기판을 지지 패널의 상면 상에 부착하는 단계;
상기 지지 패널에 상기 지지 패널의 하면으로부터 연장되고 상기 포켓부에 연통하는 홀을 형성하는 단계;
상기 지지 패널의 상기 홀을 채우는 봉지재를 형성하는 단계;
상기 반도체 칩 및 상기 지지 패널로부터 상기 캐리어 기판을 분리하는 단계;
상기 지지 패널 및 상기 반도체 칩 상에, 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계; 및
상기 반도체 칩의 하면이 노출될 때까지, 상기 지지 패널의 하측 및 상기 봉지재의 하측으로부터 연마 공정을 수행하여 단계;
를 포함하고,
상기 연마 공정에 의해 평탄화된 상기 지지 패널의 표면은 상기 반도체 칩의 상기 하면과 동일 평면 상에 있는 반도체 패키지의 제조 방법.Preparing a support panel including a pocket portion extending from the upper surface;
preparing a carrier substrate to which a semiconductor chip is attached, and attaching the carrier substrate to the upper surface of the support panel so that the semiconductor chip is accommodated in the pocket portion of the support panel;
forming a hole in the support panel extending from a lower surface of the support panel and communicating with the pocket portion;
forming an encapsulant to fill the hole of the support panel;
separating the carrier substrate from the semiconductor chip and the support panel;
forming a redistribution structure on the support panel and the semiconductor chip, including a conductive redistribution pattern electrically connected to a chip pad of the semiconductor chip; and
performing a polishing process from the lower side of the support panel and the lower side of the encapsulant until the lower surface of the semiconductor chip is exposed;
Including,
A method of manufacturing a semiconductor package in which the surface of the support panel flattened by the polishing process is on the same plane as the lower surface of the semiconductor chip. 제 8 항에 있어서,
상기 지지 패널은 실리콘을 포함하는 반도체 패키지의 제조 방법.According to claim 8,
The support panel is a method of manufacturing a semiconductor package including silicon. 삭제delete 제 8 항에 있어서,
상기 연마 공정에 의해 평탄화된 상기 지지 패널의 상기 표면의 표면 거칠기는 상기 반도체 칩의 상기 하면의 표면 거칠기와 동일한 반도체 패키지의 제조 방법.According to claim 8,
A method of manufacturing a semiconductor package, wherein the surface roughness of the surface of the support panel flattened by the polishing process is the same as the surface roughness of the lower surface of the semiconductor chip. 상면으로부터 연장된 캐비티를 포함하는 지지 패널을 준비하는 단계;
칩 패드 상에 부착된 도전성 필라를 구비한 반도체 칩을 상기 지지 패널의 상기 캐비티 내에 배치하는 단계;
상기 반도체 칩의 측벽 및 상면, 그리고 상기 지지 패널의 측벽과 상면을 덮고, 상기 도전성 필라의 측벽 및 상면을 덮는 절연층을 형성하는 단계;
상기 도전성 필라가 노출되되 상기 지지 패널의 상면이 노출되지 않도록 상기 절연층의 일부 및 상기 도전성 필라의 일부를 연마하여 제거하는 단계; 및
상기 지지 패널 및 상기 반도체 칩 상에, 상기 도전성 필라를 통해 상기 반도체 칩의 칩 패드에 전기적으로 연결된 도전성 재배선 패턴을 포함하는 재배선 구조체를 형성하는 단계;
를 포함하고,
상기 절연층의 일부 및 상기 도전성 필라의 일부를 연마하는 단계에서, 상기 절연층의 연마된 표면 및 상기 도전성 필라의 연마된 표면은 외부로 노출되고,
상기 도전성 재배선 패턴은 상기 절연층의 연마된 표면 및 상기 도전성 필라의 연마된 표면을 따라 연장되는 라인 패턴이며,
상기 도전성 재배선 패턴의 하면은 상기 절연층의 연마된 표면 및 상기 도전성 필라의 연마된 표면과 동일 평면 상에 있는 반도체 패키지의 제조 방법.
Preparing a support panel including a cavity extending from the upper surface;
placing a semiconductor chip with conductive pillars attached on chip pads within the cavity of the support panel;
forming an insulating layer covering the sidewall and top surface of the semiconductor chip, the sidewall and top surface of the support panel, and covering the sidewall and top surface of the conductive pillar;
polishing and removing a portion of the insulating layer and a portion of the conductive pillar so that the conductive pillar is exposed but the upper surface of the support panel is not exposed; and
forming a redistribution structure on the support panel and the semiconductor chip, including a conductive redistribution pattern electrically connected to a chip pad of the semiconductor chip through the conductive pillar;
Including,
In the step of polishing a portion of the insulating layer and a portion of the conductive pillar, the polished surface of the insulating layer and the polished surface of the conductive pillar are exposed to the outside,
The conductive redistribution pattern is a line pattern extending along the polished surface of the insulating layer and the polished surface of the conductive pillar,
A method of manufacturing a semiconductor package wherein the lower surface of the conductive redistribution pattern is on the same plane as the polished surface of the insulating layer and the polished surface of the conductive pillar.
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