KR20210073956A - Semiconductor package - Google Patents

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김효은
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Abstract

An exemplary embodiment of the present disclosure provides a lower semiconductor package of a package-on-package type semiconductor package including an upper semiconductor package and a lower semiconductor package, which can reduce the size of the package-on-package type semiconductor package. The lower semiconductor package includes: a first semiconductor chip including a first semiconductor substrate, a first active layer formed under the first semiconductor substrate, a first chip pad under the first active layer, and a first through electrode formed through the first semiconductor substrate and connected to the first chip pad; a first redistribution structure formed on the first semiconductor chip and including a first redistribution pattern connected to the first through electrode, and a first insulating pattern surrounding the first redistribution pattern; a second semiconductor chip mounted on the first redistribution structure, connected to the first redistribution pattern, and including a second semiconductor substrate, a second active layer formed under the second semiconductor substrate, and a second chip pad under the second active layer; and a molding layer surrounding the first semiconductor chip, the first redistribution structure, and the second semiconductor chip and having a through hole for exposing a portion of the first redistribution structure.

Description

반도체 패키지{Semiconductor package}semiconductor package

본 개시의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 자세하게는, 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지(package-on-package) 타입의 반도체 패키지에 관한 것이다.The present disclosure relates to a semiconductor package, and more particularly, to a package-on-package type semiconductor package including a lower semiconductor package and an upper semiconductor package.

반도체 장치의 저장 용량이 고용량화됨과 동시에, 반도체 장치를 포함하는 반도체 패키지는 얇고 가벼워질 것이 요구되고 있다. 또한, 반도체 패키지 안에 다양한 기능의 반도체 칩들을 포함시키고, 상기 반도체 칩들을 빠르게 구동시키기 위한 연구들이 진행되는 추세이다.At the same time as the storage capacity of the semiconductor device is increased, the semiconductor package including the semiconductor device is required to be thin and light. In addition, there is a trend in which semiconductor chips having various functions are included in a semiconductor package and studies are being conducted to rapidly drive the semiconductor chips.

이러한 추세에 대응하여, 하부 반도체 패키지 상에 상부 반도체 패키지가 적층되는 패키지 온 패키지 타입의 반도체 패키지에 관한 연구들이 진행되고 있다. 보다 구체적으로, 하부 반도체 패키지 상에 상부 반도체 패키지를 안정적으로 탑재하는 방안 및 패키지 온 패키지 타입의 반도체 패키지의 크기를 축소시키기 위한 방안들에 대한 연구들이 활발한 실정이다.In response to this trend, research on a package-on-package type semiconductor package in which an upper semiconductor package is stacked on a lower semiconductor package is being conducted. More specifically, studies on methods for stably mounting an upper semiconductor package on a lower semiconductor package and methods for reducing the size of a package-on-package type semiconductor package are being actively studied.

본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 종래보다 축소된 크기의 패키지 온 패키지 타입의 반도체 패키지를 제공하는 것이다.One of the problems to be solved by the technical spirit of the present disclosure is to provide a package-on-package type semiconductor package having a reduced size compared to the related art.

본 개시의 기술적 사상이 해결하고자 하는 과제들 중 하나는 하부 반도체 패키지 및 상부 반도체 패키지 간의 연결이 용이한 패키지 온 패키지 타입의 반도체 패키지를 제공하는 것이다.One of the problems to be solved by the technical spirit of the present disclosure is to provide a package-on-package type semiconductor package in which a lower semiconductor package and an upper semiconductor package are easily connected.

상기 목적을 달성하기 위해서, 본 개시의 일 실시예로 상부 반도체 패키지 및 하부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지의 상기 하부 반도체 패키지로서, 제1 반도체 칩으로서, 제1 반도체 기판; 상기 제1 반도체 기판의 하부에 형성된 제1 활성 층; 상기 제1 활성 층의 하부에 있는 제1 칩 패드; 및 상기 제1 반도체 기판을 관통하고, 상기 제1 칩 패드와 연결된 제1 관통 전극;을 포함하는 상기 제1 반도체 칩; 상기 제1 반도체 칩 상의 제1 재배선 구조물로서, 상기 제1 관통 전극과 연결된 제1 재배선 패턴; 및 상기 제1 재배선 패턴을 감싸는 제1 절연 패턴;을 포함하는 상기 제1 재배선 구조물; 상기 제1 재배선 구조물 상에 탑재되고, 상기 제1 재배선 패턴과 연결되는 제2 반도체 칩으로서, 제2 반도체 기판; 상기 제2 반도체 기판의 하부에 형성된 제2 활성 층; 및 상기 제2 활성 층의 하부에 있는 제2 칩 패드;를 포함하는 상기 제2 반도체 칩; 및 상기 제1 반도체 칩, 상기 제1 재배선 구조물, 및 상기 제2 반도체 칩을 둘러싸고, 상기 제1 재배선 구조물의 일부를 노출시키는 관통 홀을 가지는 몰딩 층;을 포함하는 반도체 패키지를 제공한다.In order to achieve the above object, in an embodiment of the present disclosure, as the lower semiconductor package of a package-on-package type semiconductor package including an upper semiconductor package and a lower semiconductor package, a first semiconductor chip, a first semiconductor substrate; a first active layer formed under the first semiconductor substrate; a first chip pad under the first active layer; and a first through electrode passing through the first semiconductor substrate and connected to the first chip pad; A first redistribution structure on the first semiconductor chip, comprising: a first redistribution pattern connected to the first through electrode; and a first insulating pattern surrounding the first redistribution pattern; A second semiconductor chip mounted on the first redistribution structure and connected to the first redistribution pattern, comprising: a second semiconductor substrate; a second active layer formed under the second semiconductor substrate; and a second chip pad under the second active layer; and a molding layer surrounding the first semiconductor chip, the first redistribution structure, and the second semiconductor chip and having a through hole exposing a portion of the first redistribution structure.

예시적인 실시예로, 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지로서, 상기 하부 반도체 패키지는, 제1 반도체 칩으로서, 제1 반도체 기판; 상기 제1 반도체 기판의 하부에 형성된 제1 활성 층; 상기 제1 활성 층의 하부에 있는 제1 칩 패드; 및 상기 제1 반도체 기판을 관통하고, 상기 제1 활성 층과 연결된 제1 관통 전극;을 포함하는 상기 제1 반도체 칩; 상기 제1 반도체 칩 상의 제1 재배선 구조물로서, 상기 제1 관통 전극과 연결된 제1 재배선 패턴; 및 상기 제1 재배선 패턴을 감싸는 절연 패턴;을 포함하는 상기 제1 재배선 구조물; 상기 제1 재배선 구조물 상에 탑재되고, 상기 제1 재배선 패턴과 연결되는 제2 반도체 칩으로서, 제2 반도체 기판; 상기 제2 반도체 기판의 하부에 형성된 제2 활성 층; 및 상기 제2 활성 층의 하부에 잇는 제2 칩 패드;를 포함하는 상기 제2 반도체 칩; 상기 제1 반도체 칩, 상기 제1 재배선 구조물, 및 상기 제2 반도체 칩을 둘러싸고, 상기 제1 재배선 패턴의 일부를 노출시키는 관통 홀을 가지는 몰딩 층; 상기 관통 홀에 위치하고, 상기 제1 재배선 패턴과 연결된 제2 관통 전극; 및 상기 몰딩 층 상의 제2 재배선 구조물로서, 상기 제2 관통 전극과 연결된 제2 재배선 패턴; 및 상기 제2 재배선 패턴을 감싸는 제2 절연 패턴;을 포함하는 상기 제2 재배선 구조물;을 포함하고, 상기 상부 반도체 패키지는, 제3 반도체 칩; 상기 제2 재배선 구조물 상에 탑재되고, 상기 제3 반도체 칩을 상기 제2 재배선 패턴과 연결시키도록 구성된 패키지 기판;을 포함하는 것을 특징으로 하는 반도체 패키지를 제공한다.In an exemplary embodiment, a package-on-package type semiconductor package including a lower semiconductor package and an upper semiconductor package, the lower semiconductor package comprising: a first semiconductor chip, a first semiconductor substrate; a first active layer formed under the first semiconductor substrate; a first chip pad under the first active layer; and a first through electrode passing through the first semiconductor substrate and connected to the first active layer; A first redistribution structure on the first semiconductor chip, comprising: a first redistribution pattern connected to the first through electrode; and an insulating pattern surrounding the first redistribution pattern; A second semiconductor chip mounted on the first redistribution structure and connected to the first redistribution pattern, comprising: a second semiconductor substrate; a second active layer formed under the second semiconductor substrate; and a second chip pad disposed under the second active layer; a molding layer surrounding the first semiconductor chip, the first redistribution structure, and the second semiconductor chip, the molding layer having a through hole exposing a portion of the first redistribution pattern; a second through electrode positioned in the through hole and connected to the first redistribution pattern; and a second redistribution structure on the molding layer, a second redistribution pattern connected to the second through electrode; and a second redistribution structure including a second insulating pattern surrounding the second redistribution pattern, wherein the upper semiconductor package includes: a third semiconductor chip; and a package substrate mounted on the second redistribution structure and configured to connect the third semiconductor chip to the second redistribution pattern.

본 개시의 기술적 사상에 따른 패키지 온 패키지 타입의 반도체 패키지의 하부 반도체 패키지는 제1 관통 전극을 가지는 제1 반도체 칩, 제1 반도체 칩 상에 있고, 상기 제1 관통 전극과 연결된 재배선 구조물을 포함할 수 있어서, 패키지 온 패키지 타입의 반도체 패키지의 크기가 축소될 수 있다.A lower semiconductor package of a package-on-package type semiconductor package according to the technical concept of the present disclosure includes a first semiconductor chip having a first through electrode, a redistribution structure on the first semiconductor chip, and a redistribution structure connected to the first through electrode Therefore, the size of the package-on-package type semiconductor package may be reduced.

또한, 본 개시의 기술적 사상에 따른 패키지 온 패키지 타입의 반도체 패키지는 상기 재배선 구조물 상에 있고, 상기 재배선 구조물의 재배선 패턴과 전기적으로 연결된 제2 관통 전극을 포함할 수 있어서, 하부 반도체 패키지 및 상부 반도체 패키지 간의 전기적 연결이 용이할 수 있다.In addition, the package-on-package type semiconductor package according to the technical idea of the present disclosure may include a second through electrode on the redistribution structure and electrically connected to the redistribution pattern of the redistribution structure, so that the lower semiconductor package and electrical connection between the upper semiconductor packages may be easy.

도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 3은 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 4는 본 개시의 예시적 실시예에 따른 반도체 패키지의 단면도이다.
도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 플로우 차트이다.
도 6 내지 도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 단계들을 보여주는 도면이다.1 is a cross-sectional view of a semiconductor package according to an exemplary embodiment of the present disclosure.
2 is a cross-sectional view of a semiconductor package according to an exemplary embodiment of the present disclosure.
3 is a cross-sectional view of a semiconductor package according to an exemplary embodiment of the present disclosure.
4 is a cross-sectional view of a semiconductor package according to an exemplary embodiment of the present disclosure.
5 is a flowchart of a method of manufacturing a semiconductor package according to an exemplary embodiment of the present disclosure.
6 to 13 are diagrams illustrating steps of a method of manufacturing a semiconductor package according to an exemplary embodiment of the present disclosure.

이하, 첨부한 도면들을 참조하여 본 개시의 예시적 실시예들에 대해 상세히 설명한다.Hereinafter, exemplary embodiments of the present disclosure will be described in detail with reference to the accompanying drawings.

도 1은 본 개시의 예시적 실시예에 따른 반도체 패키지(10)의 단면도이다. 보다 구체적으로, 도 1의 반도체 패키지(10)는 패키지-온-패키지(package-on-package) 타입의 반도체 패키지(도 2, 1)의 하부 반도체 패키지(10)일 수 있다.1 is a cross-sectional view of a semiconductor package 10 according to an exemplary embodiment of the present disclosure. More specifically, the semiconductor package 10 of FIG. 1 may be the lower semiconductor package 10 of the package-on-package type semiconductor package ( FIGS. 2 and 1 ).

도 1을 참조할 때, 본 개시의 예시적 실시예에 따른 반도체 패키지(10)는 제1 반도체 칩(100), 제1 재배선 구조물(200), 제2 반도체 칩(300), 및 제1 몰딩 층(400)을 포함할 수 있다.Referring to FIG. 1 , a semiconductor package 10 according to an exemplary embodiment of the present disclosure includes a first semiconductor chip 100 , a first redistribution structure 200 , a second semiconductor chip 300 , and a first A molding layer 400 may be included.

예시적인 실시예에서, 제1 반도체 칩(100)은 제1 반도체 기판(110), 제1 칩 패드(120), 제1 패시베이션 층(130), 제1 관통 전극(140)을 포함할 수 있다. 제1 반도체 칩(100)은 수평 방향(X 방향)으로 제1 길이(L1)를 가질 수 있다.In an exemplary embodiment, the first semiconductor chip 100 may include a first semiconductor substrate 110 , a first chip pad 120 , a first passivation layer 130 , and a first through electrode 140 . . The first semiconductor chip 100 may have a first length L1 in the horizontal direction (X direction).

예시적인 실시예에서, 제1 반도체 칩(100)은 로직 반도체 칩을 포함할 수 있다. 로직 반도체 칩은 예를 들어, CPU(Central Processor Unit), MPU(Micro Processor Unit), GPU(Graphic Processor Unit) 또는 AP(Application Processor)와 같은 로직 반도체 칩을 포함할 수 있다.In an exemplary embodiment, the first semiconductor chip 100 may include a logic semiconductor chip. The logic semiconductor chip may include, for example, a logic semiconductor chip such as a central processor unit (CPU), a micro processor unit (MPU), a graphic processor unit (GPU), or an application processor (AP).

다만 이에 한정되지 않고, 제1 반도체 칩(100)은 메모리 반도체 칩을 포함할 수 있다. 메모리 반도체 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 반도체 칩을 포함할 수 있고, PRAM(Phase-change Random Access Memory), MRAM(Magneto-resistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 반도체 칩을 포함할 수 있다. However, the present invention is not limited thereto, and the first semiconductor chip 100 may include a memory semiconductor chip. The memory semiconductor chip may include, for example, a volatile memory semiconductor chip such as dynamic random access memory (DRAM) or static random access memory (SRAM), phase-change random access memory (PRAM), magneto-resistive memory (MRAM). It may include a non-volatile memory semiconductor chip such as a random access memory (Random Access Memory), Ferroelectric Random Access Memory (FeRAM), or Resistive Random Access Memory (RRAM).

제1 반도체 기판(110)은 실리콘(Si, silicon)을 포함할 수 있다. 다만 이에한정되지 않고, 제1 반도체 기판(110)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다.The first semiconductor substrate 110 may include silicon (Si, silicon). However, the present invention is not limited thereto, and the first semiconductor substrate 110 may include a semiconductor element such as germanium (Ge, germanium), or silicon carbide (SiC), gallium arsenide (GaAs), indium arsenide (InAs), and indium phosphide (InP). ) may include a compound semiconductor such as

제1 반도체 기판(110)의 하부에는 제1 활성 층(SA1)이 형성될 수 있다. 제1 활성 층(SA1)에는 다양한 종류의 복수의 개별 소자들(individual devices)이 형성될 수 있다. 예시적인 실시예에서, 복수의 개별 소자들은 다양한 미세 전자 소자 (microelectronic device), 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor), MOSFET(metal-oxide-semiconductor filed effect transistor), 시스템 LSI(large scale integration), CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 및 수동 소자 등을 포함할 수 있다.A first active layer SA1 may be formed under the first semiconductor substrate 110 . A plurality of individual devices of various types may be formed on the first active layer SA1 . In an exemplary embodiment, the plurality of discrete devices may include various microelectronic devices, such as complementary metal-insulator-semiconductor transistors (CMOS), metal-oxide-semiconductor field effect transistors (MOSFETs), system LSI (large scale integration), an image sensor such as a CMOS imaging sensor (CIS), a micro-electro-mechanical system (MEMS), an active device, and a passive device may be included.

예시적인 실시예에서, 제1 칩 패드(120)는 제1 활성 층(SA1)의 하부에 있을 수 있다. 또한, 제1 칩 패드(120)는 제1 활성 층(SA1)의 복수의 개별 소자들과 연결될 수 있다. 제1 칩 패드(120)의 하부에는 후술할 제1 칩 연결 단자(도 2, 160)가 형성될 수도 있다.In an exemplary embodiment, the first chip pad 120 may be under the first active layer SA1 . Also, the first chip pad 120 may be connected to a plurality of individual devices of the first active layer SA1 . A first chip connection terminal ( FIGS. 2 and 160 ), which will be described later, may be formed under the first chip pad 120 .

예시적인 실시예에서, 제1 패시베이션 층(130)은 제1 활성 층(SA1)의 하부에서, 제1 칩 패드(120)의 측면을 둘러쌀 수 있다. 제1 패시베이션 층(130)은 제1 칩 패드(120)의 일 면을 노출시킬 수 있다. 제1 패시베이션 층(130)은 예를 들어, 절연성 폴리머와 같은 절연 물질을 포함할 수 있다.In an exemplary embodiment, the first passivation layer 130 may surround the side surface of the first chip pad 120 under the first active layer SA1 . The first passivation layer 130 may expose one surface of the first chip pad 120 . The first passivation layer 130 may include, for example, an insulating material such as an insulating polymer.

예시적인 실시예에서, 제1 관통 전극(140)은 제1 반도체 기판(110)을 수직방향(Z 방향)으로 관통하는 전극일 수 있다. 제1 관통 전극(140)은 제1 반도체 기판(110)을 수직 방향으로 관통하여, 제1 칩 패드(120)와 연결될 수 있다. 다만 이에 한정되지 않고, 제1 관통 전극(140)은 제1 반도체 기판(110)을 수직 방향으로 관통하여, 제1 활성 층(SA1)과 연결될 수도 있다.In an exemplary embodiment, the first through electrode 140 may be an electrode penetrating the first semiconductor substrate 110 in the vertical direction (Z direction). The first through electrode 140 may vertically penetrate the first semiconductor substrate 110 to be connected to the first chip pad 120 . However, the present invention is not limited thereto, and the first through electrode 140 may vertically penetrate the first semiconductor substrate 110 to be connected to the first active layer SA1 .

예시적인 실시예에서, 제1 관통 전극(140)은 기둥 형상일 수 있다. 제1 관통 전극(140)은 기둥 형상의 표면에 형성되는 배리어 막 및 상기 배리어 막 내부를 채우는 매립 도전층을 포함할 수 있다.In an exemplary embodiment, the first through electrode 140 may have a pillar shape. The first through electrode 140 may include a barrier layer formed on a surface of the columnar shape and a buried conductive layer filling the inside of the barrier layer.

예시적인 실시예에서, 제1 반도체 칩(100)은 제1 연결 패드(150)를 포함할 수 있다. 제1 연결 패드(150)는 제1 반도체 기판(110)의 상면에 형성될 수 있고, 제1 관통 전극(140)의 일 면과 맞닿을 수 있다.In an exemplary embodiment, the first semiconductor chip 100 may include a first connection pad 150 . The first connection pad 150 may be formed on the upper surface of the first semiconductor substrate 110 and may be in contact with one surface of the first through electrode 140 .

제1 재배선 구조물(200)은 제1 반도체 칩(100)의 상부에 있을 수 있다. 제1 재배선 구조물(200)의 수평 방향(X 방향)의 길이는 제1 반도체 칩(100)의 수평 방향(X 방향)의 길이(L1)와 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 재배선 구조물(200)의 수평 방향(X 방향)의 길이는 제1 반도체 칩(100)의 수평 방향(X 방향)의 길이(L1)보다 작을 수 있다.The first redistribution structure 200 may be on the first semiconductor chip 100 . The length of the first redistribution structure 200 in the horizontal direction (X direction) may be substantially the same as the length L1 of the first semiconductor chip 100 in the horizontal direction (X direction). However, the present invention is not limited thereto, and a length in the horizontal direction (X direction) of the redistribution structure 200 may be smaller than a length L1 in the horizontal direction (X direction) of the first semiconductor chip 100 .

제1 재배선 구조물(200)은 제1 재배선 패턴(210) 및 제1 절연 패턴(220)을 포함할 수 있다. 제1 재배선 패턴(210)은 제1 반도체 칩(100)의 제1 관통 전극(140)과 연결될 수 있다. 보다 구체적으로, 제1 재배선 패턴(210)은 제1 반도체 칩(100)의 제1 연결 패드(150)를 통해, 제1 관통 전극(140)과 전기적으로 연결될 수 있다.The first redistribution structure 200 may include a first redistribution pattern 210 and a first insulating pattern 220 . The first redistribution pattern 210 may be connected to the first through electrode 140 of the first semiconductor chip 100 . More specifically, the first redistribution pattern 210 may be electrically connected to the first through electrode 140 through the first connection pad 150 of the first semiconductor chip 100 .

예시적인 실시예에서, 제1 재배선 패턴(210)은 제2 반도체 칩(300) 및 후술할 제3 반도체 칩(도 2, 500)을 외부 장치와 전기적으로 연결시키기 위한 전기적 연결 경로를 제공할 수 있다.In an exemplary embodiment, the first redistribution pattern 210 may provide an electrical connection path for electrically connecting the second semiconductor chip 300 and a third semiconductor chip ( FIGS. 2 and 500 ) to be described later with an external device. can

예시적인 실시예에서, 제1 재배선 패턴(210)은 복수의 제1 도전성 라인 패턴 및 복수의 제1 도전성 비아 패턴을 포함할 수 있다. 복수의 제1 도전성 라인 패턴은 제1 절연 패턴(220) 내에서 수평 방향(X 방향)으로 배열될 수 있다. 복수의 제1 도전성 비아 패턴은 제1 절연 패턴(220) 내에서 수직 방향(Z 방향)으로 형성되고, 복수의 제1 도전성 라인 패턴을 연결시킬 수 있다.In an exemplary embodiment, the first redistribution pattern 210 may include a plurality of first conductive line patterns and a plurality of first conductive via patterns. The plurality of first conductive line patterns may be arranged in a horizontal direction (X direction) in the first insulating pattern 220 . The plurality of first conductive via patterns may be formed in the vertical direction (Z direction) in the first insulating pattern 220 , and may connect the plurality of first conductive line patterns.

예시적인 실시예에서, 제1 절연 패턴(220)은 제1 재배선 패턴(210)을 둘러싸는 절연 물질일 수 있다. 제1 절연 패턴(220)은 제1 재배선 패턴(210)을 외부의 충격으로부터 보호할 수 있고, 제1 재배선 패턴(210)의 전기적 단락을 방지할 수 있다. 제1 절연 패턴(220)은 실리콘 산화물, 실리콘 질화물, 및 폴리머 중 적어도 어느 하나를 포함할 수 있고, 예를 들어 에폭시 또는 폴리이미드를 포함할 수 있다.In an exemplary embodiment, the first insulating pattern 220 may be an insulating material surrounding the first redistribution pattern 210 . The first insulating pattern 220 may protect the first redistribution pattern 210 from external impact and may prevent an electrical short circuit of the first redistribution pattern 210 . The first insulating pattern 220 may include at least one of silicon oxide, silicon nitride, and a polymer, for example, epoxy or polyimide.

제1 재배선 구조물(200)의 상부에는 제2 연결 패드(370) 및 제3 연결 패드(380)가 형성될 수 있다. 예시적인 실시예에서, 제2 연결 패드(370)는 제2 반도체 칩(300)을 상기 제1 재배선 구조물(200)의 제1 재배선 패턴(210)과 연결시키기 위한 패드일 수 있다. 제2 연결 패드(370)는 제2 반도체 칩(300)과 수직 방향으로 중첩되는 제1 재배선 구조물(200)의 상부에서 형성될 수 있고, 제2 연결 패드(370)는 제1 재배선 패턴(210)과 연결될 수 있다.A second connection pad 370 and a third connection pad 380 may be formed on the first redistribution structure 200 . In an exemplary embodiment, the second connection pad 370 may be a pad for connecting the second semiconductor chip 300 to the first redistribution pattern 210 of the first redistribution structure 200 . The second connection pad 370 may be formed on an upper portion of the first redistribution structure 200 overlapping the second semiconductor chip 300 in a vertical direction, and the second connection pad 370 has a first redistribution pattern. It may be connected to 210 .

예시적인 실시예에서, 제3 연결 패드(380)는 제1 몰딩 층(400)에 의해 노출될 수 있다. 제3 연결 패드(380)는 후술할 상부 반도체 패키지(도 2, 20)의 제3 반도체 칩(500)을 상기 제1 재배선 구조물(200)의 제1 재배선 패턴(210)과 연결시키기 위한 패드일 수 있다. 제3 연결 패드(380)는 제2 반도체 칩(300)과 수직 방향으로 중첩되지 않는 제1 재배선 구조물(200)의 상부에서 형성될 수 있고, 제3 연결 패드(380)는 제1 재배선 패턴(210)과 연결될 수 있다.In an exemplary embodiment, the third connection pad 380 may be exposed by the first molding layer 400 . The third connection pad 380 is for connecting the third semiconductor chip 500 of the upper semiconductor package ( FIGS. 2 and 20 ) to be described later with the first redistribution pattern 210 of the first redistribution structure 200 . It may be a pad. The third connection pad 380 may be formed on an upper portion of the first redistribution structure 200 that does not vertically overlap the second semiconductor chip 300 , and the third connection pad 380 may be formed on the first redistribution structure. It may be connected to the pattern 210 .

제2 반도체 칩(300)은 제2 반도체 기판(310), 제2 칩 패드(320), 제2 패시베이션 층(330), 제2 칩 연결 단자(340)를 포함할 수 있다. 제2 반도체 칩(300)은 수평 방향(X 방향)으로 제2 길이(L2)를 가질 수 있다. 제2 반도체 칩(300)의 제2 길이(L2)는 제1 반도체 칩(100)의 제1 길이(L1)보다 작을 수 있다.The second semiconductor chip 300 may include a second semiconductor substrate 310 , a second chip pad 320 , a second passivation layer 330 , and a second chip connection terminal 340 . The second semiconductor chip 300 may have a second length L2 in the horizontal direction (X direction). The second length L2 of the second semiconductor chip 300 may be smaller than the first length L1 of the first semiconductor chip 100 .

예시적인 실시예에서, 제2 반도체 칩(300)은 제1 반도체 칩(100)과 실질적으로 동일한 종류의 반도체 칩일 수 있다. 다만 이에 한정되지 않고, 제2 반도체 칩(300)은 제1 반도체 칩(100)과 다른 종류의 반도체 칩일 수 있다. 제1 반도체 칩(100) 및 제2 반도체 칩(300)이 서로 다른 종류의 반도체 칩일 경우, 제1 반도체 칩(100) 및 제2 반도체 칩(300)은 상호 전기적으로 연결되어 하나의 시스템으로 동작될 수 있다.In an exemplary embodiment, the second semiconductor chip 300 may be substantially the same type of semiconductor chip as the first semiconductor chip 100 . However, the present invention is not limited thereto, and the second semiconductor chip 300 may be a semiconductor chip of a different type from that of the first semiconductor chip 100 . When the first semiconductor chip 100 and the second semiconductor chip 300 are different types of semiconductor chips, the first semiconductor chip 100 and the second semiconductor chip 300 are electrically connected to each other to operate as one system. can be

예시적인 실시예에서, 제2 반도체 칩(300)은 로직 반도체 칩일 수 있고, 메모리 반도체 칩일 수 있다. 제2 반도체 칩(300)에 대한 기술적 사상은 제1 반도체 칩(100)의 기술적 사상과 중복될 수 있으므로, 자세한 내용은 생략한다. In an exemplary embodiment, the second semiconductor chip 300 may be a logic semiconductor chip or a memory semiconductor chip. Since the technical idea of the second semiconductor chip 300 may overlap with the technical idea of the first semiconductor chip 100 , a detailed description thereof will be omitted.

제2 반도체 기판(310)의 하부에는 제2 활성 층(SA2)이 형성될 수 있다. 제2 활성 층(SA2)에는 다양한 종류의 복수의 개별 소자들(individual devices)이 형성될 수 있다. 제1 반도체 칩(100)의 제1 활성 층(SA1) 및 제2 반도체 칩(300)의 제2 활성 층(SA2)은 모두 아래 방향(-Z 방향)을 향할 수 있다. 다시 말해, 제1 반도체 칩(100)의 제1 활성 층(SA1) 및 제2 반도체 칩(300)의 제2 활성 층(SA2)은 마주보지 않을 수 있다.A second active layer SA2 may be formed under the second semiconductor substrate 310 . A plurality of individual devices of various types may be formed on the second active layer SA2 . Both the first active layer SA1 of the first semiconductor chip 100 and the second active layer SA2 of the second semiconductor chip 300 may face downward (-Z direction). In other words, the first active layer SA1 of the first semiconductor chip 100 and the second active layer SA2 of the second semiconductor chip 300 may not face each other.

예시적인 실시예에서, 제2 칩 패드(320)는 제2 활성 층(SA2)의 하부에 있을 수 있다. 또한, 제2 칩 패드(320)는 제2 활성 층(SA2)의 복수의 개별 소자들과 연결될 수 있다.In an exemplary embodiment, the second chip pad 320 may be under the second active layer SA2 . Also, the second chip pad 320 may be connected to a plurality of individual devices of the second active layer SA2 .

예시적인 실시예에서, 제2 패시베이션 층(330)은 제2 활성 층(SA2)의 하부에서, 제2 칩 패드(320)의 측면을 둘러쌀 수 있다. 제2 패시베이션 층(330)은 제2 칩 패드(320)의 일 면을 노출시킬 수 있다. 제2 패시베이션 층(330)은 예를 들어, 절연성 폴리머와 같은 절연 물질을 포함할 수 있다.In an exemplary embodiment, the second passivation layer 330 may surround the side surface of the second chip pad 320 under the second active layer SA2 . The second passivation layer 330 may expose one surface of the second chip pad 320 . The second passivation layer 330 may include, for example, an insulating material such as an insulating polymer.

예시적인 실시예에서, 제2 반도체 칩(300)의 제2 칩 연결 단자(340)는 제2 반도체 칩(300)을 제1 재배선 구조물(200)과 연결시키기 위한 단자일 수 있다. 제2 반도체 칩(300)의 제2 칩 연결 단자(340)는 제2 칩 패드(320) 및 제2 연결 패드(370)를 전기적으로 연결시키도록 구성될 수 있다. 제2 반도체 칩(300)의 제2 칩 연결 단자(340)는 제2 칩 패드(320) 및 제2 연결 패드(370) 사이에 개재될 수 있다.In an exemplary embodiment, the second chip connection terminal 340 of the second semiconductor chip 300 may be a terminal for connecting the second semiconductor chip 300 to the first redistribution structure 200 . The second chip connection terminal 340 of the second semiconductor chip 300 may be configured to electrically connect the second chip pad 320 and the second connection pad 370 . The second chip connection terminal 340 of the second semiconductor chip 300 may be interposed between the second chip pad 320 and the second connection pad 370 .

예시적인 실시예에서, 제1 몰딩 층(400)은 제1 반도체 칩(100), 제1 재배선 구조물(200), 및 제2 반도체 칩(300)을 둘러쌀 수 있다. 보다 구체적으로, 제1 몰딩 층(400)은 제1 반도체 칩(100)의 측면, 제1 재배선 구조물(200)의 측면, 및 제2 반도체 칩(300)의 측면을 둘러쌀 수 있다.In an exemplary embodiment, the first molding layer 400 may surround the first semiconductor chip 100 , the first redistribution structure 200 , and the second semiconductor chip 300 . More specifically, the first molding layer 400 may surround a side surface of the first semiconductor chip 100 , a side surface of the first redistribution structure 200 , and a side surface of the second semiconductor chip 300 .

제1 몰딩 층(400)은 에폭시 몰딩 컴파운드(EMC: Epoxy Molding Compound)를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 몰딩 층(400)은 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등과 같은 다양한 물질을 포함할 수 있다.The first molding layer 400 may include an epoxy molding compound (EMC). However, the present invention is not limited thereto, and the first molding layer 400 may include various materials such as an epoxy-based material, a thermosetting material, a thermoplastic material, a UV treatment material, and the like.

예시적인 실시예에서, 제1 몰딩 층(400)의 상면은 제2 반도체 칩(300)의 상면을 노출시킬 수 있다. 예를 들어, 제1 몰딩 층(400)의 상면 및 제2 반도체 칩(300)의 상면은 실질적으로 동일한 레벨에 있을 수 있다. 이에 따라, 반도체 패키지(10)의 수직 방향(Z 방향)의 길이(즉, 두께)가 감소될 수 있다. 또한, 반도체 패키지(10)의 방열 성능이 개선될 수 있다.In an exemplary embodiment, the top surface of the first molding layer 400 may expose the top surface of the second semiconductor chip 300 . For example, the upper surface of the first molding layer 400 and the upper surface of the second semiconductor chip 300 may be substantially at the same level. Accordingly, the length (ie, thickness) in the vertical direction (Z direction) of the semiconductor package 10 may be reduced. Also, the heat dissipation performance of the semiconductor package 10 may be improved.

예시적인 실시예에서, 제1 몰딩 층(400)은 제1 재배선 구조물(200)의 적어도 일부를 노출시키는 관통 홀(H1)을 가질 수 있다. 보다 구체적으로, 제1 몰딩 층(400)은 제1 재배선 구조물(200) 상의 제3 연결 패드(380)를 노출시키는 관통 홀(H1)을 가질 수 있다.In an exemplary embodiment, the first molding layer 400 may have a through hole H1 exposing at least a portion of the first redistribution structure 200 . More specifically, the first molding layer 400 may have a through hole H1 exposing the third connection pad 380 on the first redistribution structure 200 .

다만 이에 한정되지 않고, 제1 재배선 구조물(200)의 상부에 제3 연결 패드(380)가 형성되지 않은 경우, 제1 몰딩 층(400)은 제1 재배선 구조물(200)의 제1 재배선 패턴(210)의 적어도 일부를 노출시키는 관통 홀(H1)을 가질 수도 있다.However, the present invention is not limited thereto, and when the third connection pad 380 is not formed on the first redistribution structure 200 , the first molding layer 400 is the first redistribution structure 200 . A through hole H1 exposing at least a portion of the line pattern 210 may be provided.

예시적인 실시예에서, 관통 홀(H1)은 레이저 드릴링 공정으로 형성될 수 있다. 관통 홀(H1)은 하부로 갈수록 단면적이 좁아지는 테이퍼(tapered) 형상일 수 있다. 다만 이에 한정되지 않고, 관통 홀(H1)은 수직 방향으로 단면적이 실질적으로 동일한 원기둥 형상일 수도 있다.In an exemplary embodiment, the through hole H1 may be formed by a laser drilling process. The through hole H1 may have a tapered shape in which a cross-sectional area becomes narrower toward a lower portion. However, the present invention is not limited thereto, and the through hole H1 may have a cylindrical shape having substantially the same cross-sectional area in the vertical direction.

예시적인 실시예에서, 관통 홀(H1)은 전도성 물질로 채워질 수 있다. 관통 홀(H1)에 채워진 전도성 물질은 제1 재배선 구조물(200) 및 상기 제1 재배선 구조물(200) 상의 반도체 칩(도 2, 500)을 연결시키도록 구성될 수 있다.In an exemplary embodiment, the through hole H1 may be filled with a conductive material. The conductive material filled in the through hole H1 may be configured to connect the first redistribution structure 200 and the semiconductor chip ( FIGS. 2 and 500 ) on the first redistribution structure 200 .

도 2는 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 단면도이다. 도 2의 반도체 패키지(1)는 하부 반도체 패키지(10), 상부 반도체 패키지(20), 및 인터포저(30)를 포함하는 패키지 온 패키지 타입의 반도체 패키지일 수 있다.2 is a cross-sectional view of a semiconductor package 1 according to an exemplary embodiment of the present disclosure. The semiconductor package 1 of FIG. 2 may be a package-on-package type semiconductor package including a lower semiconductor package 10 , an upper semiconductor package 20 , and an interposer 30 .

예시적인 실시예에서, 하부 반도체 패키지(10)는 제1 반도체 칩(100), 제1 재배선 구조물(200), 제2 반도체 칩(300), 제1 몰딩 층(400), 및 제1 패키지 기판(50)을 포함할 수 있다. 하부 반도체 패키지(10)의 제1 반도체 칩(100), 제1 재배선 구조물(200), 제2 반도체 칩(300), 및 제1 몰딩 층(400)에 대한 기술적 사상은 도 1을 참조하여 설명한 내용과 중복되므로, 자세한 내용은 생략한다.In an exemplary embodiment, the lower semiconductor package 10 includes the first semiconductor chip 100 , the first redistribution structure 200 , the second semiconductor chip 300 , the first molding layer 400 , and the first package. A substrate 50 may be included. The technical idea of the first semiconductor chip 100 , the first redistribution structure 200 , the second semiconductor chip 300 , and the first molding layer 400 of the lower semiconductor package 10 is described with reference to FIG. 1 . Since it overlaps with the description, a detailed description will be omitted.

제1 패키지 기판(50)은 하부 반도체 패키지(10)의 제1 반도체 칩(100), 제2 반도체 칩(300), 및 상부 반도체 패키지(20)의 제3 반도체 칩(500)을 외부 장치와 연결시키기 위한 기판일 수 있다. 제1 패키지 기판(50)의 하부에는 외부 장치와 맞닿는 외부 연결 단자(60)가 형성될 수 있다.The first package substrate 50 includes the first semiconductor chip 100 , the second semiconductor chip 300 of the lower semiconductor package 10 , and the third semiconductor chip 500 of the upper semiconductor package 20 with an external device. It may be a substrate for connection. An external connection terminal 60 in contact with an external device may be formed under the first package substrate 50 .

제1 패키지 기판(50)은 제1 반도체 칩(100)의 하부에 있을 수 있다. 제1 패키지 기판(50)은 일 면에서만 제1 기판 패드(55)를 포함하는 단면 인쇄 회로 기판(single layer PCB)일 수 있다. 다만 이에 한정되지 않고, 제1 패키지 기판(50)은 양면에서 제1 기판 패드(55)를 포함하는 양면 인쇄 회로 기판(double layer PCB)일 수도 있다. 제1 패키지 기판(50)은 인쇄 회로 기판의 구조 및 물질로 한정되지 않고, 예를 들어, 세라믹 기판과 같은 다양한 종류의 기판들을 포함할 수 있다.The first package substrate 50 may be under the first semiconductor chip 100 . The first package substrate 50 may be a single layer PCB including the first substrate pad 55 on only one surface. However, the present invention is not limited thereto, and the first package substrate 50 may be a double layer PCB including the first substrate pads 55 on both sides. The first package substrate 50 is not limited to the structure and material of the printed circuit board, and may include, for example, various types of substrates such as a ceramic substrate.

예시적인 실시예에서, 제1 반도체 칩(100)은 제1 칩 연결 단자(160)를 더 포함할 수 있다. 제1 칩 연결 단자(160)는 제1 칩 패드(120)와 맞닿을 수 있다. 보다 구체적으로, 제1 반도체 칩(100)의 제1 칩 연결 단자(160)는 제1 칩 패드(120) 및 제1 기판 패드(55) 사이에 개재될 수 있다.In an exemplary embodiment, the first semiconductor chip 100 may further include a first chip connection terminal 160 . The first chip connection terminal 160 may contact the first chip pad 120 . More specifically, the first chip connection terminal 160 of the first semiconductor chip 100 may be interposed between the first chip pad 120 and the first substrate pad 55 .

인터포저(30)는 인터포저 기판(33) 및 인터포저 연결 단자(35)를 포함할 수 있다. 예시적인 실시예에서, 인터포저 기판(33)은 캐리어, 인쇄 회로 기판, 및 웨이퍼 중 적어도 어느 하나를 포함할 수 있다.The interposer 30 may include an interposer substrate 33 and an interposer connection terminal 35 . In an exemplary embodiment, the interposer substrate 33 may include at least one of a carrier, a printed circuit board, and a wafer.

인터포저 기판(33)의 상부에는 상부 인터포저 기판 패드(33a)가 형성될 수 있고, 인터포저 기판(33)의 하부에는 하부 인터포저 기판 패드(33b)가 형성될 수 있다. 예를 들어, 상부 인터포저 기판 패드(33a)는 상부 반도체 패키지(20)의 패키지 연결 단자(80)와 맞닿을 수 있고, 하부 인터포저 기판 패드(33b)는 인터포저 연결 단자(35)와 맞닿을 수 있다.An upper interposer substrate pad 33a may be formed on an upper portion of the interposer substrate 33 , and a lower interposer substrate pad 33b may be formed on a lower portion of the interposer substrate 33 . For example, the upper interposer substrate pad 33a may contact the package connection terminal 80 of the upper semiconductor package 20 , and the lower interposer substrate pad 33b may contact the interposer connection terminal 35 . can be reached

인터포저 연결 단자(35)는 인터포저 기판(33)의 하부에 형성되고, 제1 재배선 구조물(200) 상의 제3 연결 패드(380)와 맞닿을 수 있다. 보다 구체저으로, 인터포저 연결 단자(35)는 하부 인터포저 기판 패드(33b) 및 제3 연결 패드(380) 사이에 개재될 수 있다. 또한, 인터포저 연결 단자(35)는 전도성 볼 또는 솔더 볼일 수 있다.The interposer connection terminal 35 may be formed under the interposer substrate 33 and may contact the third connection pad 380 on the first redistribution structure 200 . More specifically, the interposer connection terminal 35 may be interposed between the lower interposer substrate pad 33b and the third connection pad 380 . Also, the interposer connection terminal 35 may be a conductive ball or a solder ball.

예시적인 실시예에서, 상부 반도체 패키지(20)는 제3 반도체 칩(500), 제2 패키지 기판(70), 패키지 연결 단자(80), 및 제2 몰딩 층(600)을 포함할 수 있다. 상부 반도체 패키지(20)의 구조는 도 2에 도시된 바에 한정되지 않고, 다양한 구조들을 포함할 수 있다.In an exemplary embodiment, the upper semiconductor package 20 may include a third semiconductor chip 500 , a second package substrate 70 , a package connection terminal 80 , and a second molding layer 600 . The structure of the upper semiconductor package 20 is not limited to that shown in FIG. 2 and may include various structures.

제3 반도체 칩(500)은 제3 반도체 기판(510), 제3 칩 패드(520), 제3 패시베이션 층(530), 제3 칩 연결 단자(540)를 포함할 수 있다. 제3 반도체 칩(500)의 제3 반도체 기판(510), 제3 칩 패드(520), 제3 패시베이션 층(530), 제3 칩 연결 단자(540)에 대한 기술적 사상은 전술한 내용과 중복될 수 있으므로, 자세한 내용은 생략한다.The third semiconductor chip 500 may include a third semiconductor substrate 510 , a third chip pad 520 , a third passivation layer 530 , and a third chip connection terminal 540 . The technical idea of the third semiconductor substrate 510 , the third chip pad 520 , the third passivation layer 530 , and the third chip connection terminal 540 of the third semiconductor chip 500 overlaps with those described above. may be, so the details are omitted.

예시적인 실시예에서, 제3 반도체 칩(500)은 제1 반도체 칩(100) 및 제2 반도체 칩(300)과 다른 종류의 반도체 칩일 수 있다. 이 경우, 제1 내지 제3 반도체 칩(100, 300, 500)은 상호 전기적으로 연결되어 하나의 시스템으로 동작될 수 있다.In an exemplary embodiment, the third semiconductor chip 500 may be a semiconductor chip of a different type from that of the first semiconductor chip 100 and the second semiconductor chip 300 . In this case, the first to third semiconductor chips 100 , 300 , and 500 may be electrically connected to each other to operate as one system.

예시적인 실시예에서, 제3 반도체 칩(500)은 제2 패키지 기판(70) 상에 탑재될 수 있다. 보다 구체적으로, 제3 반도체 칩(500)은 제3 활성 층(SA3)이 아래 방향을 향하도록 제2 패키지 기판(70) 상에 탑재될 수 있다.In an exemplary embodiment, the third semiconductor chip 500 may be mounted on the second package substrate 70 . More specifically, the third semiconductor chip 500 may be mounted on the second package substrate 70 such that the third active layer SA3 faces downward.

예시적인 실시예에서, 제3 반도체 칩(500)은 제3 칩 연결 단자(540)에 의해 제2 패키지 기판(70)과 연결될 수 있다. 예를 들어, 제3 칩 연결 단자(540)는 제3 반도체 칩(500)의 제3 칩 패드(520) 및 제2 패키지 기판(70)의 제2 기판 패드(75) 사이에 개재될 수 있고, 제3 칩 패드(520) 및 제2 기판 패드(75)를 전기적으로 연결시킬 수 있다.In an exemplary embodiment, the third semiconductor chip 500 may be connected to the second package substrate 70 through the third chip connection terminal 540 . For example, the third chip connection terminal 540 may be interposed between the third chip pad 520 of the third semiconductor chip 500 and the second substrate pad 75 of the second package substrate 70 . , the third chip pad 520 and the second substrate pad 75 may be electrically connected.

전술한 바에 한정되지 않고, 제3 반도체 칩(500)은 제3 활성 층(SA3)이 위 방향을 향하도록 제2 패키지 기판(70) 상에 탑재될 수도 있다. 이 경우, 상부 반도체 패키지(20)는 제3 칩 패드(520) 및 제2 패키지 기판(70)의 제2 기판 패드(75)를 연결시키기 위한, 본딩 와이어(bonding wire)를 포함할 수 있다.The present invention is not limited thereto, and the third semiconductor chip 500 may be mounted on the second package substrate 70 such that the third active layer SA3 faces upward. In this case, the upper semiconductor package 20 may include a bonding wire for connecting the third chip pad 520 and the second substrate pad 75 of the second package substrate 70 .

제2 몰딩 층(600)은 제2 패키지 기판(70) 상에서, 제3 반도체 칩(500)을 둘러쌀 수 있다. 예시적인 실시예에서, 제2 몰딩 층(600)은 제2 패키지 기판(70) 상에서, 제3 반도체 칩(500)의 측면을 둘러싸고, 상면을 노출시킬 수 있다. 다만 이에 한정되지 않고, 제2 몰딩 층(600)은 제2 패키지 기판(70) 상에서 제3 반도체 칩(500)의 측면 및 상면을 모두 둘러쌀 수 있다.The second molding layer 600 may surround the third semiconductor chip 500 on the second package substrate 70 . In an exemplary embodiment, the second molding layer 600 may surround a side surface of the third semiconductor chip 500 on the second package substrate 70 and expose a top surface thereof. However, the present invention is not limited thereto, and the second molding layer 600 may surround both the side surface and the upper surface of the third semiconductor chip 500 on the second package substrate 70 .

상부 반도체 패키지(20)의 패키지 연결 단자(80)는 인터포저(30) 상에 있을 수 있다. 보다 구체적으로, 패키지 연결 단자(80)는 인터포저 기판(33)의 상부 인터포저 기판 패드(33a)와 맞닿을 수 있다.The package connection terminal 80 of the upper semiconductor package 20 may be on the interposer 30 . More specifically, the package connection terminal 80 may contact the upper interposer substrate pad 33a of the interposer substrate 33 .

예시적인 실시예에서, 제3 반도체 칩(500)은 제2 패키지 기판(70), 패키지 연결 단자(80), 인터포저 기판(33), 인터포저 연결 단자(35), 제1 재배선 구조물(200), 제1 관통 전극(140), 제1 칩 연결 단자(160), 및 제1 패키지 기판(50)을 순차적으로 거쳐 외부 연결 단자(60)와 전기적으로 연결될 수 있다.In an exemplary embodiment, the third semiconductor chip 500 includes the second package substrate 70 , the package connection terminal 80 , the interposer substrate 33 , the interposer connection terminal 35 , and the first redistribution structure ( 200 ), the first through electrode 140 , the first chip connection terminal 160 , and the first package substrate 50 may be sequentially connected to the external connection terminal 60 .

일반적으로, 패키지 온 패키지 타입의 반도체 패키지는 상부 반도체 패키지(20)의 제3 반도체 칩(500)을 외부 연결 단자(60)와 전기적으로 연결시키기 위해, 하부 반도체 패키지(10)의 제1 몰딩 층(400)을 관통하는 도전성 포스트를 포함할 수 있다. 상기 도전성 포스트는 제1 반도체 칩(100)의 외곽에 형성될 수 있었다. 이에 따라, 하부 반도체 패키지(10)의 수평 방향(X 방향)의 길이를 축소시키는데 어려움이 있었다.In general, in the package-on-package type semiconductor package, the first molding layer of the lower semiconductor package 10 is configured to electrically connect the third semiconductor chip 500 of the upper semiconductor package 20 to the external connection terminal 60 . It may include conductive posts passing through 400 . The conductive post may be formed outside the first semiconductor chip 100 . Accordingly, it is difficult to reduce the length in the horizontal direction (X direction) of the lower semiconductor package 10 .

본 개시의 예시적 실시예에 따른 반도체 패키지(1)는 제1 관통 전극(140)을 가지는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 있고 제1 관통 전극(140)과 연결된 제1 재배선 구조물(200), 및 상기 제1 재배선 구조물(200) 상의 인터포저(30)를 포함할 수 있어서, 상기 도전성 포스트를 제1 반도체 칩(100)의 외곽에 형성할 필요가 없다. 이에 따라, 본 개시의 예시적 실시예에 따른 반도체 패키지(1)의 수평 방향의 길이가 축소될 수 있다.A semiconductor package 1 according to an exemplary embodiment of the present disclosure includes a first semiconductor chip 100 having a first through electrode 140 , the first semiconductor chip 100 is on the first semiconductor chip 100 , and the first through electrode 140 and It may include a first redistribution structure 200 connected thereto, and an interposer 30 on the first redistribution structure 200 , so that it is not necessary to form the conductive post outside the first semiconductor chip 100 . none. Accordingly, the length in the horizontal direction of the semiconductor package 1 according to the exemplary embodiment of the present disclosure may be reduced.

도 3은 본 개시의 예시적 실시예에 따른 반도체 패키지(2)의 단면도이다. 이하에서는, 도 2의 반도체 패키지(1) 및 도 2의 반도체 패키지(2)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.3 is a cross-sectional view of a semiconductor package 2 according to an exemplary embodiment of the present disclosure. Hereinafter, overlapping contents of the semiconductor package 1 of FIG. 2 and the semiconductor package 2 of FIG. 2 will be omitted, and differences will be mainly described.

도 3을 참조할 때, 하부 반도체 패키지(10)는 제2 관통 전극(430)을 더 포함할 수 있다. 제2 관통 전극(430)은 제1 몰딩 층(400)의 일 부분을 통과하여, 제1 재배선 구조물(200)의 제1 재배선 패턴(210) 및 제2 재배선 구조물(700)의 제2 재배선 패턴(710)을 전기적으로 연결시킬도록 구성될 수 있다.Referring to FIG. 3 , the lower semiconductor package 10 may further include a second through electrode 430 . The second through electrode 430 passes through a portion of the first molding layer 400 , so that the first redistribution pattern 210 of the first redistribution structure 200 and the second through-electrode 430 of the second redistribution structure 700 . It may be configured to electrically connect the two redistribution patterns 710 .

보다 구체적으로, 제2 관통 전극(430)은 제1 몰딩 층(400)의 관통 홀(H1)에 위치할 수 있다. 보다 구체적으로, 제2 관통 전극(430)은 제3 연결 패드(380)와 수직 방향으로 중첩되는 제1 몰딩 층(400)에 형성될 수 있다. 예를 들어, 제2 관통 전극(430)은 제3 연결 패드(380) 및 제4 연결 패드(440) 사이에 있을 수 있다.More specifically, the second through electrode 430 may be located in the through hole H1 of the first molding layer 400 . More specifically, the second through electrode 430 may be formed on the first molding layer 400 overlapping the third connection pad 380 in a vertical direction. For example, the second through electrode 430 may be between the third connection pad 380 and the fourth connection pad 440 .

예시적인 실시예에서, 하부 반도체 패키지(10) 상에는 제2 재배선 구조물(700)이 있을 수 있다. 또한, 제2 재배선 구조물(700)은 하부 반도체 패키지(10)의 수평 방향의 길이와 실질적으로 동일할 수 있다. 다만 이에 한정되지 않고, 제2 재배선 구조물(700)은 하부 반도체 패키지(10)의 수평 방향의 길이보다 작을 수 있다.In an exemplary embodiment, a second redistribution structure 700 may be provided on the lower semiconductor package 10 . Also, the second redistribution structure 700 may be substantially the same as the horizontal length of the lower semiconductor package 10 . However, the present invention is not limited thereto, and the second redistribution structure 700 may be smaller than the horizontal length of the lower semiconductor package 10 .

예시적인 실시예에서, 제2 재배선 구조물(700)은 제2 재배선 패턴(710) 및 제2 절연 패턴(720)을 포함할 수 있다. 제2 재배선 패턴(710)은 제2 관통 전극(430)과 전기적으로 연결되도록 구성될 수 있다. 보다 구체적으로, 제2 재배선 패턴(710)의 일부는 제2 관통 전극(430) 상의 제4 연결 패드(440)와 맞닿을 수 있다. 제2 재배선 패턴(710)은 제3 반도체 칩(500)을 외부 장치와 전기적으로 연결시키기 위한 전기적 연결 경로를 제공할 수 있다.In an exemplary embodiment, the second redistribution structure 700 may include a second redistribution pattern 710 and a second insulating pattern 720 . The second redistribution pattern 710 may be configured to be electrically connected to the second through electrode 430 . More specifically, a portion of the second redistribution pattern 710 may contact the fourth connection pad 440 on the second through electrode 430 . The second redistribution pattern 710 may provide an electrical connection path for electrically connecting the third semiconductor chip 500 to an external device.

예시적인 실시예에서, 제2 재배선 패턴(710)은 복수의 제2 도전성 라인 패턴 및 복수의 제2 도전성 비아 패턴을 포함할 수 있다. 복수의 제2 도전성 라인 패턴은 제2 절연 패턴(720) 내에서 수평 방향(X 방향)으로 배열될 수 있다. 복수의 제2 도전성 비아 패턴은 제2 절연 패턴(720) 내에서 수직 방향(Z 방향)으로 형성되고, 복수의 제1 도전성 라인 패턴을 연결시킬 수 있다.In an exemplary embodiment, the second redistribution pattern 710 may include a plurality of second conductive line patterns and a plurality of second conductive via patterns. The plurality of second conductive line patterns may be arranged in a horizontal direction (X direction) in the second insulating pattern 720 . The plurality of second conductive via patterns may be formed in the vertical direction (Z direction) in the second insulating pattern 720 , and may connect the plurality of first conductive line patterns.

예시적인 실시예에서, 제2 절연 패턴(720)은 제2 재배선 패턴(710)을 둘러싸는 절연 물질일 수 있다. 제2 절연 패턴(720)은 제2 재배선 패턴(710)을 외부의 충격으로부터 보호할 수 있고, 제2 재배선 패턴(710)의 전기적 단락을 방지할 수 있다. 제2 절연 패턴(720)은 실리콘 산화물, 실리콘 질화물, 및 폴리머 중 적어도 어느 하나를 포함할 수 있고, 예를 들어 에폭시 또는 폴리이미드를 포함할 수 있다.In an exemplary embodiment, the second insulating pattern 720 may be an insulating material surrounding the second redistribution pattern 710 . The second insulating pattern 720 may protect the second redistribution pattern 710 from external impact and may prevent an electrical short circuit of the second redistribution pattern 710 . The second insulating pattern 720 may include at least one of silicon oxide, silicon nitride, and a polymer, for example, epoxy or polyimide.

예시적인 실시예에서, 제2 재배선 구조물(700) 상에는 제5 연결 패드(750)가 형성될 수 있다. 제5 연결 패드(750)는 상부 반도체 패키지(20)의 제3 반도체 칩(500)을 제2 재배선 구조물(700)의 제2 재배선 패턴(710)과 연결시키기 위한 패드일 수 있다. 제5 연결 패드(750)는 제2 재배선 패턴(710)의 적어도 일부와 맞닿을 수 있고, 패키지 연결 단자(80)와 맞닿을 수 있다.In an exemplary embodiment, a fifth connection pad 750 may be formed on the second redistribution structure 700 . The fifth connection pad 750 may be a pad for connecting the third semiconductor chip 500 of the upper semiconductor package 20 to the second redistribution pattern 710 of the second redistribution structure 700 . The fifth connection pad 750 may contact at least a portion of the second redistribution pattern 710 , and may contact the package connection terminal 80 .

본 개시의 예시적 실시예에 따른 반도체 패키지(2)는 제1 관통 전극(140)을 가지는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 있고 제1 관통 전극(140)과 연결된 제1 재배선 구조물(200), 및 상기 제1 재배선 구조물(200) 상의 제2 재배선 구조물(700)을 포함할 수 있어서, 반도체 패키지(2)의 수평 방향의 길이가 축소될 수 있다.The semiconductor package 2 according to the exemplary embodiment of the present disclosure includes a first semiconductor chip 100 having a first through electrode 140 , the first semiconductor chip 100 is on the first semiconductor chip 100 , and the first through electrode 140 and The first redistribution structure 200 connected thereto and the second redistribution structure 700 on the first redistribution structure 200 may be included, so that the length of the semiconductor package 2 in the horizontal direction may be reduced. .

또한, 제2 재배선 구조물(700)의 수직 방향(Z 방향)의 길이가 일반적인 인터포저의 수직 방향(Z 방향)의 길이보다 작을 수 있어서, 반도체 패키지(2)의 수직 방향의 길이가 축소될 수 있다.Also, since the length of the second redistribution structure 700 in the vertical direction (Z direction) may be smaller than the length of the general interposer in the vertical direction (Z direction), the length of the semiconductor package 2 in the vertical direction may be reduced. can

도 4는 본 개시의 예시적 실시예에 따른 반도체 패키지(3)의 단면도이다. 이하에서는, 도 3의 반도체 패키지(2) 및 도 4의 반도체 패키지(3)의 중복된 내용은 생략하고, 차이점을 위주로 설명하도록 한다.4 is a cross-sectional view of a semiconductor package 3 according to an exemplary embodiment of the present disclosure. Hereinafter, overlapping contents of the semiconductor package 2 of FIG. 3 and the semiconductor package 3 of FIG. 4 will be omitted, and differences will be mainly described.

예시적인 실시예에서, 반도체 패키지(3)는 제3 재배선 구조물(800)을 포함할 수 있다. 제3 재배선 구조물(800)은 제1 반도체 칩(100)의 하부에 있을 수 있다. 또한, 제3 재배선 구조물(800)은 하부 반도체 패키지(10)의 수평 방향의 길이와 실질적으로 동일할 수 있다.In an exemplary embodiment, the semiconductor package 3 may include a third redistribution structure 800 . The third redistribution structure 800 may be located under the first semiconductor chip 100 . Also, the third redistribution structure 800 may be substantially the same as the horizontal length of the lower semiconductor package 10 .

예시적인 실시예에서, 제3 재배선 구조물(800)은 제3 재배선 패턴(810) 및 제3 절연 패턴(820)을 포함할 수 있다. 제3 재배선 패턴(810)은 제1 반도체 칩(100)과 연결되도록 구성될 수 있다. 보다 구체적으로, 제3 재배선 패턴(810)의 일부는 제1 반도체 칩(100)의 제1 칩 패드(120)와 맞닿을 수 있다. 제3 재배선 패턴(810)은 제1 내지 제3 반도체 칩(100, 300, 500)을 외부 장치와 전기적으로 연결시키기 위한 전기적 연결 경로를 제공할 수 있다.In an exemplary embodiment, the third redistribution structure 800 may include a third redistribution pattern 810 and a third insulating pattern 820 . The third redistribution pattern 810 may be configured to be connected to the first semiconductor chip 100 . More specifically, a portion of the third redistribution pattern 810 may contact the first chip pad 120 of the first semiconductor chip 100 . The third redistribution pattern 810 may provide an electrical connection path for electrically connecting the first to third semiconductor chips 100 , 300 , and 500 to an external device.

예시적인 실시예에서, 제3 재배선 패턴(810)은 복수의 제3 도전성 라인 패턴 및 복수의 제3 도전성 비아 패턴을 포함할 수 있다. 복수의 제3 도전성 라인 패턴은 제3 절연 패턴(820) 내에서 수평 방향(X 방향)으로 배열될 수 있다. 복수의 제3 도전성 비아 패턴은 제3 절연 패턴(820) 내에서 수직 방향(Z 방향)으로 형성되고, 복수의 제1 도전성 라인 패턴을 연결시킬 수 있다.In an exemplary embodiment, the third redistribution pattern 810 may include a plurality of third conductive line patterns and a plurality of third conductive via patterns. The plurality of third conductive line patterns may be arranged in a horizontal direction (X direction) in the third insulating pattern 820 . The plurality of third conductive via patterns may be formed in the vertical direction (Z direction) in the third insulating pattern 820 , and may connect the plurality of first conductive line patterns.

예시적인 실시예에서, 제3 절연 패턴(820)은 제3 재배선 패턴(810)을 둘러싸는 절연 물질일 수 있다. 제3 절연 패턴(820)은 제3 재배선 패턴(810)을 외부의 충격으로부터 보호할 수 있고, 제3 재배선 패턴(810)의 전기적 단락을 방지할 수 있다. 제2 절연 패턴(720)은 실리콘 산화물, 실리콘 질화물, 및 폴리머 중 적어도 어느 하나를 포함할 수 있고, 예를 들어 에폭시 또는 폴리이미드를 포함할 수 있다.In an exemplary embodiment, the third insulating pattern 820 may be an insulating material surrounding the third redistribution pattern 810 . The third insulating pattern 820 may protect the third redistribution pattern 810 from external impact and may prevent an electrical short circuit of the third redistribution pattern 810 . The second insulating pattern 720 may include at least one of silicon oxide, silicon nitride, and a polymer, for example, epoxy or polyimide.

예시적인 실시예에서, 제3 재배선 구조물(800) 상에는 제6 연결 패드(850)가 형성될 수 있다. 제6 연결 패드(850)는 제1 내지 제3 반도체 칩(100, 300, 500)을 외부 연결 단자(60)와 연결시키기 위한 패드일 수 있다. 제6 연결 패드(850)는 제3 재배선 패턴(810)의 적어도 일부와 맞닿을 수 있고, 외부 연결 단자(60)와 맞닿을 수 있다.In an exemplary embodiment, a sixth connection pad 850 may be formed on the third redistribution structure 800 . The sixth connection pad 850 may be a pad for connecting the first to third semiconductor chips 100 , 300 , and 500 to the external connection terminal 60 . The sixth connection pad 850 may contact at least a portion of the third redistribution pattern 810 and may contact the external connection terminal 60 .

본 개시의 예시적 실시예에 따른 반도체 패키지(3)는 제1 관통 전극(140)을 가지는 제1 반도체 칩(100), 제1 반도체 칩(100) 상에 있고 제1 관통 전극(140)과 연결된 제1 재배선 구조물(200), 및 상기 제1 재배선 구조물(200) 상의 제2 재배선 구조물(700)을 포함할 수 있어서, 반도체 패키지(3)의 수평 방향의 길이가 축소될 수 있다.A semiconductor package 3 according to an exemplary embodiment of the present disclosure includes a first semiconductor chip 100 having a first through electrode 140 , and is on the first semiconductor chip 100 , and includes the first through electrode 140 and The first redistribution structure 200 and the second redistribution structure 700 on the first redistribution structure 200 may be included, so that the length of the semiconductor package 3 in the horizontal direction may be reduced. .

또한, 제2 재배선 구조물(700)의 수직 방향(Z 방향)의 길이가 일반적인 인터포저의 수직 방향의 길이보다 작을 수 있고, 또한, 제3 재배선 구조물(800)의 수직 방향의 길이가 일반적인 패키지 기판의 수직 방향의 길이보다 작을 수 있어서, 반도체 패키지(3)의 수직 방향의 길이가 축소될 수 있다.In addition, the length in the vertical direction (Z direction) of the second redistribution structure 700 may be smaller than the length in the vertical direction of a general interposer, and the length in the vertical direction of the third redistribution structure 800 is generally Since it may be smaller than the length in the vertical direction of the package substrate, the length in the vertical direction of the semiconductor package 3 may be reduced.

이하에서는, 도 5 내지 도 13을 참조하여, 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법에 대하여 설명한다.Hereinafter, a method of manufacturing a semiconductor package according to an exemplary embodiment of the present disclosure will be described with reference to FIGS. 5 to 13 .

도 5는 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 플로우 차트이다. 보다 구체적으로, 도 5는 도 4의 반도체 패키지(3)의 제조 방법의 플로우 차트이다. 또한, 도 6 내지 도 13은 본 개시의 예시적 실시예에 따른 반도체 패키지의 제조 방법의 단계들을 보여주는 도면이다.5 is a flowchart of a method of manufacturing a semiconductor package according to an exemplary embodiment of the present disclosure. More specifically, FIG. 5 is a flowchart of a method of manufacturing the semiconductor package 3 of FIG. 4 . 6 to 13 are diagrams illustrating steps of a method of manufacturing a semiconductor package according to an exemplary embodiment of the present disclosure.

도 5를 참조할 때, 반도체 패키지(3)의 제조 방법은, 제1 반도체 칩(100) 및 제2 반도체 칩(300)을 연결시키는 단계(S100), 몰딩 층(400)을 형성하는 단계(S200), 제1 반도체 칩(100)의 하부에 재배선 구조물(800)을 형성하는 단계(S300), 몰딩 층(400)에 관통 홀(H1)을 형성하는 단계(S400), 몰딩 층(400)에 관통 전극(430)을 형성하는 단계(S500), 몰딩 층(400) 상에 재배선 구조물(700)을 형성하는 단계(S600), 상부 반도체 패키지(20)를 탑재하는 단계(S700), 및 외부 연결 단자(60)를 형성하는 단계를 포함할 수 있다.Referring to FIG. 5 , the method of manufacturing the semiconductor package 3 includes the steps of connecting the first semiconductor chip 100 and the second semiconductor chip 300 ( S100 ), forming the molding layer 400 ( S100 ) S200), forming the redistribution structure 800 under the first semiconductor chip 100 (S300), forming the through hole H1 in the molding layer 400 (S400), the molding layer 400 ) forming the through electrode 430 (S500), forming the redistribution structure 700 on the molding layer 400 (S600), mounting the upper semiconductor package 20 (S700), and forming the external connection terminal 60 .

도 5 및 도 6을 참조할 때, 본 개시의 반도체 패키지(3)의 제조 방법(S10)은 제1 반도체 칩(100) 및 제2 반도체 칩(300)을 연결시키는 단계(S100)를 포함할 수 있다.5 and 6 , the manufacturing method ( S10 ) of the semiconductor package 3 of the present disclosure may include a step ( S100 ) of connecting the first semiconductor chip 100 and the second semiconductor chip 300 . can

S100 단계의 수행 전에, 제1 반도체 칩(100)의 하부에 제1 지지 기판(1010)을 부착시키는 단계가 수행될 수 있다. 예시적인 실시예에서, 제1 지지 기판(1010)에는 제1 이형 필름(release film, 미도시)이 부착될 수 있고, 상기 제1 이형 필름에 의해 제1 지지 기판(1010) 상에 제1 반도체 칩(100)이 부착될 수 있다.Before step S100 is performed, attaching the first support substrate 1010 to the lower portion of the first semiconductor chip 100 may be performed. In an exemplary embodiment, a first release film (not shown) may be attached to the first support substrate 1010 , and the first semiconductor on the first support substrate 1010 by the first release film The chip 100 may be attached.

제1 지지 기판(1010)은 포토 리소그래피 공정, 식각 공정, 및 베이킹 공정 등에 대하여 안정성을 갖는 기판일 수 있다. 제1 지지 기판(1010)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우, 상기 제1 지지 기판(1010)은 투광성 기판을 포함할 수 있다. 또한, 제1 지지 기판(1010)을 가열에 의하여 분리 및 제거하고자 하는 경우, 상기 제1 지지 기판(910)은 내열성 기판을 포함할 수 있다.The first support substrate 1010 may be a substrate having stability with respect to a photolithography process, an etching process, and a baking process. When the first supporting substrate 1010 is to be separated and removed by laser ablation, the first supporting substrate 1010 may include a light-transmitting substrate. Also, when the first support substrate 1010 is to be separated and removed by heating, the first support substrate 910 may include a heat-resistant substrate.

S100 단계는 제1 반도체 칩(100) 상에 제1 재배선 구조물(200)을 형성하는 단계 및 제1 재배선 구조물(200) 상에 제2 반도체 칩(300)을 탑재시키는 단계를 포함할 수 있다.Step S100 may include forming the first redistribution structure 200 on the first semiconductor chip 100 and mounting the second semiconductor chip 300 on the first redistribution structure 200 . have.

예시적인 실시예에서, 제1 재배선 구조물(200)을 형성하는 단계는 제1 반도체 칩(100) 상에 제1 재배선 패턴(210) 및 제1 절연 패턴(220)을 형성하는 단계일 수 있다. 제1 재배선 패턴(210)의 적어도 일부는 제1 반도체 칩(100)의 제1 연결 패드(150)와 연결될 수 있다.In an exemplary embodiment, the forming of the first redistribution structure 200 may include forming the first redistribution pattern 210 and the first insulating pattern 220 on the first semiconductor chip 100 . have. At least a portion of the first redistribution pattern 210 may be connected to the first connection pad 150 of the first semiconductor chip 100 .

또한, 제1 재배선 구조물(200)을 형성하는 단계는 제1 재배선 패턴(210)의 적어도 일부와 연결되는 제2 연결 패드(370) 및 제3 연결 패드(380)를 형성하는 단계를 포함할 수 있다. 제2 연결 패드(370) 및 제3 연결 패드(380)에 관한 기술적 사상은 전술한 내용과 실질적으로 동일하므로, 자세한 내용은 생략한다.In addition, forming the first redistribution structure 200 includes forming a second connection pad 370 and a third connection pad 380 connected to at least a portion of the first redistribution pattern 210 . can do. The technical ideas regarding the second connection pad 370 and the third connection pad 380 are substantially the same as those described above, and thus the detailed description thereof will be omitted.

예시적인 실시예에서, 제1 재배선 구조물(200) 상에 제2 반도체 칩(300)을 탑재시키는 단계는 제2 반도체 칩(300)의 제2 칩 연결 단자(340) 및 제2 연결 패드(370)를 접촉시키는 단계를 포함할 수 있다. 제2 반도체 칩(300)은 제2 칩 패드(320), 제2 칩 연결 단자(340), 제2 연결 패드(370), 제1 재배선 패턴(210), 및 제1 관통 전극(140)을 순차적으로 거쳐 제1 반도체 칩(100)과 전기적으로 연결될 수 있다.In an exemplary embodiment, the step of mounting the second semiconductor chip 300 on the first redistribution structure 200 includes the second chip connection terminal 340 and the second connection pad ( 370) may be included. The second semiconductor chip 300 includes a second chip pad 320 , a second chip connection terminal 340 , a second connection pad 370 , a first redistribution pattern 210 , and a first through electrode 140 . may be sequentially connected to the first semiconductor chip 100 .

도 5 및 도 7을 참조할 때, 본 개시의 반도체 패키지(3)의 제조 방법(S10)은 제1 몰딩 층(400)을 형성하는 단계(S200)를 포함할 수 있다.5 and 7 , the method ( S10 ) of manufacturing the semiconductor package 3 of the present disclosure may include forming the first molding layer 400 ( S200 ).

S200 단계는, 제1 지지 기판(1010) 상에 제1 몰딩 층(400)을 형성하는 단계일 수 있다. 보다 구체적으로, S200 단계는, 제1 지지 기판(1010) 상에서 제1 반도체 칩(100), 제1 재배선 구조물(200), 및 제2 반도체 칩(300)을 둘러싸는 제1 몰딩 층(400)을 형성하는 단계일 수 있다. 보다 구체적으로, 제1 몰딩 층(400)은 제1 반도체 칩(100)의 측면, 제1 재배선 구조물(200)의 측면, 및 제2 반도체 칩(300)의 측면을 둘러쌀 수 있다.Step S200 may be a step of forming the first molding layer 400 on the first support substrate 1010 . More specifically, in step S200 , the first molding layer 400 surrounding the first semiconductor chip 100 , the first redistribution structure 200 , and the second semiconductor chip 300 on the first support substrate 1010 . ) may be formed. More specifically, the first molding layer 400 may surround a side surface of the first semiconductor chip 100 , a side surface of the first redistribution structure 200 , and a side surface of the second semiconductor chip 300 .

제1 몰딩 층(400)은 에폭시 몰딩 컴파운드를 포함할 수 있다. 다만 이에 한정되지 않고, 제1 몰딩 층(400)은 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등과 같은 다양한 물질을 포함할 수 있다.The first molding layer 400 may include an epoxy molding compound. However, the present invention is not limited thereto, and the first molding layer 400 may include various materials such as an epoxy-based material, a thermosetting material, a thermoplastic material, a UV treatment material, and the like.

도 5 및 도 8을 참조할 때, 본 개시의 반도체 패키지(3)의 제조 방법(S10)은 제1 반도체 칩(100)의 하부에 제3 재배선 구조물(800)을 형성하는 단계(S300)를 포함할 수 있다.5 and 8 , in the method of manufacturing the semiconductor package 3 according to the present disclosure ( S10 ), forming the third redistribution structure 800 under the first semiconductor chip 100 ( S300 ) may include.

S300 단계의 수행 전에, S200 단계가 수행된 반도체 패키지를 뒤집는 단계가 수행될 수 있다. 또한, S300 단계의 수행 전에, 제1 지지 기판(1010)을 제거하는 단계 및 제2 지지 기판(1020)을 부착시키는 단계가 수행될 수 있다. 제2 지지 기판(1020)은 제1 몰딩 층(400)의 노출된 면에 부착될 수 있다. 제2 지지 기판(1020)에 관한 기술적 사상은 제1 지지 기판(1010)에 관한 내용과 실질적으로 동일하므로, 자세한 내용은 생략한다.Before step S300 is performed, the step of turning over the semiconductor package on which step S200 is performed may be performed. Also, before step S300 is performed, the step of removing the first support substrate 1010 and the step of attaching the second support substrate 1020 may be performed. The second support substrate 1020 may be attached to the exposed surface of the first molding layer 400 . Since the technical idea of the second support substrate 1020 is substantially the same as that of the first support substrate 1010 , the detailed description thereof will be omitted.

S300 단계는, 제1 반도체 칩(100)의 하부에 제3 재배선 패턴(810) 및 제3 절연 패턴(820)을 형성하는 단계일 수 있다. S300 단계는 제3 재배선 패턴(810)의 일부를 제1 반도체 칩(100)의 제1 칩 패드(120)와 연결시키는 단계일 수 있다. 또한, S300 단계는 제3 재배선 패턴(810)을 둘러싸는 제3 절연 패턴(820)을 형성하는 단계를 포함할 수 있다.Step S300 may be a step of forming the third redistribution pattern 810 and the third insulating pattern 820 under the first semiconductor chip 100 . Step S300 may be a step of connecting a portion of the third redistribution pattern 810 to the first chip pad 120 of the first semiconductor chip 100 . In addition, operation S300 may include forming a third insulating pattern 820 surrounding the third redistribution pattern 810 .

도 5 및 도 9를 참조할 때, 본 개시의 반도체 패키지(3)의 제조 방법(S10)은 제1 몰딩 층(400)에 관통 홀(H1)을 형성하는 단계(S400)를 포함할 수 있다.5 and 9 , the manufacturing method S10 of the semiconductor package 3 of the present disclosure may include forming a through hole H1 in the first molding layer 400 ( S400 ). .

S400 단계의 수행 전에, S300 단계가 수행된 반도체 패키지를 뒤집는 단계가 수행될 수 있다. 또한, S400 단계의 수행 전에, 제2 지지 기판(1020)을 제거하는 단계 및 제3 지지 기판(1030)을 부착시키는 단계가 수행될 수 있다. 제3 지지 기판(1030)은 제3 재배선 구조물(800)의 노출된 면에 부착될 수 있다. 제3 지지 기판(1030)에 관한 기술적 사상은 제1 지지 기판(1010)에 관한 내용과 실질저긍로 동일하므로, 자세한 내용은 생략한다.Before step S400 is performed, a step of turning over the semiconductor package on which step S300 is performed may be performed. Also, before step S400 is performed, removing the second support substrate 1020 and attaching the third support substrate 1030 may be performed. The third support substrate 1030 may be attached to the exposed surface of the third redistribution structure 800 . Since the technical idea of the third support substrate 1030 is substantially the same as that of the first support substrate 1010 , the detailed description thereof will be omitted.

예시적인 실시예에서, S400 단계는 제3 연결 패드(380)와 수직 방향으로 중첩되는 제1 몰딩 층(400)의 일 부분에 제1 관통 홀(H1)을 형성하는 단계일 수 있다. 다만 이에 한정되지 않고, 제1 재배선 구조물(200)의 상부에 제3 연결 패드(380)가 형성되지 않은 경우, S400 단계는 제1 재배선 패턴(210)의 적어도 일부와 수직 방향으로 중첩되는 제1 몰딩 층(400)의 일 부분에 제1 관통 홀(H1)을 형성하는 단계일 수 있다.In an exemplary embodiment, step S400 may be a step of forming the first through hole H1 in a portion of the first molding layer 400 overlapping the third connection pad 380 in a vertical direction. However, the present invention is not limited thereto, and when the third connection pad 380 is not formed on the upper portion of the first redistribution structure 200 , in step S400 , at least a portion of the first redistribution pattern 210 overlaps in the vertical direction. This may be a step of forming the first through hole H1 in a portion of the first molding layer 400 .

예시적인 실시예에서, 관통 홀(H1)은 레이저 드릴링 공정으로 형성될 수 있다. 다만 관통 홀(H1)을 형성하는 방법은 이에 제한되지 않는다. 관통 홀(H1)은 하부로 갈수록 단면적이 좁아지는 테이퍼(tapered) 형상일 수 있다. 다만 이에 한정되지 않고, 관통 홀(H1)은 수직 방향으로 단면적이 실질적으로 동일한 원기둥 형상일 수도 있다.In an exemplary embodiment, the through hole H1 may be formed by a laser drilling process. However, the method of forming the through hole H1 is not limited thereto. The through hole H1 may have a tapered shape in which a cross-sectional area becomes narrower toward a lower portion. However, the present invention is not limited thereto, and the through hole H1 may have a cylindrical shape having substantially the same cross-sectional area in the vertical direction.

도 5 및 도 10을 참조할 때, 본 개시의 반도체 패키지(3)의 제조 방법(S10)은 제1 몰딩 층(400)에 제2 관통 전극(430)을 형성하는 단계(S500)를 포함할 수 있다.5 and 10 , the manufacturing method ( S10 ) of the semiconductor package 3 of the present disclosure may include the step ( S500 ) of forming the second through electrode 430 in the first molding layer 400 . can

예시적인 실시예에서, S500 단계는, 관통 홀(H1)을 전도성 물질로 채워 제2 관통 전극(430)을 형성하는 단계일 수 있다. 제2 관통 전극(430)은 기둥 형상으로 형성될 수 있다.In an exemplary embodiment, step S500 may be a step of forming the second through electrode 430 by filling the through hole H1 with a conductive material. The second through electrode 430 may be formed in a column shape.

보다 구체적으로, 제2 관통 전극(430)을 형성하는 단계는 제2 관통 전극(430)의 기둥 형상의 표면에 형성되는 배리어 막을 형성하는 단계 및 상기 배리어 막 내부를 채우는 매립 도전층을 형성하는 단계를 포함할 수 있다.More specifically, the forming of the second through electrode 430 may include forming a barrier film formed on the columnar surface of the second through electrode 430 and forming a buried conductive layer filling the inside of the barrier film. may include.

또한, 제2 관통 전극(430)이 형성된 이후에, 제2 관통 전극(430)과 맞닿는 제4 연결 패드(440)를 형성하는 단계가 수행될 수 있다. 제4 연결 패드(440)는 후술할 제2 재배선 구조물(700)의 제2 재배선 패턴(710)의 일부와 맞닿을 수 있다.Also, after the second through electrode 430 is formed, the step of forming the fourth connection pad 440 in contact with the second through electrode 430 may be performed. The fourth connection pad 440 may contact a portion of the second redistribution pattern 710 of a second redistribution structure 700 to be described later.

도 5 및 도 11을 참조할 때, 본 개시의 반도체 패키지(3)의 제조 방법(S10)은 제1 몰딩 층(400) 상에 제2 재배선 구조물(700)을 형성하는 단계(S600)를 포함할 수 있다.5 and 11 , the manufacturing method ( S10 ) of the semiconductor package 3 of the present disclosure includes the step ( S600 ) of forming the second redistribution structure 700 on the first molding layer 400 . may include

S600 단계는, 제1 몰딩 층(400) 상에 제2 재배선 패턴(710) 및 제2 절연 패턴(720)을 형성하는 단계일 수 있다. S600 단계는 제2 재배선 패턴(710)의 일부를 제4 연결 패드(440)와 연결시키는 단계를 포함할 수 있다. 또한, S600 단계는 제2 재배선 패턴(710)을 둘러싸는 제2 절연 패턴(720)을 형성하는 단계를 포함할 수 있다.Step S600 may be a step of forming the second redistribution pattern 710 and the second insulating pattern 720 on the first molding layer 400 . Operation S600 may include connecting a portion of the second redistribution pattern 710 to the fourth connection pad 440 . In addition, operation S600 may include forming a second insulating pattern 720 surrounding the second redistribution pattern 710 .

S600 단계는, 제2 재배선 구조물(700) 상에 제5 연결 패드(750)를 형성하는 단계를 포함할 수 있다. 제5 연결 패드(750)는 제2 재배선 구조물(700)의 제2 재배선 패턴(710)의 일부와 연결될 수 있다. 또한, 제5 연결 패드(750)의 일 면은 노출될 수 있다.Operation S600 may include forming a fifth connection pad 750 on the second redistribution structure 700 . The fifth connection pad 750 may be connected to a portion of the second redistribution pattern 710 of the second redistribution structure 700 . Also, one surface of the fifth connection pad 750 may be exposed.

도 5 및 도 12를 참조할 때, 본 개시의 반도체 패키지(3)의 제조 방법(S10)은 상부 반도체 패키지(20)를 탑재하는 단계(S700)를 포함할 수 있다.5 and 12 , the manufacturing method ( S10 ) of the semiconductor package 3 of the present disclosure may include a step ( S700 ) of mounting the upper semiconductor package 20 .

S700 단계는 상부 반도체 패키지(20)를 제2 재배선 구조물(700) 상에 탑재하는 단계일 수 있다. 보다 구체적으로, S700 단계는, 상부 반도체 패키지(20)의 패키지 연결 단자(80)를 제2 재배선 구조물(700) 상의 제5 연결 패드(750)에 부착시키는 단계를 포함할 수 있다.Step S700 may be a step of mounting the upper semiconductor package 20 on the second redistribution structure 700 . More specifically, operation S700 may include attaching the package connection terminal 80 of the upper semiconductor package 20 to the fifth connection pad 750 on the second redistribution structure 700 .

상부 반도체 패키지(20)의 제3 반도체 칩(500)은 제2 패키지 기판(70), 패키지 연결 단자(80), 제2 재배선 구조물(700), 제2 관통 전극(430), 제1 재배선 구조물(200), 제1 관통 전극(140), 및 제3 재배선 구조물(800)을 순차적으로 거쳐 외부 연결 단자(60)와 전기적으로 연결될 수 있다.The third semiconductor chip 500 of the upper semiconductor package 20 includes the second package substrate 70 , the package connection terminal 80 , the second redistribution structure 700 , the second through electrode 430 , and the first cultivation. The wire structure 200 , the first through electrode 140 , and the third redistribution structure 800 may be sequentially connected to the external connection terminal 60 .

도 5 및 도 13을 참조할 때, 본 개시의 반도체 패키지(3)의 제조 방법(S10)은 외부 연결 단자(60)를 형성하는 단계(S800)를 포함할 수 있다.5 and 13 , the method of manufacturing the semiconductor package 3 according to the present disclosure ( S10 ) may include forming the external connection terminal 60 ( S800 ).

S800 단계는, 제3 지지 기판(1030)을 제거하는 단계를 포함할 수 있다. 또한, S800 단계는 제3 재배선 구조물(800)에 형성된 제6 연결 패드(850)에 외부 연결 단자(60)를 부착시키는 단계를 포함할 수 있다.Step S800 may include removing the third support substrate 1030 . In addition, operation S800 may include attaching the external connection terminal 60 to the sixth connection pad 850 formed on the third redistribution structure 800 .

예시적인 실시예에서, 외부 연결 단자(60)는 솔더볼 또는 범프일 수 있다. S800 단계는, 솔더 볼 어태치 공정을 통해 외부 연결 단자(60)를 제6 연결 패드(850)에 위치시키는 단계를 포함할 수 있다. 또한, S800 단계는, 리플로우 공정을 통해 외부 연결 단자(60)를 용융시켜 제6 연결 패드(850)에 부착시키는 단계를 포함할 수 있다.In an exemplary embodiment, the external connection terminal 60 may be a solder ball or a bump. Step S800 may include positioning the external connection terminal 60 on the sixth connection pad 850 through a solder ball attach process. In addition, step S800 may include melting the external connection terminal 60 through a reflow process and attaching it to the sixth connection pad 850 .

이상에서 설명한 본 개시의 기술적 사상은 전술한 실시예들 및 첨부된 도면들에 한정되지 않는다. 또한 본 개시의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The technical spirit of the present disclosure described above is not limited to the above-described embodiments and the accompanying drawings. In addition, it will be apparent to those of ordinary skill in the art to which the present disclosure pertains that various substitutions, modifications, and changes are possible within the scope without departing from the technical spirit of the present disclosure.

Claims (10)

상부 반도체 패키지 및 하부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지의 상기 하부 반도체 패키지로서,
제1 반도체 칩으로서, 제1 반도체 기판; 상기 제1 반도체 기판의 하부에 형성된 제1 활성 층; 상기 제1 활성 층의 하부에 있는 제1 칩 패드; 및 상기 제1 반도체 기판을 관통하고, 상기 제1 칩 패드와 연결된 제1 관통 전극;을 포함하는 상기 제1 반도체 칩;
상기 제1 반도체 칩 상의 제1 재배선 구조물로서, 상기 제1 관통 전극과 연결된 제1 재배선 패턴; 및 상기 제1 재배선 패턴을 감싸는 제1 절연 패턴;을 포함하는 상기 제1 재배선 구조물;
상기 제1 재배선 구조물 상에 탑재되고, 상기 제1 재배선 패턴과 연결되는 제2 반도체 칩으로서, 제2 반도체 기판; 상기 제2 반도체 기판의 하부에 형성된 제2 활성 층; 및 상기 제2 활성 층의 하부에 있는 제2 칩 패드;를 포함하는 상기 제2 반도체 칩; 및
상기 제1 반도체 칩, 상기 제1 재배선 구조물, 및 상기 제2 반도체 칩을 둘러싸고, 상기 제1 재배선 구조물의 일부를 노출시키는 관통 홀을 가지는 몰딩 층;
을 포함하는 반도체 패키지.The lower semiconductor package of a package-on-package type semiconductor package including an upper semiconductor package and a lower semiconductor package,
A first semiconductor chip comprising: a first semiconductor substrate; a first active layer formed under the first semiconductor substrate; a first chip pad under the first active layer; and a first through electrode passing through the first semiconductor substrate and connected to the first chip pad;
A first redistribution structure on the first semiconductor chip, comprising: a first redistribution pattern connected to the first through electrode; and a first insulating pattern surrounding the first redistribution pattern;
A second semiconductor chip mounted on the first redistribution structure and connected to the first redistribution pattern, comprising: a second semiconductor substrate; a second active layer formed under the second semiconductor substrate; and a second chip pad under the second active layer; and
a molding layer surrounding the first semiconductor chip, the first redistribution structure, and the second semiconductor chip, the molding layer having a through hole exposing a portion of the first redistribution structure;
A semiconductor package comprising a. 제1 항에 있어서,
상기 제2 반도체 칩과 수직 방향으로 중첩되지 않는 상기 제1 재배선 구조물의 상부에 있고, 상기 제1 재배선 패턴의 일부와 연결된 연결 패드;
를 포함하고,
상기 관통 홀은,
상기 연결 패드와 수직 방향으로 중첩된 상기 몰딩 층에 형성되어, 상기 연결 패드를 노출시키는 것을 특징으로 하는 반도체 패키지.According to claim 1,
a connection pad disposed on the first redistribution structure that does not vertically overlap the second semiconductor chip and connected to a portion of the first redistribution pattern;
including,
The through hole is
The semiconductor package of claim 1, wherein the molding layer is formed on the molding layer overlapping the connection pad in a vertical direction to expose the connection pad. 제1 항에 있어서,
상기 몰딩 층 상의 인터포저로서, 인터포저 기판; 및 상기 인터포저 기판의 하부에 있고, 상기 몰딩 층의 상기 관통 홀 내에서 상기 제1 재배선 패턴과 전기적으로 연결되는 인터포저 연결 단자;를 포함하는 상기 인터포저;
를 더 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 1,
An interposer on the molding layer, comprising: an interposer substrate; and an interposer connection terminal located under the interposer substrate and electrically connected to the first redistribution pattern in the through hole of the molding layer;
A semiconductor package further comprising a. 제1 항에 있어서,
상기 관통 홀에 위치하고, 상기 제1 재배선 패턴의 일부와 연결된 제2 관통 전극; 및
상기 몰딩 층 상의 제2 재배선 구조물로서, 상기 제2 관통 전극과 연결된 제2 재배선 패턴; 및 상기 제2 재배선 패턴을 감싸는 제2 절연 패턴;을 포함하는 상기 제2 재배선 구조물;
을 더 포함하는 것을 특징으로 하는 반도체 패키지.According to claim 1,
a second through electrode positioned in the through hole and connected to a portion of the first redistribution pattern; and
a second redistribution structure on the molding layer, comprising: a second redistribution pattern connected to the second through electrode; and a second insulating pattern surrounding the second redistribution pattern;
A semiconductor package further comprising a. 제4 항에 있어서,
상기 제1 반도체 칩의 하부에 있는 제3 재배선 구조물로서, 상기 제1 반도체 칩의 상기 제1 칩 패드와 연결되는 제3 재배선 패턴; 및 상기 제3 재배선 패턴을 감싸는 제3 절연 패턴;을 포함하는 상기 제3 재배선 구조물;
을 더 포함하는 것을 특징으로 하는 반도체 패키지.5. The method of claim 4,
a third redistribution structure under the first semiconductor chip, comprising: a third redistribution pattern connected to the first chip pad of the first semiconductor chip; and a third insulating pattern surrounding the third redistribution pattern;
A semiconductor package further comprising a. 제4 항에 있어서,
상기 제1 반도체 칩의 하부에 있고, 제1 기판 패드가 형성된 패키지 기판;
을 더 포함하고,
상기 제1 반도체 칩은,
상기 제1 칩 패드 및 상기 제1 기판 패드 사이에 개재된 제1 칩 연결 단자;
를 더 포함하는 것을 특징으로 하는 반도체 패키지.5. The method of claim 4,
a package substrate disposed under the first semiconductor chip and having a first substrate pad formed thereon;
further comprising,
The first semiconductor chip,
a first chip connection terminal interposed between the first chip pad and the first substrate pad;
A semiconductor package further comprising a. 제1 항에 있어서,
상기 몰딩 층의 상면과 상기 제2 반도체 칩의 상면은 동일한 레벨인 것을 특징으로 하는 반도체 패키지.According to claim 1,
A top surface of the molding layer and a top surface of the second semiconductor chip are at the same level. 제1 항에 있어서,
상기 제1 반도체 칩의 제1 활성 면 및 상기 제2 반도체 칩의 제2 활성 면은 아래 방향을 향하고,
상기 제2 반도체 칩의 수평 방향의 길이는, 상기 제1 반도체 칩의 수평 방향의 길이보다 작은 것을 특징으로 하는 반도체 패키지.According to claim 1,
a first active surface of the first semiconductor chip and a second active surface of the second semiconductor chip face downward;
A length in a horizontal direction of the second semiconductor chip is smaller than a length in a horizontal direction of the first semiconductor chip. 하부 반도체 패키지 및 상부 반도체 패키지를 포함하는 패키지 온 패키지 타입의 반도체 패키지로서,
상기 하부 반도체 패키지는,
제1 반도체 칩으로서, 제1 반도체 기판; 상기 제1 반도체 기판의 하부에 형성된 제1 활성 층; 상기 제1 활성 층의 하부에 있는 제1 칩 패드; 및 상기 제1 반도체 기판을 관통하고, 상기 제1 활성 층과 연결된 제1 관통 전극;을 포함하는 상기 제1 반도체 칩;
상기 제1 반도체 칩 상의 제1 재배선 구조물로서, 상기 제1 관통 전극과 연결된 제1 재배선 패턴; 및 상기 제1 재배선 패턴을 감싸는 절연 패턴;을 포함하는 상기 제1 재배선 구조물;
상기 제1 재배선 구조물 상에 탑재되고, 상기 제1 재배선 패턴과 연결되는 제2 반도체 칩으로서, 제2 반도체 기판; 상기 제2 반도체 기판의 하부에 형성된 제2 활성 층; 및 상기 제2 활성 층의 하부에 잇는 제2 칩 패드;를 포함하는 상기 제2 반도체 칩;
상기 제1 반도체 칩, 상기 제1 재배선 구조물, 및 상기 제2 반도체 칩을 둘러싸고, 상기 제1 재배선 패턴의 일부를 노출시키는 관통 홀을 가지는 몰딩 층;
상기 관통 홀에 위치하고, 상기 제1 재배선 패턴과 연결된 제2 관통 전극; 및
상기 몰딩 층 상의 제2 재배선 구조물로서, 상기 제2 관통 전극과 연결된 제2 재배선 패턴; 및 상기 제2 재배선 패턴을 감싸는 제2 절연 패턴;을 포함하는 상기 제2 재배선 구조물;
을 포함하고,
상기 상부 반도체 패키지는,
제3 반도체 칩;
상기 제2 재배선 구조물 상에 탑재되고, 상기 제3 반도체 칩을 상기 제2 재배선 패턴과 연결시키도록 구성된 패키지 기판;
을 포함하는 것을 특징으로 하는 반도체 패키지.A package-on-package type semiconductor package including a lower semiconductor package and an upper semiconductor package, comprising:
The lower semiconductor package,
A first semiconductor chip comprising: a first semiconductor substrate; a first active layer formed under the first semiconductor substrate; a first chip pad under the first active layer; and a first through electrode passing through the first semiconductor substrate and connected to the first active layer;
A first redistribution structure on the first semiconductor chip, comprising: a first redistribution pattern connected to the first through electrode; and an insulating pattern surrounding the first redistribution pattern;
A second semiconductor chip mounted on the first redistribution structure and connected to the first redistribution pattern, comprising: a second semiconductor substrate; a second active layer formed under the second semiconductor substrate; and a second chip pad disposed under the second active layer;
a molding layer surrounding the first semiconductor chip, the first redistribution structure, and the second semiconductor chip and having a through hole exposing a portion of the first redistribution pattern;
a second through electrode positioned in the through hole and connected to the first redistribution pattern; and
a second redistribution structure on the molding layer, comprising: a second redistribution pattern connected to the second through electrode; and a second insulating pattern surrounding the second redistribution pattern;
including,
The upper semiconductor package,
a third semiconductor chip;
a package substrate mounted on the second redistribution structure and configured to connect the third semiconductor chip to the second redistribution pattern;
A semiconductor package comprising a. 제9 항에 있어서,
상기 하부 반도체 패키지는,
상기 제1 반도체 칩의 하부에 있는 제3 재배선 구조물로서, 상기 제1 반도체 칩의 상기 제1 칩 패드와 연결되는 제3 재배선 패턴; 및 상기 제3 재배선 패턴을 감싸는 제3 절연 패턴;을 포함하는 상기 제3 재배선 구조물;
을 더 포함하는 것을 특징으로 하는 반도체 패키지.10. The method of claim 9,
The lower semiconductor package,
a third redistribution structure under the first semiconductor chip, comprising: a third redistribution pattern connected to the first chip pad of the first semiconductor chip; and a third insulating pattern surrounding the third redistribution pattern;
A semiconductor package further comprising a.
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