KR20190100608A - 메모리 모듈 및 이를 구비하는 메모리 시스템 - Google Patents

메모리 모듈 및 이를 구비하는 메모리 시스템 Download PDF

Info

Publication number
KR20190100608A
KR20190100608A KR1020180020372A KR20180020372A KR20190100608A KR 20190100608 A KR20190100608 A KR 20190100608A KR 1020180020372 A KR1020180020372 A KR 1020180020372A KR 20180020372 A KR20180020372 A KR 20180020372A KR 20190100608 A KR20190100608 A KR 20190100608A
Authority
KR
South Korea
Prior art keywords
data via
data
wing
disposed
vias
Prior art date
Application number
KR1020180020372A
Other languages
English (en)
Other versions
KR102064873B1 (ko
Inventor
김동엽
이재준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180020372A priority Critical patent/KR102064873B1/ko
Priority to US16/050,134 priority patent/US10622029B2/en
Priority to CN201811493558.2A priority patent/CN110175137B/zh
Publication of KR20190100608A publication Critical patent/KR20190100608A/ko
Application granted granted Critical
Publication of KR102064873B1 publication Critical patent/KR102064873B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H01L27/108—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/04—Supports for storage elements, e.g. memory modules; Mounting or fixing of storage elements on such supports
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/115—Via connections; Lands around holes or via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/366—Assembling printed circuits with other printed circuits substantially perpendicularly to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10159—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

본 발명은 메모리 모듈을 개시한다. 메모리 모듈은 제1 데이터를 전송하는 제1 데이터 비아, 제2 데이터를 전송하는 제2 데이터 비아, 및 제1 및 제2 데이터 비아들을 각각 구비하는 복수개의 층들을 포함하는 모듈 보드; 및 모듈 보드의 적어도 하나의 외부 면에 배치되는 복수개의 반도체 메모리 장치들을 포함한다. 제1 및 제2 데이터는 외부의 서로 인접하게 배치된 제1 및 제2 데이터 라인들을 통하여 전송되고, 제1 및 제2 데이터 비아들은 복수개의 층들을 관통하도록 형성되고, 복수개의 층들은 서로 인접하게 배치된 제1 층 및 제2 층을 포함하고, 모듈 보드는 제1 층에 제1 데이터 비아로부터 제2 데이터 비아로 신장되나 제2 데이터 비아에 연결되지 않게 배치된 제1 데이터 비아 날개를 포함하고, 제2 층에 제2 데이터 비아로부터 제1 데이터 비아로 신장되나 제1 데이터 비아에 연결되지 않고 제1 데이터 비아 날개와 중첩되게 배치된 제7 데이터 비아 날개를 포함할 수 있다.

Description

메모리 모듈 및 이를 구비하는 메모리 시스템 {MEMORY MODULE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 메모리 모듈 및 이를 구비하는 메모리 시스템에 관한 것이다.
메모리 시스템은 메인 보드 상에 배치된 제어부 및 메모리 모듈을 포함할 수 있다. 제어부와 메모리 모듈은 메인 보드 상에 서로 인접하게 배치된 데이터 라인들을 통하여 데이터를 송수신할 수 있다. 인접하게 배치된 데이터 라인들을 통해 동일한 데이터가 전송될 때(이븐 모드(even mode) 시)의 데이터 전송 속도가 서로 다른 데이터가 전송될 때(오드 모드(odd mode) 시)의 데이터 전송 속도 보다 느려지게 된다. 이에 따라, 데이터 라인들을 통하여 전송되는 데이터 사이에 데이터 전송 속도 차이가 발생하여 신호 무결성이 나빠지게 된다.
본 개시에 따른 실시예들의 과제는 외부의 데이터 라인들을 통하여 전송되는 데이터 사이의 데이터 전송 속도 차이를 줄일 수 있는 메모리 모듈, 및 이를 구비하는 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 메모리 모듈은 제1 데이터를 전송하는 제1 데이터 비아; 제2 데이터를 전송하는 제2 데이터 비아; 및 상기 제1 및 제2 데이터 비아들을 각각 구비하는 복수개의 층들을 포함하는 모듈 보드; 및 상기 모듈 보드의 적어도 하나의 외부 면에 배치되는 복수개의 반도체 메모리 장치들을 포함하고, 상기 제1 및 제2 데이터는 외부의 서로 인접하게 배치된 제1 및 제2 데이터 라인들을 통하여 전송되고, 상기 제1 및 제2 데이터 비아들은 상기 복수개의 층들을 관통하도록 형성되고, 상기 복수개의 층들은 서로 인접하게 배치된 제1 층 및 제2 층을 포함하고, 상기 모듈 보드는 상기 제1 층에 상기 제1 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 제1 데이터 비아 날개를 포함하고, 상기 제2 층에 상기 제2 데이터 비아로부터 상기 제1 데이터 비아로 신장되나 상기 제1 데이터 비아에 연결되지 않고 상기 제1 데이터 비아 날개와 중첩되게 배치된 제7 데이터 비아 날개를 포함할 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 제어부; 메모리 모듈; 및 상기 제어부와 상기 메모리 모듈 사이에 연결되어 제1 및 제2 데이터를 전송하는 제1 및 제2 데이터 라인들이 인접하게 배치되는 메인 보드를 포함하고, 상기 메모리 모듈은 상기 제1 데이터를 전송하는 제1 데이터 비아, 상기 제2 데이터를 전송하는 제2 데이터 비아, 및 상기 제1 및 제2 데이터 비아들을 각각 구비하는 복수개의 층들을 포함하는 모듈 보드; 및 상기 모듈 보드의 적어도 하나의 외부 면에 배치되는 복수개의 반도체 메모리 장치들을 포함하고, 상기 제1 및 제2 데이터 비아들은 상기 복수개의 층들을 관통하도록 형성되고, 상기 복수개의 층들은 서로 인접하게 배치된 제1 층 및 제2 층을 포함하고, 상기 모듈 보드는 상기 제1 층에 상기 제1 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 제1 데이터 비아 날개를 포함하고, 상기 제2 층에 상기 제2 데이터 비아로부터 상기 제1 데이터 비아로 신장되나 상기 제1 데이터 비아에 연결되지 않고 상기 제1 데이터 비아 날개와 중첩되게 배치된 제7 데이터 비아 날개를 포함할 수 있다.
본 개시에 따른 실시예들에 따르면, 메모리 모듈 및 메모리 시스템은 인접하게 배치된 데이터 라인들에 대응하는 모듈 보드에 형성된 데이터 비아들 사이에 커플링 캐패시터들을 형성하여, 인접하게 배치된 데이터 라인들이 서로 다른 데이터를 전송할 때의 데이터 전송 속도와 인접하게 배치된 데이터 라인들이 동일한 데이터를 전송할 때의 데이터 전송 속도 사이의 차이를 줄임으로써 신호 무결성이 개선될 수 있다.
도 1은 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 도면이다.
도 2a, b는 본 개시의 실시예에 따른 메모리 모듈의 상부 면과 하부 면의 배치를 나타내는 도면들이다.
도 3은 본 개시의 실시예에 따른 메모리 모듈의 모듈 보드의 상부 면의 단자들, 라인들, 및 비아들의 배치를 나타내는 도면이다.
도 4는 본 개시의 실시예에 따른 메모리 모듈의 모듈 보드의 하부 면의 단자들, 라인들, 및 비아들의 배치를 나타내는 도면이다.
도 5는 본 개시의 실시예에 따른 메모리 모듈의 모듈 보드의 데이터 비아들의 배치를 나타내는 도면이다.
도 6은 도 5에 도시된 메모리 모듈의 모듈 보드의 상부 면을 바라 본 투시도이다.
도 7은 본 개시의 실시예에 따른 메모리 모듈의 모듈 보드의 데이터 비아들의 배치를 나타내는 도면이다.
도 8은 도 7에 도시된 메모리 모듈의 모듈 보드의 상부 면을 바라 본 투시도이다.
도 9는 본 개시의 실시예에 따른 메모리 모듈의 모듈 보드의 상부 면의 배치를 나타내는 도면이다.
도 10은 본 개시의 실시예에 따른 메모리 모듈의 모듈 보드의 하부 면의 배치를 나타내는 도면이다.
도 11은 본 개시의 실시예에 따른 메모리 모듈의 모듈 보드의 데이터 비아들의 배치를 나타내는 도면이다.
도 12는 도 11에 도시된 메모리 모듈의 모듈 보드의 상부 면을 바라 본 투시도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 메모리 모듈 및 이를 구비하는 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 도면으로, 메모리 시스템(100)은 제어부(10) 및 메모리 모듈(20)을 포함할 수 있다. 메모리 모듈(20)은 모듈 보드(21), 모듈 보드(21)의 상부 면(21-1)에 배치된 반도체 메모리 장치들(M11 ~ M1n), 모듈 보드(21)의 하부 면(21-2)에 배치된 반도체 메모리 장치들(M21 ~ M2n)을 포함할 수 있다. 도 1과 달리, 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n)은 모듈 보드(21)의 상부 면(21-1)과 하부 면(21-2) 중 하나의 면에 배치될 수 있다. 또한, 메모리 시스템(100)은 제어부(10)와 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1) 사이에 연결된 클럭신호 라인(CKL), 제1 반전 칩 선택신호 라인(CSBL1), 제1, 제3, 제5, 및 제7 데이터 라인들(DQL4, DQL0, DQL6, DQL2), 및 제1 명령 및 어드레스 라인(CAL1), 및 제어부(10)와 메모리 모듈(20)의 모듈 보드(21)의 하부 면(21-2) 사이에 연결된 제2 반전 칩 선택신호 라인(CSBL2), 제2, 제4, 제6, 및 제8 데이터 라인들(DQL5, DQL1, DQL7, DQL3), 및 제2 명령 및 어드레스 라인(CAL2)이 배치된 메인 보드(30)을 포함할 수 있다. 클럭신호 라인(CKL)은 제어부(10)로부터 전송되는 클럭신호(CK)를 메모리 모듈(20)로 전송할 수 있다. 제1 반전 칩 선택신호 라인(CSBL1)은 제어부(10)로부터 전송되는 제1 반전 칩 선택신호(CSB1)를 반도체 메모리 장치들(M11 ~ M1n)로 전송할 수 있다. 제2 반전 칩 선택신호 라인(CSBL2)은 제어부(10)로부터 전송되는 제2 반전 칩 선택신호(CSB2)를 반도체 메모리 장치들(M21 ~ M2n)로 전송할 수 있다. 제1 내지 제8 데이터 라인들(DQL4, DQL5, DQL0, DQL1, DQL6, DQL7, DQL2, DQL3)은 제어부(10)와 반도체 메모리 장치(M11 또는 M21) 사이에 제1 내지 제8 데이터(DQ4, DQ5, DQ0, DQ1, DQ6, DQ7, DQ2, DQ3)를 전송할 수 있다. 제1 내지 제8 데이터 라인들(DQL4, DQL5, DQL0, DQL1, DQL6, DQL7, DQL2, DQL3)은 서로 인접하게 배치될 수 있다. 제1 내지 제8 데이터 라인들(DQL4, DQL5, DQL0, DQL1, DQL6, DQL7, DQL2, DQL3)은 제1 데이터 라인 그룹(DQLG1)일 수 있다. 제2 내지 제n 데이터 라인 그룹들(DQLG2 ~ DQLGn) 각각은 제1 데이터 라인 그룹(DQLG1)과 마찬가지로 8개의 데이터 라인들을 포함할 수 있으며, 8개의 데이터 라인들이 제1 데이터 라인 그룹(DQLG1)과 동일하게 배치될 수 있다. 제2 데이터 라인 그룹(DQLG1)은 제어부(10)와 반도체 메모리 장치(M12 또는 M22) 사이에 데이터를 전송하고, 제n 데이터 라인 그룹(DQLGn)은 제어부(10)와 반도체 메모리 장치(M1n 또는 M2n) 사이에 데이터를 전송할 수 있다. 즉, 각 데이터 라인 그룹은 제어부(10)와 해당 반도체 메모리 장치 사이에 데이터를 전송할 수 있다. 제1 명령 및 어드레스 라인들(CAL1) 및 제2 명령 및 어드레스 라인들(CAL2)은 제어부(10)로부터 전송되는 명령 및 어드레스(CA)의 일부인 제1 명령 및 어드레스(CA1) 및 일부를 제외한 나머지인 제2 명령 및 어드레스(CA2)를 전송할 수 있다. 제1 및 제2 명령 및 어드레스 라인들(CAL1, CAL2)을 통하여 전송되는 제1 및 제2 명령 및 어드레스들(CA1, CA2)은 반도체 메모리 장치들(M11 ~ M1n, M21 ~ M2n)로 전송될 수 있다. 메모리 모듈(20)은 언버퍼드 듀얼 인-라인 메모리 모듈(Unbuffered DualIn-line Memory Module: UDIMM), 풀리 버퍼드(Fully Buffered)DIMM(FBDIMM), 스몰 아웃라인(Small Outline)DIMM(SODIMM), 또는 레지스터드(Registered) DIMM(RDIMM)일 수 있다.
도 2a, b는 본 개시의 실시예에 따른 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)과 하부 면(21-2)의 배치를 나타내는 도면들로서, 메모리 모듈(20)이 288-핀 DDR4 UDIMM인 경우의 모듈 보드(21)의 상부 면(21-1)과 하부 면(21-2)의 배치를 나타내는 것이다.
도 1 및 도 2a를 참조하면, 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)에 8개의 반도체 메모리 장치들(M11 ~ M18)이 배치되고, 상부 면(21-1)의 일단에 144개의 핀들(단자들)이 배치될 수 있다. 상부 면(21-1)의 일단의 왼쪽으로부터 오른쪽으로 1번 핀(pin1)부터 144번 핀(pin144)이 배치되고, 3번 핀(pin3), 5번 핀(pin5), 10번 핀(pin10), 및 12번 핀(pin12)이 메인 보드(30)의 제1, 3, 5 및 제7 데이터 라인들(DQL4, DQL0, DQL6, DQL2)에 각각 연결될 수 있다.
도 2b를 참조하면, 메모리 모듈(20)의 모듈 보드(21)의 하부 면(21-2)에 8개의 반도체 메모리 장치들(M21 ~ M28)이 배치되고, 하부 면(21-2)의 일단에 144개의 핀들(단자들)이 배치될 수 있다. 하부 면(21-2)의 일단의 왼쪽으로부터 오른쪽으로 145번 핀(pin145)부터 288번 핀(pin288)이 배치되고, 148번 핀(pin148), 150번 핀(pin150), 155번 핀(pin155), 및 159번 핀(pin159)이 메인 보드(30)의 제2, 4, 6, 및 제8 데이터 라인들(DQL5, DQL1, DQL7, DQL3)에 각각 연결될 수 있다.
도 2a, b에 도시된 데이터 핀들 사이에 다른 신호 핀들 또는 파워 핀들이 배치될 수 있다. 도 2a, b에 도시된 핀 할당은 JEDEC에 의해서 표준화된 288-핀 DDR4 UDIMM의 핀 할당을 나타내는 것이다.
도 3은 본 개시의 실시예에 따른 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)의 배치를 나타내는 도면으로, 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1) (예를 들면, 모듈 보드(21)가 j개의 층으로 구성되는 경우에, 제1 층의 상부 면)에 제1 내지 제8 라인들(d41, d42, d01, d02, d61, d62, d21, d22), 제1, 제3, 제5, 및 제7 데이터 단자들(DQT4, DQT0, DQT6, DQT2), 제1 내지 제8 저항 단자들(rs41, rs42, rs01, rs02, rs61, rs62, rs21, rs22), 및 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)이 배치될 수 있다. 추가적으로, 제1 및 제2 저항 단자들(rs41, rs42) 사이, 제3 및 제4 저항 단자들(rs01, rs02) 사이, 제5 및 제6 저항 단자들(rs61, rs62) 사이, 및 제7 및 제8 저항 단자들(rs21, rs22) 사이에 제1 내지 제4 저항들(Rs4, Rs0, Rs6, Rs2)이 각각 연결될 수 있다.
도 3에서, 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)의 제1, 제3, 제5, 및 제7 데이터 단자들(DQT4, DQT0, DQT6, DQT2)의 배치는 도 2a에 도시된 것과 같이 JEDEC에 의해서 표준화된 배치를 가질 수 있다. 도시하지는 않았지만, 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)의 제1 및 제3 데이터 단자들(DQT4, DQT0) 사이 및 제5 및 제7 데이터 단자들(DQT6, DQT2) 사이에 접지전압 단자가 배치될 수 있고, 제3 및 제5 데이터 단자들(DQT0, DQT6) 사이에 다른 신호 또는 파워 단자들이 배치될 수 있다.
도 1, 2a, 및 3을 참조하면, 제1, 제3, 제5, 및 제7 데이터 단자들(DQT4, DQT0, DQT6, DQT2)의 일단에 제1, 제3, 제5, 및 제7 데이터 라인들(DQL4, DQL0, DQL6, DQL2)이 각각 연결될 수 있다. 제1, 제3, 제5, 및 제7 데이터 단자들(DQT4, DQT0, DQT6, DQT2)의 타단에 제1, 제3, 제5, 및 제7 라인들(d41, d01, d61, d21)의 일단들이 각각 연결될 수 있다. 제1, 제3, 제5, 및 제7 라인들(d41, d01, d61, d21)의 타단들에 제1, 제3, 제5, 및 제7 저항 단자들(rs41, rs01, rs61, rs21)이 각각 연결될 수 있다. 제1, 제3, 제5, 및 제7 저항 단자들(rs41, rs01, rs61, rs21)과 이격되는 위치에 제2, 제4, 제6, 및 제8 저항 단자들(rs42, rs02, rs62, rs22)이 각각 배치될 수 있다. 제1, 제3, 제5, 및 제7 저항 단자들(rs41, rs01, rs61, rs21)과 제2, 제4, 제6, 및 제8 저항 단자들(rs42, rs02, rs62, rs22) 사이에 임피던스 매칭을 위한 제1 내지 제4 저항들(Rs4, Rs0, Rs6, Rs2)이 각각 배치될 수 있다. 제2 및 제4 저항 단자들(rs42, rs02)과 이격되는 제1 데이터 비아 영역(DQVA1)에 제1 내지 제4 데이터 비아들(DQV4, DQV5, DQV0, DQV1)이 가로 방향으로 일렬로 배치될 수 있다. 제2 및 제4 저항 단자들(rs42, rs02)과 제1 및 제3 데이터 비아들(DQV4, DQV0)이 제2 및 제4 라인들(d42, d02)에 의해서 각각 연결될 수 있다. 마찬가지로, 제6 및 제8 저항 단자들(rs62, rs22)과 이격되는 제2 데이터 비아 영역(DQVA2)에 제5 내지 제8 데이터 비아들(DQV6, DQV7, DQV2, DQV3)이 가로 방향으로 일렬로 배치될 수 있다. 제6 및 제8 저항 단자들(rs62, rs22)과 제5 및 제7 데이터 비아들(DQV6, DQV2)이 제6 및 제8 라인들(d62, d22)에 의해서 각각 연결될 수 있다.
도 4는 본 개시의 실시예에 따른 메모리 모듈(20)의 모듈 보드(21)의 하부 면(21-2)의 배치를 나타내는 도면으로, 메모리 모듈(20)의 모듈 보드(21)의 하부 면(21-2)(예를 들면, 모듈 보드(21)가 j개의 층으로 구성되는 경우에, 제j 층의 하부 면)에 제2, 제4, 제6, 및 제8 데이터 단자들(DQT5, DQT1, DQT7, DQT3), 제9 내지 제16 라인들(d51, d52, d11, d12, d71, d72, d31, d32), 제9 내지 제16 저항 단자들(rs51, rs52, rs11, rs12, rs71, rs72, rs31, rs32), 제5 내지 제8 저항들(Rs5, Rs1, Rs7, Rs3), 및 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)이 배치될 수 있다.
도 4에서, 메모리 모듈(20)의 모듈 보드(21)의 하부 면(21-2)의 제2, 제4, 제6, 및 제8 데이터 단자들(DQT5, DQT1, DQT7, DQT3)의 배치는 도 2b에 도시된 것과 같이 JEDEC에 의해서 표준화된 배치를 가질 수 있다. 도시하지는 않았지만, 메모리 모듈(20)의 모듈 보드(21)의 하부 면(21-2)의 제2 및 제4 데이터 단자들(DQT5, DQT1) 사이 및 제6 및 제8 데이터 단자들(DQT7, DQT3) 사이에 접지전압 단자가 배치될 수 있고, 제4 및 제6 데이터 단자들(DQT1, DQT7) 사이에 다른 신호 또는 파워 단자들이 배치될 수 있다.
도 1, 2b, 및 4를 참조하면, 제2, 제4, 제6, 및 제8 데이터 단자들(DQT5, DQT1, DQT7, DQT3)의 일단에 제2, 제4, 제6, 및 제8 데이터 라인들(DQL5, DQL1, DQL7, DQL3)이 각각 연결되고, 타단에 제9, 제11, 제13, 및 제15 라인들(d51, d11, d71, d31)의 일단들이 각각 연결될 수 있다. 제9, 제11, 제13, 및 제15 라인들(d51, d11, d71, d31)의 타단들에 제9, 제11, 제13, 및 제15 저항 단자들(rs51, rs11, rs71, rs31)이 각각 연결될 수 있다. 제9, 제11, 제13, 및 제15 저항 단자들(rs51, rs11, rs71, rs31)과 이격되는 위치에 제10, 제12, 제14, 및 제16 저항 단자들(rs52, rs12, rs72, rs32)이 각각 배치될 수 있다. 제9, 제11, 제13, 및 제15 저항 단자들(rs51, rs11, rs71, rs31)과 제10, 제12, 제14, 및 제16 저항 단자들(rs52, rs12, rs72, rs32) 사이에 임피던스 매칭을 위한 제5, 제6, 제7, 및 제8 저항들(Rs5, Rs1, Rs7, Rs3)이 각각 배치될 수 있다. 제10 및 제12 저항 단자들(rs52, rs12)과 이격되는 제3 데이터 비아 영역(DQVA3)에 제1, 제2, 제3, 및 제4 데이터 비아들(DQV4, DQV5, DQV0, DQV1)이 가로 방향으로 일렬로 배치될 수 있다. 제10 및 제12 저항 단자들(rs52, rs12)과 제2 및 제4 데이터 비아들(DQV5, DQV1)이 제10 및 제12 라인들(d52, d12)에 의해서 각각 연결될 수 있다. 마찬가지로, 제14 및 제16 저항 단자들(rs72, rs32)과 이격되는 제4 데이터 비아 영역(DQVA4)에 제5, 제6, 제7, 및 제8 데이터 비아들(DQV6, DQV7, DQV2, DQV3)이 가로 방향으로 일렬로 배치될 수 있다. 제14 및 제16 저항 단자들(rs72, rs32)과 제6 및 제8 데이터 비아들(DQV7, DQV3)이 제14 및 제16 라인들(d72, d32)에 의해서 각각 연결될 수 있다.
도 3 및 도 4를 참조하면, 모듈 보드(21)의 상부 면(21-1)에 배치된 제1, 제3, 제5, 및 제7 데이터 단자들(DQT4, DQT0, DQT6, DQT2), 제1, 제3, 제5, 및 제7 저항 단자들(rs41, rs01, rs61, rs21), 제2, 제4, 제6, 및 제8 저항 단자들(rs42, rs02, rs62, rs22), 및 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)과 하부 면(21-2)에 배치된 제2, 제4, 제6, 및 제8 데이터 단자들(DQT5, DQT1, DQT7, DQT3), 제9, 제11, 제13, 및 제15 저항 단자들(rs51, rs11, rs71, rs31), 제10, 제12, 제14, 및 제16 저항 단자들(rs52, rs12, rs72, rs32), 및 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)은 서로 대응하는 위치에 배치될 수 있다.
도 5는 본 개시의 실시예에 따른 메모리 모듈(20)의 모듈 보드(21)의 데이터 비아들의 배치를 나타내는 도면으로, 모듈 보드(21)는 8개의 층들(L1 ~ L8)을 포함할 수 있다.
도 5를 참조하면, 제1 층(L1)의 상부 면은 상술한 도 3에 도시된 상부 면(21-1)의 배치를 가질 수 있고, 제8 층(L8)의 하부 면은 상술한 도 4에 도시된 하부 면(21-2)의 배치를 가질 수 있다. 모듈 보드(21)는 8개의 층들(L1 ~ L8) 각각에 형성된 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)을 포함할 수 있다. 각 층의 동일 위치에 형성된 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)의 내부는 도전성 물질로 채워져서 서로 연결될 수 있다. 8개의 층들(L1 ~ L8) 각각은 절연층일 수 있다. 또한, 제4 층(L4)에 배치된 제1, 제2, 및 제3 데이터 비아들(DQV4, DQV5, DQV0) 각각으로부터 인접한 제2, 제3, 및 제4 데이터 비아들(DQV5, DQV0, DQV1)로 신장되나 연결되지 않는 제1, 제2, 및 제3 데이터 비아 날개들(w4, w51, w01), 및 제5, 제6, 및 제7 데이터 비아들(DQV6, DQV7, DQV2) 각각으로부터 인접한 제6, 제7, 및 제8 데이터 비아들(DQV7, DQV2, DQV3)로 신장되나 연결되지 않는 제4, 제5, 및 제6 데이터 비아 날개들(w6, w71, w21)이 제4 층(L4)의 상부 면(또는, 하부 면)에 배치될 수 있다. 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)은 도전성 플레이트들로 형성될 수 있다.
제4 층(L4)에 인접한 제5 층(L5)에 형성된 제2, 제3, 및 제4 데이터 비아들((DQV5, DQV0, DQV1) 각각으로부터 인접한 제1, 제2, 및 제3 데이터 비아들(DQV4, DQV5, DQV0)로 신장되나 연결되지 않는 제7, 제8, 및 제9 데이터 비아 날개들(w52, w02, w1), 및 제6, 제7, 및 제8 데이터 비아들(DQV7, DQV2, DQV3) 각각으로부터 인접한 제5, 제6, 및 제7 데이터 비아들(DQV6, DQV7, DQV2)로 신장되나 연결되지 않는 제10, 제11, 및 제12 데이터 비아 날개들(w72, w22, w3)이 제5 층(L5)의 상부 면(또는, 하부 면)에 배치될 수 있다. 제7 내지 제12데이터 비아 날개들(w52, w02, w1, w72, w22, w3)은 도전성 플레이트들로 형성될 수 있다.
제4 층(L4)의 상부 면(또는, 하부 면)에 배치된 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)과 제5 층(L5)의 상부 면(또는, 하부 면)에 배치된 제7 내지 제12 데이터 비아 날개들(w6, w71, w21, w72, w22, w3)은 서로 중첩되게 배치될 수 있다. 서로 중첩되게 배치된 데이터 비아 날개들((w4, w52), (w51, w02), (w01, w1), (w6, w72), (w71, w22), (w21, w3))이 도전성 플레이트들이고, 도전성 플레이트들 사이에 절연층이 배치되어, 제1 커플링 캐패시터들이 형성될 수 있다.
도 1에 도시된 메인 보드(30)의 인접한 데이터 라인들((DQL4, DQL5), (DQL5, DQL0), (DQL0, DQL1), (DQL6, DQL7), (DQL7, DQL2), (DQL2, DQL3)) 사이에 서로 다른 레벨의 데이터가 전송되는 경우(오드 모드 시)의 데이터 전송 속도가 동일 레벨의 데이터가 전송되는 경우(이븐 모드 시)의 데이터 전송 속도에 비해서 빠를 수 있다. 이 경우, 서로 중첩되게 배치된 데이터 비아 날개들((w4, w52), (w51, w02), (w01, w1), (w6, w72), (w71, w22), (w21, w3)) 사이에 형성된 제1 커플링 캐패시터들은 메인 보드(30)의 인접한 데이터 라인들((DQL4, DQL5), (DQL5, DQL0), (DQL0, DQL1), (DQL6, DQL7), (DQL7, DQL2), (DQL2, DQL3))을 통하여 서로 다른 레벨의 데이터가 전송되는 경우(오드 모드 시)에 데이터 전송 속도를 지연함으로써, 서로 다른 레벨의 데이터가 전송되는 경우(오드 모드 시)와 동일 레벨의 데이터가 전송되는 경우(이븐 모드 시)의 데이터 전송 속도 차이를 감소할 수 있다. 이에 따라, 신호 무결성이 개선될 수 있다.
제6 층(L6)의 상부 면(또는, 하부 면)에도 제4 층(L4)의 상부 면(또는, 하부 면)에 배치된 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)과 동일한 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)이 배치되고, 제7 층(L7)의 상부 면(또는, 하부 면)에도 제5 층(L5)의 상부 면(또는, 하부 면)에 배치된 제7 내지 제12 데이터 비아 날개들(w52, w02, w1, w72, w22, w3)과 동일한 제7 내지 제12 데이터 비아 날개들(w52, w02, w1, w72, w22, w3)이 배치될 수 있다. 이에 따라, 제6 층(L6)과 제7 층(L7)에 서로 중첩되게 배치되는 데이터 비아 날개들((w4, w52), (w51, w02), (w01, w1), (w6, w72), (w71, w22), (w21, w3))이 도전성 플레이트들이고, 도전성 플레이트들 사이에 절연층이 배치되어 제2 커플링 캐패시터들이 형성될 수 있다. 또한, 서로 중첩되게 배치된 데이터 비아 날개들((w4, w6), (w51, w71), (w01, w21), (w6, w72), (w71, w22), (w21, w3)) 사이에 형성된 제2 커플링 캐패시터들은 제4 층(L4)와 제5 층(L5)에 서로 중첩되게 배치된 데이터 비아 날개들((w4, w6), (w51, w71), (w01, w21), (w6, w72), (w71, w22), (w21, w3)) 사이에 형성된 제1 커플링 캐패시터들과 병렬로 연결될 수 있다. 제1 커플링 캐패시터들 및 제2 커플링 캐패시터들은 양단에 배치된 데이터 비아 날개들에 서로 다른 레벨의 데이터가 전송되는 경우에 동작하며(데이터 전송 속도를 지연하며), 동일한 레벨의 데이터가 전송되는 경우에는 동작하지 않을 수 있다(데이터 전송 속도를 지연하지 않을 수 있다).
메인 보드(30)의 인접한 데이터 라인들((DQL4, DQL5), (DQL5, DQL0), (DQL0, DQL1), (DQL6, DQL7), (DQL7, DQL2), (DQL2, DQL3))을 통하여 서로 다른 레벨의 데이터가 전송되는 경우(오드 모드 시)에 제1 커플링 캐패시터들만을 구성할 때보다 제2 커플링 캐패시터들에 의해서 데이터 전송 속도를 추가적으로 지연함으로써, 서로 다른 레벨의 데이터가 전송되는 경우(오드 모드 시)와 동일 레벨의 데이터가 전송되는 경우(이븐 모드 시)의 데이터 전송 속도 차이가 추가적으로 감소될 수 있다. 이에 따라, 신호 무결성이 개선될 수 있다.
도 6은 도 5에 도시된 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)을 바라 본 투시도로서, 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)과 제7 내지 제12 데이터 비아 날개들(w52, w02, w1, w72, w22, w3)이 서로 중첩되게 배치될 수 있다. 또한, 상술한 바와 같이, 제1 내지 제3 데이터 비아 날개들(w4, w51, w01)이 일렬로 배치되고, 제4 내지 제6 데이터 비아 날개들(w6, w71, w21)이 일렬로 배치될 수 있다. 제7 내지 제9 데이터 비아 날개들(w52, w02, w1)이 일렬로 배치되고, 제10 내지 제12 데이터 비아 날개들(w72, w22, w3)이 일렬로 배치될 수 있다.
도 7은 본 개시의 실시예에 따른 메모리 모듈(20)의 모듈 보드(21)의 데이터 비아들의 배치를 나타내는 도면으로, 도 7에 도시된 데이터 비아들의 배치는 도 5에 도시된 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)의 배치와 동일할 수 있다. 또한, 제2, 제5, 제8, 및 제11 데이터 비아 날개들의 배치는 도 5에 도시된 제2, 제5, 제8, 및 제11 데이터 비아 날개들 (w51, w02, w71, w22)의 배치와 동일할 수 있다. 다만, 제1, 제3, 제4, 제6 데이터 비아 날개들(w4, w01, w72, w6)이 제4 층(L4) 및 제6 층(L6)이 아닌 제5 층(L5) 및 제7 층(L7)에 배치되고, 제7, 제9, 제10, 제12 데이터 비아 날개들(w4, w1, w72, w3)이 제5 층(L5) 및 제7 층(L7)이 아닌 제4 층(L4) 및 제6 층(L6)에 배치되는 것이 상이할 수 있다. 이 경우, 제7 및 제2 데이터 비아 날개들(w52, w51)이 일체로 형성되고, 제8 및 제3 데이터 비아 날개들(w02, w01)이 일체로 형성되고, 제 10 및 제5 데이터 비아 날개들(w72, w71)이 일체로 형성되고, 제11 및 제6 데이터 비아 날개들(w22, w21)이 일체로 형성될 수 있다.
도 8은 도 7에 도시된 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)을 바라 본 투시도로서, 제7, 제2, 제9, 제10, 제5, 제12 데이터 비아 날개들(w52, w51, w1, w72, w71, w3)과 제1, 제8, 제3, 제4, 제11, 제6 데이터 비아 날개들(w4, w02, w01, w6, w22, w21)이 서로 중첩되게 배치될 수 있다. 또한, 상술한 바와 같이, 제7, 제2, 제9 데이터 비아 날개들(w52, w51, w1)이 일렬로 배치되고, 제10, 제5, 제12 데이터 비아 날개들(w72, w71, w3)이 일렬로 배치될 수 있다. 제1, 제8, 제3 데이터 비아 날개들(w4, w02, w01)이 일렬로 배치되고, 제4, 제11, 제6 데이터 비아 날개들(w6, w22, w21)이 일렬로 배치될 수 있다.
도 9는 본 개시의 실시예에 따른 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)의 배치를 나타내는 도면으로, 도 3에 도시된 상부 면(21-1)의 배치와 유사한 배치를 가지나, 제1 데이터 비아 영역(DQVR1) 및 제2 데이터 비아 영역(DQVR2) 각각에 배치되는 제1 내지 제4 데이터 비아들(DQV4, DQV5, DQV0, DQV1)과 제5 내지 제8 데이터 비아들(DQV6, DQV7, DQV2, DQV3)이 2개씩 2행으로 배치될 수 있다. 즉, 제1 및 제3 데이터 비아들(DQV4, DQV0)이 제1 데이터 비아 영역(DQVR1)의 상부에 배치되고 제2 및 제4 데이터 비아들(DQV5, DQV1)이 제1 데이터 비아 영역(DQVR1)의 하부에 배치될 수 있다. 제5 및 제7 데이터 비아들(DQV6, DQV2)이 제2 데이터 비아 영역(DQVR2)의 상부에 배치되고 제6 및 제8 데이터 비아들(DQV7, DQV3)이 제2 데이터 비아 영역(DQVR2)의 하부에 배치되는 것이 도 3에 도시된 상부 면(21-1)의 배치와 상이할 수 있다. 도시된 것과 달리, 제1 및 제2 데이터 비아들(DQV4, DQV5)이 제1 데이터 비아 영역(DQVR1)의 상부에 배치되고 제3 및 제4 데이터 비아들(DQVR0, DQVR1)이 제1 데이터 비아 영역(DQVR1)의 하부에 배치될 수도 있다. 마찬가지로, 제5 및 제6 데이터 비아들(DQV6, DQV7)이 제2 데이터 비아 영역(DQVR2)의 상부에 배치되고 제7 및 제8 데이터 비아들(DQV2, DQV3)이 제2 데이터 비아 영역(DQVR2)의 하부에 배치될 수도 있다.
도 10은 본 개시의 실시예에 따른 메모리 모듈(20)의 모듈 보드(21)의 하부 면(21-2)의 배치를 나타내는 도면으로, 도 4에 도시된 하부 면(21-2)의 배치와 유사한 배치를 가지나, 제3 데이터 비아 영역(DQVR3) 및 제4 데이터 비아 영역(DQVR4) 각각에 배치되는 제1 내지 제4 데이터 비아들(DQV4, DQV5, DQV0, DQV1)과 제5 내지 제8 데이터 비아들(DQV6, DQV7, DQV2, DQV3)의 배치가 상이할 수 있다. 제3 데이터 비아 영역(DQVR3) 및 제4 데이터 비아 영역(DQVR4) 각각에 배치되는 제1 내지 제4 데이터 비아들(DQV4, DQV5, DQV0, DQV1)과 제5 내지 제8 데이터 비아들(DQV6, DQV7, DQV2, DQV3)은 도 9의 제3 데이터 비아 영역(DQVR3) 및 제4 데이터 비아 영역(DQVR4) 각각에 배치되는 제1 내지 제4 데이터 비아들(DQV4, DQV5, DQV0, DQV1)과 제5 내지 제8 데이터 비아들(DQV6, DQV7, DQV2, DQV3)과 동일한 배치를 가질 수 있다. 도시된 것과 달리, 제1 및 제2 데이터 비아들(DQV4, DQV5)이 제3 데이터 비아 영역(DQVR3)의 상부에 배치되고 제3 및 제4 데이터 비아들(DQVR0, DQVR1)이 제3 데이터 비아 영역(DQVR3)의 하부에 배치될 수도 있다. 마찬가지로, 제5 및 제6 데이터 비아들(DQV6, DQV7)이 제4 데이터 비아 영역(DQVR4)의 상부에 배치되고 제7 및 제8 데이터 비아들(DQV2, DQV3)이 제4 데이터 비아 영역(DQVR4)의 하부에 배치될 수도 있다.
도 11은 본 개시의 실시예에 따른 메모리 모듈(20)의 모듈 보드(21)의 데이터 비아 영역의 배치를 나타내는 도면으로, 모듈 보드(21)는 8개의 층들(L1 ~ L8)을 포함할 수 있다.
도 11을 참조하면, 모듈 보드(21)의 제1 층(L1)의 상부 면(20-1)은 상술한 도 9의 배치를 가질 수 있고, 제8 층(L8)의 하부 면(20-2)는 상술한 도 10의 배치를 가질 수 있다. 도 5와 마찬가지로, 모듈 보드(21)는 8개의 층들(L1 ~ L8) 각각에 형성된 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)을 포함할 수 있다. 각 층의 동일 위치에 형성된 제1 내지 제8 데이터 비아들(DQV4, DQV5, DQV0, DQV1, DQV6, DQV7, DQV2, DQV3)의 내부는 도전성 물질로 채워져서 서로 연결될 수 있다. 도시하지는 않았지만, 8개의 층들(L1 ~ L8) 각각은 절연층일 수 있다. 제4 층(L4) 및 제6 층(L6)에 배치되는 제1, 제2, 제3, 제5, 제6, 및 제7 데이터 비아들(DQV4, DQV5, DQV0, DQV6, DQV7, DQV2)에 연결되는 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)은 인접한 제2, 제3, 제4, 제6, 제7, 및 제8 데이터 비아들(DQV5, DQV4, DQV1, DQV7, DQV2, DQV3)로 신장되나 연결되지 않을 수 있다. 또한, 제5 층(L5) 및 제7 층(L7)에 배치되는 제2, 제3, 제4, 제6, 제7, 및 제8 데이터 비아들(DQV5, DQV0, DQV1, DQV7, DQV2, DQV3)에 연결되는 제7 내지 제12 데이터 비아 날개들(w52, w02, w1, w72, w22, w3)은 인접한 제1, 제2, 제3, 제5, 제6, 및 제7 데이터 비아들(DQV4, DQV5, DQV0, DQV6, DQV7, DQV2)로 신장되나 연결되지 않을 수 있다.
제4 층(L4)(제6 층(L6))에 배치된 제1 내지 제3 데이터 비아 날개들(w4, w51, w01)과 제5 층(L5)(제7 층(L7))에 배치된 제7 내지 제9 데이터 비아 날개들(w52, w02, w1)은 지그재그 형태로 서로 중첩되게 배치된 도전성 플레이트들일 수 있다. 도전성 플레이트들 사이에 배치된 절연층에 의해 제1 커플링 캐패시터들이 형성될 수 있다. 제4 층(L4)(제6 층(L6))에 배치된 제4 내지 제6 데이터 비아 날개들(w6, w71, w21)과 제5 층(L5)(제7 층(L7))에 배치된 제10 내지 제12 데이터 비아 날개들(w71, w22, w3)은 지그재그 형태로 서로 중첩되게 배치된 도전성 플레이트들일 수 있다. 도전성 플레이트들 사이에 배치된 절연층에 의해 제2 커플링 캐패시터가 형성될 수 있다. 제1 커플링 캐패시터 및 제2 커플링 캐패시터는 서로 병렬로 연결될 수 있다.
메인 보드(30)의 인접한 데이터 라인들((DQL4, DQL5), (DQL5, DQL0), (DQL0, DQL1), (DQL6, DQL7), (DQL7, DQL2), (DQL2, DQL3))을 통하여 서로 다른 레벨의 데이터가 전송되는 경우(오드 모드 시)의 데이터 전송 속도가 동일 레벨의 데이터가 전송되는 경우(이븐 모드 시)의 데이터 전송 속도에 비해서 빠를 수 있다. 이 경우, 서로 중첩되게 배치된 데이터 비아 날개들((w4, w52), (w51, w02), (w01, w1), (w6, w72), (w71, w22), (w21, w3)) 사이에 형성된 제1 커플링 캐패시터들은 메인 보드(30)의 인접한 데이터 라인들((DQL4, DQL5), (DQL5, DQL0), (DQL0, DQL1), (DQL6, DQL7), (DQL7, DQL2), (DQL2, DQL3)) 사이에 서로 다른 레벨의 데이터가 전송되는 경우(오드 모드 시)에 데이터 전송 속도를 지연함으로써, 서로 다른 레벨의 데이터가 전송되는 경우(오드 모드 시)와 동일 레벨의 데이터가 전송되는 경우(이븐 모드 시)의 데이터 전송 속도 차이를 감소할 수 있다. 이에 따라, 신호 무결성이 개선될 수 있다.
도 12는 도 11에 도시된 메모리 모듈(20)의 모듈 보드(21)의 상부 면(21-1)을 바라 본 투시도로서, 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)과 제7 내지 제12 데이터 비아 날개들(w52, w02, w1, w72, w22, w3)이 서로 중첩되게 배치될 수 있다. 또한, 상술한 바와 같이, 제1 내지 제3 데이터 비아 날개들(w4, w51, w01)이 지그재그 형태, 제4 내지 제6 데이터 비아 날개들(w6, w71, w21)이 지그재그 형태로 배치될 수 있다. 또한, 제7 내지 제9 데이터 비아 날개들(w52, w02, w1)이 지그재그 형태로, 제10 내지 제12 데이터 비아 날개들(w72, w22, w3)이 지그재그 형태로 배치될 수 있다. 도 12에 도시된 것과 달리, 제1 내지 제3 데이터 비아 날개들(w4, w51, w01) 및 제7 내지 제9 데이터 비아 날개들(w52, w02, w1)의 지그재그 형태들의 방향과 제4 내지 제6 데이터 비아 날개들(w6, w71, w21)과 제10 내지 제12 데이터 비아 날개들(w72, w22, w3)의 지그재그 형태들의 방향이 서로 다를 수 있다. 예를 들면, 제6 및 제7 데이터 비아들(DQV7, DQV2)의 위치들이 서로 변경되고, 이에 따라, 제4 내지 제6 데이터 비아 날개들(w6, w71, w21)의 지그재그 형태들 및 제10 내지 제12 데이터 비아 날개들(w72, w22, 23)의 지그재그 형태들의 방향들이 변경될 수 있다.
도 5, 도 7, 및 11에 도시된 본 개시의 실시예들에 따르면, 제4 층(L4) 및 제5 층(L5)에 배치된 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)과 제7 내지 제12 데이터 비아 날개들(w52, w02, w1, w72, w22, w3) 사이에 형성된 제1 커플링 캐패시터들과 제6 층(L6) 및 제7 층(L7)에 배치된 제1 내지 제6 데이터 비아 날개들(w4, w51, w01, w6, w71, w21)과 제7 내지 제12 데이터 비아 날개들(w52, w02, w1, w72, w22, w3) 사이에 형성된 제2 커플링 캐패시터들이 모듈 보드(21)에 형성되어 데이터 전송 속도 차이를 감소하는 예를 상술하였다.
그러나, 제1 커플링 캐패시터들 만으로도 데이터 전송 속도 차이를 충분히 감소할 수 있다면, 제2 커플링 캐패시터들을 구성할 필요는 없다. 다른 예로서, 제1 커플링 캐패시터들 및 제2 커플링 캐패시터들로도 데이터 전송 속도 차이를 감소하는 것이 충분하지 않다면, 서로 다른 인접한 층들 (예를 들면, 제2 층(L2)과 제3 층(L2))에 추가적인 제3 커플링 캐패시터들을 형성할 수도 있다.
상술한 실시예들에서, 데이터 비아 영역들에 데이터 비아들이 일렬로 배치되거나 2행으로 배치되는 형태를 도시하였으나, 데이터 비아들은 다양한 형태로 배치될 수 있다. 다만, 도 1에 도시된 메인 보드(30) 상의 서로 인접한 데이터 라인들에 대응하는 메모리 모듈(20)의 모듈 보드(21)의 서로 인접한 층들에 배치된 데이터 비아들 사이에 커플링 캐패시터를 형성하기 위하여 데이터 비아 날개들을 중첩되게 형성하면 된다.
도시하지는 않았지만, 도 1에 도시된 모듈 보드(21)의 상부 면(21-1)에 반도체 메모리 장치(M11 ~ M1n)의 데이터 입출력 단자들(예를 들면, 볼들)과 연결되는 데이터 입출력 비아들이 도 5, 도 7 또는 도 11에 도시된 제1 내지 제8 층(L1 ~ L8)을 관통하도록 형성될 수 있다. 또한, 도시하지는 않았지만, 도 5, 도 7 또는 도 11에 도시된 대응하는 데이터 비아와 데이터 입출력 비아가 제1 내지 제8 층(L1 ~ L8) 중 어느 하나의 층에서 라인에 의해서 연결될 수 있다. 예를 들면, 제4 층(L4)의 제1 데이터 비아(DQV4)와 제4 층(L4)의 제1 데이터 입출력 비아(미도시)가 제4 층(L4)에 배치된 라인(미도시)에 의해서 연결되고, 제5 층(L5)의 제2 데이터 비아(DQV5)와 제5 층(L5)의 제2 데이터 입출력 비아(미도시)가 제5 층(L5)에 배치된 라인(미도시)에 의해서 연결될 수 있다.
상술한 실시예들에서, 외부의 인접한 데이터 라인들을 통하여 전송되는 데이터 사이의 데이터 전송 속도 차이를 줄이기 위하여 모듈 보드(21)에 제1 또는 제2 커플링 캐패시터들을 형성하는 예들을 설명하였다. 그러나, 외부의 인접한 데이터 라인들 뿐만 아니라 명령 및 어드레스를 전송하는 도 1의 제1 및 제2 명령 및 어드레스 라인들(CAL1, CAL2)의 서로 인접한 라인들을 통하여 전송되는 명령 및 어드레스 신호들 사이의 신호 전송 속도 차이를 줄이기 위하여 모듈 보드(21)에 제1 또는 제2 커플링 캐패시터들을 형성할 수 있다.
상술한 실시예들에서, 제1 및 제2 커플링 캐패시터들 각각을 형성하는 데이터 비아 날개들 사이의 거리, 또는 면적에 따라 제1 및 제2 커플링 캐패시터들 각각의 캐패시턴스를 조절하는 것이 가능하다.
또한, 상술한 실시예들에서, 도시하지는 않았지만, 데이터 비아 날개는 해당 데이터 비아를 감싸면서 인접한 데이터 비아로 신장되나 연결되지 않도록 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 메모리 시스템 10: 제어부
20: 메모리 모듈 30: 메인 보드
21: 모듈 보드 21-1: 상부면
21-2: 하부면 DQV1 ~ DQV8: 데이터 비아들
M11 ~ M1n, M21 ~ M2n: 제1 및 제2 반도체 메모리 장치들
w1, w3 w4, w6, w51, w52, w01, w02, w21, w22, w71, w72: 데이터 비아 날개들

Claims (20)

  1. 제1 데이터를 전송하는 제1 데이터 비아;
    제2 데이터를 전송하는 제2 데이터 비아; 및
    상기 제1 및 제2 데이터 비아들을 각각 구비하는 복수개의 층들을 포함하는 모듈 보드; 및
    상기 모듈 보드의 적어도 하나의 외부 면에 배치되는 복수개의 반도체 메모리 장치들을 포함하고,
    상기 제1 및 제2 데이터는 외부의 서로 인접하게 배치된 제1 및 제2 데이터 라인들을 통하여 전송되고, 상기 제1 및 제2 데이터 비아들은 상기 복수개의 층들을 관통하도록 형성되고, 상기 복수개의 층들은 서로 인접하게 배치된 제1 층 및 제2 층을 포함하고, 상기 모듈 보드는 상기 제1 층에 상기 제1 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 제1 데이터 비아 날개를 포함하고, 상기 제2 층에 상기 제2 데이터 비아로부터 상기 제1 데이터 비아로 신장되나 상기 제1 데이터 비아에 연결되지 않고 상기 제1 데이터 비아 날개와 중첩되게 배치된 제7 데이터 비아 날개를 포함하는 메모리 모듈.
  2. 제1 항에 있어서, 상기 모듈 보드는
    상기 복수개의 층들 각각에 제3 데이터를 전송하는 제3 데이터 비아, 및 제4 데이터를 전송하는 제4 데이터 비아를 추가적으로 포함하고,
    상기 제3 및 제4 데이터는 외부의 서로 인접하게 배치된 제3 및 제4 데이터 라인들을 통하여 전송되고, 상기 제2 데이터 라인과 상기 제3 데이터 라인이 서로 인접하게 배치되는 메모리 모듈.
  3. 제2 항에 있어서, 상기 제3 및 제4 데이터 비아들은 상기 복수개의 층들을 관통하도록 형성되고,
    상기 모듈 보드는 상기 제1 층에 상기 제2 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않게 배치된 제2 데이터 비아 날개, 및 상기 제3 데이터 비아로부터 상기 제4 데이터 비아로 신장되나 상기 제4 데이터 비아에 연결되지 않게 배치된 제3 데이터 비아 날개를 추가적으로 포함하고, 상기 제2 층에 상기 제3 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않고 상기 제2 데이터 비아 날개와 중첩되게 배치된 제8 데이터 비아 날개, 및 상기 제4 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제3 데이터 비아 날개와 중첩되게 배치된 제9 데이터 비아 날개가 추가적으로 포함하거나,
    상기 모듈 보드는 상기 제1 층에 상기 제3 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 상기 제8 데이터 비아 날개 및 상기 제3 데이터 비아로부터 상기 제4 데이터 비아로 신장되나 상기 제4 데이터 비아에 연결되지 않게 배치된 제3 데이터 비아 날개를 포함하고, 상기 제2 층에 상기 제2 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제8 데이터 비아 날개와 중첩되게 배치된 제2 데이터 비아 날개 및 상기 제4 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제3 데이터 비아 날개와 중첩되게 배치된 제9 데이터 비아 날개가 추가적으로 포함하는 메모리 모듈.
  4. 제3 항에 있어서, 상기 제1, 제2, 제3, 제7, 제8, 및 제9 데이터 비아 날개들 각각은 도전성 플레이트로 형성되고,
    상기 제1 및 제7 데이터 비아 날개들 사이, 상기 제2 및 제8 데이터 비아 날개들 사이, 상기 제3 및 제9 데이터 비아 날개들 사이에 제1 커플링 캐패시터들이 형성되는 메모리 모듈.
  5. 제3 항에 있어서, 상기 제1 내지 제4 데이터 비아들이 일렬로 배치되고, 상기 제1, 제2, 및 제3 데이터 비아 날개들이 일렬로 배치되고 상기 제7, 제8, 및 제9 데이터 비아 날개들이 일렬로 배치되거나, 상기 제1, 제8, 및 제3 데이터 비아 날개들이 일렬로 배치되고 상기 제7, 제2, 및 제9 데이터 비아 날개들이 일렬로 배치되는 메모리 모듈.
  6. 제3 항에 있어서, 상기 제1 내지 제4 데이터 비아들이 2행으로 배치되고,
    상기 제1 및 제3 데이터 비아들이 제1 행에 배치되고, 상기 제2 및 제4 데이터 비아들 제2 행에 배치되거나, 상기 제1 및 제2 데이터 비아들이 상기 제1 행에 배치되고, 상기 제3 및 제4 데이터 비아들이 제2 행에 배치되고,
    상기 제1, 제2, 및 제3 데이터 비아 날개들이 지그재그 형태로 배치되고, 상기 제7, 제8, 및 제9 데이터 비아 날개들이 지그재그 형태로 배치되는 메모리 모듈.
  7. 제3 항에 있어서, 상기 복수개의 층들은 서로 인접하게 배치된 제3 층 및 제4 층을 포함하고,
    상기 모듈 보드는 상기 제3 층에 상기 제1 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 상기 제1 데이터 비아 날개, 상기 제2 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않게 배치된 상기 제2 데이터 비아 날개, 및 상기 제3 데이터 비아로부터 상기 제4 데이터 비아로 신장되나 상기 제4 데이터 비아에 연결되지 않게 배치된 상기 제3 데이터 비아 날개를 포함하고, 상기 제4 층에 상기 제2 데이터 비아로부터 상기 제1 데이터 비아로 신장되나 상기 제1 데이터 비아에 연결되지 않게 배치된 상기 제7 데이터 비아 날개, 상기 제3 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않고 상기 제2 데이터 비아 날개와 중첩되게 배치된 상기 제8 데이터 비아 날개, 및 상기 제4 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제3 데이터 비아 날개와 중첩되게 배치된 상기 제9 데이터 비아 날개를 포함하거나,
    상기 모듈 보드는 상기 제3 층에 상기 제1 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 상기 제1 데이터 비아 날개, 상기 제3 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 상기 제8 데이터 비아 날개, 및 상기 제3 데이터 비아로부터 상기 제4 데이터 비아로 신장되나 상기 제4 데이터 비아에 연결되지 않게 배치된 제3 데이터 비아 날개를 포함하고, 상기 제4 층에 상기 제2 데이터 비아로부터 상기 제1 데이터 비아로 신장되나 상기 제1 데이터 비아에 연결되지 않게 배치된 상기 제7 데이터 비아 날개, 상기 제2 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제8 데이터 비아 날개와 중첩되게 배치된 제2 데이터 비아 날개, 및 상기 제4 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제3 데이터 비아 날개와 중첩되게 배치된 제9 데이터 비아 날개를 포함하는 메모리 모듈.
  8. 제7 항에 있어서, 상기 제1, 제2, 제3, 제7, 제8, 및 제9 데이터 비아 날개들 각각은 도전성 플레이트로 형성되고,
    상기 제1 층과 상기 제2 층에 배치된 상기 제1 및 제7 데이터 비아 날개들 사이, 상기 제2 및 제8 데이터 비아 날개들 사이, 상기 제3 및 제9 데이터 비아 날개들 사이에 제1 커플링 캐패시터들이 형성되고, 상기 제3 층과 상기 제4 층에 배치된 상기 제1 및 제7 데이터 비아 날개들 사이, 상기 제2 및 제8 데이터 비아 날개들 사이, 상기 제3 및 제9 데이터 비아 날개들 사이에 제2 커플링 캐패시터들이 형성되는 메모리 모듈.
  9. 제7 항에 있어서, 상기 제1 내지 제4 데이터 비아들이 일렬로 배치되고, 상기 제1, 제2, 및 제3 데이터 비아 날개들이 일렬로 배치되고 상기 제7, 제8, 및 제9 데이터 비아 날개들이 일렬로 배치되거나, 상기 제1, 제8, 및 제3 데이터 비아 날개들이 일렬로 배치되고 상기 제7, 제2, 및 제9 데이터 비아 날개들이 일렬로 배치되는 메모리 모듈.
  10. 제7 항에 있어서, 상기 제1 내지 제4 데이터 비아들이 2행으로 배치되고,
    상기 제1 및 제3 데이터 비아들이 제1 행에 배치되고, 상기 제2 및 제4 데이터 비아들 제2 행에 배치되거나, 상기 제1 및 제2 데이터 비아들이 상기 제1 행에 배치되고, 상기 제3 및 제4 데이터 비아들이 제2 행에 배치되고,
    상기 제1, 제2, 및 제3 데이터 비아 날개들이 지그재그 형태로 배치되고, 상기 제7, 제8, 및 제9 데이터 비아 날개들이 지그재그 형태로 배치되는 메모리 모듈.
  11. 제3 항에 있어서, 상기 모듈 보드는
    상기 상부 면과 상기 하부 면 중 적어도 하나의 면에 배치된
    상기 제1 데이터 라인에 연결되는 제1 데이터 단자;
    상기 제1 데이터 단자에 연결되는 제1 저항 단자;
    상기 제1 저항 단자에 인접하나 이격되게 배치되는 제2 저항 단자;
    상기 제2 데이터 라인에 연결되는 제2 데이터 단자;
    상기 제2 데이터 단자에 연결되는 제9 저항 단자;
    상기 제9 저항 단자에 인접하나 이격되게 배치되는 제10 저항 단자;
    상기 제3 데이터 라인에 연결되는 제3 데이터 단자;
    상기 제3 데이터 단자에 연결되는 제3 저항 단자;
    상기 제3 저항 단자에 인접하나 이격되게 배치되는 제4 저항 단자;
    상기 제4 데이터 라인에 연결되는 제4 데이터 단자;
    상기 제4 데이터 단자에 연결되는 제11 저항 단자; 및
    상기 제11 저항 단자에 인접하나 이격되게 배치되는 제12 저항 단자를 추가적으로 포함하고,
    상기 제2 저항 단자에 상기 제1 데이터 비아가 연결되고, 상기 제10 저항 단자에 상기 제2 데이터 비아가 연결되고, 상기 제4 저항 단자에 상기 제3 데이터 비아가 연결되고, 상기 제12 저항 단자에 상기 제4 데이터 비아가 연결되는 메모리 모듈.
  12. 제11 항에 있어서, 상기 상부 면에 상기 제1 데이터 단자, 상기 제1 저항 단자, 상기 제2 저항 단자, 상기 제3 데이터 단자, 상기 제3 저항 단자, 및 상기 제4 저항 단자가 배치되고,
    상기 하부 면에 상기 제2 데이터 단자, 상기 제9 저항 단자, 상기 제10 저항 단자, 상기 제4 데이터 단자, 상기 제11 저항 단자, 및 상기 제12 저항 단자가 배치되는 메모리 모듈.
  13. 제12 항에 있어서, 상기 모듈 보드는
    상기 제1 저항 단자와 상기 제2 저항 단자 사이에 임피던스 매칭을 위한 제1 저항;
    상기 제3 저항 단자와 상기 제4 저항 단자 사이에 임피던스 매칭을 위한 제2 저항;
    상기 제9 저항 단자와 상기 제10 저항 단자 사이에 임피던스 매칭을 위한 제5 저항; 및
    상기 제11 저항 단자와 상기 제12 저항 단자 사이에 임피던스 매칭을 위한 제6 저항을 추가적으로 포함하는 메모리 모듈.
  14. 제어부;
    메모리 모듈; 및
    상기 제어부와 상기 메모리 모듈 사이에 연결되어 제1 및 제2 데이터를 전송하는 제1 및 제2 데이터 라인들이 인접하게 배치되는 메인 보드를 포함하고,
    상기 메모리 모듈은
    상기 제1 데이터를 전송하는 제1 데이터 비아, 상기 제2 데이터를 전송하는 제2 데이터 비아, 및 상기 제1 및 제2 데이터 비아들을 각각 구비하는 복수개의 층들을 포함하는 모듈 보드; 및 상기 모듈 보드의 적어도 하나의 외부 면에 배치되는 복수개의 반도체 메모리 장치들을 포함하고,
    상기 제1 및 제2 데이터 비아들은 상기 복수개의 층들을 관통하도록 형성되고, 상기 복수개의 층들은 서로 인접하게 배치된 제1 층 및 제2 층을 포함하고, 상기 모듈 보드는 상기 제1 층에 상기 제1 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 제1 데이터 비아 날개를 포함하고, 상기 제2 층에 상기 제2 데이터 비아로부터 상기 제1 데이터 비아로 신장되나 상기 제1 데이터 비아에 연결되지 않고 상기 제1 데이터 비아 날개와 중첩되게 배치된 제7 데이터 비아 날개를 포함하는 메모리 시스템.
  15. 제14 항에 있어서, 상기 메인 보드는
    상기 제어부와 상기 메모리 모듈 사이에 서로 인접하게 배치되어 제3 및 제4 데이터를 전송하는 제3 및 제4 데이터 라인들을 포함하고,
    상기 모듈 보드는
    상기 복수개의 층들 각각에 상기 제3 데이터를 전송하는 제3 데이터 비아, 및 상기 제4 데이터를 전송하는 제4 데이터 비아를 추가적으로 포함하고,
    상기 제3 및 제4 데이터 비아들은 상기 복수개의 층들을 관통하도록 형성되고,
    상기 모듈 보드는 상기 제1 층에 상기 제2 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않게 배치된 제2 데이터 비아 날개, 및 상기 제3 데이터 비아로부터 상기 제4 데이터 비아로 신장되나 상기 제4 데이터 비아에 연결되지 않게 배치된 제3 데이터 비아 날개를 추가적으로 포함하고, 상기 제2 층에 상기 제3 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않고 상기 제2 데이터 비아 날개와 중첩되게 배치된 제8 데이터 비아 날개, 및 상기 제4 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제3 데이터 비아 날개와 중첩되게 배치된 제9 데이터 비아 날개가 추가적으로 포함하거나,
    상기 모듈 보드는 상기 제1 층에 상기 제3 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 상기 제8 데이터 비아 날개, 및 상기 제3 데이터 비아로부터 상기 제4 데이터 비아로 신장되나 상기 제4 데이터 비아에 연결되지 않게 배치된 제3 데이터 비아 날개를 추가적으로 포함하고, 상기 제2 층에 상기 제2 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제8 데이터 비아 날개와 중첩되게 배치된 제2 데이터 비아 날개, 및 상기 제4 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제3 데이터 비아 날개와 중첩되게 배치된 제9 데이터 비아 날개가 추가적으로 포함하는 메모리 시스템.
  16. 제15 항에 있어서, 상기 제1, 제2, 제3, 제7, 제8, 및 제9 데이터 비아 날개들 각각은 도전성 플레이트로 형성되고,
    상기 제1 및 제7 데이터 비아 날개들 사이, 상기 제2 및 제8 데이터 비아 날개들 사이, 상기 제3 및 제9 데이터 비아 날개들 사이에 제1 커플링 캐패시터들이 형성되는 메모리 시스템.
  17. 제15 항에 있어서, 상기 복수개의 층들은 서로 인접하게 배치된 제3 층 및 제4 층을 포함하고,
    상기 모듈 보드는 상기 제3 층에 상기 제1 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 상기 제1 데이터 비아 날개, 상기 제2 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않게 배치된 상기 제2 데이터 비아 날개, 및 상기 제3 데이터 비아로부터 상기 제4 데이터 비아로 신장되나 상기 제4 데이터 비아에 연결되지 않게 배치된 상기 제3 데이터 비아 날개를 포함하고, 상기 제4 층에 상기 제2 데이터 비아로부터 상기 제1 데이터 비아로 신장되나 상기 제1 데이터 비아에 연결되지 않고 상기 제1 데이터 비아 날개와 중첩되게 배치된 상기 제7 데이터 비아 날개, 상기 제3 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않고 상기 제2 데이터 비아 날개와 중첩되게 배치된 제8 데이터 비아 날개, 및 상기 제4 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제3 데이터 비아 날개와 중첩되게 배치된 제9 데이터 비아 날개를 포함하거나,
    상기 모듈 보드는 상기 제3 층에 상기 제1 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 상기 제1 데이터 비아 날개, 상기 제3 데이터 비아로부터 상기 제2 데이터 비아로 신장되나 상기 제2 데이터 비아에 연결되지 않게 배치된 상기 제8 데이터 비아 날개, 및 상기 제3 데이터 비아로부터 상기 제4 데이터 비아로 신장되나 상기 제4 데이터 비아에 연결되지 않게 배치된 제3 데이터 비아 날개를 포함하고, 상기 제4 층에 상기 제2 데이터 비아로부터 상기 제1 데이터 비아로 신장되나 상기 제1 데이터 비아에 연결되지 않고 상기 제1 데이터 비아 날개와 중첩되게 배치된 상기 제7 데이터 비아 날개, 상기 제2 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제8 데이터 비아 날개와 중첩되게 배치된 제2 데이터 비아 날개, 및 상기 제4 데이터 비아로부터 상기 제3 데이터 비아로 신장되나 상기 제3 데이터 비아에 연결되지 않고 상기 제3 데이터 비아 날개와 중첩되게 배치된 제9 데이터 비아 날개를 포함하는 메모리 시스템.
  18. 제17 항에 있어서, 상기 제1, 제2, 제3, 제7, 제8, 및 제9 데이터 비아 날개들 각각은 도전성 플레이트로 형성되고,
    상기 제1 층과 상기 제2 층에 배치된 상기 제1 및 제7 데이터 비아 날개들 사이, 상기 제2 및 제8 데이터 비아 날개들 사이, 상기 제3 및 제9 데이터 비아 날개들 사이에 제1 커플링 캐패시터들이 형성되고, 상기 제3 층과 상기 제4 층에 배치된 상기 제1 및 제7 데이터 비아 날개들 사이, 상기 제2 및 제8 데이터 비아 날개들 사이, 상기 제3 및 제9 데이터 비아 날개들 사이에 제2 커플링 캐패시터들이 형성되는 메모리 시스템.
  19. 제17 항에 있어서, 상기 제1 내지 제4 데이터 비아들이 일렬로 배치되고,
    상기 제1, 제2, 및 제3 데이터 비아 날개들이 일렬로 배치되고 상기 제7, 제8, 및 제9 데이터 비아 날개들이 일렬로 배치되거나, 상기 제1, 제8, 및 제3 데이터 비아 날개들이 일렬로 배치되고 상기 제7, 제2, 및 제9 데이터 비아 날개들이 일렬로 배치되는 메모리 시스템.
  20. 제17 항에 있어서, 상기 제1 내지 제4 데이터 비아들이 2행으로 배치되고,
    상기 제1 및 제3 데이터 비아들이 제1 행에 배치되고, 상기 제2 및 제4 데이터 비아들 제2 행에 배치되거나, 상기 제1 및 제2 데이터 비아들이 상기 제1 행에 배치되고, 상기 제3 및 제4 데이터 비아들이 제2 행에 배치되고,
    상기 제1, 제2, 및 제3 데이터 비아 날개들이 지그재그 형태로 배치되고, 상기 제7, 제8, 및 제9 데이터 비아 날개들이 지그재그 형태로 배치되는 메모리 시스템.
KR1020180020372A 2018-02-21 2018-02-21 메모리 모듈 및 이를 구비하는 메모리 시스템 KR102064873B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180020372A KR102064873B1 (ko) 2018-02-21 2018-02-21 메모리 모듈 및 이를 구비하는 메모리 시스템
US16/050,134 US10622029B2 (en) 2018-02-21 2018-07-31 Memory module, memory system having the same and arrangement method of a board
CN201811493558.2A CN110175137B (zh) 2018-02-21 2018-12-07 存储模块、具有其的存储系统及板的布置方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180020372A KR102064873B1 (ko) 2018-02-21 2018-02-21 메모리 모듈 및 이를 구비하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20190100608A true KR20190100608A (ko) 2019-08-29
KR102064873B1 KR102064873B1 (ko) 2020-01-10

Family

ID=67616974

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180020372A KR102064873B1 (ko) 2018-02-21 2018-02-21 메모리 모듈 및 이를 구비하는 메모리 시스템

Country Status (3)

Country Link
US (1) US10622029B2 (ko)
KR (1) KR102064873B1 (ko)
CN (1) CN110175137B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220066445A (ko) 2020-11-16 2022-05-24 삼성전자주식회사 모듈 보드 및 이를 포함하는 메모리 모듈
US11735232B2 (en) * 2021-03-15 2023-08-22 Montage Technology Co., Ltd. Memory device with split power supply capability

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5745333A (en) 1994-11-21 1998-04-28 International Business Machines Corporation Laminar stackable circuit board structure with capacitor
US5972231A (en) 1997-10-31 1999-10-26 Ncr Corporation Imbedded PCB AC coupling capacitors for high data rate signal transfer
KR100335501B1 (ko) 2000-06-09 2002-05-08 윤종용 향상된 데이터 버스 성능을 갖는 메모리 모듈
KR100335504B1 (ko) 2000-06-30 2002-05-09 윤종용 제어 및 어드레스 버스를 공유하는 2채널 메모리 시스템및 이에 채용되는 메모리 모듈
US6710255B2 (en) 2001-03-30 2004-03-23 Intel Corporation Printed circuit board having buried intersignal capacitance and method of making
US7093076B2 (en) * 2002-12-12 2006-08-15 Samsung Electronics, Co., Ltd. Memory system having two-way ring topology and memory device and memory module for ring-topology memory system
TWI243388B (en) 2004-01-16 2005-11-11 Ind Tech Res Inst Structure and method for a multi-electrode capacitor
KR100539252B1 (ko) * 2004-03-08 2005-12-27 삼성전자주식회사 데이터 버스 및 커맨드/어드레스 버스를 통해 전송되는신호의 충실도를 향상시킬 수 있는 메모리 모듈 및 이를포함하는 메모리 시스템
US8516185B2 (en) * 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8107254B2 (en) 2008-11-20 2012-01-31 International Business Machines Corporation Integrating capacitors into vias of printed circuit boards
US9240621B2 (en) 2009-06-24 2016-01-19 Intel Corporation Micro-strip crosstalk compensation using stubs
KR101796116B1 (ko) * 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
KR20130078455A (ko) * 2011-12-30 2013-07-10 삼성전자주식회사 메모리 특성 정보를 저장하는 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 반도체 메모리 장치의 동작방법
KR20140121181A (ko) 2013-04-05 2014-10-15 삼성전자주식회사 인쇄회로기판 및 이를 포함하는 메모리 모듈
JP6379453B2 (ja) 2013-07-01 2018-08-29 富士通株式会社 配線基板及び電子装置
US20170004923A1 (en) 2015-06-30 2017-01-05 International Business Machines Corporation Pad-to-pad embedded capacitance in lieu of signal via transitions in printed circuit boards

Also Published As

Publication number Publication date
KR102064873B1 (ko) 2020-01-10
CN110175137A (zh) 2019-08-27
US20190259426A1 (en) 2019-08-22
US10622029B2 (en) 2020-04-14
CN110175137B (zh) 2024-01-09

Similar Documents

Publication Publication Date Title
US7750464B2 (en) Semiconductor device
EP1894201B1 (en) Memory device identification
US20050047250A1 (en) Semiconductor memory module
US20070158827A1 (en) Electronic device comprising at least one printed circuit board and comprising a plurality of semiconductor components of identical type, and method
KR102064873B1 (ko) 메모리 모듈 및 이를 구비하는 메모리 시스템
KR100771268B1 (ko) 신호 혼선 감소 기판
US9559079B2 (en) Semiconductor stack packages
US9520160B2 (en) Printed circuit board and memory module including the same
US20200402959A1 (en) Stacked semiconductor package having an interposer
WO2022028100A1 (zh) 布线设计方法、布线结构以及倒装芯片
KR20140042717A (ko) 반도체 장치
US10522506B2 (en) High-speed semiconductor modules
JP2012222326A (ja) 半導体装置
CN103458611A (zh) 层叠型半导体封装、印刷布线板和印刷电路板
US9640462B2 (en) Semiconductor device having wiring pad and wiring formed on the same wiring layer
KR20210034784A (ko) 솔리드 스테이트 드라이브 장치 및 그 제조 방법
TWI537805B (zh) 單層電容式觸控面板
KR102659671B1 (ko) 크로스토크 노이즈의 감소를 위한 신호 전송 채널, 이를 포함하는 모듈 기판 및 메모리 모듈
US9472539B2 (en) Semiconductor chip and a semiconductor package having a package on package (POP) structure including the semiconductor chip
US20200084881A1 (en) Semiconductor memory module and semiconductor memory module board
US9824954B2 (en) Semiconductor package comprising stacked integrated circuit chips having connection terminals and through electrodes symmetrically arranged
US9480161B2 (en) Thin low profile strip dual in-line memory module
US20210104466A1 (en) Apparatuses including conductive structure layouts
KR102339899B1 (ko) 반도체 패키지, 모듈 기판 및 이를 포함하는 반도체 패키지 모듈
US20230253323A1 (en) Layout of conductive vias for semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant