KR20190098007A - Semiconductor memory device - Google Patents

Semiconductor memory device Download PDF

Info

Publication number
KR20190098007A
KR20190098007A KR1020180058523A KR20180058523A KR20190098007A KR 20190098007 A KR20190098007 A KR 20190098007A KR 1020180058523 A KR1020180058523 A KR 1020180058523A KR 20180058523 A KR20180058523 A KR 20180058523A KR 20190098007 A KR20190098007 A KR 20190098007A
Authority
KR
South Korea
Prior art keywords
region
wiring
contact
electrically connected
conductive lines
Prior art date
Application number
KR1020180058523A
Other languages
Korean (ko)
Other versions
KR102494114B1 (en
Inventor
이기석
김봉수
김지영
김희중
박석한
이헌국
황유상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to JP2019004399A priority Critical patent/JP7338975B2/en
Priority to SG10201900899UA priority patent/SG10201900899UA/en
Priority to EP19155115.9A priority patent/EP3534401A3/en
Priority to CN201910108496.7A priority patent/CN110164867B/en
Priority to US16/268,748 priority patent/US10910378B2/en
Publication of KR20190098007A publication Critical patent/KR20190098007A/en
Priority to US17/126,195 priority patent/US11569239B2/en
Application granted granted Critical
Publication of KR102494114B1 publication Critical patent/KR102494114B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Memories (AREA)

Abstract

The present invention relates to a semiconductor device having an improved degree of integration. The semiconductor device comprises: first and second stack structures on a substrate; and first and second wirings on the first and second stack structures. Each of the first and second stack structures includes: semiconductor patterns vertically stacked; conductive lines connected to the semiconductor patterns and horizontally extended; and a gate electrode adjacent to the semiconductor patterns and vertically extended. The conductive lines of the first stack structure include a first conductive line. The conductive lines of the second stack structure include a second conductive line positioned at the same level as the first conductive line. The first wiring is electrically connected to at least one of the first and second conductive lines. The second wiring is electrically connected to at least one of the gate electrodes of the first and second stack structures.

Description

반도체 메모리 소자{Semiconductor memory device}Semiconductor memory device

본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 집적도가 향상된 3차원 반도체 메모리 소자에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a three-dimensional semiconductor memory device with improved degree of integration.

소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 소자의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 소자들이 제안되고 있다.There is a demand for increasing the integration of semiconductor devices in order to meet the high performance and low price demanded by consumers. In the case of semiconductor devices, since the degree of integration is an important factor in determining the price of a product, an increased degree of integration is particularly required. In the case of the conventional two-dimensional or planar semiconductor device, since the degree of integration is mainly determined by the area occupied by the unit memory cell, it is greatly influenced by the level of the fine pattern formation technique. However, since expensive equipment is required for the miniaturization of patterns, the degree of integration of two-dimensional semiconductor devices is increasing but is still limited. Accordingly, three-dimensional semiconductor memory devices having memory cells arranged three-dimensionally have been proposed.

본 발명이 해결하고자 하는 과제는 집적도가 향상된 3차원 반도체 메모리 소자를 제공하는 것이다.An object of the present invention is to provide a three-dimensional semiconductor memory device with improved integration.

본 발명의 개념에 따른, 반도체 메모리 소자는, 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및 상기 제1 및 제2 적층 구조체들 상의 제1 배선 및 제2 배선을 포함할 수 있다. 상기 제1 및 제2 적층 구조체들 각각은: 수직적으로 적층된 반도체 패턴들; 상기 반도체 패턴들과 연결되고, 수평하게 연장되는 도전 라인들; 및 상기 반도체 패턴들과 인접하여 수직하게 연장되는 게이트 전극을 포함할 수 있다. 상기 제1 적층 구조체의 상기 도전 라인들은 제1 도전 라인을 포함하고, 상기 제2 적층 구조체의 상기 도전 라인들은 상기 제1 도전 라인과 동일한 레벨에 위치하는 제2 도전 라인을 포함하며, 상기 제1 배선은 상기 제1 및 제2 도전 라인들 중 적어도 하나와 전기적으로 연결되고, 상기 제2 배선은 상기 제1 및 제2 적층 구조체들의 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결될 수 있다.In accordance with the inventive concept, a semiconductor memory device comprises: a first stacked structure and a second stacked structure on a substrate; And first and second wires on the first and second stacked structures. Each of the first and second stacked structures may include: semiconductor patterns stacked vertically; Conductive lines connected to the semiconductor patterns and horizontally extending; And a gate electrode vertically extending adjacent to the semiconductor patterns. The conductive lines of the first stacked structure include a first conductive line, the conductive lines of the second stacked structure include a second conductive line positioned at the same level as the first conductive line, and the first A wiring may be electrically connected to at least one of the first and second conductive lines, and the second wiring may be electrically connected to at least one of the gate electrodes of the first and second stacked structures.

본 발명의 다른 개념에 따른, 반도체 메모리 소자는, 셀 영역 및 콘택 영역을 포함하는 기판; 상기 셀 영역 상에서 수직적으로 적층된 반도체 패턴들, 상기 반도체 패턴들 각각은 제1 불순물 영역, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이의 채널 영역을 포함하고; 상기 반도체 패턴들의 상기 제1 불순물 영역들과 연결되는 제1 도전 라인들, 상기 제1 도전 라인들은 상기 셀 영역으로부터 상기 콘택 영역으로 수평하게 연장되며; 상기 반도체 패턴들의 상기 제2 불순물 영역들과 연결되는 캐패시터들; 및 상기 콘택 영역 상의 상기 제1 도전 라인들과 접촉하는 콘택들을 포함할 수 있다. 상기 콘택들은, 제1 콘택 및 상기 제1 콘택보다 상기 셀 영역에 더 가까운 제2 콘택을 포함하고, 상기 제2 콘택의 바닥면의 레벨은 상기 제1 콘택의 바닥면의 레벨보다 더 높을 수 있다.According to another concept of the present invention, a semiconductor memory device includes a substrate including a cell region and a contact region; Semiconductor patterns stacked vertically on the cell region, each of the semiconductor patterns including a first impurity region, a second impurity region, and a channel region between the first and second impurity regions; First conductive lines connected to the first impurity regions of the semiconductor patterns, the first conductive lines extending horizontally from the cell region to the contact region; Capacitors connected to the second impurity regions of the semiconductor patterns; And contacts in contact with the first conductive lines on the contact region. The contacts may include a first contact and a second contact closer to the cell region than the first contact, wherein the level of the bottom surface of the second contact may be higher than the level of the bottom surface of the first contact. .

본 발명의 또 다른 개념에 따른, 반도체 메모리 소자는, 기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및 상기 제1 및 제2 적층 구조체들 상의 제1 배선 및 제2 배선을 포함할 수 있다. 상기 제1 배선은 제1 방향으로 연장되고, 상기 제2 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 제1 및 제2 적층 구조체들 각각은: 3차원적으로 배열된 메모리 셀 트랜지스터들; 수평적으로 배열된 상기 메모리 셀 트랜지스터들과 연결되는 비트 라인; 및 수직적으로 배열된 상기 메모리 셀 트랜지스터들과 연결되는 워드 라인을 포함할 수 있다. 상기 콘택 영역 상에서, 상기 제1 배선은 상기 제1 및 제2 적층 구조체들의 상기 비트 라인들 중 적어도 하나와 전기적으로 연결되며, 상기 셀 영역 상에서, 상기 제2 배선은 상기 제1 및 제2 적층 구조체들의 상기 워드 라인들 중 적어도 하나와 전기적으로 연결될 수 있다.In accordance with another concept of the present invention, a semiconductor memory device comprises: a first stacked structure and a second stacked structure on a substrate; And first and second wires on the first and second stacked structures. The first wiring extends in a first direction, the second wiring extends in a second direction crossing the first direction, and each of the first and second stacked structures includes: a three-dimensionally arranged memory Cell transistors; A bit line connected to the memory cell transistors arranged horizontally; And a word line connected to the memory cell transistors arranged vertically. On the contact region, the first wiring is electrically connected to at least one of the bit lines of the first and second stacked structures, and on the cell region, the second wiring is the first and second stacked structures. May be electrically connected to at least one of the word lines.

본 발명의 실시예들에 따른 3차원 반도체 메모리 소자는, 메모리 셀들이 3차원적으로 기판 상에 배열될 수 있다. 비트 라인들 및 워드 라인들이 메모리 셀들 상의 배선들을 통하여 주변 회로 영역들과 효율적으로 연결될 수 있다. In the 3D semiconductor memory device according to example embodiments, memory cells may be three-dimensionally arranged on a substrate. Bit lines and word lines may be efficiently connected to peripheral circuit regions through wires on the memory cells.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 3a, 도 3b 및 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 3d는 도 3a의 M 영역을 확대한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 A-A'선에 따른 단면도이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 6a는 도 5의 A-A'선 및 B-B'선에 따른 단면도이다.
도 6b는 도 5의 C-C'선에 따른 단면도이다.
도 7a는 도 5의 A-A'선 및 B-B'선에 따른 단면도이다.
도 7b는 도 5의 C-C'선에 따른 단면도이다.
도 8a는 도 5의 A-A'선 및 B-B'선에 따른 단면도이다.
도 8b는 도 5의 C-C'선에 따른 단면도이다.
도 9는 도 5의 C-C'선에 따른 단면도이다.
도 10은 도 5의 A-A'선 및 B-B'선에 따른 단면도이다.
도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 12는 도 5의 A-A'선에 따른 단면도이다.
도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 16은 도 15의 A-A'선에 따른 단면도이다.
도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다.
도 18은 도 17의 A-A'선 및 B-B'선에 따른 단면도이다.1 is a simplified circuit diagram illustrating a cell array of a 3D semiconductor memory device according to example embodiments.
2 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments.
3A, 3B, and 3C are cross-sectional views taken along the lines A-A ', B-B', and C-C 'of FIG. 2, respectively.
3D is an enlarged cross-sectional view of region M of FIG. 3A.
FIG. 4 is a cross-sectional view taken along line AA ′ of FIG. 2 to explain a three-dimensional semiconductor memory device according to an exemplary embodiment.
5 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments.
FIG. 6A is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 5.
FIG. 6B is a cross-sectional view taken along the line CC ′ of FIG. 5.
FIG. 7A is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 5.
FIG. 7B is a cross-sectional view taken along the line CC ′ of FIG. 5.
FIG. 8A is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 5.
FIG. 8B is a cross-sectional view taken along the line CC ′ of FIG. 5.
9 is a cross-sectional view taken along line CC ′ of FIG. 5.
10 is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 5.
11 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments.
12 is a cross-sectional view taken along line AA ′ of FIG. 5.
13 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments.
14 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments.
15 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments.
FIG. 16 is a cross-sectional view taken along line AA ′ of FIG. 15.
17 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments.
18 is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 17.

도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이를 나타내는 간략 회로도이다.1 is a simplified circuit diagram illustrating a cell array of a 3D semiconductor memory device according to example embodiments.

도 1을 참조하면, 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자의 셀 어레이는 복수개의 서브 셀 어레이들(SCA)을 포함할 수 있다. 서브 셀 어레이들(SCA)은 제2 방향(D2)을 따라 배열될 수 있다. Referring to FIG. 1, a cell array of a 3D semiconductor memory device according to example embodiments may include a plurality of sub cell arrays SCA. The sub cell arrays SCA may be arranged along the second direction D2.

각각의 서브 셀 어레이들(SCA)은 복수개의 비트 라인들(BL), 복수개의 워드 라인들(WL), 및 복수개의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하나의 워드 라인(WL)과 하나의 비트 라인(BL) 사이에 하나의 메모리 셀 트랜지스터(MCT)가 배치될 수 있다.Each sub cell array SCA may include a plurality of bit lines BL, a plurality of word lines WL, and a plurality of memory cell transistors MCT. One memory cell transistor MCT may be disposed between one word line WL and one bit line BL.

비트 라인들(BL)은 기판으로부터 이격되어, 상기 기판 상에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 연장될 수 있다. 하나의 서브 셀 어레이(SCA) 내의 비트 라인들(BL)은 수직한 방향(즉, 제3 방향(D3))으로 서로 이격될 수 있다. The bit lines BL may be conductive patterns (eg, metal lines) spaced apart from the substrate and disposed on the substrate. The bit lines BL may extend in the first direction D1. The bit lines BL in one sub cell array SCA may be spaced apart from each other in a vertical direction (ie, in a third direction D3).

워드 라인들(WL)은 기판으로부터 수직한 방향(즉, 제3 방향(D3))으로 연장되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 하나의 서브 셀 어레이(SCA) 내의 워드 라인들(WL)은 제1 방향(D1)으로 서로 이격될 수 있다. The word lines WL may be conductive patterns (eg, metal lines) extending in a direction perpendicular to the substrate (ie, the third direction D3). The word lines WL in one sub cell array SCA may be spaced apart from each other in the first direction D1.

메모리 셀 트랜지스터(MCT)의 게이트는 워드 라인(WL)에 연결될 수 있고, 메모리 셀 트랜지스터(MCT)의 소스는 비트 라인(BL)에 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 정보 저장 요소(DS)를 포함할 수 있다. 예를 들어, 정보 저장 요소(DS)는 캐패시터일 수 있으며, 메모리 셀 트랜지스터(MCT)의 드레인은 상기 캐패시터의 제1 전극에 연결될 수 있다. 상기 캐패시터의 제2 전극은 접지 배선(PP)과 연결될 수 있다.The gate of the memory cell transistor MCT may be connected to the word line WL, and the source of the memory cell transistor MCT may be connected to the bit line BL. Each of the memory cell transistors MCT may include an information storage element DS. For example, the information storage element DS may be a capacitor, and the drain of the memory cell transistor MCT may be connected to the first electrode of the capacitor. The second electrode of the capacitor may be connected to the ground line PP.

도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 3a, 도 3b 및 도 3c는 각각 도 2의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 도 3d는 도 3a의 M 영역을 확대한 단면도이다.2 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments. 3A, 3B, and 3C are cross-sectional views taken along the lines A-A ', B-B', and C-C 'of FIG. 2, respectively. 3D is an enlarged cross-sectional view of region M of FIG. 3A.

도 1, 도 2, 및 도 3a 내지 도 3d를 참조하면, 셀 영역(CAR) 및 콘택 영역(CTR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 제1 층간 절연막(ILD1)이 제공될 수 있다. 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.1, 2, and 3A to 3D, a substrate 100 including a cell region CAR and a contact region CTR may be provided. The first interlayer insulating layer ILD1 may be provided on the substrate 100. The substrate 100 may be a silicon substrate, a germanium substrate, or a silicon-germanium substrate.

기판(100) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)이 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제1 층간 절연막(ILD1)을 사이에 두고 기판(100)과 수직적으로 이격될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 서로 평행하게 제1 방향(D1)으로 연장될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제2 방향(D2)을 따라 배열될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은, 앞서 도 1을 참조하여 설명한 서브 셀 어레이(SCA)를 포함할 수 있다.First to fourth stacked structures SS1 to SS4 may be provided on the substrate 100. The first to fourth stacked structures SS1 to SS4 may be vertically spaced apart from the substrate 100 with the first interlayer insulating layer ILD1 therebetween. The first to fourth stacked structures SS1 to SS4 may extend in the first direction D1 in parallel with each other. The first to fourth stacked structures SS1-SS4 may be arranged along the second direction D2. Each of the first to fourth stacked structures SS1 -SS4 may include the sub cell array SCA described above with reference to FIG. 1.

각각의 제1 내지 제4 적층 구조체들(SS1-SS4)은, 제1 층간 절연막(ILD1) 상에 서로 교번적으로 적층된 반도체 패턴들(SP) 및 절연막들(IL)을 포함할 수 있다. 수직적으로 적층된 반도체 패턴들(SP)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 서로 수직적으로 인접하는 한 쌍의 반도체 패턴들(SP) 사이에 절연막(IL)이 개재될 수 있다. 절연막들(IL)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 탄소 함유 실리콘 산화막, 탄소 함유 실리콘 질화막 및 탄소 함유 실리콘 산화질화막으로 이루어진 군에서 선택될 수 있다.Each of the first to fourth stacked structures SS1 -SS4 may include semiconductor patterns SP and insulating layers IL that are alternately stacked on the first interlayer insulating layer ILD1. The vertically stacked semiconductor patterns SP may be vertically spaced apart from each other by the insulating layers IL. The insulating layer IL may be interposed between the pair of semiconductor patterns SP that are vertically adjacent to each other. The insulating layers IL may be selected from the group consisting of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a carbon-containing silicon oxide film, a carbon-containing silicon nitride film, and a carbon-containing silicon oxynitride film.

각각의 반도체 패턴들(SP)은 제2 방향(D2)으로 연장되는 라인 형태, 바(bar) 형태 또는 기둥 형태를 가질 수 있다. 일 예로, 반도체 패턴들(SP)은 실리콘, 게르마늄, 실리콘-게르마늄 또는 IGZO(Indium Gallium Zinc Oxide)를 포함할 수 있다. 각각의 반도체 패턴들(SP)은 제1 불순물 영역(SD1), 제2 불순물 영역(SD2) 및 채널 영역(CH)을 포함할 수 있다.Each of the semiconductor patterns SP may have a line shape, a bar shape, or a pillar shape extending in the second direction D2. For example, the semiconductor patterns SP may include silicon, germanium, silicon-germanium, or indium gallium zinc oxide (IGZO). Each of the semiconductor patterns SP may include a first impurity region SD1, a second impurity region SD2, and a channel region CH.

채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2) 사이에 배치될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 제1 도전형(예를 들어, n형)을 가질 수 있다. 채널 영역(CH)은 도핑되지 않거나, 제1 도전형과는 다른 제2 도전형(예를 들어, p형)을 가질 수 있다.The channel region CH may be disposed between the first and second impurity regions SD1 and SD2. The first and second impurity regions SD1 and SD2 may have a first conductivity type (eg, n-type). The channel region CH may be undoped or have a second conductivity type (eg, p-type) different from the first conductivity type.

채널 영역(CH)은, 도 1의 메모리 셀 트랜지스터(MCT)의 채널에 해당될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은, 도 1의 메모리 셀 트랜지스터(MCT)의 소스 및 드레인에 각각 해당될 수 있다.The channel region CH may correspond to a channel of the memory cell transistor MCT of FIG. 1. The first and second impurity regions SD1 and SD2 may correspond to the source and the drain of the memory cell transistor MCT of FIG. 1, respectively.

반도체 패턴들(SP)은 기판(100)의 셀 영역(CAR) 상에 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은, 제1 내지 제4 열들(R1-R4)의 반도체 패턴들(SP)을 포함할 수 있다. 제1 내지 제4 열들(R1-R4) 각각은, 수직적으로 적층되어 서로 중첩되는 반도체 패턴들(SP)을 포함할 수 있다. 일 예로, 제1 내지 제4 열들(R1-R4) 각각의 반도체 패턴들(SP)의 개수는 6개로 예시되었지만, 이에 특별히 제한되는 것은 아니다. 제1 내지 제4 열들(R1-R4)은 제1 방향(D1)을 따라 서로 이격되어 배열될 수 있다. The semiconductor patterns SP may be provided on the cell region CAR of the substrate 100. Each of the first to fourth stacked structures SS1 -SS4 may include semiconductor patterns SP of the first to fourth columns R1 to R4. Each of the first to fourth columns R1 to R4 may include semiconductor patterns SP that are vertically stacked and overlap each other. For example, the number of semiconductor patterns SP of each of the first to fourth columns R1 to R4 is illustrated as six, but is not particularly limited thereto. The first to fourth columns R1 to R4 may be arranged to be spaced apart from each other along the first direction D1.

각각의 제1 내지 제4 적층 구조체들(SS1-SS4)은, 수직적으로 적층된 제1 도전 라인들(CL1)을 더 포함할 수 있다. 수직적으로 적층된 제1 도전 라인들(CL1)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 서로 수직적으로 인접하는 한 쌍의 제1 도전 라인들(CL1) 사이에 절연막(IL)이 개재될 수 있다.Each of the first to fourth stacked structures SS1 to SS4 may further include vertically stacked first conductive lines CL1. The first conductive lines CL1 stacked vertically may be vertically spaced apart from each other by the insulating layers IL. The insulating layer IL may be interposed between the pair of first conductive lines CL1 that are vertically adjacent to each other.

제1 도전 라인들(CL1)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 제1 도전 라인들(CL1)은 기판(100)의 셀 영역(CAR)으로부터 콘택 영역(CTR)까지 연장될 수 있다.The first conductive lines CL1 may have a line shape or a bar shape extending in the first direction D1. The first conductive lines CL1 may extend from the cell region CAR of the substrate 100 to the contact region CTR.

각각의 제1 도전 라인들(CL1)은 반도체 패턴들(SP)과 직접 접촉할 수 있다. 일 예로, 각각의 제1 도전 라인들(CL1)은 반도체 패턴들(SP)과 실질적으로 동일한 레벨에 위치할 수 있다. 각각의 제1 도전 라인들(CL1)은 반도체 패턴들(SP)의 제1 불순물 영역들(SD1)과 연결될 수 있다. 각각의 제1 도전 라인들(CL1)로부터, 그와 동일한 레벨에 위치하는 제1 내지 제4 열들(R1-R4)의 반도체 패턴들(SP)이 제2 방향(D2)으로 연장될 수 있다.Each of the first conductive lines CL1 may directly contact the semiconductor patterns SP. For example, each of the first conductive lines CL1 may be positioned at substantially the same level as the semiconductor patterns SP. Each of the first conductive lines CL1 may be connected to the first impurity regions SD1 of the semiconductor patterns SP. The semiconductor patterns SP of the first to fourth columns R1 to R4 positioned at the same level may extend from the first conductive lines CL1 in the second direction D2.

도 3c를 참조하면, 기판(100)의 콘택 영역(CTR) 상의 제1 내지 제4 적층 구조체들(SS1-SS4) 각각은 계단식 구조를 가질 수 있다. 콘택 영역(CTR) 상에 적층된 제1 도전 라인들(CL1)의 제1 방향(D1)으로의 길이는, 기판(100)의 상면으로부터 멀어질수록 감소될 수 있다. 예를 들어, 적층된 제1 도전 라인들(CL1) 중 최하부의 제1 도전 라인(CL1)의 길이가 나머지 제1 도전 라인들(CL1) 각각의 길이보다 더 길 수 있다. 적층된 제1 도전 라인들(CL1) 중 최상부의 제1 도전 라인(CL1)의 길이가 나머지 제1 도전 라인들(CL1) 각각의 길이보다 더 짧을 수 있다.Referring to FIG. 3C, each of the first to fourth stacked structures SS1 -SS4 on the contact region CTR of the substrate 100 may have a stepped structure. The length of the first conductive lines CL1 stacked on the contact region CTR in the first direction D1 may decrease as the distance from the upper surface of the substrate 100 increases. For example, the length of the lowermost first conductive line CL1 of the stacked first conductive lines CL1 may be longer than the length of each of the remaining first conductive lines CL1. The length of the uppermost first conductive line CL1 of the stacked first conductive lines CL1 may be shorter than the length of each of the remaining first conductive lines CL1.

제1 도전 라인들(CL1)은 도전 물질을 포함할 수 있다. 일 예로 상기 도전 물질은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속질화물(질화티타늄, 질화탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 어느 하나일 수 있다. 제1 도전 라인들(CL1)은 도 1을 참조하여 설명한 비트 라인들(BL)일 수 있다.The first conductive lines CL1 may include a conductive material. For example, the conductive material may be a doped semiconductor material (doped silicon, doped germanium, etc.), a conductive metal nitride (titanium nitride, tantalum nitride, etc.), a metal (tungsten, titanium, tantalum, etc.), and a metal-semiconductor compound (tungsten) Silicide, cobalt silicide, titanium silicide, etc.). The first conductive lines CL1 may be bit lines BL described with reference to FIG. 1.

각각의 제1 내지 제4 적층 구조체들(SS1-SS4)은, 수직적으로 적층된 정보 저장 요소들(DS)을 더 포함할 수 있다. 수직적으로 적층된 정보 저장 요소들(DS)은 절연막들(IL)에 의해 서로 수직적으로 이격될 수 있다. 각각의 정보 저장 요소들(DS)은, 각각의 반도체 패턴들(SP)로부터 제2 방향(D2)으로 연장될 수 있다.Each of the first to fourth stacked structures SS1 to SS4 may further include vertically stacked information storage elements DS. The vertically stacked information storage elements DS may be vertically spaced apart from each other by the insulating layers IL. Each of the information storage elements DS may extend from the semiconductor patterns SP in the second direction D2.

각각의 정보 저장 요소들(DS)은 각각의 반도체 패턴들(SP)과 직접 접촉할 수 있다. 일 예로, 각각의 정보 저장 요소들(DS)은 각각의 반도체 패턴들(SP)과 실질적으로 동일한 레벨에 위치할 수 있다. 각각의 정보 저장 요소들(DS)은 반도체 패턴들(SP) 각각의 제2 불순물 영역(SD2)과 연결될 수 있다. Each of the information storage elements DS may be in direct contact with each of the semiconductor patterns SP. For example, each of the information storage elements DS may be positioned at substantially the same level as each of the semiconductor patterns SP. Each of the information storage elements DS may be connected to the second impurity region SD2 of each of the semiconductor patterns SP.

도 3d를 참조하면, 각각의 정보 저장 요소들(DS)은 제1 전극(EL1), 유전막(DL) 및 제2 전극(EL2)을 포함할 수 있다. 다시 말하면, 본 발명의 실시예들에 따른 정보 저장 요소(DS)는 캐패시터일 수 있다.Referring to FIG. 3D, each of the information storage elements DS may include a first electrode EL1, a dielectric layer DL, and a second electrode EL2. In other words, the information storage element DS according to embodiments of the present invention may be a capacitor.

제1 전극(EL1)은 반도체 패턴(SP)의 제2 불순물 영역(SD2)에 직접 연결될 수 있다. 제1 전극(EL1)은 속이 빈 실린더(cylinder) 형태를 가질 수 있다. 제1 전극(EL1)은 금속 물질, 금속 질화막 및 금속 실리사이드 중 적어도 하나를 포함할 수 있다. 예를 들어, 제1 전극(EL1)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막을 포함할 수 있다. 제1 전극(EL1)은 티타늄 질화막, 티타늄 실리콘 질화막, 티타늄 알루미늄 질화막, 탄탈륨 질화막, 탄탈륨 실리콘 질화막, 탄탈륨 알루미늄 질화막 및 텅스텐 질화막과 같은 금속 질화막을 포함할 수 있다. The first electrode EL1 may be directly connected to the second impurity region SD2 of the semiconductor pattern SP. The first electrode EL1 may have a hollow cylinder shape. The first electrode EL1 may include at least one of a metal material, a metal nitride film, and a metal silicide. For example, the first electrode EL1 may include a high melting point metal film such as cobalt, titanium, nickel, tungsten, and molybdenum. The first electrode EL1 may include a metal nitride film such as a titanium nitride film, a titanium silicon nitride film, a titanium aluminum nitride film, a tantalum nitride film, a tantalum silicon nitride film, a tantalum aluminum nitride film, and a tungsten nitride film.

유전막(DL)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 개재될 수 있다. 유전막(DL)은 제1 전극(EL1)의 내측벽을 직접 덮을 수 있다. 예를 들어, 유전막(DL)은 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 란탄 산화물, 탄탈 산화물 및 티타늄 산화물과 같은 금속 산화물 및 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질 중 적어도 하나를 포함할 수 있다. The dielectric layer DL may be interposed between the first electrode EL1 and the second electrode EL2. The dielectric layer DL may directly cover the inner wall of the first electrode EL1. For example, the dielectric film DL may be a metal oxide such as hafnium oxide, zirconium oxide, aluminum oxide, lanthanum oxide, tantalum oxide and titanium oxide, and SrTiO 3 (STO), (Ba, Sr) TiO 3 (BST), BaTiO 3, PZT, It may include at least one of a perovskite structure dielectric material such as PLZT.

제2 전극(EL2)은 유전막(DL) 상에 제공될 수 있다. 제2 전극(EL2)은 실린더 형태의 제1 전극(EL1)의 내부를 채울 수 있다. 제2 전극(EL2)은 후술할 제3 도전 라인(CL3)과 연결될 수 있다. 제2 전극(EL2)은 불순물이 도핑된 실리콘, 금속 물질, 금속 질화막 및 금속 실리사이드 중의 적어도 하나를 포함할 수 있다. 일 예로, 제2 전극(EL2)은 제1 전극(EL1)과 실질적으로 동일한 물질을 포함할 수 있다.The second electrode EL2 may be provided on the dielectric layer DL. The second electrode EL2 may fill the inside of the first electrode EL1 having a cylindrical shape. The second electrode EL2 may be connected to the third conductive line CL3, which will be described later. The second electrode EL2 may include at least one of silicon, a metal material, a metal nitride film, and a metal silicide doped with impurities. For example, the second electrode EL2 may include a material substantially the same as that of the first electrode EL1.

기판(100)의 셀 영역(CAR) 상에, 제1 내지 제4 적층 구조체들(SS1-SS4)을 관통하는 제2 도전 라인들(CL2)이 제공될 수 있다. 제2 도전 라인들(CL2)은 기판(100)의 상면에 수직한 방향(즉, 제3 방향(D3))으로 연장되는 기둥 형태 또는 바 형태를 가질 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 각각의 제2 도전 라인들(CL2)은, 제1 방향(D1)으로 배열될 수 있다. 제2 도전 라인들(CL2)은 반도체 패턴들(SP)의 제1 내지 제4 열들(R1-R4)에 각각 인접하여 배치될 수 있다. On the cell region CAR of the substrate 100, second conductive lines CL2 may be provided to penetrate the first to fourth stacked structures SS1 to SS4. The second conductive lines CL2 may have a pillar shape or a bar shape extending in a direction perpendicular to the upper surface of the substrate 100 (that is, the third direction D3). Second conductive lines CL2 of each of the first to fourth stacked structures SS1 -SS4 may be arranged in the first direction D1. The second conductive lines CL2 may be disposed adjacent to the first to fourth columns R1 to R4 of the semiconductor patterns SP, respectively.

일 예로, 제3 적층 구조체(SS3)를 관통하는 첫 번째 제2 도전 라인(CL2)은, 제1 열(R1)의 반도체 패턴들(SP)의 측벽들과 인접할 수 있다. 첫 번째 제2 도전 라인(CL2)은, 제1 열(R1)의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다. 제3 적층 구조체(SS3)를 관통하는 두 번째 제2 도전 라인(CL2)은, 제2 열(R2)의 반도체 패턴들(SP)의 측벽들과 인접할 수 있다. 두 번째 제2 도전 라인(CL2)은, 제2 열(R2)의 반도체 패턴들(SP)의 측벽들 상에서 수직하게 연장될 수 있다. 첫 번째 제2 도전 라인(CL2)과 제2 열(R2)의 반도체 패턴들(SP) 사이에 수직 절연 패턴(VIP)이 개재될 수 있다. 수직 절연 패턴(VIP)은 실리콘 산화막을 포함할 수 있다.For example, the first second conductive line CL2 passing through the third stacked structure SS3 may be adjacent to sidewalls of the semiconductor patterns SP of the first column R1. The first second conductive line CL2 may extend vertically on sidewalls of the semiconductor patterns SP of the first column R1. The second second conductive line CL2 penetrating the third stacked structure SS3 may be adjacent to sidewalls of the semiconductor patterns SP of the second column R2. The second second conductive line CL2 may extend vertically on sidewalls of the semiconductor patterns SP of the second row R2. The vertical insulating pattern VIP may be interposed between the first second conductive line CL2 and the semiconductor patterns SP of the second column R2. The vertical insulation pattern VIP may include a silicon oxide layer.

각각의 제2 도전 라인들(CL2)은, 그와 인접하는 반도체 패턴들(SP)의 채널 영역들(CH)상에 배치될 수 있다. 제2 도전 라인들(CL2)은 게이트 전극들일 수 있다. 다시 말하면, 제2 도전 라인들(CL2)은 도 1의 메모리 셀 트랜지스터들(MCT)의 게이트들일 수 있다. 제2 도전 라인(CL2)과 반도체 패턴들(SP)의 채널 영역들(CH) 사이에 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 고유전막, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 선택된 하나의 단일막 또는 이들의 조합을 포함할 수 있다. 일 예로, 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.Each of the second conductive lines CL2 may be disposed on the channel regions CH of the semiconductor patterns SP adjacent thereto. The second conductive lines CL2 may be gate electrodes. In other words, the second conductive lines CL2 may be gates of the memory cell transistors MCT of FIG. 1. The gate insulating layer GI may be disposed between the second conductive line CL2 and the channel regions CH of the semiconductor patterns SP. The gate insulating layer GI may include a single film selected from a high dielectric film, a silicon oxide film, a silicon nitride film, and a silicon oxynitride film, or a combination thereof. For example, the high-k dielectric layer may include hafnium oxide, hafnium silicon oxide, lanthanum oxide, zirconium oxide, zirconium silicon oxide, tantalum oxide, titanium oxide, barium strontium titanium oxide, barium titanium oxide, strontium titanium oxide, lithium oxide, aluminum oxide, and lead. At least one of scandium tantalum oxide, and lead zinc niobate.

제2 도전 라인들(CL2)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제2 도전 라인들(CL2)은 도 1을 참조하여 설명한 워드 라인들(WL)일 수 있다.The second conductive lines CL2 may include a conductive material, and the conductive material may be any one of a doped semiconductor material, a conductive metal nitride, a metal, and a metal-semiconductor compound. The second conductive lines CL2 may be word lines WL described with reference to FIG. 1.

기판(100)의 셀 영역(CAR) 상에, 제1 내지 제4 적층 구조체들(SS1-SS4)과 평행하게 제1 방향(D1)으로 연장되는 제3 도전 라인들(CL3)이 제공될 수 있다. 첫 번째 제3 도전 라인(CL3)은 제1 및 제2 적층 구조체들(SS1, SS2) 사이에 배치될 수 있고, 두 번째 제3 도전 라인(CL3)은 제3 및 제4 적층 구조체들(SS3, SS4) 사이에 배치될 수 있다. Third conductive lines CL3 extending in the first direction D1 in parallel with the first to fourth stacked structures SS1 -SS4 may be provided on the cell region CAR of the substrate 100. have. The first third conductive line CL3 may be disposed between the first and second stacked structures SS1 and SS2, and the second third conductive line CL3 may be disposed between the third and fourth stacked structures SS3. , SS4).

제3 도전 라인들(CL3)은, 앞서 도 3d에서 설명한 정보 저장 요소(DS)의 제2 전극(EL2)과 직접 연결될 수 있다. 첫 번째 제3 도전 라인(CL3)은 제1 및 제2 적층 구조체들(SS1, SS2)의 캐패시터들의 제2 전극들(EL2)과 공통으로 연결될 수 있으며, 두 번째 제3 도전 라인(CL3)은 제3 및 제4 적층 구조체들(SS3, SS4)의 캐패시터들의 제2 전극들(EL2)과 공통으로 연결될 수 있다.The third conductive lines CL3 may be directly connected to the second electrode EL2 of the information storage element DS described above with reference to FIG. 3D. The first third conductive line CL3 may be connected in common with the second electrodes EL2 of the capacitors of the first and second stacked structures SS1 and SS2, and the second third conductive line CL3 may be The second and second electrodes EL2 of the capacitors of the third and fourth stacked structures SS3 and SS4 may be connected in common.

제3 도전 라인들(CL3)은 도전 물질을 포함할 수 있고, 상기 도전 물질은 도핑된 반도체 물질, 도전성 금속질화물, 금속 및 금속-반도체 화합물 중 어느 하나일 수 있다. 제3 도전 라인들(CL3)은 도 1을 참조하여 설명한 접지 배선(PP)일 수 있다.The third conductive lines CL3 may include a conductive material, and the conductive material may be any one of a doped semiconductor material, a conductive metal nitride, a metal, and a metal-semiconductor compound. The third conductive lines CL3 may be the ground line PP described with reference to FIG. 1.

제1 층간 절연막(ILD1) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)을 덮는 제2 층간 절연막(ILD2)이 제공될 수 있다. 제1 및 제2 층간 절연막들(ILD1, ILD2) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.A second interlayer insulating layer ILD2 may be provided on the first interlayer insulating layer ILD1 to cover the first to fourth stacked structures SS1 -SS4. Each of the first and second interlayer insulating films ILD1 and ILD2 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.

본 발명의 일 실시예로, 제1 및 제2 적층 구조체들(SS1, SS2)과 제3 및 제4 적층 구조체들(SS3, SS4)은 서로 실질적으로 동일한 구조를 가질 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)과 제3 및 제4 적층 구조체들(SS3, SS4)은 서로 대칭일 수 있다. 제1 및 제2 적층 구조체들(SS1, SS2)은 제3 도전 라인(CL3)을 기준으로 서로 거울 대칭일 수 있다. 제3 및 제4 적층 구조체들(SS3, SS4)은 제3 도전 라인(CL3)을 기준으로 서로 거울 대칭일 수 있다. 제2 및 제3 적층 구조체들(SS2, SS3)은, 그들 사이에 채워진 제2 층간 절연막(ILD2)을 기준으로 서로 거울 대칭일 수 있다. In an embodiment, the first and second stacked structures SS1 and SS2 and the third and fourth stacked structures SS3 and SS4 may have substantially the same structure. The first and second stacked structures SS1 and SS2 and the third and fourth stacked structures SS3 and SS4 may be symmetrical to each other. The first and second stacked structures SS1 and SS2 may be mirror symmetric with respect to the third conductive line CL3. The third and fourth stacked structures SS3 and SS4 may be mirror symmetrical with respect to the third conductive line CL3. The second and third stacked structures SS2 and SS3 may be mirror symmetric with each other based on the second interlayer insulating layer ILD2 filled therebetween.

도 4는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 소자를 설명하기 위한 것으로, 도 2의 A-A'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2, 도 3a 내지 도 3d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.FIG. 4 is a cross-sectional view taken along line AA ′ of FIG. 2 to explain a three-dimensional semiconductor memory device according to an exemplary embodiment of the present invention. In this embodiment, a detailed description of technical features that overlap with those described above with reference to FIGS. 1, 2, and 3A to 3D will be omitted, and differences will be described in detail.

도 4를 참조하면, 각각의 반도체 패턴들(SP)은 제1 도전 라인(CL1)과 제1 불순물 영역(SD1) 사이에 개재된 끝단 막(SG, end layer)을 더 포함할 수 있다. 일 예로, 끝단 막(SG)은 반도체 패턴(SP)의 일 영역일 수 있다. 다른 예로, 끝단 막(SG)은 반도체 패턴(SP)과 제1 도전 라인(CL1) 사이에 추가로 형성된 막일 수 있다. Referring to FIG. 4, each of the semiconductor patterns SP may further include an end layer SG interposed between the first conductive line CL1 and the first impurity region SD1. For example, the end film SG may be a region of the semiconductor pattern SP. As another example, the end film SG may be a film further formed between the semiconductor pattern SP and the first conductive line CL1.

끝단 막(SG)은 상대적으로 좁은 밴드 갭을 갖는 반도체 원소를 포함할 수 있다. 반도체 패턴(SP)이 실리콘을 포함할 경우, 끝단 막(SG)은 게르마늄을 추가로 포함할 수 있다. 예를 들어, 반도체 패턴(SP)의 제1 및 제2 불순물 영역들(SD1, SD2) 및 채널 영역(CH)은 실리콘을 포함할 수 있고, 끝단 막(SG)은 실리콘-게르마늄을 포함할 수 있다.The end film SG may include a semiconductor element having a relatively narrow band gap. When the semiconductor pattern SP includes silicon, the end film SG may further include germanium. For example, the first and second impurity regions SD1 and SD2 and the channel region CH of the semiconductor pattern SP may include silicon, and the end film SG may include silicon-germanium. have.

제1 도전 라인(CL1)과 끝단 막(SG) 사이에 실리사이드 막(SC)이 개재될 수 있다. 실리사이드 막(SC)은 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등)을 포함할 수 있다. The silicide film SC may be interposed between the first conductive line CL1 and the end film SG. The silicide film SC may include a metal-semiconductor compound (tungsten silicide, cobalt silicide, titanium silicide, etc.).

일 실시예로, 끝단 막(SG)을 형성하는 것은, 반도체 패턴(SP)의 제1 불순물 영역(SD1)에 플라즈마 도핑 공정(PLAD, plasma-assisted doping)을 수행하여, 좁은 밴드 갭을 갖는 반도체 원소(예를 들어, 게르마늄)을 제1 불순물 영역(SD1)의 일부에 도핑하는 것을 포함할 수 있다. 끝단 막(SG)을 형성한 이후 금속-실리사이드 공정을 수행하여 실리사이드 막(SC)이 형성될 수 있다. 실리사이드 막(SC)을 형성한 이후 제1 도전 라인(CL1)이 형성될 수 있다. In example embodiments, the forming of the end film SG may include a semiconductor having a narrow band gap by performing a plasma-assisted doping (PLAD) process on the first impurity region SD1 of the semiconductor pattern SP. And doping an element (eg, germanium) to a portion of the first impurity region SD1. After forming the end film SG, a silicide film SC may be formed by performing a metal-silicide process. After the silicide layer SC is formed, the first conductive line CL1 may be formed.

메모리 소자의 동작 시 플로팅 바디 효과에 의해 정공(Hole)이 반도체 패턴(SP) 내에 축적될 수 있다. 축적된 정공은 메모리 셀의 캐패시터의 전자와 재조합(recombination)되어 캐패시터의 데이터가 손실될 수 있다. Holes may be accumulated in the semiconductor pattern SP due to the floating body effect during the operation of the memory device. Accumulated holes may be recombined with the electrons of the capacitor of the memory cell, and data of the capacitor may be lost.

본 실시예에 있어서, 끝단 막(SG)은 제1 및 제2 불순물 영역들(SD1, SD2) 및 채널 영역(CH)에 비해 좁은 밴드 갭을 가질 수 있다. 끝단 막(SG)은 반도체 패턴(SP) 내에 축적된 정공이 제1 도전 라인(CL1)을 통해 빠져나갈 수 있도록 정공 배리어(Hole barrier)를 없앨 수 있다. 결과적으로, 본 실시예에 따른 반도체 메모리 소자는 끝단 막(SG)을 추가로 포함함으로써 축적된 정공을 제1 도전 라인(CL1)을 통해 제거할 수 있다. In the present exemplary embodiment, the end film SG may have a narrower band gap than the first and second impurity regions SD1 and SD2 and the channel region CH. The end layer SG may remove a hole barrier to allow holes accumulated in the semiconductor pattern SP to escape through the first conductive line CL1. As a result, the semiconductor memory device according to the present exemplary embodiment may further include the end film SG to remove accumulated holes through the first conductive line CL1.

도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 6a는 도 5의 A-A'선 및 B-B'선에 따른 단면도이다. 도 6b는 도 5의 C-C'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2, 및 도 3a 내지 도 3d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.5 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments. FIG. 6A is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 5. FIG. 6B is a cross-sectional view taken along the line CC ′ of FIG. 5. In this embodiment, a detailed description of technical features that overlap with those described above with reference to FIGS. 1, 2, and 3A to 3D will be omitted, and differences will be described in detail.

도 5, 도 6a 및 도 6b를 참조하면, 기판(100)은 셀 영역(CAR), 콘택 영역(CTR), 제1 주변 회로 영역(PER1) 및 제2 주변 회로 영역들(PER2)을 포함할 수 있다. 콘택 영역(CTR)은 셀 영역(CAR)과 제1 주변 회로 영역(PER1) 사이에 개재될 수 있다. 5, 6A, and 6B, the substrate 100 may include a cell region CAR, a contact region CTR, a first peripheral circuit region PER1, and a second peripheral circuit region PER2. Can be. The contact region CTR may be interposed between the cell region CAR and the first peripheral circuit region PER1.

제1 및 제2 주변 회로 영역들(PER1, PER2)은 메모리 셀 어레이들과 전기적으로 연결되는 주변 트랜지스터들, 저항들(resistor) 및 캐패시터들(capacitor)을 포함할 수 있다. 일 예로, 제1 주변 회로 영역(PER1)은 셀 영역(CAR)의 비트 라인들(BL)과 연결되는 센스 증폭기들(sense amplifier)을 포함할 수 있다. 제2 주변 회로 영역들(PER2)은 셀 영역(CAR)의 워드 라인들(WL)과 연결되는 로우 디코더들(row decoder) 및/또는 서브 워드 라인 드라이버들(sub-word line driver)을 포함할 수 있다.The first and second peripheral circuit regions PER1 and PER2 may include peripheral transistors, resistors, and capacitors electrically connected to the memory cell arrays. For example, the first peripheral circuit region PER1 may include sense amplifiers connected to the bit lines BL of the cell region CAR. The second peripheral circuit regions PER2 may include row decoders and / or sub-word line drivers connected to the word lines WL of the cell region CAR. Can be.

도 6a를 참조하면, 기판(100)의 제1 주변 회로 영역(PER1) 상에 활성 영역(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 활성 영역(ACT) 상에, 활성 영역(ACT)을 가로지르는 주변 게이트 전극(PG)이 제공될 수 있다. 주변 게이트 전극(PG) 양 측의 활성 영역(ACT)의 상부에 소스/드레인 영역들(IR)이 제공될 수 있다. 주변 게이트 전극(PG)과 활성 영역(ACT) 사이에 주변 게이트 절연막(PGI)이 개재될 수 있다. 주변 게이트 전극(PG) 상에 게이트 캐핑막(PGP)이 제공될 수 있다. 주변 게이트 전극(PG)의 양 측벽들 상에 한 쌍의 스페이서들(PSP)이 제공될 수 있다. 제1 층간 절연막(ILD1)이 활성 영역(ACT), 스페이서들(PSP) 및 게이트 캐핑막(PGP)을 덮을 수 있다.Referring to FIG. 6A, an isolation layer ST defining an active region ACT may be provided on the first peripheral circuit region PER1 of the substrate 100. On the active region ACT, a peripheral gate electrode PG across the active region ACT may be provided. Source / drain regions IR may be provided on the active region ACT on both sides of the peripheral gate electrode PG. The peripheral gate insulating layer PGI may be interposed between the peripheral gate electrode PG and the active region ACT. The gate capping layer PGP may be provided on the peripheral gate electrode PG. A pair of spacers PSP may be provided on both sidewalls of the peripheral gate electrode PG. The first interlayer insulating layer ILD1 may cover the active region ACT, the spacers PSP, and the gate capping layer PGP.

제1 층간 절연막(ILD1) 상에 셀 영역(CAR)을 향하는 방향으로 연장되는 하부 배선(LML)이 제공될 수 있다. 제1 층간 절연막(ILD1)을 관통하는 하부 콘택(LCNT)을 통하여, 하부 배선(LML)은 활성 영역(ACT)의 소스/드레인 영역(IR)과 전기적으로 연결될 수 있다. 도시되진 않았지만, 하부 배선(LML)은 제1 층간 절연막(ILD1) 및 게이트 캐핑막(PGP)을 관통하는 하부 콘택(LCNT)을 통하여 주변 게이트 전극(PG)과 전기적으로 연결될 수도 있다. The lower interconnection LLM may be provided on the first interlayer insulating layer ILD1 in a direction toward the cell region CAR. The lower interconnect LLM may be electrically connected to the source / drain region IR of the active region ACT through the lower contact LCNT penetrating the first interlayer insulating layer ILD1. Although not shown, the lower wiring LLM may be electrically connected to the peripheral gate electrode PG through the lower contact LCNT penetrating the first interlayer insulating film ILD1 and the gate capping film PGP.

제2 주변 회로 영역들(PER2) 상의 주변 트랜지스터들의 구조는 도 6a에 도시된 제1 주변 회로 영역(PER1) 상의 주변 트랜지스터의 구조와 실질적으로 동일할 수 있다. The structure of the peripheral transistors on the second peripheral circuit regions PER2 may be substantially the same as the structure of the peripheral transistors on the first peripheral circuit region PER1 illustrated in FIG. 6A.

기판(100)의 셀 영역(CAR) 및 콘택 영역(CTR) 상에 제1 내지 제4 적층 구조체들(SS1-SS4)이 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제1 층간 절연막(ILD1) 상에 제공될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4)은 제1 및 제2 주변 회로 영역들(PER1, PER2)의 주변 트랜지스터들보다 더 높은 레벨에 위치할 수 있다. 도면의 단순화를 위하여, 앞서 도 2에 도시하여 설명한 반도체 패턴들(SP)은 생략한채 제1 내지 제4 적층 구조체들(SS1-SS4)을 도시하였다.First to fourth stacked structures SS1 to SS4 may be provided on the cell region CAR and the contact region CTR of the substrate 100. The first to fourth stacked structures SS1 to SS4 may be provided on the first interlayer insulating layer ILD1. The first to fourth stacked structures SS1 -SS4 may be located at a higher level than the peripheral transistors of the first and second peripheral circuit areas PER1 and PER2. For the sake of simplicity, the first to fourth stacked structures SS1 to SS4 are illustrated without the semiconductor patterns SP described above with reference to FIG. 2.

제1 내지 제4 적층 구조체들(SS1-SS4)을 덮는 제2 층간 절연막(ILD2)을 관통하여, 콘택 영역(CTR) 상의 제1 도전 라인들(CL1)과 접촉하는 콘택들(CNT)이 제공될 수 있다. 제1 및 제2 주변 회로 영역들(PER1, PER2) 상의 제2 층간 절연막(ILD2)을 관통하여, 하부 배선들(LML)과 접촉하는 콘택들(CNT)이 제공될 수 있다. The contacts CNT are provided to contact the first conductive lines CL1 on the contact region CTR through the second interlayer insulating layer ILD2 covering the first to fourth stacked structures SS1-SS4. Can be. Contacts CNT may be provided to penetrate the second interlayer insulating layer ILD2 on the first and second peripheral circuit regions PER1 and PER2 to contact the lower interconnections LML.

콘택 영역(CTR)의 제1 도전 라인들(CL1)과 접촉하는 콘택들(CNT)은, 제1 방향(D1)으로 배열될 수 있다. 콘택 영역(CTR)의 콘택들(CNT)은 제1 내지 제4 적층 구조체들(SS1-SS4) 각각의 계단식 구조 상에 배치될 수 있다. 따라서, 콘택 영역(CTR)의 콘택들(CNT)은 셀 영역(CAR)에 가까워질수록 그의 바닥면이 레벨이 상승할 수 있다. 예를 들어, 제1 주변 회로 영역(PER1)에 가까운 콘택(CNT)의 바닥면은 제1 레벨(LEV1)에 위치할 수 있고, 셀 영역(CAR)에 가까운 콘택(CNT)의 바닥면은 제2 레벨(LEV2)에 위치할 수 있다. 제2 레벨(LEV2)은 제1 레벨(LEV1)보다 더 높을 수 있다. The contacts CNT in contact with the first conductive lines CL1 of the contact region CTR may be arranged in the first direction D1. The contacts CNT of the contact region CTR may be disposed on the stepped structure of each of the first to fourth stacked structures SS1 to SS4. Therefore, as the contacts CNT of the contact region CTR become closer to the cell region CAR, the bottom surface thereof may increase in level. For example, the bottom surface of the contact CNT close to the first peripheral circuit region PER1 may be located at the first level LEV1, and the bottom surface of the contact CNT close to the cell region CAR may be formed at the first level LEV1. It can be located at 2 levels LEV2. The second level LEV2 may be higher than the first level LEV1.

제1 주변 회로 영역(PER1)의 하부 배선들(LML)과 접촉하는 콘택들(CNT)은, 제2 방향(D2)으로 지그재그 형태로 배열될 수 있다. 제1 주변 회로 영역(PER1) 상의 콘택들(CNT)이 지그재그 형태로 배열됨으로써, 서로 인접하는 콘택들(CNT)간의 공정 마진을 충분히 확보할 수 있다. 예를 들어, 제1 주변 회로 영역(PER1)의 첫 번째 하부 배선(LML)은 제1 단(EN1)을 가질 수 있다. 제1 주변 회로 영역(PER1)의 두 번째 하부 배선(LML)은 제2 단(EN2)을 가질 수 있다. 제2 단(EN2)은 제1 단(EN1)에 비해 콘택 영역(CTR)에 더 가까울 수 있다. The contacts CNT contacting the lower interconnections LML of the first peripheral circuit region PER1 may be arranged in a zigzag form in the second direction D2. Since the contacts CNT on the first peripheral circuit region PER1 are arranged in a zigzag form, process margins between the contacts CNT adjacent to each other may be sufficiently secured. For example, the first lower interconnection LML of the first peripheral circuit region PER1 may have a first end EN1. The second lower interconnection LML of the first peripheral circuit region PER1 may have a second end EN2. The second end EN2 may be closer to the contact area CTR than the first end EN1.

제2 층간 절연막(ILD2) 상에 제3 및 제4 층간 절연막들(ILD3, ILD4)이 제공될 수 있다. 제3 층간 절연막들(ILD3) 내에 비아들(VI)이 제공될 수 있다. 제4 층간 절연막들(ILD4) 내에 제1 내지 제6 배선들(ML1-ML6)이 제공될 수 있다. 제1 내지 제6 배선들(ML1-ML6)은 비아들(VI)과 접촉할 수 있다. Third and fourth interlayer insulating layers ILD3 and ILD4 may be provided on the second interlayer insulating layer ILD2. Vias VI may be provided in the third interlayer insulating layers ILD3. First to sixth lines ML1 to ML6 may be provided in the fourth interlayer insulating layers ILD4. The first to sixth wires ML1-ML6 may contact the vias VI.

콘택 영역(CTR) 상에서 제1 내지 제4 배선들(ML1-ML4)은 콘택들(CNT) 및 비아들(VI)을 통하여 제1 내지 제4 적층 구조체들(SS1-SS4)의 제1 도전 라인들(CL1)과 전기적으로 연결될 수 있다.The first to fourth interconnections ML1 to ML4 on the contact region CTR are formed on the first conductive lines of the first to fourth stacked structures SS1 to SS4 through the contacts CNT and the vias VI. And may be electrically connected to each other.

콘택 영역(CTR) 상에서 제1 배선들(ML1)이 제1 적층 구조체(SS1)의 제1 도전 라인들(CL1)과 각각 접속될 수 있다. 콘택 영역(CTR) 상에서 제2 배선들(ML2)이 제2 적층 구조체(SS2)의 제1 도전 라인들(CL1)과 각각 접속될 수 있다. 콘택 영역(CTR) 상에서 제3 배선들(ML3)이 제3 적층 구조체(SS3)의 제1 도전 라인들(CL1)과 각각 접속될 수 있다. 콘택 영역(CTR) 상에서 제4 배선들(ML4)이 제4 적층 구조체(SS4)의 제1 도전 라인들(CL1)과 각각 접속될 수 있다. First interconnects ML1 may be connected to first conductive lines CL1 of the first stacked structure SS1 on the contact region CTR. The second interconnects ML2 may be connected to the first conductive lines CL1 of the second stacked structure SS2 on the contact region CTR. The third interconnects ML3 may be connected to the first conductive lines CL1 of the third stacked structure SS3 on the contact region CTR. The fourth interconnects ML4 may be connected to the first conductive lines CL1 of the fourth stacked structure SS4 on the contact region CTR.

제1 배선들(ML1)의 개수는 제1 적층 구조체(SS1)의 제1 도전 라인들(CL1)의 개수와 동일할 수 있다. 제2 배선들(ML2)의 개수는 제2 적층 구조체(SS2)의 제1 도전 라인들(CL1)의 개수와 동일할 수 있다. 제3 배선들(ML3)의 개수는 제3 적층 구조체(SS3)의 제1 도전 라인들(CL1)의 개수와 동일할 수 있다. 제4 배선들(ML4)의 개수는 제4 적층 구조체(SS4)의 제1 도전 라인들(CL1)의 개수와 동일할 수 있다. The number of first interconnections ML1 may be equal to the number of first conductive lines CL1 of the first stacked structure SS1. The number of second interconnections ML2 may be the same as the number of first conductive lines CL1 of the second stacked structure SS2. The number of third wires ML3 may be equal to the number of first conductive lines CL1 of the third stacked structure SS3. The number of fourth interconnections ML4 may be equal to the number of first conductive lines CL1 of the fourth stacked structure SS4.

제1 내지 제4 배선들(ML1-ML4) 각각은 제1 방향(D1)으로 연장되는 제1 부분과, 제2 방향(D2)으로 연장되는 제2 부분을 포함할 수 있다. 예를 들어, 제1 배선들(ML1)의 제1 부분들은 제2 방향(D2)으로 일정 간격 이격되어 배치될 수 있다. 제1 배선들(ML1)의 제2 부분들은 제1 도전 라인들(CL1)상의 콘택들(CNT)과 연결될 수 있다. Each of the first to fourth wirings ML1-ML4 may include a first portion extending in the first direction D1 and a second portion extending in the second direction D2. For example, the first portions of the first wires ML1 may be spaced apart from each other in the second direction D2. Second portions of the first interconnections ML1 may be connected to the contacts CNT on the first conductive lines CL1.

제1 내지 제4 배선들(ML1-ML4)은 콘택 영역(CTR)으로부터 제1 주변 회로 영역(PER1)까지 연장될 수 있다. 제1 주변 회로 영역(PER1) 상에서 제1 내지 제4 배선들(ML1-ML4)은 콘택들(CNT) 및 비아들(VI)을 통하여 하부 배선들(LML)과 전기적으로 연결될 수 있다.The first to fourth wirings ML1 to ML4 may extend from the contact region CTR to the first peripheral circuit region PER1. The first to fourth interconnections ML1 to ML4 may be electrically connected to the lower interconnections LML through the contacts CNT and the vias VI on the first peripheral circuit region PER1.

셀 영역(CAR) 상에서 제5 배선들(ML5)은 비아들(VI)을 통하여 제2 도전 라인들(CL2)과 전기적으로 연결될 수 있다. 제5 배선들(ML5)은 제2 방향(D2)으로 연장될 수 있다. 제5 배선들(ML5)은 셀 영역(CAR)으로부터 제2 주변 회로 영역들(PER2)까지 연장될 수 있다. 제2 주변 회로 영역들(PER2) 상에서 제5 배선들(ML5)은 콘택들(CNT) 및 비아들(VI)을 통하여 하부 배선들(LML)과 전기적으로 연결될 수 있다.The fifth interconnects ML5 may be electrically connected to the second conductive lines CL2 through the vias VI in the cell region CAR. The fifth wirings ML5 may extend in the second direction D2. The fifth interconnects ML5 may extend from the cell region CAR to the second peripheral circuit regions PER2. The fifth interconnections ML5 may be electrically connected to the lower interconnections LML through the contacts CNT and the vias VI on the second peripheral circuit regions PER2.

제5 배선들(ML5) 각각은, 제1 내지 제4 적층 구조체들(SS1-SS4)의 제2 도전 라인들(CL2)과 공통으로 연결될 수 있다. 일 예로, 제2 적층 구조체(SS2)의 제1 방향(D1)으로 배열된 제2 도전 라인들(CL2)은 제1 행(C1)을 이룰 수 있다. 제3 적층 구조체(SS3)의 제1 방향(D1)으로 배열된 제2 도전 라인들(CL2)은 제2 행(C2)을 이룰 수 있다.Each of the fifth wires ML5 may be connected to the second conductive lines CL2 of the first to fourth stacked structures SS1 -SS4 in common. For example, the second conductive lines CL2 arranged in the first direction D1 of the second stacked structure SS2 may form the first row C1. The second conductive lines CL2 arranged in the first direction D1 of the third stacked structure SS3 may form a second row C2.

제1 행(C1)의 첫 번째 제2 도전 라인(CL2)과 제2 행(C2)의 첫 번째 제2 도전 라인(CL2)은 제2 방향(D2)으로 정렬될 수 있다. 제1 행(C1)의 첫 번째 제2 도전 라인(CL2)과 제2 행(C2)의 첫 번째 제2 도전 라인(CL2)은, 첫 번째 제5 배선(ML5)에 공통으로 연결될 수 있다. 제1 행(C1)의 두 번째 제2 도전 라인(CL2)과 제2 행(C2)의 두 번째 제2 도전 라인(CL2)은 제2 방향(D2)으로 정렬될 수 있다. 제1 행(C1)의 두 번째 제2 도전 라인(CL2)과 제2 행(C2)의 두 번째 제2 도전 라인(CL2)은, 두 번째 제5 배선(ML5)에 공통으로 연결될 수 있다.The first second conductive line CL2 of the first row C1 and the first second conductive line CL2 of the second row C2 may be aligned in the second direction D2. The first second conductive line CL2 of the first row C1 and the first second conductive line CL2 of the second row C2 may be commonly connected to the first fifth wiring ML5. The second second conductive line CL2 of the first row C1 and the second second conductive line CL2 of the second row C2 may be aligned in the second direction D2. The second second conductive line CL2 of the first row C1 and the second second conductive line CL2 of the second row C2 may be commonly connected to the second fifth wiring ML5.

첫 번째 제5 배선(ML5)은 셀 영역(CAR)의 일 측에 인접하는 제2 주변 회로 영역(PER2) 상으로 연장될 수 있다. 두 번째 제5 배선(ML5)은 셀 영역(CAR)의 타 측에 인접하는 제2 주변 회로 영역(PER2) 상으로 연장될 수 있다. The first fifth wiring ML5 may extend on the second peripheral circuit region PER2 adjacent to one side of the cell region CAR. The second fifth wiring ML5 may extend on the second peripheral circuit region PER2 adjacent to the other side of the cell region CAR.

셀 영역(CAR) 상에서 제6 배선(ML6)은 비아들(VI)을 통하여 제3 도전 라인들(CL3)과 전기적으로 연결될 수 있다. 제6 배선(ML6)은 제2 방향(D2)으로 연장될 수 있다. 제6 배선(ML6)은 상부 비아(UVI)를 통하여, 상위 배선(도시되지 않음)과 연결될 수 있다. The sixth wiring ML6 may be electrically connected to the third conductive lines CL3 through the vias VI in the cell region CAR. The sixth wiring ML6 may extend in the second direction D2. The sixth wiring ML6 may be connected to an upper wiring (not shown) through the upper via UVI.

하부 배선(LML), 하부 콘택(LCNT), 콘택들(CNT), 비아들(VI) 및 제1 내지 제6 배선들(ML1-ML6) 각각은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중에서 선택된 적어도 하나의 금속 물질을 포함할 수 있다. The lower interconnection LLM, the lower contact LCNT, the contacts CNT, the vias VI, and the first through sixth interconnections ML1-ML6 are each selected from among aluminum, copper, tungsten, molybdenum, and cobalt. It may include at least one metal material selected.

이하, 본 발명의 다양한 실시예들에 대해 설명한다. 후술하는 실시예들에서는, 앞서 도 1 내지 도 6b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described. In the following embodiments, detailed description of technical features overlapping with those described above with reference to FIGS. 1 to 6B will be omitted, and differences will be described in detail.

도 7a는 도 5의 A-A'선 및 B-B'선에 따른 단면도이다. 도 7b는 도 5의 C-C'선에 따른 단면도이다. 도 7a 및 도 7b를 참조하면, 제1 및 제2 주변 회로 영역들(PER1, PER2) 상에 제1 주변 트랜지스터들(PTR1)이 배치될 수 있다. 나아가 콘택 영역(CTR) 상에 적어도 하나의 제2 주변 트랜지스터(PTR2)가 배치될 수 있고, 셀 영역(CAR) 상에 적어도 하나의 제3 주변 트랜지스터(PTR3)가 배치될 수 있다.FIG. 7A is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 5. FIG. 7B is a cross-sectional view taken along the line CC ′ of FIG. 5. 7A and 7B, first peripheral transistors PTR1 may be disposed on the first and second peripheral circuit regions PER1 and PER2. Furthermore, at least one second peripheral transistor PTR2 may be disposed on the contact region CTR, and at least one third peripheral transistor PTR3 may be disposed on the cell region CAR.

제2 및 제3 주변 트랜지스터들(PTR2, PTR3)은 제1 및 제2 주변 회로 영역들(PER1, PER2)의 제1 주변 트랜지스터들(PTR1)과 동일한 기능을 수행하는 트랜지스터들일 수 있다. 일 예로, 제2 및 제3 주변 트랜지스터들(PTR2, PTR3)은 제1 주변 트랜지스터들(PTR1)과 함께 메모리 셀을 구동하기 위한 주변 회로를 구성할 수 있다. 본 실시예에 따르면, 주변 회로를 구성하는 주변 트랜지스터들을 제1 및 제2 주변 회로 영역들(PER1, PER2)뿐만 아니라 콘택 영역(CTR) 및 셀 영역(CAR) 상에도 배치하여, 주변 트랜지스터들이 형성될 면적을 상대적으로 크게 확보할 수 있다. The second and third peripheral transistors PTR2 and PTR3 may be transistors that perform the same function as the first peripheral transistors PTR1 of the first and second peripheral circuit regions PER1 and PER2. For example, the second and third peripheral transistors PTR2 and PTR3 may form a peripheral circuit for driving a memory cell together with the first peripheral transistors PTR1. According to the present exemplary embodiment, peripheral transistors constituting the peripheral circuit are disposed not only on the first and second peripheral circuit regions PER1 and PER2 but also on the contact region CTR and the cell region CAR to form peripheral transistors. It is possible to secure a relatively large area.

기판(100)의 소자 분리막(ST) 상에 제1 하부 배선들(LML1)이 제공될 수 있다. 제1 하부 배선들(LML1)은 콘택 영역(CTR) 및 셀 영역(CAR) 상에 배치될 수 있다.First lower interconnections LML1 may be provided on the device isolation layer ST of the substrate 100. The first lower interconnections LML1 may be disposed on the contact region CTR and the cell region CAR.

제1 층간 절연막(ILD1)이 제1 내지 제3 주변 트랜지스터들(PTR1, PTR2, PTR3) 및 제1 하부 배선들(LML1)을 덮을 수 있다. 제1 층간 절연막(ILD1)과 제2 층간 절연막(ILD2) 사이에 추가 층간 절연막(ILDa)이 제공될 수 있다. 추가 층간 절연막(ILDa) 내에 제2 하부 배선들(LML2)이 제공될 수 있다. The first interlayer insulating layer ILD1 may cover the first to third peripheral transistors PTR1, PTR2, and PTR3 and the first lower interconnections LML1. An additional interlayer insulating film ILDa may be provided between the first interlayer insulating film ILD1 and the second interlayer insulating film ILD2. Second lower interconnections LML2 may be provided in the additional interlayer insulating layer ILDa.

일 예로, 제2 하부 배선(LML2)은 제1 층간 절연막(ILD1)을 관통하는 하부 콘택(LCNT)을 통하여 제2 주변 트랜지스터(PTR2)와 연결될 수 있다. 결과적으로, 제1 도전 라인(CL1)이 제2 주변 트랜지스터(PTR2)와 전기적으로 연결될 수 있다. For example, the second lower interconnection LLM2 may be connected to the second peripheral transistor PTR2 through the lower contact LCNT penetrating the first interlayer insulating layer ILD1. As a result, the first conductive line CL1 may be electrically connected to the second peripheral transistor PTR2.

제1 및 제2 하부 배선들(LML1, LML2)을 제1 및 제2 주변 회로 영역들(PER1, PER2)뿐만 아니라 콘택 영역(CTR) 및 셀 영역(CAR) 상에도 배치하여, 메모리 소자의 라우팅 자유도를 향상시킬 수 있다. 나아가, 배선들이 형성될 면적을 상대적으로 크게 확보할 수 있다.The first and second lower interconnections LML1 and LML2 are disposed on the contact region CTR and the cell region CAR as well as the first and second peripheral circuit regions PER1 and PER2, thereby routing the memory device. Freedom can be improved. Furthermore, the area in which the wirings are to be formed can be secured relatively large.

도 8a는 도 5의 A-A'선 및 B-B'선에 따른 단면도이다. 도 8b는 도 5의 C-C'선에 따른 단면도이다. 도 8a 및 도 8b를 참조하면, 제4 층간 절연막(ILD4) 상에 제5 층간 절연막(ILD5) 및 제6 층간 절연막(ILD6)이 제공될 수 있다. 제5 층간 절연막들(ILD5) 내에 상부 비아들(UVI)이 제공될 수 있다. 제6 층간 절연막들(ILD6) 내에 상부 배선들(UML)이 제공될 수 있다. 상부 배선들(UML)은 상부 비아들(UVI)과 접촉할 수 있다. 상부 비아들(UVI)은 상부 배선들(UML)과 제1 내지 제6 배선들(ML1-ML6)을 서로 수직적으로 연결할 수 있다. FIG. 8A is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 5. FIG. 8B is a cross-sectional view taken along the line CC ′ of FIG. 5. 8A and 8B, a fifth interlayer insulating film ILD5 and a sixth interlayer insulating film ILD6 may be provided on the fourth interlayer insulating film ILD4. Upper vias UVI may be provided in the fifth interlayer insulating layers ILD5. Upper interconnections UML may be provided in the sixth interlayer insulating layers ILD6. The upper interconnections UML may contact the upper vias UVI. The upper vias UVI may vertically connect the upper interconnections UML and the first to sixth interconnections ML1 to ML6.

도 8a를 참조하면, 첫 번째 제4 배선(ML4)은 상부 배선(UML)과 전기적으로 연결될 수 있다. 첫 번째 제4 배선(ML4)과 연결된 상부 배선(UML)은 제1 주변 회로 영역(PER1)으로 연장될 수 있다. 두 번째 제4 배선(ML4)은 상부 배선(UML)과 연결되지 않고 제1 주변 회로 영역(PER1)으로 연장될 수 있다. 세 번째 제4 배선(ML4)은 상부 배선(UML)과 전기적으로 연결될 수 있다. 세 번째 제4 배선(ML4)과 연결된 상부 배선(UML)은 제1 주변 회로 영역(PER1)으로 연장될 수 있다. 네 번째 제4 배선(ML4)은 상부 배선(UML)과 연결되지 않고 제1 주변 회로 영역(PER1)으로 연장될 수 있다.Referring to FIG. 8A, the first fourth wiring ML4 may be electrically connected to the upper wiring UML. The upper interconnection UML connected to the first fourth interconnect ML4 may extend to the first peripheral circuit region PER1. The second fourth wiring ML4 may extend to the first peripheral circuit region PER1 without being connected to the upper wiring UML. The third fourth wiring ML4 may be electrically connected to the upper wiring UML. The upper interconnection UML connected to the third fourth interconnect ML4 may extend to the first peripheral circuit region PER1. The fourth fourth wiring ML4 may extend to the first peripheral circuit region PER1 without being connected to the upper wiring UML.

도 8b를 참조하면, 첫 번째 제5 배선(ML5)은 상부 배선(UML)과 전기적으로 연결될 수 있다. 첫 번째 제5 배선(ML5)과 연결된 상부 배선(UML)은 제2 주변 회로 영역(PER2)으로 연장될 수 있다. 두 번째 제5 배선(ML5)은 상부 배선(UML)과 연결되지 않고 제2 주변 회로 영역(PER2)으로 연장될 수 있다.Referring to FIG. 8B, the first fifth interconnection ML5 may be electrically connected to the upper interconnection UML. The upper interconnection UML connected to the first fifth interconnection ML5 may extend to the second peripheral circuit region PER2. The second fifth wiring ML5 may extend to the second peripheral circuit region PER2 without being connected to the upper wiring UML.

본 실시예에 따르면, 제1 내지 제6 배선들(ML1-ML6) 상에 상위 배선인 상부 배선들(UML)을 추가로 배치하여, 라우팅 자유도를 향상시킬 수 있다. 나아가, 배선들이 형성될 면적을 상대적으로 크게 확보할 수 있다.According to the present exemplary embodiment, the upper wirings UML, which are upper wirings, may be further disposed on the first to sixth wirings ML1 to ML6 to improve routing freedom. Furthermore, the area in which the wirings are to be formed can be secured relatively large.

도 9는 도 5의 C-C'선에 따른 단면도이다. 도 7a 및 도 9를 참조하면, 제1 열(R1)의 반도체 패턴들(SP)과 제2 열(R2)의 반도체 패턴들(SP) 사이에 제2 도전 라인(CL2) 및 추가 도전 라인(CL2a)이 제공될 수 있다. 다시 말하면, 수직적으로 적층된 반도체 패턴들(SP)의 양 측에 제2 도전 라인(CL2) 및 추가 도전 라인(CL2a)이 배치될 수 있다. 추가 도전 라인(CL2a)은 제2 도전 라인(CL2)과 평행하게 제3 방향(D3)으로 연장될 수 있다. 9 is a cross-sectional view taken along line CC ′ of FIG. 5. Referring to FIGS. 7A and 9, a second conductive line CL2 and an additional conductive line between the semiconductor patterns SP of the first column R1 and the semiconductor patterns SP of the second column R2 may be described. CL2a) may be provided. In other words, the second conductive line CL2 and the additional conductive line CL2a may be disposed on both sides of the vertically stacked semiconductor patterns SP. The additional conductive line CL2a may extend in the third direction D3 in parallel with the second conductive line CL2.

일 예로, 추가 도전 라인(CL2a)은 메모리 셀 트랜지스터(MCT)의 백 게이트(Back Gate)일 수 있다. 다른 예로, 추가 도전 라인(CL2a)은 제2 도전 라인(CL2)과 함께 하나의 워드 라인(WL)을 구성할 수 있다. 또 다른 예로, 추가 도전 라인(CL2a)은 반도체 패턴들(SP)에 직접 접촉하여, 바디 컨택의 기능을 수행할 수 있다. 추가 도전 라인(CL2a)은 제1 및 제2 하부 배선들(LML1, LML2)을 통해 다른 영역과 연결될 수 있다. For example, the additional conductive line CL2a may be a back gate of the memory cell transistor MCT. As another example, the additional conductive line CL2a may constitute one word line WL together with the second conductive line CL2. As another example, the additional conductive line CL2a may directly contact the semiconductor patterns SP to perform a function of a body contact. The additional conductive line CL2a may be connected to another region through the first and second lower interconnections LML1 and LML2.

도 10은 도 5의 A-A'선 및 B-B'선에 따른 단면도이다. 도 10을 참조하면, 제1 주변 회로 영역(PER1)의 제2 층간 절연막(ILD2) 상에 반도체막(SL)이 제공될 수 있다. 반도체막(SL)은 제1 내지 제4 적층 구조체들(SS1-SS4)보다 더 높이 위치할 수 있다. 반도체막(SL) 상에 주변 트랜지스터들(PTR)이 형성될 수 있다. 제2 주변 회로 영역들(PER2) 상의 주변 트랜지스터들의 구조는 도 10에 도시된 제1 주변 회로 영역(PER1) 상의 주변 트랜지스터의 구조와 실질적으로 동일할 수 있다.10 is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 5. Referring to FIG. 10, a semiconductor film SL may be provided on the second interlayer insulating film ILD2 of the first peripheral circuit region PER1. The semiconductor layer SL may be positioned higher than the first to fourth stacked structures SS1 -SS4. Peripheral transistors PTR may be formed on the semiconductor layer SL. The structure of the peripheral transistors on the second peripheral circuit regions PER2 may be substantially the same as the structure of the peripheral transistors on the first peripheral circuit region PER1 illustrated in FIG. 10.

반도체막(SL) 상에 주변 트랜지스터들(PTR)을 덮는 추가 층간 절연막(ILDa)이 제공될 수 있다. 추가 층간 절연막(ILDa)의 상면은, 콘택 영역(CTR) 및 셀 영역(CAR) 상의 제2 층간 절연막(ILD2)의 상면과 실질적으로 공면을 이룰 수 있다. 반도체막(SL) 상의 주변 트랜지스터들(PTR)은, 제1 내지 제5 배선들(ML1-ML5)을 통해 제1 및 제2 도전 라인들(CL1, CL2)과 전기적으로 연결될 수 있다. An additional interlayer insulating layer ILDa may be provided on the semiconductor layer SL to cover the peripheral transistors PTR. The top surface of the additional interlayer insulating film ILDa may be substantially coplanar with the top surface of the second interlayer insulating film ILD2 on the contact region CTR and the cell region CAR. The peripheral transistors PTR on the semiconductor layer SL may be electrically connected to the first and second conductive lines CL1 and CL2 through the first to fifth wirings ML1 to ML5.

도 11은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 12는 도 5의 A-A'선에 따른 단면도이다. 도 11 및 도 12를 참조하면, 제1 주변 회로 영역(PER1)은 제1 서브 영역(PER1a) 및 제2 서브 영역(PER1b)을 포함할 수 있다. 제2 서브 영역(PER1b)은 제1 서브 영역(PER1a)과 제1 방향(D1)으로 이격될 수 있다. 제1 및 제2 서브 영역들(PER1a, PER1b) 상에 제1 및 제2 주변 트랜지스터들(PTR1, PTR2)이 각각 제공될 수 있다. 11 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments. 12 is a cross-sectional view taken along line AA ′ of FIG. 5. 11 and 12, the first peripheral circuit region PER1 may include a first subregion PER1a and a second subregion PER1b. The second subregion PER1b may be spaced apart from the first subregion PER1a in the first direction D1. First and second peripheral transistors PTR1 and PTR2 may be provided on the first and second sub-regions PER1a and PER1b, respectively.

예를 들어, 첫 번째 제4 배선(ML4)은 제1 서브 영역(PER1a)으로 연장될 수 있다. 두 번째 제4 배선(ML4)은 제2 서브 영역(PER1b)으로 연장될 수 있다. 세 번째 제4 배선(ML4)은 제1 서브 영역(PER1a)으로 연장될 수 있다. 네 번째 제4 배선(ML4)은 제2 서브 영역(PER1b)으로 연장될 수 있다.For example, the first fourth wiring ML4 may extend to the first sub region PER1a. The second fourth wiring ML4 may extend to the second sub region PER1b. The third fourth wiring ML4 may extend to the first sub region PER1a. The fourth fourth wiring ML4 may extend to the second sub region PER1b.

본 실시예에 따르면, 제1 주변 회로 영역(PER1)을 두 구역으로 분할하여 제1 및 제2 서브 영역들(PER1a, PER1b)을 구성할 수 있다. 이로써, 제1 주변 회로 영역(PER1)의 주변 회로를 구성하는 제1 및 제2 주변 트랜지스터들(PTR1, PTR2)을 각각 제1 및 제2 서브 영역들(PER1a, PER1b)로 나누어 배치할 수 있다. 결과적으로, 주변 트랜지스터들이 형성될 면적을 상대적으로 크게 확보할 수 있으며, 인접하는 콘택들(CNT) 간의 간격도 상대적으로 크게 확보할 수 있다. According to the present exemplary embodiment, the first peripheral circuit region PER1 may be divided into two regions to configure the first and second sub regions PER1a and PER1b. Accordingly, the first and second peripheral transistors PTR1 and PTR2 constituting the peripheral circuit of the first peripheral circuit region PER1 may be divided into first and second sub regions PER1a and PER1b, respectively. . As a result, the area in which the peripheral transistors are to be formed can be secured relatively large, and the spacing between adjacent contacts CNT can be secured relatively large.

도 13은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 13을 참조하면, 제1 주변 회로 영역(PER1)이 복수개로 제공될 수 있다. 예를 들어, 제1 주변 회로 영역들(PER1)은 센스 증폭기들을 포함할 수 있다.13 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments. Referring to FIG. 13, a plurality of first peripheral circuit regions PER1 may be provided. For example, the first peripheral circuit regions PER1 may include sense amplifiers.

셀 영역(CAR)의 일 측에 인접하여, 제1 주변 회로 영역들(PER1)과 제2 주변 회로 영역들(PER2)이 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다. 셀 영역(CAR)의 타 측에 인접하여, 제1 주변 회로 영역들(PER1)과 제2 주변 회로 영역들(PER2)이 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다. Adjacent to one side of the cell region CAR, the first peripheral circuit regions PER1 and the second peripheral circuit regions PER2 may be alternately arranged along the first direction D1. Adjacent to the other side of the cell region CAR, the first peripheral circuit regions PER1 and the second peripheral circuit regions PER2 may be alternately arranged along the first direction D1.

도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 14를 참조하면, 제1 주변 회로 영역(PER1)은 제2 방향(D2)으로 연장되는 제1 부분(PA1) 및 제1 부분(PA1)으로부터 제1 방향(D1)으로 연장되는 제2 부분들(PA2)을 포함할 수 있다.14 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments. Referring to FIG. 14, the first peripheral circuit region PER1 extends in the first direction PA from the first portion PA1 and the first portion PA1 extending in the second direction D2. And PA2.

도 13 및 도 14를 참조하여 설명한 실시예들에 따르면, 앞서 도 5를 참조하여 설명한 제1 주변 회로 영역(PER1)의 면적에 비해 제1 주변 회로 영역(PER1)의 면적을 보다 넓게 확보할 수 있다. According to the exemplary embodiments described with reference to FIGS. 13 and 14, the area of the first peripheral circuit region PER1 may be more secured than the area of the first peripheral circuit region PER1 described with reference to FIG. 5. have.

도 15는 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 16은 도 15의 A-A'선에 따른 단면도이다. 도 15 및 도 16을 참조하면, 콘택 영역(CTR) 상에 제1 도전 라인들(CL1)과 접촉하는 공통 콘택들(CCNT)이 제공될 수 있다. 공통 콘택들(CCNT) 각각은 서로 동일한 레벨에 위치하는 한 쌍의 제1 도전 라인들(CL1)과 공통으로 접촉할 수 있다.15 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments. FIG. 16 is a cross-sectional view taken along line AA ′ of FIG. 15. Referring to FIGS. 15 and 16, common contacts CCNT contacting the first conductive lines CL1 may be provided on the contact region CTR. Each of the common contacts CCNT may be in common contact with a pair of first conductive lines CL1 positioned at the same level as each other.

예를 들어, 제2 적층 구조체(SS2)의 최하부의 제1 도전 라인(CL1)과 제3 적층 구조체(SS3)의 최하부의 제1 도전 라인(CL1)은, 하나의 공통 콘택(CCNT)에 공통으로 연결될 수 있다. 제2 적층 구조체(SS2)의 최상부의 제1 도전 라인(CL1)과 제3 적층 구조체(SS3)의 최상부의 제1 도전 라인(CL1)은, 하나의 공통 콘택(CCNT)에 공통으로 연결될 수 있다.For example, the first conductive line CL1 at the bottom of the second stacked structure SS2 and the first conductive line CL1 at the bottom of the third stacked structure SS3 are common to one common contact CCNT. Can be connected. The first conductive line CL1 at the top of the second stacked structure SS2 and the first conductive line CL1 at the top of the third stacked structure SS3 may be commonly connected to one common contact CCNT. .

앞서 도 5의 제1 내지 제4 배선들(ML1-ML4) 대신 공통 배선들(CML)이 제공될 수 있다. 공통 배선들(CML)은 비아들(VI)을 통해 공통 콘택들(CCNT)과 전기적으로 연결될 수 있다. 공통 배선들(CML) 각각은 서로 동일한 레벨에 위치하는 한 쌍의 제1 도전 라인들(CL1)과 전기적으로 연결될 수 있다. The common wirings CML may be provided instead of the first to fourth wirings ML1-ML4 of FIG. 5. The common lines CML may be electrically connected to the common contacts CCNT through the vias VI. Each of the common lines CML may be electrically connected to a pair of first conductive lines CL1 positioned at the same level.

도시되진 않았지만, 본 발명의 다른 실시예로, 공통 콘택(CCNT)은, 제1 적층 구조체(SS1)의 제1 도전 라인(CL1) 및 제2 적층 구조체(SS2)의 제1 도전 라인(CL1)과 공통으로 접촉하도록 제공될 수 있다. 공통 콘택(CCNT)은, 제3 적층 구조체(SS3)의 제1 도전 라인(CL1) 및 제4 적층 구조체(SS4)의 제1 도전 라인(CL1)과 공통으로 접촉하도록 제공될 수 있다.Although not shown, the common contact CCNT may include the first conductive line CL1 of the first stacked structure SS1 and the first conductive line CL1 of the second stacked structure SS2. It may be provided to make common contact with. The common contact CCNT may be provided to make common contact with the first conductive line CL1 of the third stacked structure SS3 and the first conductive line CL1 of the fourth stacked structure SS4.

제5 배선들(ML5)은 제1 서브 배선들(ML5a) 및 제2 서브 배선들(ML5b)을 포함할 수 있다. 제1 서브 배선들(ML5a) 및 제2 서브 배선들(ML5b)은 제1 방향(D1)을 따라 서로 교번적으로 배열될 수 있다. 각각의 제1 서브 배선들(ML5a)은 제2 및 제4 적층 구조체들(SS2, SS4)의 제2 도전 라인들(CL2)과 공통으로 연결될 수 있다. 각각의 제1 서브 배선들(ML5a)은 제1 및 제3 적층 구조체들(SS1, SS3)의 제2 도전 라인들(CL2)과는 연결되지 않을 수 있다. 각각의 제2 서브 배선들(ML5b)은 제1 및 제3 적층 구조체들(SS1, SS3)의 제2 도전 라인들(CL2)과 공통으로 연결될 수 있다. 각각의 제2 서브 배선들(ML5b)은 제2 및 제4 적층 구조체들(SS2, SS4)의 제2 도전 라인들(CL2)과는 연결되지 않을 수 있다.The fifth wires ML5 may include first sub wires ML5a and second sub wires ML5b. The first sub wirings ML5a and the second sub wirings ML5b may be alternately arranged with each other along the first direction D1. Each of the first sub wires ML5a may be connected to the second conductive lines CL2 of the second and fourth stacked structures SS2 and SS4 in common. Each of the first sub wirings ML5a may not be connected to the second conductive lines CL2 of the first and third stacked structures SS1 and SS3. Each of the second sub wires ML5b may be connected to the second conductive lines CL2 of the first and third stacked structures SS1 and SS3 in common. Each of the second sub wires ML5b may not be connected to the second conductive lines CL2 of the second and fourth stacked structures SS2 and SS4.

일 예로, 제2 적층 구조체(SS2)의 제2 도전 라인들(CL2)은 제1 행(C1)을 이룰 수 있고, 제3 적층 구조체(SS3)의 제2 도전 라인들(CL2)은 제2 행(C2)을 이룰 수 있다. 제1 행(C1)의 첫 번째 제2 도전 라인(CL2)과 제2 행(C2)의 첫 번째 제2 도전 라인(CL2)은 제2 방향(D2)으로 정렬되지 않고 서로 오프셋될 수 있다. 제1 행(C1)의 첫 번째 제2 도전 라인(CL2)은 제1 서브 배선(ML5a)과 전기적으로 연결될 수 있고, 제2 행(C2)의 첫 번째 제2 도전 라인(CL2)은 제2 서브 배선(ML5b)과 전기적으로 연결될 수 있다. 제1 행(C1)의 두 번째 제2 도전 라인(CL2)과 제2 행(C2)의 두 번째 제2 도전 라인(CL2)은 제2 방향(D2)으로 정렬되지 않고 서로 오프셋될 수 있다. 제1 행(C1)의 두 번째 제2 도전 라인(CL2)은 제1 서브 배선(ML5a)과 전기적으로 연결될 수 있고, 제2 행(C2)의 두 번째 제2 도전 라인(CL2)은 제2 서브 배선(ML5b)과 전기적으로 연결될 수 있다. For example, the second conductive lines CL2 of the second stacked structure SS2 may form a first row C1, and the second conductive lines CL2 of the third stacked structure SS3 may have a second width. Row C2 may be achieved. The first second conductive line CL2 of the first row C1 and the first second conductive line CL2 of the second row C2 may be offset from each other without being aligned in the second direction D2. The first second conductive line CL2 of the first row C1 may be electrically connected to the first sub wiring ML5a, and the first second conductive line CL2 of the second row C2 may be the second. It may be electrically connected to the sub wiring ML5b. The second second conductive line CL2 of the first row C1 and the second second conductive line CL2 of the second row C2 may be offset from each other without being aligned in the second direction D2. The second second conductive line CL2 of the first row C1 may be electrically connected to the first sub wiring ML5a, and the second second conductive line CL2 of the second row C2 may be the second. It may be electrically connected to the sub wiring ML5b.

제1 서브 배선들(ML5a)은 셀 영역(CAR)으로부터 셀 영역(CAR)의 일 측에 인접하는 제2 주변 회로 영역(PER2) 상으로 연장될 수 있다. 제2 서브 배선들(ML5b)은 셀 영역(CAR)으로부터 셀 영역(CAR)의 타 측에 인접하는 제2 주변 회로 영역(PER2) 상으로 연장될 수 있다.The first sub interconnections ML5a may extend from the cell region CAR to the second peripheral circuit region PER2 adjacent to one side of the cell region CAR. The second sub wirings ML5b may extend from the cell region CAR to the second peripheral circuit region PER2 adjacent to the other side of the cell region CAR.

제2 주변 회로 영역(PER2)의 하부 배선들(LML)과 접촉하는 콘택들(CNT)은, 제2 방향(D2)으로 지그재그 형태로 배열될 수 있다. 제2 주변 회로 영역(PER2) 상의 콘택들(CNT)이 지그재그 형태로 배열됨으로써, 서로 인접하는 콘택들(CNT)간의 공정 마진을 충분히 확보할 수 있다. 예를 들어, 제2 주변 회로 영역(PER2)의 첫 번째 하부 배선(LML)은 제1 단(EN1)을 가질 수 있다. 제2 주변 회로 영역(PER2)의 두 번째 하부 배선(LML)은 제2 단(EN2)을 가질 수 있다. 제2 단(EN2)은 제1 단(EN1)에 비해 콘택 영역(CTR)에 더 가까울 수 있다. The contacts CNT in contact with the lower interconnections LML of the second peripheral circuit region PER2 may be arranged in a zigzag form in the second direction D2. Since the contacts CNT on the second peripheral circuit region PER2 are arranged in a zigzag form, process margins between the contacts CNT adjacent to each other may be sufficiently secured. For example, the first lower interconnection LML of the second peripheral circuit region PER2 may have a first end EN1. The second lower interconnection LML of the second peripheral circuit region PER2 may have a second end EN2. The second end EN2 may be closer to the contact area CTR than the first end EN1.

도 17은 본 발명의 실시예들에 따른 3차원 반도체 메모리 소자를 나타내는 사시도이다. 도 18은 도 17의 A-A'선 및 B-B'선에 따른 단면도이다. 도 17 및 도 18을 참조하면 제1 도전 라인들(CL1) 각각은 제1 방향(D1)으로 연장되는 배선부(LP) 및 배선부(LP)로부터 제3 방향(D3)으로 연장되는 콘택부(CNP)를 포함할 수 있다. 17 is a perspective view illustrating a 3D semiconductor memory device according to example embodiments. 18 is a cross-sectional view taken along line AA ′ and line B-B ′ of FIG. 17. 17 and 18, each of the first conductive lines CL1 may have a wiring portion LP extending in the first direction D1 and a contact portion extending in the third direction D3 from the wiring portion LP. (CNP).

제1 도전 라인들(CL1)의 콘택부들(CNP)은 콘택 영역(CTR) 상에 배치될 수 있다. 제1 내지 제4 적층 구조체들(SS1-SS4) 각각의 콘택부들(CNP)은, 제1 방향(D1)으로 배열될 수 있다. 콘택부들(CNP)의 상면들은 제2 층간 절연막(ILD2)의 상면과 실질적으로 공면을 이룰 수 있다. 콘택부들(CNP)의 상면들 상에 비아들(VI)이 배치될 수 있다. 콘택부들(CNP)은 비아들(VI)을 통하여 제1 내지 제4 배선들(ML1-ML4)과 전기적으로 연결될 수 있다. The contact portions CNP of the first conductive lines CL1 may be disposed on the contact region CTR. The contact portions CNP of each of the first to fourth stacked structures SS1 to SS4 may be arranged in the first direction D1. Top surfaces of the contact portions CNP may be substantially coplanar with the top surface of the second interlayer insulating layer ILD2. Vias VI may be disposed on upper surfaces of the contact portions CNP. The contact parts CNP may be electrically connected to the first to fourth wires ML1 to ML4 through the vias VI.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.While the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention may be embodied in other specific forms without changing the technical spirit or essential features thereof. Therefore, it should be understood that the embodiments described above are exemplary in all respects and not restrictive.

Claims (20)

기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및
상기 제1 및 제2 적층 구조체들 상의 제1 배선 및 제2 배선을 포함하되,
상기 제1 및 제2 적층 구조체들 각각은:
수직적으로 적층된 반도체 패턴들;
상기 반도체 패턴들과 연결되고, 수평하게 연장되는 도전 라인들; 및
상기 반도체 패턴들과 인접하여 수직하게 연장되는 게이트 전극을 포함하고,
상기 제1 적층 구조체의 상기 도전 라인들은 제1 도전 라인을 포함하고,
상기 제2 적층 구조체의 상기 도전 라인들은 상기 제1 도전 라인과 동일한 레벨에 위치하는 제2 도전 라인을 포함하며,
상기 제1 배선은 상기 제1 및 제2 도전 라인들 중 적어도 하나와 전기적으로 연결되고,
상기 제2 배선은 상기 제1 및 제2 적층 구조체들의 상기 게이트 전극들 중 적어도 하나와 전기적으로 연결되는 반도체 메모리 소자.
A first laminated structure and a second laminated structure on the substrate; And
A first wiring and a second wiring on the first and second stacked structures,
Each of the first and second laminated structures is:
Vertically stacked semiconductor patterns;
Conductive lines connected to the semiconductor patterns and horizontally extending; And
A gate electrode extending vertically adjacent to the semiconductor patterns;
The conductive lines of the first stacked structure include a first conductive line,
The conductive lines of the second stacked structure include a second conductive line positioned at the same level as the first conductive line,
The first wiring is electrically connected to at least one of the first and second conductive lines,
And the second wiring is electrically connected to at least one of the gate electrodes of the first and second stacked structures.
제1항에 있어서,
상기 제1 및 제2 적층 구조체들 상의 제3 배선을 더 포함하되,
상기 제1 배선은 상기 제1 도전 라인과 전기적으로 연결되고,
상기 제3 배선은 상기 제2 도전 라인과 전기적으로 연결되며,
상기 제2 배선은 상기 제1 및 제2 적층 구조체들의 상기 게이트 전극들과 공통으로 연결되는 반도체 메모리 소자.
The method of claim 1,
Further comprising a third wiring on the first and second laminated structures,
The first wiring is electrically connected to the first conductive line,
The third wiring is electrically connected to the second conductive line,
And the second wiring is connected in common to the gate electrodes of the first and second stacked structures.
제2항에 있어서,
상기 제2 배선은 일 방향으로 연장되고,
상기 제2 배선과 공통으로 연결되는 상기 게이트 전극들은, 상기 일 방향으로 정렬되는 반도체 메모리 소자.
The method of claim 2,
The second wiring extends in one direction;
The gate electrodes connected in common with the second wiring are aligned in the one direction.
제1항에 있어서,
상기 제1 및 제2 적층 구조체들 상의 제3 배선을 더 포함하되,
상기 제1 배선은 상기 제1 및 제2 도전 라인들과 공통으로 연결되고,
상기 제2 배선은 상기 제1 적층 구조체의 상기 게이트 전극과 전기적으로 연결되며,
상기 제3 배선은 상기 제2 적층 구조체의 상기 게이트 전극과 전기적으로 연결되는 반도체 메모리 소자.
The method of claim 1,
Further comprising a third wiring on the first and second laminated structures,
The first wiring is connected in common with the first and second conductive lines.
The second wiring is electrically connected to the gate electrode of the first stacked structure,
The third wiring is electrically connected to the gate electrode of the second stacked structure.
제4항에 있어서,
상기 제1 및 제2 도전 라인들과 공통으로 접촉하는 공통 콘택을 더 포함하되,
상기 제1 배선은 상기 공통 콘택과 전기적으로 연결되는 반도체 메모리 소자.
The method of claim 4, wherein
Further comprising a common contact in common contact with the first and second conductive lines,
And the first wiring is electrically connected to the common contact.
제1항에 있어서,
상기 반도체 패턴들 각각은, 제1 불순물 영역, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이에 개재된 채널 영역을 포함하고,
상기 도전 라인들 각각은, 상기 반도체 패턴들 각각의 상기 제1 불순물 영역과 전기적으로 연결되고,
상기 게이트 전극들 각각은, 상기 반도체 패턴들의 상기 채널 영역들에 인접하는 반도체 메모리 소자.
The method of claim 1,
Each of the semiconductor patterns may include a first impurity region, a second impurity region, and a channel region interposed between the first and second impurity regions,
Each of the conductive lines is electrically connected to the first impurity region of each of the semiconductor patterns,
Each of the gate electrodes is adjacent to the channel regions of the semiconductor patterns.
제1항에 있어서,
제6항에 있어서,
상기 반도체 패턴들 각각은, 제1 불순물 영역과 상기 도전 라인 사이에 개재된 끝단 막을 더 포함하고,
상기 끝단 막은, 상기 채널 영역의 반도체 원소보다 더 좁은 밴드 갭을 갖는 반도체 원소를 포함하는 반도체 메모리 소자.
The method of claim 1,
The method of claim 6,
Each of the semiconductor patterns further includes an end film interposed between a first impurity region and the conductive line,
And the end film includes a semiconductor element having a narrower band gap than the semiconductor element in the channel region.
제1항에 있어서,
상기 제1 및 제2 적층 구조체들은 서로 평행하게 제1 방향으로 연장되고,
상기 제1 및 제2 적층 구조체들 각각의 상기 도전 라인들은 상기 제1 방향으로 연장되며,
상기 제1 및 제2 적층 구조체들 각각의 상기 반도체 패턴들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 메모리 소자.
The method of claim 1,
The first and second laminated structures extend in a first direction parallel to each other,
The conductive lines of each of the first and second stacked structures extend in the first direction,
And the semiconductor patterns of each of the first and second stacked structures extend in a second direction crossing the first direction.
제1항에 있어서,
상기 기판은 제1 주변 회로 영역 및 제2 주변 회로 영역을 포함하고,
상기 제1 배선은, 제1 방향으로 상기 제1 주변 회로 영역을 향해 연장되어, 상기 제1 주변 회로 영역 상의 제1 주변 트랜지스터와 전기적으로 연결되고,
상기 제2 배선은 상기 제1 방향과 교차하는 제2 방향으로 상기 제2 주변 회로 영역을 향해 연장되어, 상기 제2 주변 회로 영역 상의 제2 주변 트랜지스터와 전기적으로 연결되는 반도체 메모리 소자.
The method of claim 1,
The substrate comprises a first peripheral circuit region and a second peripheral circuit region,
The first wiring extends toward the first peripheral circuit region in a first direction, and is electrically connected to a first peripheral transistor on the first peripheral circuit region;
And the second wiring extends toward the second peripheral circuit region in a second direction crossing the first direction, and is electrically connected to a second peripheral transistor on the second peripheral circuit region.
제1항에 있어서,
상기 제1 및 제 2 도전 라인들 중 적어도 하나와 접촉하는 콘택을 더 포함하되,
상기 기판은 셀 영역 및 콘택 영역을 포함하고,
상기 제1 및 제2 적층 구조체들의 상기 도전 라인들은, 상기 셀 영역으로부터 상기 콘택 영역으로 연장되고,
상기 콘택은 상기 콘택 영역 상에 배치되고,
상기 제1 배선은 상기 콘택과 전기적으로 연결되는 반도체 메모리 소자.
The method of claim 1,
Further comprising a contact in contact with at least one of the first and second conductive lines,
The substrate includes a cell region and a contact region,
The conductive lines of the first and second stacked structures extend from the cell region to the contact region,
The contact is disposed on the contact area,
And the first wiring is electrically connected to the contact.
제1항에 있어서,
상기 기판은 셀 영역 및 콘택 영역을 포함하고,
상기 제1 및 제2 적층 구조체들의 상기 도전 라인들 각각은:
상기 셀 영역으로부터 상기 콘택 영역으로 수평하게 연장되는 배선부; 및
상기 콘택 영역 상에서 상기 배선부로부터 수직하게 연장되는 콘택부를 포함하고,
상기 제1 배선은 상기 제1 및 제2 도전 라인들의 상기 콘택부들 중 적어도 하나와 전기적으로 연결되는 반도체 메모리 소자.
The method of claim 1,
The substrate includes a cell region and a contact region,
Each of the conductive lines of the first and second stacked structures is:
A wiring portion extending horizontally from the cell region to the contact region; And
A contact portion extending vertically from the wiring portion on the contact region,
And the first wiring is electrically connected to at least one of the contact portions of the first and second conductive lines.
셀 영역 및 콘택 영역을 포함하는 기판;
상기 셀 영역 상에서 수직적으로 적층된 반도체 패턴들, 상기 반도체 패턴들 각각은 제1 불순물 영역, 제2 불순물 영역 및 상기 제1 및 제2 불순물 영역들 사이의 채널 영역을 포함하고;
상기 반도체 패턴들의 상기 제1 불순물 영역들과 연결되는 제1 도전 라인들, 상기 제1 도전 라인들은 상기 셀 영역으로부터 상기 콘택 영역으로 수평하게 연장되며;
상기 반도체 패턴들의 상기 제2 불순물 영역들과 연결되는 캐패시터들; 및
상기 콘택 영역 상의 상기 제1 도전 라인들과 접촉하는 콘택들을 포함하되,
상기 콘택들은, 제1 콘택 및 상기 제1 콘택보다 상기 셀 영역에 더 가까운 제2 콘택을 포함하고,
상기 제2 콘택의 바닥면의 레벨은 상기 제1 콘택의 바닥면의 레벨보다 더 높은 반도체 메모리 소자.
A substrate comprising a cell region and a contact region;
Semiconductor patterns stacked vertically on the cell region, each of the semiconductor patterns including a first impurity region, a second impurity region, and a channel region between the first and second impurity regions;
First conductive lines connected to the first impurity regions of the semiconductor patterns, the first conductive lines extending horizontally from the cell region to the contact region;
Capacitors connected to the second impurity regions of the semiconductor patterns; And
Contacts in contact with the first conductive lines on the contact region,
The contacts include a first contact and a second contact closer to the cell region than the first contact,
And the level of the bottom surface of the second contact is higher than the level of the bottom surface of the first contact.
제12항에 있어서,
상기 제1 콘택과 접촉하는 상기 제1 도전 라인은, 상기 콘택 영역 상에서 제1 길이를 갖고,
상기 제2 콘택과 접촉하는 상기 제1 도전 라인은, 상기 콘택 영역 상에서 제2 길이를 가지며,
상기 제1 길이는 상기 제2 길이보다 더 큰 반도체 메모리 소자.
The method of claim 12,
The first conductive line in contact with the first contact has a first length on the contact region,
The first conductive line in contact with the second contact has a second length on the contact region,
And the first length is greater than the second length.
제12항에 있어서,
상기 제1 및 제2 콘택들과 각각 전기적으로 연결되는 제1 배선 및 제2 배선;
상기 기판의 주변 회로 영역 상의 제1 하부 배선 및 제2 하부 배선을 더 포함하되,
상기 제1 및 제2 하부 배선들은 상기 제1 및 제2 배선들과 각각 전기적으로 연결되고,
상기 제1 및 제2 하부 배선들은 각각 제1 단 및 제2 단을 포함하며,
상기 제2 단은 상기 제1 단보다 상기 콘택 영역에 더 가까운 반도체 메모리 소자.
The method of claim 12,
First and second wires electrically connected to the first and second contacts, respectively;
Further comprising a first lower wiring and a second lower wiring on the peripheral circuit area of the substrate,
The first and second lower wires are electrically connected to the first and second wires, respectively.
The first and second lower wires each include a first end and a second end,
And the second end is closer to the contact region than the first end.
제12항에 있어서,
상기 반도체 패턴들의 상기 채널 영역들과 인접하여 수직하게 연장되는 제2 도전 라인;
상기 제1 콘택과 전기적으로 연결되는 제1 배선; 및
상기 제2 도전 라인과 전기적으로 연결되는 제2 배선을 더 포함하되,
상기 기판은 제1 및 제2 주변 회로 영역들을 더 포함하고,
상기 제1 및 제2 배선들은, 상기 제1 및 제2 주변 회로 영역들 상으로 각각 연장되는 반도체 메모리 소자.
The method of claim 12,
A second conductive line extending vertically adjacent to the channel regions of the semiconductor patterns;
A first wiring electrically connected to the first contact; And
Further comprising a second wiring electrically connected to the second conductive line,
The substrate further comprises first and second peripheral circuit regions,
The first and second wirings extend on the first and second peripheral circuit regions, respectively.
제12항에 있어서,
상기 반도체 패턴들은 제1 방향으로 연장되고,
상기 제1 도전 라인들은 상기 제1 방향과 교차하는 제2 방향으로 연장되는 반도체 메모리 소자.
The method of claim 12,
The semiconductor patterns extend in a first direction,
The first conductive lines extend in a second direction crossing the first direction.
기판 상의 제1 적층 구조체 및 제2 적층 구조체; 및
상기 제1 및 제2 적층 구조체들 상의 제1 배선 및 제2 배선을 포함하되,
상기 제1 배선은 제1 방향으로 연장되고, 상기 제2 배선은 상기 제1 방향과 교차하는 제2 방향으로 연장되며,
상기 제1 및 제2 적층 구조체들 각각은:
3차원적으로 배열된 메모리 셀 트랜지스터들;
수평적으로 배열된 상기 메모리 셀 트랜지스터들과 연결되는 비트 라인; 및
수직적으로 배열된 상기 메모리 셀 트랜지스터들과 연결되는 워드 라인을 포함하고,
상기 콘택 영역 상에서, 상기 제1 배선은 상기 제1 및 제2 적층 구조체들의 상기 비트 라인들 중 적어도 하나와 전기적으로 연결되며,
상기 셀 영역 상에서, 상기 제2 배선은 상기 제1 및 제2 적층 구조체들의 상기 워드 라인들 중 적어도 하나와 전기적으로 연결되는 반도체 메모리 소자.
A first laminated structure and a second laminated structure on the substrate; And
A first wiring and a second wiring on the first and second stacked structures,
The first wiring extends in a first direction, the second wiring extends in a second direction crossing the first direction,
Each of the first and second laminated structures is:
Three-dimensionally arranged memory cell transistors;
A bit line connected to the memory cell transistors arranged horizontally; And
A word line connected to the memory cell transistors arranged vertically;
On the contact region, the first wiring is electrically connected to at least one of the bit lines of the first and second stacked structures,
And the second wiring is electrically connected to at least one of the word lines of the first and second stacked structures on the cell region.
제17항에 있어서,
상기 비트 라인은 상기 기판의 상면에 평행하게 연장되고,
상기 워드 라인은 상기 기판의 상면에 수직하게 연장되는 반도체 메모리 소자.
The method of claim 17,
The bit line extends parallel to the upper surface of the substrate,
The word line extends perpendicular to the top surface of the substrate.
제17항에 있어서,
상기 제1 적층 구조체의 상기 비트 라인과 상기 제2 적층 구조체의 상기 비트 라인은 서로 실질적으로 동일한 레벨에 위치하는 반도체 메모리 소자.
The method of claim 17,
And the bit line of the first stacked structure and the bit line of the second stacked structure are positioned at substantially the same level as each other.
제17항에 있어서,
상기 기판은 셀 영역, 콘택 영역, 제1 주변 회로 영역 및 제2 주변 회로 영역을 포함하고,
상기 제1 배선은 상기 콘택 영역으로부터 상기 제1 주변 회로 영역까지 연장되며,
상기 제2 배선은 상기 셀 영역으로부터 상기 제2 주변 회로 영역까지 연장되는 반도체 메모리 소자.The method of claim 17,
The substrate comprises a cell region, a contact region, a first peripheral circuit region and a second peripheral circuit region,
The first wiring extends from the contact region to the first peripheral circuit region,
And the second wiring extends from the cell region to the second peripheral circuit region.
KR1020180058523A 2018-02-12 2018-05-23 Semiconductor memory device KR102494114B1 (en)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2019004399A JP7338975B2 (en) 2018-02-12 2019-01-15 semiconductor memory device
SG10201900899UA SG10201900899UA (en) 2018-02-12 2019-01-31 Semiconductor Memory Devices
EP19155115.9A EP3534401A3 (en) 2018-02-12 2019-02-01 Semiconductor memory devices
CN201910108496.7A CN110164867B (en) 2018-02-12 2019-02-03 Semiconductor memory device having a memory cell with a memory cell having a memory cell with a memory cell
US16/268,748 US10910378B2 (en) 2018-02-12 2019-02-06 Semiconductor memory devices
US17/126,195 US11569239B2 (en) 2018-02-12 2020-12-18 Semiconductor memory devices

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201862629335P 2018-02-12 2018-02-12
US62/629,335 2018-02-12

Publications (2)

Publication Number Publication Date
KR20190098007A true KR20190098007A (en) 2019-08-21
KR102494114B1 KR102494114B1 (en) 2023-02-01

Family

ID=67808335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180058523A KR102494114B1 (en) 2018-02-12 2018-05-23 Semiconductor memory device

Country Status (2)

Country Link
KR (1) KR102494114B1 (en)
SG (1) SG10201900899UA (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437382B2 (en) 2019-11-11 2022-09-06 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
CN116367540A (en) * 2023-05-10 2023-06-30 长鑫存储技术有限公司 Semiconductor structure and forming method thereof

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11437382B2 (en) 2019-11-11 2022-09-06 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
CN116367540A (en) * 2023-05-10 2023-06-30 长鑫存储技术有限公司 Semiconductor structure and forming method thereof
CN116367540B (en) * 2023-05-10 2023-10-24 长鑫存储技术有限公司 Semiconductor structure and forming method thereof

Also Published As

Publication number Publication date
SG10201900899UA (en) 2019-09-27
KR102494114B1 (en) 2023-02-01

Similar Documents

Publication Publication Date Title
JP7338975B2 (en) semiconductor memory device
US11844212B2 (en) Semiconductor memory devices
CN109616474B (en) Semiconductor memory device having a memory cell with a memory cell having a memory cell with a memory cell
KR102638741B1 (en) Semiconductor memory device
CN108122921B (en) Three-dimensional semiconductor device
KR102630024B1 (en) Semiconductor memory device
US10199375B2 (en) Storage device and capacitor
KR102521580B1 (en) Semiconductor device
KR102627897B1 (en) Semiconductor device and manufacturing method thereof
CN114725065A (en) Semiconductor memory device with a plurality of memory cells
KR20210027696A (en) Three dimension semiconductor memory device
KR102600110B1 (en) Semiconductor memory device
TW202213716A (en) Three-dimensional semiconductor memory device
KR102494114B1 (en) Semiconductor memory device
KR20210018578A (en) Semiconductor memory device
US11437380B2 (en) Semiconductor memory device and method of manufacturing the same
US11594550B2 (en) Nonvolatile memory device with h-shaped blocks and method of fabricating the same
KR20230154692A (en) Semiconductor device
KR20240050241A (en) A semiconductor memory device
KR20230163317A (en) Semiconductor device
CN117377321A (en) Semiconductor device with a semiconductor layer having a plurality of semiconductor layers
CN117062445A (en) Semiconductor device including data storage layer

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant