KR20190096129A - 반도체 발광소자 및 이를 이용한 백라이트 - Google Patents

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Abstract

본 개시는 본 개시는 반도체 발광소자에 있어서, 제1 전극, 제2 전극, 제3 전극 및 제4 전극을 포함하는 리드프레임; 리드프레임의 일부가 노출되는 복수의 장착 캐비티 및 복수의 장착 캐비티 사이에 위치하며 리드프레임의 일부가 노출되는 연결 캐비티를 포함하는 몰딩; 그리고, 복수의 장착 캐비티에 구비되며, 리드프레임과 전기적으로 연결되는 복수의 반도체 발광소자 칩;을 포함하는 반도체 발광소자에 관한 것이다.

Description

반도체 발광소자 및 이를 이용한 백라이트{SEMICONDUCTOR LIGHT EMITTING DEVICE AND BACKLIGHT FOR THE SAME}
본 개시(Disclosure)는 전체적으로 반도체 발광소자 및 이를 이용한 백라이트에 관한 것으로, 특히 광학적 깊이가 짧아진 반도체 발광소자 및 이를 이용한 백라이트에 관한 것이다.
여기서는, 본 개시에 관한 배경기술이 제공되며, 이들이 반드시 공지기술을 의미하는 것은 아니다(This section provides background information related to the present disclosure which is not necessarily prior art).
도 1은 종래의 반도체 발광소자 칩의 일 예(Lateral Chip)를 나타내는 도면으로서, 반도체 발광소자 칩은 기판(1), 기판(1) 위에, 버퍼층(2), 제1 도전성을 가지는 제1 반도체층(3), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(4), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(5)이 순차로 증착되어 있으며, 그 위에 전류 확산을 위한 투광성 전도막(6)과, 본딩 패드로 역할하는 전극(7)이 형성되어 있고, 식각되어 노출된 제1 반도체층(3) 위에 본딩 패드로 역할하는 전극(8)이 형성되어 있다. 여기서, 기판(1) 측이 패키지에 놓일 때, 장착면으로 기능한다.
도 2는 종래의 반도체 발광소자 칩의 다른 예(Flip Chip)를 나타내는 도면으로서, 반도체 발광소자 칩은 기판(10; 예: 사파이어 기판), 기판(10) 위에, 제1 도전성을 가지는 제1 반도체층(30; 예: n형 GaN층), 전자와 정공의 재결합을 통해 빛을 생성하는 활성층(40; 예: InGaN/(In)GaN MQWs), 제1 도전성과 다른 제2 도전성을 가지는 제2 반도체층(50; 예: p형 GaN층)이 순차로 증착되어 있으며, 그 위에 기판(10) 측으로 빛을 반사시키기 위한 3층으로 된 전극막(91; 예: Ag 반사막), 전극막(92; 예: Ni 확산 방지막) 및 전극막(93; 예: Au 본딩층)이 형성되어 있고, 식각되어 노출된 제1 반도체층(30) 위에 본딩 패드로 기능하는 전극(80; 예: Cr/Ni/Au 적층 금속 패드)이 형성되어 있다. 여기서, 전극막(93) 측이 패키지에 놓일 때, 장착면으로 기능한다. 열방출 효율의 관점에서, 도 1에 도시된 래터럴 칩(Lateral Chip)보다 도 2에 도시된 플립 칩(Flip Chip) 또는 정션 다운형(Junction Down Type) 칩이 열방출 효율이 우수하다. 래터럴 칩이 80~180㎛의 두께를 가지는 사파이어 기판(10)을 통해 열을 외부로 방출해야 하는 반면에, 플립 칩은 활성층(40)에 가깝게 위치하는 금속으로 된 전극(91,92,93)을 통해 열을 방출할 수 있기 때문이다.
도 3은 한국 공개특허공보 제10-2006-0004717호에 제시된 백라이트 및 렌즈의 일 예를 나타내는 도면으로서, 백라이트는 기판(110) 위에 반도체 발광소자 칩(120)이 설치되어 있으며, 반도체 발광소자(120)가 삽입되는 하부 확산 반사판(130)이 기판(110) 상부에 위치한다. 반도체 발광소자(120)의 상부이며, 하부 확산 반사판(130)의 상부면에는 렌즈(140)가 위치하게 된다. 렌즈(140)의 상부에는 도광판(150)이 형성된다. 도광판(150)의 상부에는 상부 확산판(160)이 형성되며, 상부 확산판(160)의 위에는 각종 시트(sheet;170, 예를 들어 BEF(Brightness Enhanced Film) 및 DBEF(Double Brightness Enhanced Film) 등)가 형성된다.
렌즈(140)는 제1 렌즈(141)와 제2 렌즈(142)는 동일한 중심축을 가지며, 제2 렌즈(142)가 제1 렌즈(141)의 위에 일체로 형성된다.
반도체 발광소자(120)의 렌즈(140), 도광판(150) 및 복수의 광학시트(160,170)는 백라이트가 면 전체에서 균일한 휘도를 갖도록 하기 위한 것이다. 특히 백라이트가 면 전체에서 균일한 휘도를 갖는 것은 반도체 발광소자(120) 사이의 간격과 반도체 발광소자(120)와 도광판(150) 사이의 거리와 밀접한 관계가 있다. 예를 들어 균일한 휘도를 위해서는 거리가 크고 간격이 좁을수록 좋다. 그러나 거리가 클수록 백라이트의 두께가 두꺼워지는 문제가 있으며, 간격이 좁을수록 사용되는 반도체 발광 모듈의 갯수가 증가하는 문제가 있다.
렌즈(140)는 반도체 발광소자 칩(120)으로부터 나오는 빛을 굴절시켜 도광판(150)과 반도체 발광소자(120) 사이의 거리가 줄어들도록 한다. 시장에는 점점 더 얇고 다양한 제품이 요구되고 있으므로, 도광판(150)과 반도체 발광소자(120) 사이의 거리를 짧게 만들 수 있으며, 고객의 다양한 요구에 맞춰 전기적 연결을 다양하게 변경할 수 있어 재고 등에 따른 비용을 줄일 수 있는 반도체 발광소자를 제공 하고자 한다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
여기서는, 본 개시의 전체적인 요약(Summary)이 제공되며, 이것이 본 개시의 외연을 제한하는 것으로 이해되어서는 아니된다(This section provides a general summary of the disclosure and is not a comprehensive disclosure of its full scope or all of its features).
본 개시에 따른 일 태양에 의하면(According to one aspect of the present disclosure), 반도체 발광소자에 있어서, 제1 전극, 제2 전극, 제3 전극 및 제4 전극을 포함하는 리드프레임; 리드프레임의 일부가 노출되는 복수의 장착 캐비티 및 복수의 장착 캐비티 사이에 위치하며 리드프레임의 일부가 노출되는 연결 캐비티를 포함하는 몰딩; 그리고, 복수의 장착 캐비티에 구비되며, 리드프레임과 전기적으로 연결되는 복수의 반도체 발광소자 칩;을 포함하는 반도체 발광소자가 제공된다.
이에 대하여 '발명의 실시를 위한 구체적인 내용'의 후단에 기술한다.
도 1은 종래의 반도체 발광소자 칩의 일 예(Lateral Chip)를 나타내는 도면,
도 2는 종래의 반도체 발광소자 칩의 다른 예(Flip Chip)를 나타내는 도면,
도 3은 한국 공개특허공보 제10-2006-0004717호에 제시된 백라이트 및 렌즈의 일 예를 나타내는 도면,
도 4는 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면,
도 5은 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면,
도 6은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 7은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면,
도 8은 본 개시에 따른 반도체 발광소자를 이용한 백라이트의 일 예를 나타내는 도면,
도 9 내지 도 10은 본 개시에 따른 반도체 발광소자의 연결의 예들을 나타내는 도면.
이하, 본 개시를 첨부된 도면을 참고로 하여 자세하게 설명한다(The present disclosure will now be described in detail with reference to the accompanying drawing(s)).
도 4는 본 개시에 따른 반도체 발광소자의 일 예를 나타내는 도면이다.
도 4(a)는 반도체 발광소자(200)의 평면도이고, 도 4(b)는 반도체 발광소자(200)의 리드프레임(210)의 위치를 나타낸 도면이며, 몰딩(230)의 복수의 장착 캐비티(231)와 연결 캐비티(235)의 위치를 점선으로 나타낸다.
반도체 발광소자(200)에 있어서, 반도체 발광소자(200)는 리드프레임(210), 몰딩(230) 그리고, 복수의 반도체 발광소자 칩(250)을 포함한다. 리드프레임(210)은 제1 전극(211), 제2 전극(212), 제3 전극(213) 및 제4 전극(214)을 포함한다. 몰딩(230)은 복수의 장착 캐비티(231) 및 연결 캐비티(235)를 포함하며, 복수의 장착 캐비티(231)는 리드프레임(210)의 일부가 노출되도록 형성되고, 연결 캐비티(235)는 복수의 장착 캐비티(231) 사이에 구비되며, 리드프레임(210)의 일부가 노출되도록 형성된다. 복수의 반도체 발광소자 칩(250)은 복수의 장착 캐비티(231)에 구비되고, 리드프레임(210)과 전기적으로 연결된다.
복수의 장착 캐비티(231)는 제1 장착 캐비티(241)와 제2 장착 캐비티(242)를 포함한다.
제1 장착 캐비티(241)는 제1 전극(211)과 제2 전극(212)의 일부를 노출한다. 제2 장착 캐비티(242)는 제3 전극(213)과 제4 전극(214)의 일부를 노출한다. 복수의 장착 캐비티(231) 사이에 구비되는 연결 캐비티(235)는 제1 장착 캐비티(241)와 제2 장착 캐비티(242) 사이에 구비되는 제1 연결 캐비티(251)를 포함한다. 제1 연결 캐비티(251)는 제2 전극(212)과 제3 전극(213)의 일부를 노출한다.
도 5는 본 개시에 따른 반도체 발광소자의 다른 예를 나타내는 도면이다.
도 5(a)는 반도체 발광소자(200)의 평면도이며, 도 5(b)는 리드프레임(210) 의 리드프레임(210)의 위치를 나타낸 도면이며, 몰딩(230)의 복수의 장착 캐비티(231)와 연결 캐비티(235)의 위치를 점선으로 나타낸다.
리드프레임(210)은 제5 전극(215)과 제6 전극(216)을 더 포함한다. 복수의 장착 캐비티(231)는 제1 장착 캐비티(241)와 제3 장착 캐비티(243)를 포함한다. 제1 장착 캐비티(241)는 제1 전극(211)과 제2 전극(212)의 일부를 노출한다. 제3 장착 캐비티(243)는 제5 전극(215)과 제6 전극(216)의 일부를 노출한다. 복수의 장착 캐비티(231) 사이에 구비되는 연결 캐비티(235)는 제1 장착 캐비티(241)와 제3 장착 캐비티(243) 사이에 구비되는 제2 연결 캐비티(252)를 포함한다. 제2 연결 캐비티(252)는 제1 전극(211), 제2 전극(212), 제5 전극(215) 및 제6 전극(216)의 일부를 노출한다.
도 6은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면이다.
도 6(a)는 반도체 발광소자(200)의 사시도이며, 도 6(b)는 반도체 발광소자(200)의 평면도이며, 도 6(c)는 반도체 발광소자(200)의 배면도이다.
리드프레임(210)은 제1 전극(211), 제2 전극(212), 제3 전극(213), 제4 전극(214), 제5 전극(215), 제6 전극(216), 제7 전극(217) 및 제8 전극(218)을 포함한다.
복수의 장착 캐비티(231)는 제1 장착 캐비티(241), 제2 장착 캐비티(242), 제3 장착 캐비티(243) 및 제4 장착 캐비티(244)를 포함한다. 제1 장착 캐비티(241)는 제1 전극(211)과 제2 전극(212)의 일부를 노출하고, 제2 장착 캐비티(242)는 제3 전극(213)과 제4 전극(214)의 일부를 노출하고, 제3 장착 캐비티(243)는 제5 전극(215)과 제6 전극(216)의 일부를 노출하고, 제4 장착 캐비티(244)는 제7 전극(217)과 제8 전극(218)의 일부를 노출한다. 복수의 장착 캐비티(231) 사이에는 연결 캐비티(235)가 구비되는데, 제1 장착 캐비티(241)와 제2 장착 캐비티(242) 사이에는 제1 연결 캐비티(251)가 구비되고, 제1 장착 캐비티(241)와 제3 장착 캐비티(243) 사이에는 제2 연결 캐비티(252)가 구비되고, 제3 장착 캐비티(243)와 제4 장착 캐비티(244) 사이에는 제3 연결 캐비티(253)가 구비되고, 제2 장착 캐비티(242)와 제4 장착 캐비티(244) 사이에는 제4 연결 캐비티(254)가 구비된다. 제1 연결 캐비티(251)에는 제2 전극(212)과 제3 전극(213)의 일부가 노출되고, 제3 연결 캐비티(253)에는 제6 전극(216)과 제7 전극(217)의 일부가 노출된다. 제2 연결 캐비티(252)에는 제1 전극(211), 제2 전극(212), 제5 전극(215) 및 제6 전극(216)의 일부가 노출되고, 제4 연결 캐비티(254)에는 제3 전극(213), 제4 전극(214), 제7 전극(217) 및 제8 전극(218)의 일부가 노출된다.
제1 연결 캐비티(251), 제2 연결 캐비티(252), 제3 연결 캐비티(253) 및 제4 연결 캐비티(254)가 구비되고, 제1 연결 캐비티(251) 내지 제4 연결 캐비티(254)에 의해 제1 전극(211) 내지 제8 전극(218)이 노출된다. 제1 연결 캐비티(251) 내지 제4 연결 캐비티(254)의 제1 전극(211) 내지 제8 전극(218)을 와이어(w;도 9) 등을 사용한 전기적 연결 조합에 의해 여러 가지 방법으로 복수의 반도체 발광소자 칩(250)이 연결될 수 있다. 예를 들면, 복수의 반도체 발광소자 칩(250)은 전체 직렬, 전체 병렬, 반 직렬 반 병렬, 각각 전기적으로 연결할 수 있다.
도 7은 본 개시에 따른 반도체 발광소자의 또 다른 예를 나타내는 도면이다.
도 7은 도 6(b)의 AA' 단면도를 나타낸 것이다. 몰딩(230)의 단면을 나타낸 도면이며, 몰딩(230)에는 복수의 장착 캐비티(231), 복수의 장착 캐비티(231) 사이에 형성되는 연결 캐비티(235)를 포함한다. 몰딩(230)의 상부의 가장자리에는 걸림턱(260)이 형성된다. 복수의 반도체 발광소자 칩(250)이 각각 구비된 복수의 장착 캐비티(231)에는 제1 봉지재(270)가 구비될 수 있다. 예를 들면, 제1 봉지재(270)는 형광체가 포함된 봉지재, 형광체가 포함되지 않은 봉지재, 첨가재가 포함된 봉지재가 구비될 수 있다.
몰딩(230)의 걸림턱(260) 안쪽 및 연결 캐비티(235)에는 제2 봉지재(280)가 구비될 수 있다. 제2 봉지재(280)는 형광체가 포함되지 않은 봉지재, 형광체가 포함된 봉지재, 형광체 시트, 첨가제가 포함된 봉지재, 확산 시트 등이 구비될 수 있다. 또한, 제1 봉지재(270) 및 제2 봉지재(280)는 같은 재료로 형성될 수 있다. 또한, 제1 봉지재(270)와 제2 봉지재(280)가 같은 재료인 경우, 제1 봉지재(270)와 제2 봉지재(280)는 동시에 형성될 수 있다.
예를 들면, 장착 캐비티(231)에 반도체 발광소자 칩(250)이 실장되고, 제1 봉지재(270)가 형성된다. 이후, 연결 캐비티(235)에 와이어(w)가 실장되고, 제2 봉지재(280)가 장착 캐비티(231)의 제1 봉지재(270) 위, 걸림턱(260) 안쪽 및 연결 캐비티(235)에 형성된다.
또한, 제2 봉지재(280)가 형광체 시트나 확산시트로 형성되는 경우에는 연결 캐비티(235)에는 제1 봉지재(270)가 형성될 수 있다.
도 8은 본 개시에 따른 반도체 발광소자를 이용한 백라이트의 일 예를 나타내는 도면이다.
백라이트(300)는 기판(310), 기판(310) 위에 구비되는 반도체 발광소자(200) 및 도광판(330)을 포함한다. 기판(310)은 반도체 발광소자(200)와 전기적으로 연결된다. 도광판(330)은 반도체 발광소자(200) 위에 구비되며, 빛이 골고루 보일 수 있도록 퍼지게 하는 역할을 한다. 도광판(330)과 반도체 발광소자(200) 사이의 거리(d1, d2)는 복수의 반도체 발광소자(200)가 비추는 빛 사이에 암부(D)가 형성되지 않는 최소의 높이이다.
도 8(a)의 종래의 반도체 발광소자(201)에 의해 형성되는 백라이트(301)이며, 반도체 발광소자(201)와 도광판(331) 사이의 거리가 d1만큼 형성된다.
도 8(b)의 본 개시에 따른 반도체 발광소자(200)에 의해 형성되는 백라이트(300)이며, 반도체 발광소자(200)와 도광판(330) 사이의 거리가 d2만큼 형성된다.
이는 반도체 발광소자(200)의 너비가 반도체 발광소자(201)의 너비보다 넓기 때문이다. 반도체 발광소자(200)와 도광판(330) 사이의 거리(d1)보다 거리(d2)가 40~70% 감소하여 형성가능하다.
또한, 본 개시에 따른 반도체 발광소자(200)는 같은 모양의 반도체 발광소자를 이용하여 다양한 전기적인 연결의 조합이 가능하기 때문에 재고 비용 등이 줄어드는 장점이 있다. 다양한 전기적인 연결의 조합은 도 9 내지 도 10에 나타내었다.
도 9 내지 도 10은 본 개시에 따른 반도체 발광소자의 연결의 예들을 나타내는 도면이다.
본 개시에 따른 반도체 발광소자(200)는 하나의 반도체 발광소자(200)에 와이어(w)로 연결 캐비티(235)에 구비된 제1 전극(211) 내지 제8 전극(218)의 전기적 연결을 다르게 하여 반도체 발광소자 칩(250)의 연결을 바꿀 수 있다. 반도체 발광소자 칩(250)이나 반도체 발광소자(200)의 변형 없이 전기적 연결을 바꿀 수 있기 때문에 각각 다른 연결을 가지는 반도체 발광소자를 따로 만드는 것보다 반도체 발광소자의 제작 비용이 절감될 수 있다.
도 9 내지 도 10에는 반도체 발광소자의 연결 캐비티(235)에 노출된 제1 전극(211) 내지 제8 전극(218)들의 연결을 다르게 함으로써 연결 방법이 달라지는 예들을 설명한다. 제1 전극(211) 내지 제8 전극(218)은 점선으로 나타낸다.
도 9(a)는 제1 연결 캐비티(251)의 제2 전극(212)과 제3 전극(213)을 와이어(w)로 연결하고, 제2 연결 캐비티(252)의 제1 전극(211)과 제5 전극(215)을 와이어(w)로 연결하고, 제4 연결 캐비티(254)의 제4 전극(214)과 제8 전극(218)을 와이어(w)로 연결한다. 그러면, 반도체 발광소자(200)의 복수의 반도체 발광소자 칩(250)은 모두 직렬로 연결된다. N 또는 P는 + 또는 -로 표시될 수 있으며, 외부로부터 반도체 발광소자(200)에 전원이 공급되는 부분을 나타낸다. N 또는 P의 위치는 변경가능하다.
도 9(b)는 제1 연결 캐비티(251)의 제2 전극(212)과 제3 전극(213)을 와이어(w)로 연결하고, 제3 연결 캐비티(253)의 제6 전극(216)과 제7 전극(217)을 와이어(w)로 연결한다. 그리고, 제2 연결 캐비티(252)의 제1 전극(211)과 제5 전극(215)을 와이어(w)로 연결하고, 제2 연결 캐비티(252)의 제2 전극(212)과 제6 전극(216)을 와이어(w)로 연결한다. 또한, 제4 연결 캐비티(254)의 제3 전극(213)과 제7 전극(217)을 와이어(w)로 연결하고, 제4 연결 캐비티(254)의 제4 전극(214)과 제8 전극(218)을 와이어(w)로 연결한다. 그러면, 반도체 발광소자(200)의 복수의 반도체 발광소자 칩(250)은 모두 병렬로 연결된다.
도 10(a)는 제1 연결 캐비티(251)의 제2 전극(212)과 제3 전극(213)을 와이어(w)로 연결하고, 제3 연결 캐비티(253)의 제6 전극(216)과 제7 전극(217)을 와이어(w)로 연결한다. 그리고, 제2 연결 캐비티(252)의 제1 전극(211)과 제5 전극(215)을 와이어(w)로 연결하고, 제4 연결 캐비티(254)의 제3 전극(213)과 제7 전극(217)을 와이어(w)로 연결한다. 따라서, 제1 장착 캐비티(241) 내지 제4 장착 캐비티(244)에 구비되는 복수의 반도체 발광소자 칩(250)은 2개는 직렬로 연결되고 2개는 병렬로 연결된다.
도 10(b)의 반도체 발광소자(200)의 복수의 반도체 발광소자 칩(250)은 서로 전기적으로 연결이 되지 않는다. 따라서 복수의 반도체 발광소자 칩(250)을 각자 따로 조정 가능하다. 예를 들면, 제1 전극(211) 내지 제8 전극(218)은 각각 N 또는 P로 형성되어, 각각 전원을 따로 공급받는다.
이하 본 개시의 다양한 실시 형태에 대하여 설명한다.
(1) 반도체 발광소자에 있어서, 제1 전극, 제2 전극, 제3 전극 및 제4 전극을 포함하는 리드프레임; 리드프레임의 일부가 노출되는 복수의 장착 캐비티 및 복수의 장착 캐비티 사이에 위치하며 리드프레임의 일부가 노출되는 연결 캐비티를 포함하는 몰딩; 그리고, 복수의 장착 캐비티에 구비되며, 리드프레임과 전기적으로 연결되는 복수의 반도체 발광소자 칩;을 포함하는 반도체 발광소자.
(2) 복수의 장착 캐비티는 제1 장착 캐비티와 제2 장착 캐비티를 포함하며, 제1 장착 캐비티는 제1 전극과 제2 전극을 노출하고, 제2 장착 캐비티는 제3 전극과 제4 전극을 노출하고, 연결 캐비티는 제1 장착 캐비티와 제2 장착 캐비티 사이에 구비되는 제1 연결 캐비티를 포함하며, 제1 연결 캐비티는 제2 전극과 제3 전극의 일부를 노출하는 반도체 발광소자.
(3) 리드프레임은 제5 전극 및 제6 전극을 포함하고, 복수의 장착 캐비티는 제1 장착 캐비티와 제3 장착 캐비티를 포함하며, 제1 장착 캐비티는 제1 전극과 제2 전극을 노출하고, 제3 장착 캐비티는 제5 전극과 제6 전극을 노출하고, 연결 캐비티는 제1 장착 캐비티와 제3 장착 캐비티 사이에 제2 연결 캐비티를 포함하며, 제2 연결 캐비티는 제1 전극, 제2 전극, 제5 전극 및 제6 전극의 일부를 노출하는 반도체 발광소자.
(4) 리드프레임은 제7 전극과 제8 전극을 포함하고, 복수의 장착 캐비티는 제4 장착 캐비티를 포함하며, 제4 장착 캐비티는 제7 전극과 제8 전극의 일부를 노출하고, 연결 캐비티는 제3 장착 캐비티와 제4 장착 캐비티 사이에 구비된 제3 연결 캐비티를 포함하며, 제1 연결 캐비티는 제6 전극과 제7 전극의 일부를 노출하는 반도체 발광소자.
(5) 복수의 장착 캐비티는 제2 장착 캐비티를 포함하며, 제2 장착 캐비티는 제3 전극과 제4 전극을 노출하고, 연결 캐비티는 제2 장착 캐비티와 제4 장착 캐비티 사이에 구비된 제4 연결 캐비티를 포함하며, 제2 연결 캐비티는 제3 전극, 제4 전극, 제7 전극 및 제8 전극의 일부를 노출하는 반도체 발광소자.
(6) 청구항 1 내지 청구항 5 중 하나의 특징을 가지는 반도체 발광소자; 복수의 반도체 발광소자가 구비되는 기판; 그리고, 기판 위에 구비되는 도광판;을 포함하는 백라이트.
본 개시에 따른 하나의 반도체 발광소자에 의하면, 반도체 발광소자 내의 복수의 반도체 발광소자 칩의 직병렬을 자유롭게 선택가능하다.
본 개시에 따른 또 하나의 반도체 발광소자 및 이를 이용한 백라이트에 의하면, 광학적 깊이가 짧은 백라이트를 만들 수 있게 된다.
200: 반도체 발광소자 210: 리드프레임 230: 몰딩 250: 반도체 발광소자 칩 231: 장착 캐비티 235: 연결 캐비티

Claims (6)

  1. 반도체 발광소자에 있어서,
    제1 전극, 제2 전극, 제3 전극 및 제4 전극을 포함하는 리드프레임;
    리드프레임의 일부가 노출되는 복수의 장착 캐비티 및 복수의 장착 캐비티 사이에 위치하며 리드프레임의 일부가 노출되는 연결 캐비티를 포함하는 몰딩; 그리고,
    복수의 장착 캐비티에 구비되며, 리드프레임과 전기적으로 연결되는 복수의 반도체 발광소자 칩;을 포함하는 반도체 발광소자.
  2. 청구항 1에 있어서,
    복수의 장착 캐비티는 제1 장착 캐비티와 제2 장착 캐비티를 포함하며,
    제1 장착 캐비티는 제1 전극과 제2 전극을 노출하고,
    제2 장착 캐비티는 제3 전극과 제4 전극을 노출하고,
    연결 캐비티는 제1 장착 캐비티와 제2 장착 캐비티 사이에 구비되는 제1 연결 캐비티를 포함하며,
    제1 연결 캐비티는 제2 전극과 제3 전극의 일부를 노출하는 반도체 발광소자.
  3. 청구항 1에 있어서,
    리드프레임은 제5 전극 및 제6 전극을 포함하고,
    복수의 장착 캐비티는 제1 장착 캐비티와 제3 장착 캐비티를 포함하며,
    제1 장착 캐비티는 제1 전극과 제2 전극을 노출하고,
    제3 장착 캐비티는 제5 전극과 제6 전극을 노출하고,
    연결 캐비티는 제1 장착 캐비티와 제3 장착 캐비티 사이에 제2 연결 캐비티를 포함하며,
    제2 연결 캐비티는 제1 전극, 제2 전극, 제5 전극 및 제6 전극의 일부를 노출하는 반도체 발광소자.
  4. 청구항 3에 있어서,
    리드프레임은 제7 전극과 제8 전극을 포함하고,
    복수의 장착 캐비티는 제4 장착 캐비티를 포함하며,
    제4 장착 캐비티는 제7 전극과 제8 전극의 일부를 노출하고,
    연결 캐비티는 제3 장착 캐비티와 제4 장착 캐비티 사이에 구비된 제3 연결 캐비티를 포함하며,
    제1 연결 캐비티는 제6 전극과 제7 전극의 일부를 노출하는 반도체 발광소자.
  5. 청구항 4에 있어서,
    복수의 장착 캐비티는 제2 장착 캐비티를 포함하며,
    제2 장착 캐비티는 제3 전극과 제4 전극을 노출하고,
    연결 캐비티는 제2 장착 캐비티와 제4 장착 캐비티 사이에 구비된 제4 연결 캐비티를 포함하며,
    제2 연결 캐비티는 제3 전극, 제4 전극, 제7 전극 및 제8 전극의 일부를 노출하는 반도체 발광소자.
  6. 청구항 1 내지 청구항 5 중 하나의 특징을 가지는 반도체 발광소자;
    복수의 반도체 발광소자가 구비되는 기판; 그리고,
    기판 위에 구비되는 도광판;을 포함하는 백라이트.
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