KR20190094665A - 마이크로 엘이디 모듈 - Google Patents

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Abstract

마이크로 엘이디 모듈이 개시된다. 이 마이크로 엘이디 모듈은, 마운트 기판; 상기 마운트 기판의 도전성 패턴상에 마운트 되고, 입력 전극이 개별적으로 형성된 적어도 3개 이상의 수직형 엘이디 칩들로 이루어진 엘이디 픽셀;및 상기 적어도 3개 이상의 수직형 엘이디 칩의 각각의 측면에 인접하여 형성되는 절연성을 갖는 지지부를 포함하며, 상기 지지부에 의해 고정되는 상기 3개 이상의 수직형 엘이디 칩의 상부에 출력 전극이 개별적으로 형성되고, 상기 지지부의 상단에는 배선패턴층이 형성되고, 상기 배선패턴층은 상기 출력 전극과 전기적으로 연결된다.

Description

마이크로 엘이디 모듈{MICRO LED MODULE}
본 발명은 마이크로 엘이디 모듈에 관한 것으로서, 더 상세하게는, 디스플레이 장치에서 미세 크기를 갖는 수직형 엘이디 칩들이 미세 간격으로 배열되어 픽셀 유닛을 구성하는 마이크로 엘이디 모듈에 관한 것이다.
통상적인 풀-컬러 엘이디 디스플레이 장치에 있어서, 각 픽셀은 적색 엘이디, 녹색 엘이디 및 청색 엘이디로 구성된다. 근래 들어서는, 적색 엘이디, 녹색 엘이디, 청색 엘이디 및 백색 엘이디로 각 픽셀을 구성하는 엘이디 디스플레이 장치도 제안된 바 있다.
엘이디 디스플레이 장치 제작을 위해 RGB를 구현하기 위한 기술로 패키지 온 모듈 기술과 칩온 모듈 기술이 있다. 패키지 온 모듈 기술은, 청색 엘이디 패키지, 녹색 엘이디 패키지 및 적색 엘이디 패키지를 모듈화하여 이를 엘이디 디스플레이 장치에 적용하는 것으로서, 작은 크기의 디스플레이 장치에 이용되기 어렵고 디스플레이 장치의 해상도를 높이는데 어려움이 있다. 칩온 모듈 기술은 청색 엘이디 칩, 녹색 엘이디 칩 및 적색 엘이디 칩을 패키지에 넣지 않고 직접 기판에 마운트하여 모듈을 구성하는 기술로서, 패키지 온 모듈 기술에 비해 상대적으로 작은 크기로 구현 가능하여 디스플레이 장치의 해상도 및 색 재현성을 향상시키는데 유리하다.
그러나, 종래의 플립 타입의 엘이디 칩의 경우에는 P형 전극패드와 N형 전극패드나 동일 면상에 형성되고, 전기적 연결을 위해서는 솔더 접착 등을 위해서는 직사각형의 형상이어야 하고, 정사각형 형상에는 어려움이 발생하는 상기와 같은 문제점이 남아 있게 된다. 또한, 수직형 엘이디 칩이나 수평형 엘디이 칩의 경우에는 복수개의 엘이디 칩을 전기적으로 연결하기 위해서는 와이더 본딩을 통한 방법 만이 가능하고, 이러한 와이어 본딩은 일정 간격이상의 이격거리를 형성하지 않으면 와이어 본딩의 기술적인 어려움이 발생한다. 하지만, 이러한 문제점들은 마이크로 엘이디 칩과 같이 적어도 일측면이 100㎛이하의 길이로 형성하는 경우에는 상기와 같은 문제점으로 인해 작은 사이즈의 마이크로 칩을 형성하는 데에는 한계가 있다는 문제점이 있다.
본 발명이 해결하고자 하는 과제는, 디스플레이 장치에서, 미세 크기를 갖는 수직형 엘이디 칩들이 미세 간격으로 배열되고, 이렇게 배열된 마이크로 사이즈의 버티털 엘이디 칩들을 반도체 공정인 증착(Evaporation)이나 스퍼터링(Sputtering) 공정 등을 이용하여 전기적으로 연결하는 구조 및 방법으로 픽셀 유닛을 구성할 수 있는 마이크로 엘이디 모듈을 제공하는 것이다.
본 발명의 일측면에 따른 마이크로 엘이디 모듈은, 마운트 기판; 상기 마운트 기판의 도전성 패턴상에 마운트 되고, 입력 전극이 개별적으로 형성된 적어도 3개 이상의 수직형 엘이디 칩들로 이루어진 엘이디 픽셀;및 상기 적어도 3개 이상의 수직형 엘이디 칩의 각각의 측면에 인접하여 형성되는 절연성을 갖는 지지부를 포함하며, 상기 지지부에 의해 고정되는 상기 3개 이상의 수직형 엘이디 칩의 상부에 출력 전극이 개별적으로 형성되고, 상기 지지부의 상단에는 배선패턴층이 형성되고, 상기 배선패턴층은 상기 출력 전극과 전기적으로 연결된다.
일 실시예에 따라, 상기 마이크로 엘이디 모듈은 상기 배선패턴층과 상기 지지부 일부를 덮는 절연 물질층을 더 포함한다.
일 실시예에 따라. 상기 지지부는, 상기 수직형 엘이디 칩의 높이의 절반 이상의 높이 또는 상기 엘이디 칩의 높이와 동일한 높이로 형성될 수 있다.
일 실시예에 따라, 상기 지지부는, 상기 수직형 엘이디 칩의 상부의 일부를 덮을 수 있는 높이로 형성될 수 있다.
일 실시예에 따라, 상기 엘이디 픽셀은, 상기 마운트 기판 상에 매트릭스 형태로 복수개로 형성된다.
일 실시예에 따라, 상기 복수개의 엘이디 픽셀의 각각의 측면에 상기 지지부가 형성된다.
일 실시예에 따라, 상기 복수개의 엘이디 픽셀은, 상기 마운트 기판상에 가로 또는 세로 방향으로 동일한 가상 직선상에 위치하는 2개 이상의 엘이디 픽셀을 포함한다.
일 실시예에 따라, 상기 배선패턴층은, 상기 수직형 엘이디 칩과 상기 수직형 엘이디의 칩과 인접한 상기 지지부상에 도전성 물질을 증착하여 형성된다.
일 실시에에 따라, 상기 엘이디 픽셀은 상기 수직형 엘이디 칩에 인접하여 위치한 공통 전극부를 더 포함한다.
일 실시예에 따라, 상기 공통 전극부는, 상기 엘이디 픽셀의 각각의 수직형 엘이디 칩과 상기 배선패턴층으로 전기적으로 연결된다.
일 실시예에 따라, 상기 엘이디 픽셀의 각각의 수직형 엘이디 칩은, 서로 다른 입력전원에 의하여 개별 구동이 가능하다.
본 발명의 다른 측면에 따른 마이크로 엘이디 모듈은, 마운트 기판; 상기 마운트 기판에 마운트되고, 하부에 개별 전극을 포함하는 복수개의 수직형 엘이디 칩; 상기 복수개의 수직형 엘이디 칩의 측면들과 접하도록 형성되고 전기 절연성을 갖는 지지부; 및 상기 지지부에 의해 지지되고, 상기 복수개의 수직형 엘이디 칩의 상부에 공통적으로 연결되는 공통 전극부를 포함한다.
일 실시에에 따라, 상기 공통 전극부는 상기 지지부 상에 도전성 재료를 증착하여 형성된 배선패턴층을 포함한다.
일 실시예에 따라, 상기 배선패턴층은, 상기 지지부의 상면에 지지되도록 형성된 채, 상기 복수개의 수직형 엘이디 칩의 상부를 연결하는 제1 배선부와, 상기 제1 배선부와 연결되고 상기 절연성 지지부의 측면을 따라 연장되어 상기 마운트 기판에 연결되는 제2 배선부를 포함한다.
일 실시예에 따라, 상기 복수개의 수직형 엘이디 칩은 복수개의 픽셀 유닛을 형성하고, 상기 공통 전극부는 상기 지지부에 지지된 채 각 픽셀 유닛 내 수직형 엘이디 칩들의 상부 사이, 그리고, 이웃하는 픽셀 유닛 간 수직형 엘이디 칩들의 상부 사이를 모두 연결하는 제1 배선부와, 상기 제1 배선부와 연결된 채 상기 마운트 기판에 연결되는 제2 배선부를 포함한다.
일 실시예에 따라, 상기 복수개의 수직형 엘이디 칩은 단일 픽셀 유닛을 형성하고, 상기 공통 전극부는 상기 지지부에 지지된 채 상기 단일 픽셀 유닛 내 수직형 엘이디 칩들의 상부 사이를 연결하는 제1 배선부와, 상기 제1 배선부와 연결된 채 상기 마운트 기판에 연결되는 제2 배선부를 포함한다.
일 실시예에 따라, 상기 지지부는 상기 복수개의 수직형 엘이디 칩의 외측면을 따라 형성된 패시베이션층을 포함한다.
일 실시예에 따라, 상기 지지부는 상기 복수개의 수직형 엘이디 칩의 상면을 노출시키는 오프닝을 포함하며, 상기 공통 전극부는 상기 오프닝을 통해 상기 수직형 엘이디 칩 각각의 상면에 연결되는 배선패턴층일 수 있다.
일 실시예에 따라, 상기 지지부는, 상기 복수개의 수직형 엘이디 칩의 상면을 상면을 덮도록 형성되되, 상기 상면 각각의 일부만을 노출시키는 오프닝을 포함하며, 상기 공통 전극부는 상기 오프닝을 통해 상기 복수개의 수직형 엘이디 칩 각각의 상면과 연결되는 돌기형 접속부를 포함할 수 있다.
일 실시예에 따라 상기 공통 전극부가 상기 복수의 수직형 엘이디 칩과 직접 접하는 상면은 제2 도전형 반도체층의 상면, 투명전극층의 상면, 또는, 상기 제2 도전형 반도체층 또는 상기 투명전극층에 형성된 금속 전극의 표면일 수 있다.
일 실시예에 따라, 상기 공통 전극부를 덮도록 상기 지지부 상에 형성된 절연성 물질층이 더 제공될 수 있다.
본 발명에 따른 엘이디 모듈은 마이크로 사이즈를 갖는 수직형 엘이디 칩들이 미세 간격으로 배열되어 픽셀 유닛을 구성할 수 있다.
본 발명의 일 실시예에 따르면, 픽셀 유닛이 제1 수직형 엘이디 칩, 제2 수직형 엘이디 칩 및 제3 수직형 엘이디 칩을 포함하고, 제1 수직형 엘이디 칩, 제2 수직형 엘이디 칩 및 제3 수직형 엘이디 칩이 하부의 개별 전극들과 상부의 개별 전극들과 연결된 공통 전극부에 의해 개별 구동가능하게 구성될 수 있다.
이때, 공통 전극부는 배선 패턴층과 연결되거나 또는 배선 패턴층 자체일 수 있다. 공통 전극부가 배선 패턴층 자체인 경우에는, 픽셀 유닛의 평면 점유 면적을 더욱 감소시킬 수 있다는 장점을 제공한다. 또한, 이 경우, 제1, 제2 및 제3 수직형 엘이디 칩의 상부 (전극)들을 연결하기 위한 공통 전극부가 ITO나 도선성 패턴을 갖는 광 투과판이 아닌 배선패턴층이므로 제1, 제2 및 제3 수직형 엘이디 칩의 상부를 공통 전극부로 연결함에 있어서 제1, 제2 및 제3 수직형 엘이디 칩의 기울어짐이나 틸트를 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,
도 2는 도 1의 A-A 단면, B-B 단면, C-C 단면을 도시한 단면도들이고,
도 3은 본 발명의 제2 실시예에 따른 마이크로 엘이디 모듈을 도시한 단면도이고,
도 4는 본 발명의 제2 실시예에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,
도 5은 본 발명의 제3 실시예에 따른 마이크로 엘이디 모듈을 도시한 단면도이고,
도 6은 본 발명의 제3 실시예에 따른 마이크로 엘이디 모듈을 도시한 평면도이고,
도 7은 본 발명의 제4 실시예에 따른 마이크로 엘이디 모듈을 도시한 단면도이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1 및 도 2를 참조하면, 본 발명의 제1 실시예에 따른 마이크로 엘이디 모듈 (1000)은 직사각형 또는 정사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100) 상에 배치된 픽셀 유닛(2)을 포함한다. 이때, 하나의 마운트 기판(100) 상에 하나의 픽셀 유닛(2)이 배치되거나 또는 복수개의 픽셀 유닛(2)들이 매트릭스 형태로 배치될 수 있다. 픽셀 유닛(2)이 매트릭스 형태로 복수개로 배치된 경우, 복수개로 배치되는 픽셀 유닛(2)은 가로 방향 또는 세로 방향으로의 가상 직선을 따라 배열된 2개 이상의 픽셀 유닛(2)을 포함한다.
상기 픽셀 유닛(2)은 상기 마운트 기판(100) 상에 마운트된 청색광을 발하는 제1 수직형 엘이디 칩(200)과, 적색광을 발하는 제2 수직형 엘이디 칩(300)과, 녹색광을 발하는 제3 수직형 엘이디 칩(400)과, 공통 전극부(500)을 포함한다. 본 실시예에서, 픽셀 유닛(2)이 3개의 수직형 엘이디 칩(200, 300, 400)을 포함하지만 그 보다 많은 수의 수직형 엘이디 칩을 포함할 수도 있다.
이때, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 제3 엘이디 수직형 엘이디 칩(400) 사이의 순서는 바뀔 수 있음에 유의한다.
상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300), 제3 수직형 엘이디 칩(400) 각각은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기의 폭을 갖는다. 그리고, 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있다.
또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 제1 도전형 반도체층(20)과, 활성층(30)과, 제2 도전형 반도체층(40)을 포함한다. 추가적으로, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 제2 도전형 반도체층(40)의 상면에 상부 전극(50)을 더 포함할 수 있다. 상기 상부 전극(50)은 광을 투과하는 투명전극층이거나 또는 제2 도전형 반도체층(40)의 일부만을 덮는 금속 전극을 포함할 수 있다. 또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 마운트 기판(100)의 배선들에 개별적으로 연결되는 하부 전극(10)을 더 포함한다. 이때, 상기 하부 전극(10)은 반사 전극인 것이 바람직하다. 이때, 상기 하부 전극(10)은 각 수직형 엘이디 칩(200, 300 또는 400) 하부에 개별적으로 형성되어 입력 전극으로서의 기능을 하고, 상기 상부 전극(50)은 각 수직형 엘이디 칩(200, 300 또는 400) 하부에 개별적으로 형성되어 출력 전극으로서의 기능을 한다.
또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 상부 전극(50)의 상면 일부와 상기 하부 전극(10)의 하면 일부를 제외한 나머지 부분들, 특히, 반도체층들의 측면들을 덮는 쉴드부(60)를 더 포함한다. 상기 쉴드부(60)는 전기 절연성을 갖는 패시베이션층일 수 있다.
또한, 상기 마이크로 엘이디 모듈(1000)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300), 상기 제3 수직형 엘이디 칩(400)의 측면들을 덮도록 형성되고, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각의 상면을 노출시키는 오프닝을 갖는 지지부(800)과, 상기 지지부(800) 상에 형성되며, 상기 공통 전극부(500)의 상면과 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 배선패턴층(700)을 포함한다. 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 상기 지지부(800)에 형성된 오프닝들에 의해 노출된 것이다.
상기 배선패턴층(700)과 직접 접촉하는 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 도시된 바와 같이 상부 전극(50)의 표면일 수 있다
상기 지지부(800)은 이웃하는 수직형 엘이디 칩들 사이의 광 간섭을 막도록 블랙 매트릭스 재료와 같은 광 흡수성 재료로 형성되는 것이 바람직하다. 또한, 상기 지지부(800)은 전기 절연성을 갖는 것이 바람직하다.
또한, 상기 지지부(800)은 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)과 상기 공통 전극부(500)이 상기 마운트 기판(100) 상에 마운트된 후 상기 마운트 기판(100) 상에 형성되어 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮을 수 있다.
대안적으로, 상기 지지부(800)은 상기 마운트 기판(110)이 아닌 희생 기판(미도시됨) 상에 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 하부면이 희생기판을 향하도록 부착한 후, 희생 기판 상에서 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮도록 형성된 것일 수 있다. 이 경우, 전술한 배선패턴층(700)을 지지부(800) 상에 형성하여 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 공통적으로 전기 연결한 후, 상기 희생 기판을 제거하고, 그 희생 기판이 제거된 면이 상기 마운트 기판(100)과 접하도록, 지지부(800)에 일체화된 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 마운트 기판(100)에 마운트될 수도 있다.
상기 배선패턴층(700)은 상기 공통 전극부(500)의 상면에서 시작하여 상기 지지부(800)의 상면을 3개의 경로로 지나 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면과 각각 연결되도록 형성된다.
이때, 상기 배선패턴층(700)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 최소한으로 가릴 수 있도록, 상기 공통 전극부(500)의 상면에서 분기되어 나온 3개의 선형 배선 패턴으로 형성된다. 더 구체적으로, 상기 배선패턴층(700)은, 상기 지지부(800)의 상단면에 지지되도록 형성된 채, 상기 공통 전극부(500)의 상면과 상기 제1 수직형 엘이디 칩(200)의 상면을 연결하는 선형의 제1 배선부(701)와, 상기 공통 전극부(500)의 상면과 상기 제2 수직형 엘이디 칩(300)의 상면을 연결하는 제1 배선부(702)와, 상기 공통 전극부(500)의 상면과 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 제3 배선부(703)를 포함한다.
상기 배선패턴층(700)은 상기 지지부(1800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면을 덮고 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면 및 상기 공통 전극부(500)의 상면을 부분적으로 노출시키는 패턴홀을 포함하는 마스크 위로 금속을 증착하여 형성될 수 있다. 증착은 스퍼터링과 같은 물리적 기상 증착 또는 화학적 기상 증착 방법이 이용될 수 있다. 금속 대신에 예를 들면 광 투과성과 도전성을 갖는 ITO 등과 같은 도전성 비금속 물질이 수직형 엘이디 칩(200, 300, 400)의 상면 및 상기 공통 전극부(500)와 접하도록 증착되어 형성될 수도 있다.
덧붙여, 마이크로 엘이디 모듈(1000)은 상기 배선패턴층(700)을 보호하기 위해 상기 배선패턴층(700)을 덮는 절연성 물질층을 더 포함할 수 있다. 상기 절연성 물질층은 적어도 상기 배선패턴층(700)의 상면을 덮도록 형성된다. 상기 절연성 물질층은, 광 불투과성을 갖는 경우에는, 도시된 바와 같이, 최소한의 면적으로 상기 배선패턴층만을 가리도록 형성되지만, 광투과성을 갖는 경우에는, 상기 지지부와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 모두 덮도록 형성될 수도 있다.
앞에서 간략하게 언급한 바와 같이, 상기 지지부(800)을 형성하는 공정 및 그에 뒤 이은 배선패턴층(700)을 형성하는 공정은 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 및 공통 전극부(500)이 마운트 기판(100)에 마운트된 상태로 수행될 수도 있고, 대안적으로, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 및 공통 전극부(500)이 마운트 기판(100)이 아닌 희생기판(미도시됨)에 마운트된 상태로 수행될 수도 있다.
전자의 경우에는, 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)과 상기 공통 전극부(500)을 연결하는 배선패턴층(700)을 상기 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층(900)을 형성하는 공정만이 필요하지만, 후자의 경우에는 절연성 물질층을 형성하는 공정 후에, 희생 기판을 제거하고, 다음, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 하부 전극층(10)과 상기 공통 전극부(500)의 하부를 마운트 기판(100)의 배선들에 접속시키는 공정이 추가로 요구된다.
도 3 및 도 4를 참조하면, 본 발명의 제2 실시예에 따른 마이크로 엘이디 모듈은(1000)은 직사각형 또는 정사각형을 갖는 마운트 기판(100)과, 상기 마운트 기판(100) 상에 배치된 하나 이상의 픽셀 유닛(2)을 포함한다.
상기 픽셀 유닛(2)은 상기 마운트 기판(100) 상에 마운트된 청색광을 발하는 제1 수직형 엘이디 칩(200), 적색광을 발하는 제2 수직형 엘이디 칩(300) 및 녹색광을 발하는 제3 수직형 엘이디 칩(400)을 포함한다. 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 제3 엘이디 수직형 엘이디 칩(400) 사이의 순서는 바뀔 수 있음에 유의한다.
상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300), 제3 수직형 엘이디 칩(400) 각각은 100㎛ 이하 가장 바람직하게는 30~70㎛ 크기의 폭을 갖는다. 그리고, 상기 마운트 기판(100)은 TFT(Thin Film Transistor) 기판 이거나 PCB(Printed Circuit Board)일 수 있다.
또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 제1 도전형 반도체층(20)과, 활성층(30)과, 제2 도전형 반도체층(40)을 포함한다. 추가적으로, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 상기 제2 도전형 반도체층(40)의 상면에 상부 전극층(50)를 더 포함할 수 있다.
또한, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각은 마운트 기판(100)의 배선들에 개별적으로 연결되는 하부 전극층(10)을 더 포함한다. 이때, 상기 하부 전극층(10)은 반사 전극인 것이 바람직하다.
또한, 상기 마이크로 엘이디 모듈(1000)은, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 측면들을 덮도록 형성되고, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400) 각각의 상면을 노출시키는 오프닝을 갖는 절연성 지지부(800)과, 상기 절연성 지지부(800) 상에 형성되며 상기 오프닝 각각을 통해 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면과 공통적으로 연결되어 공통 전극부의 기능을 수행하는 배선패턴층(700)을 포함한다.
앞선 실시예의 지지부는 상부 전극을 상단에 구비한 수직형 엘이디 칩의 상단면보다 높게 형성되어 수직형 엘이디 칩의 상단, 즉, 상부 전극의 일부를 덮었지만, 본 실시에에서의 지지부(800)은 수직형 엘이디 칩의 상단면과 동일 높이로 형성된다.
상기 배선패턴층(700)과 직접 접촉하는 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면은 상기 제2 도전형 반도체층(40)의 표면이거나, 상기 제2 도전형 반도체층(40) 상에 형성된 투명전극층(50)의 표면이거나, 또는, 상기 제2 도전형 반도체층(40) 또는 상기 투명전극층(50)에 형성된 금속 전극(미도시됨)의 표면일 수 있다.
상기 절연성 지지부(800)은 이웃하는 수직형 엘이디 칩들 사이의 광 간섭을 막도록 블랙 매트릭스 재료와 같은 광 흡수성 재료로 형성되는 것이 바람직하다.
또한, 상기 절연성 지지부(800)은 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)이 상기 마운트 기판(100) 상에 마운트된 후 상기 마운트 기판(100) 상에 형성되어 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮을 수 있다.
대안적으로, 상기 절연성 지지부(800)은 상기 마운트 기판(110)이 아닌 희생 기판(미도시됨) 상에 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 하부면이 희생기판을 향하도록 부착한 후, 희생 기판 상에서 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 측면을 덮도록 형성된 것일 수 있다. 이 경우, 전술한 배선패턴층(700)을 절연성 지지부(800) 상에 형성하여 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 공통적으로 전기 연결한 후, 상기 희생 기판을 제거하고, 그 희생 기판이 제거된 면이 상기 마운트 기판(100)과 접하도록, 절연성 지지부(800)에 일체화된 상기 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)을 마운트 기판(100)에 마운트될 수도 있다.
상기 배선패턴층(700)은 상기 절연성 지지부(800)의 상면과 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 지나도록 형성되며, 이때, 상기 배선패턴층(700이 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 최소한으로 가릴 수 있도록 미세 폭을 갖는 선 형태로 형성된다.
상기 배선패턴층(700)은, 상기 절연성 지지부(800)의 상면에 지지되도록 형성된 채, 상기 제1 수직형 엘이디 칩(200), 상기 제2 수직형 엘이디 칩(300) 및 상기 제3 수직형 엘이디 칩(400)의 상면을 연결하는 제1 배선부(701)와, 상기 제1 배선부(701)와 연결되고 상기 절연성 지지부(800)의 측면을 따라 연장되어 상기 마운트 기판(100)에 연결, 접지되는 제2 배선부(702)를 일체로 포함한다.
이때, 상기 배선패턴층(700)의 적어도 일부는 상기 절연성 지지부(800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 상면을 덮고 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 부분적으로 노출시키는 패턴홀을 포함하는 마스크 위로 금속을 증착하여 형성될 수 있다.
본 실시예에서는, 상기 제1 배선부(701)가 하나의 픽셀 유닛 내 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이는 물론이고 이웃하는 픽셀 유닛의 수직형 엘이디 칩 사이도 연결하도록 형성된다. 따라서, 본 실시예에서는, 하나의 제2 배선부(702)가 여러 개의 픽셀 유닛에 포함된 수직형 엘이디 칩들에 공통적으로 연결될 수 있다. 대안적으로, 하나의 픽셀 유닛에 대하여 각각 하나씩의 제1 배선부(701)와 하나씩의 제2 배선부(702)가 제공될 수 있으며, 이 경우, 제2 배선부(702)는 상기 절연성 지지부(800)을 관통하도록 형성될 수 있다.
덧붙여, 본 실시예에 따른 본 발명의 일 실시예에 따른 마이크로 엘이디 모듈 (1000)은 상기 배선패턴층(700)을 보호하기 위해 상기 배선패턴층(700)을 덮는 절연성 물질층(900)을 더 포함할 수 있다. 상기 절연성 물질층(900)은 적어도 상기 배선패턴층(700)의 상면을 덮도록 형성된다. 상기 절연성 물질층(900)은, 광 불투과성을 갖는 경우에는, 도시된 바와 같이, 최소한의 면적으로 상기 배선패턴층(700)만을 가리도록 형성되지만, 광투과성을 갖는 경우에는, 상기 절연성 지지부(800)과 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)을 모두 덮도록 형성될 수도 있다.
앞에서 간략하게 언급한 바와 같이, 상기 절연성 지지부(800)을 형성하는 공정 및 그에 뒤 이은 배선패턴층(700)을 형성하는 공정은 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)이 마운트 기판(100)에 마운트된 상태로 수행될 수도 있고, 대안적으로, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)이 마운트 기판(100)이 아닌 희생기판(미도시됨)에 마운트된 상태로 수행될 수도 있다.
전자의 경우에는, 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 중 하나와 상기 마운트 기판(100) 사이를 연결하는 배선패턴층(700)을 절연성 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층(900)을 형성하는 공정만이 필요하지만, 후자의 경우에는 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 사이와 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400) 중 하나와 희생 기판 사이를 연결하는 배선패턴층(700)을 절연성 지지부(800) 상에 형성하는 공정과, 그에 뒤이은 절연성 물질층을 형성하는 공정 후에, 희생 기판을 제거하고, 다음, 상기 제1, 제2, 제3 수직형 엘이디 칩(200, 300, 400)의 하부 전극과 상기 배선 패턴층(700)의 제2 배선부(702) 하단을 마운트 기판(100)의 배선들에 접속시키는 공정이 추가로 요구된다.
도 5 및 도 6은 본 발명의 제3 실시예에 따른 마이크로 엘이디 모듈을 설명하기 위한 도면이다.
도 5 및 6을 참조하면, 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)은 쉴드부(60)를 일체로 포함한다. 상기 쉴드부(60)는 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 제1도전형 반도체층(20), 활성층(30) 및 제2 도전형 반도체층(40)의 측면을 덮도록 형성된다. 상기 쉴드부(60)는 광을 반사 또는 흡수하는 재료로 형성될 수 있으며, 가장 바람직하게는, DBR(Distributed Bragg Reflector) 또는 금속 반사부와 같은 반사부로 형성된다. 앞에서 설명한 제1 실시예의 쉴드부(60) 구성 또한 본 실시예와 같을 수 있음에 유의한다.
본 실시예에서와 같이, 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)이 쉴드부(60)를 구비하여 광 간섭이 없는 경우에는, 앞선 제2 실시예와 달리, 절연성 지지부(800)을 투광성 재료로 형성할 수 있고, 이 경우, 절연성 지지부(800)이 제1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면을 덮도록 형성되되, 상기 1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면 일부만을 노출시키는 오프닝이 형성되고, 배선패턴층(700)은 상기 1 수직형 엘이디 칩(200), 제2 수직형 엘이디 칩(300) 및 제3 수직형 엘이디 칩(400)의 상면과 연결되는 돌기형 접속부(703)를 포함한다.
도 7은 본 발명의 제4 실시에에 따른 따른 마이크로 엘이디 모듈을 설명하기 위한 도면이다.
도 7을 참조하면, 각각이 쉴드부(60)를 측면에 구비하는 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 외곽 프로파일을 따라 절연성 지지부(800), 배선패턴층(700) 및 절연성 물질층(900)이 스탭커버 공정에 의해 차례로 형성된다. 절연성 지지부(800) 및 절연성 물질층(900)은 투광성을 갖는 절연성 재료, 바람직하게는, SiO2를 증착하여 형성된 패시베이션층일 수 있다. 가장 먼저 절연성 지지부(800)이 형성되며, 절연성 지지부(800)에는 상기 제1, 제2 및 제 3 수직형 엘이디 칩(200, 300, 400)의 상면을 노출시키는 오프닝이 형성된다. 오프닝이 형성된 절연성 지지부(800)의 표면을 따라 금속이 증착되어, 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 상면 또는 그 상면 상의 전극에 접속되는 배선패턴층(700)이 형성된다. 상기 배선패턴층(700)은 앞선 실시예와 마찬가지로 상기 절연성 지지부(800)의 상면을 따라 이어져 상기 제1, 제2 및 제3 수직형 엘이디 칩(200, 300, 400)의 상면에 공통적으로 연결되는 제1 배선부(701)와, 상기 제1 배선부(701)과 연결된 채 상기 절연성 지지부(800)의 측면을 따라 연장되어 마운트 기판(100)에 접속되는 제2 배선부(702)를 포함한다. 또한, 상기 배선패턴층(700)을 덮도록 절연성 물질층(900)이 더 형성된다. 이웃하는 수직형 엘이디 칩(200과 300 사이 또는 300과 400)는 이웃하는 쉴드부(60) 사이가 맞대어져 있을 수 있으며, 이 경우, 쉴드부(60)도 지지부의 기능 일부를 하게 된다.
100.......................................마운트 기판
200.......................................제1 수직형 엘이디 칩
300.......................................제2 수직형 엘이디 칩
400.......................................제3 수직형 엘이디 칩
700.......................................배선패턴층

Claims (21)

  1. 마운트 기판;
    상기 마운트 기판의 도전성 패턴상에 마운트 되고, 입력 전극이 개별적으로 형성된 적어도 3개 이상의 수직형 엘이디 칩들로 이루어진 엘이디 픽셀;및
    상기 적어도 3개 이상의 수직형 엘이디 칩의 각각의 측면에 인접하여 형성되는 절연성을 갖는 지지부를 포함하며,
    상기 지지부에 의해 고정되는 상기 3개 이상의 수직형 엘이디 칩의 상부에 출력 전극이 개별적으로 형성되고, 상기 지지부의 상단에는 배선패턴층이 형성되고, 상기 배선패턴층은 상기 출력 전극과 전기적으로 연결되는 것을 특징으로 하는 마이크로 엘이디 모듈.
  2. 청구항 1에 있어서, 상기 배선패턴층과 상기 지지부 일부를 덮는 절연 물질층을 더 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  3. 청구항 1에 있어서, 상기 지지부는, 상기 수직형 엘이디 칩의 높이의 절반 이상의 높이 또는 상기 엘이디 칩의 높이와 동일한 높이로 형성되는 것을 특징으로 하는 마이크로 엘이디 모듈.
  4. 청구항 1에 있어서, 상기 지지부는, 상기 수직형 엘이디 칩의 상부의 일부를 덮을 수 있는 높이로 형성되는 것을 특징으로 하는 마이크로 엘이디 모듈.
  5. 청구항 1에 있어서, 상기 엘이디 픽셀은, 상기 마운트 기판 상에 매트릭스 형태로 복수개 형성되는 것을 특징으로 하는 마이크로 엘이디 모듈.
  6. 청구항 5에 있어서, 상기 복수개의 엘이디 픽셀의 각각의 측면에 상기 지지부가 형성된 것을 특징으로 하는 마이크로 엘이디 모듈.
  7. 청구항 5에 있어서, 상기 복수개의 엘이디 픽셀은, 상기 마운트 기판상에 가로 또는 세로 방향으로 동일한 가상 직선상에 위치하는 2개 이상의 엘이디 픽셀을 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  8. 청구항 1에 있어서, 상기 배선패턴층은, 상기 수직형 엘이디 칩과 상기 수직형 엘이디의 칩과 인접한 상기 지지부상에 도전성 물질을 증착하여 형성되는 것을 특징으로 하는 마이크로 엘이디 모듈.
  9. 청구항 1에 있어서, 상기 엘이디 픽셀은 상기 수직형 엘이디 칩에 인접하여 공통 전극부가 형성된 것을 특징으로 하는 마이크로 엘이디 모듈.
  10. 청구항 9에 있어서, 상기 공통 전극부는, 상기 엘이디 픽셀의 각각의 수직형 엘이디 칩과 상기 배선패턴층으로 전기적으로 연결되는 것을 특징으로 하는 마이크로 엘이디 모듈.
  11. 청구항 1에 있어서, 상기 엘이디 픽셀의 각각의 수직형 엘이디 칩은, 서로 다른 입력전원에 의하여 개별 구동이 가능한 것을 특징으로 하는 마이크로 엘이디 모듈.
  12. 마운트 기판;
    상기 마운트 기판에 마운트되고, 하부에 개별 전극을 포함하는 복수개의 수직형 엘이디 칩;
    상기 복수개의 수직형 엘이디 칩의 측면들과 접하도록 형성되고 전기 절연성을 갖는 지지부; 및
    상기 지지부에 의해 지지되고, 상기 복수개의 수직형 엘이디 칩의 상부에 공통적으로 연결되는 공통 전극부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  13. 청구항 12에 있어서, 상기 공통 전극부는 상기 지지부 상에 도전성 재료를 증착하여 형성된 배선패턴층을 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  14. 청구항 13에 있어서, 상기 배선패턴층은, 상기 지지부의 상면에 지지되도록 형성된 채, 상기 복수개의 수직형 엘이디 칩의 상부를 연결하는 제1 배선부와, 상기 제1 배선부와 연결되고 상기 절연성 지지부의 측면을 따라 연장되어 상기 마운트 기판에 연결되는 제2 배선부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  15. 청구항 12에 있어서, 상기 복수개의 수직형 엘이디 칩은 복수개의 픽셀 유닛을 형성하고, 상기 공통 전극부는 상기 지지부에 지지된 채 각 픽셀 유닛 내 수직형 엘이디 칩들의 상부 사이, 그리고, 이웃하는 픽셀 유닛 간 수직형 엘이디 칩들의 상부 사이를 모두 연결하는 제1 배선부와, 상기 제1 배선부와 연결된 채 상기 마운트 기판에 연결되는 제2 배선부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  16. 청구항 12에 있어서, 상기 복수개의 수직형 엘이디 칩은 단일 픽셀 유닛을 형성하고, 상기 공통 전극부는 상기 지지부에 지지된 채 상기 단일 픽셀 유닛 내 수직형 엘이디 칩들의 상부 사이를 연결하는 제1 배선부와, 상기 제1 배선부와 연결된 채 상기 마운트 기판에 연결되는 제2 배선부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  17. 청구항 12에 있어서, 상기 지지부는 상기 복수개의 수직형 엘이디 칩의 외측면을 따라 형성된 패시베이션층을 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  18. 청구항 12에 있어서 상기 지지부는 상기 복수개의 수직형 엘이디 칩의 상면을 노출시키는 오프닝을 포함하며, 상기 공통 전극부는 상기 오프닝을 통해 상기 수직형 엘이디 칩 각각의 상면에 연결되는 배선패턴층인 것을 특징으로 하는 마이크로 엘이디 모듈.
  19. 청구항 12에 있어서, 상기 지지부는, 상기 복수개의 수직형 엘이디 칩의 상면을 상면을 덮도록 형성되되, 상기 상면 각각의 일부만을 노출시키는 오프닝을 포함하며, 상기 공통 전극부는 상기 오프닝을 통해 상기 복수개의 수직형 엘이디 칩 각각의 상면과 연결되는 돌기형 접속부를 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
  20. 청구항 12에 있어서, 상기 공통 전극부가 상기 복수의 수직형 엘이디 칩과 직접 접하는 상면은 제2 도전형 반도체층의 상면, 투명전극층의 상면, 또는, 상기 제2 도전형 반도체층 또는 상기 투명전극층에 형성된 금속 전극의 표면인 것을 특징으로 하는 마이크로 엘이디 모듈.
  21. 청구항 12에 있어서, 상기 공통 전극부를 덮도록 상기 지지부 상에 형성된 절연성 물질층을 더 포함하는 것을 특징으로 하는 마이크로 엘이디 모듈.
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