KR20190092664A

KR20190092664A - 표시 패널 및 이의 제조 방법

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Publication number: KR20190092664A
Application number: KR1020180011472A
Authority: KR
Inventors: 이진수; 이승민; 한근욱; 바슈르 베이더스
Original assignee: 삼성디스플레이 주식회사
Priority date: 2018-01-30
Filing date: 2018-01-30
Publication date: 2019-08-08
Also published as: US20190235335A1; US10802368B2; CN110095908A

Abstract

표시 패널은 제1 영역 및 제2 영역을 포함하는 베이스 기판, 제1 컬러층 및 제2 영역에 배치되고 제1 컬러층 상에 배치된 제2 컬러층을 포함하는 컬러 필터층, 및 컬러 필터층 상에 배치되고, 제1 영역에 배치된 제1 화소 전극 및 제1 영역에 배치되고 제1 화소 전극과 제2 영역 사이에 배치된 제2 화소 전극을 포함하고, 제1 화소 전극은 제1 피치로 이격된 제1 가지부들 및 제1 피치와 상이한 제2 피치로 이격된 제2 가지부들을 포함하고, 제2 화소 전극은 제3 피치로 이격되고 제1 가지부들과 동일한 방향으로 연장된 제3 가지부들 및 제3 피치와 상이한 제4 피치로 이격되고 제2 가지부들과 동일한 방향으로 연장된 제4 가지부들을 포함하고, 제1 피치와 제3 피치는 서로 상이하다.

Description

표시 패널 및 이의 제조 방법{DISPLAY PANEL AND METHOD OF MANUFACTURING THE SAME}

본 발명은 표시 패널 및 이의 제조 방법에 관한 것으로, 상세하게는 균일한 휘도를 표시하는 표시 패널 및 이의 제조 방법에 관한 것이다.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 서로 대향된 두 개의 기판들 및 기판들 사이에 개재된 액정층을 포함하는 액정 표시 패널을 포함한다. 액정 표시 패널은 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.

액정 표시 패널은 하나의 화소에 액정의 배향 방향이 다른 복수의 도메인(domain)을 형성할 수 있다. 각 도메인 내에서 액정 분자들은 대체로 동일한 방향으로 배향된다. 액정 분자들의 배향의 세기는 전기장 생성 전극의 면적에 따라 달라질 수 있다.

따라서, 본 발명은 표시 영역 전면에 대하여 균일한 휘도 분포를 가진 표시 패널을 제공하는 데 그 목적이 있다.

또한, 본 발명은 화소 전극마다 차등 설계 가능한 표시 패널 제조 방법을 제공하는 데 또 다른 목적이 있다.

본 발명의 일 실시예에 따른 표시 패널은 제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 베이스 기판, 상기 제1 영역 및 상기 제2 영역에 중첩하는 제1 컬러층 및 상기 제2 영역에 배치되고 상기 제1 컬러층 상에 배치된 제2 층을 포함하는 컬러 필터층, 및 상기 컬러 필터층 상에 배치되고, 상기 제1 영역에 배치된 제1 화소 전극 및 상기 제1 영역에 배치되고 상기 제1 화소 전극과 상기 제2 영역 사이에 배치된 제2 화소 전극을 포함하고, 상기 제1 화소 전극은 제1 피치로 이격된 제1 가지부들 및 상기 제1 피치와 상이한 제2 피치로 이격된 제2 가지부들을 포함하고, 상기 제2 화소 전극은 제3 피치로 이격되고 상기 제1 가지부들과 동일한 방향으로 연장된 제3 가지부들 및 상기 제3 피치와 상이한 제4 피치로 이격되고 상기 제2 가지부들과 동일한 방향으로 연장된 제4 가지부들을 포함하고, 상기 제1 피치와 상기 제3 피치는 서로 상이하다.

상기 제3 가지부들의 너비는 상기 제1 가지부들의 너비보다 클 수 있다.

상기 제2 피치는 상기 제1 피치보다 클 수 있다.

상기 제1 가지부들의 너비는 상기 제2 가지부들의 너비와 동일하고, 상기 제3 가지부들의 너비는 상기 제4 가지부들의 너비와 동일할 수 있다.

본 발명의 일 실시예에 따른 표시 패널은 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치된 제3 화소 전극을 더 포함하고, 상기 제3 화소 전극은 상기 제1 가지부들과 동일한 방향으로 연장되고 제5 피치를 가진 제5 가지부들 및 상기 제2 가지부들과 동일한 방향으로 연장되고 제6 피치를 가진 제6 가지부들을 포함하고, 상기 제5 피치는 상기 제1 피치와 상기 제3 피치 사이 값을 가질 수 있다.

상기 제1 가지부들이 차지하는 면적에 대한 상기 제2 가지부들이 차지하는 면적 비는 상기 제3 가지부들이 차지하는 면적에 대한 상기 제4 가지부들이 차지하는 면적 비와 상이할 수 있다.

상기 제2 피치는 상기 제1 피치보다 크고, 상기 제4 피치는 상기 제3 피치보다 크고, 상기 제3 가지부들이 차지하는 면적에 대한 상기 제4 가지부들이 차지하는 면적 비는 상기 제1 가지부들이 차지하는 면적에 대한 상기 제2 가지부들이 차지하는 면적 비보다 클 수 있다.

상기 제1 가지부들이 차지하는 면적에 대한 상기 제2 가지부들이 차지하는 면적 비는 1일 수 있다.

상기 컬러 필터층은 상기 제1 영역과 상기 제2 영역 사이에 형성된 단차를 포함할 수 있다.

상기 제1 컬러층은 상기 제1 화소 전극과 중첩하는 영역과 상기 제2 화소 전극과 중첩하는 영역에서 동일한 컬러를 가질 수 있다.

상기 제1 컬러층은 상기 제2 영역에서 레드 컬러를 갖고, 상기 제2 컬러층은 블루 컬러를 가질 수 있다.

상기 제1 화소 전극은 상기 제1 피치 및 상기 제2 피치와 상이한 제1 서브 피치를 가진 제1 추가 가지부들을 더 포함하고, 상기 제2 화소 전극은 상기 제1 추가 가지부들과 동일한 방향으로 연장되고, 상기 제3 피치 및 상기 제4 피치와 상이한 제2 서브 피치를 가진 제2 추가 가지부들을 더 포함할 수 있다.

상기 제1 서브 피치는 상기 제1 피치 및 상기 제2 피치보다 크고, 상기 제2 서브 피치는 상기 제3 피치 및 상기 제4 피치보다 클 수 있다.

본 발명의 일 실시예에 따른 표시 패널은 제1 영역 및 상기 제1 영역을 에워싸는 제2 영역을 포함하는 베이스 기판, 복수의 컬러 패턴들을 포함하고, 상기 제1 영역과 상기 제2 영역 사이에 정의된 단차를 포함하는 컬러 필터층, 및 상기 컬러 필터층 상에 배치되고, 상기 제1 영역에 배치되며 상기 제2 영역을 향하는 방향으로 일렬로 배열된 복수의 화소 전극들을 포함하고, 상기 화소 전극들 각각은 소정의 피치를 가지고 이격된 복수의 가지부들을 포함하고, 상기 피치들은 상기 제2 영역에 인접할수록 증가한다.

상기 화소 전극들 각각의 면적들은 가지부들의 면적들의 합으로 정의되고, 상기 제2 영역에 인접할수록 감소할 수 있다.

상기 화소 전극들은 상기 제2 영역에 인접하는 방향을 따라 배열된 제1 내지 제4 화소 전극들을 포함하고, 상기 제1 내지 제4 화소 전극들 각각의 피치들은 점차 증가할 수 있다.

상기 제4 화소 전극은 상기 단차에 인접하여 배치되고, 상기 제1 화소 전극은 제2 영역에 인접하는 방향의 반대 방향에서 인접하는 화소 전극과 동일한 피치를 가질 수 있다.

본 발명의 일 실시예에 따른 표시 패널 제조 방법은, 베이스 기판 상에 단차를 가진 컬러 필터층을 형성하는 단계, 상기 컬러 필터층 상에 도전층을 형성하는 단계, 상기 도전층 상에 상기 단차를 커버하는 포토 레지스트막을 도포하는 단계, 및 상기 포토 레지스트막 상에 마스크를 제공하여 도전층으로부터 복수의 화소 전극들을 형성하는 단계를 포함하고, 상기 마스크는 화소 전극들 각각에 대응하는 슬릿 패턴들을 포함하고, 상기 화소 전극들은 상기 단차에 인접하는 방향을 따라 일렬로 배열된 제1 내지 제4 화소 전극들을 포함하고, 상기 제1 화소 전극에 대응하는 슬릿 패턴은 상기 제4 화소 전극에 대응하는 슬릿 패턴과 상이한 피치를 가진다.

상기 제1 내지 제4 화소 전극들 각각은 동일한 너비를 가진 가지부들을 포함하고, 상기 슬릿 패턴은 상기 가지부들에 대응될 수 있다.

상기 포토 레지스트막은 상기 단차에 인접할수록 증가하는 두께를 갖고, 상기 마스크는 상기 단차에 인접할수록 감소하는 피치를 가진 슬릿 패턴을 포함할 수 있다.

본 발명에 따르면, 단차를 가진 컬러 필터층 상에 형성되는 화소 전극을 다양한 구조로 설계하여, 표시 패널이 단차에 관계 없이 균일한 휘도를 표시하도록 할 수 있다. 또한, 표시 영역 주변에서 발생될 수 있는 저 계조에서의 빛샘 불량 등을 저감시킬 수 있다.

도 1a는 본 발명의 일 실시예에 따른 표시 장치를 간략히 도시한 블럭도이다.
도 1b는 본 발명의 일 실시에에 따른 표시 패널을 간략히 도시한 사시도이다.
도 2a는 도 1b의 일부 영역을 도시한 평면도이다.
도 2b는 도 2a의 일부를 도시한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 일부를 간략히 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 일부 구성을 간략히 도시한 평면도이다.
도 5는 본 발명의 일 실시예에 따른 일부 구성을 간략히 도시한 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 간략히 도시한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 일부 구성을 간략히 도시한 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 본 발명의 일 실시예에 따른 표시 패널의 일부를 간략히 도시한 평면도이다.
도 8b는 도 8a에 도시된 화소 전극의 저 계조 범위에서의 휘도를 도시한 그래프이다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 표시 패널의 제조방법을 도시한 단면도들이다.

상기 서술한 목적을 달성하기 위한 본 발명의 실시예에 대하여 이하, 첨부한 도면을 참조하여 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 또한, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 첨부한 도면에서는 여러 층 및 영역을 명확하게 표현하기 위하여 일부 구성요소의 스케일을 과장하거나 축소하여 나타내었다.

도 1a는 본 발명의 일 실시예에 따른 표시 장치를 간략히 도시한 블럭도이다. 도 1b는 본 발명의 일 실시에에 따른 표시 패널을 간략히 도시한 사시도이다. 도 2a는 도 1b의 일부 영역을 도시한 평면도이고, 도 2b는 도 2a의 일부 영역을 도시한 단면도이다. 이하, 도 1a 내지 도 2b를 참조하여 본 발명에 대해 설명한다.

도 1a에 도시된 것과 같이, 표시 장치(DS)는 신호 제어부(TC), 게이트 구동부(GD), 데이터 구동부(DD), 및 표시 패널(DP)을 포함한다.

표시 패널(DP)은 게이트 구동부(GD) 및 데이터 구동부(DD)에 전기적으로 연결되어 게이트 구동부(GD) 및 데이터 구동부(DD)로부터 제공되는 전기적 신호에 의해 구동된다. 표시패널(DP)은 특별히 한정되는 것은 아니며, 예를 들어, 유기발광표시패널(organic light emitting display panel), 액정표시패널(liquid crystal display panel), 플라즈마 표시장치(plasma display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등이 적용될 수 있다. 본 실시예에 따른 표시 장치(DS)는 액정 표시패널을 포함하는 액정 표시장치를 예시적으로 설명한다.

표시 장치(DS)는 상기 표시 패널(DP)에 광을 제공하는 백라이트 유닛(미도시) 및 편광판을 포함하는 광학 부재를 더 포함할 수 있다. 표시 패널(DP)은 백라이트 유닛으로부터 생성된 광의 투과량을 제어하여 영상을 표시한다.

표시패널(DP)은 복수의 신호 라인들(GL, DL) 및 신호 라인들(GL, DL)에 연결된 복수의 화소들(PX)을 포함한다. 신호 라인들(GL, DL)은 복수의 게이트 라인들(GL) 및 복수의 데이터 라인들(DL)을 포함한다.

게이트 라인들(GL)은 일 방향을 따라 각각 연장되며 서로 평행하게 이격되어 배열된다. 본 실시예에서, 게이트 라인들(GL)은 제1 방향(D1)을 따라 연장되고 제2 방향(D2)을 따라 서로 이격되어 배열될 수 있다. 게이트 라인들(GL)은 게이트 구동부(GD)와 화소들(PX)을 연결한다. 게이트 라인들(GL)은 게이트 구동부(GD)로부터 제공되는 게이트 신호들을 화소들(PX)에 각각 제공한다.

데이터 라인들(DL)은 게이트 라인들(GL)과 절연 교차한다. 데이터 라인들(DL)은 제2 방향(D2)을 따라 연장되고 제1 방향(D1)을 따라 서로 이격되어 배열된다. 데이터 라인들(DL)은 데이터 구동부(DD)와 화소들(PX)을 연결한다. 데이터 라인들(DL)은 데이터 구동부(DD)로부터 제공되는 데이터 신호들을 화소들(PX)에 각각 제공한다.

화소들(PX)은 제1 방향(D1) 및 제2 방향(D2)을 따라 매트릭스 형태로 배열될 수 있다. 화소들(PX)은 각각 박막 트랜지스터 및 이에 연결된 액정 커패시터를 포함한다. 화소들(PX)은 액정 커패시터의 전하량 제어를 통해 영상을 표시할 수 있다. 이에 대한 상세한 설명은 후술하기로 한다.

화소들(PX) 각각은 데이터 라인들(DL) 및 게이트 라인들(GL) 중 대응하는 게이트 라인 및 대응하는 데이터 라인에 연결된다. 본 실시예에서, 화소들(PX) 중 하나의 열에 배열되는 화소들은 행마다 교번하여 다른 데이터 라인들과 연결될 수 있다. 다만, 이는 예시적으로 기재한 것이고 본 발명의 일 실시예에 따른 표시 패널(DP)은 다양하게 설계된 화소 배열 구조를 가질 수 있으며 어느 하나의 실시예로 한정되지 않는다.

신호 제어부(TC)는 게이트 구동부(GD)와 데이터 구동부(DD)에 전기적 신호를 제공하여 게이트 구동부(GD)와 데이터 구동부(DD)의 동작을 제어한다. 신호 제어부(TC)는 입력 영상신호들(RGB)을 수신하고, 입력 영상신호들(RGB)을 표시패널(DP)의 동작에 부합하도록 변환하여 영상데이터들(R'G'B')을 출력한다. 또한, 신호 제어부(TC)는 각종 제어신호(CS), 예를 들면 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호 등을 수신하고, 제1 및 제2 제어신호들(CONT1, CONT2)을 출력한다.

데이터 구동부(DD)는 제1 제어신호(CONT1) 및 영상데이터들(R'G'B')을 수신한다. 데이터 구동부(DD)는 영상데이터들(R'G'B')을 데이터 전압들로 변환하여 데이터 라인들(DL)에 제공한다. 제1 제어신호(CONT1)는 데이터 구동부(DD)의 동작을 개시하는 수평 개시신호, 데이터 전압들의 극성을 반전시키는 반전신호 및 데이터 구동부(DD)로부터 데이터 전압들이 출력되는 시기를 결정하는 출력지시신호 등을 포함한다.

게이트 구동부(GD)는 제2 제어신호(CONT2)에 응답하여 복수의 게이트 라인들(GL)에 게이트 신호들을 출력한다. 상기 제2 제어신호(CONT2)는 상기 게이트 구동부(GD)의 동작을 개시하는 수직 개시신호, 게이트 전압의 출력 시기를 결정하는 게이트 클럭신호 및 상기 게이트 전압의 온 펄스폭을 결정하는 출력 인에이블 신호 등을 포함한다.

도 1b 및 도 2를 참조하면, 표시 패널(DP)은 표시 영역(DA) 및 주변 영역(NDA)을 포함하는 표시면(FS)을 포함할 수 있다. 표시 패널(DP)은 인가되는 전기적 신호에 대응되는 영상을 표시 영역(DA)에 표시한다. 주변 영역(NDA)은 표시 영역(DA)에 인접한다. 주변 영역(NDA)은 표시 영역(DA)의 크기 및 형상을 정의한다. 본 실시예에서, 주변 영역(NDA)은 표시 영역(DA)을 에워싸는 프레임 형상을 가질 수 있다.

단면상에서 제1 기판(100), 제2 기판(200), 및 액정층(300)을 포함할 수 있다. 제1 기판(100)은 복수의 화소 영역들(PA)을 포함할 수 있다. 화소들(PX)은 화소 영역들(PA)에 각각 배치될 수 있다. 화소들(PX) 각각은 박막 트랜지스터 및 액정 커패시터를 포함한다. 제1 기판(100)은 화소들(PX)의 일부 구성들을 포함할 수 있다.

도 1b에는 용이한 설명을 위해, 화소들(PX) 중 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)을 예시적으로 도시하였고, 도 2a에는 도 1a에 도시된 게이트 라인들(GL) 중 세 개의 게이트 라인들(GL1, GL2, GL3), 데이터 라인들(DL) 중 네 개의 데이터 라인들(DL1, DL2, DL3, DL4), 및 이에 연결된 화소 전극들(PE11~PE34)이 배치된 영역을 도시하였다. 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 게이트 라인들(GL1, GL2, GL3) 중 하나의 게이트 라인에 연결된 화소 전극들을 포함하는 화소들일 수 있다.

화소 전극들(PE11~PE34) 각각은 게이트 라인들(GL1, GL2, GL3) 중 대응되는 게이트 라인 및 데이터 라인들(DL1, DL2, DL3, DL4) 중 대응되는 데이터 라인에 연결된다. 화소 전극들(PE11~PE34)은 게이트 라인들(GL1, GL2, GL3)이 연장된 방향을 따라 연장된 길이를 갖고 데이터 라인들(DL1, DL2, DL3, DL4)이 연장된 방향을 따라 연장된 너비를 가진 직사각 형상을 가질 수 있다.

본 실시예에서, 화소 전극들(PE11~PE34)의 길이 방향은 주변 영역(NDA)을 정의하는 테두리 부(PHP)가 연장된 방향과 교차할 수 있다. 이에 따라, 화소 전극들(PE11~PE34) 중 공통된 게이트 라인에 연결된 화소 전극들의 배열은 테두리 부(PHP)에 인접하거나 테두리 부(PHP)로부터 멀어지는 방향으로 이루어질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소 전극들에 있어서, 공통된 데이터 라인에 연결된 화소 전극들의 배열이 테두리 부(PHP)의 연장 방향과 교차하는 방향으로 이루어질 수도 있으며, 이때에는 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 공통된 데이터 라인에 연결된 화소들로 선택될 수 있다. 본 발명의 일 실시예에 따른 표시 장치는 다양한 배열을 가진 화소 구조에 따라 다양하게 설계될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 1b에 도시된 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 도 2a에 도시된 화소들 중 하나의 게이트 라인에 연결된 네 개의 화소들과 대응될 수 있다. 예를 들어, 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 도 2a에 도시된 화소 전극들(PX11~PX34) 중에서, 게이트 라인들(GL1, GL2, GL3) 중 하나의 게이트 라인에 연결되고 각각 서로 다른 데이터 라인들(DL1, DL2, DL3, DL4)에 연결된 화소 전극들을 포함할 수 있다. 도 2b에는 용이한 설명을 위해 도 1b에 도시된 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)에 대하여, 도 2a에 도시된 화소 전극들(PE11~PE34) 중 하나의 게이트 라인(GL1)과 네 개의 데이터 라인들(DL1, DL2, DL3, DL4)에 각각 연결된 화소 전극들(PE11, PE12, PE13, PE14)이 배치된 영역으로 도시하였다. 이하, 도 1b 내지 도 2b를 참조하여 화소들(PX1, PX2, PX3, PX4)에 대해 보다 상세히 설명한다.

제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 제1 방향(D1)을 따라 순차적으로 배열된 화소들일 수 있다. 제1 내지 제4 화소들(PX1, PX2, PX3, PX4) 중 제4 화소(PX4)는 주변 영역(NDA)에 인접하여 배치되고, 제1 화소(PX1)는 주변 영역(NDA)으로부터 가장 멀리 떨어진 화소일 수 있다.

제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 후술하는 포토 레지스트패턴(미 도시) 형성 시 소정의 값 이상의 두께 편차가 발생되는 화소 영역들(PA)에 대응되는 화소들일 수 있다. 이하, 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)을 기준으로 화소 구조를 설명한다. 다만, 표시 패널(DP)이 가진 해상도에 따라 비교 화소 수는 달라질 수 있으며, 해상도가 커질수록 비교 화소 수는 증가할 수 있다.

제1 화소 전극(PE11)은 제1 화소(PX1)를 구성하고 제2 화소 전극(PE12)은 제2 화소(PX2)를 구성하고, 제3 화소 전극(PE13)은 제3 화소(PX3)를 구성하고 제4 화소 전극(PE14)은 제4 화소(PX4)를 구성한다. 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14) 각각은 트랜지스터(TR)에 연결된다. 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14) 각각은 액정층(300)을 사이에 두고 이격된 공통전극(CE)과 액정 커패시터를 형성할 수 있다.

제1 기판(100)은 제1 베이스 기판(BS1), 박막 트랜지스터들(TR), 컬러 필터층(CL), 및 복수의 절연층들(L1, L2)을 포함할 수 있다. 절연층들(L1, L2, L3)은 제1 절연층(L1) 및 제2 절연층(L2)을 예시적으로 도시하였다.

제1 베이스 기판(BS1)은 절연 물질을 포함할 수 있다. 제1 베이스 기판(BS1)은 광학적으로 투명할 수 있다. 이에 따라, 제1 베이스 기판(BS1)의 하 측에 배치되는 백라이트 유닛(미 도시)으로부터 생성된 광이 제1 베이스 기판(BS1)을 투과하여 액정층(300)에 용이하게 도달할 수 있다. 예를 들어, 제1 베이스 기판(BS1)은 유리 기판, 또는 플라스틱 기판을 포함할 수 있다.

박막 트랜지스터들(TR) 각각은 반도체 패턴(SM), 제어 전극(GE), 입력 전극(SE), 및 출력 전극(DE)을 포함한다. 반도체 패턴(SM)은 제1 베이스 기판(BS1)과 제1 절연층(L1) 사이에 배치된다. 반도체 패턴(SM)은 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 물질은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 및 화합물 반도체 중 적어도 어느 하나를 포함할 수 있다. 또한, 박막 트랜지스터들 각각은 동일하거나 동일하거나 상이한 반도체 물질을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제어 전극(GE)은 제1 절연층(L1)과 제2 절연층(L2) 사이에 배치될 수 있다. 제어 전극(GE)은 제1 절연층(L1)을 사이에 두고 반도체 패턴(SM)으로부터 이격되어 배치된다. 도시되지 않았으나, 제어 전극(GE)은 게이트 라인들(GL) 각각으로부터 화소 전극들(PE1, PE2, PE3, PE4)을 향하도록 돌출되어 형성될 수 있다. 박막 트랜지스터들(TR) 각각은 제어 전극(GE)에 연결되어 대응되는 게이트 라인들(GL)로부터 제공되는 게이트 신호를 수신한다.

입력 전극(SE) 및 출력 전극(DE)은 제2 절연층(L2)과 컬러 필터층(CL) 사이에 배치될 수 있다. 입력 전극(SE) 및 출력 전극(DE)은 서로 이격되어 배치된다. 도시되지 않았으나, 입력 전극(SE)은 데이터 라인들(DL) 각각으로부터 화소 전극들(PE1, PE2, PE3, PE4)을 향하도록 돌출되어 형성될 수 있다. 박막 트랜지스터들(TR) 각각은 입력 전극(SE)에 연결되어 대응되는 데이터 라인들(DL)로부터 제공되는 데이터 신호를 수신한다.

입력 전극(SE) 및 출력 전극(DE) 각각은 제1 절연층(L1) 및 제2 절연층(L2)을 관통하여 반도체 패턴(SM)에 접속될 수 있다. 출력 전극(DE)은 화소 전극들(PE1, PE2, PE3, PE4)에 연결되어 입력 전극(SE)으로부터 수신된 데이터 신호에 대응되는 전기적 신호는 대응되는 화소 전극들(PE11, PE12, PE13, PE14)에 용이하게 전달될 수 있다.

한편, 이는 예시적으로 도시한 것이고, 본 발명에 따른 표시 패널(DP)은 다양한 구조를 가진 박막 트랜지스터들을 포함할 수 있다. 예를 들어, 반도체 패턴(SM)은 제어 전극(GE) 상에 배치될 수도 있고, 입력 전극(SE) 및 출력 전극(DE)은 별도의 절연층 관통 없이 반도체 패턴(SM)에 직접 접속될 수도 있다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 다양한 구조를 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14)은 표시 영역(DA)에 배치된다. 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14)은 각각 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)을 구성한다. 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14)은 공통 전극(CE)과 전계를 형성한다. 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14)과 공통 전극(CE)이 형성하는 액정 커패시터를 통해 액정층(300)의 투과율이 제어되고, 제1 내지 제4 화소들(PX1, PX2, PX3, PX4)이 표시하는 광을 제어하여 표시 영역(DA)에 영상이 표시될 수 있다.

제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14) 각각은 광학적으로 투명하게 형성될 수 있다. 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14)의 투명도가 높을수록 백라이트 유닛으로부터 제공된 광의 대부분이 액정층(300)에 용이하게 도달할 수 있다. 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14)은 투명 전도성 산화물(Transparent conductive oxide, TCO), 탄소나노튜브(carbon nano tube, CNT), 또는 그라핀(grapheme)을 포함할 수 있다.

본 실시예에서, 컬러 필터층(CL)은 제1 기판(100)에 배치될 수 있다. 컬러 필터층(CL)은 화소 전극들(PE1, PE2, PE3, PE4) 및 박막 트랜지스터(TR) 사이에 배치된다. 컬러 필터층(CL)은 제1 컬러층(CL1) 및 제2 컬러층(CL2)을 포함한다. 제1 컬러층(CL1)은 표시 영역(DA) 및 주변 영역(ND) 모두와 중첩한다.

제1 컬러층(CL1)은 복수의 컬러 패턴들을 포함할 수 있다. 본 실시예에서, 컬러 패턴들 중 제1 내지 제4 컬러 패턴들(CP1, CP2, CP3, CP4) 및 제1 주변 컬러 패턴(CPN1)이 예시적으로 도시되었다.

제1 내지 제4 컬러 패턴들(CP1, CP2, CP3, CP4)은 표시 영역(DA)에 배치된다. 제1 내지 제4 컬러 패턴들(CP1, CP2, CP3, CP4)은 각각 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)에 중첩할 수 있다. 제1 기판(100)의 하측에 배치되는 백라이트 유닛(미 도시)으로부터 제공되는 광은 컬러 필터층(CL)을 통과하여 액정층(300)에 제공될 수 있다.

제1 내지 제4 화소들(PX1, PX2, PX3, PX4)은 각각 제1 내지 제4 컬러 패턴들(CP1, CP2, CP3, CP4)에 대응되는 컬러들을 표시할 수 있다. 제1 내지 제4 컬러 패턴들(CP1, CP2, CP3, CP4)은 서로 동일하거나 상이한 컬러들을 가질 수 있다.

제1 주변 컬러 패턴(CPN1)은 주변 영역(NDA)에 배치된다. 제1 주변 컬러 패턴(CPN1)은 소정의 컬러를 가진다. 제1 주변 컬러 패턴(CPN1)은 제1 내지 제4 컬러 패턴들(CP1, CP2, CP3, CP4)과 동일하거나 상이한 컬러를 가질 수 있다.

제2 컬러층(CL2)은 제1 컬러층(CL1) 상에 적층 된다. 제2 컬러층(CL2)은 제2 주변 컬러 패턴(CPN2)을 포함한다. 제2 주변 컬러 패턴(CPN2)은 소정의 컬러를 가진다. 제2 주변 컬러 패턴(CPN2)은 제1 주변 컬러 패턴(CPN1)과 상이한 컬러를 가질 수 있다.

제1 주변 컬러 패턴(CPN1)과 제2 주변 컬러 패턴(CPN2)은 적층되어 테두리부(PHP)를 정의한다. 테두리부(PHP)는 제1 주변 컬러 패턴(CPN1)과 제2 주변 컬러 패턴(CPN2)이 혼합된 컬러를 가질 수 있다. 테두리부(PHP)는 주변 영역(NDA)을 정의한다. 이에 따라, 주변 영역(NDA)은 제1 컬러층(CL1)의 일부 및 제2 컬러층(CL2)의 일부에 의해 정의될 수 있다.

제1 주변 컬러 패턴(CPN1)와 제2 주변 컬러 패턴(CPN2)은 블랙 매트릭스 역할을 할 수 있다. 제1 주변 컬러 패턴(CPN1)이 가진 컬러와 제2 주변 컬러 패턴(CPN2)이 가진 컬러의 혼합 컬러는 블랙일 수 있다. 예를 들어, 제1 주변 컬러 패턴(CPN1)이 레드 컬러를 가진 경우 제2 주변 컬러 패턴(CPN2)은 블루 컬러를 가질 수 있다. 본 발명의 일 실시예에 따른 표시 패널(DP)은 컬러 필터층(CL)을 포함함으로써, 별도의 블랙 매트릭스를 형성하지 않더라도 주변 영역(NDA)에 대한 광 차단 효과를 볼 수 있다. 이에 따라, 공정이 단순화되고 공정 비용이 절감될 수 있다.

한편, 컬러 필터층(CL)에 있어서, 표시 영역(DA)과 주변 영역(NDA) 사이에는 단차(RS)가 형성될 수 있다. 단차(RS)는 제1 컬러층(CL1)과 제2 컬러층(CL2) 사이에 정의되는 것으로, 실질적으로 제2 주변 컬러 패턴(CPN2)의 두께와 대응될 수 있다. 이에 따라, 컬러 필터층(CL)이 제공하는 상면은 표시 영역(DA)과 주변 영역(NDA) 사이에 형성된 단차(RS)를 포함한다. 본 실시예에 따른 제4 화소 전극(PE4)은 단차(RS)에 인접하여 배치된다.

도시되지 않았으나, 컬러 필터층(CL) 상에는 무기막이 더 포함될 수 있다. 무기막은 컬러 필터층(CL) 상면을 코팅하여 컬러 필터층(CL)으로부터 발생된 습기 등이 화소 전극들(PE11, PE12, PE13, PE14)이나 액정층(300)에 침투되는 것을 방지할 수 있다.

제2 기판(200)은 제1 기판(100) 상에 배치된다. 제2 기판(200)은 화소들(PX)의 일부 구성들을 포함할 수 있다. 본 실시예에서, 제2 기판(200)은 제2 베이스 기판(BS2) 및 공통 전극(CE)을 포함한다.

제2 베이스 기판(BS2)은 제1 베이스 기판(BS1)과 대향되어 배치된다. 표시 패널(DP)의 표시면(FS)은 제2 베이스 기판(BS2)의 상면에 구비될 수 있다. 제2 베이스 기판(BS2)은 광학적으로 투명한 절연 기판일 수 있다. 제2 베이스 기판(BS2)은 제1 베이스 기판(BS1)과 동일한 물질로 형성될 수 있다. 예를 들어, 제1 베이스 기판(BS1)은 유리 기판, 또는 플라스틱 기판을 포함할 수 있다.

공통 전극(CE)은 제2 베이스 기판(BS2)에 배치된다. 공통 전극(CE)은 표시 영역(DA)에 전면적으로 중첩하는 일체의 형상을 가질 수 있다. 다만, 이는 예시적으로 도시한 것이고, 공통 전극(CE)은 화소 전극들(PE11, PE12, PE13, PE14) 각각에 대응되는 복수의 전극 패턴들을 포함할 수도 있다. 화소 전극들(PE11, PE12, PE13, PE14) 각각은 공통 전극(CE) 및 액정층(300)과 함께 액정 커패시터를 형성한다. 상술한 바와 같이, 공통 전극(CE)은 화소 전극들(PE11, PE12, PE13, PE14)과 전계를 형성하여 액정층(300)의 투과율을 제어할 수 있다.

액정층(300)은 제1 기판(100)과 제2 기판(200) 사이에 배치된다. 액정층(300)은 미 도시된 액정 분자들을 포함할 수 있다. 액정 분자들은 화소 영역들(PA)에 형성되는 전계에 의해 배향이 제어되는 물질을 포함할 수 있다.

본 발명에 따른 표시 패널(DP)은 씰 부재(SL)를 더 포함할 수 있다. 씰 부재(SL)는 제1 기판(100)과 제2 기판(200) 사이에 배치되어 액정층(300)을 봉입한다. 제1 기판(100)과 제2 기판(200)은 씰 부재(SL)에 의해 물리적으로 결합될 수 있다.

씰 부재(SL)는 주변 영역(NDA)에 배치된다. 이에 따라, 씰 부재(SL)는 제1 주변 컬러 패턴(CPN1) 및 제2 주변 컬러 패턴(CPN2)과 평면상에서 중첩할 수 있다.

도시되지 않았으나, 제1 기판(100) 및 제2 기판(200) 각각은 배향막을 더 포함할 수 있다. 제1 기판(100)의 배향막은 화소 전극들(PE11, PE12, PE13, PE14)과 액정층(300) 사이에 배치되고, 제2 기판(200)의 배향막은 공통 전극(CE)과 액정층(300) 사이에 배치될 수 있다. 액정층(300)의 액정분자들은 배향막에 의해 용이하게 배향될 수 있다.

도 3은 본 발명의 일 실시예에 따른 표시 패널의 일부를 간략히 도시한 평면도이다. 도 3에는 제1 기판(100: 도 1b 참조) 중 일 화소 영역(PA)에 대응되는 영역을 도시하였고, 용이한 설명을 위해 절연층들은 생략하여 도시하였다. 도 3에 도시된 화소(PX)는 도 1b에 도시된 제1 내지 제4 화소들(PX1, PX2, PX3, PX4: 도 1b 참조) 중 어느 하나일 수 있다. 이하, 도 3을 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 2b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 3에 도시된 것과 같이, 화소 영역(PA)은 하나의 게이트 라인(GL)과 하나의 데이터 라인(DL)에 인접할 수 있다. 박막 트랜지스터(TR)와 화소 전극(PE)은 화소 영역(PA)에 배치된다. 화소 전극(PE)은 도 2a에 도시된 화소 전극들(PX11~PX34: 도 2a 참조) 중 어느 하나와 대응될 수 있다.

박막 트랜지스터(TR)의 제어 전극(GE)은 게이트 라인(GL)으로부터 화소 전극(PE)을 향하여 분기된다. 제어 전극(GE)은 게이트 라인(GL)과 일체의 형상을 가질 수 있다. 박막 트랜지스터(TR)의 입력 전극(SE)은 데이터 라인(DL)으로부터 화소 전극(PE)을 향하여 분기되어 제어 전극(GE)과 중첩한다. 입력 전극(SE)은 데이터 라인(DL)과 일체의 형상을 가질 수 있다.

출력 전극(DE)의 일 단은 제어 전극(GE)에 중첩한다. 입력 전극(SE)은 출력 전극(DE)의 일 단을 감싸는 형상을 가질 수 있다. 출력 전극(DE)의 타 단은 일 단으로부터 연장되어 화소 전극(PE)이 접속되는 컨택홀과 중첩한다.

화소 전극(PE)은 수직부(VP), 수평부(HP), 및 복수의 가지부들(B1~B4)을 포함할 수 있다. 수직부(VP), 수평부(HP), 및 가지부들(B1~B4)은 서로 연결되어 일체의 형상을 가진 화소 전극(PE)을 형성한다.

수평부(HP)는 제1 방향(D1)을 따라 연장된다. 수평부(HP)는 게이트 라인(GL)과 평행한 방향을 따라 연장될 수 있다. 수직부(VP)는 수평부(HP)와 연결된다. 수직부(VP)는 제2 방향(D2)을 따라 연장된다. 수평부(HP)는 수직부(VP)와 교차하며 연결될 수 있다. 본 실시예에서, 수직부(VP)와 수평부(HP)는 서로의 길이의 중점을 가로지를 수 있다.

가지부들(B1~B4)은 수평부(HP) 또는 수직부(VP)에 연결된다. 가지부들(B1~B4) 각각은 제1 방향(D1)과 제2 방향(D2)에 교차하는 방향으로 연장될 수 있다. 가지부들(B1~B4)은 수평부(HP) 및 수직부(VP)로부터 방사형으로 연장될 수 있다. 가지부들(B1~B4)은 수평부(HP) 또는 수직부(VP)로부터 연장되는 방향에 따라 제1 내지 제4 가지부들(B1~B4)로 구분될 수 있다. 제1 내지 제4 가지부들(B1~B4)은 복수의 도메인들을 정의할 수 있다. 즉, 제1 내지 제4 가지부들(B1~B4)에 의해 배향되는 액정 분자들의 배향 각도나 방향은 서로 상이할 수 있다.

제1 가지부들(B1)은 수평부(HP) 또는 수직부(VP)로부터 제3 방향(D3)으로 연장된다. 제1 가지부들(B1)은 제4 방향(D4)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제2 가지부들(B2)은 수평부(HP) 또는 수직부(VP)로부터 제4 방향(D4)으로 연장된다. 제2 가지부들(B2)은 제3 방향(D3)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제3 가지부들(B3)은 수평부(HP) 또는 수직부(VP)로부터 제5 방향(D5)으로 연장된다. 제3 가지부들(B3)은 제3 방향(D3)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다. 제5 방향(D5)은 제4 방향(D4)에 대해 반대되는 방향일 수 있다.

제4 가지부들(B4)은 수평부(HP) 또는 수직부(VP)로부터 제6 방향(D6)으로 연장된다. 제4 가지부들(B4)은 제4 방향(D4)을 따라 서로 이격되어 배열된 패턴들일 수 있다. 제6 방향(D6)은 제3 방향(D3)에 대해 반대되는 방향일 수 있다.

본 실시예에서, 제1 내지 제4 가지부들(B1~B4) 각각은 서로 동일한 너비를 가질 수 있다. 제1 내지 제4 가지부들(B1~B4)은 소정의 피치들을 가지며 이격되어 배열될 수 있다. 피치(pitch)는 하나의 가지부의 일면으로부터 인접하는 가지부의 일면까지의 거리로 정의될 수 있다. 피치는 하나의 가지부의 너비 및 인접한 가지부들 사이의 간격을 합한 것과 대응될 수 있다.

본 실시예에서, 제1 내지 제4 가지부들(B1~B4)은 서로 동일한 피치를 가질 수 있다. 즉, 화소 전극(PE)은 균일한 피치를 가지며 배열된 복수의 가지부들(B1, B2, B3, B4)을 포함한다.

화소 전극(PE)은 제1 가지부들(B1~B4)을 포함함으로써, 단일의 화소 영역 내에서 복수의 계조들을 표현할 수 있다. 액정층(300: 도 2 참조)의 액정 분자들의 배향은 제1 내지 제4 가지부들(B1~B4)의 연장 방향에 따라 달라질 수 있다. 따라서, 표시 패널(DP)은 단일의 화소 영역 내에서 다양한 계조들을 표현하여 향상된 색 재현성을 가진 영상을 표시할 수 있고, 고 해상도의 표시 장치를 구현할 수 있다.

도 4는 본 발명의 일 실시예에 따른 일부 구성을 간략히 도시한 평면도이다. 도 4에는 제1 내지 제4 화소 영역들(PA1, PA2, PA3, PA4)에 배치된 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)만을 간략히 도시하였다. 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)은 도 2a 및 도 2b에 도시된 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14: 도 2a 참조)과 대응될 수 있으며, 용이한 설명을 위해 데이터 라인들, 게이트 라인들, 및 트랜지스터들은 생략하여 도시하였다.

도 4를 참조하면, 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)은 도 3에 도시된 화소 전극(PE)과 대응되는 형상을 가진다. 제1 화소 전극(PE1)은 각각이 제1 너비(WD1)를 갖고 제1 피치(PT1)로 배열된 복수의 가지부들을 포함한다. 제2 화소 전극(PE2)은 각각이 제2 너비(WD2)를 갖고 제2 피치(PT2)로 배열된 복수의 가지부들을 포함한다. 제3 화소 전극(PE3)은 각각이 제3 너비(WD3)를 갖고 제3 피치(PT3)로 배열된 복수의 가지부들을 포함한다. 제4 화소 전극(PE4)은 각각이 제4 너비(WD4)를 갖고 제4 피치(PT4)로 배열된 복수의 가지부들을 포함한다.

본 실시예에서, 제1 내지 제4 피치들(PT1, PT2, PT3, PT4)은 서로 동일한 값을 가질 수 있다. 또한, 제1 내지 제4 너비들(WD1, WD2, WD3, WD4)은 서로 동일한 값을 가질 수 있다. 이에 따라, 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)은 실질적으로 서로 동일한 형상을 가질 수 있다.

제1 내지 제4 화소 영역들(PA1, PA2, PA3, PA4)이 서로 동일한 면적을 가진다고 할 때, 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)이 차지하는 면적은 실질적으로 동일할 수 있다. 화소 영역 내에서 화소 전극이 차지하는 면적은 액정층(300: 도 1b 참조)의 배향에 영향을 미친다.

상술한 바와 같이, 제1 내지 제4 화소 영역들(PA1, PA2, PA3, PA4) 중 제1 화소 영역(PA1)은 주변 영역(NDA: 도 1b 참조)으로부터 가장 멀리 이격된 영역이고, 제4 화소 영역(PA4)은 주변 영역(NDA)에 가장 인접한 영역에 해당된다. 본 발명에 따르면, 제1 내지 제4 화소 영역들(PA1, PA2, PA3, PA4) 각각을 차지하는 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)의 면적을 동등하게 설계함으로써, 주변 영역(NDA)에 인접한 영역에서도 동등한 액정층 배향을 유도할 수 있다. 이에 따라, 표시 영역(DA: 도 1b 참조) 전면에서의 고른 휘도 분포를 구현할 수 있다.

도 5는 본 발명의 일 실시예에 따른 일부 구성을 간략히 도시한 평면도이다. 도 5에는 제1 내지 제4 화소 영역들(PA1-1, PA2-1, PA3-1, PA4-1)에 배치된 제1 내지 제4 화소 전극들(PE1-1, PE-2-1, PE3-1, PE4-1)만을 간략히 도시하였다. 제1 내지 제4 화소 전극들(PE1-1, PE-2-1, PE3-1, PE4-1)은 도 2a 및 도 2b에 도시된 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14: 도 2a 참조)과 대응될 수 있으며, 용이한 설명을 위해 데이터 라인들, 게이트 라인들, 및 트랜지스터들은 생략하여 도시하였다. 이하, 도 5를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 4에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 5를 참조하면, 제1 내지 제4 화소 전극들(PE1-1, PE2-1, PE3-1, PE4-1)은 도 3에 도시된 화소 전극(PE)과 대응되는 형상을 가진다. 다만, 제1 내지 제4 화소 전극들(PE1-1, PE2-1, PE3-1, PE4-1)은 서로 상이한 피치 및 너비들을 가질 수 있다.

구체적으로, 제1 화소 전극(PE1-1)은 각각이 제1 너비(WD1-1)를 갖고 제1 피치(PT1-1)로 배열된 복수의 가지부들을 포함한다. 제2 화소 전극(PE2-1)은 각각이 제2 너비(WD2-1)를 갖고 제2 피치(PT2-1)로 배열된 복수의 가지부들을 포함한다. 제3 화소 전극(PE3-1)은 각각이 제3 너비(WD3-1)를 갖고 제3 피치(PT3-1)로 배열된 복수의 가지부들을 포함한다. 제4 화소 전극(PE4-1)은 각각이 제4 너비(WD4-1)를 갖고 제4 피치(PT4-1)로 배열된 복수의 가지부들을 포함한다.

본 실시예에서, 제1 내지 제4 너비들(WD1-1, WD2-1, WD3-1, WD4-1)은 서로 상이한 값을 가진다. 제1 내지 제4 너비들(WD1-1, WD2-1, WD3-1, WD4-1) 중 주변 영역(NDA: 도 1b 참조)으로부터 가장 멀리 이격된 제1 화소 전극(PE1-1)의 가지부들의 제1 너비(WD1-1)는 가장 작고 주변 영역(NDA)에 가장 인접한 제4 화소 전극(PE4-1)의 가지부들의 제4 너비(WD4-1)는 가장 클 수 있다. 즉, 제1 내지 제4 너비들(WD1-1, WD2-1, WD3-1, WD4-1)은 주변 영역(NDA)에 인접할수록 커질 수 있다.

본 실시예에서, 제1 내지 제4 피치들(PT1-1, PT2-1, PT3-1, PT4-1)은 서로 상이한 값을 가진다. 제1 내지 제4 피치들(PT1-1, PT2-1, PT3-1, PT4-1) 중 주변 영역(NDA)으로부터 가장 멀리 이격된 제1 화소 전극(PE1-1)의 제1 피치(PT1-1)는 가장 작고 주변 영역(NDA)에 가장 인접한 제4 화소 전극(PE4-1)의 제4 피치(PT4-1)는 가장 클 수 있다. 즉, 제1 내지 제4 피치들(PT1-1, PT2-1, PT3-1, PT4-1)은 주변 영역(NDA)에 인접할수록 커질 수 있다.

제1 화소 전극(PE1-1)은 제1 내지 제4 화소 전극들(PE1-1, PE-2-1, PE3-1, PE4-1) 중 가장 작은 제1 너비(WD1-1)를 가진 가지부들로 구성되나, 가장 작은 제1 피치(PT1-1)를 가지므로, 동일 면적 내에서 더 많은 수의 가지부들을 포함할 수 있다.

이와 달리, 제4 화소 전극(PE4-1)은 제1 내지 제4 화소 전극들(PE1-1, PE-2-1, PE3-1, PE4-1) 중 가장 큰 제4 너비(WD4-1)를 가진 가지부들로 구성되나, 가장 큰 제4 피치(PT4-1)를 가지므로, 동일 면적 내에서 더 적은 수의 가지부들을 포함하게 된다.

제1 내지 제4 화소 영역들(PA1, PA2, PA3, PA4)이 서로 동일한 면적을 가진다고 할 때, 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)이 차지하는 면적은 실질적으로 동일할 수 있다. 상술한 바와 같이, 화소 영역 내에서 화소 전극이 차지하는 면적은 액정층(300: 도 1b 참조)의 배향에 영향을 미친다. 본 발명에 따르면, 피치 조절을 통해, 서로 상이한 너비들을 가진 가지부들로 구성된 화소 전극들(PE1-1, PE2-1, PE3-1, PE4-1)에 대해서도 동일 화소 영역 내에서 차지하는 면적을 자유롭게 제어할 수 있다.

제1 내지 제4 화소 영역들(PA1-1, PA2-1, PA3-1, PA4-1) 각각을 차지하는 제1 내지 제4 화소 전극들(PE1-1, PE2-1, PE3-1, PE4-1)의 면적을 동등하게 설계함으로써, 주변 영역(NDA)에 인접한 영역에서도 동등한 액정층 배향을 유도할 수 있다. 이에 따라, 표시 영역(DA: 도 1b 참조) 전면에서의 고른 휘도 분포를 구현할 수 있다.

도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 간략히 도시한 평면도이다. 도 7은 본 발명의 일 실시예에 따른 일부 구성을 간략히 도시한 평면도이다. 도 6에는 제1 기판(100: 도 1b 참조) 중 일 화소 영역(PA-A)에 대응되는 영역을 도시하였고, 용이한 설명을 위해 절연층들은 생략하여 도시하였다. 도 7에는 제1 내지 제4 화소 영역들(PA1-2, PA2-2, PA3-2, PA4-2)에 배치된 제1 내지 제4 화소 전극들(PE1-2, PE2-2, PE3-2, PE4-2)만을 간략히 도시하였다. 제1 내지 제4 화소 전극들(PE1-2, PE2-2, PE3-2, PE4-2)은 도 2a 및 도 2b에 도시된 제1 내지 제4 화소 전극들(PE11, PE12, PE13, PE14: 도 2a 참조)과 대응될 수 있으며, 용이한 설명을 위해 데이터 라인들, 게이트 라인들, 및 트랜지스터들은 생략하여 도시하였다. 이하, 도 6 및 도 7을 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 5에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 6에 도시된 것과 같이, 화소 영역(PA-A)은 하나의 게이트 라인(GL)과 하나의 데이터 라인(DL)에 인접할 수 있다. 박막 트랜지스터(TR)와 화소 전극(PE-A)은 화소 영역(PA-A)에 배치된다. 박막 트랜지스터(TR)는 도 3에 도시된 박막 트랜지스터(TR)와 대응되는 형상을 가진다. 이하, 중복된 설명은 생략하기로 한다.

화소 전극(PE-A)은 수직부(VP), 수평부(HP), 및 복수의 가지부들(B11, B12, B21, B22, B31, B32, B41, B42)을 포함할 수 있다. 수직부(VP), 수평부(HP), 및 가지부들(B11, B12, B21, B22, B31, B32, B41, B42)은 서로 연결되어 일체의 형상을 가진 화소 전극(PE-A)을 형성한다.

수평부(HP)는 제1 방향(D1)을 따라 연장되고 수직부(VP)는 제2 방향(D2)을 따라 연장된다. 수평부(HP)와 수직부(VP)는 교차하며 연결될 수 있다. 본 실시예에서, 수직부(VP)와 수평부(HP)는 서로의 길이의 중점을 가로지를 수 있다.

가지부들(B11, B12, B21, B22, B31, B32, B41, B42)은 수평부(HP) 또는 수직부(VP)에 연결된다. 가지부들(B11, B12, B21, B22, B31, B32, B41, B42)은 수평부(HP) 및 수직부(VP)로부터 방사형으로 연장될 수 있다.

본 실시예에서, 가지부들(B11, B12, B21, B22, B31, B32, B41, B42)은 서로 동일한 너비를 가질 수 있다. 가지부들(B11, B12, B21, B22, B31, B32, B41, B42)은 소정의 피치들을 가지며 이격되어 배열될 수 있다. 가지부들(B11, B12, B21, B22, B31, B32, B41, B42)은 수평부(HP) 또는 수직부(VP)로부터 연장되는 방향 및 서로 이격된 피치(pitch)에 따라 제1 내지 제8 가지부들(B11, B12, B21, B22, B31, B32, B41, B42)로 구분될 수 있다.

제1 가지부들(B11)과 제2 가지부들(B12)은 수평부(HP) 또는 수직부(VP)로부터 제3 방향(D3)으로 연장된다. 제1 가지부들(B11)과 제2 가지부들(B12)은 제4 방향(D4)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제1 가지부들(B11)과 제2 가지부들(B12)은 서로 상이한 피치를 가진다. 제1 가지부들(B11)은 제1 피치(PT-PP1)를 가진다. 제2 가지부들(B12)은 제2 피치(PT-PP2)를 가진다. 제4 방향(D4)과 나란한 방향을 따라 제1 가지부들(B11)은 제1 피치(PT-PP1)로 배열되고, 제2 가지부들(B12)은 제2 피치(PT-PP2)로 배열될 수 있다.

제3 가지부들(B21)과 제4 가지부들(B22)은 수평부(HP) 또는 수직부(VP)로부터 제4 방향(D4)으로 연장된다. 제3 가지부들(B21)과 제4 가지부들(B22)은 제3 방향(D3)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제3 가지부들(B21)과 제4 가지부들(B22)은 서로 상이한 피치를 가진다. 제3 가지부들(B21)은 제1 피치(PT-PP1)를 가진다. 제4 가지부들(B22)은 제2 피치(PT-PP2)를 가진다. 제3 방향(D3)과 나란한 방향을 따라 제3 가지부들(B21)은 제1 피치(PT-PP1)로 배열되고, 제4 가지부들(B22)은 제2 피치(PT-PP2)로 배열될 수 있다.

제5 가지부들(B31)과 제6 가지부들(B32)은 수평부(HP) 또는 수직부(VP)로부터 제5 방향(D5)으로 연장된다. 제5 가지부들(B31)과 제6 가지부들(B32)은 제3 방향(D3)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제5 가지부들(B31)과 제6 가지부들(B32)은 서로 상이한 피치를 가진다. 제5 가지부들(B31)은 제1 피치(PT-PP1)를 가진다. 제6 가지부들(B32)은 제2 피치(PT-PP2)를 가진다. 제3 방향(D3)과 나란한 방향을 따라 제5 가지부들(B31)은 제1 피치(PT-PP1)로 배열되고, 제6 가지부들(B32)은 제2 피치(PT-PP2)로 배열될 수 있다.

제7 가지부들(B41)과 제8 가지부들(B42)은 수평부(HP) 또는 수직부(VP)로부터 제6 방향(D6)으로 연장된다. 제7 가지부들(B41)과 제8 가지부들(B42)은 제4 방향(D4)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제7 가지부들(B41)과 제8 가지부들(B42)은 서로 상이한 피치를 가진다. 제7 가지부들(B41)은 제1 피치(PT-PP1)를 가진다. 제8 가지부들(B42)은 제2 피치(PT-PP2)를 가진다. 제4 방향(D4)과 나란한 방향을 따라 제7 가지부들(B41)은 제1 피치(PT-PP1)로 배열되고, 제8 가지부들(B42)은 제2 피치(PT-PP2)로 배열될 수 있다.

한편, 본 실시예에서, 가지부들(B11, B12, B21, B22, B31, B32, B41, B42) 중 화소 전극(PE-A)의 가로 측 변을 정의하는 끝단들은 피치에 따라 서로 연결될 수 있다. 화소 전극(PE-A)의 가로 측 변은 수평부(HP)와 평행한 측 변들로 게이트 라인(GL)에 인접한 측 변 및 이에 대향하는 측 변을 포함한다. 예를 들어, 가지부들(B11, B12, B21, B22, B31, B32, B41, B42) 중 제1 가지부들(B11)의 끝 단들 및 제5 가지부들(31)의 끝 단들은 수평부(HP)와 평행하게 연장된 바(bar)에 의해 서로 연결될 수 있다. 마찬가지로, 가지부들(B11, B12, B21, B22, B31, B32, B41, B42) 중 제3 가지부들(B21)의 끝 단들 및 제7 가지부들(41)의 끝 단들은 수평부(HP)와 평행하게 연장된 바에 의해 서로 연결될 수 있다.

또한, 제2 가지부들(B12) 중 화소 전극(PE-A)의 가로 측 변을 정의하는 일부, 제4 가지부들(B22) 중 화소 전극(PE-A)의 가로 측 변을 정의하는 일부, 제6 가지부들(B32) 중 화소 전극(PE-A)의 가로 측 변을 정의하는 일부, 제8 가지부들(B42) 중 화소 전극(PE-A)의 가로 측 변을 정의하는 일부의 끝 단들은 수평부(HP)와 평행하게 연장된 바에 의해 서로 연결될 수 있다.

본 발명에 따르면, 화소 전극(PE-A)의 가로 측 변들에 수평부(HP)와 평행하게 연장된 바를 이용하여 가지부들을 서로 연결시킴으로써, 화소 전극(PE-A)의 가로 측 변들에 인접하게 배치되는 게이트 라인(GL)에 의한 액정 배향 불량이나 빛샘 현상을 방지하고, 액정 배향이 해당 화소 영역(PA-A) 내에서 안정적으로 이루어지도록 유도할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소 전극(PE-A)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

한편, 본 실시예에서, 화소 전극(PE-A)은 피치에 따라 제1 피치 그룹(PP1) 및 제2 피치 그룹(PP2)으로 구분될 수 있다. 제1 피치 그룹(PP1)은 바에 의해 연결된 제1 가지부들(B11)과 제5 가지부들(B31), 및 바에 의해 연결된 제3 가지부들(B21)과 제7 가지부들(B41)을 포함한다. 제1 피치 그룹(PP1)은 제1 피치(PT-PP1)를 가진 패턴들일 수 있다.

제2 피치 그룹(PP2)은 제2 가지부들(B12), 제4 가지부들(B22), 제6 가지부들(B32), 및 제8 가지부들(B42)을 포함한다. 제2 피치 그룹(PP2)은 제2 피치(PT-PP2)를 가진 패턴들일 수 있다. 제2 피치 그룹(PP2)은 제1 피치 그룹(PP1)을 사이에 두고 제1 방향(D1)에서 서로 이격된 두 부분들을 포함할 수 있다. 따라서, 제1 방향(D1)에 대해 제1 피치 그룹(PP1)은 화소 영역(PA-A)의 중심에 배치되고, 제2 피치 그룹(PP2)은 화소 영역(PA-A)의 외곽에 배치된다.

본 실시예에서, 제1 피치(PT-PP1)는 제2 피치(PT-PP2)보다 클 수 있다. 본 발명의 일 실시예에 따른 화소 전극(PE-A)은 해당 화소 영역(PA-A) 중 제1 방향(D1)에서 상대적으로 외곽에 더 작은 피치를 가진 가지부들을 배치시킴으로써, 저 계조에서의 화소 영역(PA-A) 외곽 영역에서의 빛샘 현상 등의 발생을 완화시킬 수 있고 측면 시인성이 개선될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 제1 피치(PT-PP1)는 제2 피치(PT-PP2)보다 작을 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 7에는 용이한 설명을 위해 도 6에 도시된 제1 피치 그룹(PP1: 도 6 참조) 및 제2 피치 그룹(PP2: 도 6 참조)에 대응되는 형상만을 간략히 도시하였다. 도 7에 도시된 것과 같이, 제1 내지 제4 화소 전극들(PE1-2, PE2-2, PE3-2, PE4-2)을 구성하는 제1 부분과 제2 부분의 면적 비들은 서로 상이할 수 있다.

구체적으로, 제1 화소 전극(PE1-2)은 제1 면적(AA11)을 가진 제1 피치 그룹(PP11) 및 각각이 제2 면적(AA21)을 가진 제2 부분들(PP21)을 포함한다. 제1 화소 영역(PA1-2) 내에서 제1 피치 그룹(PP11)의 면적 대 제2 부분들(PP21)의 면적 비는 제1 면적(A11) 대 제2 면적(A21)의 두 배로 나타낼 수 있다.

제2 화소 전극(PE2-2)은 제1 면적(AA12)을 가진 제1 피치 그룹(PP12) 및 각각이 제2 면적(AA22)을 가진 제2 피치 그룹들(PP22)을 포함한다. 제2 화소 영역(PA2-2) 내에서 제1 피치 그룹(PP12)의 면적 대 제2 피치 그룹들(PP22)의 면적 비는 제1 면적(A12) 대 제2 면적(A22)의 두 배로 나타낼 수 있다.

제3 화소 전극(PE3-2)은 제1 면적(AA13)을 가진 제1 피치 그룹(PP13) 및 각각이 제2 면적(AA23)을 가진 제2 부분들(PP23)을 포함한다. 제3 화소 영역(PA3-2) 내에서 제1 피치 그룹(PP13)의 면적 대 제2 부분들(PP23)의 면적 비는 제1 면적(A13) 대 제2 면적(A23)의 두 배로 나타낼 수 있다.

제4 화소 전극(PE4-2)은 제1 면적(AA14)을 가진 제1 피치 그룹(PP14) 및 각각이 제2 면적(AA24)을 가진 제2 부분들(PP24)을 포함한다. 제4 화소 영역(PA4-2) 내에서 제1 피치 그룹(PP14)의 면적 대 제2 부분들(PP24)의 면적 비는 제1 면적(A14) 대 제2 면적(A24)의 두 배로 나타낼 수 있다.

본 실시예에서, 제1 내지 제4 화소 영역들(PA1-2, PA2-2, PA3-2, PA4-2)에 있어서, 제2 부분에 대한 제1 부분의 면적 비는 서로 상이한 값을 가진다. 제1 부분이 제2 부분보다 큰 피치를 가진 가지부들을 포함한다고 할 때, 제1 화소 영역(PA1-2)에서의 제1 피치 그룹(PP11)에 대한 제2 피치 그룹(PP21)의 면적 비는 제4 화소 영역(PA4-2)에서의 제1 피치 그룹(PP14)에 대한 제2 피치 그룹(PP24)의 면적 비보다 작을 수 있다. 도 7에 도시된 것과 같이, 제1 내지 제4 화소 영역들(PA1-2, PA2-2, PA3-2, PA4-2)이 동일한 면적을 가진다고 할 때, 제1 부분의 면적들(AA11, AA12, AA13, AA14)은 제1 방향(D1)을 따라 감소하고, 제2 부분의 면적들(AA21, AA22, AA23, AA24)은 제1 방향(D1)을 따라 증가할 수 있다.

각 화소 영역에서의 면적 비는 작은 피치를 가진 가지부들의 면적에 대해 높은 피치를 가진 가지부들의 면적이 주변 영역(NDA)에 인접할수록 증가한다. 예를 들어, 제1 화소 영역(PA1-2)에서의 제2 부분(P21)의 면적 대 제1 부분(P11)의 면적 비가 1:1일 때, 제2 화소 영역(PA2-2)에서의 제2 부분(P22)의 면적 대 제1 부분(P12)의 면적 비는 1:1.1이고, 제3 화소 영역(PA3-2)에서의 제2 부분(P23)의 면적 대 제1 부분(P13)의 면적 비는 1:1.2이고, 제4 화소 영역(PA4-2)에서의 제2 부분(P24)의 면적 대 제1 부분(P14)의 면적 비는 1:1.3으로 나타날 수 있다.

즉, 본 실시예에 따르면, 주변 영역(NDA)에 인접할수록, 동일 면적의 화소 영역 내에서 상대적으로 큰 피치를 가진 가지부들이 차지하는 면적이 증가되도록 화소 전극들(PE1-2, PE1-2, PE1-3, PE1-4)의 형상이 설계될 수 있다. 이에 따라, 화소 영역 내에서 화소 전극이 차지하는 실질적인 면적은 주변 영역(NDA)에 인접할수록 감소한다.

본 발명에 따르면, 면적 비를 다르게 제어함으로서, 서로 상이한 피치들을 가진 가지부들로 구성된 화소 전극들(PE1-2, PE2-2, PE3-2, PE4-2)에 대해서도 동일 화소 영역 내에서 차지하는 면적을 자유롭게 제어할 수 있다.

제1 내지 제4 화소 영역들(PA1-2, PA2-2, PA3-2, PA4-2) 각각을 차지하는 제1 내지 제4 화소 전극들(PE1-2, PE2-2, PE3-2, PE4-2)의 면적을 주변 영역(NDA)에 인접할수록 작게 설계함으로써, 저 계조에서 주변 영역(NDA)에서 빛샘 등이 발생되더라도 외부에서 시인되지 않도록 유도할 수 있다. 이에 따라, 시인성이 개선된 표시 패널이 제공될 수 있다.

도 8a는 본 발명의 일 실시예에 따른 본 발명의 일 실시예에 따른 표시 패널의 일부를 간략히 도시한 평면도이다. 도 8b는 도 8a에 도시된 화소 전극의 저 계조 범위에서의 휘도를 도시한 그래프이다. 도 8a에는 제1 기판(100: 도 1b 참조) 중 일 화소 영역(PA-B)에 대응되는 영역을 도시하였고, 용이한 설명을 위해 절연층들은 생략하여 도시하였다. 이하, 도 8a 및 도 8b를 참조하여 본 발명에 대해 설명한다.

도 8a에 도시된 것과 같이, 화소 영역(PA-B)은 하나의 게이트 라인(GL)과 하나의 데이터 라인(DL)에 인접할 수 있다. 박막 트랜지스터(TR)와 화소 전극(PE-B)은 화소 영역(PA-B)에 배치된다. 박막 트랜지스터(TR)는 도 3에 도시된 박막 트랜지스터(TR)와 대응되는 형상을 가진다. 이하, 중복된 설명은 생략하기로 한다.

화소 전극(PE-B)은 수직부(VP), 수평부(HP), 및 복수의 가지부들(B110, B120, B210, B220, B310, B320, B410, B420)을 포함할 수 있다. 수직부(VP), 수평부(HP), 및 가지부들(B110, B120, B210, B220, B310, B320, B410, B420)은 서로 연결되어 일체의 형상을 가진 화소 전극(PE-B)을 형성한다.

가지부들(B110, B120, B210, B220, B310, B320, B410, B420)은 수평부(HP) 또는 수직부(VP)에 연결된다. 가지부들(B110, B120, B210, B220, B310, B320, B410, B420)은 수평부(HP) 및 수직부(VP)로부터 방사형으로 연장될 수 있다. 가지부들(B110, B120, B210, B220, B310, B320, B410, B420)은 제1 내지 제8 가지부들(B110, B120, B210, B220, B310, B320, B410, B420)을 포함한다.

본 실시예에서, 제1 내지 제8 가지부들(B110, B120, B210, B220, B310, B320, B410, B420)은 소정의 피치들을 가지며 서로 이격되어 배열될 수 있다. 화소 전극(PE-B)은 피치에 따라 제1 피치를 가진 제1 피치 그룹(PP3), 제2 피치를 가진 제2 피치 그룹(PP4), 및 제3 피치를 가진 제3 피치 그룹(PP5)으로 구분될 수 있다. 즉, 화소 전극(PE-B)은 서로 상이한 피치들을 가진 세 그룹의 가지부들을 포함한다.

제1 가지부들(B110)과 제2 가지부들(B120)은 수평부(HP) 또는 수직부(VP)로부터 제3 방향(D3)으로 연장된다. 제1 가지부들(B110)과 제2 가지부들(B120)은 제4 방향(D4)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제1 가지부들(B110)과 제2 가지부들(B120)은 서로 상이한 피치를 가진다. 제1 가지부들(B110)은 제1 피치를 가진다. 제2 가지부들(B120)은 제3 피치를 가진다. 제4 방향(D4)과 나란한 방향을 따라 제1 가지부들(B110)은 제1 피치로 배열되고, 제2 가지부들(B120)은 제3 피치로 배열될 수 있다.

제3 가지부들(B210)과 제4 가지부들(B220)은 수평부(HP) 또는 수직부(VP)로부터 제4 방향(D4)으로 연장된다. 제3 가지부들(B210)과 제4 가지부들(B220)은 제3 방향(D3)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제3 가지부들(B210)과 제4 가지부들(B220)은 서로 상이한 피치를 가진다. 제3 가지부들(B210)은 제3 피치를 가진다. 제4 가지부들(B220)은 제2 피치를 가진다. 제3 방향(D3)과 나란한 방향을 따라 제3 가지부들(B210)은 제3 피치로 배열되고, 제4 가지부들(B220)은 제2 피치로 배열될 수 있다.

제5 가지부들(B310)과 제6 가지부들(B320)은 수평부(HP) 또는 수직부(VP)로부터 제5 방향(D5)으로 연장된다. 제5 가지부들(B310)과 제6 가지부들(B320)은 제3 방향(D3)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제5 가지부들(B310)과 제6 가지부들(B320)은 서로 상이한 피치를 가진다. 제5 가지부들(B310)은 제1 피치를 가진다. 제6 가지부들(B320)은 제3 피치를 가진다. 제3 방향(D3)과 나란한 방향을 따라 제5 가지부들(B310)은 제1 피치로 배열되고, 제6 가지부들(B320)은 제3 피치로 배열될 수 있다.

제7 가지부들(B410)과 제8 가지부들(B420)은 수평부(HP) 또는 수직부(VP)로부터 제6 방향(D6)으로 연장된다. 제7 가지부들(B410)과 제8 가지부들(B420)은 제4 방향(D4)과 나란한 방향을 따라 서로 이격되어 배열된 패턴들일 수 있다.

제7 가지부들(B410)과 제8 가지부들(B420)은 서로 상이한 피치를 가진다. 제7 가지부들(B410)은 제2 피치를 가진다. 제8 가지부들(B420)은 제3 피치를 가진다. 제4 방향(D4)과 나란한 방향을 따라 제7 가지부들(B410)은 제2 피치로 배열되고, 제8 가지부들(B420)은 제3 피치(PT-PP5)로 배열될 수 있다.

한편, 본 실시예에 따른 화소 전극(PE-B)은 복수의 에지 패턴들(EB1, EB2, EB3, EB4)을 더 포함할 수 있다. 에지 패턴들(EB1, EB2, EB3, EB4)은 수평부(HP), 수직부(VP) 또는 제1 내지 제8 가지부들(B110, B120, B210, B220, B310, B320, B410, B420)과 연결되어 일체의 화소 전극(PE-B)을 형성할 수 있다. 에지 패턴들(EB1, EB2, EB3, EB4)은 제1 내지 제4 에지 패턴들(EB1, EB2, EB3, EB4)을 포함한다.

제1 에지 패턴(EB1)은 제2 방향(D2)을 따라 연장된 라인 형상을 가진다. 제1 에지 패턴(EB1)은 복수로 제공되어 수평부(HP)의 양 단에 연결되도록 배치될 수 있다. 제1 에지 패턴(EB1)은 제3 피치 그룹(PP5)에 속하는 가지부들(B120, B220, B320, B420)의 끝 단들에 인접하여 배치될 수 있다.

제2 에지 패턴(EB2)은 제1 방향(D1)을 따라 연장된 라인 형상을 가진다. 제2 에지 패턴(EB2)은 제1 에지 패턴(EB1)과 교차하는 방향으로 연장될 수 있다. 제2 에지 패턴(EB2)은 수직부(VP), 제2 피치 그룹(PP4)에 속하는 가지부들(B210, B410) 및 제3 피치 그룹(PP)에 속하는 가지부들(B120, B220, B320, B420) 중 일부 가지부들(B220, B420)에 연결될 수 있다. 구체적으로, 제2 에지 패턴(EB2)은 수직부(VP)의 하단, 제3 가지부들(B210)의 끝 단들, 제4 가지부들(B220)의 끝 단들, 제7 가지부들(B410)의 끝 단들, 및 제8 가지부들(B420)의 끝 단들을 연결한다.

제3 에지 패턴(EB3)은 제1 방향(D1)을 따라 연장되되, 절곡된 부분을 포함하는 라인 형상을 가진다. 제3 에지 패턴(EB3)은 가지부들 중 두 개의 가지부 사이에 배치된다. 제3 에지 패턴(EB3)은 수평부(HP)로부터 연장되어 제3 에지 패턴(EB3)은 인접하는 가지부와 평행한 방향으로 연장된 부분 및 이에 연결되고 제1 방향(D1)을 따라 연장된 부분을 포함한다. 제3 에지 패턴(EB3)은 복수로 구비되어 제1 피치 그룹(PP3)과 제3 피치 그룹(PP5) 사이에 배치될 수 있다. 제3 에지 패턴(EB3)은 제1 피치 그룹(PP3)과 제3 피치 그룹(PP5)을 구분하는 경계로 기능할 수 있다.

제4 에지 패턴(EB4)은 제1 방향(D1)을 따라 연장된 라인 형상을 가진다. 제4 에지 패턴(EB4)은 제1 피치 그룹(PP3)에 연결된다. 구체적으로, 제4 에지 패턴(EB4)은 수직부(VP)의 상단, 제1 가지부들(B110)의 끝 단들, 및 제5 가지부들(B310)의 끝 단들을 연결한다.

본 발명에 따르면, 화소 전극(PE-B)은 복수의 에지 패턴들(EB1, EB2, EB3, EB4)을 더 포함함으로써, 서로 상이한 피치들을 가진 복수의 피치 그룹들(PP1, PP2, PP3) 사이의 구획을 보다 용이하게 구현할 수 있다.

도 8b에는 도 6a에 도시된 화소 전극(PE-A: 도 6a 참조)의 저 계조 범위에서의 휘도 플롯(PL1)과 도 8a에 도시된 화소 전극(PE-B)의 저 계조 범위에서의 휘도 플롯(PL2)을 함께 도시하였다. 도 8b를 참조하면, 저 계조 범위에 해당되는 0-50 계조 구간에서 도 8a에 도시된 화소 전극(PE-B)의 휘도가 낮게 나타나는 것을 볼 수 있다. 즉, 화소 전극(PE-B)은 도 6a에 도시된 화소 전극(PE-A)보다 세분화된 피치들을 가진 가지부들을 포함함으로써, 저 계조에서 낮은 휘도를 가진 화소 영역을 설계할 수 있다.

본 발명의 일 실시예에 따르면, 도 6a에 도시된 화소 전극(PE-A)을 표시 패널의 중심 영역에 배치시키고, 세분화된 피치를 가진 화소 전극(PE-B)을 상대적으로 주변 영역(NDA: 도 1b 참조)에 인접하도록 배치시키는 것만으로도 주변 영역(NDA)에서 발생되는 저 계조에서의 빛샘 불량 문제를 개선시킬 수 있다. 본 발명에 따르면, 동일 화소 영역 내에서 화소 전극의 피치 세분화를 통해 휘도 및 투과율을 제어할 수 있으며, 이에 따라, 저 계조에서의 빛샘 불량 등을 용이하게 개선시킬 수 있다. 다만, 이는 예시적으로 도시한 것이고, 화소 전극(PE-B)은 다양한 형상을 가질 수 있으며, 어느 하나의 실시예로 한정되지 않는다.

도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 표시 패널의 제조방법을 도시한 단면도들이다. 도 9a 내지 도 9d를 참조하여 본 발명에 대해 설명한다. 한편, 도 1a 내지 도 8b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.

도 9a에 도시된 것과 같이, 베이스 기판(BS) 상에 컬러 필터층(CL) 및 도전층(CLL)을 형성한다. 컬러 필터층(CL)은 표시 영역(DA) 및 주변 영역(NDA) 전체에 형성된 제1 컬러층(CL1) 및 제1 컬러층(CL1) 상에 형성되고 주변 영역(NDA)에 중첩하는 제2 컬러층(CL2)을 포함한다. 도시되지 않았으나, 제1 컬러층(CL1)은 동일 층상에 배치되고 동일 평면의 상면을 형성하는 복수의 컬러패턴들을 포함할 수 있다. 제1 컬러층(CL1)과 제2 컬러층(CL2)이 적층되어 형성됨에 따라, 컬러 필터층(CL)에는 단차(RS)가 형성될 수 있다.

도전층(CLL)은 컬러 필터층(CL) 전면에 형성된다. 도전층(CLL)은 도전 물질을 증착 또는 코팅 공정을 통해 형성될 수 있다. 도전층(CLL)은 컬러 필터층(CL)에 형성된 단차(RS)가 반영된 상면을 형성한다.

도 9b에 도시된 것과 같이, 도전층(CLL) 상에 포토 레지스트막(PR)을 형성한다. 포토 레지스트막(PR)은 포토 레지스트 물질을 도전층(CLL) 상면에 도포하여 형성될 수 있다. 포토 레지스트 물질은 유기물을 포함한다. 포토 레지스트막(PR)은 하부의 단차(RS)를 반영한 상면을 형성할 수 있다.

포토 레지스트막(PR)은 표시 영역(DA) 내에서 단차(RS)를 가진 주변 영역(NDA)에 인접할수록 증가하는 두께를 가지며 형성될 수 있다. 이에 따라, 중심 화소 영역(PA0), 제1 화소 영역(PA1), 제2 화소 영역(PA2), 제3 화소 영역(PA3), 및 제4 화소 영역(PA4)이 주변 영역(NDA)에 인접하는 방향으로 배열된 경우, 주변 영역(NDA)에 가장 인접하게 배치된 제4 화소 영역(PA4)에서의 포토 레지스트막(PR)의 두께(d4)가 가장 크고, 제1 화소 영역(PA1)에서의 포토 레지스트막(PR)의 두께(d1)는 가장 작을 수 있다.

본 실시예에서, 제1 화소 영역(PA1)에서의 포토 레지스트막(PR)의 두께(d1)는 중심 화소 영역(PA0)에서의 포토 레지스트막 두께(d0)와 실질적으로 동일할 수 있다. 즉, 제1 화소 영역(PA1)에서의 포토 레지스트막(PR)의 두께(d1)는 표시 영역(DA) 내의 전반적인 포토 레지스트막(PR)의 두께와 대응될 수 있고, 제2 화소 영역(PA2)에서의 포토 레지스트막(PR)의 두께(d2), 제3 화소 영역(PA3)에서의 포토 레지스트막(PR)의 두께(d3), 및 제4 화소 영역(PA4)에서의 포토 레지스트막(PR)의 두께(d4)로 갈수록 점차 증가할 수 있다.

이후, 도 9c 및 도 9d에 도시된 것과 같이, 포토 공정(photo lithography)을 통해 도전층(CLL)을 패터닝하여 복수의 화소 전극들(PE0, PE1, PE2, PE3, PE4)을 형성한다. 본 실시예에서는 용이한 설명을 위해 화소 전극들(PE0, PE1, PE2, PE3, PE4)을 단일의 패턴으로 도시하였다. 도 9d에 도시된 화소 전극들(PE0, PE1, PE2, PE3, PE4) 각각은 실질적으로 도 3에 도시된 가지부들 중 하나의 가지부와 대응될 수 있다.

도 9c를 참조하면, 포토 레지스트막(PR) 상부에 마스크(MSK)를 제공하고, 포토 레지스트막(PR)을 광(LS)에 노출시킨다. 마스크(MSK)는 복수의 슬릿 패턴들을 포함한다. 슬릿 패턴들은 광 차단부 및 광 투과부를 포함한다. 포토 레지스트막(PR)은 투과부들을 통해 제공된 광(LS)과 광 반응한다. 본 실시예에서는 용이한 설명을 위해 화소 영역들(PA0, PA1, PA2, PA3, PA4)마다 하나의 광 차단부가 대응되도록 도시하였다.

이때, 포토 레지스트막(PR)에는 광 반응 영역(P1) 및 미 반응 영역(P2)이 형성될 수 있다. 용이한 설명을 위해 광 반응 영역(P1)은 해칭 처리하여 도시하였다. 본 실시예에서, 광 반응 영역(P1)은 이후 현상(develop) 공정에 의해 제거되어 하부의 도전층(CLL)을 노출시키는 영역이고, 미 반응 영역(P2)은 잔존하여 하부의 도전층(CLL)을 커버하는 영역일 수 있다.

마스크(MSK)의 투과부를 통과한 광은 포토 레지스트막(PR)에 제공되며 포토 레지스트막(PR) 내부로 유입될 수 있다. 이때, 포토 레지스트막(PR)의 두께가 두꺼워질수록 상면에 도달하는 광량과 하면에 도달하는 광량 사이에 차이가 크게 나타날 수 있다. 도전층(CLL)의 패터닝 형상은 실질적으로 도전층(CLL)의 상면에 접촉하는 포토 레지스트막(PR)의 하면에 의해 결정될 수 있다. 본 발명에 따르면, 주변 영역(NDA)에 인접한 화소 영역에 대하여 슬릿 패턴의 피치, 즉, 광 차단부 및 광 투과부의 너비가 상이하게 설계된 마스크(MSK)를 이용하여 화소 전극 패턴들(PE0, PE1, PE2, PE3, PE4)을 형성할 수 있다.

광 차단부의 너비들(DD0, DD1, DD2, DD3, DD4)은 주변 영역(NDA)에 인접할수록 작게 설정될 수 있다. 이는 광 투과부들의 면적을 주변 영역(NDA)에 인접할수록 증가시키는 방향과 대응될 수 있다. 제1 화소 영역(PA1)의 포토 레지스트막(PR)의 두께(d1)는 중심 화소 영역(PA0)의 포토 레지스트막(PR)의 두께(d0)와 실질적으로 동일하므로, 제1 화소 영역(PA1)에 제공되는 광 차단부의 너비(DD1)는 중심 화소 영역(PA0)에 제공되는 광 차단부의 너비(DD0)와 동일하게 설계될 수 있다.

이와 달리, 제2 화소 영역(PA2)의 포토 레지스트막(PR)의 두께(d2), 제3 화소 영역(PA3)의 포토 레지스트막(PR)의 두께(d3), 및 제4 화소 영역(PA4)의 포토 레지스트막(PR)의 두께(d4)는 점차 증가하므로, 제2 화소 영역(PA2)에 제공되는 광 차단부의 너비(DD2), 제3 화소 영역(PA3)에 제공되는 광 차단부의 너비(DD3), 및 제4 화소 영역(PA4)에 제공되는 광 차단부의 너비(DD1)는 포토 레지스트막(PR)의 두께 변화에 따라 점차 감소할 수 있다.

이후, 도 9d를 참조하면, 화소 전극들(PE0, PE1, PE2, PE3, PE4)은 서로 동일한 너비를 가진 패턴들로 형성될 수 있다. 이에 따라, 주변 영역(NDA)에 가장 인접한 제4 화소 영역(PA4)의 제4 화소 전극(PE4)의 너비(WD4)는 중심 화소 영역(PA0)의 중심 화소 전극(PE0)의 너비(WD0)와 실질적으로 동일하게 형성될 수 있다.

본 발명에 따르면, 주변 영역(NDA)에 인접하는 화소 영역에 대응하는 마스크(MSK)의 광 차단부를 차등 설계함으로써, 주변 영역(NDA)에 형성된 단차(RS)나 이에 따른 포토 레지스트막(PR)의 두께가 불균일하게 형성되더라도, 표시 영역(DA) 전면에 대해 균일한 형상을 가진 화소 전극을 용이하게 설계할 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

DP: 표시 패널 PE: 화소 전극
WD: 너비 PT: 피치
CL: 컬러 필터층

Claims

제1 영역 및 상기 제1 영역에 인접한 제2 영역을 포함하는 베이스 기판;
상기 제1 영역 및 상기 제2 영역에 중첩하는 제1 컬러층 및 상기 제2 영역에 배치되고 상기 제1 컬러층 상에 배치된 제2 층을 포함하는 컬러 필터층; 및
상기 컬러 필터층 상에 배치되고, 상기 제1 영역에 배치된 제1 화소 전극 및 상기 제1 영역에 배치되고 상기 제1 화소 전극과 상기 제2 영역 사이에 배치된 제2 화소 전극을 포함하고,
상기 제1 화소 전극은 제1 피치로 이격된 제1 가지부들 및 상기 제1 피치와 상이한 제2 피치로 이격된 제2 가지부들을 포함하고,
상기 제2 화소 전극은 제3 피치로 이격되고 상기 제1 가지부들과 동일한 방향으로 연장된 제3 가지부들 및 상기 제3 피치와 상이한 제4 피치로 이격되고 상기 제2 가지부들과 동일한 방향으로 연장된 제4 가지부들을 포함하고,
상기 제1 피치와 상기 제3 피치는 서로 상이한 표시 패널.
제1 항에 있어서,
상기 제3 가지부들의 너비는 상기 제1 가지부들의 너비보다 큰 표시 패널.
제2 항에 있어서,
상기 제2 피치는 상기 제1 피치보다 큰 표시 패널.
제3 항에 있어서,
상기 제1 가지부들의 너비는 상기 제2 가지부들의 너비와 동일하고,
상기 제3 가지부들의 너비는 상기 제4 가지부들의 너비와 동일한 표시 패널.
제1 항에 있어서,
상기 제1 화소 전극과 상기 제2 화소 전극 사이에 배치된 제3 화소 전극을 더 포함하고,
상기 제3 화소 전극은 상기 제1 가지부들과 동일한 방향으로 연장되고 제5 피치를 가진 제5 가지부들 및 상기 제2 가지부들과 동일한 방향으로 연장되고 제6 피치를 가진 제6 가지부들을 포함하고,
상기 제5 피치는 상기 제1 피치와 상기 제3 피치 사이 값을 가진 표시 패널.
제1 항에 있어서,
상기 제1 가지부들이 차지하는 면적에 대한 상기 제2 가지부들이 차지하는 면적 비는 상기 제3 가지부들이 차지하는 면적에 대한 상기 제4 가지부들이 차지하는 면적 비와 상이한 표시 패널.
제6 항에 있어서,
상기 제2 피치는 상기 제1 피치보다 크고, 상기 제4 피치는 상기 제3 피치보다 크고,
상기 제3 가지부들이 차지하는 면적에 대한 상기 제4 가지부들이 차지하는 면적 비는 상기 제1 가지부들이 차지하는 면적에 대한 상기 제2 가지부들이 차지하는 면적 비보다 큰 표시 패널.
제7 항에 있어서,
상기 제1 가지부들이 차지하는 면적에 대한 상기 제2 가지부들이 차지하는 면적 비는 1인 표시 패널.
제1 항에 있어서,
상기 컬러 필터층은 상기 제1 영역과 상기 제2 영역 사이에 형성된 단차를 포함하는 표시 패널.
제9 항에 있어서,
상기 제1 컬러층은 상기 제1 화소 전극과 중첩하는 영역과 상기 제2 화소 전극과 중첩하는 영역에서 동일한 컬러를 가진 표시 패널.
제10 항에 있어서,
상기 제1 컬러층은 상기 제2 영역에서 레드 컬러를 갖고, 상기 제2 컬러층은 블루 컬러를 가진 표시 패널.
제1 항에 있어서,
상기 제1 화소 전극은 상기 제1 피치 및 상기 제2 피치와 상이한 제1 서브 피치를 가진 제1 추가 가지부들을 더 포함하고,
상기 제2 화소 전극은 상기 제1 추가 가지부들과 동일한 방향으로 연장되고, 상기 제3 피치 및 상기 제4 피치와 상이한 제2 서브 피치를 가진 제2 추가 가지부들을 더 포함하는 표시 패널.
제12 항에 있어서,
상기 제1 서브 피치는 상기 제1 피치 및 상기 제2 피치보다 크고, 상기 제2 서브 피치는 상기 제3 피치 및 상기 제4 피치보다 큰 표시 패널.
제1 영역 및 상기 제1 영역을 에워싸는 제2 영역을 포함하는 베이스 기판;
복수의 컬러 패턴들을 포함하고, 상기 제1 영역과 상기 제2 영역 사이에 정의된 단차를 포함하는 컬러 필터층; 및
상기 컬러 필터층 상에 배치되고, 상기 제1 영역에 배치되며 상기 제2 영역을 향하는 방향으로 일렬로 배열된 복수의 화소 전극들을 포함하고,
상기 화소 전극들 각각은 소정의 피치를 가지고 이격된 복수의 가지부들을 포함하고,
상기 피치들은 상기 제2 영역에 인접할수록 증가하는 표시 패널.
제14 항에 있어서,
상기 화소 전극들 각각의 면적들은 가지부들의 면적들의 합으로 정의되고, 상기 제2 영역에 인접할수록 감소하는 표시 패널.
제14 항에 있어서,
상기 화소 전극들은 상기 제2 영역에 인접하는 방향을 따라 배열된 제1 내지 제4 화소 전극들을 포함하고,
상기 제1 내지 제4 화소 전극들 각각의 피치들은 점차 증가하는 표시 패널.
제16 항에 있어서,
상기 제4 화소 전극은 상기 단차에 인접하여 배치되고,
상기 제1 화소 전극은 제2 영역에 인접하는 방향의 반대 방향에서 인접하는 화소 전극과 동일한 피치를 가진 표시 패널.
베이스 기판 상에 단차를 가진 컬러 필터층을 형성하는 단계;
상기 컬러 필터층 상에 도전층을 형성하는 단계;
상기 도전층 상에 상기 단차를 커버하는 포토 레지스트막을 도포하는 단계; 및
상기 포토 레지스트막 상에 마스크를 제공하여 도전층으로부터 복수의 화소 전극들을 형성하는 단계를 포함하고,
상기 마스크는 화소 전극들 각각에 대응하는 슬릿 패턴들을 포함하고,
상기 화소 전극들은 상기 단차에 인접하는 방향을 따라 일렬로 배열된 제1 내지 제4 화소 전극들을 포함하고,
상기 제1 화소 전극에 대응하는 슬릿 패턴은 상기 제4 화소 전극에 대응하는 슬릿 패턴과 상이한 피치를 가진 표시 패널 제조 방법.
제18 항에 있어서,
상기 제1 내지 제4 화소 전극들 각각은 동일한 너비를 가진 가지부들을 포함하고,
상기 슬릿 패턴은 상기 가지부들에 대응되는 표시 패널 제조 방법.
제18 항에 있어서,
상기 포토 레지스트막은 상기 단차에 인접할수록 증가하는 두께를 갖고,
상기 마스크는 상기 단차에 인접할수록 감소하는 피치를 가진 슬릿 패턴을 포함하는 표시 패널 제조 방법.