KR20190090173A - 스위칭 응답 지연을 개선한 고주파 스위치 회로 및 장치 - Google Patents

스위칭 응답 지연을 개선한 고주파 스위치 회로 및 장치 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 고주파 스위치 회로는, 제1 단자와 제2 단자 사이에 스택된 제1 내지 제n 스위칭 트랜지스터를 포함하는 스위칭 회로; 상기 제1 내지 제n 스위칭 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1 내지 제n 게이트 저항을 포함하는 게이트 저항 회로; 및 상기 제1 내지 제n 게이트 저항 각각의 타단에 접속되어, 상기 제1 내지 제n 게이트 저항을 통해 상기 제1 내지 제n 스위칭 트랜지스터의 게이트에 제1 게이트 신호를 제공하는 제1 내지 제n 게이트 버퍼를 포함하는 게이트 버퍼 회로; 를 포함할 수 있다.

Description

스위칭 응답 지연을 개선한 고주파 스위치 회로 및 장치{RADIO-FREQUENCY SWITCH CIRCUIT AND APPARATUS WITH IMPROVED SWITCHING RESPONSE DELAY}
본 발명은 스위칭 응답 지연을 개선한 고주파 스위치 회로 및 장치에 관한 것이다.
일반적으로, PAM(Power Amplifier Module)은 다양한 주파수 대역을 지원하기 때문에 다수의 밴드를 선택하는 RF 스위치(Radio Frequency switch), 필터, 그리고 RF 신호를 증폭하는 다수의 PA(Power Amplifier)를 포함할 수 있다.
PAM의 RF 스위치는 PA와 필터의 구성에 따라 그 형태가 달라질 수 있고, 통상 PA는 다수의 밴드를 포함하는 광대역으로 설계되기 때문에, RF 스위치는 하나의 입력포트와 다수의 출력포트를 갖는 SPMT(Single Pole Multi Throw) 스위치가 이용될 수 있다.
통상, PAM에서 처리되는 다수의 밴드중 일부의 밴드(예, B42, B43, B48)는 TDD(Time Division Duplex) 통신 방식일 수 있으며, 이러한 TDD 통신 방식은 시간을 나누어 송신과 수신을 교대로 수행하는 방식이므로, 이러한 TDD 통신 방식은 스위칭 시간(Switching time)이 중요한 동작 성능이 될 수 있다.
기존의 고주파 스위치는 시리즈 스위치(series switch)와 션트 스위치(shunt switch)를 포함할 수 있고, 상기 시리즈 스위치(series switch)와 션트 스위치(shunt switch)는 스택된 복수의 트랜지스터를 포함하고 있다.
상기 복수의 트랜지스터 각각의 게이트에는 저항의 일단이 연결되고, 이 저항의 타단은 제어 버퍼(control buffer)와 연결된다.
상기 복수의 트랜지스터 각각의 게이트에 연결된 게이트 저항과, 상기 복수의 트랜지스터 각각의 게이트에서 보이는 커패시터(capacitor), 즉 복수의 트랜지스터 각각의 게이트-소스 커패시터, 게이트-드레인 커패시터에 의해 스위칭 지연 시간(switching delay time)이 결정될 수 있다.
한편, 상기 복수의 트랜지스터의 크기는 스위치 삽입 손실(insertion loss) 등의 특성에 의해 결정될 수 있고, 상기 복수의 트랜지스터의 크기가 정해지면, 물리적으로 커패시터(Capacitor) 값이 정해지기 때문에, 스위칭 시간(switching time)의 규격이 정해지면, 이에 맞춰서 저항 값도 정해지게 된다.
이에 따라, 스위칭 시간(switching time)과 아이솔레이션(isolation) 특성이 서로 트레이드 오프(trade off) 관계가 되어, 어떤 시스템에서 스위칭 시간(switching time)을 더 짧게 요구하게 되면, 아이솔레이션(isolation) 특성의 열화가 수반되는 문제점이 있다.
따라서, 기존의 고주파 스위치는, 아이솔레이션 특성을 열화 시키지 않기 위해 게이트 저항의 값을 적정한 값으로 유지하는 경우에는 스위칭 시간이 길어지게 되는 문제점이 있었다.
(선행기술문헌)
(특허문헌 1) WO 1987-003153
본 발명의 일 실시 예는, 아이솔레이션 특성을 열화시키지 않고서도 스위칭 응답 지연을 개선할 수 있는 고주파 스위치 회로 및 장치를 제공한다.
본 발명의 일 실시 예에 의해, 제1 단자와 제2 단자 사이에 스택된 제1 내지 제n 스위칭 트랜지스터를 포함하는 스위칭 회로; 상기 제1 내지 제n 스위칭 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1 내지 제n 게이트 저항을 포함하는 게이트 저항 회로; 및 상기 제1 내지 제n 게이트 저항 각각의 타단에 접속되어, 상기 제1 내지 제n 게이트 저항을 통해 상기 제1 내지 제n 스위칭 트랜지스터의 게이트에 제1 게이트 신호를 제공하는 제1 내지 제n 게이트 버퍼를 포함하는 게이트 버퍼 회로; 를 포함하는 고주파 스위치가 제안된다.
상기 제1 내지 제n 게이트 버퍼 각각은, 상기 제1 게이트 신호를 입력받는 제1 버퍼; 및 상기 제1 버퍼에 병렬로 접속되어 상기 제1 버퍼로 입력되는 상기 제1 게이트 신호를 입력받는 제2 버퍼; 를 포함할 수 있다.
상기 제1 내지 제n 게이트 저항 각각은, 상기 제1 버퍼의 출력단에 접속된 제1 저항; 및 상기 제2 버퍼의 출력단에 접속된 제2 저항; 를 포함할 수 있다.
상기 제1 내지 제n 스위칭 트랜지스터 각각은, 상기 제1 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트를 갖는 제1 트랜지스터; 및 상기 제2 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트, 상기 제1 트랜지스터의 소스에 접속된 소스, 상기 제1 트랜지스터의 게이트에 접속된 게이트, 상기 제1 트랜지스터의 바디에 접속된 바디를 갖는 제2 트랜지스터; 를 포함할 수 있다.
또한, 발명의 디른 일 실시 예에 의해, 제1 단자와 제2 단자 사이에 접속되어, 제1 신호에 대한 제1 신호 경로를 스위칭하는 제1 고주파 스위치 회로; 상기 제1 단자와 제3 단자 사이에 접속되어, 제2 신호에 대한 제2 신호 경로를 스위칭하는 제2 고주파 스위치 회로; 를 포함하고, 상기 제1 고주파 스위치 회로는, 상기 제1 단자와 제2 단자 사이에 스택된 제1 내지 제n 스위칭 트랜지스터를 포함하는 스위칭 회로; 상기 제1 내지 제n 스위칭 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1 내지 제n 게이트 저항을 포함하는 게이트 저항 회로; 및 상기 제1 내지 제n 게이트 저항 각각의 타단에 접속되어, 상기 제1 내지 제n 게이트 저항을 통해 상기 제1 내지 제n 스위칭 트랜지스터의 게이트에 제1 게이트 신호를 제공하는 제1 내지 제n 게이트 버퍼를 포함하는 게이트 버퍼 회로; 를 포함하는 고주파 스위치가 제안된다.
상기 제1 내지 제n 게이트 버퍼 각각은, 상기 제1 게이트 신호를 입력받는 제1 버퍼; 및 상기 제1 버퍼에 병렬로 접속되어 상기 제1 버퍼로 입력되는 상기 제1 게이트 신호를 입력받는 제2 버퍼; 를 포함할 수 있다.
상기 제1 내지 제n 게이트 저항 각각은, 상기 제1 버퍼의 출력단에 접속된 제1 저항; 및 상기 제2 버퍼의 출력단에 접속된 제2 저항; 를 포함할 수 있다.
상기 제1 내지 제n 스위칭 트랜지스터 각각은, 상기 제1 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트를 갖는 제1 트랜지스터; 및 상기 제2 버퍼로부터 제1 게이트 신호를 입력받는 게이트, 상기 제1 트랜지스터의 소스에 접속된 소스, 상기 제1 트랜지스터의 게이트에 접속된 게이트, 상기 제1 트랜지스터의 바디에 접속된 바디를 갖는 제2 트랜지스터; 를 포함할 수 있다.
본 발명의 일 실시 예에 의하면, 스위칭 트랜지스터마다 개별적인 버퍼를 구비함으로써 아이솔레이션 특성을 열화시키지 않고서도 스위칭 응답 지연을 줄여서 고속 스위칭을 가능하게 하고, 또한 기존의 스위칭 트랜지스터를 대체하여 작은 사이즈를 갖는 2개의 트랜지스터를 병렬로 접속된 구조를 이용함으로써, 보다 더 스위칭 속도를 개선할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 예에 따른 고주파 스위치 장치의 일 예시도이다.
도 2는 본 발명의 일 실시 예에 따른 고주파 스위치 장치의 다른 일 예시도이다.
도 3은 본 발명의 일 실시 예에 따른 고주파 스위치 회로의 일 예시도이다.
도 4는 도 3의 고주파 스위치 회로의 제1 게이트 버퍼, 제1 게이트 저항 및 제1 트랜지스터의 일 예시도이다.
도 5는 기존 고주파 스위치 회로의 저항 및 커패시터 등가 회로도이다.
도 6은 도 3의 고주파 스위치 회로의 저항 및 커패시터 등가 회로도이다.
도 7은 도 4의 고주파 스위치 회로의 저항 및 커패시터 등가 회로도이다.
도 8은 도 5의 각 게이트 신호에 대한 응답 특성을 보이는 도면이다.
도 9는 도 6의 각 게이트 신호에 대한 응답 특성을 보이는 도면이다.
도 10은 도 7의 각 게이트 신호에 대한 응답 특성을 보이는 도면이다.
도 11은 본 발명의 일 실시 예에 따른 게이트 신호의 지연 시간을 설명하기 위한 도면이다.
이하에서는, 본 발명은 설명되는 실시 예에 한정되지 않으며, 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다.
또한, 본 발명의 각 실시 예에 있어서, 하나의 예로써 설명되는 구조, 형상 및 수치는 본 발명의 기술적 사항의 이해를 돕기 위한 예에 불과하므로, 이에 한정되는 것이 아니라 본 발명의 정신 및 범위를 벗어나지 않으면서 다양하게 변경될 수 있음이 이해되어야 한다. 본 발명의 실시 예들은 서로 조합되어 여러 가지 새로운 실시 예가 이루어질 수 있다.
그리고, 본 발명에 참조된 도면에서 본 발명의 전반적인 내용에 비추어 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
이하에서는, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 하기 위해서, 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 고주파 스위치 장치의 일 예시도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 고주파 스위치 장치는, 스위치 회로(10)를 포함할 수 있다.
상기 스위치 회로(10)는, 적어도 제1 고주파 스위치 회로(100-1)를 포함할 수 있다.
상기 제1 고주파 스위치 회로(100-1)는, 제1 단자(T10)와 제2 단자(T21) 사이에 접속되어, 제1 단자(T10)와 제2 단자(T21) 사이의 제1 신호 경로를 제1 게이트 신호(VG1)에 따라 스위칭할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 고주파 스위치 장치의 다른 일 예시도이다.
도 2를 참조하면, 본 발명의 일 실시 예에 따른 고주파 스위치 장치는, 적어도 제1 고주파 스위치 회로(100-1) 및 제2 고주파 스위치 회로(100-2)를 포함할 수 있다.
상기 제1 고주파 스위치 회로(100-1)는, 제1 단자(T10)와 제2 단자(T21) 사이에 접속되어, 제1 단자(T10)와 제2 단자(T21) 사이의 제1 신호 경로를 제1 게이트 신호(VG1)에 따라 스위칭할 수 있다.
상기 제2 고주파 스위치 회로(100-2)는, 상기 제1 단자(T10)와 제3 단자(T22) 사이에 접속되어, 상기 제1 단자(T10)와 제3 단자(T22) 사이의 제2 신호 경로를 제2 게이트 신호에 따라 스위칭할 수 있다.
도 1 및 도 2를 참조하면, 상기 제1 고주파 스위치 회로(100-1) 및 상기 제2 고주파 스위치 회로(100-2)는 동일한 회로 구조로 이루어질 수 있다. 상기 제1 고주파 스위치 회로(100-1) 및 상기 제2 고주파 스위치 회로(100-2)는 도 3에 도시된 바와 같은 회로 구조로 이루어 질 수 있으며, 일 예로 제1 고주파 스위치 회로(100-1)에 대해 설명한다.
도 3은 본 발명의 일 실시 예에 따른 고주파 스위치 회로의 일 예시도이다.
도 3을 참조하면, 상기 제1 고주파 스위치 회로(100-1)는, 스위칭 회로(110), 게이트 저항 회로(120), 및 게이트 버퍼 회로(130)를 포함할 수 있다.
상기 스위칭 회로(110)는, 상기 제1 단자(T10)와 제2 단자(T21) 사이에 스택된 제1 내지 제n 스위칭 트랜지스터(M1~Mn)를 포함할 수 있다.
상기 게이트 저항 회로(120)는, 상기 제1 내지 제n 스위칭 트랜지스터(M1~Mn) 각각의 게이트에 접속된 일단을 갖는 제1 내지 제n 게이트 저항(RG1~RGn)을 포함할 수 있다. 일 예로, 제1 내지 제n 게이트 저항(RG1~RGn) 각각은 아이솔레이션 저항으로서, 교류(AC)적으로는 분리된 상태를, 직류(DC)적으로는 연결된 상태를 형성하기 위해 비교적 큰 저항값(예, 50KΩ)을 가질 수 있다.
상기 게이트 버퍼 회로(130)는 제1 내지 제n 게이트 버퍼(GB1~GBn)를 포함할 수 있다. 상기 제1 내지 제n 게이트 버퍼(GB1~GBn)는, 상기 제1 내지 제n 게이트 저항(RG1~RGn) 각각의 타단에 접속되어, 상기 제1 내지 제n 게이트 저항(RG1~RGn)을 통해 상기 제1 내지 제n 스위칭 트랜지스터(M1~Mn)의 게이트에 제1 게이트 신호(VG1)를 제공할 수 있다.
일 예로, 상기 제1 게이트 신호(VG1)는 상기 제1 게이트 버퍼(GB1), 제1 게이트 저항(RG1)을 통해서 상기 제1 스위칭 트랜지스터(M1)의 게이트에 공급될 수 있고, 또한 상기 제1 게이트 신호(VG1)는 상기 제n 게이트 버퍼(GBn), 제n 게이트 저항(RGn)을 통해서 상기 제n 스위칭 트랜지스터(Mn)의 게이트에 공급될 수 있다.
도 3에서, RDS1, RDS2 내지 RDSn은 상기 제1 내지 제n 스위칭 트랜지스터(M1~Mn)의 드레인-소스 저항으로, 이는 상기 제1 내지 제n 스위칭 트랜지스터(M1~Mn)의 드레인 및 소스에 기준전압인 DC 전압을 분배하기 위한 저항이다. RB1, RB2 내지 RBn은 상기 제1 내지 제n 스위칭 트랜지스터(M1~Mn)의 개별 바디 저항이고, RBcom은 상기 제1 내지 제n 스위칭 트랜지스터(M1~Mn)의 공통 바디 저항이다. BB는 바디 버퍼이고, VB는 바디 전압이다.
도 4는 도 3의 고주파 스위치 회로의 제1 게이트 버퍼(GB1), 제1 게이트 저항(GR1) 및 제1 스위칭 트랜지스터(M1)의 일 예시도이다.
도 4를 참조하면, 상기 제1 또는 제n 게이트 버퍼(GB1 또는 GBn)는, 제1 버퍼(GB11) 및 제2 버퍼(GB12)를 포함할 수 있다.
상기 제1 버퍼(GB11)와 상기 제2 버퍼(GB12)는 서로 병렬로 접속되고, 상기 제1 버퍼(GB11)와 상기 제2 버퍼(GB12) 각각은 상기 제1 게이트 신호(VG1)를 입력받을 수 있다. 일 예로, 상기 제1 버퍼(GB11) 및 제2 버퍼(GB12) 각각의 사이즈는 도 3의 제1 게이트 버퍼(GB1) 사이즈보다 작을 수 있고, 일 예로 절반 크기가 될 수 있다.
상기 제1 또는 제n 게이트 저항(RG1 또는 RGn)은, 제1 저항(RG11) 및 제2 저항(RG12)을 포함할 수 있다.
상기 제1 저항(RG11)은 상기 제1 버퍼(GB11)의 출력단에 접속되어 상기 제1 버퍼(GB11)에서 출력되는 제1 게이트 신호(VG1)를 상기 제1 스위칭 트랜지스터(M1)의 게이트에 전달 수 있다.
상기 제2 저항(RG12)은 상기 제2 버퍼(GB12)의 출력단에 접속되어 상기 제2 버퍼(GB12)에서 출력되는 제1 게이트 신호(VG1)를 상기 제1 스위칭 트랜지스터(M1)의 게이트에 전달 수 있다.
상기 제1 또는 제n 스위칭 트랜지스터(M1 또는 Mn)는, 제1 트랜지스터(M11) 및 제2 트랜지스터(M12)를 포함할 수 있다.
상기 제1 트랜지스터(M11)는, 상기 제1 버퍼(GB11)로부터 상기 제1 게이트 신호(VG1)를 입력받는 게이트를 포함할 수 있다. 일 예로, 상기 제1 트랜지스터(M11) 및 제2 트랜지스터(M12) 각각의 사이즈는 도 3의 제1 스위칭 트랜지스터(M1) 사이즈보다 작을 수 있고, 일 예로 절반 크기가 될 수 있다.
상기 제2 트랜지스터(M12)는, 상기 제2 버퍼(GB12)로부터 상기 제1 게이트 신호(VG1)를 입력받는 게이트, 상기 제1 트랜지스터(M11)의 소스에 접속된 소스, 상기 제1 트랜지스터(M11)의 게이트에 접속된 게이트, 상기 제1 트랜지스터(M11)의 바디에 접속된 바디를 포함할 수 있다.
일 예로, 상기 제1 트랜지스터(M11) 및 제2 트랜지스터(M12)의 바디는 서로 연결되어 개별 바디 저항(RB1 또는 RBn) 및 공통 바디 저항(RBcom)을 통해 바디 버퍼(BB)에 접속될 수 있고, 이 경우, 바디 전압(VB)이 상기 바디 버퍼(BB), 공통 바디 저항(RBcom), 및 개별 바디 저항(RB1 또는 RBn)을 통한 후 상기 제1 트랜지스터(M11) 및 제2 트랜지스터(M12)의 바디에 공급될 수 있다.
한편, 도 3을 참조하면, 고주파 스위칭 회로의 스위칭 속도와 관련하여, 상기 제1 또는 제n 게이트 저항(RG1 또는 RGn)의 저항값(R)과 상기 제1 또는 제n 스위칭 트랜지스터(M1 또는 Mn)의 커패시턴스(C)에 따라 결정되는 시정수(τ)에 종속하게 된다.
여기서, 상기 제1 또는 제n 게이트 저항(RG1 또는 RGn)은 아이솔레이션 저항이므로 상대적으로 큰 저항값(R)으로 설정되어야 한다.
또한, 기존 구조에서 하나의 버퍼를 사용하는 것을, 본 발명의 일 실시 예에 따른 고주파 스위치 회로에서는, 상기 제1 또는 제n 스위칭 트랜지스터(M1 또는 Mn) 마다 버퍼(Buffer)를 배치함으로써, 각 버퍼에서 상기 제1 또는 제n 스위칭 트랜지스터(M1 또는 Mn) 각각으로 바라보면, 게이트 저항 한 개, 스위칭 트랜지스터 한 개만 보이므로, 게이트 신호의 크기를 줄일 수 있고, 이에 따라 버퍼의 사이즈를 줄일 수 있다.
따라서, 고주파 스위치 회로의 전체 사이즈를 증가시키지 않고서도, 스위칭 속도를 개선할 수 있다. 전술한 바와 같이, 도 3에 도시한 바와 같은 회로 구조로 구성하는 경우, 아이솔레이션(isolation) 특성을 열화시키지 않고, 사이즈 또는 면적의 증가 없이도 스위칭 타임(switching time)을 개선 할 수 있다.
더 나아가, 상대적으로 더 빠른 스위칭 타임(switching time)을 얻기 위해서는 도 4와 같이 스위치를 구성 할 수 있다.
또한, 도 4를 참조하면, 도 3의 하나의 스위칭 트랜지스터를 2개의 제1 및 제2 트랜지스터(FET)(M11,M12)로 나누어 병렬로 연결할 수 있다. 이때 제1 및 제2 트랜지스터(FET)(M11,M12)의 소스(source), 드레인(drain), 바디(body)는 공통으로 접속하고, 게이트(gate)만 서로 다른 개별 버퍼(buffer)로 구동할 수 있다. 일 예로, 게이트(Gate)에 연결된 저항의 값은 기존 구조와 동일하게 하여 충분한 아이솔레이션(isolation)을 확보하는 동시에 게이트 커패시턴스(gate capacitance)를 절반으로 줄여서 스위칭 타임(switching time)을 줄일 수 있다.
도 5는 기존 고주파 스위치 회로의 저항 및 커패시터 등가 회로도이다.
도 5를 참조하면, 기존 고주파 스위치 회로가, 하나의 게이트 버퍼(GB), 공통 게이트 저항(RGcom), 개별 게이트 저항(RG1~RG7), 및 제1 내지 제7 스위칭 트랜지스터의 커패시턴스(CM1~CM7)를 포함하는 경우에 대해 설명한다.
상기 게이트 버퍼(GB)에서, 스위칭 회로(110)의 제1 내지 제7 스위칭 트랜지스터(M1~M7) 각각을 향해 보면, 도 5에 도시된 바와 같이, 공통 게이트 저항(RGcom), 개별 게이트 저항(RG1~RG7), 제1 내지 제7 스위칭 트랜지스터 각각의 커패시턴스(CM1~CM7)가 보이게 된다.
도 6은 도 3의 고주파 스위치 회로의 저항 및 커패시터 등가 회로도이다.
도 3 및 도 6을 참조하면, 도 3의 고주파 스위치 회로는, 제1 내지 제n 게이트 버퍼(GB1~GBn), 제1 내지 제n 게이트 저항(RG1~RGn), 및 제1 내지 제n 스위칭 트랜지스터(M1~Mn)를 포함하는 경우에 대해 설명한다.
상기 제1 게이트 버퍼(GB1)에서, 스위칭 회로(110)의 제1 스위칭 트랜지스터(M1)를 향해 보면, 도 6에 도시된 바와 같이, 제1 게이트 저항(RG1), 제1 스위칭 트랜지스터(M1)의 커패시턴스(CM1)가 보이게 된다.
도 7은 도 4의 고주파 스위치 회로의 저항 및 커패시터 등가 회로도이다.
도 4 및 도 7을 참조하면, 도 4의 고주파 스위치 회로에서, 제1 내지 제n 게이트 버퍼(GB1~GBn) 각각은 제1 및 제2 버퍼(B11,B12)를 포함하고, 제1 내지 제n 게이트 저항(RG1~RGn) 각각은 제1 저항(RG11) 및 제2 저항(RG12)을 포함하고, 제1 내지 제n 스위칭 트랜지스터(M1~Mn) 각각은 제1 트랜지스터(M11) 및 제2 트랜지스터(M12)를 포함하는 경우에 대해 설명한다.
상기 제1 버퍼(GB11)에서, 스위칭 회로(110)의 제1 트랜지스터(M11)를 향해 보면, 도 7에 도시된 바와 같이, 제1 저항(RG11), 제1 트랜지스터(M11)의 커패시턴스(CM11)가 보이게 된다.
도 8은 도 5의 각 게이트 신호에 대한 응답 특성을 보이는 도면이다.
도 5 및 도 8을 참조하면, 일 예로, 상기 공통 게이트 저항(RGcom)이 50KΩ이고, 개별 게이트 저항(RG1~RG7) 각각이 50KΩ이고, 제1 내지 제7 스위칭 트랜지스터(M1~M7) 각각의 커패시턴스(CM1~CM7)가 1pF인 경우, 상기 게이트 신호가 게이트 버퍼(GB), 공통 게이트 저항(RGcom), 및 개별 게이트 저항(RG1~RG7)을 통해, 제1 내지 제7 스위칭 트랜지스터(M1~M7) 각각의 게이트에 공급되는 경우, 게이트 신호에 대한 스위칭 응답 지연 시간(TD1)(또는 라이징 타임)은 하기 수학식1과 같이 계산될 수 있다.
Figure pat00001
상기 수학식1에서, RT가 병렬로 접속된 7개의 게이트 저항의 전체 저항값으로 대략 57KΩ이고, CT는 병렬로 접속된 트랜지스터의 커패시턴스의 전체값으로 대략 7pF이다.
도 9는 도 6의 각 게이트 신호에 대한 응답 특성을 보이는 도면이다.
도 6 및 도 9를 참조하면, 일 예로, 제1 게이트 저항(RG1)이 100KΩ이고, 제1 스위칭 트랜지스터(M1)의 커패시턴스(CM1)가 1pF인 경우, 제1 게이트 신호(VG1)가 제1 게이트 버퍼(GB1), 제1 게이트 저항(RG1)을 통해, 제1 스위칭 트랜지스터(M1)의 게이트에 공급되는 경우, 제1 게이트 신호에 대한 스위칭 응답 지연 시간(TD2)(또는 라이징 타임)은 하기 수학식2와 같이 계산될 수 있다.
Figure pat00002
상기 수학식1에서, RT가 제1 게이트 저항의 저항값으로 대략 100KΩ이고, CT는 제1 스위칭 트랜지스터의 커패시턴스로 대략 1pF이다.
도 10은 도 7의 각 게이트 신호에 대한 응답 특성을 보이는 도면이다.
도 7 및 도 10을 참조하면, 일 예로, 제1 저항(RG11)이 100KΩ이고, 제1 트랜지스터(M11)의 커패시턴스(CM11)가 1pF인 경우, 제1 게이트 신호(VG1)가 제1 버퍼(GB11), 제1 저항(RG11)을 통해, 제1 트랜지스터(M11)의 게이트에 공급되는 경우, 제1 게이트 신호에 대한 스위칭 응답 지연 시간(TD3)(또는 라이징 타임)은 하기 수학식3과 같이 계산될 수 있다.
Figure pat00003
상기 수학식 3에서, RT는 제1 저항의 저항값으로 100KΩ이고, CT가 0.5pF인 것은 제1 트랜지스터의 사이즈가 기존의 트랜지스터의 절반 크기이므로 제1 트랜지스터의 커패시턴스가 0.5 pF이다.
도 11은 본 발명의 일 실시 예에 따른 게이트 신호의 지연 시간을 설명하기 위한 도면이다.
도 11에서, TD1은 기존의 고주파 스위치 회로의 게이트 신호의 지연시간이고, TD2는 본 발명의 일 실시 예에 따른 고주파 스위치 회로의 게이트 신호의 지연시간이다.
도 11의 TD1 및 TD2를 비교하면, 본 발명의 일 실시 에에 따른 고주파 스위치 회로에 의한 게이트 신호의 지연시간(TD2)이 기존의 고주파 스위치 회로의 게이트 신호의 지연시간(TD1) 보다는 짧아졌음을 알 수 있고, 이에 따라 스위칭 지연을 줄일 수 있다.
이상에서는 본 발명을 실시 예로써 설명하였으나, 본 발명은 상기한 실시 예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형이 가능할 것이다.
100-1: 제1 고주파 스위치 회로
100-2: 제2 고주파 스위치 회로
110: 스위칭 회로
120: 게이트 저항 회로
130: 게이트 버퍼 회로
T10: 제1 단자
T21: 제2 단자
T22: 제3 단자
M1~Mn: 제1 내지 제n 스위칭 트랜지스터
RG1~RGn: 제1 내지 제n 게이트 저항
GB1~GBn: 제1 내지 제n 게이트 버퍼
M11: 제1 트랜지스터
M12: 제2 트랜지스터
GB11: 제1 버퍼
GB12: 제2 버퍼
RG11: 제1 저항
RG12: 제2 저항

Claims (8)

  1. 제1 단자와 제2 단자 사이에 스택된 제1 내지 제n 스위칭 트랜지스터를 포함하는 스위칭 회로;
    상기 제1 내지 제n 스위칭 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1 내지 제n 게이트 저항을 포함하는 게이트 저항 회로; 및
    상기 제1 내지 제n 게이트 저항 각각의 타단에 접속되어, 상기 제1 내지 제n 게이트 저항을 통해 상기 제1 내지 제n 스위칭 트랜지스터의 게이트에 제1 게이트 신호를 제공하는 제1 내지 제n 게이트 버퍼를 포함하는 게이트 버퍼 회로;
    를 포함하는 고주파 스위치 회로.
  2. 제1항에 있어서, 상기 제1 내지 제n 게이트 버퍼 각각은,
    상기 제1 게이트 신호를 입력받는 제1 버퍼; 및
    상기 제1 버퍼에 병렬로 접속되어 상기 제1 버퍼로 입력되는 상기 제1 게이트 신호를 입력받는 제2 버퍼;
    를 포함하는 고주파 스위치 회로.
  3. 제2항에 있어서, 상기 제1 내지 제n 게이트 저항 각각은,
    상기 제1 버퍼의 출력단에 접속된 제1 저항; 및
    상기 제2 버퍼의 출력단에 접속된 제2 저항;
    를 포함하는 고주파 스위치 회로.
  4. 제3항에 있어서, 상기 제1 내지 제n 스위칭 트랜지스터 각각은
    상기 제1 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트를 갖는 제1 트랜지스터; 및
    상기 제2 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트, 상기 제1 트랜지스터의 소스에 접속된 소스, 상기 제1 트랜지스터의 게이트에 접속된 게이트, 상기 제1 트랜지스터의 바디에 접속된 바디를 갖는 제2 트랜지스터;
    를 포함하는 고주파 스위치 회로.
  5. 제1 단자와 제2 단자 사이에 접속되어, 제1 신호에 대한 제1 신호 경로를 스위칭하는 제1 고주파 스위치 회로;
    상기 제1 단자와 제3 단자 사이에 접속되어, 제2 신호에 대한 제2 신호 경로를 스위칭하는 제2 고주파 스위치 회로; 를 포함하고,
    상기 제1 고주파 스위치 회로는,
    상기 제1 단자와 제2 단자 사이에 스택된 제1 내지 제n 스위칭 트랜지스터를 포함하는 스위칭 회로;
    상기 제1 내지 제n 스위칭 트랜지스터 각각의 게이트에 접속된 일단을 갖는 제1 내지 제n 게이트 저항을 포함하는 게이트 저항 회로; 및
    상기 제1 내지 제n 게이트 저항 각각의 타단에 접속되어, 상기 제1 내지 제n 게이트 저항을 통해 상기 제1 내지 제n 스위칭 트랜지스터의 게이트에 제1 게이트 신호를 제공하는 제1 내지 제n 게이트 버퍼를 포함하는 게이트 버퍼 회로;
    를 포함하는 고주파 스위치 장치.
  6. 제5항에 있어서, 상기 제1 내지 제n 게이트 버퍼 각각은,
    상기 제1 게이트 신호를 입력받는 제1 버퍼; 및
    상기 제1 버퍼에 병렬로 접속되어 상기 제1 버퍼로 입력되는 상기 제1 게이트 신호를 입력받는 제2 버퍼;
    를 포함하는 고주파 스위치 장치.
  7. 제6항에 있어서, 상기 제1 내지 제n 게이트 저항 각각은,
    상기 제1 버퍼의 출력단에 접속된 제1 저항; 및
    상기 제2 버퍼의 출력단에 접속된 제2 저항;
    를 포함하는 고주파 스위치 장치.
  8. 제7항에 있어서, 상기 제1 내지 제n 스위칭 트랜지스터 각각은
    상기 제1 버퍼로부터 상기 제1 게이트 신호를 입력받는 게이트를 갖는 제1 트랜지스터; 및
    상기 제2 버퍼로부터 제1 게이트 신호를 입력받는 게이트, 상기 제1 트랜지스터의 소스에 접속된 소스, 상기 제1 트랜지스터의 게이트에 접속된 게이트, 상기 제1 트랜지스터의 바디에 접속된 바디를 갖는 제2 트랜지스터;
    를 포함하는 고주파 스위치 장치.
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