KR20190087580A

KR20190087580A - Pon들(passive optical networks)에서의 상위-레벨 cdr(clock and data recovery)

Info

Publication number: KR20190087580A
Application number: KR1020197018465A
Authority: KR
Inventors: 수창 야오; 레이 저우; 밍후이 타오; 샹 류; 프랭크 에펜베르거
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드
Priority date: 2016-12-14
Filing date: 2017-12-06
Publication date: 2019-07-24
Also published as: RU2748226C2; MX2019006910A; RU2019121675A; CN110622442A; CA3046714A1; US20180167143A1; EP3539228A4; RU2019121675A3; BR112019011872A2; CA3046714C; JP2020502916A; JP6886517B2; WO2018108008A1; EP3539228A1; KR102179217B1; US10142024B2; EP3539228B1; CN110622442B

Abstract

장치는, CDR 서브-시스템- FFE; FFE에 연결되는 결정 컴포넌트; FFE 및 결정 컴포넌트에 연결되는 감산기; 및 감산기 및 FFE에 연결되는 탭 가중치 업데이터를 포함함 -; 및 CDR 서브-시스템에 연결되는 PR-MLSE 컴포넌트를 포함한다. 방법은, 제1 변조 포맷을 갖는 광 신호를 아날로그 전기 신호로 변환하는 단계; 아날로그 전기 신호를 제1 디지털 신호로 변환하는 단계; 제1 디지털 신호를 제2 변조 포맷을 갖는 제2 디지털 신호로 등화하는 단계- 제2 변조 포맷은 제1 변조 포맷보다 더 많은 레벨들을 가짐 -; 및 제2 디지털 신호에 대해 CDR을 수행하는 단계를 포함한다.

Description

PON들(PASSIVE OPTICAL NETWORKS)에서의 상위-레벨 CDR(CLOCK AND DATA RECOVERY)

<관련 출원들에 대한 상호 참조>

본 출원은, 2016년 12월 14일자로 출원되고 발명의 명칭이 "Higher-level clock and data recovery (CDR) in passive optical networks (PONs)"인 미국 임시 특허 출원 제15/378,362호에 대한 우선권 및 그 혜택을 주장하며, 이 출원은 참조로 본 명세서에 의해 원용된다.

<배경>

PON은 통신 네트워크의 최종 부분을 통해 네트워크 액세스를 제공하기 위한 시스템이다. PON은, 사용자 구내에 있는 CO, ODN, 및 ONU들에서 OLT를 포함하는 P2MP 네트워크이다. PON들은, 예를 들어, 다수의 고객들이 거주하는 도로의 끝에 있는 OLT들과 ONU들 사이에 위치되는 RN들을 또한 포함할 수 있다.

최근에, GPON들 및 EPON들과 같은 TDM PON들이 멀티미디어 애플리케이션들에 대해 전세계적으로 배치되었다. TDM PON들에서, 총 용량은 TDMA 스킴을 사용하여 다수의 사용자들 사이에 공유되고, 결과적으로 각각의 사용자에 대한 평균 대역폭은 100 Mb/s 아래일 수 있다. EPON들은 WDM을 사용하고 10 Gb/s까지의 레이트를 제공한다. 차세대 EPON들은 증가하는 고객 요구들로 인해 100 Gb/s를 구현하도록 요구될 수 있다.

미래의 접근법들은 파장 채널 당 25 Gb/s 비트 레이트들을 갖는 4-채널 WDM 네트워크들 및 단일 채널 당 훨씬 더 높은 비트 레이트들을 갖는 더 적은-채널 WDM 네트워크들을 포함한다. 비트 레이트 요구가 계속 증가함에 따라, 기존의 디바이스들을 효율적으로 사용하도록 의도되는 대역폭 제한들은 심각한 ISI를 초래할 수 있다. ISI는 고속 PON들에 대한 CDR에 대한 상당한 도전과제이다. 특히, PON들에서의 고속, 업스트림, 버스트-모드 송신들에 대해, 수렴 속도 및 CDR의 품질은 데이터 송신 품질에 상당히 영향을 미칠 수 있다.

일 실시예에서, 본 개시 내용은 장치를 제공하고, 이는, 제1 변조 포맷을 갖는 광 신호를 아날로그 전기 신호로 변환하도록 구성되는 OE 컴포넌트; OE 컴포넌트에 연결되고, 아날로그 전기 신호를 제1 디지털 신호로 변환하도록 구성되는 ADC; OE 컴포넌트에 연결되는 CDR 서브-시스템을 포함하고, 이러한 CDR 서브-시스템은, 제1 디지털 신호를 제2 변조 포맷을 갖는 제2 디지털 신호로 등화하도록- 제2 변조 포맷은 제1 변조 포맷보다 더 많은 레벨들을 가짐 -; 그리고 제2 디지털 신호에 대해 CDR을 수행하도록 구성된다. 일부 실시예들에서, 이러한 장치는 CDR 서브-시스템에 연결되고 제2 디지털 신호를 제1 변조 포맷을 갖는 제3 전기 신호로 등화하도록 구성되는 PR-MLSE 컴포넌트를 추가로 포함하고; PR-MLSE 컴포넌트는 PR-MLSE를 사용하여 제2 디지털 신호를 등화하도록 추가로 구성되고; CDR 서브-시스템은 피드백 루프를 형성하는 FFE, 결정 컴포넌트, 감산기, 및 탭 가중치 업데이터를 포함하고, PR-MLSE 컴포넌트는 피드백 루프 외부에 있고; 제1 변조 포맷은 NRZ 신호에 대한 2개의 레벨들을 갖고, 제2 변조 포맷은 3개의 레벨들을 갖고; 제1 변조 포맷은 PAM4 신호에 대한 4개의 레벨들을 갖고, 제2 변조 포맷은 7개의 레벨들을 갖고; CDR 서브-시스템은 FFE- 위상 조정을 위해 CDR을 수행하도록; 그리고 ISI 보상을 위해 등화를 수행하도록 구성됨 -를 포함하고; FFE는 주파수 오프셋 및 지터를 적응적으로 추적하도록 추가로 구성되고; CDR 서브-시스템은 등화된 신호의 MSE가 미리 결정된 임계값 아래일 때까지 등화를 수행하도록 추가로 구성되고; 이러한 장치는 OLT이고, 아날로그 전기 신호는 버스트-모드 신호이고; OE 컴포넌트는 PD, TIA, 또는 PD와 TIA의 조합이다.

다른 실시예에서, 본 개시 내용은 장치를 제공하고, 이는, CDR 서브-시스템- FFE; FFE에 연결되는 결정 컴포넌트; FFE 및 결정 컴포넌트에 연결되는 감산기; 및 감산기 및 FFE에 연결되는 탭 가중치 업데이터를 포함함 -; 및 CDR 서브-시스템에 연결되는 PR-MLSE 컴포넌트를 포함한다. 일부 실시예들에서, 이러한 장치는 CDR 서브-시스템에 연결되는 ADC를 추가로 포함하고; 이러한 장치는 ADC에 연결되는 VCO를 추가로 포함하고; 이러한 장치는 ADC에 연결되는 TIA를 추가로 포함하고; 이러한 장치는 TIA에 연결되는 PD를 추가로 포함하고; 이러한 장치는 PR-MLSE 컴포넌트에 연결되는 PR-MLSE 컴포넌트에 연결되는 디코더를 추가로 포함한다.

또 다른 실시예에서, 본 개시 내용은 방법을 포함하고, 이는, 제1 변조 포맷을 갖는 광 신호를 아날로그 전기 신호로 변환하는 단계; 아날로그 전기 신호를 제1 디지털 신호로 변환하는 단계; 제1 디지털 신호를 제2 변조 포맷을 갖는 제2 디지털 신호로 등화하는 단계- 제2 변조 포맷은 제1 변조 포맷보다 더 많은 레벨들을 가짐 -; 및 제2 디지털 신호에 대해 CDR을 수행하는 단계를 포함한다. 일부 실시예들에서, 이러한 방법은 PR-MLSE를 사용하여 제2 디지털 신호를 제1 변조 포맷을 갖는 제3 전기 신호로 등화하는 단계를 추가로 포함하고; 이러한 방법은 등화된 신호의 MSE가 미리 결정된 임계값 아래일 때까지 등화를 수행하는 단계를 추가로 포함한다.

명확성의 목적을 위해, 전술한 실시예들 중 임의의 하나는 본 개시 내용의 범위 내에서 새로운 실시예를 생성하기 위해 다른 전술한 실시예들 중 임의의 하나 이상과 조합될 수 있다.

이러한 그리고 다른 특징들은 첨부 도면들 및 청구항들과 관련하여 취해지는 다음의 상세한 설명으로부터 보다 명확하게 이해될 것이다.

본 개시 내용의 보다 완전한 이해를 위해, 이제 첨부 도면들 및 상세한 설명과 관련하여 취해지는, 다음의 간단한 설명이 참조되고, 유사한 참조 번호들은 유사한 부분들을 나타낸다.
도 1은 PON의 개략도이다.
도 2a는 데이터 통신 시스템의 개략도이다.
도 2b는 도 2a에서의 수신기의 개략도이다.
도 3은 도 2b에서의 FFE에서의 2-레벨 등화 에러를 도시하는 그래프이다.
도 4는 도 2b에서의 FFE에 대한 상이한 클록 위상 에러들에 대한 2-레벨 수렴 시간을 도시하는 표이다.
도 5는 도 2b에서의 FFE에서의 4-레벨 등화 에러를 도시하는 그래프이다.
도 6은 도 2b에서의 FFE에 대한 상이한 클록 위상 에러들에 대한 4-레벨 수렴 시간을 도시하는 표이다.
도 7은 본 개시 내용의 실시예에 따른 상위-레벨 CDR 수신기의 개략도이다.
도 8은 위상 에러 및 ISI를 도시하는 그래프이다.
도 9는 본 개시 내용의 실시예에 따른 디바이스의 개략도이다.
도 10a는 3-레벨 CDR 이전의 2-레벨 NRZ 신호를 도시하는 도면이다.
도 10b는 본 개시 내용의 실시예에 따른 도 7에서 수행되는 상위-레벨 CDR 이후의 3-레벨 NRZ 신호를 도시하는 그래프이다.
도 11a는 7-레벨 CDR 이전의 4-레벨 PAM4 신호를 도시하는 도면이다.
도 11b는 본 개시 내용의 실시예에 따른 상위-레벨 CDR 이후의 7-레벨 PAM4 신호를 도시하는 그래프이다.
도 12는 본 개시 내용의 실시예에 따른 3-레벨 등화를 사용하여 2-레벨 NRZ 신호를 등화하는 도 7에서의 FFE에 대한 등화 에러를 도시하는 그래프이다.
도 13은 본 개시 내용의 실시예에 따른 3-레벨 등화를 사용하여 2-레벨 NRZ 신호를 등화하는 도 7에서의 FFE에 대한 수렴 시간을 도시하는 표이다.
도 14는 본 개시 내용의 실시예에 따른 7-레벨 등화를 사용하여 4-레벨 PAM4 신호를 등화하는 도 7에서의 FFE에 대한 등화 에러를 도시하는 그래프이다.
도 15는 본 개시 내용의 실시예에 따른 7-레벨 등화를 사용하여 4-레벨 PAM4 신호를 등화하는 도 7에서의 FFE에 대한 수렴 시간을 도시하는 표이다.
도 16은 본 개시 내용의 실시예에 따른 상위-레벨 CDR을 수행하는 방법의 흐름도이다.
도 17은 본 개시 내용의 다른 실시예에 따른 상위-레벨 CDR을 수행하는 방법의 흐름도이다.

하나 이상의 실시예의 예시적인 구현들이 아래에 제공되더라도, 개시되는 시스템들 및/또는 방법들은 현재 알려져 있든 또는 존재하든, 임의의 수의 기법들을 사용하여 구현될 수 있다는 점이 처음에 이해될 것이다. 본 개시 내용은, 본 명세서에서 도시되고 설명되는 예시적인 설계들 및 구현들을 포함하는, 아래 도시되는 예시적인 구현들, 도면들, 및 기법들에 결코 제한되는 것이 아니라, 첨부된 청구항들의 범위 내에서 그들의 균등물들의 전체 범위와 함께 수정될 수 있다.

다음의 두문자어들 및 약어들이 적용된다:

ADC: analog-to-digital converter

APD: avalanche PD

ASIC: application-specific integrated circuits

BER: bit error rate

BM: burst-mode

CDR: clock and data recovery

CO: central office

CPU: central processing unit

dB: decibel(s)

DFE: decision feedback equalizer

DSP: digital signal process (ing, or)

EML: electro-absorption modulated laser

EPON: Ethernet PON

EO: electrical-to-optical

FFE: feed-forward equalizer

FPGA: field-programmable gate array

GBd: gigabaud

Gb/s: gigabits per second

GPON: gigabit PON

GEPON: gigabit Ethernet PON

ISI: inter-symbol interference

LO: local oscillator

MAC: media access control

Mb/s: megabits per second

MLSE: maximum-likelihood sequence estimation

ms: millisecond(s)

MSE: mean square error

NRZ: non-return-to-zero

ns: nanosecond(s)

OA: optical amplifier

ODN: optical distribution network

OE: optical-to-electrical

OLT: optical line terminal

ONU: optical network unit

P2MP: point-to-multipoint

PAM4: four-level pulse-amplitude modulation

PD: photodiode

PON: passive optical network

PR: partial response

RAM: random-access memory

RN: remote node

ROM: read-only memory

RX: receiver

SOA: semiconductor optical amplifier

SRAM: static RAM

SSMF: standard single-mode fiber

TCAM: ternary content-addressable memory

TDM: time-division multiplexing

TDMA: time-division multiple access

TIA: transimpedance amplifier

TX: transmitter

ui: unit interval

VCO: voltage-controlled oscillator

VGA: variable-gain amplifier

VOA: variable optical attenuator

WDM: wavelength-division multiplexing

μs: microsecond(s).

MSE를 유지하면서 또는 감소시키면서 더 적은 심볼들로 수렴을 달성하는 등화 접근법을 구현하는 것이 바람직하다. 이러한 접근법은 시스템 복잡도 및 ISI 감도를 또한 감소시킬 것이다. 본 개시 내용의 다양한 실시예들에 따르면, PON들에서의 상위-레벨 CDR에 대한 실시예들이 개시된다. 이러한 실시예들은 단일 FFE를 포함하고, 이는 적어도 2개의 기능들, 즉 ISI 보상을 위한 위상 조정 및 등화를 위한 CDR을 수행하기 때문에 부분 FFE라고 지칭될 수 있다. 이러한 FFE는 주파수 오프셋 및 지터를 추적할 수 있도록 적응적이다. 이러한 이유들로, FFE는 ADC 및 DSP 복잡도를 감소시킨다. 또한, FFE는 상위-레벨 CDR, 예를 들어 NRZ 신호들에 대한 3-레벨 CDR 및 PAM4 신호들에 대한 7-레벨 CDR을 구현한다. 상위-레벨 CDR은 CDR 수렴 시간을 단축시키고, 이는 저-비용, 협-대역폭 옵션을 허용하고; 다양한 PON 표준들에서 요구되는 변환 시간들의 만족을 보장하고; 등화 잡음을 감소시킨다. 이러한 실시예들은 ONU들과 같은 다운스트림 수신기들 및 OLT들과 같은 업스트림 수신기들 양자 모두에 적용되지만, 버스트-모드 신호들을 수신하는 업스트림 수신기들이 가장 많은 혜택을 인식할 수 있다. 이러한 버스트-모드 신호들은 적어도 40 Gb/s까지일 수 있다.

도 1은 PON(100)의 개략도이다. PON(100)은 통신 네트워크이고, OLT(110), 복수의 ONU들(120), 및 OLT(110)를 ONU들(120)에 연결하는 ODN(130)을 포함한다. PON(100)은 개시되는 실시예들을 구현하기에 적합하다.

OLT(110)는 ONU들(120) 및 다른 네트워크와 통신한다. 구체적으로, OLT(110)는 다른 네트워크와 ONU들(120) 사이의 중개자이다. 예를 들어, OLT(110)는 다른 네트워크로부터 수신된 데이터를 ONU들(120)에 포워딩하고 ONU들(120)로부터 수신된 데이터를 다른 네트워크에 포워딩한다. OLT(110)는 송신기 및 수신기를 포함한다. 다른 네트워크가 PON(100)에서 사용되는 프로토콜과 상이한 네트워크 프로토콜을 사용할 때, OLT(110)는 네트워크 프로토콜을 PON 프로토콜로 변환하는 그리고 그 반대도 마찬가지인 컨버터를 포함한다. OLT(110)는 CO와 같은 중심 위치에 통상적으로 위치되지만, 다른 적합한 위치들에 또한 위치될 수 있다.

ODN(130)은 광 섬유 케이블들, 커플러들, 스플리터들, 분배기들, 및 다른 적합한 컴포넌트들을 포함하는 데이터 분배 시스템이다. 이러한 컴포넌트들은 OLT(110)와 ONU들(120) 사이에 신호들을 분배하는데 전력을 요구하지 않는 패시브 광 컴포넌트들을 포함한다. 이러한 컴포넌트들은 전력을 요구하는 광 증폭기들과 같은 액티브 컴포넌트들을 또한 포함할 수 있다. ODN(130)은 도시되는 바와 같이 분기 구성으로 OLT(110)로부터 ONU들(120)로 연장되지만, ODN(130)은 임의의 다른 적합한 P2MP 방식으로 구성될 수 있다.

ONU들(120)은 OLT(110)와 고객들과 통신하고 OLT(110)와 고객들 사이의 중개자들 역할을 한다. 예를 들어, ONU들(120)은 OLT(110)로부터 고객들로 데이터를 포워딩하고 고객들로부터 OLT(110)로 데이터를 포워딩한다. ONU들(120)은 전기 신호들을 광 신호들로 변환하고 이러한 광 신호들을 OLT(110)에 송신하는 광 송신기들을 포함하고, ONU들(120)은 OLT(110)로부터 광 신호들을 수신하고 이러한 광 신호들을 전기 신호들로 변환하는 광 수신기들을 포함한다. ONU들(120)은 전기 신호들을 고객들에게 송신하는 제2 송신기들 및 고객들로부터 전기 신호들을 수신하는 제2 수신기들을 추가로 포함한다. ONU들(120) 및 ONT들은 유사하고, 용어들은 상호 교환 가능하게 사용될 수 있다. ONU들(120)은 고객 구내와 같은 분산된 위치들에 통상적으로 위치되지만, 이들은 다른 적합한 위치들에 또한 위치될 수 있다.

도 2a는 데이터 통신 시스템(200)의 개략도이다. 이러한 데이터 통신 시스템(200)은 Xin Yin, et al., "A 10Gb/s APD-based linear burst-mode receiver with 31dB dynamic range for reach-extended PON systems," Optics Express, vol. 20, no. 26, December 3, 2012에서 설명되고, 이는 참조로 원용된다. 데이터 통신 시스템(200)은 일반적으로 송신기(203); SSMF들(213, 223); RN(215); 및 수신기(225)를 포함한다. 송신기(203)는 OLT(110)에서 구현될 수 있고, 수신기(225)는 ONU들(120) 중 하나에서 구현될 수 있거나 또는 그 반대도 가능하고, SSMF들(213, 223) 및 RN(215)은 ODN(130)에서 구현될 수 있다.

송신기(203)는 패턴 생성기(205), 송신기들(207), 및 VOA들(210)을 포함한다. 패턴 생성기(205)는 특정 패턴들의 광 신호들을 생성하고 제1 패턴의 광 신호들을 제1 송신기(207)에 제공하고 제2 패턴의 광 신호들을 제2 송신기(207)에 제공한다. 송신기(207)는 광 신호를 VOA들(210)에 송신한다. VOA들(210)은 광 신호들을 증폭하고 광 신호를 SSMF(213)를 통해 RN(215)에 송신한다.

RN(215)은 SOA(217) 및 광 필터(220)를 포함한다. SOA(217)는 광 신호들을 증폭한다. 광 필터(220)는 높은 송신 성능을 위해 최적의 신호 속성들을 달성하도록 광 신호들을 선택적으로 수정하고, 광 신호들을 SSMF(223)을 통해 수신기(225)에 송신한다. 수신기(225)는 광 신호들에 대해 채널 등화를 수행한다. 수신기(225)는 도 2b에 관련하여 아래에 추가로 설명된다.

도 2b는 도 2a에서의 수신기(225)의 개략도이다. 수신기(225)는 VOA(227), APD 선형 BM RX(230), VGA(233), 프로세서(235), FFE(237), 합산 컴포넌트(240), CDR 컴포넌트(243), DFE(245), 위상 컴포넌트(247), 오프셋 컴포넌트(250), 에러 카운터(253) 및 BER 분석기(255)를 포함한다. 위에 언급된 바와 같이, 수신기(225)는 SSMF(223)을 통해 RN(215)으로부터 광 신호들을 수신한다. VOA(227)는 바람직한 수신 품질과 매칭하기 위해 광 신호 강도를 낮춘다. APD 선형 BM RX(230)는 광 신호들을 전기 신호들로 변환한다. VGA(233)는 이러한 전기 신호들을 증폭 및 샘플링하여 버스트 디지털 신호들을 생성한다. FFE(237)는 버스트 디지털 신호들에 대해 선형 등화를 수행하여 선형 등화 신호들을 생성한다.

합산 컴포넌트(240)는 FFE(237)로부터의 선형 등화 신호와 DFE(245)로부터의 DFE 신호를 합산하여 합산된 등화된 신호를 형성한다. 합산 컴포넌트(240)는 채널 등화가 완료될 때까지 합산을 반복적으로 수행하고, 이는 샘플링 위상이 최적화되고 합산된 등화된 신호가 수렴될 때를 의미한다. CDR 컴포넌트(243)는 CDR을 수행하여 복구된 신호를 생성한다. DFE(245)는 복구된 신호에 대해 추정을 수행하여 DFE 신호를 생성한다.

위상 컴포넌트(247)는 복구된 신호의 위상을 채널 등화 동안 클록과 정렬시킨다. 오프셋 컴포넌트(250)는 오프셋 손실에 대해 신호들을 조정한다. 에러 카운터(253)는 DFE 신호, 위상 컴포넌트(247)로부터의 값들, 및 오프셋 컴포넌트(250)로부터의 값들에 기초하여 에러 데이터를 계산한다. BER 분석기(255)는 DFE 신호에 대해 분석을 수행하여 비트 에러의 수를 결정한다. 이러한 등화 및 CDR은 신호들이 수렴하고 샘플링 위상이 최적화될 때까지 계속 수행된다. 프로세서(235)는 광 신호들에 대한 등화가 완료될 때를 결정한다. 도시되는 바와 같이, 수신기(225)의 성능을 보장하기 위해, CDR 컴포넌트(243), FFE(237), 및 DFE(245)는 서로 독립적이지만, 복잡도, 비용, 수렴 시간, 및 수신기(225)의 ISI에 대한 감도를 증가시킨다.

도 3은 도 2b에서의 FFE(237)에서의 2-레벨 등화 에러를 도시하는 그래프(300)이다. 구체적으로, 그래프(300)는 10 Gb/s EML 및 APD를 사용하여 NRZ 변조를 이용하는 25 Gb/s PON에 대한 실험 결과들을 보여준다. 그래프(300)는 화살표로 표시되는 그래프(300)의 확대된 부분인 서브-그래프(310)를 포함한다. x-축은 상수 단위들로 심볼 수를 나타내고, y-축은 dB 단위로 MSE를 나타낸다. 수렴은 곡선(320)이 평탄화될 때 발생하고, 이는 2.07 μs 이후 51,911개의 심볼들에서 발생하고, 이는 채널 등화에 대해 상대적으로 긴 시간이다. 수렴 이후, MSE는 약 -8 dB이다.

도 4는 도 2b에서의 FFE(237)에 대한 상이한 클록 위상 에러들에 대한 2-레벨 수렴 시간을 도시하는 표(400)이다. CDR 수렴 시간을 철저히 추정하기 위해, 상이한 초기 샘플링 위상들을 갖는 데이터가 캡처되고 처리된다. 따라서, 표(400)는 위상 에러가 도 3에 도시되는 수렴 시간들에 영향을 미친다는 점을 추가로 도시한다. 표(400)은 3개의 세트들의 값들, 상수 ui 단위의 위상 에러, 비트 단위의 제1 수렴 시간 및 ns 단위의 제2 수렴 시간 측정을 포함한다. 도시되는 바와 같이, 51,911개의 심볼들 및 2.07 μs (2.07064×10³ ns)의 최대 CDR 수렴 시간이 제로 ui 위상 에러를 갖는 샘플링 포인트에서 나타난다.

도 5는 도 2b에서의 FFE(237)에서의 4-레벨 등화 에러를 도시하는 그래프(500)이다. 구체적으로, 그래프(500)는 10 Gb/s EML 및 APD를 사용하여 25 GBd PAM4 변조를 이용하는 50 Gb/s PON에 대한 실험 결과들을 보여준다. 그래프(500)는 화살표로 표시되는 그래프(500)의 확대된 부분인 서브-그래프(510)를 포함한다. x-축은 상수 단위들로 심볼 수를 나타내고, y-축은 dB 단위로 MSE를 나타낸다. 수렴은 곡선(520)이 평탄화될 때 발생하고, 이는 301.48 ns 이후 7,537개의 심볼들에서 발생한다. 수렴 이후, MSE는 약 -5 dB이다.

도 6은 도 2b에서의 FFE(237)에 대한 상이한 클록 위상 에러들에 대한 4-레벨 수렴 시간을 도시하는 표(600)이다. 표(600)는 위상 에러가 도 5에 도시되는 수렴 시간들에 영향을 미친다는 점을 추가로 도시한다. 표(600)는 3개의 세트들의 값들, 상수 ui(unit interval) 단위의 위상 에러, 비트 단위의 제1 수렴 시간, 및 ns 단위의 제2 수렴 시간을 포함한다. 도시되는 바와 같이, 9,836개의 심볼들 및 393.44 ns의 최대 CDR 수렴 시간은 5/16 ui 위상 에러를 갖는 샘플링 포인트에서 나타난다.

더 빠르고 증가된 데이터 송신에 대한 요구가 상승함에 따라, 그러한 데이터의 처리 및 등화 또한 더 빨라야 한다. 특히, 저-비용, 고-대역폭 전기 컴포넌트들의 개발 속도들이 PON 데이터 레이트들의 증가만큼 빠르지 않을 때, 대역폭 제한들은 심각한 ISI를 도입할 것이다. 그러한 상황에서, 위에 도시되는 2-레벨 및 4-레벨 등화와 같은 채널 등화 접근법들은 충분히 빠르지 않을 수 있다. 따라서 MSE를 유지 또는 감소시키면서 더 적은 심볼들을 갖는 수렴을 달성하는 등화 접근법을 구현하는 것이 바람직하다. 이러한 접근법은 시스템 복잡도 및 ISI 감도를 또한 감소시킬 것이다.

PON들에서의 상위-레벨 CDR에 대한 실시예들이 본 명세서에 개시된다. 이러한 실시예들은 단일 FFE를 포함하고, 이는 적어도 2개의 기능들, 즉 ISI 보상을 위한 위상 조정 및 등화를 위한 CDR을 수행하기 때문에 부분 FFE라고 지칭될 수 있다. 이러한 FFE는 주파수 오프셋 및 지터를 추적할 수 있도록 적응적이다. 이러한 이유들로, FFE는 ADC 및 DSP 복잡도를 감소시킨다. 또한, FFE는 상위-레벨 CDR, 예를 들어 NRZ 신호들에 대한 3-레벨 CDR 및 PAM4 신호들에 대한 7-레벨 CDR을 구현한다. 상위-레벨 CDR은 CDR 수렴 시간을 단축시키고, 이는 저-비용, 협-대역폭 옵션을 허용하고; 다양한 PON 표준들에서 요구되는 변환 시간들의 만족을 보장하고; 등화 잡음을 감소시킨다. 이러한 실시예들은 ONU들과 같은 다운스트림 수신기들 및 OLT들과 같은 업스트림 수신기들 양자 모두에 적용되지만, 버스트-모드 신호들을 수신하는 업스트림 수신기들이 가장 많은 혜택을 인식할 수 있다. 이러한 버스트-모드 신호들은 적어도 40 Gb/s까지일 수 있다.

도 7은 본 개시 내용의 실시예에 따른 수신기(700)의 개략도이다. 수신기(700)는 OLT 및 ONU들(120)에서 구현될 수 있고, 수신기(700)는 수신기(225)를 구현할 수 있다. 수신기(700)는 PD(710), TIA(715), VCO(720), ADC(725), CDR 서브-시스템(730), PR-MLSE 컴포넌트(755), 및 디코더(760)를 포함한다.

PD(710)는 버스트-모드 광 신호를 전류 신호로 변환한다. TIA(715)는 이러한 전류 신호를 증폭된 전압 신호로 변환한다. ADC(725)는 이러한 증폭된 전압 신호를 샘플링하고, 아날로그 전기 신호인, 증폭된 전압 신호를 디지털 전기 신호로 변환한다. VCO(720)는 ADC(725)를 샘플링하여 수신기(700)와 송신기 사이의 주파수를 동기화한다. 그러나, 수신기(700) 및 송신기는 상이한 위상들에서 동작할 수 있고, 이는 위상 에러라고 지칭될 수 있다. 위상 에러 및 ISI가 도 8에 도시된다.

도 8은 위상 에러 및 ISI를 도시하는 그래프(800)이다. x-축은 상수 단위들로 시간을 나타내고, y-축은 상수 단위들로 신호 진폭을 나타낸다. 그래프(800)는 샘플링된 신호, 예를 들어, 6개의 샘플링 포인트들, X1, X2, X3, X4, X5, X6에서 샘플링되는, ADC(725)로부터의 샘플링된 신호를 나타내는 곡선(810)을 포함한다. 이러한 샘플 포인트들은 증폭된 전압 신호에서 각각의 피크의 중간 신호 진폭에 있을 것이다. 그러나, SSMF들(213, 223)과 같은 채널에서의 결함들로 인해, 샘플 포인트들은 그렇지 않을 수 있다. 첫째, 위상 에러가 존재할 수 있어 ADC가 잘못된 포인트들에서 단순화된 전압 신호를 샘플링한다. 따라서, 샘플 포인트들(X3 및 X4) 사이의 측정된 중심 포인트(820)는 샘플 포인트들(X3 및 X4) 사이의 실제 중심 포인트(830)의 좌측에 있다. 또한, ISI는 곡선(810)의 피크들을 왜곡시킬 수 있다. 따라서, 좌측에서 제3 피크가 넓어져서 샘플 포인트(X5)가 제3 피크(840)의 중간 신호 진폭보다 낮다.

도 7로 돌아가서, CDR 서브-시스템(730)은 탭 가중치 업데이터(735), FFE(740), 에러 임계값 비교기(742), 에러 계산기(744), 감산기(745) 및 결정 컴포넌트(750)를 포함하고, 이들은 함께 피드백 루프를 형성하여 CDR 및 등화를 수행하고, 따라서 위에 설명된 위상 에러 및 ISI를 보상한다. 구체적으로, 제1 반복에서, FFE(740)는 등화된 신호 X _eq 를 감산기(745)에 전달하고, 이는 제1 반복에 대한 ADC(725)로부터의 샘플링된 신호이다. 결정 컴포넌트(750)는 결정 데이터 D를 감산기(745)에 전달하고, 이는 제1 반복에 대한 트레이닝 시퀀스이다. 감산기(745)는 다음과 같이 에러 신호 E를 계산한다:

감산기(745)는 에러 신호를 탭 가중치 업데이터(735) 및 에러 계산기에 전달한다. 이러한 에러 신호에 기초하여, 탭 가중치 업데이터(735)는 샘플링 포인트들 X1, X2, X3, X4, X5, X6에 각각 대응하는 탭 가중치 W(1), W(2), W(3), W(4), W(5), W(6)을 계산한다.

후속하는 반복들에서, FFE(740)는 다음과 같이 등화된 신호를 계산한다:

여기서, X(1), X(2), X(3), X(4), X(5), X(6)은 각각 샘플링 포인트들 X1, X2, X3, X4, X5, X6에서의 샘플링된 신호의 진폭들에 대응한다. FFE(740)는 등화된 신호를 감산기(745) 및 결정 컴포넌트(750)에 전달한다. 아래에 도 10a 및 도 11a에서 도시되는 바와 같이, 광 디바이스들의 제한에 의해 도입되는 심각한 ISI 하에서, 수신된 신호는 비트 단위로 시간 도메인에서 중첩되고, 상위-레벨 신호, 예를 들어, 송신된 2-레벨 NRZ 신호 또는 4-레벨 PAM-4 신호보다는 오히려, NRZ에 대한 3-레벨 신호 및 PAM-4에 대한 7-레벨 신호와 더 유사하다. 따라서, 결정 컴포넌트 (750)가 다음의 상위-레벨 결정 원리에 기초하여 결정 데이터를 결정하면 수렴을 획득하는 것이 더 용이하다:

감산기(745)는 수학식 1을 사용하여 에러 신호를 계산하고, 탭 가중치 업데이터(735)는 에러 신호에 기초하여 탭 가중치들을 계산하고, FFE(740)는 수학식 2를 사용하여 등화된 신호를 다시 계산한다.

그러한 피드백 루프는 등화된 신호가 수렴할 때까지 계속되고, 따라서 미리 결정된 임계값 이하에서 등화 에러를 갖는다. 구체적으로, 에러 계산기(744)는 등화 에러의 MSE를 계산한다. 에러 임계값 비교기(742)는 MSE가 임계값 미만인지 결정한다. 에러가 임계값 이하이면, 에러 임계값 비교기(742)는 피드백 루프를 중단하라고 CDR 서브-시스템(730)에게 명령한다. 에러가 임계값보다 크면, 에러 임계값 비교기(742)는 CDR 서브-시스템(730)에 어떠한 명령도 제공하지 않거나 또는 피드백 루프를 계속하라고 CDR 서브-시스템(730)에게 명령한다. 이러한 임계값은, 예를 들어, -6 dB이다.

6개의 탭 가중치들, 샘플링 포인트들, 및 진폭들이 설명되더라도, CDR 서브-시스템(730)은 임의의 적합한 수의 탭 가중치들, 샘플링 포인트들, 및 진폭들을 이용할 수 있다. 또한, 결정 데이터는, 예를 들어, 2-레벨 NRZ 신호들에 적용 가능한 3-레벨 결정 데이터이다. 유사하게, 결정 데이터는, 예를 들어, PAM4 신호들에 적용 가능한 7-레벨 결정 데이터일 수 있다. 인입 신호의 레벨에 관계없이, CDR 서브-시스템(730)은 상위-레벨 결정 데이터를 구현할 수 있다. 더욱이, 수렴을 결정하기 위해 임계값이 설명되더라도, CDR 서브-시스템(730)은 수렴의 임의의 적합한 표시자를 구현할 수 있다.

탭 가중치 업데이터(735)는 등화된 신호가 수렴되었음을 FFE(740)에 통지한다. 그 후, FFE(740)는 등화된 신호를 PR-MLSE 컴포넌트(755)에 전달한다. PR-MLSE 컴포넌트(755)는 알려진 채널 응답을 사용하여 개별 시간 인스턴스들에서 전자와 후자의 비트의 합산을 통해 바이너리 결정 비트를 상위-레벨 비트들로 매핑한다. 상이한 가능한 결정 비트들의 조합들은 상이한 격자 경로들을 형성한다. PR-MLSE 컴포넌트(755)는 FFE(740) 이후 등화된 신호에 비해 최저 유클리드 거리를 갖는 경로를 가장 신뢰성 있는 비트 경로가 되도록 사용한다. PR-MLSE 컴포넌트(755)는 가장 신뢰성 있는 경로 상에 비트들을 출력하고 이러한 비트들을 바이너리 신호로 디-매핑한다. 위 단계들을 통해, PR-MLSE 컴포넌트(755)는 등화된 신호에 대해 MLSE를 수행하여 등화된 신호를 추정된 신호로 변환하고, 이는 바이너리, 2-레벨 신호이다. 디코더(760)는 추정된 신호를 디코딩하여 추가 처리를 위한 디코딩된 신호를 생성한다.

도 9는 본 개시 내용의 실시예에 따른 디바이스(900)의 개략도이다. 디바이스(900)는 개시되는 실시예들, 예를 들어 수신기(700)를 구현할 수 있다. 디바이스(900)는 데이터를 수신하기 위한 입구 포트들(910) 및 RX(920); 데이터를 처리하는 프로세서, 로직 유닛, 또는 CPU(930); 데이터를 송신하기 위한 TX(940) 및 출구 포트들(950); 데이터를 저장하기 위한 메모리(960)를 포함한다. 디바이스(900)는 광 또는 전기 신호들의 입구 또는 출구를 위해 입구 포트들(910), RX(920), TX(940), 및 출구 포트들(950)에 연결되는 OE 컴포넌트들 및 EO 컴포넌트들을 또한 포함할 수 있다.

프로세서(930)는 하드웨어, 미들웨어, 펌웨어, 및 소프트웨어의 임의의 적합한 조합에 의해 구현된다. 프로세서(930)는 하나 이상의 CPU 칩, (예를 들어, 멀티-코어 프로세서와 같은) 코어, FPGA, ASIC, 또는 DSP로서 구현될 수 있다. 프로세서(930)는 입구 포트들(910), RX(920), TX(940), 출구 포트들(950), 및 메모리(960)와 통신한다. 프로세서(930)는 CDR 컴포넌트(970)를 포함하고, 이는 개시되는 실시예들을 구현할 수 있다. 따라서, CDR 컴포넌트(970)의 포함은 디바이스(900)의 기능성에 대한 실질적 개선을 제공하고 디바이스(900)의 상이한 상태로의 변환을 유효하게 한다. 대안적으로, 메모리(960)는 CDR 컴포넌트(970)를 명령어들로서 저장하고, 프로세서(930)는 이러한 명령어들을 실행한다.

메모리(960)는 하나 이상의 디스크, 테이프 드라이브, 및 솔리드 스테이트 드라이브를 포함하고, 오버-플로우 데이터 저장 디바이스로서 사용될 수 있어서, 이러한 프로그램들이 실행을 위해 선택될 때 프로그램들을 저장하거나, 또는 프로그램 실행 동안 판독되는 명령어들 및 데이터를 저장한다. 메모리(960)는 휘발성 또는 비휘발성일 수 있고, ROM, RAM, TCAM, 또는 SRAM의 임의의 조합일 수 있다.

예시적인 실시예에서, 디바이스(900)는, 제1 변조 포맷을 갖는 광 신호를 아날로그 전기 신호로 변환하는 전기 변환 모듈, 이러한 아날로그 전기 신호를 제1 디지털 신호로 변환하는 디지털화 모듈, 이러한 제1 디지털 신호를 제2 변조 포맷을 갖는 제2 디지털 신호로 등화하는 등화 모듈- 이러한 제2 변조 포맷은 제1 변조 포맷보다 더 많은 레벨들을 가짐 -, 및 이러한 제2 디지털 신호에 대해 CDR(clock and data recovery)을 수행하는 복구 모듈을 포함한다. 일부 실시예들에서, 디바이스(900)는 실시예들에서 설명되는 단계들 중 임의의 하나 또는 이들의 조합을 수행하기 위한 다른 또는 추가적인 모듈들을 포함할 수 있다. 추가로, 도면들 중 임의의 것에 도시되거나 또는 청구항들 중 임의의 것에 나열되는 바와 같은, 방법의 추가적인 또는 대안적인 실시예들 또는 양태들 중 임의의 것은 유사한 모듈들을 포함하는 것으로 또한 고려된다.

도 10a는 3-레벨 CDR 이전의 2-레벨 NRZ 신호를 도시하는 도면(1000)이다. x-축은 상수 단위들로 시간 또는 심볼 지속기간을 나타내고, y-축은 상수 단위들로 진폭을 나타낸다. 알 수 있는 바와 같이, 2-레벨 NRZ 신호는 거의 3개의 레벨들을 갖는 것으로 나타나고 ISI로 인해 잘 정의되지 않는다.

도 10b는 본 개시 내용의 실시예에 따른 상위-레벨 CDR 이후의 3-레벨 NRZ 신호를 도시하는 그래프(1010)이다. x-축은 초 단위로 시간을 나타내고, y-축은 상수 단위들로 진폭을 나타낸다. 도시되는 바와 같이, 상위-레벨 CDR은 ISI를 실질적으로 제거하여 도 10a에서의 2-레벨 NRZ 신호와 달리 잘 정의된, 3-레벨 NRZ 신호를 생성한다.

도 11a는 7-레벨 CDR 이전의 4-레벨 PAM4 신호를 도시하는 도면(1100)이다. x-축은 초 단위로 시간을 나타내고, y-축은 상수 단위들로 진폭을 나타낸다. 알 수 있는 바와 같이, 4-레벨 PAM4 신호는 거의 7개의 레벨들을 갖는 것으로 나타나고 ISI로 인해 잘 정의되지 않는다.

도 11b는 본 개시 내용의 실시예에 따른 상위-레벨 CDR 이후의 7-레벨 PAM4 신호를 도시하는 그래프(1110)이다. x-축은 초 단위로 시간을 나타내고, y-축은 상수 단위들로 진폭을 나타낸다. 도시되는 바와 같이, 상위-레벨 CDR은 ISI를 실질적으로 제거하여 도 11a에서의 4-레벨 PAM4 신호와 달리 잘-정의되는, 7-레벨 신호를 생성한다.

도 12는 본 개시 내용의 실시예에 따른 3-레벨 등화를 사용하여 2-레벨 NRZ 신호를 등화하는 도 7에서의 FFE(740)에 대한 등화 에러를 도시하는 그래프(1200)이다. 그래프(1200)는 화살표로 표시되는 그래프(1200)의 확대된 부분인 서브-그래프(1210)를 포함한다. x-축은 상수 단위들로 심볼 수를 나타내고, y-축은 dB 단위로 MSE를 나타낸다. 수렴은 곡선(1220)이 평탄화될 때 발생하고, 이는 111.56 ns 이후 약 2,789개의 심볼들에서 발생한다. 수렴 이후, MSE는 약 -9 dB이고, 이는 도 3에 도시되는 것보다 약 2 dB 낮다.

도 13은 본 개시 내용의 실시예에 따른 3-레벨 등화를 사용하여 2-레벨 NRZ 신호를 등화하는 도 7에서의 FFE(740)에 대한 수렴 시간을 도시하는 표(1300)이다. 표(1300)는 도 12에 도시되는 수렴 시간을 추가로 도시한다. 표(1300)는 3개의 세트들의 값들, ui 단위의 위상 에러, 비트 단위의 제1 수렴 시간, 및 ns 단위의 제2 수렴 시간을 포함한다. 도시되는 바와 같이, 2,789개의 심볼들 및 111.56 ns의 수렴 포인트에는 위상 에러가 존재하지 않는다. 4,048개의 심볼들 및 161.92 ns의 최대 CDR 수렴 시간은 3/16 ui 위상 에러를 갖는 샘플링 포인트에서 나타난다.

도 14는 본 개시 내용의 실시예에 따른 7-레벨 등화를 사용하여 4-레벨 PAM4 신호를 등화하는 도 7에서의 FFE(740)에 대한 등화 에러를 도시하는 그래프(1400)이다. 그래프(1400)는 화살표로 표시되는 그래프(1400)의 확대된 부분인 서브-그래프(1410)를 포함한다. x-축은 상수 단위들로 심볼 수를 나타내고, y-축은 dB 단위로 MSE를 나타낸다. 수렴은 곡선(1420)이 평탄화될 때 발생하고, 이는 117.44 ns 이후 약 2,936개의 심볼들에서 발생한다. 수렴 이후, MSE는 약 -12 dB이고, 이는 도 5에 도시되는 것보다 약 7 dB 낮다.

도 15는 본 개시 내용의 실시예에 따른 7-레벨 등화를 사용하여 4-레벨 PAM4 신호를 등화하는 도 7에서의 FFE(740)에 대한 수렴 시간을 도시하는 표(1500)이다. 표(1500)는 도 14에 도시되는 수렴 시간을 추가로 도시한다. 표(1500)는 3개의 세트들의 값, ui 단위의 위상 에러, 비트 단위의 제1 수렴 시간, 및 ns 단위의 제2 수렴 시간을 포함한다. 도시되는 바와 같이, 2,783개의 심볼들 및 111.72 ns의 최대 CDR 수렴 시간은 6/16 ui 위상 에러를 갖는 샘플링 포인트에서 나타난다.

도 3 내지 도 4를 도 12 내지 도 13과 비교하면, 상위-레벨 CDR은 2-레벨 NRZ 신호들에 대한 수렴 시간을 2.07 μs 이후 51,911개의 심볼들로부터 111.56 ns 이후 2,789개의 심볼들로 감소시킨다. 다시 말해서, 상위-레벨 CDR은 적어도 18.5배 더 빠르게 수렴한다. 도 5 내지 도 6을 도 14 내지 도 15 와 비교하면, 상위-레벨 CDR은 4-레벨 PAM4 신호들에 대한 수렴 시간을 301.48 ns 이후 7,537개의 심볼들로부터 117.44 ns 이후 2,936개의 심볼들로 감소시킨다. 다시 말해서, 상위-레벨 CDR은 적어도 2.5배 더 빠르게 수렴한다.

도 16은 본 개시 내용의 실시예에 따른 상위-레벨 CDR을 수행하는 방법(1600)의 흐름도이다. 수신기(700)가 방법(1600)을 수행한다. 단계 1610에서, 신호가 수신된다. 예를 들어, PD(710)가 광 신호를 수신한다. 단계 1620에서, 이러한 신호가 상위-레벨 CDR을 사용하여 등화된다. 예를 들어, PD(710), TIA(715), 및 ADC(725)가 광 신호를 디지털 신호로 변환한 이후, CDR 서브-시스템(730)이, 위에 설명된 바와 같이, FFE를 포함하는, CDR을 수행한다. 한편, CDR 서브-시스템(730)은 탭 가중치들을 적응적으로 업데이트한다. 제1 예로서, CDR 서브-시스템(730)은 3-레벨 등화를 사용하여 2-레벨 NRZ 신호의 CDR을 수행한다. 제2 예로서, CDR 서브-시스템(730)은 7-레벨 등화를 사용하여 4-레벨 PAM4 신호의 CDR을 수행한다. 단계 1630에서, MSE가 계산된다. 예를 들어, 에러 계산기(744)가 등화 에러의 MSE를 계산한다. 결정 마름모(1640)에서, MSE가 임계값 미만인지 결정된다. 예를 들어, 에러 임계값 비교기(742)는 MSE가 위에 설명된 임계값 미만인지 결정한다. 그렇지 않다면, 방법(1600)은 단계 1630으로 복귀한다. 만일 그렇다면, 방법(1600)은 단계 1650으로 진행한다. 마지막으로, 단계 1650에서, PR-MLSE 및 디코딩이 수행된다. 예를 들어, PR-MLSE 컴포넌트(755)가 PR-MLSE를 수행하고 디코더(760)가 디코딩을 수행한다.

도 17은 본 개시 내용의 다른 실시예에 따른 상위-레벨 CDR을 수행하는 방법(1700)의 흐름도이다. 수신기(700)가 방법(1700)을 수행한다. 단계 1710에서, 제1 변조 포맷을 갖는 광 신호가 아날로그 전기 신호로 변환된다. 예를 들어, PD(710)가 광 신호를 전류 신호로 변환하고, TIA(715)가 이러한 전류 신호를 증폭된 전압 신호로 변환하고, 이는 아날로그 전기 신호이다. 단계 1720에서, 아날로그 전기 신호가 제1 디지털 신호로 변환된다. 예를 들어, ADC(725)가 그러한 아날로그 전기 신호를 제1 레벨에서 제1 디지털 신호로 변환한다. 단계 1730에서, 제1 디지털 신호가 제2 변조 포맷을 갖는 제2 디지털 신호로 등화된다. 예를 들어, CDR 서브-시스템(730)이 제1 디지털 신호를 제2 레벨에서 제2 디지털 신호로 등화한다. 제2 변조 포맷은 제1 변조 포맷보다 더 많은 레벨들을 갖는다. 마지막으로, 단계 1740에서, 제2 디지털 신호에 대해 CDR이 수행된다. 예를 들어, CDR 서브-시스템(730)이 제2 디지털 신호에 대해 CDR을 수행한다.

예시적인 실시예에서, 장치는, 제1 변조 포맷을 갖는 광 신호를 아날로그 전기 신호로 변환하도록 구성되는 OE 엘리먼트; OE 엘리먼트에 연결되고, 아날로그 전기 신호를 제1 디지털 신호로 변환하도록 구성되는 ADC 엘리먼트; 및 OE 엘리먼트에 연결되는 CDR 엘리먼트를 포함하고, CDR 엘리먼트는, 제1 디지털 신호를 제2 변조 포맷을 갖는 제2 디지털 신호로 등화하도록- 제2 변조 포맷은 제1 변조 포맷보다 더 많은 레벨들을 가짐 -; 그리고 제2 디지털 신호에 대해 CDR을 수행하도록 구성된다.

제1 컴포넌트는, 제1 컴포넌트와 제2 컴포넌트 사이의 라인, 트레이스, 또는 다른 매체를 제외하고, 중간 컴포넌트들이 존재하지 않을 때 제2 컴포넌트에 직접 연결된다. 제1 컴포넌트는 제1 컴포넌트와 제2 컴포넌트 사이의 라인, 트레이스 또는 다른 매체 이외의 중간 컴포넌트들이 존재할 때 제2 컴포넌트에 간접적으로 연결된다. "연결되는(coupled)"이라는 용어 및 그 변형들은 직접적으로 연결되는 및 간접적으로 연결되는 양자 모두를 포함한다. "약(about)"이라는 용어의 사용은 달리 언급되지 않는 한 후속 수의 ±10%를 포함하는 범위를 의미한다.

본 개시 내용에서 여러 실시예들이 제공되었지만, 개시되는 시스템들 및 방법들은 본 개시 내용의 사상 또는 범위로부터 벗어나지 않고서 많은 다른 구체적인 형태들로 구현될 수 있다는 점이 이해될 수 있다. 본 예들은 제한적인 것이 아니라 예시적인 것으로서 고려되어야 하고, 이러한 의도가 본 명세서에서 제공되는 상세 사항들에 제한되는 것은 아니다. 예를 들어, 다양한 엘리먼트들 또는 컴포넌트들이 다른 시스템에서 조합되거나 또는 통합될 수 있거나, 또는 특정 특징들이 생략되거나, 또는 구현되지 않을 수 있다.

또한, 개별 또는 분리로서 다양한 실시예들에 설명되고 도시되는 기법들, 시스템들, 서브시스템들, 및 방법들은 본 개시 내용의 범위로부터 벗어나지 않고서 다른 시스템들, 유닛들, 기법들, 또는 방법들과 조합되거나 또는 통합될 수 있다. 서로 연결되거나 또는 직접 연결되거나 통신하는 것으로서 도시되거나 또는 설명되는 다른 아이템들은 전기적으로든, 기계적으로든, 또는 달리 일부 인터페이스, 디바이스, 또는 중간 컴포넌트를 통해 간접적으로 연결되거나 또는 통신할 수 있다. 변경들, 대체들, 및 개조들의 다른 예들이 해당 분야에서의 기술자에 의해 확인 가능하고, 본 명세서에서 개시되는 사상 및 범위로부터 벗어나지 않고서 이루어질 수 있다.

Claims

장치로서,
제1 변조 포맷을 갖는 광 신호를 아날로그 전기 신호로 변환하도록 구성되는 OE(optical-to-electrical) 컴포넌트;
상기 OE 컴포넌트에 연결되고 상기 아날로그 전기 신호를 제1 디지털 신호로 변환하도록 구성되는 ADC(analog-to-digital converter); 및
상기 OE 컴포넌트에 연결되는 CDR(clock and data recovery) 서브-시스템을 포함하고, 상기 CDR 서브-시스템은,
상기 제1 디지털 신호를 제2 변조 포맷을 갖는 제2 디지털 신호로 등화하도록- 상기 제2 변조 포맷은 상기 제1 변조 포맷보다 더 많은 레벨들을 가짐 -; 그리고
상기 제2 디지털 신호에 대해 CDR을 수행하도록 구성되는 장치.
제1항에 있어서, 상기 CDR 서브-시스템에 연결되고 상기 제2 디지털 신호를 상기 제1 변조 포맷을 갖는 제3 전기 신호로 등화하도록 구성되는 PR-MLSE(partial response maximum-likelihood sequence estimation) 컴포넌트를 추가로 포함하는 장치.
제2항에 있어서, 상기 PR-MLSE 컴포넌트는 PR-MLSE를 사용하여 상기 제2 디지털 신호를 등화하도록 추가로 구성되는 장치.
제2항에 있어서, 상기 CDR 서브-시스템은 피드백 루프를 형성하는 FFE(feed-forward equalizer), 결정 컴포넌트, 감산기, 및 탭 가중치 업데이터를 포함하고, 상기 PR-MLSE 컴포넌트는 상기 피드백 루프 외부에 있는 장치.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 변조 포맷은 NRZ(non-return-to-zero) 신호에 대한 2개의 레벨들을 갖고, 상기 제2 변조 포맷은 3개의 레벨들을 갖는 장치.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 변조 포맷은 PAM4(four-level pulse-amplitude modulation) 신호에 대한 4개의 레벨들을 갖고, 상기 제2 변조 포맷은 7개의 레벨들을 갖는 장치.
제1항 내지 제6항 중 어느 한 항에 있어서, 상기 CDR 서브-시스템은 FFE(feed-forward equalizer)를 포함하고, 상기 FFE는,
위상 조정을 위해 상기 CDR을 수행하도록; 그리고
ISI(inter-symbol interference) 보상을 위해 등화를 수행하도록 구성되는 장치.
제7항에 있어서, 상기 FFE는 주파수 오프셋 및 지터를 적응적으로 추적하도록 추가로 구성되는 장치.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 CDR 서브-시스템은 등화된 신호의 MSE(mean square error)가 미리 결정된 임계값 아래일 때까지 등화를 수행하도록 추가로 구성되는 장치.
제1항 내지 제9항 중 어느 한 항에 있어서, 상기 장치는 OLT(optical line terminal)이고, 상기 아날로그 전기 신호는 버스트-모드 신호인 장치.
제1항 내지 제10항 중 어느 한 항에 있어서, 상기 OE 컴포넌트는 PD(photodiode), TIA(transimpedance amplifier), 또는 상기 PD와 상기 TIA의 조합인 장치.
장치로서,
CDR(clock and data recovery) 서브-시스템- 상기 CDR 서브시스템은
FFE(feed-forward equalizer);
상기 FFE에 연결되는 결정 컴포넌트;
상기 FFE 및 상기 결정 컴포넌트에 연결되는 감산기; 및
상기 감산기 및 상기 FFE에 연결되는 탭 가중치 업데이터를 포함함 -; 및
상기 CDR 서브-시스템에 연결되는 PR-MLSE(partial response maximum-likelihood sequence estimation) 컴포넌트를 포함하는 장치.
제12항에 있어서, 상기 CDR 서브-시스템에 연결되는 ADC(analog-to-digital converter)를 추가로 포함하는 장치.
제13항에 있어서, 상기 ADC에 연결되는 VCO(voltage-controlled oscillator)를 추가로 포함하는 장치.
제14항에 있어서, 상기 ADC에 연결되는 TIA(transimpedance amplifier)를 추가로 포함하는 장치.
제15항에 있어서, 상기 TIA에 연결되는 PD(photodiode)를 추가로 포함하는 장치.
제16항에 있어서, 상기 PR-MLSE 컴포넌트에 연결되는 상기 PR-MLSE 컴포넌트에 연결되는 디코더를 추가로 포함하는 장치.
방법으로서,
제1 변조 포맷을 갖는 광 신호를 아날로그 전기 신호로 변환하는 단계;
상기 아날로그 전기 신호를 제1 디지털 신호로 변환하는 단계;
상기 제1 디지털 신호를 제2 변조 포맷을 갖는 제2 디지털 신호로 등화하는 단계- 상기 제2 변조 포맷은 상기 제1 변조 포맷보다 더 많은 레벨들을 가짐 -; 및
상기 제2 디지털 신호에 대해 CDR(clock and data recovery)을 수행하는 단계를 포함하는 방법.
제18항에 있어서, PR-MLSE(partial response maximum-likelihood sequence estimation)를 사용하여 상기 제2 디지털 신호를 상기 제1 변조 포맷을 갖는 제3 전기 신호로 등화하는 단계를 추가로 포함하는 방법.
제18항 또는 제19항에 있어서, 등화된 신호의 MSE(mean square error)가 미리 결정된 임계값 아래일 때까지 등화를 수행하는 단계를 추가로 포함하는 방법.