KR20190083190A - Oxide semiconductor thin film transistor and method of manufacturing the same - Google Patents

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KR20190083190A KR1020180000806A KR20180000806A KR20190083190A KR 20190083190 A KR20190083190 A KR 20190083190A KR 1020180000806 A KR1020180000806 A KR 1020180000806A KR 20180000806 A KR20180000806 A KR 20180000806A KR 20190083190 A KR20190083190 A KR 20190083190A
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Abstract

The present invention relates to an oxide semiconductor thin film transistor with improved sensing sensitivity and a manufacturing method thereof. The oxide semiconductor thin film transistor comprises: a gate electrode formed on a substrate; a gate insulating layer formed on the gate electrode; source/drain electrodes formed on the gate insulating layer and spaced apart from each other; and an oxide semiconductor thin film of a net structure formed on the source/drain electrodes. The oxide semiconductor thin film of a net structure is formed by applying a solution, in which nanostructures are dispersed, on the substrate, on which the gate electrode, the gate insulating layer and the source/drain electrode are formed, and drying the same to obtain a nanostructure-based template, and depositing an oxide semiconductor material on the nanostructure-based template, and then removing the nanostructure-based template. The oxide semiconductor thin film of a net structure is activated through annealing.

Description

산화물 반도체 박막 트랜지스터 및 그 제조방법{OXIDE SEMICONDUCTOR THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to an oxide semiconductor thin film transistor, and an oxide semiconductor thin film transistor,

본 발명은 산화물 반도체 박막 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 나노구조체가 분산된 용액을 자연 건조시켜 형성된 나노구조체 기반 템플릿을 이용하여 그물 구조의 산화물 반도체 박막을 형성함으로써, 전기적 특성을 향상시킨 산화물 반도체 박막 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to an oxide semiconductor thin film transistor and a method of manufacturing the same, and more particularly, to an oxide semiconductor thin film transistor and a method of manufacturing the oxide semiconductor thin film transistor using the nanocomposite-based template formed by naturally drying a solution in which a nanostructure is dispersed, And a method of manufacturing the same.

최근 디스플레이가 초고해상도 및 대면적을 갖도록 제조됨에 따라 백플레인 에 적용될 트랜지스터에 대한 연구가 계속되고 있으며, 트랜지스터의 반도체로 산화물 반도체를 이용하는 기술이 개발되었다. Recently, as displays have been manufactured to have ultra-high resolution and large area, researches on transistors to be applied to backplanes have been continued, and technologies using oxide semiconductors as transistors semiconductors have been developed.

박막 트랜지스터에서 IGZO(Indium Gallium Zinc Oxide)을 주성분으로 하는 산화물 반도체 박막은 비정질 형태이면서 안정적인 재료로서 평가되고 있으며, 산화물 반도체 박막을 이용할 경우 별도의 장비를 추가적으로 구입하지 않고도 기존의 장비를 이용할 수 있어 차세대 트랜지스터로 주목받고 있다. An oxide semiconductor thin film mainly composed of IGZO (Indium Gallium Zinc Oxide) in a thin film transistor is evaluated as an amorphous and stable material. If an oxide semiconductor thin film is used, existing equipment can be used without purchasing an additional equipment, Transistors.

비정질 상태에서도 우수한 전기적 특성을 보여 넓은 면적에 균일한 막질의 형성이 가능하고, 가시광 영역에서의 높은 투과율, 용액공정을 비롯한 다양한 공정의 활용 가능성 등으로 인해 기존의 a-Si 기반 반도체를 대체할 수 있는 물질로 각광받고 있다. It is possible to form a uniform film on a wide area, and it can replace a conventional a-Si based semiconductor due to high transmittance in a visible light region, possibility of using various processes such as a solution process, etc. And is attracting attention as a substance.

이를 활용하여 제작된 산화물 박막 트랜지스터는 디스플레이의 백플레인 소자로 활용되고 있으며, 태양전지, 센서 등 다양한 분야로의 응용이 진행되고 있다.The oxide thin film transistor fabricated using the oxide thin film transistor is utilized as a backplane element of a display, and application to various fields such as a solar cell and a sensor is progressing.

대한민국 등록특허공보 제10-1766828호(2017.08.03) "메탈 메쉬 형성 방법 및 메탈 메쉬를 구비하는 반도체 소자"Korean Patent Registration No. 10-1766828 (Aug. 31, 2013) "METHOD OF FORMING METAL MESH AND METHOD FOR SEMICONDUCTOR DEVICE HAVING METAL MESH"

S Kiruthika, "Metal wire network based transparent conducting electrodes fabricated using interconnected crackled layer as template" (2014.04.03)S Kiruthika, "Metal wire network based transparent conducting electrodes fabricated using interconnected cracked layer as template" (April 4, 2013) K.D.M. Rao,"A cracked polymer templated metal network as a transparent conducting electrode for ITO-free organic solar cells" (2014.07.07)K.D.M. Rao, "A cracked polymer-templated metal network as a transparent conducting electrode for ITO-free organic solar cells" (2014.07.07) Young D Suh, "Random nanocrack assisted metal nanowire bundled network fabrication for a highly flexible and transparent conductor" (2016.04.06)Young D Suh, "Random nanocrack assisted metal nanowire bundled network fabrication for a highly flexible and transparent conductor" (2016.04.06)

본 발명의 실시예들은 나노구조체가 분산된 용액을 자연 건조시켜 형성된 나노구조체 기반 템플릿을 활용함으로써 복잡한 공정이 필요 없는 그물 구조의 산화물 반도체 박막을 포함하는 산화물 반도체 박막 트랜지스터 및 이의 제조방법을 제공하고자 한다.Embodiments of the present invention provide an oxide semiconductor thin film transistor including an oxide semiconductor thin film of a net structure which does not require a complicated process by utilizing a nanostructure-based template formed by naturally drying a solution in which a nanostructure is dispersed, and a manufacturing method thereof .

본 발명의 실시예들은 나노 구조체 기반 템플릿의 형성, 산화물 반도체 물질의 증착 및 나노구조체 기반 템플릿의 제거 공정의 횟수를 제어하여 전기적 특성이 향상된 산화물 반도체 박막 트랜지스터 및 이의 제조방법을 제공하고자 한다.Embodiments of the present invention provide an oxide semiconductor thin film transistor having improved electrical characteristics by controlling the number of times of forming a template based on a nanostructure, depositing an oxide semiconductor material, and removing a template based on a nanostructure, and a method for manufacturing the same.

본 발명의 실시예들은 그물 구조를 갖는 산화물 반도체 박막의 나노구조체의 폭 또는 밀도와 같은 물리적 특성을 제어하여 전기적이 향상된 산화물 반도체 박막 트랜지스터 및 그 제조방법을 제공하고자 한다.Embodiments of the present invention provide an oxide semiconductor thin film transistor improved in electrical characteristics by controlling physical characteristics such as a width or density of a nanostructure of an oxide semiconductor thin film having a net structure and a manufacturing method thereof.

본 발명의 실시예들은 산화물 반도체 박막 트랜지스터를 센서로 활용하여, 센싱 민감도가 향상된 산화물 반도체 박막 트랜지스터 및 이의 제조방법을 제공하고자 한다.Embodiments of the present invention provide an oxide semiconductor thin film transistor in which sensing sensitivity is improved by using an oxide semiconductor thin film transistor as a sensor and a manufacturing method thereof.

본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터는 기판 상에 형성된 게이트 전극; 상기 게이트 전극 상에 형성된 게이트 절연층; 상기 게이트 절연층 상에 형성되고, 서로 이격되는 소스/드레인 전극; 및 상기 소스/드레인 전극 상에 형성되는 그물 구조의 산화물 반도체 박막을 포함하고, 상기 그물 구조의 산화물 반도체 박막은 상기 게이트 전극, 상기 게이트 절연층 및 상기 소스/드레인 전극이 형성된 상기 기판 상에 나노구조체가 분산된 용액을 도포한 후 건조 시켜 형성된 나노구조체 기반 템플릿 상에 산화물 반도체 물질을 증착한 후 상기 나노구조체 기반 템플릿을 제거하여 형성되며, 상기 그물 구조의 산화물 반도체 박막은 열처리(annealing)를 통하여 활성화되는 것을 특징으로 한다.An oxide semiconductor thin film transistor according to an embodiment of the present invention includes: a gate electrode formed on a substrate; A gate insulating layer formed on the gate electrode; Source / drain electrodes formed on the gate insulating layer and spaced apart from each other; And an oxide semiconductor thin film having a net structure formed on the source / drain electrode, wherein the oxide semiconductor thin film having a net structure is formed on the substrate on which the gate electrode, the gate insulating layer, and the source / And then removing the template based on the nanostructure after the oxide semiconductor material is deposited on the nanostructure-based template formed by applying the dispersed solution of the nanostructure-based template, and the oxide semiconductor thin film having the net structure is activated through annealing .

상기 그물 구조의 산화물 반도체 박막은 상기 게이트 전극, 상기 게이트 절연층 및 상기 소스/드레인 전극이 형성된 상기 기판 상에 상기 나노구조체가 분산된 용액을 도포한 후 건조 시켜 형성된 나노구조체 기반 템플릿 상에 산화물 반도체 물질을 증착한 후 상기 나노구조체 기반 템플릿을 제거하는 공정이 적어도 1회 이상 반복되어 형성될 수 있다.The oxide semiconductor thin film having the net structure is formed by applying a solution in which the nanostructure is dispersed on the substrate on which the gate electrode, the gate insulating layer, and the source / drain electrodes are formed, and drying the oxide semiconductor thin film, A process of removing the nanostructure-based template after depositing a material may be repeated at least once or more.

상기 나노구조체가 분산된 용액의 나노구조체 및 용매의 질량비는 0.1% 내지 80%일 수 있다.The mass ratio of the nanostructure and the solvent of the solution in which the nanostructure is dispersed may be 0.1% to 80%.

상기 나노구조체 기반 템플릿은 상기 게이트 전극, 상기 게이트 절연층 및 상기 소스/드레인 전극이 형성된 상기 기판 상에 나노구조체가 분산된 용액을 도포한 후 자연 건조시켜 형성되며, 상기 자연 건조는 0℃ 내지 500℃의 범위에서 수행될 수 있다.The nanostructure-based template is formed by applying a solution in which a nanostructure is dispersed on the substrate on which the gate electrode, the gate insulating layer, and the source / drain electrodes are formed, and then naturally drying the substrate. Lt; 0 > C.

상기 나노구조체가 분산된 용액의 자연 건조는 1분 내지 60분 동안 수행될 수 있다.Natural drying of the solution in which the nanostructure is dispersed can be performed for 1 minute to 60 minutes.

상기 열처리는 50℃ 내지 500℃의 범위의 온도에서 수행될 수 있다.The heat treatment may be performed at a temperature ranging from 50 ° C to 500 ° C.

상기 열처리는 1분 내지 6시간 동안 수행될 수 있다.The heat treatment may be performed for 1 minute to 6 hours.

상기 그물 구조의 산화물 반도체 물질은 InGaZnO, ZnO, ZrInZnO, InZnO, AlInZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5 또는 TiSrO3 중 적어도 어느 하나를 포함할 수 있다.The oxide semiconductor material of the mesh structure is InGaZnO, ZnO, ZrInZnO, InZnO, AlInZnO, ZnO, InGaZnO 4, ZnInO, ZnSnO, In 2 O 3, Ga 2 O 3, HfInZnO, GaInZnO, HfO 2, SnO 2, WO 3, TiO 2 , Ta 2 O 5 , In 2 O 3 SnO 2 , MgZnO, ZnSnO 3 , ZnSnO 4 , CdZnO, CuAlO 2 , CuGaO 2 , Nb 2 O 5 or TiSrO 3 .

본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 상에 서로 이격되는 소스/드레인 전극을 형성하는 단계; 상기 게이트 전극, 상기 게이트 절연층 및 상기 소스/드레인 전극이 형성된 상기 기판 상에 나노구조체가 분산된 용액을 도포 및 건조시켜 나노구조체 기반 템플릿을 형성하는 단계; 상기 형성된 나노구조체 기반 템플릿 상에 산화물 반도체 물질을 증착한 후 상기 나노구조체 기반 템플릿을 제거하여 그물 구조의 산화물 반도체 박막을 형성하는 단계; 및 열처리를 통하여 상기 그물 구조의 산화물 반도체 박막을 활성화하는 단계를 포함 한다.A method of fabricating an oxide semiconductor thin film transistor according to an embodiment of the present invention includes: forming a gate electrode on a substrate; Forming a gate insulating layer on the gate electrode; Forming source / drain electrodes spaced apart from each other on the gate insulating layer; Forming a nanostructure-based template by applying and drying a solution in which a nanostructure is dispersed on the substrate on which the gate electrode, the gate insulating layer, and the source / drain electrode are formed; Depositing an oxide semiconductor material on the formed nanostructure-based template, and removing the nanostructure-based template to form an oxide semiconductor thin film having a net structure; And activating the oxide semiconductor thin film having the net structure through heat treatment.

본 발명의 실시예들은 나노구조체가 분산된 용액을 자연 건조시켜 형성된 나노구조체 기반 템플릿을 활용함으로써 복잡한 공정이 필요 없는 그물 구조의 산화물 반도체 박막을 포함하는 산화물 반도체 박막 트랜지스터 및 이의 제조방법을 제공할 수 있다.Embodiments of the present invention can provide an oxide semiconductor thin film transistor including an oxide semiconductor thin film having a net structure which does not require a complicated process by using a nanostructure-based template formed by naturally drying a solution in which a nanostructure is dispersed, have.

본 발명의 실시예들은 나노 구조체 기반 템플릿의 형성, 산화물 반도체 물질의 증착 및 나노구조체 기반 템플릿의 제거 공정의 횟수를 제어하여 전기적 특성이 향상된 산화물 반도체 박막 트랜지스터 및 이의 제조방법을 제공할 수 있다.Embodiments of the present invention can provide an oxide semiconductor thin film transistor having improved electrical characteristics by controlling the number of times of forming a template based on a nanostructure, depositing an oxide semiconductor material, and removing a template based on a nanostructure, and a method for manufacturing the same.

본 발명의 실시예들은 그물 구조를 갖는 산화물 반도체 박막의 나노선의 폭 또는 밀도 등을 조절함으로써 장치의 전기적 특성이 향상된 산화물 반도체 박막 트랜지스터 및 그 제조방법을 제공할 수 있다.Embodiments of the present invention can provide an oxide semiconductor thin film transistor in which electrical characteristics of the device are improved by controlling the width or density of nanowires of an oxide semiconductor thin film having a net structure and a method of manufacturing the same.

본 발명의 실시예들은 산화물 반도체 박막 트랜지스터를 센서로 활용하여, 센싱 민감도가 향상된 산화물 반도체 박막 트랜지스터 및 이의 제조방법을 제공할 수 있다.Embodiments of the present invention can provide an oxide semiconductor thin film transistor in which sensing sensitivity is improved by using an oxide semiconductor thin film transistor as a sensor and a manufacturing method thereof.

도 1a 내지 도 1i는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법을 설명하기 위하여 도시한 것이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서 나노구조체 용액을 도포한 후 건조시킨 나노구조체 기반 템플릿과 나노구조체 기반 템플릿을 제거한 후 형성된 그물 구조의 산화물 반도체 박막을 도시한 주사전자현미경 이미지이다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서 나노구조체 용액을 상이한 회전 속도로 도포하였을 때 형성된 그물 구조의 산화물 반도체 박막 트랜지스터의 광학현미경 이미지(Optical Microscope) 및 전기적(전압-전류) 특성을 도시한 그래프이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서 나노구조체 기반 템플릿의 형성, 산화물 반도체 물질의 증착 및 나노구조체 기반 템플릿의 제거 공정의 반복 횟수에 따른 그물 구조의 산화물 반도체 박막 트랜지스터의 광학현미경 이미지(Optical Microscope) 및 전기적(전압-전류) 특성을 도시한 그래프이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서, 필름 형태의 IGZO 박막 트랜지스터 및 그물 구조의 IGZO 박막 트랜지스터를 포도당 센서에 응용한 경우의 포도당 농도별 전기적 특성을 도시한 그래프이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터를 플렉서블 기판상에 형성하여 벤딩 테스트(Bending test)를 진행하는 모습 및 벤딩 테스트시 벤딩 반경(Bending radius)을 각각 10R, 20R 및 30R로 조건을 달리하여 측정한 산화물 반도체 박막 트랜지스터의 드레인 전류-게이트 전압 특성을 나타낸 그래프이다.FIGS. 1A to 1I illustrate a method of manufacturing an oxide semiconductor thin film transistor according to an embodiment of the present invention.
FIGS. 2A and 2B are cross-sectional views illustrating a method of fabricating an oxide semiconductor thin film transistor according to an embodiment of the present invention. Referring to FIGS. 2A and 2B, a nanostructure-based template and a nanostructure- It is an electron microscope image.
FIGS. 3A to 3E illustrate optical microscope images and electrical (voltage-current) images of an oxide semiconductor thin film transistor having a net structure formed when a nanostructure solution is applied at different rotational speeds in an oxide semiconductor thin film transistor according to an embodiment of the present invention. Current) characteristics.
4A to 4D are cross-sectional views illustrating an oxide semiconductor thin film transistor according to an embodiment of the present invention. Referring to FIGS. 4A to 4D, (Optical microscope) and electrical (voltage-current) characteristics of the optical microscope.
FIGS. 5A and 5B are graphs showing electrical characteristics of an oxide semiconductor thin film transistor according to an embodiment of the present invention, when the film type IGZO thin film transistor and the IGZO thin film transistor having a net structure are applied to a glucose sensor .
FIGS. 6A and 6B are views showing a process in which a bending test is performed by forming an oxide semiconductor thin film transistor on a flexible substrate according to an embodiment of the present invention, and a bending radius is 10R, 20R, 30R of the oxide semiconductor thin film transistor according to the present invention.

이하 첨부 도면들 및 첨부 도면들에 기재된 내용들을 참조하여 본 발명의 실시예를 상세하게 설명하지만, 본 발명이 실시예에 의해 제한되거나 한정되는 것은 아니다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings and accompanying drawings, but the present invention is not limited to or limited by the embodiments.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. It is noted that the terms "comprises" and / or "comprising" used in the specification are intended to be inclusive in a manner similar to the components, steps, operations, and / Or additions.

본 명세서에서 사용되는 "실시예", "예", "측면", "예시" 등은 기술된 임의의 양상(aspect) 또는 설계가 다른 양상 또는 설계들보다 양호하다거나, 이점이 있는 것으로 해석되어야 하는 것은 아니다.As used herein, the terms "embodiment," "example," "side," "example," and the like should be construed as advantageous or advantageous over any other aspect or design It does not.

또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or'이기보다는 포함적인 논리합 'inclusive or'를 의미한다. 즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다'라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.Also, the term 'or' implies an inclusive or 'inclusive' rather than an exclusive or 'exclusive'. That is, unless expressly stated otherwise or clear from the context, the expression 'x uses a or b' means any of the natural inclusive permutations.

또한, 본 명세서 및 청구항들에서 사용되는 단수 표현("a" 또는 "an")은, 달리 언급하지 않는 한 또는 단수 형태에 관한 것이라고 문맥으로부터 명확하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석되어야 한다.Also, the phrase "a" or "an ", as used in the specification and claims, unless the context clearly dictates otherwise, or to the singular form, .

또한, 막, 층, 영역, 구성 요청 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 층, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.It will also be understood that when an element such as a film, layer, region, configuration request, etc. is referred to as being "on" or "on" another element, And the like are included.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 또한, 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.While the invention is susceptible to various modifications and alternative forms, specific embodiments thereof are shown by way of example in the drawings and will herein be described in detail. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. Also, similar reference numerals have been used for like elements in describing each drawing.

도 1a 내지 도 1i는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 제조방법을 설명하기 위하여 도시한 것이다.FIGS. 1A to 1I illustrate a method of manufacturing an oxide semiconductor thin film transistor according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)는 기판(110), 게이트 전극(111), 게이트 절연층(112), 소스/드레인 전극(113,114) 및 그물 구조의 산화물 반도체 박막(119)을 포함한다.The oxide semiconductor thin film transistor 100 according to an embodiment of the present invention includes a substrate 110, a gate electrode 111, a gate insulating layer 112, source / drain electrodes 113 and 114, and an oxide semiconductor thin film 119 ).

도 1a 및 1b를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조 방법은 기판(110)을 준비하고, 준비된 기판(110) 상에 게이트 전극(111)을 형성한다.1A and 1B, a method of manufacturing an oxide semiconductor thin film transistor 100 according to an embodiment of the present invention includes preparing a substrate 110 and forming a gate electrode 111 on the prepared substrate 110 .

도 1a 에 도시된 바와 같이 기판(110)은 산화물 반도체 박막 트랜지스터의 여러 구성 요소들을 지지하기 위한 기판으로서, 그 재질을 특별하게 한정하는 것은 아니다. As shown in FIG. 1A, the substrate 110 is a substrate for supporting various components of the oxide semiconductor thin film transistor, and the material thereof is not particularly limited.

예를 들어, 기판(110)은 유리, 폴리이미드계 고분자, 폴리에스터계 고분자, 실리콘계 고분자, 아크릴계 고분자, 폴리올레핀계 고분자 또는 이들의 공중합체로 이루어진 그룹으로부터 선택되는 어느 하나의 물질로 이루어질 수 있다.For example, the substrate 110 may be formed of any one material selected from the group consisting of glass, a polyimide-based polymer, a polyester-based polymer, a silicon-based polymer, an acrylic polymer, a polyolefin-based polymer, or a copolymer thereof.

또한, 실시예에 따라서는 기판(110)은 폴리에스테르(Polyester), 폴리비닐(Polyvinyl), 폴리카보네이트(Polycarbonate), 폴리에틸렌(Polyethylene), 폴리아세테이트(Polyacetate), 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulphone; PES), 폴리아크릴레이트(Polyacrylate; PAR), 폴리에틸렌나프탈레이트(Polyethylenenaphthelate; PEN) 및 폴리에틸렌에테르프탈레이트(Polyethyleneterephehalate; PET)으로 이루어진 그룹으로부터 선택되는 어느 하나의 물질로 구성된 투명한 플렉서블의 물질로 이루어질 수 있다.According to an embodiment, the substrate 110 may be formed of a material selected from the group consisting of a polyester, a polyvinyl, a polycarbonate, a polyethylene, a polyacetate, a polyimide, Made of a transparent material composed of any one material selected from the group consisting of polyethersulphone (PES), polyacrylate (PAR), polyethylene naphthalate (PEN), and polyethylene ether phthalate (PET) .

도 1b 에 도시된 바와 같이 게이트 전극(111)은 기판(110) 상에 형성될 수 있다. The gate electrode 111 may be formed on the substrate 110 as shown in FIG.

예를 들어, 게이트 전극(111)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.For example, the gate electrode 111 may be formed by any one of a vacuum deposition method, a chemical vapor deposition method, a physical vapor deposition method, an atomic layer deposition method, Organic chemical vapor deposition, plasma-enhanced chemical vapor deposition, molecular beam epitaxy, hydride vapor phase epitaxy, sputtering, spin coating, , Dip coating, and zone casting, as described above.

게이트 전극(111)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다. The gate electrode 111 may be formed of any one of Mo, Al, Cr, Au, Ni, Ni, But the present invention is not limited thereto and can be made of various materials.

또한, 실시예에 따라서는 게이트 전극(111)은 p+-Si 물질을 게이트 전극(111)으로 이용할 수도 있다.Also, according to the embodiment, the gate electrode 111 may use the p + -Si material as the gate electrode 111.

도 1c를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조 방법은 게이트 전극(111) 상에 게이트 절연층(Gate Insulator)(112)을 형성한다. Referring to FIG. 1C, a method of fabricating an oxide semiconductor thin film transistor 100 according to an embodiment of the present invention includes forming a gate insulator 112 on a gate electrode 111.

게이트 절연층(112)은 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 형성될 수 있다.The gate insulating layer 112 may be formed by a known method such as vacuum deposition, chemical vapor deposition, physical vapor deposition, atomic layer deposition, Metal Organic Chemical Vapor Deposition, Plasma-Enhanced Chemical Vapor Deposition, Molecular Beam Epitaxy, Hydride Vapor Phase Epitaxy, Sputtering, Spin Coating, Dip Coating, a dip coating method and a zone casting method.

게이트 절연층(112)은 실리콘옥사이드(SiOx), 실리콘나이트라이드(SiNx), 티타늄옥사이드(TiOx), 하프늄옥사이드(HfOx)와 같은 무기물 또는 폴리비닐알코올(PVA), 폴리비닐피롤리돈(PVP), 폴리메틸메타크릴레이트(PMMA)와 같은 유기물일 수 있다.The gate insulating layer 112 may be formed of an inorganic material such as silicon oxide (SiOx), silicon nitride (SiNx), titanium oxide (TiOx), hafnium oxide (HfOx), polyvinyl alcohol (PVA), polyvinylpyrrolidone , Polymethylmethacrylate (PMMA), and the like.

그러나, 게이트 절연층(112)을 구성하는 물질 및 공정 방법은 이에 한정되지 않으며, 공지된 다른 물질 및 다른 방법들이 이용될 수도 있다.However, the materials constituting the gate insulating layer 112 and the method of processing are not limited thereto, and other known materials and other methods may be used.

도 1d를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조 방법은 게이트 절연층(112) 상에 소스 전극(113) 및 드레인 전극(114)이 서로 이격되어 형성된다.1D, a method of manufacturing an oxide semiconductor thin film transistor 100 according to an embodiment of the present invention includes forming a source electrode 113 and a drain electrode 114 on a gate insulating layer 112 .

소스 전극(113) 및 드레인 전극(114)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt) 또는 탄탈(Ta)과 같은 저저항의 도전 물질을 사용할 수 있다. The source electrode 113 and the drain electrode 114 may be formed of one selected from the group consisting of Al, Al alloy, W, Cu, Ni, Cr, Mo, A low resistance conductive material such as titanium (Ti), platinum (Pt), or tantalum (Ta) may be used.

또한, 소스 전극(113) 및 드레인 전극(114)은 인듐 틴 옥사이드(ITO), 인듐 징크옥사이드(IZO) 또는 인듐 틴 징크 옥사이드(ITZO)와 같은 투명한 도전 물질을 사용할 수 있다.The source electrode 113 and the drain electrode 114 may be formed of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO).

실시예에 따라서는 소스 전극(113) 및 드레인 전극(114)은 상기 도전 물질이 두 가지 이상 적층된 다층 구조로 형성될 수도 있다.The source electrode 113 and the drain electrode 114 may be formed in a multi-layered structure in which two or more conductive materials are stacked.

도 1e 및 도 1f를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조 방법은 게이트 전극(111), 게이트 절연층(112), 소스 전극(113) 및 드레인 전극(114)이 형성된 기판(110) 상에 나노구조체가 분산된 용액(115)을 도포한 후 건조시켜 나노구조체 기반 템플릿(116)을 형성한다.1E and 1F, a method of manufacturing an oxide semiconductor thin film transistor 100 according to an embodiment of the present invention includes forming a gate electrode 111, a gate insulating layer 112, a source electrode 113, and a drain electrode The nanostructure-based template 116 is formed by applying a solution 115 in which a nanostructure is dispersed on a substrate 110 on which a nanostructure-based substrate 114 is formed, and drying the applied solution 115.

나노구조체가 분산된 용액(115)의 나노구조체 및 용매의 질량비는 0.1% 내지 80%일 수 있다.The mass ratio of the nanostructure and the solvent of the solution 115 in which the nanostructure is dispersed may be 0.1% to 80%.

상기 나노구조체는 입자 크기가 1nm 내지 1000nm일 수 있으며, SiO2, TiO2, ZrO2, Al2O3, SnO2, Sb2O5, Nb2O3, Y2O3, ZnO, Ag 및 Ni 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다.The nanostructures may be in a particle size of 1nm to 1000nm, SiO 2, TiO 2, ZrO 2, Al 2 O 3, SnO 2, Sb 2 O 5, Nb 2 O 3, Y 2 O 3, ZnO, Ag and Ni, or a combination thereof, but it is not limited thereto and may be made of various materials.

상기 나노구조체가 분산된 용액(115)을 게이트 전극(111), 게이트 절연층(112), 소스 전극(113) 및 드레인 전극(114)이 형성된 기판(110) 상에 도포하는 방법은 당 분야에서 사용하는 방법으로서 그 방법을 특별하게 한정하는 것은 아니나, 스핀코팅(spin coating), 스프레이코팅(spray coating), 잉크젯코팅(inkjet coating), 슬릿코팅(slit coating) 또는 딥코팅(deep coating), 롤-투-롤(Roll-to-Roll) 및 스크린 프린팅(Screen Printing) 등의 방법을 사용할 수 있고, 바람직하게는 스핀코팅(spin coating) 방법을 사용할 수 있다.The method of applying the solution 115 in which the nanostructure is dispersed to the substrate 110 on which the gate electrode 111, the gate insulating layer 112, the source electrode 113 and the drain electrode 114 are formed is known in the art The method of use is not particularly limited. However, the method is not particularly limited, but may be a spin coating method, a spray coating method, an inkjet coating method, a slit coating method or a deep coating method, A roll-to-roll method, and a screen printing method may be used, and a spin coating method may be preferably used.

스핀코팅(spin coating) 방법을 사용하여 나노구조체가 분산된 용액(115)을 게이트 전극(111), 게이트 절연층(112), 소스 전극(113) 및 드레인 전극(114)이 형성된 기판(110) 상에 도포할 경우, 100rpm 내지 20,000rpm의 속도로 수행될 수 있다. A solution 115 in which a nanostructure is dispersed is formed on a substrate 110 on which a gate electrode 111, a gate insulating layer 112, a source electrode 113, and a drain electrode 114 are formed using a spin coating method. , It can be carried out at a speed of 100 rpm to 20,000 rpm.

도 1f 에 도시된 바와 같이 나노구조체 기반 템플릿(116)은 게이트 전극(111), 게이트 절연층(112), 소스 전극(113) 및 드레인 전극(114)이 형성된 기판(110) 상에 나노구조체가 분산된 용액(115)을 도포한 후 자연 건조시켜 섬(island) 형태로 랜덤(Random)하게 형성될 수 있다. 1F, the nanostructure-based template 116 includes a substrate 110 on which a gate electrode 111, a gate insulating layer 112, a source electrode 113, and a drain electrode 114 are formed. The dispersion 115 may be applied and then dried naturally to form an island shape at random.

상기 나노구조체가 분산된 용액의 자연 건조는 0℃ 내지 500℃의 범위에서 1분 내지 60분 동안 수행될 수 있다.Natural drying of the solution in which the nanostructure is dispersed can be performed at a temperature in the range of 0 ° C to 500 ° C for 1 minute to 60 minutes.

도 1g를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조 방법은 나노구조체 기반 템플릿(116)상에 섀도우 마스크(118)를 이용하여 산화물 반도체 물질(117)을 증착한다.Referring to FIG. 1G, a method for fabricating an oxide semiconductor thin film transistor 100 according to an embodiment of the present invention includes depositing an oxide semiconductor material 117 using a shadow mask 118 on a template 116 based on a nanostructure, do.

산화물 반도체 물질(117)은 그물 구조의 산화물 반도체 박막(119)의 형성을 위한 것으로서, InGaZnO, ZnO, ZrInZnO, InZnO, AlInZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5 또는 TiSrO3 중 어느 하나 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않고, 다양한 물질로 이루어질 수 있다.Oxide semiconductor material (117) provide for the formation of the oxide semiconductor layer 119 of the network structure, InGaZnO, ZnO, ZrInZnO, InZnO , AlInZnO, ZnO, InGaZnO 4, ZnInO, ZnSnO, In 2 O 3, Ga 2 O 3 , HfInZnO, GaInZnO, HfO 2, SnO 2, WO 3, TiO 2, Ta 2 O 5, In 2 O 3 SnO 2, MgZnO, ZnSnO 3, ZnSnO 4, CdZnO, CuAlO 2, CuGaO 2, Nb 2 O 5 , or It TiSrO is formed of 3 any one or a combination of, but not limited to this, may be made from a variety of materials.

산화물 반도체 물질(117)은 나노구조체 기반 템플릿(116) 상에 섀도우 마스크(118)를 이용하여 진공 증착법 (vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 원자층 증착법(atomic layer deposition), 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(Molecular Beam Epitaxy), 수소화물 기상성장법(Hydride Vapor Phase Epitaxy), 스퍼터링(Sputtering), 스핀 코팅(spin coating), 딥 코팅(dip coating) 및 존 캐스팅(zone casting) 중 적어도 하나의 방법을 이용하여 증착될 수 있다.The oxide semiconductor material 117 may be formed on the nanostructure-based template 116 using a shadow mask 118 by a vacuum deposition method, a chemical vapor deposition method, a physical vapor deposition method, A metal organic chemical vapor deposition method, a plasma enhanced chemical vapor deposition method, a molecular beam epitaxy method, a hydride vapor phase method, The metal layer may be deposited using at least one of the following methods: spin coating, spin coating, dip coating, and zone casting.

도 1h를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조 방법은 나노구조체 기반 템플릿(116)을 제거한다.Referring to FIG. 1 H, a method of fabricating an oxide semiconductor thin film transistor 100 according to an embodiment of the present invention removes a template 116 based on a nanostructure.

도 1h에 도시된 바와 같이, 산화물 반도체 박막(117)이 증착된 나노구조체 기반 템플릿(116)은 게이트 전극(111), 게이트 절연층(112), 소스 전극(113) 및 드레인 전극(114)이 형성된 기판(110)으로부터 제거될 수 있다.1H, the nanostructure-based template 116 on which the oxide semiconductor thin film 117 is deposited includes a gate electrode 111, a gate insulating layer 112, a source electrode 113, and a drain electrode 114 Can be removed from the formed substrate 110.

상기 나노구조체 기반 템플릿을 제거하는 방법으로는 리프트 오프(lift off), 초음파 처리(ultrasonication), 습식 식각(wet etch) 및 건식 식각(dry etch) 중 적어도 하나의 방법을 이용하여 제거될 수 있으나, 이에 제한되지 않고 다양한 방법을 이용하여 제거될 수 있다.The nanostructure-based template may be removed using at least one of lift off, ultrasonication, wet etch, and dry etch. However, But can be removed using various methods without being limited thereto.

도 1e 내지 도 1f에 도시된, 게이트 전극(111), 게이트 절연층(112), 소스 전극(113) 및 드레인 전극(114)이 형성된 기판(110) 상에 나노구조체가 분산된 용액(115)을 도포한 후 건조 시켜 형성된 나노구조체 기반 템플릿(116) 상에 산화물 반도체 물질(117)을 증착한 후 상기 나노구조체 기반 템플릿을 제거하는 공정은 적어도 1회 이상 반복할 수 있다.A solution 115 in which a nanostructure is dispersed is formed on a substrate 110 on which a gate electrode 111, a gate insulating layer 112, a source electrode 113 and a drain electrode 114 are formed as shown in FIGS. 1E to 1F. And then removing the nanostructure-based template after depositing the oxide semiconductor material 117 on the nanostructure-based template 116 formed by applying the nanostructure-based template 117 on the nanostructure-based template 116 may be repeated at least once.

도 1i를 참조하면, 본 발명의 일 실시예에 따른 산화물 반도체 박막 트랜지스터(100)의 제조 방법에서 그물 구조의 산화물 반도체 박막(119)은 열처리를 통하여 활성화 한다.Referring to FIG. 1I, in the method for fabricating the oxide semiconductor thin film transistor 100 according to an embodiment of the present invention, the oxide semiconductor thin film 119 having a net structure is activated through heat treatment.

구체적으로, 도 1i에 도시된 바와 같이 나노구조체 기반 템플릿(116)이 제거된 산화물 반도체 박막(119)은 그물 구조로 형성되고, 열처리를 통하여 활성화된다.Specifically, as shown in FIG. 1I, the oxide semiconductor thin film 119 from which the nanostructure-based template 116 is removed is formed in a net structure and is activated through heat treatment.

상기 열처리는 50℃ 내지 500℃의 범위의 온도에서 1분 내지 6시간 동안 수행될 수 있다.The heat treatment may be performed at a temperature ranging from 50 ° C to 500 ° C for 1 minute to 6 hours.

이하에서는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 특성을 설명하기로 한다.Hereinafter, characteristics of an oxide semiconductor thin film transistor according to an embodiment of the present invention will be described.

(실시예) (Example)

(기판 및 게이트 전극의 준비)(Preparation of Substrate and Gate Electrode)

P-type 실리콘(heavily boron doped Si) 기판 상에 알루미늄(Al) 등과 같은 금속 물질을 증착 및 패터닝 하여 게이트 전극을 형성하였다. A gate electrode is formed by depositing and patterning a metal material such as aluminum (Al) on a P-type silicon (heavily boron doped Si) substrate.

(게이트 절연층 및 소스/드레인 전극의 준비)(Preparation of gate insulating layer and source / drain electrode)

게이트 전극이 형성된 기판 상에 열산화(thermal oxidation) 방법을 이용하여 게이트 절연층으로서 SiO2을 형성하여 SiO2/p+-Si 기판을 준비하였다. A SiO 2 / p + -Si substrate was prepared by forming SiO 2 as a gate insulating layer on a substrate having a gate electrode formed thereon by a thermal oxidation method.

이후, SiO2/p+-Si 기판의 표면에 형성되어 있을 수 있는 유기물 또는 불순물을 제거하기 위하여 아세톤, 메탄올, 초순수(DI water)의 순서로 초음파 세척기를 이용하여 각각 10분 동안 세척을 실시한 후 N2 기체를 이용하여 남아있는 액체를 제거하였다.Then, in order to remove organic substances or impurities which may be formed on the surface of the SiO 2 / p + -Si substrate, the substrate was washed with acetone, methanol, and DI water in the order of an ultrasonic washing machine for 10 minutes each N 2 gas was used to remove the remaining liquid.

전술한 바와 같이 게이트 전극 및 게이트 절연층이 형성된 기판 상에 섀도우 마스크(shadow mask) 및 RF 마그네트론 스퍼터링(RF Magnetron Sputtering)을 이용하여 소스/드레인 전극으로 이용할 ITO(Indium Tin Oxide)를 200nm의 두께로 증착하였다. As described above, ITO (Indium Tin Oxide) used as a source / drain electrode was formed to a thickness of 200 nm on a substrate having a gate electrode and a gate insulating layer formed thereon by using a shadow mask and RF magnetron sputtering Respectively.

이후, 표면에 다량의 OH-기들을 발생시켜 친수성의 표면을 형성하여 용액의 젖힘성 증가를 위해 Deep UV 램프 (파장 185nm, 254nm)를 이용하여 15분간 표면처리를 실시하였다.Subsequently, a large amount of OH - groups were generated on the surface to form a hydrophilic surface, and surface treatment was performed for 15 minutes using a Deep UV lamp (wavelength: 185 nm, 254 nm) for increasing the wettability of the solution.

(나노구조체 기반 템플릿의 형성)(Formation of template based on nanostructure)

게이트 전극, 게이트 절연층 및 소스/드레인 전극이 형성된 기판 상에 스핀코팅(Spin coating)을 이용하여 나노구조체 용액을 도포하였다. 나노구조체 용액은 12nm 크기의 SiO2 나노파티클이 30%의 함량으로 분산된 형태인 콜로이달 실리카(LUDOX社의 HS-30)를 이용하였다.The nanostructure solution was applied on a substrate having a gate electrode, a gate insulating layer, and a source / drain electrode formed thereon by spin coating. In the nanostructure solution, colloidal silica (HS-30, manufactured by LUDOX), which is a dispersion of 12 nm-sized SiO 2 nanoparticles in an amount of 30%, was used.

스핀코팅은 1000rpm부터 2000rpm 간격으로 7000rpm까지 총 4개의 스플릿으로 진행하였으며, 코팅 시간은 30초로 동일하게 유지하였다. The spin coating was carried out in four splits in total from 1000 rpm to 2000 rpm at 7000 rpm, and the coating time was kept equal to 30 seconds.

이후, 상온에서 약 10분간 건조시켜, 섬(island) 형태의 나노구조체 기반 템플릿을 형성하였다.Thereafter, the substrate was dried at room temperature for about 10 minutes to form an island-shaped nanostructure-based template.

(나노구조체 기반 템플릿의 제거)(Removal of template based on nanostructure)

나노구조체 기반 템플릿이 형성된 기판상에 섀도우 마스크(Shadow mask) 및 RF 마그네트론 스퍼터링(RF Magnetron Sputtering)을 이용하여 IGZO(Indium-Gallium-Zinc-Oxide)를 40nm의 두께로 증착한 후, DI water 상에서 초음파 처리(ultrasonication)를 통하여 나노구조체 기반 템플릿을 제거하였다.IGZO (Indium-Gallium-Zinc-Oxide) was deposited to a thickness of 40 nm using a shadow mask and RF magnetron sputtering on a substrate on which a nanostructure-based template was formed, The template was removed by ultrasonication.

나노구조체 기반 템플릿의 제거 후 300℃의 온도하에 1시간동안의 열처리를 통하여 그물 구조의 산화물 반도체 박막을 활성화시켜 산화물 반도체 박막 트랜지스터를 완성하였다.After removing the template based on the nanostructure, the oxide semiconductor thin film of the net structure was activated by heat treatment at 300 ° C. for 1 hour to complete the oxide semiconductor thin film transistor.

도 2a 및 도 2b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서 나노구조체 용액을 도포한 후 건조시킨 나노구조체 기반 템플릿과, 나노구조체 기반 템플릿을 제거한 후 형성된 그물 구조의 산화물 반도체 박막을 도시한 주사전자현미경 이미지이다.FIGS. 2A and 2B illustrate a nanostructure-based template formed by applying and drying a solution of a nanostructure in an oxide semiconductor thin film transistor according to an embodiment of the present invention, and an oxide semiconductor thin film having a net structure formed by removing a template based on a nanostructure It is a scanning electron microscope image.

도 2a를 참조하면, 게이트 전극, 게이트 절연층 및 소스/드레인 전극이 형성된 기판 상에 스핀코팅 방법을 이용하여 7000rpm의 속도로 나노구조체 용액을 도포한 후 건조시켜 형성된 나노구조체 기반 템플릿을 나타낸 것이다.Referring to FIG. 2A, a nanostructure-based template formed by applying a nanostructure solution at a speed of 7000 rpm on a substrate having a gate electrode, a gate insulating layer, and a source / drain electrode formed thereon by a spin coating method followed by drying.

별도의 건조 공정을 거치지 않고 상온에서 10분동안 자연 건조 시킨 경우 섬(island) 형태의 나노구조체 기반 템플릿이 형성되는 것을 확인할 수 있다.When dried naturally at room temperature for 10 minutes without a separate drying step, it can be seen that an island-shaped nanostructure-based template is formed.

도 2b를 참조하면, 형성된 나노구조체 기반 템플릿을 초순수(DI water) 상에서 초음파 처리를 통해 제거하는 리프트 오프(lift off) 공정을 진행하여 형성된 그물 구조의 산화물 반도체 박막(IGZO)를 도시한 것으로, 포토리소그래피 혹은 레이저 프린팅과 같은 복잡한 공정 없이 간단한 공정을 통하여 나노구조체 기반 템플릿이 제거된 그물 구조의 산화물 반도체 박막이 형성되는 것을 확인할 수 있다.Referring to FIG. 2B, there is shown an oxide semiconductor thin film (IGZO) having a net structure formed by performing a lift-off process for removing a formed nanostructure-based template through ultrasound treatment on DI water, It can be confirmed that an oxide semiconductor thin film having a net structure in which a template based on a nanostructure is removed is formed through a simple process without complicated processes such as lithography or laser printing.

도 3a 내지 도 3e는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서 나노구조체 용액을 상이한 회전 속도로 도포하였을 때 형성된 그물 구조의 산화물 반도체 박막 트랜지스터의 광학현미경 이미지(Optical Microscope) 및 전기적(전압-전류) 특성을 도시한 그래프이다.FIGS. 3A to 3E illustrate optical microscope images and electrical (voltage-current) images of an oxide semiconductor thin film transistor having a net structure formed when a nanostructure solution is applied at different rotational speeds in an oxide semiconductor thin film transistor according to an embodiment of the present invention. Current) characteristics.

도 3a 내지 도 3d의 광학현미경 이미지는 회전속도가 각각 1000rpm, 3000rpm, 5000rpm 및 7000rpm 일 경우의 이미지로서, 나노구조체 용액의 도포시 회전 속도가 빠를 수록 산화물 반도체 박막의 그물 구조 간의 간격이 좁아지고, 그물 구조의 선폭도 좁아지는 것을 확인할 수 있다. The optical microscope images of FIGS. 3A to 3D show images at rotational speeds of 1000 rpm, 3000 rpm, 5000 rpm, and 7000 rpm, respectively. As the rotational speed of the solution of the nanostructure increases, the gap between the net structures of the oxide semiconductor thin films becomes narrower, And the line width of the net structure is also narrowed.

도 3e를 참조하면, 산화물 반도체 박막 트랜지스터의 게이트 전극 전압에 따른 S/D 전류량의 전기적 특성을 비교하여 나타내는 그래프로서, 가로축은 게이트 전압(VG)을 나타내고, 세로축은 드레인 전류(ID)를 나타낸다.Referring to FIG. 3E, there is shown a graph comparing the electrical characteristics of the S / D current amount according to the gate electrode voltage of the oxide semiconductor thin film transistor, wherein the horizontal axis represents the gate voltage V G and the vertical axis represents the drain current I D .

도 3e에 도시된 바와 같이 회전 속도가 빨라질수록 산화물 반도체 박막 트랜지스터의 문턱 전압이 낮아져 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성이 개선되는 것을 알 수 있다.As shown in FIG. 3E, as the rotational speed increases, the threshold voltage of the oxide semiconductor thin film transistor is lowered, so that the electrical characteristics of the oxide semiconductor thin film transistor according to the embodiment of the present invention are improved.

도 4a 내지 도 4d는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서 나노구조체 기반 템플릿의 형성, 산화물 반도체 물질의 증착 및 나노구조체 기반 템플릿의 제거 공정의 반복 횟수에 따른 그물 구조의 산화물 반도체 박막 트랜지스터의 광학현미경 이미지(Optical Microscope) 및 전기적(전압-전류) 특성을 도시한 그래프이다.4A to 4D are cross-sectional views illustrating an oxide semiconductor thin film transistor according to an embodiment of the present invention. Referring to FIGS. 4A to 4D, (Optical microscope) and electrical (voltage-current) characteristics of the optical microscope.

도 4a 내지 도 4c를 참조하면, 각각 1회, 2회 및 3회 반복한 경우의 광학 이미지로서, 나노 구조체 기반 템플릿의 형성, 산화물 반도체 물질의 증착 및 나노구조체 기반 템플릿의 제거 공정을 1회 이상 반복하였을 경우, 그물 구조가 다층으로 형성되어, 그물 구조 간의 간격이 좁아지고, 그물 구조의 밀도가 높아짐을 확인할 수 있다. Referring to FIGS. 4A to 4C, an optical image obtained by repeating the once, twice, and three times, respectively, includes forming a template based on a nanostructure, depositing an oxide semiconductor material, and removing a template based on a nanostructure When repeated, it is confirmed that the net structure is formed in multiple layers, the interval between the net structures is narrowed, and the density of the net structure is increased.

도 4d를 참조하면, 나노구조체 기반 템플릿의 형성, 산화물 반도체 물질의 증착 및 나노구조체 기반 템플릿의 제거 공정을 1회 이상 반복하였을 때의 전기적 특성을 살펴보면, 공정의 반복 횟수가 많아질수록 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터의 전기적 특성이 개선된다.Referring to FIG. 4D, the electrical characteristics of forming a template based on a nanostructure, depositing an oxide semiconductor material, and removing a template based on a nanostructure are repeated at least once. As the number of repetition of the process increases, The electrical characteristics of the oxide semiconductor thin film transistor according to the embodiment are improved.

또한, 특히 상기 공정을 3회 반복하였을 경우에 게이트 전압이 증가됨에 따라 소스-드레인의 전류값이 커짐을 알 수 있다.In addition, it can be seen that the current value of the source-drain becomes larger as the gate voltage is increased especially when the above process is repeated three times.

도 5a 및 도 5b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터에서, 필름 형태의 IGZO 박막 트랜지스터 및 그물 구조의 IGZO 박막 트랜지스터를 포도당 센서에 응용한 경우의 포도당 농도별 전기적 특성을 도시한 그래프이다. FIGS. 5A and 5B are graphs showing electrical characteristics of an oxide semiconductor thin film transistor according to an embodiment of the present invention, when the film type IGZO thin film transistor and the IGZO thin film transistor having a net structure are applied to a glucose sensor .

도 5a 및 도 5b를 참조하면, 종래의 필름 형태의 IGZO 박막 트랜지스터는 100㎛의 농도를 가진 포도당 용액의 검출이 불가능하였으나, 실시예에 따른 그물 구조의 IGZO 박막 트랜지스터는 100㎛ 보다 낮은 농도인 100nm의 농도를 가진 포도당 용액의 검출도 가능함을 알 수 있다. 5A and 5B, it was impossible to detect a glucose solution having a concentration of 100 mu m in a conventional film-type IGZO thin film transistor. However, the IGZO thin film transistor having a net structure according to an embodiment has a thickness of 100 nm The concentration of glucose in the solution can be detected.

따라서, 그물 구조의 IGZO 박막 트랜지스터는 종래의 필름 형태의 IGZO 박막 트랜지스터 보다 민감도 특성이 향상되었음을 알 수 있다.Accordingly, it can be seen that the IGZO thin film transistor having a net structure has improved sensitivity characteristics compared to a conventional film type IGZO thin film transistor.

도 6a 및 도 6b는 본 발명의 실시예에 따른 산화물 반도체 박막 트랜지스터를 플렉서블 기판상에 형성하여 벤딩 테스트(Bending test)를 진행하는 모습 및 벤딩 테스트시 벤딩 반경(Bending radius)을 각각 10R, 20R 및 30R로 조건을 달리하여 측정한 산화물 반도체 박막 트랜지스터의 드레인 전류-게이트 전압 특성을 나타낸 그래프이다.FIGS. 6A and 6B are views showing a process in which a bending test is performed by forming an oxide semiconductor thin film transistor on a flexible substrate according to an embodiment of the present invention, and a bending radius is 10R, 20R, 30R of the oxide semiconductor thin film transistor according to the present invention.

도 6a를 참조하면, 플렉서블 기판상에 형성된 산화물 반도체 박막 트랜지스터를 벤딩 반경을 달리하여 스트레스를 가했을 때의 모습을 나타낸 것이다.Referring to FIG. 6A, the oxide semiconductor thin film transistor formed on a flexible substrate is stressed with different bending radii.

도 6b를 참조하면, 벤딩 반경을 30R로 하여 스트레스를 가했을 때, 그렇지 않은 경우(Pristine)와 대비하여 장치의 전기적 특성이 거의 변하지 않음을 알 수 있다. 따라서, 그물 구조의 산화물 반도체 박막 트랜지스터의 신뢰성이 향상되었음을 알 수 있다.Referring to FIG. 6B, when the stress is applied to the bending radius of 30R, it can be seen that the electrical characteristics of the device are almost unchanged as compared with the case without the pristine. Therefore, it can be seen that the reliability of the oxide semiconductor thin film transistor having a net structure is improved.

이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. This is possible.

그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited to the described embodiments, but should be determined by the equivalents of the claims, as well as the claims.

100 : 산화물 반도체 박막 트랜지스터
110 : 기판
111 : 게이트 전극
112 : 게이트 절연층
113 : 소스 전극
114 : 드레인 전극100: oxide semiconductor thin film transistor
110: substrate
111: gate electrode
112: gate insulating layer
113: source electrode
114: drain electrode

Claims (9)

기판 상에 형성된 게이트 전극;
상기 게이트 전극 상에 형성된 게이트 절연층;
상기 게이트 절연층 상에 형성되고, 서로 이격되는 소스/드레인 전극; 및
상기 소스/드레인 전극 상에 형성되는 그물 구조의 산화물 반도체 박막
을 포함하고,
상기 그물 구조의 산화물 반도체 박막은 상기 게이트 전극, 상기 게이트 절연층 및 상기 소스/드레인 전극이 형성된 상기 기판 상에 나노구조체가 분산된 용액을 도포한 후 건조 시켜 형성된 나노구조체 기반 템플릿 상에 산화물 반도체 물질을 증착한 후 상기 나노구조체 기반 템플릿을 제거하여 형성되며,
상기 그물 구조의 산화물 반도체 박막은 열처리(annealing)를 통하여 활성화되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
A gate electrode formed on the substrate;
A gate insulating layer formed on the gate electrode;
Source / drain electrodes formed on the gate insulating layer and spaced apart from each other; And
The oxide semiconductor thin film having a net structure formed on the source / drain electrode
/ RTI >
The oxide semiconductor thin film having the net structure may be formed by applying a solution in which a nanostructure is dispersed on a substrate on which the gate electrode, the gate insulating layer, and the source / drain electrode are formed, and drying the coated oxide semiconductor thin film, And then removing the nanostructure-based template,
Wherein the oxide semiconductor thin film having the net structure is activated through annealing.
제1항에 있어서,
상기 그물 구조의 산화물 반도체 박막은
상기 게이트 전극, 상기 게이트 절연층 및 상기 소스/드레인 전극이 형성된 상기 기판 상에 상기 나노구조체가 분산된 용액을 도포한 후 건조 시켜 형성된 나노구조체 기반 템플릿 상에 산화물 반도체 물질을 증착한 후 상기 나노구조체 기반 템플릿을 제거하는 공정이 적어도 1회 이상 반복되어 형성되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
The method according to claim 1,
The oxide semiconductor thin film having the net structure
A method in which an oxide semiconductor material is deposited on a nanostructure-based template formed by applying a solution in which the nanostructure is dispersed on a substrate on which the gate electrode, the gate insulating layer, and the source / drain electrode are formed, Based template is repeatedly formed at least one time.
제1항에 있어서,
상기 나노구조체가 분산된 용액의 나노구조체 및 용매의 질량비는 0.1% 내지 80%인 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
The method according to claim 1,
Wherein the mass ratio of the nanostructure and the solvent of the solution in which the nanostructure is dispersed is 0.1% to 80%.
제1항에 있어서,
상기 나노구조체 기반 템플릿은
상기 게이트 전극, 상기 게이트 절연층 및 상기 소스/드레인 전극이 형성된 상기 기판 상에 나노구조체가 분산된 용액을 도포한 후 자연 건조시켜 형성되며, 상기 자연 건조는 0℃ 내지 500℃의 범위에서 수행되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
The method according to claim 1,
The nanostructure-based template
A nano structure dispersed solution is coated on the substrate on which the gate electrode, the gate insulating layer, and the source / drain electrode are formed, and then naturally dried. The naturally dried layer is formed in a temperature range of 0 ° C to 500 ° C Wherein the oxide semiconductor thin film transistor is a silicon oxide thin film transistor.
제4항에 있어서,
상기 나노구조체가 분산된 용액의 자연 건조는 1분 내지 60분 동안 수행되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
5. The method of claim 4,
Wherein the nano-structure-dispersed solution is naturally dried for 1 minute to 60 minutes.
제1항에 있어서,
상기 열처리는 50℃ 내지 500℃의 범위에서 수행되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
The method according to claim 1,
Wherein the heat treatment is performed at a temperature ranging from 50 ° C to 500 ° C.
제1항에 있어서,
상기 열처리는 1분 내지 6시간 동안 수행되는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
The method according to claim 1,
Wherein the annealing is performed for 1 minute to 6 hours.
제1항에 있어서,
상기 산화물 반도체 물질은 InGaZnO, ZnO, ZrInZnO, InZnO, AlInZnO, ZnO, InGaZnO4, ZnInO, ZnSnO, In2O3, Ga2O3, HfInZnO, GaInZnO, HfO2, SnO2, WO3, TiO2, Ta2O5, In2O3SnO2, MgZnO, ZnSnO3, ZnSnO4, CdZnO, CuAlO2, CuGaO2, Nb2O5 또는 TiSrO3 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 산화물 반도체 박막 트랜지스터.
The method according to claim 1,
The oxide semiconductor material is InGaZnO, ZnO, ZrInZnO, InZnO, AlInZnO, ZnO, InGaZnO 4, ZnInO, ZnSnO, In 2 O 3, Ga 2 O 3, HfInZnO, GaInZnO, HfO 2, SnO 2, WO 3, TiO 2, Wherein the oxide semiconductor thin film transistor comprises at least one of Ta 2 O 5 , In 2 O 3 SnO 2 , MgZnO, ZnSnO 3 , ZnSnO 4 , CdZnO, CuAlO 2 , CuGaO 2 , Nb 2 O 5, or TiSrO 3 . .
기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상에 서로 이격되는 소스/드레인 전극을 형성하는 단계;
상기 게이트 전극, 상기 게이트 절연층 및 상기 소스/드레인 전극이 형성된 상기 기판 상에 나노구조체가 분산된 용액을 도포 및 건조시켜 나노구조체 기반 템플릿을 형성하는 단계;
상기 형성된 나노구조체 기반 템플릿 상에 산화물 반도체 물질을 증착한 후 상기 나노구조체 기반 템플릿을 제거하여 그물 구조의 산화물 반도체 박막을 형성하는 단계; 및
열처리(annealing)를 통하여 상기 그물 구조의 산화물 반도체 박막을 활성화하는 단계
를 포함하는 산화물 반도체 박막 트랜지스터의 제조 방법.


Forming a gate electrode on the substrate;
Forming a gate insulating layer on the gate electrode;
Forming source / drain electrodes spaced apart from each other on the gate insulating layer;
Forming a nanostructure-based template by applying and drying a solution in which a nanostructure is dispersed on the substrate on which the gate electrode, the gate insulating layer, and the source / drain electrode are formed;
Depositing an oxide semiconductor material on the formed nanostructure-based template, and removing the nanostructure-based template to form an oxide semiconductor thin film having a net structure; And
A step of activating the oxide semiconductor thin film having the net structure through annealing
Wherein the oxide semiconductor thin film transistor is formed on the substrate.


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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100977189B1 (en) * 2008-03-14 2010-08-23 한국과학기술연구원 Polycrystalline Metal Oxide Nanobelt Network Based Field Effect Transistor and Fabrication Method of the same
KR20120037882A (en) * 2010-10-07 2012-04-20 포항공과대학교 산학협력단 Method for formation of micro- and nano-scale patterns and method for producing micro- and nano-scale channel transistor, and micro- and nano-scale channel light emitting transistor using the same
KR101328427B1 (en) * 2012-05-24 2013-11-14 전자부품연구원 Complex conductive thin film using metal nano wire and cnt, method of manufacturing thereof
KR101766828B1 (en) 2015-04-28 2017-08-09 고려대학교 산학협력단 Method for forming metal mesh and semiconductor device having the metal mesh

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100977189B1 (en) * 2008-03-14 2010-08-23 한국과학기술연구원 Polycrystalline Metal Oxide Nanobelt Network Based Field Effect Transistor and Fabrication Method of the same
KR20120037882A (en) * 2010-10-07 2012-04-20 포항공과대학교 산학협력단 Method for formation of micro- and nano-scale patterns and method for producing micro- and nano-scale channel transistor, and micro- and nano-scale channel light emitting transistor using the same
KR101328427B1 (en) * 2012-05-24 2013-11-14 전자부품연구원 Complex conductive thin film using metal nano wire and cnt, method of manufacturing thereof
KR101766828B1 (en) 2015-04-28 2017-08-09 고려대학교 산학협력단 Method for forming metal mesh and semiconductor device having the metal mesh

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
K.D.M. Rao,"A cracked polymer templated metal network as a transparent conducting electrode for ITO-free organic solar cells" (2014.07.07)
S Kiruthika, "Metal wire network based transparent conducting electrodes fabricated using interconnected crackled layer as template" (2014.04.03)
Young D Suh, "Random nanocrack assisted metal nanowire bundled network fabrication for a highly flexible and transparent conductor" (2016.04.06)

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