KR20190082609A - Electrode adaptive thin film transistor logic circuits and method for fabricating the same - Google Patents

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Abstract

The present invention relates to an electrode-variable thin film transistor logic circuit and a manufacturing method thereof. According to the present invention, the electrode-variable thin film transistor logic circuit comprises: a depletion transistor including a channel layer formed on a substrate and first source and first drain electrodes formed on the channel layer; an enhancement transistor including a channel layer formed on a substrate and second source and drain electrodes formed on the channel layer; and a wiring part electrically connecting the electrodes. The first source and first drain electrodes are made of a first electrode material, and the second source and drain electrodes are made of a second electrode material with a higher threshold voltage than the threshold voltage of the first electrode material. Accordingly, both the depletion and enhancement transistors are used, and the source and drain electrodes of different transistors are made of different materials with a different threshold voltage, thereby realizing a logic circuit with increased operation speed.

Description

전극가변 박막 트랜지스터 논리회로 및 그 제조방법{ELECTRODE ADAPTIVE THIN FILM TRANSISTOR LOGIC CIRCUITS AND METHOD FOR FABRICATING THE SAME}FIELD OF THE INVENTION [0001] The present invention relates to an electrode variable thin film transistor logic circuit,

본 발명은 전극가변 박막 트랜지스터 논리회로 및 그 제조방법에 관한 것으로, 더욱 상세하게는 서로 다른 전극 회로를 사용하여 논리회로를 형성하는 전극가변 박막 트랜지스터 논리회로 및 그 제조방법에 관한 것이다.The present invention relates to an electrode variable thin film transistor logic circuit and a method of manufacturing the same, and more particularly, to an electrode variable thin film transistor logic circuit using different electrode circuits to form a logic circuit and a manufacturing method thereof.

트랜지스터의 동작 모드는 공핍형(depletion mode)과 증식형(enhancement mode)으로 분류될 수 있다. 게이트 전압을 인가하지 않은 상태에서도 채널이 열려 있어 전류가 흐르게 되는 트랜지스터를 공핍형 트랜지스터라고 하고, 게이트 전압을 인가하지 않으면 채널이 닫혀 있어 전류가 흐르지 않는 트랜지스터를 증식형 트랜지스터라 한다.The operation mode of the transistor can be classified into a depletion mode and an enhancement mode. A transistor in which a channel is opened even when a gate voltage is not applied and a current flows is referred to as a depletion type transistor and a transistor in which a channel is closed and no current flows when a gate voltage is not applied is referred to as a proliferation type transistor.

공핍형 트랜지스터로만 구성된 논리회로의 경우, 누설전류가 크고, 올바른 논리회로의 동작이 어려우므로 논리회로 구현에 한계가 있다.In the case of a logic circuit composed only of a depletion type transistor, leakage current is large, and the operation of a proper logic circuit is difficult, so that implementation of a logic circuit is limited.

예를 들어, 정상적인 인버터 논리회로의 동작은 입력전압이 로지컬 0일때 출력전압이 로지컬 1이 되어야 한다. 그렇지 않은 경우, 추가적인 장치가 레벨 쉬프팅 엘리먼트(level shifting element)를 장착하여 동작 전압을 조절해야 한다.For example, the normal operation of an inverter logic circuit requires that the output voltage be a logic one when the input voltage is a logic zero. Otherwise, an additional device must be equipped with a level shifting element to regulate the operating voltage.

이 경우, 추가 장치로 인한 회로의 복잡성과 전력소모의 증가를 가져오게 되고, 증식형 트랜지스터만으로 구성된 인버터 회로의 경우 낮은 인버터 게인(Gain) 및 저조한 스윙(Swing) 특성을 가지므로 고성능 논리회로 구현에 한계점을 갖는다. In this case, the complexity of the circuit and the power consumption are increased due to the additional device. In the case of the inverter circuit composed only of the proliferation type transistor, low inverter gain and low swing characteristics are realized. It has a limit.

따라서, 공핍형 트랜지스터와 증식형 트랜지스터를 함께 사용하여 고성능 논리회로를 구현하는 방법이 필요하다.Therefore, a method of implementing a high-performance logic circuit by using a depletion type transistor and a proliferation type transistor together is needed.

등록특허 제10-1445478호, 발명의 명칭: 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터Patent No. 10-1445478, entitled " Thin film transistor using a silicon-zinc oxide tin thin film "

본 발명은 비정질 실리콘 산화아연주석 박막을 채널층으로 사용하는 전극가변 박막 트랜지스터 논리회로 및 그 제조방법을 제공하는 데 그 목적이 있다.It is an object of the present invention to provide an electrode-variable thin film transistor logic circuit using a thin amorphous silicon oxide tin oxide thin film as a channel layer and a method of manufacturing the same.

상기의 목적을 달성하기 위해 본 발명의 일 실시예에 따른 전극가변 박막 트랜지스터 논리회로는 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제1 소스 전극과 제1 드레인 전극을 포함하는 공핍형 트랜지스터, 상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 증가형 트랜지스터, 및 상기 전극들을 전기적으로 연결하는 배선부를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성될 수 있다. According to an aspect of the present invention, there is provided an electrode variable thin film transistor logic circuit including a channel layer formed on a substrate, a depletion type transistor including a first source electrode and a first drain electrode formed on the channel layer, A channel layer formed on the substrate, an enhancement transistor including a second source electrode and a second drain electrode formed on the channel layer, and a wiring portion electrically connecting the electrodes, The first drain electrode may be formed of a first electrode material, and the second source electrode and the second drain electrode may be formed of a second electrode material having a relatively larger threshold voltage than the first electrode material.

여기서, 채널층은 비정질 X-Y-ZnO 박막으로 형성되고, 상기 X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 X 및 상기 Y는 0.01wt% 내지 30wt%의 함량으로 포함될 수 있다. Here, the channel layer is formed of an amorphous XY-ZnO thin film, and X is at least one of gallium (Ga), zirconium (Zr), hafnium (Hf), silicon (Si), titanium (Ti), aluminum (Al) And Y is at least one of indium (In) and tin (Sn), or a combination thereof, and X and Y are 0.01 wt% to 30 wt% %. ≪ / RTI >

또한, 비정질 X-Y-ZnO 박막은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성될 수 있다.In addition, the amorphous XY-ZnO thin film may be formed of any of Al, Ga, Hf, Zr, Li, K, Ti, (Nb) may be further included.

또한, 공핍형 트랜지스터는 상기 기판과 상기 채널층 사이에 제1 게이트 전극과 게이트 절연막을 더 포함하고, 상기 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제2 게이트 전극과 게이트 절연막을 더 포함하여 구성될 수 있다. Further, the depletion type transistor further includes a first gate electrode and a gate insulating film between the substrate and the channel layer, and the enhancement transistor further includes a second gate electrode and a gate insulating film between the substrate and the channel layer Lt; / RTI >

또한, 배선부는 상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 연결하여, 인버터 논리회로로 형성할 수 있다. The wiring portion may be formed by an inverter logic circuit by connecting the first source electrode and the first gate electrode to the output terminal and connecting the first source electrode and the second drain electrode.

또한 본 발명의 다른 실시예에 따른 전극가변 박막 트랜지스터 논리회로는 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제1 소스 전극과 제1 드레인 전극을 포함하는 공핍형 트랜지스터, 상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 제1 증가형 트랜지스터, 상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제3 소스 전극과 제3 드레인 전극을 포함하는 제2 증가형 트랜지스터, 및 상기 전극들을 전기적으로 연결하는 배선부를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성될 수 있다.According to another aspect of the present invention, there is provided an electrode-variable thin film transistor logic circuit including a channel layer formed on a substrate, a depletion transistor including a first source electrode and a first drain electrode formed on the channel layer, A channel layer, a first enhancement transistor including a second source electrode and a second drain electrode formed on the channel layer, a channel layer formed on the substrate, a third source electrode and a third drain electrode formed on the channel layer, And a wiring part electrically connecting the electrodes, wherein the first source electrode and the first drain electrode are formed of a first electrode material, and the second source electrode and the second source electrode are electrically connected to each other, 2 drain electrode is formed of a second electrode material having a threshold voltage relatively higher than that of the first electrode material, and the second source electrode and the second drain electrode are formed of a first A third electrode material having a threshold voltage that is relatively larger than that of the electrode material and a threshold voltage different from the second electrode material may be formed.

여기서, 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 상기 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성되고, 상기 제3 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성될 수 있다.The first electrode material may be at least one kind of element selected from gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), and molybdenum The second electrode material may be formed of indium-tin oxide (In-SnO), and the third electrode material may be formed of indium-silicon oxide (In-SiO).

또한, 채널층은 비정질 X-Y-ZnO 박막으로 형성될 수 있다. 여기서, X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu)와 같은 산소공급을 억제하는 물질이나 그 조합으로 구성될 수 있다. 또한, Y는 인듐(In), 또는 주석(Sn)과 같은 이동도 증가 물질이나 그 조합으로 구성될 수 있다. X 및 Y는 0.01wt% 내지 30wt%의 함량으로 포함될 수 있다. 또한, 비정질 X-Y-ZnO 박막은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성될 수 있다.In addition, the channel layer may be formed of an amorphous X-Y-ZnO thin film. Here, X is an element which suppresses oxygen supply such as gallium (Ga), zirconium (Zr), hafnium (Hf), silicon (Si), titanium (Ti), aluminum (Al), magnesium (Mg) Materials or combinations thereof. In addition, Y may be composed of a mobility increasing material such as indium (In) or tin (Sn) or a combination thereof. X and Y may be contained in an amount of 0.01 wt% to 30 wt%. In addition, the amorphous XY-ZnO thin film may be formed of any of Al, Ga, Hf, Zr, Li, K, Ti, (Nb) may be further included.

또한, 공핍형 트랜지스터는 상기 기판과 상기 채널층 사이에 제1 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제1 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제2 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제2 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제3 게이트 전극과 게이트 절연막을 더 포함하여 구성될 수 있다. Further, the depletion type transistor further includes a first gate electrode and a gate insulating film between the substrate and the channel layer, and the first enhancement type transistor further includes a second gate electrode and a gate insulating film between the substrate and the channel layer And the second enhancement type transistor may further include a third gate electrode and a gate insulating film between the substrate and the channel layer.

또한, 배선부는 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제2 소스 단자와 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NAND 논리회로를 형성할 수 있다. The wiring portion connects the first drain electrode to an internal power supply, connects the first gate electrode, the first source electrode, and the second drain electrode to the output terminal, and the second source electrode and the third drain electrode The second source terminal and the ground may be connected to each other, and the second gate electrode and the third gate electrode may be connected to the two input terminals to form a NAND logic circuit.

또한, 배선부는 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NOR 논리회로를 형성할 수 있다. The wiring portion connects the first drain electrode to the internal power supply, connects the first gate electrode to the first source electrode, the second drain electrode, the third drain electrode, and the output terminal, An NOR logic circuit may be formed by connecting the third source electrode to the ground and connecting the second gate electrode and the third gate electrode to two input terminals.

또한, 본 발명의 다른 실시예에 따른 전극가변 박막 트랜지스터 인버터 논리회로의 제조방법은 기판 상에 제1, 제2 게이트 전극을 형성하는 단계, 상기 제1, 제2 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2 채널층을 형성하는 단계, 상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극과, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하는 단계, 및 상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 전기적으로 연결하는 단계를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성될 수 있다. According to another aspect of the present invention, there is provided a method of fabricating an inverter logic circuit for an electrode variable voltage thin film transistor, comprising: forming first and second gate electrodes on a substrate; forming at least one gate Forming a first channel layer and an insulating film on the first channel layer; forming a first source electrode and a first drain electrode on the first channel layer and a second source electrode and a second drain electrode on the second channel layer; And connecting the first source electrode and the first gate electrode to an output terminal and electrically connecting the first source electrode and the second drain electrode, The first drain electrode may be formed of a first electrode material and the second source electrode and the second drain electrode may be formed of a second electrode material having a relatively larger threshold voltage than the first electrode material.

여기서, 상기 제1 채널층의 상에 제1 소스 전극과 제1 드레인 전극과, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하는 단계는, 상기 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하는 단계, 광노광 공정 또는 리프트오프 공정에 의해 상기 증착된 제1 전극층에서 상기 제1 소스 전극과 상기 제1 드레인 전극을 제외한 부분을 제거하는 단계, 상기 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 50nm 두께로 스퍼터링법을 사용하여 증착하는 단계, 및 리프트오프 공정에 의해 상기 증착된 제2 전극층에서 상기 제2 소스 전극과 상기 제2 드레인 전극을 제외한 부분을 제거하는 단계를 포함하여 구성될 수 있다. The step of forming a first source electrode and a first drain electrode on the first channel layer and a second source electrode and a second drain electrode on the second channel layer may include: Depositing a first electrode layer made of aluminum (Al) or titanium (Ti) at a thickness of 10 nm or more and 40 nm or less on the first electrode layer and a second electrode layer in the deposited first electrode layer by a light exposure process or a lift- Drain electrode; depositing a second electrode layer made of indium tin oxide (In-SnO) on the entire surface of the second channel layer by sputtering to a thickness of 50 nm; and removing the second electrode layer by a lift- And removing a portion of the deposited second electrode layer excluding the second source electrode and the second drain electrode.

또한, 본 발명의 다른 실시예에 따른 전극가변 박막 트랜지스터 NAND 논리회로 제조방법은 기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계, 상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계, 상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계, 및 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제2 소스 단자와 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성될 수 있다.According to another aspect of the present invention, there is provided a method of fabricating an NAND logic circuit comprising: forming first, second, and third gate electrodes on a substrate; forming first, second, Forming a first source electrode and a first drain electrode on the first channel layer and a second source electrode and a second drain electrode on the second channel layer, And forming a third source electrode and a third drain electrode on the third channel layer, and connecting the first drain electrode to an internal power supply, and connecting the first gate electrode, the first drain electrode, A first source electrode, a second source electrode, a second drain electrode, and a third drain electrode, the second source electrode and the third drain electrode, the second source electrode and the ground, Transfer the electrode to the two input terminals Wherein the first source electrode and the first drain electrode are formed of a first electrode material and the second source electrode and the second drain electrode are connected to each other by a threshold voltage The third source electrode and the third drain electrode are formed of a relatively large second electrode material, and the third electrode material has a threshold voltage that is relatively larger than that of the first electrode material, .

또한, 본 발명의 다른 실시예에 따른 전극가변 박막 트랜지스터 NOR 논리회로 제조방법은 기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계, 상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계, 상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계, 및 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계를 포함하고, 상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성될 수 있다.According to another aspect of the present invention, there is provided a method of fabricating an NOR logic circuit comprising: forming first, second, and third gate electrodes on a substrate; forming first, second, Forming a first source electrode and a first drain electrode on the first channel layer and a second source electrode and a second drain electrode on the second channel layer, And forming a third source electrode and a third drain electrode on the third channel layer, and connecting the first drain electrode to an internal power supply, and connecting the first gate electrode to the first drain electrode, And the second source electrode and the third source electrode are connected to the ground, and the second gate electrode and the third gate electrode are connected to the source electrode, the second drain electrode, the third drain electrode, and the output terminal, Electrical connection to two input terminals Wherein the first source electrode and the first drain electrode are formed of a first electrode material, and the second source electrode and the second drain electrode are formed to have a relatively larger threshold voltage than the first electrode material, The third source electrode and the third drain electrode may be formed of a third electrode material having a threshold voltage that is relatively larger than the first electrode material and a threshold voltage different from the second electrode material, have.

본 발명에 의하면, 공핍형 트랜지스터와 증가형 트랜지스터를 모두 사용하고, 서로 다른 트랜지스터의 소스 전극과 드레인 전극의 전극 물질을 문턴 전압이 서로 다른 물질을 사용함으로써 동작 속도가 향상된 논리회로를 구현할 수 있다.According to the present invention, it is possible to realize a logic circuit using both a depletion type transistor and an augmented type transistor, and using an electrode material of a source electrode and a drain electrode of different transistors having different write voltage from each other.

도 1은 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이다.
도 3은 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.
도 4는 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.
도 5는 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이다.
도 6은 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.
도 7은 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.
도 8은 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이다.
도 9는 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.
도 10은 본 발명의 제4 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 제조방법의 흐름도이다.
도 11은 본 발명의 실시예들에 따른 전극가변 박막 트랜지스터 논리회로에 사용되는 전극 물질의 특성을 설명하기 위한 도면이다.1 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a first embodiment of the present invention.
2 is a circuit diagram of an electrode variable thin film transistor logic circuit according to the first embodiment of the present invention.
3 is an input / output signal of the electrode variable thin film transistor logic circuit according to the first embodiment of the present invention.
4 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention.
5 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention.
6 is an input / output signal of the electrode variable thin film transistor logic circuit according to the second embodiment of the present invention.
7 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention.
8 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention.
9 is an input / output signal of the electrode variable thin film transistor logic circuit according to the third embodiment of the present invention.
FIG. 10 is a flowchart of a method of manufacturing an electrode variable thin film transistor logic circuit according to a fourth embodiment of the present invention.
11 is a view for explaining the characteristics of the electrode material used in the electrode variable thin film transistor logic circuit according to the embodiments of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 각 실시예에 따른 전극가변 박막 트랜지스터 논리회로 및 그 제조방법에 대하여 설명하도록 한다.Hereinafter, an electrode variable thin film transistor logic circuit according to each embodiment of the present invention and a manufacturing method thereof will be described with reference to the accompanying drawings.

이하의 설명에서 본 발명에 대한 이해를 명확히 하기 위하여, 본 발명의 특징에 대한 공지의 기술에 대한 설명은 생략하기로 한다. 실시예들은 본 발명의 이해를 돕기 위한 상세한 설명이며, 본 발명의 권리범위를 제한하는 것은 아니다. 따라서, 본 발명과 동일한 기능을 수행하는 균등물 역시 본 발명의 권리 범위에 속한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. The embodiments are described in detail to facilitate understanding of the present invention, and do not limit the scope of the present invention. Accordingly, equivalents that perform the same functions as the present invention are also within the scope of the present invention.

이하, 첨부된 도면들을 참조하여 구체적인 실시예들을 설명하도록 한다.Hereinafter, specific embodiments will be described with reference to the accompanying drawings.

<인버터 논리회로>&Lt; Inverter logic circuit &

도 1은 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.1 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a first embodiment of the present invention.

도 1을 참조하면, 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터의 논리회로는 공핍형 트랜지스터, 증가형 트랜지스터 및 배선부를 포함하여 구성된다. Referring to FIG. 1, the logic circuit of the electrode variable thin film transistor according to the first embodiment of the present invention includes a depletion type transistor, an increase type transistor, and a wiring portion.

공핍형 트랜지스터는 기판(10) 상에 형성된 제1 채널층(40a), 제1 채널층(40a) 상에 형성된 제1 소스 전극(50aS)과 제1 드레인 전극(50aD)을 포함하여 구성된다. 또한, 공핍형 트랜지스터는 기판(10)과 제1 채널층(40a) 사이에 제1 게이트 전극(20a)과, 제1 게이트 절연막(30a)을 더 포함하여 구성될 수 있다. The depletion type transistor includes a first channel layer 40a formed on the substrate 10, a first source electrode 50aS formed on the first channel layer 40a, and a first drain electrode 50aD. The depletion type transistor may further include a first gate electrode 20a and a first gate insulating film 30a between the substrate 10 and the first channel layer 40a.

증가형 트랜지스터는 기판(10) 상에 형성된 제2 채널층(40b), 제2 채널층(40b) 상에 형성된 제2 소스 전극(50bS)과 제2 드레인 전극(50bD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제2 채널층(40b) 사이에 제2 게이트 전극(20b)과, 제2 게이트 절연막(30b)을 더 포함하여 구성될 수 있다. The enhancement type transistor includes a second channel layer 40b formed on the substrate 10, a second source electrode 50bS formed on the second channel layer 40b, and a second drain electrode 50bD. The enhancement type transistor may further include a second gate electrode 20b and a second gate insulating film 30b between the substrate 10 and the second channel layer 40b.

제1, 제2 채널층(40a, 40b)은 비정질 X-Y-ZnO 박막으로 형성될 수 있다. 여기서, X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu)와 같은 산소공급을 억제하는 물질이나 그 조합으로 구성될 수 있다. 또한, Y는 인듐(In), 또는 주석(Sn)과 같은 이동도 증가 물질이나 그 조합으로 구성될 수 있다. X 및 Y는 0.01wt% 내지 30wt%의 함량으로 포함될 수 있다. 또한, 비정질 X-Y-ZnO 박막은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성될 수 있다.The first and second channel layers 40a and 40b may be formed of an amorphous X-Y-ZnO thin film. Here, X is an element which suppresses oxygen supply such as gallium (Ga), zirconium (Zr), hafnium (Hf), silicon (Si), titanium (Ti), aluminum (Al), magnesium (Mg) Materials or combinations thereof. In addition, Y may be composed of a mobility increasing material such as indium (In) or tin (Sn) or a combination thereof. X and Y may be contained in an amount of 0.01 wt% to 30 wt%. In addition, the amorphous XY-ZnO thin film may be formed of any of Al, Ga, Hf, Zr, Li, K, Ti, (Nb) may be further included.

공핍형 트랜지스터를 구성하는 제1 드레인 전극(50aD)과 제1 소스 전극(50aS)은 제1 전극 물질로 형성되고, 증가형 트랜지스터를 구성하는 제2 드레인 전극(50bD)과 제2 소스 전극(50bS)은 제2 전극 물질로 형성될 수 있다. 이때, 제2 전극 물질은 제1 전극 물질보다 문턱 전압이 상대적으로 큰 물질을 의미한다. 구체적으로, 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성될 수 있다. 또는, 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 제2 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성될 수 있다. 이하, 각 전극 물질의 전기적 특성을 도 11을 참조하여 구체적으로 설명하도록 한다.The first drain electrode 50aD and the first source electrode 50aS constituting the depletion type transistor are formed of the first electrode material and the second drain electrode 50bD and the second source electrode 50bS May be formed of a second electrode material. Here, the second electrode material means a material having a relatively higher threshold voltage than the first electrode material. More specifically, the first electrode material may include at least one kind of element selected from the group consisting of gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), and molybdenum And the second electrode material may be formed of indium-tin oxide (In-SnO). Alternatively, the first electrode material may be at least one element selected from gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), or molybdenum And the second electrode material may be formed of indium-silicon oxide (In-SiO). Hereinafter, the electrical characteristics of each electrode material will be described in detail with reference to FIG.

배선부는 제1, 제2 게이트 전극(20a, 20b), 제1, 제2 드레인 전극(50aD, 50bD), 제1, 제2 소스 전극(50aS, 50bS)을 전기적으로 연결할 수 있다. 논리소자의 특성에 따라, 각 전극들의 연결 방법이 달라질 수 있다. 배선부가 제1 소스 전극(50aS), 제1 게이트 전극(20a)을 출력 단자와 연결하고, 제1 소스 전극(50aS)과 제2 드레인 전극(50bD)을 연결하여, 인버터 논리소자를 형성할 수 있다. 이때, 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 소스 전극(50aS), 제2 드레인 전극(50bD), 제1 게이트 전극(20a)과 연결된 제1 게이트 전극 단자(60a)는 출력 단자(Vout)에 연결되고, 제2 소스 단자(50bS)는 그라운드에 연결되고, 제2 게이트 전극(20b)의 제2 게이트 전극 단자(60b)는 입력 단자(A)에 연결될 수 있다. The wiring portion can electrically connect the first and second gate electrodes 20a and 20b, the first and second drain electrodes 50aD and 50bD and the first and second source electrodes 50aS and 50bS. Depending on the characteristics of the logic device, the connection methods of the respective electrodes may be changed. The wiring portion connects the first source electrode 50aS and the first gate electrode 20a to the output terminal and connects the first source electrode 50aS and the second drain electrode 50bD to form an inverter logic element have. In this case, the first drain electrode 50aD is connected to the internal power supply V DD and the first source electrode 50aS, the second drain electrode 50bD, the first gate electrode terminal 50b connected to the first gate electrode 20a, The first gate electrode 60a is connected to the output terminal Vout and the second source terminal 50bS is connected to the ground and the second gate electrode terminal 60b of the second gate electrode 20b is connected to the input terminal A .

도 2는 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이고, 도 3은 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.FIG. 2 is a circuit diagram of the electrode variable thin film transistor logic circuit according to the first embodiment of the present invention, and FIG. 3 is an input / output signal of the electrode variable thin film transistor logic circuit according to the first embodiment of the present invention.

도 2를 참조하면, 본 발명의 제1 실시예에 따른 전극가변 박막 트랜지스터의 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)과 연결되고, 공핍형 트랜지스터(DT)의 소스 전극이 증가형 트랜지스터(ET)의 드레인 전극과 연결될 수 있다. Referring to FIG. 2, in the circuit diagram of the logic circuit of the electrode-variable thin film transistor according to the first embodiment of the present invention, the drain electrode of the depletion type transistor DT is connected to the internal power supply V DD And the source electrode of the depletion type transistor DT can be connected to the drain electrode of the enhancement transistor ET.

또한, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 증가형 트랜지스터(ET)의 드레인 전극과 함께 출력 단자(Vout)로 연결될 수 있다. 증가형 트랜지스터(ET)의 게이트 전극은 입력 단자(A)와 연결되고, 증가형 트랜지스터(ET)의 소스 전극은 그라운드에 연결될 수 있다. The gate electrode of the depletion type transistor DT may be connected to the output terminal Vout together with the source electrode of the depletion type transistor DT and the drain electrode of the enhancement type transistor ET. The gate electrode of the enhancement type transistor ET may be connected to the input terminal A and the source electrode of the enhancement type transistor ET may be connected to the ground.

도 3을 참조하면, 상기의 도 2의 회로도의 입력 단자(A)로 '0' 또는 '1'의 디지털 입력이 인가되면, 출력 단자(Vout)로 '1' 또는 '0'의 디지털 출력이 나오는 것을 알 수 있다. Referring to FIG. 3, when a digital input of '0' or '1' is applied to the input terminal A of the circuit diagram of FIG. 2, a digital output of '1' or '0' It can be seen that it comes out.

제1 실시예에 따르면, 전극가변 박막 트랜지스터 논리회로는 위와 같은 배선에 의해 인버터 논리회로로 기능하도록 형성된 것을 알 수 있다.According to the first embodiment, it can be seen that the electrode variable thin film transistor logic circuit is formed to function as an inverter logic circuit by the above-described wiring.

<NAND 논리회로><NAND logic circuit>

도 4는 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.4 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention.

도 4를 참조하면, 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로는 공핍형 트랜지스터, 제1 증가형 트랜지스터, 제2 증가형 트랜지스터 및 배선부를 포함하여 구성될 수 있다. Referring to FIG. 4, the electrode variable thin film transistor logic circuit according to the second embodiment of the present invention may include a depletion type transistor, a first increase type transistor, a second increase type transistor, and a wiring portion.

공핍형 트랜지스터는 기판(10) 상에 형성된 제1 채널층(40a), 제1 채널층(40a) 상에 형성된 제1 소스 전극(50aS)과 제1 드레인 전극(50aD)을 포함하여 구성된다. 또한, 공핍형 트랜지스터는 기판(10)과 제1 채널층(40a) 사이에 제1 게이트 전극(20a)과, 제1 게이트 절연막(30a)을 더 포함하여 구성될 수 있다. The depletion type transistor includes a first channel layer 40a formed on the substrate 10, a first source electrode 50aS formed on the first channel layer 40a, and a first drain electrode 50aD. The depletion type transistor may further include a first gate electrode 20a and a first gate insulating film 30a between the substrate 10 and the first channel layer 40a.

제1 증가형 트랜지스터는 기판(10) 상에 형성된 제2 채널층(40b), 제2 채널층(40b) 상에 형성된 제2 소스 전극(50bS)과 제2 드레인 전극(50bD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제2 채널층(40b) 사이에 제2 게이트 전극(20b)과, 제2 게이트 절연막(30b)을 더 포함하여 구성될 수 있다. The first incremental transistor includes a second channel layer 40b formed on the substrate 10, a second source electrode 50bS formed on the second channel layer 40b, and a second drain electrode 50bD. do. The enhancement type transistor may further include a second gate electrode 20b and a second gate insulating film 30b between the substrate 10 and the second channel layer 40b.

제2 증가형 트랜지스터는 기판(10) 상에 형성된 제3 채널층(40c), 제3 채널층(40c) 상에 형성된 제3 소스 전극(50cS)과 제3 드레인 전극(50cD)을 포함하여 구성된다. 또한, 증가형 트랜지스터는 기판(10)과 제3 채널층(40c) 사이에 제3 게이트 전극(20c)과, 제3 게이트 절연막(30c)을 더 포함하여 구성될 수 있다. The second enhancement type transistor includes a third channel layer 40c formed on the substrate 10, a third source electrode 50cS formed on the third channel layer 40c, and a third drain electrode 50cD, do. The enhancement type transistor may further include a third gate electrode 20c and a third gate insulating film 30c between the substrate 10 and the third channel layer 40c.

제1, 제2, 제3 채널층(40a, 40b, 40c)은 비정질 X-Y-ZnO 박막으로 형성될 수 있다. 여기서, X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu)와 같은 산소공급을 억제하는 물질이나 그 조합으로 구성될 수 있다. 또한, Y는 인듐(In), 또는 주석(Sn)과 같은 이동도 증가 물질이나 그 조합으로 구성될 수 있다. X 및 Y는 0.01wt% 내지 30wt%의 함량으로 포함될 수 있다. 또한, 비정질 X-Y-ZnO 박막은 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성될 수 있다.The first, second and third channel layers 40a, 40b and 40c may be formed of an amorphous X-Y-ZnO thin film. Here, X is an element which suppresses oxygen supply such as gallium (Ga), zirconium (Zr), hafnium (Hf), silicon (Si), titanium (Ti), aluminum (Al), magnesium (Mg) Materials or combinations thereof. In addition, Y may be composed of a mobility increasing material such as indium (In) or tin (Sn) or a combination thereof. X and Y may be contained in an amount of 0.01 wt% to 30 wt%. In addition, the amorphous XY-ZnO thin film may be formed of any of Al, Ga, Hf, Zr, Li, K, Ti, (Nb) may be further included.

공핍형 트랜지스터를 구성하는 제1 드레인 전극(50aD)과 제1 소스 전극(50aS)은 제1 전극 물질로 형성되고, 제1 증가형 트랜지스터를 구성하는 제2 드레인 전극(50bD)과 제2 소스 전극(50bS)은 제2 전극 물질로 형성되고, 제2 증가형 트랜지스터를 구성하는 제3 드레인 전극(50cD)과 제3 소스 전극(50cS)은 제3 전극 물질로 형성될 수 있다. 이때, 제2, 제3 전극 물질은 제1 전극 물질보다 문턱 전압이 상대적으로 큰 물질이며, 제2 전극 물질과 제3 전극 물질은 문턱 전압이 상이한 물질을 의미한다. 구체적으로, 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성되고, 제3 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성될 수 있다. 제1, 제2, 제3 전극 물질은 각 물질을 전극으로 사용한 경우의 전기적 특성에 의해 결정될 수 있다(이하, 도 11 참조).The first drain electrode 50aD and the first source electrode 50aS constituting the depletion type transistor are formed of the first electrode material, and the second drain electrode 50bD and the second source electrode 50aB, The third source electrode 50bS may be formed of a second electrode material, and the third drain electrode 50cD and the third source electrode 50cS of the second enhancement transistor may be formed of a third electrode material. At this time, the second and third electrode materials are materials having a relatively higher threshold voltage than the first electrode material, and the second electrode material and the third electrode material have different threshold voltages. More specifically, the first electrode material may include at least one kind of element selected from the group consisting of gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), and molybdenum The second electrode material may be formed of indium-tin oxide (In-SnO), and the third electrode material may be formed of indium-silicon oxide (In-SiO). The first, second, and third electrode materials may be determined by electrical characteristics when each material is used as an electrode (see FIG. 11).

배선부는 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 게이트 전극(20a), 제1 소스 전극(50aS), 제2 드레인 전극(50bD)을 출력 단자(Vout)와 연결할 수 있다. 또한, 배선부는 제2 소스 전극(50bS)와 제3 드레인 전극(50cD)을 연결하고, 제2 소스 단자(50bS)와 그라운드(GND)를 연결하고, 제2 게이트 전극(20b)과 제3 게이트 전극(20c)을 두 개의 입력 단자(A, B)로 연결하여 NAND 논리소자를 형성할 수 있다. 이때, 각각의 게이트 전극은 게이트 전극 단자(60a, 60b, 60c)를 이용하여 배선부를 전기적으로 연결할 수 있다. The wiring portion connects the first drain electrode 50aD to the internal power supply V DD and connects the first gate electrode 20a, the first source electrode 50aS and the second drain electrode 50bD to the output terminal Vout You can connect. The wiring portion connects the second source electrode 50bS and the third drain electrode 50cD and connects the second source terminal 50bS to the ground GND and connects the second gate electrode 20b and the third gate 50b, The NAND logic device can be formed by connecting the electrode 20c to the two input terminals A and B. At this time, each of the gate electrodes can be electrically connected to the wiring portion using the gate electrode terminals 60a, 60b, and 60c.

도 5는 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이고, 도 6은 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.FIG. 5 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a second embodiment of the present invention, and FIG. 6 is an input / output signal of the electrode variable thin film transistor logic circuit according to the second embodiment of the present invention.

도 5를 참조하면, 본 발명의 제2 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 낸드(NAND) 논리회로를 형성할 수 있다.Referring to FIG. 5, the circuit diagram of the electrode variable thin film transistor logic circuit according to the second embodiment of the present invention can form a NAND logic circuit according to the connection type of the wiring part described above.

구체적으로, NAND 논리회로의 회로도는 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)와 연결되고, 공핍형 트랜지스터(DT)의 소스 전극이 제1 증가형 트랜지스터(ET1)의 드레인 전극과 연결될 수 있다. 또한, 제1 증가형 트랜지스터(ET1)의 소스 전극은 제2 증가형 트랜지스터(ET2)의 드레인 전극과 연결되고, 제2 증가형 트랜지스터(ET2)의 소스 전극은 그라운드(GND)와 연결될 수 있다. 이때, 제1 증가형 트랜지스터(ET1)의 게이트 전극은 제1 입력 단자(A)와 연결되고, 제2 증가형 트랜지스터(ET2)의 게이트 전극은 제2 입력 단자(B)와 연결되며, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 제1 증가형 트랜지스터의 드레인 전극과 함께 출력 단자(Vout)에 연결될 수 있다. Specifically, in the circuit diagram of the NAND logic circuit, the drain electrode of the depletion type transistor DT is connected to the internal power supply V DD , the source electrode of the depletion type transistor DT is connected to the drain electrode of the first enhancement type transistor ET1, Lt; / RTI &gt; The source electrode of the first enhancement type transistor ET1 may be connected to the drain electrode of the second enhancement type transistor ET2 and the source electrode of the second enhancement type transistor ET2 may be connected to the ground GND. At this time, the gate electrode of the first incremental transistor ET1 is connected to the first input terminal A, the gate electrode of the second incremental transistor ET2 is connected to the second input terminal B, The gate electrode of the transistor DT may be connected to the output terminal Vout together with the source electrode of the depletion type transistor DT and the drain electrode of the first incremental transistor.

이러한 배선 구조로 인하여, 두 개의 입력 단자(A, B)에서 디지털 신호가 입력되면 출력 단자(Vout)로 NAND 조합의 디지털 신호가 출력될 수 있다. Due to such a wiring structure, when a digital signal is input at the two input terminals A and B, a digital signal of a NAND combination can be output to the output terminal Vout.

도 6을 참조하면, 상기의 도 5의 회로도의 제1 입력 단자(A)로 '0', '0'과, '1', '1'이 순차적으로 반복해서 인가되고, 제2 입력 단자(B)로 '0'과, '1'이 순차적으로 반복해서 인가되면, 출력 단자(Vout)는 제1, 제2 입력 단자(A, B)의 입력 신호를 NAND 조합하여 출력할 수 있다. 아래 [표 1]는 두 개의 입력 신호에 대한 NAND 조합한 출력 신호를 나타낸 것이다. Referring to FIG. 6, '0', '0', '1', and '1' are sequentially and repeatedly applied to the first input terminal A of the circuit diagram of FIG. The output terminal Vout can output the NAND combination of the input signals of the first and second input terminals A and B when the first and second input terminals A and B are sequentially and repeatedly applied with '0' and '1'. Table 1 below shows NAND combined output signals for two input signals.

A(VIN1)A (V IN1 ) 00 00 1One 1One B(VIN2)B (V IN2 ) 00 1One 00 1One VoutVout 1One 1One 1One 00

제1, 제2 입력 신호(A, B)의 NAND 조합에 의해, 제1 입력 신호(A)도 '1'이 인가되고, 제2 입력 신호(B)도 '1'이 인가된 경우에만, 출력 신호(Vout)는 '0'이 출력되고, 나머지 경우는 모두 '1'이 출력되는 것을 알 수 있다.Only when the first input signal A is also '1' and the second input signal B is also '1' is applied by the NAND combination of the first and second input signals A and B, The output signal Vout is '0', and in the remaining cases, '1' is output.

제2 실시예에 따르면, 전극가변 박막 트랜지스터 논리회로는 위와 같은 배선에 의해 NAND 논리회로로 기능하도록 형성된 것을 알 수 있다.According to the second embodiment, it can be seen that the electrode variable thin film transistor logic circuit is formed to function as a NAND logic circuit by the above-described wiring.

<NOR 논리회로><NOR logic circuit>

도 7은 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 단면도이다.7 is a cross-sectional view of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention.

도 7을 참조하면, 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로는 공핍형 트랜지스터, 제1 증가형 트랜지스터, 제2 증가형 트랜지스터 및 배선부를 포함하여 구성될 수 있다. 제2 실시예와 구성요소는 동일하며, 배선부의 배선 구조만 상이하다.Referring to FIG. 7, the electrode variable thin film transistor logic circuit according to the third embodiment of the present invention may include a depletion type transistor, a first increase type transistor, a second increase type transistor, and a wiring portion. The constituent elements are the same as those of the second embodiment, and only the wiring structure of the wiring portion is different.

공핍형 트랜지스터, 제1 증가형 트랜지스터, 및 제2 증가형 트랜지스터는 제2 실시예와 동일하므로 구체적인 설명은 생략하도록 한다. The depletion type transistor, the first increase type transistor, and the second increase type transistor are the same as those in the second embodiment, and a detailed description thereof will be omitted.

배선부는 제1 드레인 전극(50aD)을 내부 전원(VDD)과 연결하고, 제1 게이트 전극(20a), 제1 소스 전극(50aS), 제2 드레인 전극(50bD), 제3 드레인 전극(50cD)을 출력 단자(Vout)와 연결할 수 있다. 또한, 배선부는 제2 소스 전극(50bS)와 제3 소스 전극(50cS)을 그라운드(GND)로 연결하고, 제2 게이트 전극(20b)과 제3 게이트 전극(20c)을 두 개의 입력 단자(A, B)로 연결하여 NOR 논리소자를 형성할 수 있다. 이때, 각각의 게이트 전극은 게이트 전극 단자(60a, 60b, 60c)를 이용하여 배선부를 전기적으로 연결할 수 있다. The wiring portion connects the first drain electrode 50aD to the internal power source V DD and includes a first gate electrode 20a, a first source electrode 50aS, a second drain electrode 50bD, a third drain electrode 50cD ) To the output terminal (Vout). The wiring portion connects the second source electrode 50bS and the third source electrode 50cS to the ground GND and connects the second gate electrode 20b and the third gate electrode 20c to the two input terminals A , B) to form a NOR logic device. At this time, each of the gate electrodes can be electrically connected to the wiring portion using the gate electrode terminals 60a, 60b, and 60c.

도 8은 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도이고, 도 9는 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 입출력 신호이다.FIG. 8 is a circuit diagram of an electrode variable thin film transistor logic circuit according to a third embodiment of the present invention, and FIG. 9 is an input / output signal of the electrode variable thin film transistor logic circuit according to the third embodiment of the present invention.

도 8을 참조하면, 본 발명의 제3 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 회로도는 앞서 설명한 배선부의 연결형태에 따라 노아(NOR) 논리회로를 형성할 수 있다.Referring to FIG. 8, a circuit diagram of the electrode variable thin film transistor logic circuit according to the third embodiment of the present invention can form a NOR logic circuit according to the connection form of the wiring part described above.

구체적으로, NOR 논리회로의 회로도는 공핍형 트랜지스터(DT)의 드레인 전극이 내부 전원(VDD)와 연결되고, 공핍형 트랜지스터(DT)의 게이트 전극은 공핍형 트랜지스터(DT)의 소스 전극, 제1 증가형 트랜지스터(ET1)의 드레인 전극, 제2 증가형 트랜지스터(ET2)의 드레인 전극과 연결되어 출력 단자(Vout)가 될 수 있다. 또한, 제1 증가형 트랜지스터(ET1)의 소스 전극과 제2 증가형 트랜지스터(ET2)의 소스 전극과 함께 그라운드(GND)로 연결될 수 있다. 이때, 제1 증가형 트랜지스터(ET1)의 게이트 전극은 제1 입력 단자(A)와 연결되고, 제2 증가형 트랜지스터(ET2)의 게이트 전극은 제2 입력 단자(B)로 사용될 수 있다. Specifically, in the circuit diagram of the NOR logic circuit, the drain electrode of the depletion type transistor DT is connected to the internal power supply V DD , the gate electrode of the depletion type transistor DT is connected to the source electrode of the depletion type transistor DT, 1 increase type transistor ET1 and the drain electrode of the second increase type transistor ET2 to be an output terminal Vout. Also, the source electrode of the first enhancement type transistor ET1 and the source electrode of the second enhancement type transistor ET2 may be connected to ground (GND). At this time, the gate electrode of the first enhancement type transistor ET1 may be connected to the first input terminal A, and the gate electrode of the second enhancement type transistor ET2 may be used as the second input terminal B.

이러한 배선 구조로 인하여, 두 개의 입력 단자(A, B)에서 디지털 신호가 입력되면 출력 단자(Vout)로 NOR 조합의 디지털 신호가 출력될 수 있다. Due to such a wiring structure, when a digital signal is inputted to the two input terminals A and B, a digital signal of the NOR combination can be outputted to the output terminal Vout.

도 9를 참조하면, 상기의 도 8의 회로도의 제1 입력 단자(A)로 '0', '0'과, '1', '1'이 순차적으로 반복해서 인가되고, 제2 입력 단자(B)로 '0'과, '1'이 순차적으로 반복해서 인가되면, 출력 단자(Vout)는 제1, 제2 입력 단자(A, B)의 입력 신호를 NOR 조합하여 출력할 수 있다. 아래 [표 2]는 두 개의 입력 신호에 대한 NOR 조합한 출력 신호를 나타낸 것이다. Referring to FIG. 9, '0', '0', '1', and '1' are sequentially and repeatedly applied to the first input terminal A of the circuit diagram of FIG. The output terminal Vout can NOR-combine the input signals of the first and second input terminals A and B when the '0' and '1' are sequentially applied to the input terminals A and B repeatedly. Table 2 below shows NOR combined output signals for two input signals.

A(VIN1)A (V IN1 ) 00 00 1One 1One B(VIN2)B (V IN2 ) 00 1One 00 1One VoutVout 1One 00 00 00

제1, 제2 입력 신호(A, B)의 NOR 조합에 의해, 제1 입력 신호(A)도 '0'이 인가되고, 제2 입력 신호(B)도 '0'이 인가된 경우에만, 출력 신호(Vout)는 '1'이 출력되고, 나머지 경우는 모두 '0'이 출력되는 것을 알 수 있다.Only when the first input signal A is also applied with '0' and the second input signal B is also applied with '0' by the NOR combination of the first and second input signals A and B, It can be seen that '1' is output as the output signal Vout, and '0' is output in all of the other cases.

제3 실시예에 따르면, 전극가변 박막 트랜지스터 논리회로는 위와 같은 배선에 의해 NOR 논리회로로 기능하도록 형성된 것을 알 수 있다.According to the third embodiment, it can be seen that the electrode variable thin film transistor logic circuit is formed to function as a NOR logic circuit by the above-described wiring.

도 10은 본 발명의 제4 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 제조방법의 흐름도이다.FIG. 10 is a flowchart of a method of manufacturing an electrode variable thin film transistor logic circuit according to a fourth embodiment of the present invention.

도 10을 참조하면, 본 발명의 제4 실시예에 따른 전극가변 박막 트랜지스터 논리회로의 제조방법은 기판 상에 게이트 전극을 형성하고(S1010), 게이트 절연막과 채널층을 순차적으로 형성하고(S1020), 각 채널층 상에 소스 전극, 드레인 전극을 형성하고(S1030), 각 전극들에 배선을 연결하여(S1040) 논리회로를 형성할 수 있다.10, a method of fabricating an electrode variable voltage transistor logic circuit according to a fourth exemplary embodiment of the present invention includes forming a gate electrode on a substrate (S1010), sequentially forming a gate insulating film and a channel layer (S1020) A source electrode and a drain electrode are formed on each channel layer (S1030), and a logic circuit is formed by connecting wirings to each electrode (S1040).

<인버터 논리회로의 제조방법><Manufacturing Method of Inverter Logic Circuit>

구체적으로, 인버터 논리회로의 제조방법은 기판 상에 제1, 제2 게이트 전극을 형성한 후, 제1, 제2 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2 채널층을 형성할 수 있다. 이때, 제1, 제2 게이트 전극은 동일한 물질로 동시에 형성될 수 있다. 마찬가지로, 제1, 제2 게이트 절연막도 동일한 물질로 동시에 형성될 수 있고, 제1, 제2 채널층도 동일한 물질로 동시에 형성될 수 있다. 상기의 게이트 전극, 게이트 절연막 및 채널층 형성 방법은 펄스 레이저 증착 공정, 열증착 공정, 전자빔증착 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다. Specifically, a method of manufacturing an inverter logic circuit includes forming first and second gate electrodes on a substrate, forming at least one gate insulating film and first and second channel layers on the first and second gate electrodes, . At this time, the first and second gate electrodes may be formed of the same material at the same time. Likewise, the first and second gate insulating films may be formed simultaneously using the same material, and the first and second channel layers may be formed simultaneously using the same material. The gate electrode, the gate insulating film, and the channel layer forming method may be formed by a pulse laser deposition process, a thermal deposition process, an electron beam deposition process, a printing process, a wet solution process, or another suitable process.

다음으로, 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극을 형성하고, 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성할 수 있다. 제1, 2 소스/드레인 전극의 생성 과정은 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하고, 광노광 공정 또는 리프트오프 공정에 의해 증착된 제1 전극층에서 제1 소스 전극과 제1 드레인 전극을 제외한 부분을 제거할 수 있다. 다음으로, 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제2 전극층에서 제2 소스 전극과 제2 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다.Next, a first source electrode and a first drain electrode may be formed on the first channel layer, and a second source electrode and a second drain electrode may be formed on the second channel layer. The first and second source / drain electrodes are formed by depositing a first electrode layer made of aluminum (Al) or titanium (Ti) on the entire surface of the first channel layer at a thickness of 10 nm or more and 40 nm or less and performing a light exposure process or a lift- A portion of the first electrode layer deposited by the first electrode layer excluding the first source electrode and the first drain electrode may be removed. Next, a second electrode layer made of indium tin oxide (In-SnO) was deposited on the entire surface of the second channel layer using a sputtering method to a thickness of 50 nm, and a second electrode layer was deposited on the second electrode layer deposited by the lift- And the second drain electrode may be removed.

마지막으로, 제1 소스 전극, 제1 게이트 전극을 출력 단자와 연결하고, 제1 소스 전극과 제2 드레인 전극을 전기적으로 연결하여 인버터 논리회로를 제조할 수 있다. 이때, 제1 소스 전극과 제1 드레인 전극은 제1 전극 물질(예: Ti/Al)로 형성되고, 제2 소스 전극과 제2 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질(예: In-SnO 또는 In-SiO)로 형성되어야 한다. Finally, the inverter logic circuit can be manufactured by connecting the first source electrode and the first gate electrode to the output terminal, and electrically connecting the first source electrode and the second drain electrode. At this time, the first source electrode and the first drain electrode are formed of a first electrode material (e.g., Ti / Al), and the second source electrode and the second drain electrode are formed of a second Electrode material (for example, In-SnO or In-SiO).

<NAND/NOR 논리회로의 제조방법><Manufacturing Method of NAND / NOR Logic Circuit>

구체적으로, NAND 논리회로와 NOR 논리회로의 제조방법은 기판 상에 제1, 제2, 제3 게이트 전극을 형성한 후, 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성할 수 있다. 이때, 제1, 제2, 제3 게이트 전극은 동일한 물질로 동시에 형성될 수 있다. 마찬가지로, 제1, 제2, 제3 게이트 절연막도 동일한 물질로 동시에 형성될 수 있고, 제1, 제2, 제3 채널층도 동일한 물질로 동시에 형성될 수 있다. 상기의 게이트 전극, 게이트 절연막 및 채널층 형성 방법은 펄스 레이저 증착 공정, 열증착 공정, 전자빔증착 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다. Specifically, a method of manufacturing a NAND logic circuit and a NOR logic circuit includes forming first, second, and third gate electrodes on a substrate, forming at least one gate insulating film on the first, second, and third gate electrodes, The first, second, and third channel layers may be formed. At this time, the first, second, and third gate electrodes may be formed of the same material at the same time. Similarly, the first, second, and third gate insulating films may be formed simultaneously using the same material, and the first, second, and third channel layers may be formed simultaneously using the same material. The gate electrode, the gate insulating film, and the channel layer forming method may be formed by a pulse laser deposition process, a thermal deposition process, an electron beam deposition process, a printing process, a wet solution process, or another suitable process.

다음으로, 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극을 형성하고, 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하고, 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성할 수 있다. 제1, 2, 3 소스/드레인 전극의 생성 과정은 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하고, 광노광 공정 또는 리프트오프 공정에 의해 증착된 제1 전극층에서 제1 소스 전극과 제1 드레인 전극을 제외한 부분을 제거할 수 있다. 다음으로, 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 대략 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제2 전극층에서 제2 소스 전극과 제2 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다. 또한, 제3 채널층의 전면에 산화 인듐 실리콘(In-SiO)으로 구성된 제3 전극층을 대략 50nm 두께로 스퍼터링법을 사용하여 증착하고, 리프트오프 공정에 의해 증착된 제3 전극층에서 제3 소스 전극과 제3 드레인 전극을 제외한 부분을 제거하여 형성할 수 있다. Next, a first source electrode and a first drain electrode are formed on the first channel layer, a second source electrode and a second drain electrode are formed on the second channel layer, and a third source An electrode and a third drain electrode can be formed. The first, second, and third source / drain electrodes are formed by depositing a first electrode layer made of aluminum (Al) or titanium (Ti) on the entire surface of the first channel layer at a thickness of 10 nm or more and 40 nm or less, A portion except for the first source electrode and the first drain electrode may be removed from the first electrode layer deposited by the process. Next, a second electrode layer made of indium tin oxide (In-SnO) is deposited on the entire surface of the second channel layer by sputtering to a thickness of about 50 nm, and a second electrode layer is deposited on the second electrode layer deposited by the lift- And removing the portion excluding the electrode and the second drain electrode. Further, a third electrode layer made of indium-silicon oxide (In-SiO) is deposited on the entire surface of the third channel layer by sputtering to a thickness of about 50 nm, and the third electrode layer is deposited on the third electrode layer deposited by the lift- And the third drain electrode may be removed.

마지막으로, 제1 드레인 전극을 내부 전원과 연결하고, 제1 게이트 전극, 제1 소스 전극, 제2 드레인 전극을 출력 단자와 연결하고, 제2 소스 전극와 제3 드레인 전극을 연결하고, 제2 소스 단자와 그라운드를 연결하고, 제2 게이트 전극과 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하여 NAND 논리회로를 제조할 수 있다. 이때, 제1 소스 전극과 제1 드레인 전극은 제1 전극 물질(예: Ti/Al)로 형성되고, 제2 소스 전극과 제2 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질(예: In-SnO)로 형성되고, 제3 소스 전극과 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 제2 전극 물질과 문턱 전압이 상한 제3 전극 물질(예: In-SiO)로 형성되어야 한다.Finally, the first drain electrode is connected to the internal power supply, the first gate electrode, the first source electrode, and the second drain electrode are connected to the output terminal, the second source electrode and the third drain electrode are connected, The NAND logic circuit can be manufactured by connecting the terminal to the ground and electrically connecting the second gate electrode and the third gate electrode to the two input terminals. At this time, the first source electrode and the first drain electrode are formed of a first electrode material (e.g., Ti / Al), and the second source electrode and the second drain electrode are formed of a second The third source electrode and the third drain electrode are formed of an electrode material (e.g., In-SnO), the threshold voltage of the third electrode material is relatively higher than that of the first electrode material, : In-SiO).

또한, NOR 논리회로 제조방법은 상기의 마직막 배선하는 과정만이 상이하다. NOR 논리회로 제조를 위해서, 제1 드레인 전극을 내부 전원과 연결하고, 제1 게이트 전극을 제1 소스 전극, 제2 드레인 전극, 제3 드레인 전극, 출력 단자와 연결하고, 제2 소스 전극, 제3 소스 전극을 그라운드와 연결하고, 제2 게이트 전극과 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하여 NOR 논리회로를 제조할 수 있다. 이 경우에도, NAND 논리회로와 마찬가지로, 제1, 제2, 제3 전극 물질을 서로 다른 문턱 전압을 가지는 물질을 사용하여 형성하여햐 한다.In addition, the NOR logic circuit manufacturing method is different only in the above-mentioned last wiring process. The first source electrode, the second drain electrode, the third drain electrode, and the output terminal, and the second source electrode, the second source electrode, 3 source electrode is connected to the ground, and the second gate electrode and the third gate electrode are electrically connected to the two input terminals, whereby a NOR logic circuit can be manufactured. Also in this case, the first, second, and third electrode materials should be formed using materials having different threshold voltages, as in the NAND logic circuit.

도 11은 본 발명의 실시예들에 따른 전극가변 박막 트랜지스터 논리회로에 사용되는 전극 물질의 특성을 설명하기 위한 도면이다. 11 is a view for explaining the characteristics of the electrode material used in the electrode variable thin film transistor logic circuit according to the embodiments of the present invention.

도 11을 참조하면, 소스 전극과 드레인 전극을 타이타늄(Ti)/알루미늄(Al)으로 한 경우, 산화 인듐 실리콘(ISO)으로 한 경우, 산화 인듐 주석(ITO)으로 한 경우의 전기적 특성을 나타낸다. 즉, 전극 물질에 따라 전기적 특성과 문턱전압이 달라지는 것을 알 수 있다. 아래 [표 3]은 각각의 물질을 소스 전극과 드레인 전극으로 사용한 경우의 전기적 특성을 나타낸 것이다.Referring to FIG. 11, when the source and drain electrodes are made of titanium (Ti) / aluminum (Al), indium oxide (ISO), and indium tin oxide (ITO), electrical characteristics are shown. That is, it can be seen that the electrical characteristics and the threshold voltage are different depending on the electrode material. Table 3 below shows the electrical characteristics when each material is used as a source electrode and a drain electrode.

Vth V th Ion I on Ioff I off Ion/off I on / off μFE μ FE S.SS.S ΦM Φ M Ti/AlTi / Al 4.194.19 1.1.E-041.1.E-04 1.7.E-131.7.E-13 6.3.E+086.3.E + 08 15.33915.339 0.480.48 4.7214.721 ISOISO 6.706.70 8.1.E-058.1.E-05 5.1.E-135.1.E-13 1.6.E+081.6.E + 08 9.9089.908 0.600.60 5.2315.231 ITOITO 7.777.77 7.1.E-057.1.E-05 6.6.E-136.6.E-13 1.1.E+081.1.E + 08 9.2039.203 0.790.79 5.2295.229

[표 3]에 도시된 바와 같이, 가장 작은 문턱전압을 가지는 소자를 제1 전극 물질로, 상대적으로 큰 문턱전압을 가지는 소자를 제2 전극 물질로 사용하는 것이 구동 속도를 빠르게 할 수 있다. 또한, 제3 전극 물질은 제1 전극 물질보다 상대적으로 큰 문턱전압을 가지면서, 제2 전극 물질과 문턱 전압이 상이한 물질을 선택할 수 있다. 예를 들어, 제1 전극 물질은 Ti/Al을 선택하고, 제2 전극 물질은 ITO를 선택하고, 제3 전극 물질은 ISO를 선택할 수 있다. As shown in Table 3, using a device having the smallest threshold voltage as the first electrode material and a device having a relatively large threshold voltage as the second electrode material can speed up the driving speed. Also, the third electrode material may have a relatively higher threshold voltage than the first electrode material, and may have a different threshold voltage than the second electrode material. For example, the first electrode material may be selected from Ti / Al, the second electrode material may be selected from ITO, and the third electrode material may be selected from ISO.

따라서, 본 발명에 따르면, 공핍형 트랜지스터와 증가형 트랜지스터(제1, 제2 증가형 트랜지스터) 각각의 소스/드레인 전극의 전극 물질을 다르게 선택함으로써 구동속도가 향상된 논리회로, 즉, 인버터, 낸드(NAND), 노아(NOR) 논리회로를 구현할 수 있다. Therefore, according to the present invention, by selecting different electrode materials for the source / drain electrodes of the depletion type transistor and the increasing type transistor (first and second increase type transistors) respectively, a logic circuit having improved driving speed, that is, NAND, and NOR logic circuits.

이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention may be embodied otherwise without departing from the spirit and scope of the invention. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas within the scope of equivalents should be construed as falling within the scope of the present invention.

10: 기판
20a, 20b, 20c: 제1, 제2, 제3 게이트 전극
30a, 30b, 30c: 게이트 절연층
40a, 40b, 40c: 제1, 제2, 제3 채널층
50aD, 50bD, 50cD: 제1, 제2, 제3 드레인 전극
50aS, 50bS, 50cS: 제1, 제2, 제3 소스 전극
60a, 60b, 60c: 게이트 전극 단자
A, B: 입력 단자 Vout: 출력 단자
VDD: 내부 전원 GND: 그라운드10: substrate
20a, 20b, and 20c: first, second, and third gate electrodes
30a, 30b, 30c: a gate insulating layer
40a, 40b, 40c: first, second and third channel layers
50aD, 50bD, and 50cD: first, second, and third drain electrodes
50aS, 50bS, and 50cS: first, second, and third source electrodes
60a, 60b, 60c: gate electrode terminal
A, B: Input terminal V out : Output terminal
V DD : Internal power GND: Ground

Claims (15)

기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제1 소스 전극과 제1 드레인 전극을 포함하는 공핍형 트랜지스터;
상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 증가형 트랜지스터; 및
상기 전극들을 전기적으로 연결하는 배선부;를 포함하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
A depletion transistor including a channel layer formed on a substrate, a first source electrode formed on the channel layer, and a first drain electrode;
An enhancement transistor including a channel layer formed on the substrate, a second source electrode and a second drain electrode formed on the channel layer; And
And a wiring part electrically connecting the electrodes,
Wherein the first source electrode and the first drain electrode are formed of a first electrode material and the second source electrode and the second drain electrode are formed of a second electrode material having a relatively larger threshold voltage than the first electrode material Wherein the first electrode of the first electrode and the second electrode of the second electrode are electrically connected to each other.
제1항에 있어서,
상기 채널층은 비정질 X-Y-ZnO 박막으로 형성되고, 상기 X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 X 및 상기 Y는 0.01wt% 내지 30wt%의 함량으로 포함되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
The method according to claim 1,
Wherein the channel layer is formed of an amorphous XY-ZnO thin film and the X is at least one selected from the group consisting of Ga, Zr, Hf, Si, Ti, Al, And Y is at least one of indium (In) and tin (Sn) or a combination thereof, and X and Y are 0.01 wt% to 30 wt% Of the total amount of the thin film transistors.
제2항에 있어서,
상기 비정질 X-Y-ZnO 박막은, 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 또는 니오븀(Nb) 중 적어도 하나를 더 포함하여 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
3. The method of claim 2,
The amorphous XY-ZnO thin film may be formed of at least one selected from the group consisting of Al, Ga, Hf, Zr, Li, K, Ti, (Nb) formed on the surface of the substrate.
제1항에 있어서,
상기 공핍형 트랜지스터는 상기 기판과 상기 채널층 사이에 제1 게이트 전극과 게이트 절연막을 더 포함하고, 상기 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제2 게이트 전극과 게이트 절연막을 더 포함하여 구성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
The method according to claim 1,
Wherein the depletion type transistor further comprises a first gate electrode and a gate insulating film between the substrate and the channel layer and the enhancement transistor further comprises a second gate electrode and a gate insulating film between the substrate and the channel layer, Wherein the first electrode of the first electrode and the second electrode of the second electrode are electrically connected to each other.
제4항에 있어서,
상기 배선부는 상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 연결하여, 인버터 논리회로를 형성하는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
5. The method of claim 4,
Wherein the wiring section connects the first source electrode and the first gate electrode to an output terminal and connects the first source electrode and the second drain electrode to form an inverter logic circuit, Circuit.
기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제1 소스 전극과 제1 드레인 전극을 포함하는 공핍형 트랜지스터;
상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제2 소스 전극과 제2 드레인 전극을 포함하는 제1 증가형 트랜지스터;
상기 기판 상에 형성된 채널층, 상기 채널층 상에 형성된 제3 소스 전극과 제3 드레인 전극을 포함하는 제2 증가형 트랜지스터; 및
상기 전극들을 전기적으로 연결하는 배선부;를 포함하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고,
상기 제2 소스 전극과 상기 제2 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
A depletion transistor including a channel layer formed on a substrate, a first source electrode formed on the channel layer, and a first drain electrode;
A first enhancement type transistor including a channel layer formed on the substrate, a second source electrode formed on the channel layer, and a second drain electrode;
A second enhancement type transistor including a channel layer formed on the substrate, a third source electrode formed on the channel layer, and a third drain electrode; And
And a wiring part electrically connecting the electrodes,
Wherein the first source electrode and the first drain electrode are formed of a first electrode material and the second source electrode and the second drain electrode are formed of a second electrode material having a relatively larger threshold voltage than the first electrode material And,
Wherein the second source electrode and the second drain electrode are formed of a third electrode material having a threshold voltage that is relatively larger than the first electrode material and a threshold voltage different from the second electrode material. Circuit.
제6항에 이어서,
상기 제1 전극 물질은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 타이타늄(Ti), 텡스텐(W), 또는 몰리브덴(Mo) 중 적어도 한 종류의 원소로 형성되고, 상기 제2 전극 물질은 산화 인듐-주석(In-SnO)으로 형성되고, 상기 제3 전극 물질은 산화 인듐-실리콘(In-SiO)으로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
Continuing to claim 6,
The first electrode material is formed of at least one kind of element selected from gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), tungsten (W), and molybdenum Wherein the second electrode material is formed of indium-tin oxide (In-SnO), and the third electrode material is formed of indium-silicon oxide (In-SiO).
제6항에 있어서,
상기 채널층은 비정질 X-Y-ZnO 박막으로 형성되고, 상기 X는 갈륨(Ga), 지르코늄(Zr), 하프늄(Hf), 실리콘(Si), 티타늄(Ti), 알루미늄(Al), 마그네슘(Mg) 또는 구리(Cu) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 Y는 인듐(In), 또는 주석(Sn) 중 적어도 하나 또는 그 조합으로 구성되고, 상기 X 및 상기 Y는 0.01wt% 내지 30wt%의 함량으로 포함되는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
The method according to claim 6,
Wherein the channel layer is formed of an amorphous XY-ZnO thin film and the X is at least one selected from the group consisting of Ga, Zr, Hf, Si, Ti, Al, And Y is at least one of indium (In) and tin (Sn) or a combination thereof, and X and Y are 0.01 wt% to 30 wt% Of the total amount of the thin film transistors.
제6항에 있어서,
상기 공핍형 트랜지스터는 상기 기판과 상기 채널층 사이에 제1 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제1 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제2 게이트 전극과 게이트 절연막을 더 포함하고, 상기 제2 증가형 트랜지스터는 상기 기판과 상기 채널층 사이에 제3 게이트 전극과 게이트 절연막을 더 포함하여 구성되는 것을 측징으로 하는 전극가변 박막 트랜지스터 논리회로.
The method according to claim 6,
The depletion type transistor further includes a first gate electrode and a gate insulating film between the substrate and the channel layer, and the first enhancement type transistor further includes a second gate electrode and a gate insulating film between the substrate and the channel layer And the second enhancement type transistor includes a third gate electrode and a gate insulation film between the substrate and the channel layer.
제9항에 있어서,
상기 배선부는, 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제2 소스 단자와 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NAND 논리회로를 형성하는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
10. The method of claim 9,
The wiring part connects the first drain electrode to an internal power supply, connects the first gate electrode, the first source electrode, the second drain electrode to an output terminal, and the second source electrode and the third drain electrode And the NAND logic circuit is formed by connecting the second source terminal to the ground and connecting the second gate electrode and the third gate electrode to two input terminals, Circuit.
제9항에 있어서,
상기 배선부는, 상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 연결하여, NOR 논리회로를 형성하는 것을 특징으로 하는 전극가변 박막 트랜지스터 논리회로.
10. The method of claim 9,
Wherein the wiring portion connects the first drain electrode to an internal power supply and connects the first gate electrode to the first source electrode, the second drain electrode, the third drain electrode, and the output terminal, Electrode, the third source electrode to ground, and the second gate electrode and the third gate electrode to two input terminals to form a NOR logic circuit.
기판 상에 제1, 제2 게이트 전극을 형성하는 단계;
상기 제1, 제2 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2 채널층을 형성하는 단계;
상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극과, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하는 단계; 및
상기 제1 소스 전극, 상기 제1 게이트 전극을 출력 단자와 연결하고, 상기 제1 소스 전극과 제2 드레인 전극을 전기적으로 연결하는 단계;
를 포함하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 인버터 논리회로의 제조방법.
Forming first and second gate electrodes on a substrate;
Forming at least one gate insulating film and first and second channel layers on the first and second gate electrodes;
Forming a first source electrode and a first drain electrode on the first channel layer and a second source electrode and a second drain electrode on the second channel layer; And
Connecting the first source electrode and the first gate electrode to an output terminal, and electrically connecting the first source electrode and the second drain electrode;
Lt; / RTI &gt;
Wherein the first source electrode and the first drain electrode are formed of a first electrode material and the second source electrode and the second drain electrode are formed of a second electrode material having a relatively larger threshold voltage than the first electrode material Wherein the step of forming the electrode-variable thin film transistor inverter logic circuit comprises the steps of:
제12항에 있어서,
상기 제1 채널층의 상에 제1 소스 전극과 제1 드레인 전극과, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극을 형성하는 단계는,
상기 제1 채널층의 전면에 알루미늄(Al) 또는 타이타늄(Ti)으로 구성된 제1 전극층을 10nm 이상 40nm 이하로 증착하는 단계;
광노광 공정 또는 리프트오프 공정에 의해 상기 증착된 제1 전극층에서 상기 제1 소스 전극과 상기 제1 드레인 전극을 제외한 부분을 제거하는 단계;
상기 제2 채널층의 전면에 산화 인듐 주석(In-SnO)으로 구성된 제2 전극층을 50nm 두께로 스퍼터링법을 사용하여 증착하는 단계; 및
리프트오프 공정에 의해 상기 증착된 제2 전극층에서 상기 제2 소스 전극과 상기 제2 드레인 전극을 제외한 부분을 제거하는 단계;
를 포함하여 구성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 인버터 논리회로 제조방법.
13. The method of claim 12,
Forming a first source electrode and a first drain electrode on the first channel layer and a second source electrode and a second drain electrode on the second channel layer,
Depositing a first electrode layer made of aluminum (Al) or titanium (Ti) on the entire surface of the first channel layer at a thickness of 10 nm or more and 40 nm or less;
Removing a portion of the deposited first electrode layer excluding the first source electrode and the first drain electrode by a light exposure process or a lift-off process;
Depositing a second electrode layer made of indium tin oxide (In-SnO) on the entire surface of the second channel layer using a sputtering method to a thickness of 50 nm; And
Removing a portion of the deposited second electrode layer excluding the second source electrode and the second drain electrode by a lift-off process;
Wherein the inverter logic circuit comprises a plurality of electrodes.
기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계;
상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계;
상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계; 및
상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극, 상기 제1 소스 전극, 상기 제2 드레인 전극을 출력 단자와 연결하고, 상기 제2 소스 전극와 상기 제3 드레인 전극을 연결하고, 상기 제2 소스 단자와 그라운드를 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계;
를 포함하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 NAND 논리회로 제조방법.
Forming first, second, and third gate electrodes on a substrate;
Forming at least one gate insulating film and first, second, and third channel layers on the first, second, and third gate electrodes;
A first source electrode and a first drain electrode on the first channel layer, a second source electrode and a second drain electrode on the second channel layer, a third source electrode and a third drain electrode on the third channel layer, Forming an electrode; And
Wherein the first drain electrode is connected to an internal power supply, the first gate electrode, the first source electrode, and the second drain electrode are connected to the output terminal, the second source electrode and the third drain electrode are connected, Connecting the second source terminal to the ground, and electrically connecting the second gate electrode and the third gate electrode to two input terminals;
Lt; / RTI &gt;
Wherein the first source electrode and the first drain electrode are formed of a first electrode material and the second source electrode and the second drain electrode are formed of a second electrode material having a relatively larger threshold voltage than the first electrode material Wherein the third source electrode and the third drain electrode are formed of a third electrode material having a threshold voltage that is relatively greater than that of the first electrode material and a threshold voltage that is different from the second electrode material. Transistor NAND logic circuit manufacturing method.
기판 상에 제1, 제2, 제3 게이트 전극을 형성하는 단계;
상기 제1, 제2, 제3 게이트 전극 상부에 적어도 하나의 게이트 절연막과 제1, 제2, 제3 채널층을 형성하는 단계;
상기 제1 채널층 상에 제1 소스 전극과 제1 드레인 전극, 상기 제2 채널층 상에 제2 소스 전극과 제2 드레인 전극과, 상기 제3 채널층 상에 제3 소스 전극과 제3 드레인 전극을 형성하는 단계; 및
상기 제1 드레인 전극을 내부 전원과 연결하고, 상기 제1 게이트 전극을 상기 제1 소스 전극, 상기 제2 드레인 전극, 상기 제3 드레인 전극, 출력 단자와 연결하고, 상기 제2 소스 전극, 상기 제3 소스 전극을 그라운드와 연결하고, 상기 제2 게이트 전극과 상기 제3 게이트 전극을 두 개의 입력 단자로 전기적으로 연결하는 단계;
를 포함하고,
상기 제1 소스 전극과 상기 제1 드레인 전극은 제1 전극 물질로 형성되고, 상기 제2 소스 전극과 상기 제2 드레인 전극은 상기 제1 전극 물질보다 문턱 전압이 상대적으로 큰 제2 전극 물질로 형성되고, 상기 제3 소스 전극과 상기 제3 드레인 전극은 제1 전극 물질보다 문턱 전압이 상대적으로 크고, 상기 제2 전극 물질과 문턱 전압이 상이한 제3 전극 물질로 형성되는 것을 특징으로 하는 전극가변 박막 트랜지스터 NOR 논리회로 제조방법.Forming first, second, and third gate electrodes on a substrate;
Forming at least one gate insulating film and first, second, and third channel layers on the first, second, and third gate electrodes;
A first source electrode and a first drain electrode on the first channel layer, a second source electrode and a second drain electrode on the second channel layer, a third source electrode and a third drain electrode on the third channel layer, Forming an electrode; And
Wherein the first source electrode, the second drain electrode, the third drain electrode, and the output terminal are connected to the first source electrode, the first source electrode, Connecting the third source electrode to the ground, and electrically connecting the second gate electrode and the third gate electrode to two input terminals;
Lt; / RTI &gt;
Wherein the first source electrode and the first drain electrode are formed of a first electrode material and the second source electrode and the second drain electrode are formed of a second electrode material having a relatively larger threshold voltage than the first electrode material Wherein the third source electrode and the third drain electrode are formed of a third electrode material having a threshold voltage that is relatively greater than that of the first electrode material and a threshold voltage that is different from the second electrode material. Transistor NOR logic circuit manufacturing method.
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