KR101445478B1 - Thin Film Transistor Using Si-Zn-SnO - Google Patents

Thin Film Transistor Using Si-Zn-SnO Download PDF

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Abstract

본 발명은 새로운 산화물 반도체로서 실리콘 산화아연주석 박막(Si-Zn-SnO; SZTO)을 채널층으로 사용하는 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터를 개시한다. 본 발명에 따르면 실리콘 산화아연주석 박막은 펄스 레이저 증착(PLD) 공정, 열증착(thermal deposition) 공정, 전자빔증착(electron beam deposition) 공정, 인쇄(printing) 공정, 습식 용액(wet solution) 공정, 스퍼터링(sputtering) 공정 중 어느 하나의 방법으로 형성하고, 실리콘의 함량에 따라 전자 이동도와 문턱 전압을 조절할 수 있으며, 가격이 비싼 인듐이 들어가지 않는 채널층을 구성함으로써 제조원가를 낮추어 저가의 박막 트랜지스터를 구현할 수 있다.The present invention discloses a thin film transistor using a silicon-zinc oxide tin thin film which uses a silicon-zinc-tin oxide thin film (Si-Zn-SnO; SZTO) as a channel layer as a new oxide semiconductor. According to the present invention, the zinc silicate tin oxide thin film may be formed by a pulsed laser deposition (PLD) process, a thermal deposition process, an electron beam deposition process, a printing process, a wet solution process, and a sputtering process. The electron mobility and threshold voltage can be controlled according to the content of silicon. By forming a channel layer which does not contain expensive indium, a manufacturing cost can be reduced to realize a low-cost thin film transistor .

Description

실리콘 산화아연주석 박막을 이용한 박막 트랜지스터{Thin Film Transistor Using Si-Zn-SnO}[0001] The present invention relates to a thin film transistor using a silicon-zinc oxide tin thin film,

본 발명은 기판, 게이트 전극, 게이트 절연막, 채널층, 및 소스/드레인 전극을 포함하는 박막 트랜지스터에 관한 것으로, 더욱 상세하게는 새로운 산화물 반도체로서 실리콘 산화아연주석(Si-Zn-SnO; SZTO) 박막을 채널층으로 사용하는 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터에 관한 것이다.
The present invention relates to a thin film transistor including a substrate, a gate electrode, a gate insulating film, a channel layer, and a source / drain electrode. More particularly, the present invention relates to a thin film transistor including a silicon oxide tin oxide (Si- To a thin film transistor using a silicon-zinc oxide tin thin film which is used as a channel layer.

유기 발광 다이오드(Organic Light Emitting Diode; OLED)나 액정 표시 장치(Liquid Crystal Display; LCD)와 같은 디스플레이는 스위칭 소자 또는 구동 소자로서 박막 트랜지스터(Thin Film Transistor; TFT)를 구비할 수 있다. 현재 TFT에 있어서 디스플레이의 구동 및 스위칭 소자로서 사용되는 것으로 비정질 실리콘(a-Si) TFT가 있다. 이는 저가의 비용으로 가로 및 세로 길이가 2m가 넘는 대형 기판상에 균일하게 형성될 수 있는 소자로서 현재 가장 널리 쓰이는 소자이다.A display such as an organic light emitting diode (OLED) or a liquid crystal display (LCD) may include a thin film transistor (TFT) as a switching element or a driving element. There is an amorphous silicon (a-Si) TFT currently used as a driving and switching element of a display in a TFT. This is the most widely used device which can be uniformly formed on a large substrate having a length and a length exceeding 2 m at a low cost.

그러나, 디스플레이의 대형화 및 고화질화 추세에 따라 소장 성능 역시 고성능이 요구되고 있으며, 기존의 비정질 실리콘 TFT 이동도가 약 0.5㎠/Vs 수준이어서 곧 한계에 다다를 것으로 예상된다. 따라서 비정질 실리콘 TFT보다 높은 이동도를 갖는 고성능의 TFT 및 이의 제조 기술이 필요하다. TFT의 채널층으로 다결정 실리콘(poly-Si)을 이용하는 경우에는 전자 이동도가 우수하나, 제조 공정이 어렵고 제조 단가가 높아지는 문제점이 있다.However, due to the trend toward larger size and higher quality of display, the performance of the small intestine is also required to be high, and the mobility of the conventional amorphous silicon TFT is about 0.5 cm 2 / Vs, which is expected to reach the limit soon. Therefore, there is a need for a high-performance TFT having higher mobility than an amorphous silicon TFT and its manufacturing technology. When polycrystalline silicon (poly-Si) is used as the channel layer of the TFT, the electron mobility is excellent, but the manufacturing process is difficult and the manufacturing cost is increased.

이러한 배경하에서, [문헌1]에서는 실리콘(Si)과 인듐(In)을 포함하는 산화물 재료로 이루어진 채널층을 개시하고 있다. Under these circumstances, Document 1 discloses a channel layer made of an oxide material containing silicon (Si) and indium (In).

그러나, 인듐(In)의 희소성으로 인하여 가격이 워낙 높아 제조원가를 증가시키는 요인으로 작용하기 때문에, 인듐이 들어가지 않은 소재로 채널층을 구성하면서 채널 성능을 높이는 것이 요구되고 있다.
However, due to the scarcity of indium (In), the price is so high that it increases the manufacturing cost. Therefore, it is required to improve channel performance while forming a channel layer with a material not containing indium.

[문헌1] 일본공개특허공보 평21-081413호(2009.04.16.)[Patent Document 1] Japanese Unexamined Patent Application Publication No. 21-081413 (Apr. 16, 2009)

없음none

본 발명의 일측면은 종래의 박막 트랜지스터에는 사용되지 않았던 새로운 산화물 반도체로서 실리콘 산화아연주석 박막을 채널층으로 구성하여 채널 성능을 향상하고 저가로 구현할 수 있도록 하는 것이다.
One aspect of the present invention is to provide a channel layer of a silicon oxide zinc tin thin film as a new oxide semiconductor which is not used in a conventional thin film transistor, thereby improving channel performance and realizing low cost.

상기와 같은 본 발명의 실시예에 따른 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터는, In the thin film transistor using the zinc silicate tin oxide thin film according to the embodiment of the present invention,

기판, 게이트 전극, 게이트 절연막, 채널층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서, 상기 채널층은 산화물 반도체로서 실리콘 산화아연주석(Si-Zn-SnO) 박막으로 이루어지고, 상기 실리콘 산화아연주석(Si-Zn-SnO)에 포함된 실리콘의 함량은 0.001wt% 내지 3wt%이며, 상기 채널층에 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb)으로 이루어진 그룹으로부터 선택되는 하나 이상의 물질을 더 포함하는 것을 특징으로 한다.A thin film transistor comprising a substrate, a gate electrode, a gate insulating film, a channel layer, a source electrode and a drain electrode, wherein the channel layer is made of a silicon-zinc-tin- The amount of silicon contained in zinc-tin (Si-Zn-SnO) is 0.001 wt% to 3 wt%, and aluminum, gallium, hafnium, zirconium, lithium And at least one material selected from the group consisting of lithium (Li), potassium (K), titanium (Ti), germanium (Ge), and niobium (Nb).

또한, 상기 실리콘 산화아연주석 박막은 펄스 레이저 증착(PLD) 공정, 열증착(thermal deposition) 공정, 전자빔증착(electron beam deposition) 공정, 인쇄(printing) 공정, 습식 용액(wet solution) 공정, 스퍼터링(sputtering) 공정 중 어느 하나의 방법으로 형성하고, 실리콘의 함량에 따라 전자 이동도와 문턱 전압을 조절하는 것을 특징으로 한다.
In addition, the zinc oxide tin oxide thin film may be formed by a combination of a pulsed laser deposition (PLD) process, a thermal deposition process, an electron beam deposition process, a printing process, a wet solution process, a sputtering process sputtering process, and controls the electron mobility and the threshold voltage according to the content of silicon.

이와 같은 본 발명의 실시예에 따른 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터는 차세대 디스플레이의 구동 소자에 적합한 채널 성능을 확보할 수 있도록 산화물 반도체로서 실리콘 산화아연주석 박막을 이용하여 채널층을 구성할 수 있다.The thin film transistor using the zinc oxide tin oxide thin film according to the embodiment of the present invention can form a channel layer using a zinc oxide tin oxide thin film as an oxide semiconductor so as to secure a channel performance suitable for a driving element of a next generation display. have.

또한, 본 발명은 희소성으로 인하여 가격이 비싼 인듐이 들어가지 않는 채널층을 구성함으로써 제조원가를 낮추어 저가의 박막 트랜지스터를 구현할 수 있다.
Further, the present invention can realize a low-cost thin film transistor by lowering the manufacturing cost by constructing a channel layer which does not contain indium, which is expensive because of scarcity.

도 1은 본 발명의 실시예에 따른 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터의 사시도이다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.
도 3a 내지 도 3c는 다양한 열처리 조건하에서 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 나타내는 그래프이다.
도 4는 실시예에 따른 박막 트랜지스터가 실리콘 함량에 따라 전자 이동도와 문턱전압을 조절하는 특성을 나타내는 그래프이다.
1 is a perspective view of a thin film transistor using a zinc silicate tin oxide thin film according to an embodiment of the present invention.
FIGS. 2A to 2D are perspective views illustrating respective steps of a method of manufacturing a thin film transistor using a zinc silicate tin oxide thin film according to an embodiment of the present invention.
3A to 3C are graphs showing voltage-current characteristics of the thin film transistor according to the embodiment under various heat treatment conditions.
FIG. 4 is a graph illustrating characteristics of a thin film transistor according to an exemplary embodiment of the present invention to adjust electron mobility and threshold voltage according to silicon content. FIG.

이하 본 발명의 실시예에 따른 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터를 첨부 도면에 따라 상세히 설명한다.Hereinafter, a thin film transistor using a zinc-silicon tin oxide thin film according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 실시예에 따른 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터의 사시도이다. 도 1은 게이트 전극(11)이 하부에 위치하는 하부 게이트(bottom gate) 방식의 박막 트랜지스터를 도시한다. 1 is a perspective view of a thin film transistor using a zinc silicate tin oxide thin film according to an embodiment of the present invention. FIG. 1 shows a bottom gate type thin film transistor in which the gate electrode 11 is located at the bottom.

도 1을 참조하면, 박막 트랜지스터는 게이트 전극(11), 게이트 절연막(12), 채널층(13), 소스 전극(14a) 및 드레인 전극(14b)을 포함할 수 있다. 도 1에 도시된 각 구성요소의 형상은 예시적인 것으로서, 다른 형상으로 제조될 수 있다.1, the thin film transistor may include a gate electrode 11, a gate insulating film 12, a channel layer 13, a source electrode 14a, and a drain electrode 14b. The shape of each component shown in Fig. 1 is illustrative and can be manufactured in other shapes.

게이트 전극(11)은 기판(100)상에 위치할 수 있다. 기판(100)은 실리콘, 유리, 플라스틱 또는 다른 적당한 물질을 포함하여 이루어질 수 있다. 게이트 전극(11)은 금속 또는 다른 적당한 도전 물질로 이루어질 수 있다. 예컨대, 게이트 전극(11)은, 산화인듐주석(Indium Tin Oxide; ITO), 산화갈륨아연(Gallium Zinc Oxide; GZO), 산화인듐갈륨아연(Indium Gallium Zinc Oxide; IGZO), 산화인듐갈륨(Indium Gallium Oxide; IGO), 산화인듐아연(Indium Zinc Oxide; IZO), 및 산화인듐(In2O3)으로 이루어진 그룹으로부터 선택되는 어느 하나 또는 이들의 2이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.The gate electrode 11 may be located on the substrate 100. The substrate 100 may comprise silicon, glass, plastic or other suitable material. The gate electrode 11 may be made of metal or other suitable conductive material. For example, the gate electrode 11 may be formed of indium tin oxide (ITO), gallium zinc oxide (GZO), indium gallium zinc oxide (IGZO), indium gallium oxide (IZO), indium zinc oxide (IZO), indium oxide (In 2 O 3 ), or a combination of two or more thereof or other suitable materials.

게이트 전극(11)상에는 게이트 절연막(12)이 위치할 수 있다. 게이트 절연막(12)은 산화실리콘(SiO2), 질화실리콘(SiNx), 산화지르코늄(ZrO2), 산화하프늄(HfO2), 산화티타늄(TiO2), 산화탄탈륨(Ta2O5), 바륨-스트론튬-티타늄-산소화합물(Ba-Sr-Ti-O) 및 비스머스-아연-니오븀-산소화합물(Bi-Zn-Nb-O)로 이루어지는 그룹으로부터 선택되는 어느 하나 또는 이들의 2 이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.A gate insulating film 12 may be positioned on the gate electrode 11. [ Gate insulating film 12 is a silicon oxide (SiO 2), silicon nitride (SiN x), zirconium oxide (ZrO 2), hafnium oxide (HfO 2), titanium oxide (TiO 2), tantalum (Ta 2 O 5) oxidation, A barium-strontium-titanium-oxygen compound (Ba-Sr-Ti-O) and a bismuth-zinc-niobium-oxygen compound (Bi-Zn-Nb-O) or a combination of two or more thereof Or other suitable materials.

게이트 절연막(12)상에는 채널층(13)이 위치할 수 있다. 채널층(13)은 소스 전극(14a)과 드레인 전극(14b) 사이에 전자가 이동하는 채널을 형성하기 위한 층이다. 채널층(13)은 실리콘(Si)을 포함하는 산화물 반도체로 이루어질 수 있으며, 여기서 산화물 반도체는 비정질일 경우에도 약 5㎠/Vs 이상의 높은 전자 이동도를 가질 수 있다.A channel layer 13 may be located on the gate insulating film 12. [ The channel layer 13 is a layer for forming a channel through which electrons move between the source electrode 14a and the drain electrode 14b. The channel layer 13 may be made of an oxide semiconductor including silicon (Si), and the oxide semiconductor may have a high electron mobility of about 5 cm 2 / Vs or more even when the oxide semiconductor is amorphous.

채널층(13)은 비정질 구조를 가지고 산화아연(ZnO)에 실리콘(Si)과 주석(Sn)을 포함하는 실리콘 산화아연주석(Si-Zn-SnO; SZTO)으로 이루어질 수 있다. The channel layer 13 may be made of silicon-zinc-tin oxide (Si-Zn-SnO) having an amorphous structure and containing silicon (Si) and tin (Sn) in zinc oxide (ZnO).

실리콘 이온은 산화아연주석 박막의 전자 농도를 제어함으로서, 트랜지스터에 적합한 전자 농도를 만들어 준다. 실리콘은 전기 음성도가 약 1.8로서, 전기 음성도가 약 3.5인 산소와의 전기 음성도 차이가 약 1.7이므로 이온 결합이 상대적으로 강한 산화물을 형성한다.Silicon ions control the electron concentration of the zinc oxide tin oxide film, thus making the electron concentration suitable for the transistor. Silicon has an electronegativity of about 1.8 and an electronegativity of about 3.5. The difference in electronegativity with oxygen is about 1.7, so that an ionic bond forms a relatively strong oxide.

실시예에서 채널층(13)이 실리콘 산화아연주석(SZTO)으로 이루어지는 경우, 채널층(13)에는 아연(Zn), 주석(Sn) 및 실리콘(Si) 원자의 전체 함량 대비 실리콘(Si) 원자 함량의 조성비는 약 0.001wt% 내지 약 3wt%일 수도 있다. 실리콘(Si) 원자 함량이 높아질수록 전자생성을 제어하는 역할이 강해져, 전자 이동도가 낮아질 수 있으나, 그 소자의 안정성은 더 좋아질 수 있다.In the embodiment, when the channel layer 13 is made of silicon-zinc oxide tin (SZTO), the channel layer 13 is provided with a silicon (Si) atom to the total content of zinc (Zn), tin The composition ratio of the content may be about 0.001 wt% to about 3 wt%. The higher the silicon (Si) atom content, the stronger the role of controlling electron generation, the lower the electron mobility, but the better the stability of the device.

실시예에서 채널층(13)에는 전술한 물질 외에 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb)으로 이루어진 그룹으로부터 선택되는 하나 이상의 물질이 더 포함될 수도 있다. In the embodiment, in addition to the above-mentioned materials, the channel layer 13 may contain aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium Ge), and niobium (Nb).

이러한 실리콘 산화아연주석(SZTO) 박막으로 이루어지는 채널층(13)은 펄스 레이저 증착(PLD) 공정, 열증착(thermal deposition) 공정, 전자빔증착(electron beam deposition) 공정, 인쇄(printing) 공정, 습식 용액(wet solution) 공정, 스퍼터링(sputtering) 공정 중 어느 하나의 방법으로 형성할 수 있다.The channel layer 13 made of such a silicon-zinc-zinc-tin (SZTO) thin film can be formed by a pulsed laser deposition (PLD) process, a thermal deposition process, an electron beam deposition process, a wet solution process, and a sputtering process.

채널층(13)의 양쪽에는 서로 이격된 소스 전극(14a) 및 드레인 전극(14b)이 각각 채널층(13)과 접촉하여 위치할 수 있다. 또한, 소스 전극(14a), 채널층(13) 및 드레인 전극(14b)은 적어도 부분적으로 게이트 절연막(12)과 접촉하여 위치할 수 있다. 소스 전극(14a) 및 드레인 전극(14b)은 게이트 전극(11)과 마찬가지로 금속 또는 다른 적당한 도전 물질을 포함하여 이루어질 수 있다. 예컨대, 소스 전극(14a) 및 드레인 전극(14b)은, ITO, GZO, IGZO, IGO, IZO 및 In2O3로 이루어지는 그룹으로부터 선택되는 하나 또는 이들의 2이상의 조합 또는 다른 적당한 물질을 포함할 수도 있다.The source electrode 14a and the drain electrode 14b spaced apart from each other may be positioned in contact with the channel layer 13 on both sides of the channel layer 13. [ Further, the source electrode 14a, the channel layer 13, and the drain electrode 14b may be located at least partially in contact with the gate insulating film 12. [ The source electrode 14a and the drain electrode 14b may be made of a metal or other suitable conductive material, similar to the gate electrode 11. [ For example, the source electrode 14a and the drain electrode 14b may include one or a combination of two or more selected from the group consisting of ITO, GZO, IGZO, IGO, IZO, and In 2 O 3 or another suitable material have.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터의 제조 방법의 각 단계를 도시한 사시도이다.FIGS. 2A to 2D are perspective views illustrating respective steps of a method of manufacturing a thin film transistor using a zinc silicate tin oxide thin film according to an embodiment of the present invention.

도 2a를 참조하면, 기판(100) 상에 게이트 전극(11)을 형성할 수 있다. 예를 들어, 게이트 전극(11)은, 전도성 물질로 이루어진 박막을 기판(100)상에 증착하고 광노광(photolithography) 공정, 인쇄(printing) 공정 및/또는 리프트오프(lift-off) 공정을 이용하여 이를 부분적으로 제거함으로써 형성될 수도 있다.Referring to FIG. 2A, a gate electrode 11 may be formed on a substrate 100. For example, the gate electrode 11 can be formed by depositing a thin film made of a conductive material on the substrate 100 and using a photolithography process, a printing process, and / or a lift-off process And partially removing it.

도 2b를 참조하면, 게이트 전극(11)이 형성된 기판(100)상에 게이트 절연막(12)을 형성할 수 있다. 예를 들어 게이트 절연막(12)은 스퍼터링(sputtering) 공정, 펄스 레이저 증착(Pulsed Laser Deposition; PLD) 공정, 인쇄(printing) 공정, 습식 용액(wet solution) 공정 등에 의하여 형성될 수도 있다. 게이트 절연막(12)은 게이트 전극(11)을 완전히 덮는 형태로 위치할 수도 있다.Referring to FIG. 2B, the gate insulating film 12 may be formed on the substrate 100 on which the gate electrode 11 is formed. For example, the gate insulating film 12 may be formed by a sputtering process, a pulsed laser deposition (PLD) process, a printing process, a wet solution process, or the like. The gate insulating film 12 may be positioned so as to completely cover the gate electrode 11.

도 2c를 참조하면, 게이트 절연막(12)상에 채널층(13)을 형성할 수 있다. 채널층(13)은 추후 형성될 소스 전극 및 드레인 전극 사이에 전자가 이동하는 채널 영역을 형성하기 위한 층이다. 상기 채널층(13)은 실리콘을 포함하는 산화물 반도체로 이루어질 수 있으며, 예를 들어 실리콘 산화아연주석(SZTO)로 이루어질 수 있다. 실시예에서 채널층(13)은 스퍼터링(sputtering) 방법으로 증착한다. 이에 한정하는 것은 아니며, 채널층(13)은 펄스 레이저 증착 공정, 열증착 공정, 전자빔증착 공정, 인쇄 공정, 습식 용액 공정 또는 다른 적당한 공정에 의하여 형성될 수 있다.Referring to FIG. 2C, a channel layer 13 may be formed on the gate insulating film 12. The channel layer 13 is a layer for forming a channel region in which electrons move between the source electrode and the drain electrode to be formed later. The channel layer 13 may be made of an oxide semiconductor containing silicon and may be made of, for example, silicon-zinc oxide tin (SZTO). In the embodiment, the channel layer 13 is deposited by a sputtering method. The channel layer 13 may be formed by a pulse laser deposition process, a thermal deposition process, an electron beam deposition process, a printing process, a wet solution process, or another suitable process.

일예로 스퍼터링 증착을 사용하여 채널층(13)으로 실리콘 산화아연주석(SZTO) 박막을 형성하는 과정을 설명한다.The process of forming a silicon-zinc oxide tin (SZTO) thin film with the channel layer 13 using sputtering deposition as an example will be described.

게이트 절연막(12)으로서 산화실리콘(SiO2)이 증착되어 있는 p+-Si 기판상에 실리콘이 포함된 산화아연주석(SZTO) 박막을 상온에서 증착할 수 있다. 예를 들어 산화아연주석(SZTO) 박막의 형성은 약 10℃ 내지 약 400℃의 공정 온도에서 수행될 수도 있다. 스퍼터링 증착기 챔버 내의 타겟 홀더에 타겟을 장착하고, 타겟 표면으로부터 수직한 방향으로 약 8㎝ 떨어진 곳에 p+-Si 기판을 위치시킬 수 있다. 산화아연주석(SZTO) 박막의 증착은 질소(N2) 및/또는 아르곤(Ar) 분위기에서 약 10% 이하의 산소를 주입하며 약 500mTorr의 진공도에서 진행될 수 있으며, 약 50W의 전력이 타겟에 인가되면 타겟의 구성 물질이 기판상에 박막 형태로 증착될 수 있다. 증착시 박막 두께를 균일하게 하기 위해 기판을 회전시킬 수도 있다.A zinc oxide tin oxide (SZTO) thin film containing silicon on a p + -Si substrate on which silicon oxide (SiO 2 ) is deposited as the gate insulating film 12 can be deposited at room temperature. For example, the formation of a zinc oxide tin (SZTO) thin film may be performed at a process temperature of about 10 캜 to about 400 캜. The target may be mounted on a target holder in a sputter deposition chamber and a p + -Si substrate may be positioned about 8 cm away from the target surface in a direction normal to the target surface. Deposition of the zinc oxide tin (SZTO) thin film can be performed at a vacuum degree of about 500 mTorr with less than about 10% oxygen injected in a nitrogen (N 2 ) and / or argon (Ar) atmosphere and about 50 W of power is applied to the target The constituent material of the target can be deposited in the form of a thin film on the substrate. The substrate may be rotated to make the thickness of the thin film uniform during the deposition.

다음으로 증착된 산화아연주석(SZTO) 박막을 광노광 공정을 이용하여 패터닝(patterning) 함으로써 채널층(13)을 형성할 수 있다. 예를 들어 채널층(13)은 산화아연주석(SZTO) 박막을 폭이 약 250㎛이며 길이가 약 50㎛인 직사각형 형상으로 패터닝하여 형성될 수 있다.Next, the channel layer 13 can be formed by patterning the deposited zinc oxide tin oxide (SZTO) thin film using a light exposure process. For example, the channel layer 13 may be formed by patterning a zinc oxide tin (SZTO) thin film into a rectangular shape having a width of about 250 μm and a length of about 50 μm.

도 2d를 참조하면, 게이트 전극(11), 게이트 절연막(12) 및 채널층(13)이 형성된 기판(100)상에 서로 이격된 소스 전극(14a) 및 드레인 전극(14b)을 형성할 수 있다. 소스 전극(14a) 및 드레인 전극(14b)은 전도성 물질로 이루어진 박막을 기판(100) 전면에 형성하고 광노광 공정 또는 리프트 공정에 의해 이를 부분적으로 제거함으로서 형성될 수도 있다. 예를 들어, 소스 전극(14a) 또는 드레인 전극(14b)으로는 금(Au) 및 티타늄(Ti)을 각각 약 50㎛ 및 약 100㎛의 두께로 이온빔 증착법과 열 증착법을 이용하여 증착할 수 있다.2D, a source electrode 14a and a drain electrode 14b spaced apart from each other can be formed on a substrate 100 on which a gate electrode 11, a gate insulating film 12, and a channel layer 13 are formed . The source electrode 14a and the drain electrode 14b may be formed by forming a thin film made of a conductive material on the entire surface of the substrate 100 and partially removing the thin film by a light exposure process or a lift process. For example, gold (Au) and titanium (Ti) may be deposited to a thickness of about 50 탆 and about 100 탆, respectively, by ion beam deposition and thermal deposition as the source electrode 14a or the drain electrode 14b .

상기 박막 트랜지스터의 제조 방법에서는 게이트 전극(11), 게이트 절연막(12), 채널층(13), 소스 전극(14a) 및 드레인 전극(14b) 중 어느 하나 이상의 제조 공정에 스퍼터링을 사용할 수 있으므로 제조가 용이할 수 있으나, 제조 공정이 이에 한정되는 것은 아니다.In the manufacturing method of the thin film transistor, since sputtering can be used in the manufacturing process of any one of the gate electrode 11, the gate insulating film 12, the channel layer 13, the source electrode 14a and the drain electrode 14b, However, the manufacturing process is not limited thereto.

또한, 이상과 같이 제조된 박막 트랜지스터에 열처리 공정이 추가적으로 수행될 수도 있다. 예를 들어 상기 박막 트랜지스터는 약 150℃이하의 질소 분위기에서 약 30분간의 열처리 공정을 거칠 수 있다. 열처리 공정에 의하여 채널층 및/또는 전극의 접촉 특성이 개선되므로, 고품위 트랜지스터의 성능을 구현하는 것이 가능하다. 이상과 같이 제조되는 박막 트랜지스터는 열처리 공정을 포함하여 최고 온도 약 150℃에서 제조되므로 현재 상용화되고 있는 고분자 소재에 적용될 수 있으며 상온에서 제조 공정이 수행될 수 있으므로 공정이 용이한 이점이 있다.Further, the thin film transistor manufactured as described above may be further subjected to a heat treatment process. For example, the thin film transistor may undergo a heat treatment process for about 30 minutes in a nitrogen atmosphere at about 150 ° C or less. Since the contact characteristics of the channel layer and / or the electrode are improved by the heat treatment process, it is possible to realize the performance of a high-quality transistor. Since the thin film transistor manufactured as described above is manufactured at a maximum temperature of about 150 캜 including a heat treatment process, it can be applied to a polymer material that is currently being commercialized and the manufacturing process can be performed at room temperature.

도 3a 내지 도 3c는 실시예에 따른 박막 트랜지스터의 전압-전류 특성을 나타내는 그래프로서, 채널층의 형성 공정시 열처리 온도가 각각 573k(약 299℃), 673k(약 399℃), 773k(약 499℃)인 경우의 박막 트랜지스터의 전류-전압의 특성을 나타낸다.3A to 3C are graphs showing voltage-current characteristics of a thin film transistor according to an embodiment. In the channel layer forming process, the heat treatment temperatures are 573 k (about 299 ° C), 673 k (about 399 ° C), 773 k Lt; 0 > C).

도 4는 실시예에 따른 박막 트랜지스터가 실리콘 함량에 따라 이동도와 문턱전압을 조절하는 특성을 나타내는 그래프이다.FIG. 4 is a graph illustrating characteristics of a thin film transistor according to an exemplary embodiment of the present invention to control mobility and threshold voltage according to silicon content. FIG.

도 4를 참조하면, 그래프(101)는 실리콘이 포함되지 않은 산화아연주석(ZTO)을 채널층(13)으로 사용한 경우이고, 그래프(102)는 0.5 wt% 실리콘을 포함한 산화아연주석(SZTO)을 채널층(13)으로 사용한 경우이고, 그래프(103)는 2.0 wt% 실리콘을 포함한 산화아연주석(SZTO)을 채널층(13)으로 사용한 경우이고, 그래프(104)는 3.0 wt% 실리콘을 포함한 산화아연주석(SZTO)을 채널층(13)으로 사용한 경우이다. 이와 같이 산화아연주석(ZTO)에 실리콘이 포함되면 산소 결함 원자(산소공공)의 생성을 억제할 수 있고, 이로써 채널층(13)에 포함되는 실리콘의 함량에 따라 전자 이동도와 문턱 전압을 조절할 수 있다. Referring to FIG. 4, a graph 101 shows a case where zinc oxide tin (ZTO) without silicon is used as a channel layer 13, and a graph 102 shows a zinc oxide tin (SZTO) containing 0.5 wt% (SZTO) containing 2.0 wt% silicon is used as the channel layer 13, and the graph 104 shows the case of using 3.0 wt% silicon And zinc tin oxide (SZTO) is used as the channel layer 13. [ When silicon is contained in zinc tin oxide (ZTO), the formation of oxygen-deficient atoms (oxygen vacancies) can be suppressed, and thus the electron mobility and threshold voltage can be controlled according to the content of silicon contained in the channel layer 13. have.

이상 본 발명의 특정 실시예를 도시하고 설명하였으나, 본 발명의 기술사상은 첨부된 도면과 상기한 설명내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형이 가능함은 이 분야의 통상의 지식을 가진 자에게는 자명한 사실이며, 이러한 형태의 변형은, 본 발명의 정신에 위배되지 않는 범위 내에서 본 발명의 특허청구범위에 속한다고 볼 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken as limitations. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

11 : 게이트 전극
12 : 게이트 절연막
13 : 채널층
14a : 소스 전극
14b : 드레인 전극
100 : 기판11: gate electrode
12: Gate insulating film
13: channel layer
14a: source electrode
14b: drain electrode
100: substrate

Claims (2)

기판, 게이트 전극, 게이트 절연막, 채널층, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터에 있어서,
상기 채널층은 산화물 반도체로서 실리콘 산화아연주석(Si-Zn-SnO) 박막으로 이루어지고,
상기 실리콘 산화아연주석(Si-Zn-SnO)에 포함된 실리콘의 함량은 0.001wt% 내지 3wt%이며,
상기 채널층에 알루미늄(Al), 갈륨(Ga), 하프늄(Hf), 지르코늄(Zr), 리튬(Li), 칼륨(K), 티타늄(Ti), 게르마늄(Ge), 니오븀(Nb)으로 이루어진 그룹으로부터 선택되는 하나 이상의 물질을 더 포함하는 것을 특징으로 하는 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터.
A thin film transistor comprising a substrate, a gate electrode, a gate insulating film, a channel layer, a source electrode and a drain electrode,
Wherein the channel layer is made of a silicon-zinc-tin (SnO) thin film as an oxide semiconductor,
The content of silicon contained in the silicon-zinc-tin (Sn-Zn-SnO) is 0.001 wt% to 3 wt%
The channel layer is made of aluminum (Al), gallium (Ga), hafnium (Hf), zirconium (Zr), lithium (Li), potassium (K), titanium (Ti), germanium (Ge), and niobium Lt; RTI ID = 0.0 > 1, < / RTI > further comprising at least one material selected from the group consisting of tantalum oxide and tantalum oxide.
제1항에 있어서,
상기 실리콘 산화아연주석 박막은 펄스 레이저 증착(PLD) 공정, 열증착(thermal deposition) 공정, 전자빔증착(electron beam deposition) 공정, 인쇄(printing) 공정, 습식 용액(wet solution) 공정, 스퍼터링(sputtering) 공정 중 어느 하나의 방법으로 형성하고, 실리콘의 함량에 따라 전자 이동도와 문턱 전압을 조절하는 것을 특징으로 하는 실리콘 산화아연주석 박막을 이용한 박막 트랜지스터.The method according to claim 1,
The zinc silicate tin oxide thin film may be formed by a method such as a pulsed laser deposition (PLD) process, a thermal deposition process, an electron beam deposition process, a printing process, a wet solution process, a sputtering process, Wherein the electron mobility and the threshold voltage are controlled according to the content of silicon.
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