KR20190076629A - 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판 - Google Patents

다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판 Download PDF

Info

Publication number
KR20190076629A
KR20190076629A KR1020170178576A KR20170178576A KR20190076629A KR 20190076629 A KR20190076629 A KR 20190076629A KR 1020170178576 A KR1020170178576 A KR 1020170178576A KR 20170178576 A KR20170178576 A KR 20170178576A KR 20190076629 A KR20190076629 A KR 20190076629A
Authority
KR
South Korea
Prior art keywords
amorphous silicon
thin film
film
forming
film transistor
Prior art date
Application number
KR1020170178576A
Other languages
English (en)
Inventor
손경모
류원상
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020170178576A priority Critical patent/KR20190076629A/ko
Publication of KR20190076629A publication Critical patent/KR20190076629A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/3262—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 다결정실리콘 박막 형성방법 및 이를 이용한 박막트랜지스터 어레이 기판의 제조방법을 개시한다. 개시된 본 발명에 따른 박막트랜지스터 어레이 기판은, 각각 적어도 둘 이상의 박막트랜지스터 형성영역을 포함하는 복수의 화소영역을 갖는 기판, 기판 상의 화소영역들간 경계 부위에 잔류된 비정질실리콘 패턴들, 기판 상의 비정질실리콘 패턴들 사이에 배치된 버퍼막, 박막트랜지스터 형성영역의 버퍼막 부분 상에 배치되며 비정질실리콘 패턴을 씨드로 이용하는 비정질실리콘막의 결정화를 통해 다결정실리콘 박막으로 이루어지고 채널영역과 그 양측에 각각 배치되는 제1 및 제2 접합영역들을 포함하며 채널영역이 단일-그레인 수준 크기의 그레인을 갖는 액티브층, 액티브층을 덮도록 비정질실리콘 패턴 및 버퍼막 상에 배치된 게이트절연막, 채널영역 상부의 게이트절연막 부분 상에 배치되는 게이트전극, 게이트전극을 덮도록 게이트절연막 상에 배치되는 층간절연막, 및 층간절연막 상에 제1접합영역 및 제2접합영역과 각각 연결되도록 배치된 제1전극 및 제2전극을 포함한다.

Description

다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판{Method for forming polycrystalline silicon thin film, method of manufacturing thin film transistor array substrate using the same and thin film transistor array substrate manufactured using the method}
본 발명은 박막트랜지스터 어레이 기판의 제조방법에 제조방법에 관한 것으로, 더욱 상세하게는, 박막트랜지스터가 단일-그레인(one-grain) 수준의 채널영역을 갖도록 하기 위한 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판에 관한 것이다.
표시장치(Display device)장치는 TV, 휴대폰, 노트북 및 태블릿 등과 같은 다양한 전자기기에 적용된다. 이에, 표시장치의 박형화, 경량화 및 저소비전력화 등을 구현하기 위한 연구가 계속되고 있다.
표시장치의 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다.
이러한 표시장치들은 일반적으로 상호 대향 합착된 한 쌍의 기판 및 기판들 사이에 배치된 편광물질 또는 발광물질을 포함한다. 그리고, 각 표시장치는 실질적으로 영상이 표시되는 표시영역에 복수의 화소에 대응하는 복수의 화소영역을 정의하고, 각 화소영역을 구동하기 위한 박막트랜지스터(Thin Film Transistor) 어레이 기판을 포함할 수 있고, 박막트랜지스터 어레이 기판은 각 화소영역에 마련된 적어도 하나의 박막트랜지스터를 포함한다.
예시적으로, 유기발광표시장치의 박막트랜지스터 어레이 기판은 각 화소영역의 유기발광소자에 구동전류를 공급하는 구동 박막트랜지스터 및 구동 박막트랜지스터에 게이트신호를 공급하는 스위칭 박막트랜지스터를 포함할 수 있다. 또한, 유기발광표시장치의 박막트랜지스터 어레이 기판은 구동 박막트랜지스터의 문턱전압을 보상하기 위한 샘플링 박막트랜지스터를 더 포함할 수도 있다.
여기서, 박막트랜지스터 어레이 기판에 마련되는 박막트랜지스터는 아일랜드 형태의 액티브층을 포함하며, 이러한 액티브층은 현재 다결정실리콘으로 형성되고 있다. 이것은 다결정실리콘 박막트랜지스터가 비정질실리콘 박막트랜지스터에 비해 낮은 감광도와 높은 전계효과 이동도(field effect mobility)를 갖는 것으로 인해 고속응답이 가능하고, 잔상이 적기 때문이다.
한편, 표시장치들은 최근 더욱 선명한 화질을 구현하기 위해 고해상도화가 요구되고 있으며, 그로 인해, 각 화소영역의 면적 또한 축소되고 있다. 예시적으로, VR(Virtual Reality) 또는 AR(Augmented Reality) 장치의 경우는 각 화소영역의 면적이 일반적인 표시장치의 그것에 비해 1/20배 이상 축소될 수 있다.
따라서, VR 및 AR 장치 등의 초고해상도 표시장치를 구현하기 위해서는 다결정실리콘 박막으로 이루어지는 채널영역을 단일-그레인(one-grain) 수준으로 형성할 필요가 있으며, 이를 위해서는 현재 0.3㎛ 수준의 그레인 크기(grain size)를 더 증가시킬 필요가 있다.
다결정실리콘 박막을 형성하는 방법으로서는 다결정실리콘 박막을 직접 증착하여 형성하는 방법과 비정질실리콘 박막을 증착한 후 이를 열처리를 통해 결정화시켜 형성하는 방법을 들 수 있으며, 전자의 방법은 유리기판에 적용하기 곤란하므로, 다결정실리콘 박막은 통상 후자의 방법으로 형성하고 있다.
그런데, 종래 다결정실리콘 박막 형성방법은 원하는 크기, 예를 들어, 1㎛ 이상의 그레인 크기를 갖는 다결정실리콘 박막을 형성하는데 어려움이 있다.
구체적으로, 1㎛ 이상의 라지 그레인(large grain)을 갖는 다결정실리콘 박막을 형성하는 방법으로서 종래 마이크로 크조크랄스키(Micro Czochralski) 방법이 있다. 마이크로 크조크랄스키 방법은 그레인 필터(grain filter)라 불리우는 제어 가능한 수단을 적용하여 열방출의 불균일성을 통해서 그레인 성장 및 제어가 이루어지도록 하는 방법이다.
즉, 마이크로 크조크랄스키 방법은, 미세 홀들을 형성한 후, 홀들 내부에 비정질실리콘을 매립한 상태로 결정화를 진행함에 따라, 홀 내부의 용융되지 않은 비정질실리콘이 씨드(seed)가 되어 그 주위로 1㎛ 이상의 라지 그레인을 성장시키는 방법이다.
그러나, 이와 같은 마이크로 크조크랄스키 방법은 최초 미세 홀 형성은 물론 산화막 증착을 통한 최종 미세 홀 형성에 대한 기술 난이도가 높아서 그 이용에 어려움이 있다. 즉, 절연막 자체에 미세 홀들을 균일하게 형성하는데 어려움이 있고, 상대적으로 큰 홀 패턴을 갖는 기저층에 산화막을 증착하여 미세 홀을 형성하는 경우는 홀 입구가 막혀서 실질적으로 미세 홀이 형성되지 못하는 어려움이 있다.
또한, 종래의 다결정실리콘 박막 형성방법에서는 미세 홀 내부 및 외부에 평탄한 비정질실리콘 박막의 증착이 쉽지 않기 때문에 라지 그레인의 균일한 성장이 어려운 문제가 있다.
게다가, 종래의 다결정실리콘 박막 형성방법에서는 테이퍼진(tapered) 홀 입구의 결정화 과정에서 다결정실리콘 박막의 단선이 유발되는 문제가 있다.
본 발명은 라지 그레인 성장을 통해 박막트랜지스터가 단일-그레인 수준의 채널영역을 갖도록 할 수 있는 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판을 제공함에 그 목적이 있다.
또한, 본 발명은 초고해상도 표시장치 구현을 가능하게 할 수 있는 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판을 제공함에 그 다른 목적이 있다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시 예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적들 및 장점들은 청구범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
상기와 같은 목적들을 달성하기 위하여, 본 발명의 실시예는, 각 화소영역에 다결정실리콘 박막트랜지스터의 액티브층을 형성하기 위한 다결정실리콘 박막 형성방법으로서, 기판 상에 제1 비정질실리콘막을 형성하는 단계, 제1 비정질실리콘막을 식각하여 비정질실리콘 패턴을 형성하는 단계, 비정질실리콘 패턴을 덮도록 기판 상에 버퍼막을 형성하는 단계, 비정질실리콘 패턴이 노출되도록 CMP(Chemical Mechanical Polishing) 공정으로 버퍼막의 상면을 연마하는 단계, 연마된 버퍼막의 상면 및 노출된 비정질실리콘 패턴 상에 제2 비정질실리콘막을 형성하는 단계, 및 적어도 액티브층의 채널영역에 단일-그레인이 배치되게 하는 크기의 그레인이 성장되도록 비정질실리콘 패턴을 씨드로 하여 제2 비정질실리콘막을 결정화하는 단계를 포함하는 다결정실리콘 박막 형성방법을 제공한다.
본 발명의 실시예에서, 제1 비정질실리콘막은 2,500∼3,500Å 두께로 형성할 수 있다.
본 발명의 실시예에서, 비정질실리콘 패턴은 정테이퍼진 측면을 갖도록 형성하되 1∼1.5㎛의 하부 CD 및 0.4∼0.9㎛의 상부 CD를 갖도록 형성할 수 있다.
본 발명의 실시예에서, 비정질실리콘 패턴은 원 형상의 평면 및 사다리꼴 형상의 단면을 갖도록 형성할 수 있다.
본 발명의 실시예에서, 버퍼막은 제1 비정질실리콘막 보다 두껍게 형성할 수 있다.
본 발명의 실시예에서, 제2 비정질실리콘막을 결정화하는 단계는 화소영역 크기 4×8㎛를 기준으로 2∼4㎛ 크기의 그레인이 성장되도록 수행할 수 있다.
본 발명의 실시예는, 복수의 화소영역을 가지며 각 화소영역에 적어도 둘 이상의 박막트랜지스터 형성영역을 포함하는 기판 상에 비정질실리콘 패턴들을 형성하는 단계, 비정질실리콘 패턴들을 덮도록 기판 상에 버퍼막을 형성하는 단계, 비정질실리콘 패턴들이 노출되도록 CMP 공정으로 버퍼막의 상면을 연마하는 단계, 노출된 비정질실리콘 패턴들 및 버퍼막 상에 비정질실리콘막을 형성하는 단계, 적어도 박막트랜지스터 형성 영역에 단일-그레인이 배치되게 하는 크기의 그레인들을 갖는 다결정실리콘 박막이 형성되도록 비정질실리콘 패턴들을 씨드로 이용하여 비정질실리콘막을 결정화하는 단계, 및 다결정실리콘 박막을 패터닝하여 각 화소영역의 박막트랜지스터 형성 영역에 단일-그레인의 다결정실리콘 박막으로 이루어진 액티브층을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
본 발명의 실시예에서, 비정질실리콘 패턴은 화소영역들간 경계 부위에 배치되게 형성할 수 있다.
본 발명의 실시예에서, 비정질실리콘 패턴들은 화소영역 크기 4×8㎛를 기준으로 2∼4㎛ 간격으로 배치할 수 있다.
본 발명의 실시예에서, 각 화소영역에 하나씩 배치되게 비정질실리콘 패턴을 형성하는 단계는, 기판 상에 비정질실리콘막을 형성하는 단계 및 각 화소영역에 하나씩 배치되게 비정질실리콘막을 정테이퍼지게 식각하는 단계를 포함할 수 있다.
본 발명의 실시예에서, 비정질실리콘막은 2,500∼3,500Å 두께로 형성할 수 있으며, 비정질실리콘막을 정테이퍼지게 식각하는 단계는 비정질실리콘 패턴이 1∼1.5㎛의 하부 CD 및 0.4∼0.9㎛의 상부 CD를 갖도록 수행할 수 있다.
본 발명의 실시예에서, 비정질실리콘 패턴은 원 형상의 평면 및 사다리꼴 형상의 단면을 갖도록 형성할 수 있다.
본 발명의 실시예에서, 다결정실리콘 박막은 화소영역 크기 4×8㎛를 기준으로 2∼4㎛의 라지 그레인을 갖도록 형성할 수 있다.
본 발명의 실시예에서, 버퍼막은 비정질실리콘 패턴보다 두껍게 형성할 수 있다.
본 발명의 실시예는, 액티브층을 형성하는 단계 후, 액티브층을 덮도록 비정질실리콘 패턴들을 포함한 버퍼막 상에 게이트절연막을 형성하는 단계 및 액티브층 상부의 게이트절연막 부분 상에 게이트전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 실시예는, 각각 적어도 둘 이상의 박막트랜지스터 형성영역을 포함하는 복수의 화소영역을 갖는 기판, 기판 상의 화소영역들간 경계 부위에 잔류된 비정질실리콘 패턴들, 기판 상의 비정질실리콘 패턴들 사이에 배치된 버퍼막, 박막트랜지스터 형성영역의 버퍼막 부분 상에 배치되며 비정질실리콘 패턴을 씨드로 이용하는 비정질실리콘막의 결정화를 통해 다결정실리콘 박막으로 이루어지고 채널영역과 그 양측에 각각 배치되는 제1 및 제2 접합영역들을 포함하며 채널영역이 단일-그레인 수준 크기의 그레인을 갖는 액티브층, 액티브층을 덮도록 비정질실리콘 패턴 및 버퍼막 상에 배치된 게이트절연막, 채널영역 상부의 게이트절연막 부분 상에 배치되는 게이트전극, 게이트전극을 덮도록 게이트절연막 상에 배치되는 층간절연막, 및 층간절연막 상에 제1접합영역 및 제2접합영역과 각각 연결되도록 배치된 제1전극 및 제2전극을 포함하는 박막트랜지스터 어레이 기판을 제공한다.
본 발명의 실시예에서, 비정질실리콘 패턴들은 화소영역 크기 4×8㎛를 기준으로 2∼4㎛ 간격으로 배치될 수 있다.
본 발명의 실시예에서, 씨드용 비정질실리콘 패턴은 2,500∼3,500Å 두께, 1∼1.5㎛의 하부 CD 및 0.4∼0.9㎛의 상부 CD를 가질 수 있다.
본 발명의 실시예에서, 액티브층은 화소영역 크기 4×8㎛를 기준으로 2∼4㎛의 라지 그레인을 갖는 다결정실리콘 박막으로 이루어질 수 있다.
본 발명의 실시예에 따른 다결정실리콘 박막 형성방법은 기판 상에 씨드용 비정질실리콘 패턴을 형성한 상태에서 버퍼막 형성 및 이에 대한 CMP 공정을 수행하여 씨드용 비정질실리콘 패턴의 상면을 노출하고, 다시 평탄화된 버퍼막 상에 비정질실리콘막을 증착한 후에 비정질실리콘 패턴을 씨드로 하여 비정질실리콘막에 대한 결정화를 진행한다.
따라서, 본 발명에 따르면, 씨드용 비정질실리콘 패턴을 비정질실리콘막의 패터닝을 통해 형성하기 때문에 미세 홀을 형성한 후에 미세 홀 내에 비정질실리콘을 매립하여 씨드용 비정질실리콘을 형성하는 종래기술 대비 씨드용 비정질실리콘 패턴을 용이하게 형성할 수 있다.
또한, 본 발명에 따르면, 결정화될 비정질실리콘막을 평탄화된 버퍼막 상에 형성하므로 그 두께가 균일하여 라지 그레인의 균일한 성장을 이룰 수 있다.
게다가, 본 발명에 따르면, 노출된 비정질실리콘 패턴을 씨드로 이용하여 결정화가 이루어지기 때문에 결정화 과정에서 다결정실리콘막의 단선이 유발되지 않는다.
특히, 본 발명에 따르면, 2∼4㎛의 라지 그레인을 갖는 다결정실리콘 박막의 형성이 가능하므로 단일-그레인(one-grain) 수준의 채널영역을 갖는 박막트랜지스터의 형성이 가능하며, 이에 따라, 초고해상도 표시장치에 적합한 구동 소자의 구현을 가능하게 할 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 다결정실리콘 박막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 다결정실리콘 박막 형성방법에 있어서의 씨드용 비정질실리콘 패턴의 일 예시에 대한 평면도 및 단면도이다.
도 3은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 제조방법을 도시한 순서도이다.
도 4는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판 제조방법에서의 씨드용 비정질실리콘 패턴의 형성 위치 및 그레인 성장의 일 예시에 대한 평면도이다.
도 5는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 일 예시에 대한 평면도이다.
전술한 목적들, 특징들 및 효과는 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 상세하게 설명하도록 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 다결정실리콘 박막 형성방법을 설명하기 위한 공정별 단면도이고, 도 2a 및 도 2b는 본 발명의 실시예에 따른 다결정실리콘 박막 형성방법에 있어서의 씨드용 비정질실리콘 패턴의 일 예시에 대한 평면도 및 단면도이다.
도 1a를 참조하면, 기판(20) 상에 제1 비정질실리콘막(21)을 증착한다. 제1 비정질실리콘막(21)은 2,500∼3,500Å의 두께, 바람직하게 3,000Å의 두께로 증착한다.
도 1b를 참조하면, 제1 비정질실리콘막(21)을 패터닝하여 비정질실리콘 패턴(22)을 형성한다.
비정질실리콘 패턴(22)은 후속하는 결정화 공정에서 씨드(seed)로 이용하기 위한 것으로, 도 2a 및 도 2b에 도시된 바와 같이, 원 형상의 평면 및 사다리꼴 형상의 단면을 갖도록 형성할 수 있다. 또한, 비정질실리콘 패턴(22)은 3,000Å의 두께(d1)를 가지면서 1∼1.5㎛의 하부 CD(Critical Dimension, d2)를 갖도록 형성한다. 아울러, 제1 비정질실리콘막(21)의 식각은 비정질실리콘 패턴(22)의 측면이 정테이퍼지게 수행하되, 비정질실리콘 패턴(22)이 테이퍼 각도(taper angle) 45도를 기준으로 0.4∼0.9㎛의 상부 CD(d3)를 갖도록 수행한다.
여기서, 비정질실리콘 패턴(22)의 상부 CD(d3)는 결정화 공정에서 씨드의 실질적인 크기가 되며, 이러한 비정질실리콘 패턴(22)의 상부 CD(d3)는 건식 또는 습식의 식각 방법에 따라, 그리고, 공정 조건에 따라 더 미세하게 형성 가능하다. 특히, 씨드 크기인 비정질실리콘 패턴(22)의 상부 CD(d3)는 1㎛ 이하로 형성하는 것이 유리하며, 그 크기를 작게 할수록 좋다. 이에, 본 발명의 실시예에서의 비정질실리콘 패턴(22)은 0.4∼0.9㎛의 상부 CD(d3)를 갖도록 형성된다.
도 1c를 참조하면, 비정질실리콘 패턴(22)을 덮도록 기판(20) 상에 버퍼막(24)을 형성한다. 실시예에서, 버퍼막(24)은 비정질실리콘 패턴(22) 보다 두꺼운 두께로 형성한다. 예를 들어, 비정질실리콘 패턴(22)을 2,500∼3,500Å, 바람직하게, 3,000Å 두께(d1)로 형성할 때, 버퍼막(24)은 그 보다 두꺼운 4,000∼5,000Å 두께로 형성한다. 이것은 비정질실리콘 패턴(22)을 연마정지층으로 이용하는 버퍼막(24)의 CMP(Chemical Mechanical Polishing) 공정에서 비정질실리콘 패턴(22)을 포함한 버퍼막(24)이 평탄한 표면을 갖도록 하기 위함이다.
도 1d를 참조하면, 비정질실리콘 패턴(22)이 노출되도록 버퍼막(24)의 상면을 연마한다. CMP 공정은 연마대상층에 대하여 연마패드에 의한 기계적 연마와 슬러리(slurry)에 의한 화학적 연마가 동시에 이루어지도록 하는 공정으로서, 실시예에서는 버퍼막(24)에 대한 CMP 공정이 비정질실리콘 패턴(22)을 연마정지층으로 이용하여 수행될 수 있다. 그리고, 이러한 CMP 공정의 결과로 비정질실리콘 패턴(22)을 포함한 버퍼막(24)의 상면이 평탄화된다.
도 1e를 참조하면, 비정질실리콘 패턴(22)을 포함하여 상면이 평탄화된 버퍼막(24) 상에 제2 비정질실리콘막(26)을 증착한다. 여기서, 제2 비정질실리콘막(26)은 그 하부 층인 버퍼막(24)이 평탄화되었기 때문에 균일한 두께로 증착될 수 있으며, 이에 따라, 후속 결정화 공정을 통해 얻어지는 다결정실리콘 박막은 양호한 두께 균일도(uniformity)를 가질 수 있게 된다.
도 1f를 참조하면, 제2 비정질실리콘막(26)이 증착된 기판 결과물에 대하여 엑시머 레이저(excimer laser) 등을 이용한 결정화 공정을 진행하며, 이를 통해, 다결정실리콘 박막(28)을 형성한다. 실시예에서, 결정 성장은 비정질실리콘 패턴(22)을 씨드로 하여 진행되며, 특히, 비정질실리콘 패턴(22) 주위로 2∼4㎛ 크기의 라지 그레인(large grain)이 성장된다.
따라서, 이후에 자세하게 설명되겠지만, 본 발명에 따른 다결정실리콘 박막(28)은 적어도 각 화소영역에서 박막트랜지스터의 액티브층, 특히, 채널영역이 단일-그레인(one-grain) 수준의 그레인 크기를 갖도록 형성되므로, VR 또는 AR 등 초고해상도 표시장치에 적합한 구동 소자, 즉, 구동 박막트랜지스터를 구현할 수 있다.
이하에서는 전술한 다결정실리콘 박막 형성방법을 이용한 박막트랜지스터 어레이 기판 제조방법에 대해 설명하도록 한다.
도 3은 본 발명의 따른 실시예에 따른 박막트랜지스터 어레이 기판 제조방법을 도시한 순서도이고, 도 4는 본 발명의 따른 실시예에 따른 박막트랜지스터 어레이 기판 제조방법에서의 씨드용 비정질실리콘 패턴의 형성 위치 및 그레인 성장의 일 예시에 대한 평면도이다.
도 3 및 도 4를 참조하면, 표시영역에 복수의 화소영역(P)을 갖고, 각 화소영역(P)에 적어도 둘 이상의 박막트랜지스터 형성 영역을 포함하는 기판을 마련하고, 기판의 화소영역들(P)간 경계 부위에 결정화 씨드(seed)로서 비정질실리콘 패턴들(S)을 형성한다.(S10)
앞서 설명한 바와 같이, 씨드용 비정질실리콘 패턴들(S)은 원 형상의 평면 및 사다리꼴 형상의 단면을 갖도록 형성하되 3,000Å의 두께와 1∼1.5㎛의 하부 CD 및 0.4∼0.9㎛의 상부 CD를 갖도록 형성한다.
또한, 씨드용 비정질실리콘 패턴들(S)은 기본적으로 화소영역들(P)간 경계 부위에 형성한다. 아울러, 씨드용 비정질실리콘 패턴들(S)의 배치 간격은 성장시키고자 하는 그레인(G)의 크기와 유사 간격으로 설정한다. 이것은 적어도 박막트랜지스터의 채널영역이 단일-그레인으로 이루어짐으로써 박막트랜지스터의 동작 특성, 특히, 이동도(mobility)를 향상시키기 위함이다. 즉, 본 발명의 실시예에서, 비정질실리콘 패턴(S)을 씨드로 하는 결정화 공정에서의 그레인 성장은 2∼4㎛ 수준까지 가능하므로, 씨드용 비정질실리콘 패턴들(S)간 간격 또한 2∼4㎛ 정도로 한다.
예시적으로, 도 4에서와 같이 각 화소영역(P)이 대략 4×8㎛ 크기의 직사각형 모양을 가질 때, 씨드용 비정질실리콘 패턴들(S)은 각 화소영역(P)에서의 꼭지점들 및 장변 중앙부들에 각각 배치될 수 있다. 이것은 최종적으로 얻게 되는 다결정실리콘 박막에서의 그레인 크기가 2∼4㎛임을 감안하여 각 화소영역(P) 내에 그레인들(G)간의 경계인 그레인 바운더리(GB)가 가능한 없도록 하기 위함이다.
한편, 도 4에서의 그레인(G)은 사각 모양으로 성장된 것으로 도시되었으나, 그레인9G) 성장은 씨드를 중심으로 그 주위로 진행되는 것이므로, 실제 성장된 그레인(G)의 모양은 이와는 상이할 것이다. 따라서, 그레인(G)은 다양한 모양으로 변경 가능할 것이며, 본 발명은 그레인(G)의 모양에 한정되지 않는다.
또한, 씨드용 비정질실리콘 패턴(S)의 형성 위치는 화소영역들(P)간 경계 지역이 아닌 화소영역 내부도 가능하다. 다만, 씨드용 비정질실리콘 패턴(S)은 액티브층 형성 후에도 잔류되므로, 잔류된 씨드용 비정질실리콘 패턴(S)이 박막트랜지스터 등의 동작에 영향을 주지 않도록 그 위치를 적절하게 선정해야만 한다.
계속해서, 씨드용의 비정질실리콘 패턴들(S)읖 덮도록 기판 상에 버퍼막을 형성한다.(S20) 버퍼막은 씨드용 비정질실리콘 패턴(S)을 완전히 덮을 수 있도록 씨드용 비정질실리콘 패턴(S) 보다 두껍게, 예를 들어, 4,000∼5,000Å의 두께로 형성한다.
이어서, 버퍼막에 대하여 씨드용 비정질실리콘 패턴(S)을 연마정지층으로 하는 CMP 공정을 수행한다.(S30) 이 결과, 씨드용 비정질실리콘 패턴(S)의 상면이 노출되며, 또한, 노출된 씨드용 비정질실리콘 패턴(S)의 상면을 포함하여 버퍼막의 상면이 평탄화된다.
다음으로, 노출된 씨드용 비정질실리콘 패턴들(S)의 상면 및 평탄화된 버퍼막의 상면 상에 비정질실리콘막을 형성한다.(S40) 여기서, 비정질실리콘막은 그 하부 층인 버퍼막이 평탄화되었기 때문에 균일한 두께로 증착될 수 있으며, 이에 따라, 후속하는 결정화 공정을 통해 얻어지는 다결정실리콘 박막의 두께 균일도를 높일 수 있다.
그 다음, 비정질실리콘막에 대하여 엑시머 레이저 등을 이용하여 비정질실리콘 패턴(S)을 씨드로 하는 결정화를 진행하고, 이를 통해, 박막트랜지스터의 액티브층 물질인 다결정실리콘 박막을 형성한다.(S50) 여기서, 다결정실리콘 박막은 적어도 박막트랜지스터 형성영역에서의 채널 예정 영역이 단일-그레인 수준 크기의 그레인을 갖도록 형성한다.
이어서, 다결정실리콘 박막에 대한 패터닝 및 이온주입을 진행하여, 각 화소영역(P)의 박막트랜지스터 형성 영역에 배치되고, 채널영역과 그 양측에 각각 배치되는 접합영역들을 포함하는 액티브층을 형성한다.(S60) 실시예에서, 액티브층은 다결정실리콘 박막으로 이루어지며, 특히, 채널영역은 단일-그레인 수준 크기의 그레인을 갖는다.
그리고 나서, 액티브층을 덮도록 씨드용 비정질실리콘 패턴들(S)을 포함한 버퍼막 상에 게이트절연막을 형성한 후, 액티브층 상부의 게이트절연막 부분 상에 게이트전극을 형성한다.(S70)
이후, 도시하지 않았으나, 콘택 공정, 소오스/드레인 전극을 포함한 데이터라인 및 전원라인 형성 공정, 그리고, 스토리지 전극 형성 공정 및 등을 순차로 진행하여 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조를 완료한다.
도 5는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 이용하여 제조된 박막트랜지스터 어레이 기판의 일 예시에 대한 단면도이다.
도시된 바와 같이, 기판(50)의 화소영역들(P)간 경계부에 씨드용 비정질실리콘 패턴들(52)이 잔류되어 있다. 씨드용 비정질실리콘 패턴(52)은, 예를 들어, 사다리꼴 형상의 단면을 갖되 3,000Å의 두께와 1∼1.5㎛의 하부 CD 및 0.4∼0.9㎛의 상부 CD를 가질 수 있다.
씨드용 비정질실리콘 패턴들(52) 사이의 기판(50) 부분들 상에 버퍼막(54)이 배치되어 있다. 버퍼막(54)은 실리콘산화막 또는 실리콘질화막의 단일막이나 이들의 다중막으로 이루어질 수 있다. 이러한 버퍼막(54)은 그의 증착 후에 CMP 공정에 의한 평탄화가 이루어진 상태이며, 씨드용 비정질실리콘 패턴들(52)과 동일 두께를 갖는다.
기판(50)의 각 화소영역(P)에 다결정실리콘 박막으로 이루어진 액티브층(60)이 배치되어 있다. 다결정실리콘 박막으로 이루어진 액티브층(60)은, 비정질실리콘 패턴들(52)을 포함한 버퍼막(54) 상에 비정질실리콘막이 증착된 후, 이러한 비정질실리콘막이 화소영역들(P)간 경계에 배치된 비정질실리콘 패턴들(52)을 씨드로 하는 결정화 공정이 진행되어 다결정실리콘 박막으로 결정화되고, 이어서, 다결정실리콘 박막이 패터닝된 후에 채널영역(62)과 그 양측에 각각 배치되는 제1 및 제2 접합영역들(64, 66)이 형성되도록 소정 영역들에 P형 또는 N형 불순물이 선택적 이온주입되어 형성될 수 있다.
특히, 실시예에 있어서의 액티브층(60)은 채널영역(62)이 단일-그레인 수준의 다결정실리콘 박막으로 이루어진다. 즉, 실시예에서의 채널영역(62)은, 수십 개의 그레인 및 수십 개의 그레인 바운더리를 포함하는 다결정실리콘 박막으로 이루어지는 것이 아니라, 하나의 그레인 및 1∼3개 정도의 그레인 바운더리를 포함하는 다결정실리콘 박막으로 이루어진다.
잔류된 비정질실리콘 패턴들(52) 및 버퍼막(54) 상에 액티브층들(60)을 덮도록 게이트절연막(70)이 배치되어 있다. 게이트절연막(70)은, 예를 들어, 실리콘산화막으로 이루어질 수 있다.
각 화소영역들(P)에서 액티브층(60)의 채널영역(62) 상부에 위치한 게이트절연막(70) 부분 상에 게이트전극(80)이 배치되어 있다.
게이트전극들(80)을 덮도록 게이트절연막(70) 상에 층간절연막(90)이 배치되어 있다. 층간절연막(90)은 적어도 한 층 이상, 예를 들어, 제1층간절연막과 제2층간절연막의 적층으로 구성될 수 있다.
제1전극(92)과 제2전극(94)이 각 화소영역(P)에서 액티브층(60)의 대응하는 제1접합영역(64) 및 제2접합영역(66)과 연결되도록 층간절연막(90) 상에 배치되어 있다. 여기서, 층간절연막(90)과 게이트절연막(70) 내에 제1접합영역(64) 및 제2접합영역(66)과 각각 연결되는 제1콘택(C1) 및 제2콘택(C2)이 형성되어 있으며, 제1전극(92) 및 제2전극(94)은 제1콘택(C1) 및 제2콘택(C2)을 통해 대응하는 제1접합영역(64) 및 제2접합영역(66)에 연결된다.
한편, 도시되지 않았으나, 게이트전극(80)이 배치되는 게이트절연막(70) 상에 게이트라인(또는 스캔라인) 및 스토리지전극 등이 함께 배치될 수 있으며, 제1 및 제2 전극들(92, 94)이 배치되는 층간절연막(90) 상에 데이터라인 및 전원라인 등이 함께 배치될 수 있다.
이와 같은 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판에 있어서, 결정화 공정에서 씨드로 이용된 비정질실리콘 패턴들(52)은 제거되지 않고 그대로 잔류된다.
그런데, 잔류된 씨드용 비정질실리콘 패턴들(52)은 화소영역들(P)간 경계 부위에 배치되어 있으므로 잔류되더라도 박막트랜지스터의 동작에는 영향을 미치지 않으며, 또한, 게이트절연막(70) 및 층간절연막(90) 등에 의해 덮히므로 데이터라인 및 전원라인 등의 동작 등에도 영향을 미치지 않는다.
이와 같이 제조되는 본 발명의 실시예에 따른 박막트랜지스터 어레이 기판은 유기발광표시장치에 적용될 수 있음은 물론 액정표시장치 등에도 적용될 수 있다.
전술한 바와 같이, 본 발명에 있어서 다결정실리콘 박막을 형성하기 위한 비정질실리콘막의 결정화는 씨드용 비정질실리콘 패턴 주위로 2∼4㎛ 크기의 라지 그레인이 성장되도록 수행하며, 적어도 각 화소영역에서 박막트랜지스터 형성 영역에 대응하는, 특히, 채널영역에 대응하는 다결정실리콘 박막 부분에 단일-그레인이 배치되게 하는 크기의 라지 그레인이 성장되도록 수행한다. 이것은 본 발명에 따른 다결정실리콘 박막으로 이루어지는 액티브층을 포함하는 박막트랜지스터가 VR 또는 AR 등 초고해상도 표시장치에 적합한 구동 소자를 구현하도록 하기 위함이다.
자세하게, 일반적으로 결정 성장은 씨드를 중심으로 그 주위로 이루어지며, 박막트랜지스터의 액티브층 물질인 다결정실리콘 박막의 경우에 채널영역에서의 그레인 바운더리 수가 적을수록 동작 특성에 유리하다. 이는 채널영역에서의 그레인 바운더리가 전자 이동시의 결함(defect)으로 작용하기 때문이며, 채널영역에 포함된 그레인 바운더리 수가 많을수록 전자 이동이 방해되어 이동도(mobility)가 저하된다. 이와 반대로, 채널영역에 포함된 그레인 바운더리 수가 적으면, 전자 이동이 용이하여 이동도는 상승된다.
일반적인 다결정실리콘 박막트랜지스터에 있어서, 다결정실리콘 박막은 대략 0.3㎛ 크기의 그레인들을 포함하며, 채널영역에 수십 개의 그레인 바운더리가 포함될 수 있다. 따라서, 채널영역에 수십 개의 그레인 바운더리가 포함되는 다결정실리콘 박막트랜지스터는 VR 또는 AR 등 초고해상도 표시장치를 위한 구동 소자로는 만족스러운 전자 이동도를 얻을 수 없으며, 그래서, 이와 같은 다결정실리콘 박막트랜지스터는 VR 또는 AR 등 초고해상도 표시장치의 구동 소자에 적합하지 않다.
예시적으로, 5.5인치 QHD 표시장치는 정세도(또는 해상도) 538ppi 기준으로 서브-화소 크기(㎛)가 23.625×47.25 정도이다. 반면, VR 및 AR과 같은 초고해상도 표시장치는 정세도 3023.8ppi 기준으로 서브-화소 크기(㎛)가 4.2×8.4 정도이고, 정세도 4031.7ppi 기준으로 서브-화소 크기(㎛)가 3.15×6.3 정도이다.
따라서, 본 발명의 실시예에 따라 얻어지는 다결정실리콘 박막은 2∼4㎛ 크기의 라지 그레인을 갖기 때문에 본 발명의 다결정실리콘 박막을 대략 4×8㎛ 크기의 화소영역이 요구되는 초고해상도 표시장치에 적용되는 경우, 적어도 박막트랜지스터의 채널영역은 단일-그레인 수준의 그레인을 포함할 수 있게 된다. 이에 따라, 본 발명에 따른 다결정실리콘 박막을 박막트랜지스터의 액티브층 물질로 적용하는 경우, 채널영역에 그레인 바운더리가 포함되지 않거나, 포함되더라도 그 수가 1∼3개 수준이므로, 만족할만한 전자 이동도를 얻을 수 있어서, 초고해상도 표시장치에 적합한 구동 소자의 구현을 가능하게 할 수 있다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 이는 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다. 따라서, 본 발명 사상은 아래에 기재된 특허청구범위에 의해서만 파악되어야 하고, 이의 균등 또는 등가적 변형 모두는 본 발명 사상의 범주에 속한다고 할 것이다.
20,50: 기판 21: 제1 비정질실리콘막
22,52: 비정질실리콘 패턴 24,54: 버퍼막
26: 제2 비정질실리콘막 28: 다결정실리콘 박막
60: 액티브층 62: 채널영역
64: 제1 접합영역 66: 제2 접합영역
70: 게이트절연막 80: 게이트전극
90: 층간절연막 92: 제1 전극
94: 제2 전극 S: 씨드용 비정질실리콘 패턴
G: 그레인 GB: 그레인 바운더리
P: 화소영역

Claims (20)

  1. 각 화소영역에 다결정실리콘 박막트랜지스터의 액티브층을 형성하기 위한 다결정실리콘 박막 형성방법으로서,
    기판 상에 제1 비정질실리콘막을 형성하는 단계;
    상기 제1 비정질실리콘막을 식각하여 비정질실리콘 패턴을 형성하는 단계;
    상기 비정질실리콘 패턴을 덮도록 상기 기판 상에 버퍼막을 형성하는 단계;
    상기 비정질실리콘 패턴이 노출되도록 CMP 공정으로 상기 버퍼막의 상면을 연마하는 단계;
    상기 연마된 버퍼막의 상면 및 상기 노출된 비정질실리콘 패턴 상에 제2 비정질실리콘막을 형성하는 단계; 및
    적어도 액티브층의 채널영역에 단일-그레인이 배치되게 하는 크기의 그레인이 성장되도록 상기 비정질실리콘 패턴을 씨드로 하여 상기 제2 비정질실리콘막을 결정화하는 단계; 를 포함하는 다결정실리콘 박막 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 비정질실리콘막은 2,500∼3,500Å 두께로 형성하는 다결정실리콘 박막 형성방법.
  3. 제 1 항에 있어서,
    상기 비정질실리콘 패턴은 정테이퍼진 측면을 갖도록 형성하되 1∼1.5㎛의 하부 CD 및 0.4∼0.9㎛의 상부 CD를 갖도록 형성하는 다결정실리콘 박막 형성방법.
  4. 제 1 항에 있어서,
    상기 비정질실리콘 패턴은 원 형상의 평면 및 사다리꼴 형상의 단면을 갖도록 형성하는 다결정실리콘 박막 형성방법.
  5. 제 1 항에 있어서,
    상기 버퍼막은 상기 제1 비정질실리콘막 보다 두껍게 형성하는 다결정실리콘 박막 형성방법.
  6. 제 1 항에 있어서,
    상기 제2 비정질실리콘막을 결정화하는 단계는 화소영역 크기 4×8㎛를 기준으로 2∼4㎛ 크기의 그레인이 성장되도록 수행하는 다결정실리콘 박막 형성방법.
  7. 복수의 화소영역을 가지며 각 화소영역에 적어도 둘 이상의 박막트랜지스터 형성영역을 포함하는 기판 상에 비정질실리콘 패턴들을 형성하는 단계;
    상기 비정질실리콘 패턴들을 덮도록 기판 상에 버퍼막을 형성하는 단계;
    상기 비정질실리콘 패턴들이 노출되도록 CMP 공정으로 상기 버퍼막의 상면을 연마하는 단계;
    상기 노출된 비정질실리콘 패턴들 및 상기 버퍼막 상에 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막에 대하여 상기 비정질실리콘 패턴들을 씨드로 하는 결정화를 진행하여 적어도 상기 박막트랜지스터 형성영역의 채널 예정 영역에서 단일-그레인 수준 크기의 그레인을 갖는 다결정실리콘 박막을 형성하는 단계; 및
    상기 다결정실리콘 박막에 대한 패터닝 및 이온주입을 진행하여 각 화소영역의 박막트랜지스터 형성 영역에 채널영역과 그 양측에 각각 배치되는 접합영역들을 포함하는 액티브층을 형성하는 단계;
    를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  8. 제 7 항에 있어서,
    상기 비정질실리콘 패턴은 상기 화소영역들간 경계 부위에 배치되게 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 비정질실리콘 패턴들은 화소영역 크기 4×8㎛를 기준으로 2∼4㎛ 간격으로 배치하는 박막트랜지스터 어레이 기판의 제조방법.
  10. 제 7 항에 있어서,
    상기 각 화소영역에 하나씩 배치되게 비정질실리콘 패턴을 형성하는 단계는, 상기 기판 상에 비정질실리콘막을 형성하는 단계 및 상기 각 화소영역에 하나씩 배치되게 상기 비정질실리콘막을 정테이퍼지게 식각하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  11. 제 10 항에 있어서,
    상기 비정질실리콘막은 2,500∼3,500Å 두께로 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  12. 제 10 항에 있어서,
    상기 비정질실리콘막을 정테이퍼지게 식각하는 단계는 상기 비정질실리콘 패턴이 1∼1.5㎛의 하부 CD 및 0.4∼0.9㎛의 상부 CD를 갖도록 수행하는 박막트랜지스터 어레이 기판의 제조방법.
  13. 제 12 항에 있어서,
    상기 비정질실리콘 패턴은 원 형상의 평면 및 사다리꼴 형상의 단면을 갖도록 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  14. 제 7 항에 있어서,
    상기 다결정실리콘 박막은 화소영역 크기 4×8㎛를 기준으로 2∼4㎛의 라지 그레인을 갖도록 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  15. 제 7 항에 있어서,
    상기 버퍼막은 상기 비정질실리콘 패턴보다 두껍게 형성하는 박막트랜지스터 어레이 기판의 제조방법.
  16. 제 7 항에 있어서,
    상기 액티브층을 형성하는 단계 후,
    상기 액티브층을 덮도록 상기 비정질실리콘 패턴들을 포함한 상기 버퍼막 상에 게이트절연막을 형성하는 단계; 및
    상기 액티브층 상부의 게이트절연막 부분 상에 게이트전극을 형성하는 단계;
    를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
  17. 각각 적어도 둘 이상의 박막트랜지스터 형성영역을 포함하는 복수의 화소영역을 갖는 기판;
    상기 기판 상의 화소영역들간 경계 부위에 잔류된 비정질실리콘 패턴들;
    상기 기판 상의 상기 비정질실리콘 패턴들 사이에 배치된 버퍼막;
    상기 박막트랜지스터 형성영역의 버퍼막 부분 상에 배치되며, 상기 비정질실리콘 패턴을 씨드로 이용하는 비정질실리콘막의 결정화를 통해 다결정실리콘 박막으로 이루어지고, 채널영역과 그 양측에 각각 배치되는 제1 및 제2 접합영역들을 포함하며, 상기 채널영역이 단일-그레인 수준 크기의 그레인을 갖는 액티브층;
    상기 액티브층을 덮도록 상기 비정질실리콘 패턴 및 상기 버퍼막 상에 배치된 게이트절연막;
    상기 채널영역 상부의 상기 게이트절연막 부분 상에 배치되는 게이트전극;
    상기 게이트전극을 덮도록 상기 게이트절연막 상에 배치되는 층간절연막; 및
    상기 층간절연막 상에 상기 제1접합영역 및 제2접합영역과 각각 연결되도록 배치된 제1전극 및 제2전극;
    을 포함하는 박막트랜지스터 어레이 기판.
  18. 제 17 항에 있어서,
    상기 비정질실리콘 패턴들은 화소영역 크기 4×8㎛를 기준으로 2∼4㎛ 간격으로 배치되는 박막트랜지스터 어레이 기판.
  19. 제 17 항에 있어서,
    상기 씨드용 비정질실리콘 패턴은 2,500∼3,500Å 두께, 1∼1.5㎛의 하부 CD 및 0.4∼0.9㎛의 상부 CD를 갖는 박막트랜지스터 어레이 기판.
  20. 제 17 항에 있어서,
    상기 액티브층은 화소영역 크기 4×8㎛를 기준으로 2∼4㎛의 라지 그레인을 갖는 다결정실리콘 박막으로 이루어지는 박막트랜지스터 어레이 기판.
KR1020170178576A 2017-12-22 2017-12-22 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판 KR20190076629A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170178576A KR20190076629A (ko) 2017-12-22 2017-12-22 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170178576A KR20190076629A (ko) 2017-12-22 2017-12-22 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판

Publications (1)

Publication Number Publication Date
KR20190076629A true KR20190076629A (ko) 2019-07-02

Family

ID=67258505

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170178576A KR20190076629A (ko) 2017-12-22 2017-12-22 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판

Country Status (1)

Country Link
KR (1) KR20190076629A (ko)

Similar Documents

Publication Publication Date Title
US7985992B2 (en) Semiconductor device and method of fabricating the same
KR100689316B1 (ko) 유기전계발광다이오드소자 및 그 제조방법
TWI255432B (en) Active matrix organic electroluminescent display device and fabricating method thereof
US7666695B2 (en) Array substrates of liquid crystal display and fabrication method thereof
KR101243667B1 (ko) 폴리실리콘 액정표시소자 및 그 제조방법
US7416924B2 (en) Organic light emitting display with single crystalline silicon TFT and method of fabricating the same
JP4109265B2 (ja) 有機電界発光素子及びその製造方法
US7217642B2 (en) Mask for crystallizing polysilicon and a method for forming thin film transistor using the mask
KR101134989B1 (ko) 어레이 기판의 제조방법
JP2009506563A (ja) アモルファス多結晶シリコン薄膜回路の製造方法
US20030124863A1 (en) Method of forming insulating layer and method of fabricating thin film transistor using the same
TWI252059B (en) Electro-optical device and electronic apparatus
KR101255303B1 (ko) 폴리실리콘 박막 트랜지스터 및 그 제조 방법과 그를이용한 표시장치와 그 제조 방법
KR100634543B1 (ko) 단결정 실리콘 ｔｆｔ 유기발광 디스플레이 및 그 제조방법
US20240038895A1 (en) Semiconductor device and electronic device
WO2019165824A1 (zh) 薄膜晶体管及其制造方法、阵列基板和电子装置
KR20190076629A (ko) 다결정실리콘 박막 형성방법과 이를 이용한 박막트랜지스터 어레이 기판의 제조방법 및 이를 이용하여 제조된 박막트랜지스터 어레이 기판
US20030058379A1 (en) Method for forming data lines of a liquid crystal display device
CN110534528A (zh) Tft基板和包括该tft基板的显示装置
US20210005453A1 (en) Vertical nanowire semiconductor device and manufacturing method therefor
KR100494705B1 (ko) 액정표시소자의 박막트랜지스터 제조방법
KR101085126B1 (ko) 박막 트랜지스터 및 이의 제조 방법
CN109148483A (zh) 阵列基板的制作方法及阵列基板
KR20080003082A (ko) 결정화방법 및 결정화마스크 제작방법
KR20050069047A (ko) 액정표시소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application