KR20190073249A - Semiconductor package - Google Patents

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Abstract

The present invention provides a semiconductor package capable of protecting a side surface of a semiconductor chip. According to an embodiment of the present invention, the semiconductor package comprises: a semiconductor structure including a semiconductor chip; an external electrode unit formed in the semiconductor structure to electrically connect the semiconductor chip to the outside; and a crack prevention layer having a first body formed in at least a part of a region of an upper side of the semiconductor structure and a second body extending from the first body toward a side surface of the external electrode unit.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}[0001] SEMICONDUCTOR PACKAGE [0002]

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 칩의 외부 연결 단자 영역을 커버함과 동시에 칩의 측면 영역까지 보강할 수 있는 반도체 패키지에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor package, and more particularly, to a semiconductor package that covers an external connection terminal region of a chip and can be reinforced to a side region of the chip.

전자 산업의 발전에 따라, 휴대 전화 등 휴대용 전자 제품은 소형화 및 다기능화 추세에 맞춰 개발되고 있으며, 다양한 패키지 유형이 개발되었다. 휴대용 전자 제품의 다기능화, 복합화가 진행될수록 제품의 크기는 커질 수 밖에 없는데, 이를 해결하기 위한 방안 중 부품의 소형화가 가장 크게 기여할 수 있다. With the development of the electronic industry, portable electronic products such as cellular phones are being developed in accordance with the trend toward miniaturization and multi-functionalization, and various package types have been developed. As portable electronic products become more versatile and complex, the size of the product will increase. To solve this problem, miniaturization of parts can contribute the most.

칩 스케일 패키지(chip scale package; 이하 CSP)란 패키지의 크기가 반도체 칩의 크기의 1.2배 이내인 패키지를 말한다. 일반적인 CSP의 제조방법은 반도체 공정을 거쳐 완성된 웨이퍼를 각각의 반도체 칩으로 개별화(singulation)한 후 이를 패키지화한다. A chip scale package (CSP) refers to a package whose size is within 1.2 times the size of the semiconductor chip. A typical CSP manufacturing method involves singulation of a wafer, which has been completed through a semiconductor process, into individual semiconductor chips, and packages the wafer.

부품의 소형화, 대량 생산 추세에 맞추어 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package; 이하 WLCSP)가 대두되고 있다. WLCSP는 웨이퍼 상태에서 패키지 공정을 수행하여 회로를 재배선(redistribution)하거나 플립칩(flip-chip) 범핑을 수행하여 패키지 구조를 완성한 후 이를 개별화함으로써 패키지로 완성된다. 따라서 WLCSP는 반도체 칩의 크기와 거의 같아 소형이고, 모든 패키징 공정이 웨이퍼 레벨에서 이루어져 대량 생산이 가능하여 제조 원가를 낮출 수 있다.A wafer level chip scale package (hereinafter referred to as WLCSP) is emerging in accordance with miniaturization of components and mass production trends. The WLCSP is completed as a package by performing the packaging process in the wafer state to redistribute the circuit or perform flip-chip bumping to complete the package structure and then individualize the package structure. Therefore, the WLCSP is almost the same size as the semiconductor chip, and all the packaging processes are performed at the wafer level, which enables mass production, thereby reducing the manufacturing cost.

한편, WLCSP를 구성하는 반도체 칩의 활성면은 구조 강도가 매우 낮기 때문에, 패키지 제조 공정 중 반도체 칩 인근에 배치되는 외부 전극부에 크랙이 발생할 수 있다는 문제점이 존재하였다. 이에 따라, 상기 크랙의 발생으로부터 반도체 칩을 보호할 수 있는 패키지 제조공정의 개발이 요구되고 있다.On the other hand, since the active surface of the semiconductor chip constituting the WLCSP has a very low structural strength, there is a problem that a crack may be generated in the external electrode portion disposed near the semiconductor chip during the package manufacturing process. Accordingly, development of a package manufacturing process capable of protecting the semiconductor chip from the occurrence of the crack is required.

본 발명은 반도체 장치의 소형화 및 박형화의 요구를 만족하면서, 반도체 칩의 측면을 보호할 수 있는 반도체 패키지를 제공하고자 한다. An object of the present invention is to provide a semiconductor package that can protect the side surface of a semiconductor chip while satisfying the demand for downsizing and thinning of the semiconductor device.

본 발명은 외부 전극부의 크랙 발생으로부터 반도체 칩을 보호할 수 있는 반도체 패키지를 제공하고자 한다.The present invention provides a semiconductor package capable of protecting a semiconductor chip from cracking in an external electrode portion.

본 발명의 실시예에 따르면, 반도체 칩을 포함하는 반도체 구조물; 상기 반도체 칩을 외부와 전기적으로 연결하기 위해 반도체 구조물 상에 형성된 외부 전극부; 및 상기 반도체 구조물 상측의 적어도 일부 영역에 형성된 제1 몸체와, 상기 제1 몸체에서 상기 외부 전극부의 측면으로 연장된 제2 몸체를 갖는 크랙 방지층을 포함할 수 있다.According to an embodiment of the present invention, there is provided a semiconductor device comprising: a semiconductor structure including a semiconductor chip; An external electrode portion formed on the semiconductor structure to electrically connect the semiconductor chip to the outside; And a crack preventing layer having a first body formed on at least a part of the upper side of the semiconductor structure and a second body extending from the first body to the side of the external electrode part.

상기 외부 전극부의 높이를 1로 할 경우, 상기 크랙 방지층이 상기 외부 전극부의 측면에 밀착되어 하측에서 상측 방향으로 연장되는 높이는 0.05 내지 0.5일 수 있다.When the height of the external electrode portion is 1, the height at which the crack preventing layer is in close contact with the side surface of the external electrode portion and extends from the lower side to the upper side may be 0.05 to 0.5.

상기 외부 전극부는 그 수평 단면이 곡면 형상을 이루고, 상기 곡면 형상의 최대 돌출지점의 하부 영역에 상기 크랙 방지층이 배치될 수 있다.The external electrode portion may have a curved shape in its horizontal section, and the crack preventing layer may be disposed in a lower region of the curved surface maximum protruding point.

상기 반도체 구조물 표면을 기준으로 한 상기 크랙 방지층의 높이는, 상기 외부 전극부에서 멀어질수록 낮아질 수 있다.The height of the crack preventing layer with respect to the surface of the semiconductor structure may be lowered away from the external electrode portion.

상기 크랙 방지층의 모듈러스는 5 내지 17GPa일 수 있다.The modulus of the crack preventing layer may be 5 to 17 GPa.

상기 반도체 칩은 외부와의 전기적 접속을 위한 패드를 포함하고, 상기 패드와 상기 외부 전극부를 전기적으로 연결하는 제1 전극부를 더 포함하고, 상기 제1 전극부의 높이는 5 내지 50㎛이고, 상기 제1 몸체의 높이와 상기 제2 몸체의 높이의 합이 상기 제1 전극부의 높이보다 클 수 있다.The semiconductor chip further includes a pad for electrical connection with the outside, and further includes a first electrode portion electrically connecting the pad and the external electrode portion, wherein the height of the first electrode portion is 5 to 50 탆, The sum of the height of the body and the height of the second body may be greater than the height of the first electrode.

상기 패드와 제1 전극부간을 전기적으로 연결하는 재배선층을 더 포함할 수 있다.And a re-wiring layer electrically connecting the pad and the first electrode unit.

상기 반도체 칩은 외부와의 전기적 접속을 위한 전기적 접속을 위한 패드를 포함하고, 상기 패드와 상기 외부 전극부를 전기적으로 연결하는 재배선층을 더 포함하고, 상기 재배선층 상에 상기 외부 전극부가 배치될 수 있다.The semiconductor chip may further include a pad for electrical connection for external connection, and a re-wiring layer electrically connecting the pad and the external electrode portion. The external electrode portion may be disposed on the re- have.

상기 반도체 구조물은 상기 반도체 칩 측면의 적어도 일부영역을 커버하는 봉지부를 더 형성하고, 상기 봉지부는 상기 크랙 방지층을 형성하는 물질과 동일한 물질로 형성될 수 있다.The semiconductor structure may further include an encapsulating portion covering at least a part of the side surface of the semiconductor chip, and the encapsulating portion may be formed of the same material as the material forming the anti-cracking layer.

본 발명의 실시 예에 의한 반도체 패키지는 칩 활성면의 측면까지 보호한 상태에서 칩 스케일의 패키지를 박형 가공할 수 있다. The semiconductor package according to the embodiment of the present invention can process a chip scale package in a thin shape while protecting the side surface of the active surface of the chip.

본 발명의 실시 예에 의한 반도체 패키지는 솔더 크랙의 발생으로부터 반도체 칩을 보호할 수 있다.The semiconductor package according to the embodiment of the present invention can protect the semiconductor chip from the occurrence of solder cracks.

도 1a 내지 도 1d는 본 발명의 일 실시예에 의한 반도체 패키지의 구조 및 이의 확대도를 도시한 단면도이다.
도 2는 본 발명의 다른 실시예에 의한 반도체 패키지의 구조에 대한 확대도를 도시한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 구조에 대한 확대도를 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a structure of a semiconductor package according to an embodiment of the present invention and an enlarged view thereof.
2 is a cross-sectional view showing an enlarged view of a structure of a semiconductor package according to another embodiment of the present invention.
3 is a cross-sectional view showing an enlarged view of the structure of a semiconductor package according to another embodiment of the present invention.

이하에서는 본 발명의 실시 예들을 첨부 도면을 참조하여 상세히 설명한다. 아래에서 소개하는 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 사상을 충분히 전달하기 위해 제시하는 것이다. 본 발명은 제시하는 실시 예만으로 한정되지 않고 다른 형태로도 구체화될 수 있다. 도면은 본 발명을 명확히 하기 위해 설명과 관계 없는 부분의 도시를 생략할 수 있고, 이해를 돕기 위해 구성요소의 크기 등을 다소 과장하여 표현할 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG. The present invention is not limited to the embodiments shown, but may be embodied in other forms. For the sake of clarity of the present invention, the drawings may omit the parts of the drawings that are not related to the description, and the size of the elements and the like may be somewhat exaggerated to facilitate understanding.

도 1a 내지 도 1d는 본 발명의 일 실시예에 의한 반도체 패키지의 구조 및 이의 확대도를 도시한 단면도이다.1A to 1D are cross-sectional views illustrating a structure of a semiconductor package according to an embodiment of the present invention and an enlarged view thereof.

도 1a를 참조하면, 반도체 구조물 상에 형성된 외부 전극부(23) 및 외부 전극부(23)의 측면 일부 영역을 감싸고, 외부 전극부(23)의 상면을 노출시키는 크랙 방지층(25)이 도시되어 있다. 이 때, 반도체 구조물은 반도체 칩(22)과 제1 절연층(221)을 포함할 수 있다. 1A, an external electrode portion 23 formed on a semiconductor structure and a crack prevention layer 25 surrounding a part of a side surface of the external electrode portion 23 and exposing an upper surface of the external electrode portion 23 are shown have. At this time, the semiconductor structure may include the semiconductor chip 22 and the first insulating layer 221.

반도체 칩(22)은 활성면(22a)과, 활성면(22a)에 대향하는 비활성면(22b)과, 활성면(22a) 및 비활성면(22b)에 인접하는 측면(22c)을 갖는다. 반도체 칩(22)의 활성면(22a)은 내부의 집적 회로와 연결되는 적어도 한 개 이상의 패드 (220')를 포함한다. 이 때, 패드 (220')는 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 및 팔라듐(Pd) 중에서 선택되는 적어도 하나의 물질을 포함한다. 반도체 칩(22)는 메모리 칩일 수 있다. 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다. 반도체 칩(22)는 실리콘 웨이퍼, SOI(Silicon On Insulator) 웨이퍼, 갈륨 비소 웨이퍼, 실리콘 게르마늄 웨이퍼, 세라믹 웨이퍼, 석영 웨이퍼 등이 있으나, 이는 예시적인 것에 불과하다.The semiconductor chip 22 has an active surface 22a and an inactive surface 22b opposed to the active surface 22a and a side surface 22c adjacent to the active surface 22a and the inactive surface 22b. The active surface 22a of the semiconductor chip 22 includes at least one pad 220 'connected to an internal integrated circuit. At this time, the pad 220 'includes at least one material selected from aluminum (Al), copper (Cu), silver (Ag), gold (Au), and palladium (Pd). The semiconductor chip 22 may be a memory chip. Memory chips include various types of memory circuits, such as DRAM, SRAM, flash, PRAM, ReRAM, FeRAM, or MRAM. can do. The semiconductor chip 22 may be a silicon wafer, a silicon-on-insulator (SOI) wafer, a gallium arsenide wafer, a silicon germanium wafer, a ceramic wafer, a quartz wafer, or the like.

한편, 반도체 칩(22)에 있어서, 활성면(22a)은 패드(220')가 형성된 반도체 칩(22)의 일측을 의미하고, 비활성면(22b)은 활성면(22a)과 마주보는 반도체 칩(22)의 타측을 의미한다.On the other hand, in the semiconductor chip 22, the active surface 22a refers to one side of the semiconductor chip 22 on which the pad 220 'is formed, and the inactive surface 22b refers to one side of the semiconductor chip 22, (22).

제1 절연층(221)은 반도체 칩(22)이 패드(220') 이외의 영역에서 전기적으로 절연되도록 하며, 반도체 칩(22)의 패드 (220')의 적어도 일부영역이 노출되도록 형성된다. 제1 절연층(221)은 외부에서 가해지는 응력을 흡수하여 패드(220') 및 후술할 재배선층(222)의 손상을 방지하며, 반도체 칩(22)에 형성된 회로를 외부 도전체로부터 전기적으로 절연한다. 이 때, 절연막 제거 공정을 통하여 제1 절연층(221)에 반도체 칩(22)의 패드 (220')가 노출될 수 있고, 이에, 제1 절연층(221)은 패드(220')의 적어도 일부분을 각각 노출시키는 다수의 제1 절연층 개구부(도면부호미표시)를 구비할 수 있다. 절연막 제거 공정은 예를 들어, 포토 리소그라피 공정, 레이저 드릴링, 에칭 중 어느 하나일 수 있으나, 이에 한정되지 않고, 다양한 공정을 통해 제작될 수 있다. 제1 절연층(221)의 재질은 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin), 에폭시(epoxy), 실리콘 (silicone), 산화막(SiO2), 질화막(Si3N4) 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 본 발명의 실시예에서는 제1 절연층(221)의 재질을 한정하는 것은 아니다. The first insulating layer 221 is formed such that the semiconductor chip 22 is electrically insulated in a region other than the pad 220 'and at least a portion of the pad 220' of the semiconductor chip 22 is exposed. The first insulating layer 221 absorbs externally applied stress to prevent damages of the pads 220 'and a re-wiring layer 222 to be described later. The circuit formed on the semiconductor chip 22 is electrically connected Isolation. At this time, the pad 220 'of the semiconductor chip 22 may be exposed to the first insulating layer 221 through the process of removing the insulating film, and the first insulating layer 221 may be formed on the pad 220' And a plurality of first insulating layer openings (not shown) for exposing portions of the first insulating layer. The insulating film removing process may be, for example, a photolithography process, laser drilling, or etching, but is not limited thereto and can be manufactured through various processes. The material of the first insulating layer 221 may be selected from the group consisting of polyimide (PI), benzocyclobutene (BCB), polybenzoxazole (PBO), bismaleimide triazine (BTO), phenolic resin, epoxy, the first insulating layer 221 may be formed of any one selected from silicon, silicon oxide, silicon oxide (SiO2), nitride film (Si3N4), and equivalents thereof.

반도체 구조물은 제1 절연층(221) 상에 형성되는 재배선층(222)을 더 포함할 수 있다. 재배선층(222)은 제1 절연층 개구부(도면부호미표시)에 의해 마련되는 공간에 형성되어 패드(220')와 전기적으로 접촉되도록 마련된다. 이 때, 재배선층(222)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 및 이들의 합금 중에서 선택되는 적어도 하나의 물질을 포함할 수 있으며, 재배선층(222)을 구성하는 물질로서 상술한 물질에 한정되지 않는다. 아울러, 재배선층(222)은 구리, 금 또는 니켈 등을 이용하여 단층 또는 다층으로 형성될 수 있다.The semiconductor structure may further include a redistribution layer 222 formed on the first insulating layer 221. The re-distribution layer 222 is formed in a space provided by the opening of the first insulation layer (not shown) and is electrically connected to the pad 220 '. At this time, the re-distribution layer 222 is formed of at least one material selected from aluminum (Al), copper (Cu), tin (Sn), nickel (Ni), gold (Au), platinum And is not limited to the above-mentioned material as the material constituting the re-distribution layer 222. [ In addition, the re-distribution layer 222 may be formed as a single layer or multiple layers using copper, gold, nickel, or the like.

도 1a를 참조하면, 재배선층(222)이 단층으로 형성된 구조가 예시되었다. 즉, 재배선층(222)은 패드(220')와 접속된 부분 및 제1 전극부(220)와 접속된 부분이 일체로 형성되어 마련될 수 있다. 이에, 재배선층(222)의 일면이 패드(220')에 전기적으로 접촉되고 상기 일면에 대향되는 타면이 제1 전극부(220)와 전기적으로 접촉될 수 있다.1A, a structure in which the rewiring layer 222 is formed as a single layer is illustrated. That is, the rewiring layer 222 may be formed integrally with a portion connected to the pad 220 'and a portion connected to the first electrode portion 220. Accordingly, one surface of the re-distribution layer 222 is electrically contacted to the pad 220 ', and the other surface opposite to the one surface may be in electrical contact with the first electrode portion 220.

한편, 도 1b 및 도 1d를 참조하면, 본 발명의 실시예에서 재배선층(222)은 패드(220')와 접속되는 부분인 패드접속부(229), 제1 전극부(220)와 접속된 부분인 전극 접속부(225), 상술한 패드 접속부(229) 및 전극 접속부(225)를 연결하는 연결부(227)를 각각의 구성으로 포함함으로써 다층으로 형성될 수 있다. 이 때, 본 발명의 실시예에서는 연결부(227)에 대한 구성이 생략될 수도 있다. 1B and 1D, in the embodiment of the present invention, the redistribution layer 222 includes a pad connection portion 229 that is a portion connected to the pad 220 ', a pad portion connected to the first electrode portion 220, The electrode connecting portion 225, the pad connecting portion 229, and the connecting portion 227 connecting the electrode connecting portion 225, as shown in FIG. At this time, the configuration of the connection portion 227 may be omitted in the embodiment of the present invention.

반도체 구조물은 재배선층(222)이 형성된 제1 절연층(221) 상에 마련되는 제2 절연층(223)을 더 포함할 수 있다. 제2 절연층(223)은 제1 절연층(221) 상에서 재배선층(222)을 덮도록 형성될 수 있다. 이 때, 제2 절연층(223)에 절연막 제거 공정을 수행함으로써, 재배선층(222)의 적어도 일부분을 각각 노출시키는 다수의 제2 절연층 개구부(도면부호미표시)를 구비할 수 있다. 절연막 제거 공정은 예를 들어, 포토 리소그라피 공정, 레이저 드릴링, 에칭 중 어느 하나일 수 있으나, 이에 한정되지 않고, 다양한 공정을 통해 제작될 수 있다. The semiconductor structure may further include a second insulating layer 223 provided on the first insulating layer 221 on which the re-wiring layer 222 is formed. The second insulating layer 223 may be formed to cover the re-wiring layer 222 on the first insulating layer 221. At this time, the second insulating layer 223 may be provided with a plurality of second insulating layer openings (not shown) for exposing at least a part of the rewiring layer 222 by performing an insulating film removing step. The insulating film removing process may be, for example, a photolithography process, laser drilling, or etching, but is not limited thereto and can be manufactured through various processes.

도시된 바에 의하면, 재배선층(222)의 일부 영역이 노출되도록 제1 절연층(221) 상에 제2 절연층(223)이 형성됨이 도시되어 있으나, 본 발명의 실시예에서는 제2 절연층(223)의 영역까지 크랙 방지층(25)을 몰딩하는 경우를 포함한다. 즉, 크랙 방지층(25)이 제2 절연층(223)을 대체함으로써 단일의 절연층을 형성할 수 있다. 아울러 본 발명의 실시예에서는 제2 절연층(223) 상에 복수의 절연층을 포함할 수 있고, 이에 따라 복수의 절연층 간에 복수의 재배선층이 추가적으로 형성될 수 있다. The second insulating layer 223 is formed on the first insulating layer 221 so that a part of the rewiring layer 222 is exposed. However, in the embodiment of the present invention, the second insulating layer 223 of the anti-crack layer 25. That is, the crack preventing layer 25 can replace the second insulating layer 223 to form a single insulating layer. In addition, in the embodiment of the present invention, a plurality of insulating layers may be formed on the second insulating layer 223, and a plurality of re-wiring layers may be additionally formed between the plurality of insulating layers.

제1 전극부(220)는 재배선층(222) 상에 마련되어 재배선층(222)을 통해 패드(220')와 전기적으로 연결될 수 있다. 제1 전극부(220)의 재질은 크롬/크롬-구리합금/구리(Cr/Cr-Cu/Cu), 티타늄-텅스텐 합금/구리(Ti-W/Cu) 또는 알루미늄/니켈/구리(Al/Ni/Cu) 또는 이들의 등가물일 수 있으나, 본 발명의 실시예에서는 제1 전극부(220)의 재질을 한정하는 것은 아니다. 다만, 제1 전극부(220)이 충분한 높이로 마련되기 위해서는 구리로 마련되는 것이 바람직하다. 제1 전극부(220)의 높이(E)는 5 내지 50㎛일 수 있다. 이 때, 제1 전극부(220)의 높이(E)가 5㎛ 미만이면, 외부 전극부(23)와의 접착력이 현저히 약해져 외부 전극부(23)가 제1 전극부(220)으로부터 쉽게 박리되거나 제1 전극부(220)의 하부에 존재하는 재배선층(222)에 접촉될 수 있다는 문제점이 존재하는 반면, 제1 전극부(220)의 높이(E)가 50㎛를 초과하게 되면, 제1 전극부(220)을 제조하는데 소요되는 공정 시간이 과도하게 길어질 수 있다. The first electrode unit 220 may be provided on the redistribution layer 222 and may be electrically connected to the pad 220 'through the redistribution layer 222. The first electrode unit 220 may be made of a material selected from the group consisting of Cr / Cr-Cu / Cu / Ti / Ni / Cu) or an equivalent thereof. However, the material of the first electrode unit 220 is not limited in the embodiment of the present invention. However, it is preferable that the first electrode unit 220 is formed of copper so as to have a sufficient height. The height E of the first electrode unit 220 may be 5 to 50 탆. If the height E of the first electrode unit 220 is less than 5 占 퐉, the adhesion of the first electrode unit 220 to the external electrode unit 23 is remarkably weakened so that the external electrode unit 23 easily peels off from the first electrode unit 220 If the height E of the first electrode unit 220 exceeds 50 탆, the first electrode unit 220 may contact the rewiring layer 222 located below the first electrode unit 220, The process time required for manufacturing the electrode portion 220 may be excessively long.

본 발명의 일 측면에 의하면, 제1 전극부(220)의 높이(E)는 제조 공정의 단순화를 위하여, 예를 들어, 5 내지 15㎛범위 내에서 형성될 수 있다. 제1 전극부(220)의 높이(E)가 15㎛ 미만일 경우에는 제조공정이 단순해지기 때문에, 제작시간과 제조비용을 현저하게 절감시킬 수 있다. According to an aspect of the present invention, the height E of the first electrode unit 220 may be formed within a range of, for example, 5 to 15 μm for simplification of the manufacturing process. If the height (E) of the first electrode unit 220 is less than 15 mu m, the manufacturing process is simplified, and the manufacturing time and manufacturing cost can be remarkably reduced.

또한, 본 발명의 다른 측면에 의하면, 제1 전극부(220)의 높이(E)는 열변형 현상을 고려하여, 예를 들어, 15㎛ 내지 50㎛범위 내에서 형성될 수 있다. 제1 전극부(220)의 높이(E)가 15㎛를 초과할 경우에는 외부 전극부(23)가 접합되는 인쇄회로기판과 반도체 칩(22) 간 이격된 거리가 커지기 때문에 인쇄회로기판에 의한 반도체 칩(22)의 열 변형 현상을 방지할 수 있는 효과가 존재한다. According to another aspect of the present invention, the height E of the first electrode unit 220 may be formed within a range of, for example, 15 탆 to 50 탆 in consideration of thermal deformation. If the height E of the first electrode unit 220 is more than 15 mu m, the distance between the printed circuit board to which the external electrode unit 23 is bonded and the semiconductor chip 22 becomes large, There is an effect that the thermal deformation of the semiconductor chip 22 can be prevented.

외부 전극부(23)는 제1 전극부(220) 상에 융착되어, 예를 들어, 솔더볼, 금속 범프 또는 이들의 조합의 형태로 형성된다. 외부 전극부(23)는 제1 전극부(220)과 각각 접합되도록 다수 개로 이루어질 수 있으며, 반도체 칩(22)이 외부의 회로와 전기적으로 연결될 수 있는 경로를 형성한다. 외부 전극부(23)는 주석(Sn), 납(Pb), 은(Ag) 등의 합금 또는 그 등가물을 이용하여 형성될 수 있으나, 본 발명의 실시예에서는 외부 전극부(23)의 재질을 한정하는 것은 아니다. 외부 전극부(23)는 외부의 회로와 전기적으로 연결될 수 있도록 돌출된 형상을 가지면 되고, 본 발명의 실시예에서는 외부 전극부(23)의 형상을 한정하는 것은 아니다. 예를 들어, 도 1c 및 도 1d에 도시된 바와 같이, 본 발명의 실시예에서는 외부 전극부(23)의 형상이 구형인 경우를 포함한다. 아울러, 도시된 바에 의하면, 외부 전극부(23)는 반도체 칩(22)의 패드(220')와 대응되는 곳에 위치한 것으로 도시되어 있으나, 이에 한정되지 않는다. 즉, 본 발명의 실시예에서는 연장 형성된 재배선층(222)의 일부 영역이 노출되도록 제2 절연층 개구부(도면부호미표시)가 형성되는 위치가 변화하는 경우를 포함한다. 이에, 외부 전극부(23)가 마련되는 위치가 패드(220')로부터 이동될 수 있다.The external electrode portion 23 is fused onto the first electrode portion 220 and is formed, for example, in the form of a solder ball, a metal bump, or a combination thereof. The external electrode unit 23 may be formed of a plurality of external electrode units 220 and may form a path through which the semiconductor chip 22 can be electrically connected to an external circuit. The external electrode portion 23 may be formed using an alloy such as tin (Sn), lead (Pb), silver (Ag), or the like. In the embodiment of the present invention, But is not limited to. The external electrode portion 23 may have a protruding shape so as to be electrically connected to an external circuit, and the shape of the external electrode portion 23 is not limited in the embodiment of the present invention. For example, as shown in FIGS. 1C and 1D, the embodiment of the present invention includes a case where the shape of the external electrode portion 23 is spherical. In addition, according to the drawings, the external electrode portion 23 is located at a position corresponding to the pad 220 'of the semiconductor chip 22, but is not limited thereto. That is, the embodiment of the present invention includes a case where the position where the opening of the second insulating layer (not shown) is formed is changed such that a part of the extended rewiring layer 222 is exposed. Thus, the position where the external electrode unit 23 is provided can be moved from the pad 220 '.

크랙 방지층(25)은 외부 전극부(23)의 상면을 노출시키고, 반도체 칩(22)의 활성면(22a)이 보강되도록 형성된다. 즉, 크랙 방지층(25)은 반도체 칩(22)의 비활성면 (22b) 상에는 마련되지 않고, 반도체 칩(22)의 활성면(22a) 상부인 반도체구조물 상측의 적어도 일부 영역에 마련되는 제1 몸체 및 외부 전극부(23)의 측면으로 연장된 제2 몸체로 마련될 수 있다.The crack preventing layer 25 is formed to expose the upper surface of the external electrode portion 23 and to reinforce the active surface 22a of the semiconductor chip 22. [ That is, the crack preventing layer 25 is not provided on the inactive surface 22b of the semiconductor chip 22 but is provided on at least a part of the upper side of the semiconductor structure above the active surface 22a of the semiconductor chip 22, And a second body extending to the side of the external electrode unit 23. [

한편, 본 실시예에 의한 반도체 구조물은, 반도체 칩(22)의 측면(22c)을 보강할 수 있는 봉지재를 더 포함할 수 있다. 도시된 바에 의하면, 크랙 방지층(25)은 반도체 구조물 측면의 모든 영역을 일체로 덮도록 형성됨이 도시되어 있으나, 이에 한정되는 것은 아니다. 즉, 본 발명의 실시예에서는 크랙 방지층(25)이 반도체 구조물의 상측을 덮으면서, 반도체 구조물 측면을 덮는 봉지재와 분리 형성되는 경우를 포함한다. 이 때, 크랙 방지층(25)과 봉지재는 동일한 물질로 마련될 수 있다. Meanwhile, the semiconductor structure according to the present embodiment may further include an encapsulant that can reinforce the side surface 22c of the semiconductor chip 22. Although the crack preventing layer 25 is shown as being integrally formed to cover all the side surfaces of the semiconductor structure, the present invention is not limited thereto. That is, in the embodiment of the present invention, the crack preventing layer 25 covers the upper side of the semiconductor structure and is separated from the sealing material covering the side surface of the semiconductor structure. At this time, the crack preventing layer 25 and the sealing material may be made of the same material.

한편, 크랙 방지층(25)은 외부 전극부(23) 하부를 링 형태로 감싸는 구조를 가지고 있다. 보다 구체적으로, 외부 전극부(23)는 그 수평 단면이 호 형상 또는 원 형상을 포함하는 곡면 형상을 가질 수 있다. 이 때, 크랙 방지층(25)은 상술한 곡면 형상의 최대 돌출지점 하부 영역에서, 외부 전극부(23)의 측면에 밀착되어 마련될 수 있다. 아울러, 크랙 방지층(25)은 외부 전극부(23) 측면에서 비선형적인 형상을 가지면서 연장 형성될 수 있다. 즉, 반도체구조물의 표면을 기준으로 측정한 크랙 방지층(25)의 높이는, 외부 전극부(23)에서 멀어질수록 비선형적인 형상을 그리며 낮아질 수 있다.On the other hand, the crack preventing layer 25 has a structure that surrounds the lower portion of the external electrode portion 23 in the form of a ring. More specifically, the external electrode portion 23 may have a curved surface shape having a horizontal cross section including a arc shape or a circular shape. At this time, the crack preventing layer 25 may be provided in close contact with the side surface of the external electrode portion 23 in a region below the maximum protruding point of the above-mentioned curved surface. In addition, the crack preventing layer 25 may be extended while having a non-linear shape on the side of the external electrode portion 23. [ That is, the height of the crack preventing layer 25 measured with respect to the surface of the semiconductor structure may be lowered in a non-linear shape as the distance from the external electrode portion 23 increases.

이에, 크랙 방지층(25)은 외부 전극부(23)의 측면을 보호함으로써 외부 전극부(23)의 인쇄회로기판에 대한 접착 안정성을 강화하고, 반도체 칩(22)로부터 외부 전극부(23)가 박리되는 현상을 방지할 수 있다. 상술한 크랙 방지층(25)의 구조는 다음과 같은 조건에 의해 구체화될 수 있다.The crack preventing layer 25 protects the side surface of the external electrode portion 23 to thereby enhance the adhesion stability of the external electrode portion 23 to the printed circuit board and prevent the external electrode portion 23 The peeling phenomenon can be prevented. The structure of the crack preventing layer 25 described above can be specified by the following conditions.

외부 전극부(23)의 수평 단면에 있어서 최장 길이를 1로 할 경우, 크랙 방지층(25)이 외부 전극부(23)로부터 수평방향으로 연장되는 길이는, 예를 들어, 0.1 내지 0.5이다. 보다 구체적으로, 크랙 방지층(25)이 연장되는 길이가 0.1 미만 값에 해당되는 경우, 외부 전극부(23)의 하부 측면 보호가 불가능하다는 문제점이 존재한다. 반면에, 크랙 방지층(25)이 연장되는 길이가 0.5초과 값에 해당되는 경우, 두 개의 외부 전극부(23) 사이 영역에서 크랙 방지층(25) 일부가 제거되는 공정에 어려움이 발생한다. The length of the crack preventing layer 25 extending from the external electrode portion 23 in the horizontal direction is, for example, 0.1 to 0.5 when the longest length in the horizontal section of the external electrode portion 23 is 1. More specifically, there is a problem that it is impossible to protect the lower side surface of the external electrode portion 23 when the length of the extension of the crack preventing layer 25 is less than 0.1. On the other hand, when the extension length of the crack preventing layer 25 is greater than 0.5, a difficulty arises in the process of removing a part of the crack preventing layer 25 in the region between the two external electrode portions 23.

아울러, 크랙 방지층(25)이 외부 전극부(23) 측면에 밀착되어 수직방향, 즉, 하측에서 상측 방향으로 연장되는 제2 몸체의 높이(B)와 외부 전극부(23) 높이(A)와의 관계는, 예를 들어, B = 0.05A 내지 0.5A이다. 보다 구체적으로, 외부 전극부(23)의 수직 단면에 있어서 최하층으로부터 최상층까지의 높이(A)를 1로 할 때, 크랙 방지층(25)이 연장되는 제2 몸체의 높이(B)는 0.05 내지 0.5일 수 있으며, 보다 바람직하게는, 0.1 내지 0.45일 수 있다. 여기서, 크랙 방지층(25)이 연장되는 제2 몸체의 높이(B)가 0.05 미만 값에 해당되는 경우, 낮은 압력에도 외부 전극부(23)에 크랙이 발생하거나 일부다 떨어져 나가는 현생이 발생될 수 있다. 반면에, 크랙 방지층(25)이 연장되는 제2 몸체의 높이(B)가 0.5 초과 값에 해당되는 경우, 외부 전극부(23)가 기판에 접촉되는 단부에 크랙이 집중 발생되어 외부 단자와의 전기적인 접속이 방해될 수 있다는 문제점이 존재한다. The crack preventing layer 25 is formed so as to be in contact with the side surface of the external electrode portion 23 and to have a height B of the second body extending in the vertical direction from the lower side to the upper side and a height A of the external electrode portion 23 The relationship is, for example, B = 0.05A to 0.5A. More specifically, when the height A from the lowermost layer to the uppermost layer in the vertical section of the external electrode portion 23 is 1, the height B of the second body in which the crack preventing layer 25 extends is 0.05 to 0.5 , And more preferably from 0.1 to 0.45. Here, when the height B of the second body extending from the crack preventing layer 25 is less than 0.05, a crack may be generated in the external electrode portion 23 even at a low pressure, have. On the other hand, when the height B of the second body extending from the crack preventing layer 25 is greater than 0.5, cracks are concentrated on the end of the external electrode portion 23 contacting the substrate, There is a problem that the electrical connection can be interrupted.

도면을 참조하면, 외부 전극부(23)가 제1 전극부(220)의 상부에 배치되어 있기 때문에, 외부 전극부(23) 측면의 수직방향으로 크랙 방지층(25)이 연장되는 지점은 제1 전극부(220)보다 높은 곳에 위치할 수 밖에 없다. 즉, 크랙 방지층(25)의 제1 몸체의 높이(D)와 크랙 방지층(25)이 연장되는 제2 몸체의 높이(B)의 합은 제1 전극부(220)의 높이(E) 보다 큰 값을 가진다. 상술한 바와 같이, 크랙 방지층(25)이 외부 전극부(23)의 측면의 일부를 덮도록 마련됨으로써, 외부 전극부(23)의 측면을 안정적으로 보호할 수 있고, 이에, 패키지 제조 공정 중 외부 전극부(23)에 크랙이 발생되는 현상을 최소화할 수 있게 된다.The point at which the crack preventing layer 25 extends in the vertical direction of the side surface of the external electrode portion 23 is located at a position where the first electrode portion 220 is extended from the first electrode portion 220, The electrode unit 220 must be located at a higher position than the electrode unit 220. That is, the sum of the height D of the first body of the crack preventing layer 25 and the height B of the second body extending the crack preventing layer 25 is greater than the height E of the first electrode 220 Value. As described above, since the crack prevention layer 25 is provided so as to cover a part of the side surface of the external electrode portion 23, the side surface of the external electrode portion 23 can be stably protected, It is possible to minimize the occurrence of a crack in the electrode portion 23.

크랙 방지층(25)의 제1 몸체의 높이(D)는, 예를 들어, 0.1㎛이상일 수 있다. 크랙 방지층(25)의 제1 몸체의 높이(D)가 0.1㎛미만 정도로 얇게 형성이 될 경우, 외부에서 가해지는 스트레스로부터 반도체 칩의 활성면 (22a)을 보호하기 어려우므로 반도체 패키지의 구조적 강도가 저하될 수 있다. The height D of the first body of the crack preventing layer 25 may be, for example, 0.1 m or more. It is difficult to protect the active surface 22a of the semiconductor chip from the external stress when the height D of the first body of the crack preventing layer 25 is thinner than about 0.1 mu m, Can be degraded.

한편, 도시된 바에 의하면, 두 개의 외부 전극부(23) 간 중앙 영역에 있어서, 크랙 방지층(25)의 제1 몸체의 높이(D)는 소정의 범위 내에서 균일하게 마련되는 것으로 도시되어 있으나, 이와 같은 크랙 방지층(25)의 형상에 한정되는 것은 아니다. 즉, 본 발명의 실시예에서는 외부 전극부(23) 사이의 영역에 있어서 그 중앙 영역의 높이가 가장 낮고 외부 전극부(23)로 갈수록 높이가 증가하는 형상으로 마련되는 경우를 포함한다. 또는, 상술한 중앙 영역에는 크랙 방지층(25)이 형성되지 않는 공간을 구비하며, 외부 전극부(23)로 갈수록 그 높이가 증가하는 형상으로 마련되는 경우를 포함한다. In the meantime, although the height D of the first body of the crack preventing layer 25 is shown to be uniformly set within a predetermined range in the central region between the two external electrode portions 23, The shape of the crack preventing layer 25 is not limited thereto. That is, in the embodiment of the present invention, the height of the central region in the region between the outer electrode portions 23 is the lowest and the height increases in the outer electrode portion 23. Alternatively, the central region may be provided with a space in which the crack preventing layer 25 is not formed, and may have a shape increasing in height toward the external electrode portion 23.

크랙 방지층(25)이 연장되는 제2 몸체의 높이(B)는, 예를 들어, 0.5㎛이상일 수 있다. 만약 크랙 방지층(25)이 외부 전극부(23)의 측면에 대해 0.5㎛미만 정도로 얇게 연장되어 있는 경우, 외부 전극부(23)의 측면을 안정적으로 보호하기 어렵고, 이는 패키지 제조 공정 중 외부 전극부(23)에 크랙이 발생되는 현상을 야기할 수 있다는 문제점이 존재한다. The height B of the second body to which the crack preventing layer 25 extends may be 0.5 탆 or more, for example. It is difficult to stably protect the side surface of the external electrode portion 23 when the crack preventing layer 25 is thinly formed to a thickness of less than 0.5 mu m with respect to the side surface of the external electrode portion 23. This is because, There is a problem that a phenomenon that cracks are generated in the substrate 23 may occur.

한편, 본 발명은 크랙 방지층(25)로 하여금 반응온도범위가 다른 촉매들을 이용하여 최소한의 모듈러스를 확보하게 함으로써 후속 공정 시 신뢰성을 확보할 수 있게 된다. 즉, 크랙 방지층(25)의 모듈러스는, 예를 들어, 5 내지 17GPa이 될 수 있으며, 보다 바람직하게는, 7 내지 12GPa이 될 수 있다. 크랙 방지층(25)의 모듈러스가 5GPa이하일 경우에는 후속공정인 싱귤레이션 처리를 하기에 크랙 방지층(25)이 지나치게 무르다는 문제점이 존재한다. 크랙 방지층(25)의 모듈러스가 17GPa이상일 경우에는 크랙 방지층(25)이 과도하게 딱딱해지므로 후속공정에서 외부 전극부(23)를 인쇄회로기판에 접합시키기에 불안정하기 때문에 신뢰성 저하의 문제점을 불러올 수 있다. 아울러, 크랙 방지층(25)의 모듈러스가 7GPa이하일 경우에는 크랙 방지층(25)의 열팽창계수가 높아질 수 있고, 이에 반해, 상기 모듈러스가 12GPa이상일 경우에는 열팽창계수가 낮아질 수 있다는 문제점이 존재한다. 즉, 크랙 방지층(25)의 모듈러스 범위를 7 내지 12GPa의 범위 내로 유지시킬 경우, 크랙 방지층(25)의 다른 물성, 예를 들어, 열팽창계수의 수치가 변동되지 않도록 제어가 가능하다. In the meantime, according to the present invention, the crack preventing layer 25 secures a minimum modulus by using catalysts having different reaction temperature ranges, thereby ensuring reliability in a subsequent process. That is, the modulus of the crack preventing layer 25 may be, for example, 5 to 17 GPa, and more preferably, 7 to 12 GPa. In the case where the modulus of the crack preventing layer 25 is 5 GPa or less, there is a problem that the crack preventing layer 25 is excessively tough due to the singulation treatment as a subsequent step. When the modulus of the crack preventing layer 25 is 17 GPa or more, the crack preventing layer 25 becomes excessively hard, so that it is unstable to bond the external electrode portion 23 to the printed circuit board in a subsequent process, have. In addition, when the modulus of the crack preventing layer 25 is 7 GPa or less, the thermal expansion coefficient of the crack preventing layer 25 may be high. On the other hand, when the modulus of the crack preventing layer 25 is 12 GPa or more, the thermal expansion coefficient may be low. That is, when the modulus range of the crack preventing layer 25 is maintained within the range of 7 to 12 GPa, it is possible to control the physical properties of the crack preventing layer 25, for example, such that the numerical values of the thermal expansion coefficient do not fluctuate.

도 2는 본 발명의 다른 실시예에 의한 반도체 패키지의 구조에 대한 확대도를 도시한 단면도이다.2 is a cross-sectional view showing an enlarged view of a structure of a semiconductor package according to another embodiment of the present invention.

도 2를 참조하면, 본 발명의 다른 실시예에 의한 반도체 패키지는 상술한 제1 전극부(220)에 대한 구성이 생략될 수도 있다. 즉, 본 발명의 다른 실시예에 의한 반도체 패키지는 반도체 구조물 상에 형성된 외부 전극부(23) 및 크랙 방지층(25)을 포함하되, 상술한 반도체 구조물로서 패드(220'), 반도체 칩(22), 패드(220')를 노출시키도록 형성된 제1 절연층(221) 및 제1 절연층(221) 상에 패드 (220')와 전기적으로 연결되는 재배선층(222)이 도시되어 있다. 이 때, 외부 전극부(23)는 재배선층(222) 상에 배치될 수 있다.Referring to FIG. 2, the semiconductor package according to another embodiment of the present invention may be omitted from the structure of the first electrode unit 220 described above. That is, the semiconductor package according to another embodiment of the present invention includes the pad 220 ', the semiconductor chip 22 as the semiconductor structure described above and the external electrode portion 23 and the crack prevention layer 25 formed on the semiconductor structure, A first insulating layer 221 formed to expose the pad 220 'and a redistribution layer 222 electrically connected to the pad 220' on the first insulating layer 221. At this time, the external electrode portion 23 may be disposed on the re-wiring layer 222.

상술한 패드(220'), 반도체 칩(22), 제1 절연층(221), 재배선층(222), 외부 전극부(23) 및 크랙 방지층(25)은 도 1에서 설명되었으므로 반복되는 설명은 생략하도록 한다.Since the pad 220 ', the semiconductor chip 22, the first insulating layer 221, the rewiring layer 222, the external electrode portion 23, and the crack preventing layer 25 have been described with reference to FIG. 1, Omit it.

전술한 바와 같이, 크랙 방지층(25)은 스핀 코팅에 의해, 외부 전극부(23)의 측면 일부 영역까지 연장되도록 형성된다. 이 때, 크랙 방지층(25)이 외부 전극부(23)의 측면으로 연장되는 제2 몸체의 높이(B)와 외부 전극부(23)의 높이(A)의 관계는, 예를 들어, B = 0.05A 내지 0.5A이다. 크랙 방지층(25)이 외부 전극부(23)의 측면으로 연장되는 제2 몸체의 높이(B)는, 예를 들어, 0.5㎛이상일 수 있다. 또한, 크랙 방지층(25)의 제1 몸체의 높이(D)는, 예를 들어, 0.1㎛이상일 수 있다.As described above, the anti-crack layer 25 is formed by spin coating so as to extend to a part of the side surface of the external electrode portion 23. The relationship between the height B of the second body extending to the side surface of the external electrode portion 23 and the height A of the external electrode portion 23 is such that B = 0.05A to 0.5A. The height B of the second body in which the crack preventing layer 25 extends to the side surface of the external electrode portion 23 may be 0.5 m or more, for example. The height D of the first body of the crack preventing layer 25 may be, for example, 0.1 탆 or more.

도 3은 본 발명의 또 다른 실시예에 의한 반도체 패키지의 구조에 대한 확대도를 도시한 단면도이다.3 is a cross-sectional view showing an enlarged view of the structure of a semiconductor package according to another embodiment of the present invention.

도 3을 참조하면, 본 발명의 또 다른 실시예에 의한 반도체 패키지는 상술한 재배선층(222)에 대한 구성이 생략될 수도 있다. 즉, 본 발명의 다른 실시예에 의한 반도체 패키지는 반도체 구조물 상에 형성된 외부 전극부(23) 및 크랙 방지층(25)을 포함하되, 상술한 반도체 구조물로서 패드(220'), 반도체 칩(22), 제1 전극부(220) 및 제1 절연층(221)이 도시되어 있다. 이 때, 외부 전극부(23)는 제1 전극부(220) 상에 배치될 수 있다. Referring to FIG. 3, the semiconductor package according to another embodiment of the present invention may be omitted from the rewiring layer 222 described above. That is, the semiconductor package according to another embodiment of the present invention includes the pad 220 ', the semiconductor chip 22 as the semiconductor structure described above and the external electrode portion 23 and the crack prevention layer 25 formed on the semiconductor structure, A first electrode portion 220, and a first insulating layer 221 are illustrated. At this time, the external electrode unit 23 may be disposed on the first electrode unit 220.

상술한 패드(220'), 반도체 칩(22), 제1 전극부(220), 제1 절연층(221), 외부 전극부(23) 및 크랙 방지층(25)은 도 1에서 설명되었으므로 반복되는 설명은 생략하도록 한다.Since the pad 220 ', the semiconductor chip 22, the first electrode portion 220, the first insulating layer 221, the external electrode portion 23 and the crack preventing layer 25 have been described with reference to FIG. 1, The description will be omitted.

제1 전극부(220)는 제1 절연층 개구부(도면부호미표시)에 의해 마련되는 공간에 형성되어 패드(220')와 외부 전극부(23)를 전기적으로 연결할 수 있다. 그리고, 제1 전극부(220)는 패드(220')에 대한 수직방향으로 일정 높이를 갖도록 형성될 수 있다. 여기서, 제1 전극부(220)는 외부 전극부(23)가 제1 절연층(221)에 접촉되지 않도록 제1 절연층(221)보다 조금 두껍게 형성하여 하는 것이 적절하다. 그리고, 제1 전극부(220)의 상부는 제1 절연층 개구부(도면부호미표시)보다 넓게 형성됨으로써, 외부 전극부(23)의 다양한 형성 위치에 대응할 수 있다. 이 때, 반도체 칩(22)의 상면에 제1 전극부(220)가 직접적으로 배치되므로, 외부장치와 전기적인 연결을 위한 재배선층(222)을 형성할 필요가 없게 된다. 이에, 반도체 패키지의 높이를 감소시킬 수 있을 뿐만 아니라, 공정의 단순화 및 공정 비용을 절감할 수 있다. The first electrode unit 220 may be formed in a space provided by an opening of the first insulating layer (not shown) to electrically connect the pad 220 'and the external electrode unit 23. The first electrode unit 220 may have a predetermined height in a direction perpendicular to the pad 220 '. Here, the first electrode part 220 is formed to be slightly thicker than the first insulating layer 221 so that the external electrode part 23 does not contact the first insulating layer 221. The upper part of the first electrode part 220 is formed to be wider than the opening part of the first insulating layer (not shown), so that it can correspond to various forming positions of the external electrode part 23. In this case, since the first electrode unit 220 is directly disposed on the upper surface of the semiconductor chip 22, it is not necessary to form the re-wiring layer 222 for electrical connection with the external device. Thus, not only the height of the semiconductor package can be reduced, but also the process can be simplified and the process cost can be reduced.

한편, 도시된 바에 의하면, 제1 전극부(220)가 제1 절연층 개구부(도면부호미표시)에 의해 마련되는 공간에 형성되어 패드(220')에 연결되어 있음이 도시되어 있으나, 이와 같은 패드(220')의 연결구조에 한정되는 것은 아니다. 즉, 본 발명의 실시예에서는 재배선층(222) 뿐만 아니라 제1 전극부(220)에 대한 구성도 생략함으로써, 제1 절연층 개구부(도면부호미표시)에 형성된 외부 전극부(23)가 패드(220')에 직접적으로 연결되는 경우를 포함한다. In the meantime, although the first electrode unit 220 is formed in the space provided by the first insulation layer opening (not shown) and is connected to the pad 220 ', the pad 220' The present invention is not limited thereto. That is, in the embodiment of the present invention, the configuration of the first electrode unit 220 as well as the rewiring layer 222 is omitted so that the external electrode unit 23 formed in the opening of the first insulating layer (not shown) 220 '). ≪ / RTI >

전술한 바와 같이, 크랙 방지층(25)이 외부 전극부(23)의 측면 일부를 덮는 구조는 다음의 조건에 의해 구체화될 수 있다. 크랙 방지층(25)이 외부 전극부(23)의 측면으로 연장되는 제2 몸체의 높이(B)와 외부 전극부(23)의 높이(A)의 관계는, 예를 들어, B = 0.05A 내지 0.5A이다. 또한, 크랙 방지층(25)이 외부 전극부(23)의 측면을 안정적으로 보호하기 위해, 크랙 방지층(25)의 제1 몸체의 높이(D)와 크랙 방지층(25)이 연장되는 제2 몸체의 높이(B)의 합은, 제1 전극부(220)의 높이(E) 보다 클 수 있다. 아울러, 본 발명의 일 측면에 의하면, 제1 전극부(220)의 높이(E)는 제조 공정의 단순화를 위하여, 예를 들어, 5 내지 15㎛범위 내에서 형성될 수 있다. 또한, 본 발명의 다른 측면에 의하면, 제1 전극부(220)의 높이(E)는 열변형 현상을 고려하여, 예를 들어, 15㎛ 내지 50㎛범위 내에서 형성될 수 있다. As described above, the structure in which the crack preventing layer 25 covers a part of the side surface of the external electrode portion 23 can be specified by the following conditions. The relation between the height B of the second body extending to the side surface of the external electrode portion 23 and the height A of the external electrode portion 23 can be set to, 0.5A. The height D of the first body of the crack preventing layer 25 and the height D of the second body extending from the crack preventing layer 25 can be adjusted in order to stably protect the side surface of the external electrode portion 23 by the crack preventing layer 25. [ And the height B may be greater than the height E of the first electrode unit 220. [ In addition, according to one aspect of the present invention, the height E of the first electrode unit 220 may be formed within a range of, for example, 5 to 15 μm for simplification of the manufacturing process. According to another aspect of the present invention, the height E of the first electrode unit 220 may be formed within a range of, for example, 15 탆 to 50 탆 in consideration of thermal deformation.

상술한 반도체 패키지는 반도체 칩(22)에 외부장치와 전기적인 연결을 위한 제1 전극부(220) 및 외부 전극부(23)가 마련되기 때문에, 외부장치와 전기적인 연결을 위한 외부단자를 형성할 필요가 없고, 이로써, 공정의 단순화가 가능하다.Since the first electrode part 220 and the external electrode part 23 for electrically connecting to the external device are provided on the semiconductor chip 22, the semiconductor package 22 forms external terminals for electrical connection with the external device It is possible to simplify the process.

이후, 후속공정에 대한 반도체 패키지의 신뢰성을 높이기 위해 크랙 방지층(25)의 모듈러스는, 예를 들어, 5 내지 17GPa일 수 있으며, 보다 바람직하게는, 7 내지 12GPa일 수 있다.Then, the modulus of the crack preventing layer 25 may be, for example, 5 to 17 GPa, and more preferably, 7 to 12 GPa in order to increase the reliability of the semiconductor package for the subsequent process.

이하, 본 발명의 실시예에 의한 반도체 패키지의 제조 방법에 관하여 설명한다.Hereinafter, a method of manufacturing a semiconductor package according to an embodiment of the present invention will be described.

일반적으로 WLCSP는, 패드(220')가 형성된 반도체 칩(22), 패드(220')와 전기적으로 연결되는 재배선층(222), 재배선층(222)과 전기적으로 연결되며 외부 전극부(23)가 전기적으로 접합되기 위한 제1 전극부(220)및 제1 전극부(220) 상에 접합되는 외부 전극부(23)를 포함한다. 재배선층(222)과 제1 전극부(220)는 WLCSP를 보호하기 위한 절연층의 개구부(도면부호미표시)를 기반으로 각각 형성될 수 있다.In general, the WLCSP includes a semiconductor chip 22 formed with a pad 220 ', a re-wiring layer 222 electrically connected to the pad 220', a re-wiring layer 222 electrically connected to the external electrode portion 23, A first electrode unit 220 electrically connected to the first electrode unit 220 and an external electrode unit 23 connected to the first electrode unit 220. The rewiring layer 222 and the first electrode unit 220 may be formed on the basis of openings (not shown) of the insulating layer for protecting the WLCSP.

이러한 WLCSP의 제조방법에서는 기본적으로 포토 마스크 공정이 요구된다. 예를 들어, 웨이퍼 제공 단계, 웨이퍼 상태의 반도체 칩(22)의 패드(220')를 제외한 표면에 제1 절연층(221)을 형성하는 단계, 상기 제1 절연층(221) 및 패드(220')의 상면에 재배선층(222) 도금을 위한 시드 레이어를 형성하는 단계, 상기 제1 절연층(221)의 표면에 걸쳐 포토레지스트를 코팅시킨 후 반도체 칩(22)의 패드(220')와 재배선층(222)이 형성될 영역만을 노출시키는 단계, 노출된 반도체 칩(22)의 패드(220') 및 재배선층(222)이 형성될 영역 위에 존재하는 시드 레이어 상에 재배선층(222)이 마련되는 단계, 상기 포토레지스트를 제거하는 스트립 단계 및 시드 레이어를 제거하는 에칭 단계, 재배선층(222)의 표면에 걸쳐 제2 절연층(223), 예를 들어, PI필름을 형성하고, 제2 절연층(223)에 노광 및 현상 공정을 진행하여 재배선층(222)의 타측단 부만을 노출시키는 단계를 진행하여서 이루어진다. 이 때, 제1 및 제2 절연층(221, 223)의 일부 영역을 제거하여 패드(220') 및 재배선층(222)을 노출시키는 절연막 제거 공정은 포토 리소그라피 공정 이외에도 다양한 공정이 사용될 수 있다.In such a WLCSP manufacturing method, a photomask process is basically required. For example, a wafer providing step, a step of forming a first insulating layer 221 on a surface except a pad 220 'of a semiconductor chip 22 in a wafer state, a step of forming a first insulating layer 221 and a pad 220 Forming a seed layer for plating the rewiring layer 222 on the upper surface of the semiconductor chip 22 after coating the photoresist on the surface of the first insulating layer 221; A rewiring layer 222 is formed on a seed layer existing on a region where the pad 220 'of the exposed semiconductor chip 22 and the rewiring layer 222 are to be formed, A stripping step for removing the photoresist and an etching step for removing the seed layer; forming a second insulating layer 223, for example, a PI film, over the surface of the redistribution layer 222; The step of exposing and developing the insulating layer 223 to expose only the other end of the rewiring layer 222 Made stand performed. At this time, various processes other than the photolithography process can be used for removing the insulating film removing the part of the first and second insulating layers 221 and 223 to expose the pad 220 'and the re-wiring layer 222.

재배선층(222)은 시드 레이어 상에 전기도금을 수행하여 도전막을 형성하고, 포토레지스트 막을 도포하고, 노광, 현상 및 에칭 공정을 수행함으로써 형성될 수 있다. 또는, 스크린 프린팅 공정에 의해서 처음부터 패턴을 갖도록 형성될 수 있다. 또는 마스크를 이용한 도금 공정을 통해 형성될 수도 있다. 물론 이에 한정되지 않고, 다양한 공정을 통해 제작될 수 있다. 재배선층(222)은 단층 또는 다층으로 형성될 수 있다. 도 1b 및 1d를 참조하면, 3층으로 형성된 것이 예시적으로 설명된다. 즉, 재배선층(222)은 패드 접속부(229), 연결부(227) 및 전극 접속부(225)를 포함할 수 있다. The redistribution layer 222 may be formed by performing electroplating on the seed layer to form a conductive film, applying a photoresist film, and performing exposure, development, and etching processes. Alternatively, it can be formed to have a pattern from the beginning by a screen printing process. Or may be formed through a plating process using a mask. However, the present invention is not limited thereto, and can be manufactured through various processes. The rewiring layer 222 may be formed as a single layer or a multilayer. Referring to Figs. 1B and 1D, the three-layered structure is exemplarily illustrated. That is, the re-wiring layer 222 may include the pad connecting portion 229, the connecting portion 227, and the electrode connecting portion 225.

이후, 재배선층(222)을 통하여 전류를 인가하는 도금 공정에 의하여 재배선층(222)의 타측 단부 위에 제1 전극부(220)가 마련되는 단계, 제1 전극부(220)에 외부 전극부(23)를 융착시키는 단계를 순서대로 진행하여서 이루어진다. 보다 구체적으로, 외부 전극부(23)는 도금(plating) 또는 리플로우(reflow) 공정을 통해 마련되거나, 제1 전극부(220)에 외부 전극부(23)를 직접 부착할 수도 있다. The first electrode part 220 is provided on the other end of the rewiring layer 222 by a plating process in which a current is applied through the rewiring layer 222. The first electrode part 220 is formed on the outer surface of the first electrode part 220, 23 are fused together in this order. More specifically, the external electrode portion 23 may be formed by a plating or reflow process, or may be directly attached to the first electrode portion 220.

이어서, 다수개의 반도체 칩(22)이 상측에 배치되어 본딩된 베이스 웨이퍼에 몰딩 컴파운드, 예를 들어, EMC(Epoxy Mold Compound)를 공급하여 스핀 코팅되도록 크랙 방지층(25)을 형성할 수 있다. Next, a plurality of semiconductor chips 22 are arranged on the upper side to supply a molding compound, for example, an epoxy mold compound (EMC) to the bonded base wafer to form a crack prevention layer 25 to be spin-coated.

이후, 샌드블래스트법(sand blast method)으로 크랙 방지층(25)이 소정 높이를 갖도록 제거함으로써 외부 전극부(23)의 일부가 노출된다. 이로써, 외부 전극부(23)는 노출된 부분에 의해 전기적 도통이 가능해진다. 또한, 크랙 방지층(25)은 반도체 칩(22)의 비활성면 (22b) 상에는 마련되지 않고, 반도체 칩(22)의 활성면(22a) 상부에 마련되면서 외부 전극부(23)의 측면에 소정의 높이까지 연장 형성될 수 있다. Thereafter, a portion of the external electrode portion 23 is exposed by removing the crack preventing layer 25 to have a predetermined height by a sand blast method. Thereby, the external electrode portion 23 becomes electrically conductive by the exposed portion. The crack preventing layer 25 is not provided on the inactive surface 22b of the semiconductor chip 22 but is provided on the active surface 22a of the semiconductor chip 22, As shown in FIG.

추가적으로, 싱귤레이션(singulation) 공정을 수행하여, 반도체 칩(22)에서 각각 개별화된 칩을 포함하는 본 발명의 실시예에 의한 반도체 패키지로 각각 분리시킬 수 있다. 반도체 칩(22)의 상호 분리 후, 개별화된 칩에 전기적 신호가 연결되도록 패키지화하기 위해서는 칩을 상술한 인쇄회로기판이나 리드프레임 기판과 같은 지지부재에 접착시켜주는 공정이 필요하고 이 때 반도체용 접착 필름을 사용할 수 있다.In addition, a singulation process may be performed to separate the semiconductor package 22 from the semiconductor package according to an embodiment of the present invention, including individualized chips. In order to package the semiconductor chips 22 so as to connect electrical signals to the individual chips after the mutual separation of the semiconductor chips 22, a process of bonding the chips to the supporting members such as the above-described printed circuit board or lead frame substrate is required. A film can be used.

본 발명은 첨부된 도면에 도시된 일 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of limitation, You will understand. Accordingly, the true scope of the invention should be determined only by the appended claims.

22: 반도체 칩
22a: 활성면 22b: 비활성면 22c: 측면
23: 외부 전극부
25: 크랙 방지층
220: 제1 전극부
220': 패드
221: 제1 절연층
222: 재배선층
223: 제2 절연층22: Semiconductor chip
22a: active surface 22b: inactive surface 22c: side surface
23: external electrode portion
25: crack prevention layer
220: first electrode portion
220 ': Pad
221: first insulating layer
222: rewiring layer
223: second insulating layer

Claims (9)

반도체 칩을 포함하는 반도체 구조물;
상기 반도체 칩을 외부와 전기적으로 연결하기 위해 반도체 구조물 상에 형성된 외부 전극부; 및
상기 반도체 구조물 상측의 적어도 일부 영역에 형성된 제1 몸체와, 상기 제1 몸체에서 상기 외부 전극부의 측면으로 연장된 제2 몸체를 갖는 크랙 방지층을 포함하는 반도체 패키지.A semiconductor structure including a semiconductor chip;
An external electrode portion formed on the semiconductor structure to electrically connect the semiconductor chip to the outside; And
And a crack preventing layer having a first body formed on at least a part of the upper side of the semiconductor structure and a second body extending from the first body to the side of the external electrode part. 제1항에 있어서,
상기 외부 전극부의 높이를 1로 할 경우,
상기 크랙 방지층이 상기 외부 전극부의 측면에 밀착되어 하측에서 상측 방향으로 연장되는 높이는 0.05 내지 0.5인 반도체 패키지.The method according to claim 1,
When the height of the external electrode portion is 1,
Wherein the crack preventing layer is in close contact with the side surface of the external electrode portion and extends from the lower side to the upper side in a height of 0.05 to 0.5. 제1항에 있어서,
상기 외부 전극부는 그 수평 단면이 곡면 형상을 이루고, 상기 곡면 형상의 최대 돌출지점의 하부 영역에 상기 크랙 방지층이 배치되는 반도체 패키지.The method according to claim 1,
Wherein the external electrode portion has a curved surface in a horizontal section and the crack preventing layer is disposed in a lower region of the curved surface maximum protruding point. 제2항 또는 제3항에 있어서,
상기 반도체 구조물 표면을 기준으로 한 상기 크랙 방지층의 높이는, 상기 외부 전극부에서 멀어질수록 낮아지는 반도체 패키지.The method according to claim 2 or 3,
Wherein a height of the crack preventing layer with respect to a surface of the semiconductor structure is lowered away from the external electrode portion. 제4항에 있어서,
상기 크랙 방지층의 모듈러스는 5 내지 17GPa인 반도체 패키지.5. The method of claim 4,
And the modulus of the crack preventing layer is 5 to 17 GPa. 제1항에 있어서
상기 반도체 칩은 외부와의 전기적 접속을 위한 패드를 포함하고,
상기 패드와 상기 외부 전극부를 전기적으로 연결하는 제1 전극부를 더 포함하고,
상기 제1 전극부의 높이는 5 내지 50㎛이고,
상기 제1 몸체의 높이와 상기 제2 몸체의 높이의 합이 상기 제1 전극부의 높이보다 큰 반도체 패키지.The method of claim 1, wherein
Wherein the semiconductor chip includes a pad for electrical connection with the outside,
Further comprising a first electrode portion electrically connecting the pad and the external electrode portion,
The height of the first electrode part is 5 to 50 탆,
Wherein a sum of a height of the first body and a height of the second body is greater than a height of the first electrode. 제6항에 있어서
상기 패드와 제1 전극부간을 전기적으로 연결하는 재배선층을 더 포함하는 반도체 패키지.The method of claim 6, wherein
And a redistribution layer electrically connecting the pad and the first electrode portion. 제1항에 있어서
상기 반도체 칩은 외부와의 전기적 접속을 위한 전기적 접속을 위한 패드를 포함하고,
상기 패드와 상기 외부 전극부를 전기적으로 연결하는 재배선층을 더 포함하고,
상기 재배선층 상에 상기 외부 전극부가 배치되는 반도체 패키지.The method of claim 1, wherein
Wherein the semiconductor chip includes a pad for electrical connection for electrical connection with the outside,
Further comprising a re-wiring layer electrically connecting the pad and the external electrode portion,
And the external electrode portion is disposed on the re-wiring layer. 제1항에 있어서,
상기 반도체 구조물은 상기 반도체 칩 측면의 적어도 일부영역을 커버하는 봉지부를 더 형성하고,
상기 봉지부는 상기 크랙 방지층을 형성하는 물질과 동일한 물질로 형성되는 반도체 패키지.
The method according to claim 1,
Wherein the semiconductor structure further comprises an encapsulating portion covering at least a part of the side surface of the semiconductor chip,
Wherein the sealing portion is formed of the same material as the material forming the crack preventing layer.
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