KR20190069139A - 디지털 시그널 프로세서(dsp)의 태스크 관리 효율을 높일 수 있는 전자 장치 - Google Patents

디지털 시그널 프로세서(dsp)의 태스크 관리 효율을 높일 수 있는 전자 장치 Download PDF

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Abstract

본 발명의 다양한 실시예들은, 복수의 디지털 시그널 프로세서(digital signal processor, 이하 DSP)에서 태스크들을 보다 빠르게 처리할 수 있도록 하기 위한 태스크의 전달 방법 및 상기 방법이 구현된 복수의 DSP를 포함하는 전자 장치에 관한 것으로, 상기 복수의 코어들 중 적어도 일부 코어들을 이용하여 처리할 태스크와 관련된 하나 이상의 명령어들을 획득하고, 상기 하나 이상의 명령어들에 적어도 기반하여, 상기 태스크에 대응하는 데이터를 상기 메모리에 저장하고, 상기 하나 이상의 명령들의 적어도 일부 명령어를 상기 적어도 일부 코어들로 전달하고, 상기 적어도 일부 코어들 중 상기 적어도 일부 명령어에 응답한 하나 이상의 코어들을 확인하고, 상기 태스크가 상기 하나 이상의 코어들 중 하나의 코어에 할당된 경우, 상기 하나 이상의 코어들 중 상기 하나의 코어와 다른 나머지 코어에 상기 태스크를 할당하지 않고, 및 상기 태스크가 상기 하나 이상의 코어들에 할당되지 않은 경우, 상기 하나 이상의 코어들 중 하나의 코어에 상기 태스크를 할당하는 동작을 포함하도록 설정될 수 있다. 본 발명은 그 밖에 다양한 실시예를 더 포함할 수 있다.

Description

디지털 시그널 프로세서(DSP)의 태스크 관리 효율을 높일 수 있는 전자 장치{ELECTRONIC DEVICE CAPABLE OF INCREASING THE TASK MANAGEMENT EFFICIENCY OF THE DIGITAL SIGNAL PROCESSOR}
본 발명의 다양한 실시예들은, 복수의 디지털 시그널 프로세서(digital signal processor, 이하 DSP)에서 태스크들을 보다 빠르게 처리할 수 있도록 하기 위한 태스크의 전달 방법 및 상기 방법이 구현된 복수의 DSP를 포함하는 전자 장치에 관한 것이다.
전자 기술의 발달에 힘입어 스마트폰, 태블릿 PC 등과 같이 다양한 기능을 가지는 전자 장치의 보급이 확대되고 있다.
최근의 전자 장치는 메인 프로세서가 복수의 DSP(digital signal processor)를 포함하는 추세이다. 복수의 DSP는 메인 프로세서의 역할을 대신하여 다른 내부 장치들로부터의 신호로부터 정보를 추출하는 기능, 정보의 내용이나 특성을 변경하는 기능, 음성 신호를 디지털화하는 음성 코딩 기능, 디지털 필터 기능, 또는 음향이나 영상을 처리하는 기능 등의 신호 처리 기능을 수행하도록 구성된다.
종래의 DSP기술에 따르면, 마스터 DSP 코어는 커맨드 패킷 또는 데이터 메시지 패킷이 큐에 도착한 순서에 따라 실행 커맨드를 결정하고, 나머지 슬레이브 DSP들의 동작 상태를 모니터링한 결과에 기반하여 실행 커맨드를 전달받을 슬레이브 DSP를 결정하는 스케줄링을 수행할 수 있다.
그러나, 상기와 같은 종래의 DSP들 간의 태스크 전달 방법은 모든 태스크 정보가 마스터 DSP 코어에게 수집된 다음, 마스터 DSP 코어에 의해 스케줄링 및 태스크 전달이 이루어진다. 따라서, 태스크의 갯수가 증가하면, 마스터 DSP 코어의 부담이 증가하여 DSP의 태스크 처리 속도가 느려지는 문제점이 있을 수 있다.
본 발명의 다양한 실시예들은, 복수의 DSP에서 태스크들을 보다 빠르게 처리할 수 있도록 하기 위한 태스크의 전달 방법 및 상기 방법이 구현된 복수의 DSP를 포함하는 전자 장치를 제공할 수 있다.
본 발명의 다양한 실시예에 따른 프로세서에 있어서, 서로 독립적으로 연산을 수행할 수 있는 복수의 코어들(cores); 메모리; 상기 복수의 코어들 및 메모리와 전기적으로 연결된 제어 회로를 포함하고, 상기 제어 회로는, 상기 복수의 코어들 중 적어도 일부 코어들을 이용하여 처리할 태스크와 관련된 하나 이상의 명령어들을 획득하고, 상기 하나 이상의 명령어들에 적어도 기반하여, 상기 태스크에 대응하는 데이터를 상기 메모리에 저장하고, 상기 하나 이상의 명령들의 적어도 일부 명령어를 상기 적어도 일부 코어들로 전달하고, 상기 적어도 일부 코어들 중 상기 적어도 일부 명령어에 응답한 하나 이상의 코어들을 확인하고, 상기 태스크가 상기 하나 이상의 코어들 중 하나의 코어에 할당된 경우, 상기 하나 이상의 코어들 중 상기 하나의 코어와 다른 나머지 코어에 상기 태스크를 할당하지 않고, 및 상기 태스크가 상기 하나 이상의 코어들에 할당되지 않은 경우, 상기 하나 이상의 코어들 중 하나의 코어에 상기 태스크를 할당하고, 상기 할당하는 동작은 상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작 및 상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함하도록 설정될 수 있다.
본 발명의 다양한 실시예에 따른 프로세서의 태스크 처리 방법에 있어서, 상기 프로세서는 서로 독립적으로 연산을 수행할 수 있는 복수의 코어들(cores), 메모리, 및 상기 복수의 코어들 및 메모리와 전기적으로 연결된 제어 회로를 포함하고, 상기 방법은, 상기 복수의 코어들 중 적어도 일부 코어들을 이용하여 처리할 태스크와 관련된 하나 이상의 명령어들을 획득하는 동작, 상기 하나 이상의 명령어들에 적어도 기반하여, 상기 태스크에 대응하는 데이터를 상기 메모리에 저장하는 동작, 상기 하나 이상의 명령들의 적어도 일부 명령어를 상기 적어도 일부 코어들로 전달하는 동작, 상기 적어도 일부 코어들 중 상기 적어도 일부 명령어에 응답한 하나 이상의 코어들을 확인하는 동작, 상기 태스크가 상기 하나 이상의 코어들 중 하나의 코어에 할당된 경우, 상기 하나 이상의 코어들 중 상기 하나의 코어와 다른 나머지 코어에 상기 태스크를 할당하지 않는 동작, 및 상기 태스크가 상기 하나 이상의 코어들에 할당되지 않은 경우, 상기 하나 이상의 코어들 중 하나의 코어에 상기 태스크를 할당하는 동작을 포함하고, 상기 할당하는 동작은 상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작 및 상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함할 수 있다.
본 발명의 다양한 실시예에 따른 아키텍처(architecture)에 있어서, 서로 다른 복수의 디지털 시그널 프로세서(digital signal processor) 또는 적어도 하나의 하드웨어 가속기(hardware accelerator)로 구성된 복수의 코어, 및 상기 복수의 코어와 전기적으로 연결된 제어 회로를 포함하고, 상기 제어 회로는, 상기 복수의 코어 중 적어도 일부로부터 태스크의 처리 요청을 수신하고, 상기 태스크에 관련한 명령어 및 정보를 내부 메모리에 저장하고, 상기 태스크에 관련한 명령어의 적어도 일부 명령어를 이벤트 형식으로 상기 복수의 코어에게 전달하고, 상기 복수의 코어 중에서 상기 적어도 일부 명령어에 가장 먼저 응답한 코어에게 상기 태스크를 할당하도록 설정될 수 있다.
본 발명의 다양한 실시예에 따르면 다음과 같은 효과가 있을 수 있다.
복수의 DSP로부터의 태스크를 관리 및 공유하는 SCQ 회로를 구비함으로써, 태스크 처리 속도를 높이고 태스크 관리 효율을 높일 수 있다.
SCQ 회로가 태스크를 전달함에 있어서, 별도의 Lock 알고리즘을 적용하지 않아도 되므로 동작이 빠르다.
SCQ 회로는 태스크 데이터를 저장하는 SRAM을 이용하므로, 태스크 전달시 메인 메모리를 사용하지 않아도 되므로 처리 속도가 빠르다.
마스터 및 슬레이브 구조가 아니므로, 모든 DSP 코어가 태스크를 할당할 수 있다.
도 1은, 다양한 실시예들에 따른, 네트워크 환경 내의 전자 장치의 블록도이다.
도 2는 본 발명의 다양한 실시예에 따른 아키텍처(architecture)의 구성 블록도이다.
도 3은 본 발명의 다양한 실시예에 따른 제어 회로의 구성 블록도이다.
도 4는 본 발명의 다양한 실시예에 따른 아키텍처의 동작 흐름도이다.
도 5는 본 발명의 다양한 실시예에 따른 아키텍처의 태스크 처리 과정을 설명한 동작 흐름도이다.
도 6은 SCQ 회로가 적어도 일부 코어로부터 요청된 태스크를 다른 코어에게 할당하는 과정을 설명하기 위한 예시도이다.
도 7은 SCQ 회로가 태스크의 의존성을 고려하여 태스크를 할당하는 방법을 설명하기 위한 예시도이다.
도 8은 SCQ 회로가 wait task를 설정하는 방법을 설명한 예시이다.
도 9는, 다양한 실시예들에 따른, 카메라 모듈의 블록도이다.
도 1은, 다양한 실시예들에 따른, 네트워크 환경(100) 내의 전자 장치(101)의 블록도이다. 도 1을 참조하면, 네트워크 환경(100)에서 전자 장치(101)는 제 1 네트워크(198)(예: 근거리 무선 통신)를 통하여 전자 장치(102)와 통신하거나, 또는 제 2 네트워크(199)(예: 원거리 무선 통신)를 통하여 전자 장치(104) 또는 서버(108)와 통신할 수 있다. 일 실시예에 따르면, 전자 장치(101)는 서버(108)를 통하여 전자 장치(104)와 통신할 수 있다. 일 실시예에 따르면, 전자 장치(101)는 프로세서(120), 메모리(130), 입력 장치(150), 음향 출력 장치(155), 표시 장치(160), 오디오 모듈(170), 센서 모듈(176), 인터페이스(177), 햅틱 모듈(179), 카메라 모듈(180), 전력 관리 모듈(188), 배터리(189), 통신 모듈(190), 가입자 식별 모듈(196), 및 안테나 모듈(197)을 포함할 수 있다. 어떤 실시예에서는, 전자 장치(101)에는, 이 구성요소들 중 적어도 하나(예: 표시 장치(160) 또는 카메라 모듈(180))가 생략되거나 다른 구성 요소가 추가될 수 있다. 어떤 실시예에서는, 예를 들면, 표시 장치(160)(예: 디스플레이)에 임베디드된 센서 모듈(176)(예: 지문 센서, 홍채 센서, 또는 조도 센서)의 경우와 같이, 일부의 구성요소들이 통합되어 구현될 수 있다.
프로세서(120)는, 예를 들면, 소프트웨어(예: 프로그램(140))를 구동하여 프로세서(120)에 연결된 전자 장치(101)의 적어도 하나의 다른 구성요소(예: 하드웨어 또는 소프트웨어 구성요소)을 제어할 수 있고, 다양한 데이터 처리 및 연산을 수행할 수 있다. 프로세서(120)는 다른 구성요소(예: 센서 모듈(176) 또는 통신 모듈(190))로부터 수신된 명령 또는 데이터를 휘발성 메모리(132)에 로드하여 처리하고, 결과 데이터를 비휘발성 메모리(134)에 저장할 수 있다. 일 실시예에 따르면, 프로세서(120)는 메인 프로세서(121)(예: 중앙 처리 장치 또는 어플리케이션 프로세서), 및 이와는 독립적으로 운영되고, 추가적으로 또는 대체적으로, 메인 프로세서(121)보다 저전력을 사용하거나, 또는 지정된 기능에 특화된 보조 프로세서(123)(예: 그래픽 처리 장치, 이미지 시그널 프로세서, 센서 허브 프로세서, 또는 커뮤니케이션 프로세서)를 포함할 수 있다. 여기서, 보조 프로세서(123)는 메인 프로세서(121)와 별개로 또는 임베디드되어 운영될 수 있다.
이런 경우, 보조 프로세서(123)는, 예를 들면, 메인 프로세서(121)가 인액티브(예: 슬립) 상태에 있는 동안 메인 프로세서(121)를 대신하여, 또는 메인 프로세서(121)가 액티브(예: 어플리케이션 수행) 상태에 있는 동안 메인 프로세서(121)와 함께, 전자 장치(101)의 구성요소들 중 적어도 하나의 구성요소(예: 표시 장치(160), 센서 모듈(176), 또는 통신 모듈(190))와 관련된 기능 또는 상태들의 적어도 일부를 제어할 수 있다. 일 실시예에 따르면, 보조 프로세서(123)(예: 이미지 시그널 프로세서 또는 커뮤니케이션 프로세서)는 기능적으로 관련 있는 다른 구성 요소(예: 카메라 모듈(180) 또는 통신 모듈(190))의 일부 구성 요소로서 구현될 수 있다. 메모리(130)는, 전자 장치(101)의 적어도 하나의 구성요소(예: 프로세서(120) 또는 센서모듈(176))에 의해 사용되는 다양한 데이터, 예를 들어, 소프트웨어(예: 프로그램(140)) 및, 이와 관련된 명령에 대한 입력 데이터 또는 출력 데이터를 저장할 수 있다. 메모리(130)는, 휘발성 메모리(132) 또는 비휘발성 메모리(134)를 포함할 수 있다.
프로그램(140)은 메모리(130)에 저장되는 소프트웨어로서, 예를 들면, 운영 체제(142), 미들 웨어(144) 또는 어플리케이션(146)을 포함할 수 있다.
입력 장치(150)는, 전자 장치(101)의 구성요소(예: 프로세서(120))에 사용될 명령 또는 데이터를 전자 장치(101)의 외부(예: 사용자)로부터 수신하기 위한 장치로서, 예를 들면, 마이크, 마우스, 또는 키보드를 포함할 수 있다.
음향 출력 장치(155)는 음향 신호를 전자 장치(101)의 외부로 출력하기 위한 장치로서, 예를 들면, 멀티미디어 재생 또는 녹음 재생과 같이 일반적인 용도로 사용되는 스피커와 전화 수신 전용으로 사용되는 리시버를 포함할 수 있다. 일 실시예에 따르면, 리시버는 스피커와 일체 또는 별도로 형성될 수 있다.
표시 장치(160)는 전자 장치(101)의 사용자에게 정보를 시각적으로 제공하기 위한 장치로서, 예를 들면, 디스플레이, 홀로그램 장치, 또는 프로젝터 및 해당 장치를 제어하기 위한 제어 회로를 포함할 수 있다. 일 실시예에 따르면, 표시 장치(160)는 터치 회로(touch circuitry) 또는 터치에 대한 압력의 세기를 측정할 수 있는 압력 센서를 포함할 수 있다.
오디오 모듈(170)은 소리와 전기 신호를 쌍방향으로 변환시킬 수 있다. 일 실시예에 따르면, 오디오 모듈(170)은, 입력 장치(150)를 통해 소리를 획득하거나, 음향 출력 장치(155), 또는 전자 장치(101)와 유선 또는 무선으로 연결된 외부 전자 장치(예: 전자 장치(102)(예: 스피커 또는 헤드폰))를 통해 소리를 출력할 수 있다.
센서 모듈(176)은 전자 장치(101)의 내부의 작동 상태(예: 전력 또는 온도), 또는 외부의 환경 상태에 대응하는 전기 신호 또는 데이터 값을 생성할 수 있다. 센서 모듈(176)은, 예를 들면, 제스처 센서, 자이로 센서, 기압 센서, 마그네틱 센서, 가속도 센서, 그립 센서, 근접 센서, 컬러 센서, IR(infrared) 센서, 생체 센서, 온도 센서, 습도 센서, 또는 조도 센서를 포함할 수 있다.
인터페이스(177)는 외부 전자 장치(예: 전자 장치(102))와 유선 또는 무선으로 연결할 수 있는 지정된 프로토콜을 지원할 수 있다. 일 실시예에 따르면, 인터페이스(177)는 HDMI(high definition multimedia interface), USB(universal serial bus) 인터페이스, SD카드 인터페이스, 또는 오디오 인터페이스를 포함할 수 있다.
연결 단자(178)는 전자 장치(101)와 외부 전자 장치(예: 전자 장치(102))를 물리적으로 연결시킬 수 있는 커넥터, 예를 들면, HDMI 커넥터, USB 커넥터, SD 카드 커넥터, 또는 오디오 커넥터(예: 헤드폰 커넥터)를 포함할 수 있다.
햅틱 모듈(179)은 전기적 신호를 사용자가 촉각 또는 운동 감각을 통해서 인지할 수 있는 기계적인 자극(예: 진동 또는 움직임) 또는 전기적인 자극으로 변환할 수 있다. 햅틱 모듈(179)은, 예를 들면, 모터, 압전 소자, 또는 전기 자극 장치를 포함할 수 있다.
카메라 모듈(180)은 정지 영상 및 동영상을 촬영할 수 있다. 일 실시예에 따르면, 카메라 모듈(180)은 하나 이상의 렌즈, 이미지 센서, 이미지 시그널 프로세서, 또는 플래시를 포함할 수 있다.
전력 관리 모듈(188)은 전자 장치(101)에 공급되는 전력을 관리하기 위한 모듈로서, 예를 들면, PMIC(power management integrated circuit)의 적어도 일부로서 구성될 수 있다.
배터리(189)는 전자 장치(101)의 적어도 하나의 구성 요소에 전력을 공급하기 위한 장치로서, 예를 들면, 재충전 불가능한 1차 전지, 재충전 가능한 2차 전지 또는 연료 전지를 포함할 수 있다.
통신 모듈(190)은 전자 장치(101)와 외부 전자 장치(예: 전자 장치(102), 전자 장치(104), 또는 서버(108))간의 유선 또는 무선 통신 채널의 수립, 및 수립된 통신 채널을 통한 통신 수행을 지원할 수 있다. 통신 모듈(190)은 프로세서(120)(예: 어플리케이션 프로세서)와 독립적으로 운영되는, 유선 통신 또는 무선 통신을 지원하는 하나 이상의 커뮤니케이션 프로세서를 포함할 수 있다. 일 실시예에 따르면, 통신 모듈(190)은 무선 통신 모듈(192)(예: 셀룰러 통신 모듈, 근거리 무선 통신 모듈, 또는 GNSS(global navigation satellite system) 통신 모듈) 또는 유선 통신 모듈(194)(예: LAN(local area network) 통신 모듈, 또는 전력선 통신 모듈)을 포함하고, 그 중 해당하는 통신 모듈을 이용하여 제 1 네트워크(198)(예: 블루투스, WiFi direct 또는 IrDA(infrared data association) 같은 근거리 통신 네트워크) 또는 제 2 네트워크(199)(예: 셀룰러 네트워크, 인터넷, 또는 컴퓨터 네트워크(예: LAN 또는 WAN)와 같은 원거리 통신 네트워크)를 통하여 외부 전자 장치와 통신할 수 있다. 상술한 여러 종류의 통신 모듈(190)은 하나의 칩으로 구현되거나 또는 각각 별도의 칩으로 구현될 수 있다.
일 실시예에 따르면, 무선 통신 모듈(192)은 가입자 식별 모듈(196)에 저장된 사용자 정보를 이용하여 통신 네트워크 내에서 전자 장치(101)를 구별 및 인증할 수 있다.
안테나 모듈(197)은 신호 또는 전력을 외부로 송신하거나 외부로부터 수신하기 위한 하나 이상의 안테나들을 포함할 수 있다. 일시예에 따르면, 통신 모듈(190)(예: 무선 통신 모듈(192))은 통신 방식에 적합한 안테나를 통하여 신호를 외부 전자 장치로 송신하거나, 외부 전자 장치로부터 수신할 수 있다.
상기 구성요소들 중 일부 구성요소들은 주변 기기들간 통신 방식(예: 버스, GPIO(general purpose input/output), SPI(serial peripheral interface), 또는 MIPI(mobile industry processor interface))를 통해 서로 연결되어 신호(예: 명령 또는 데이터)를 상호간에 교환할 수 있다.
일 실시예에 따르면, 명령 또는 데이터는 제 2 네트워크(199)에 연결된 서버(108)를 통해서 전자 장치(101)와 외부의 전자 장치(104)간에 송신 또는 수신될 수 있다. 전자 장치(102, 104) 각각은 전자 장치(101)와 동일한 또는 다른 종류의 장치일 수 있다. 일 실시예에 따르면, 전자 장치(101)에서 실행되는 동작들의 전부 또는 일부는 다른 하나 또는 복수의 외부 전자 장치에서 실행될 수 있다. 일 실시예에 따르면, 전자 장치(101)가 어떤 기능이나 서비스를 자동으로 또는 요청에 의하여 수행해야 할 경우에, 전자 장치(101)는 기능 또는 서비스를 자체적으로 실행시키는 대신에 또는 추가적으로, 그와 연관된 적어도 일부 기능을 외부 전자 장치에게 요청할 수 있다. 상기 요청을 수신한 외부 전자 장치는 요청된 기능 또는 추가 기능을 실행하고, 그 결과를 전자 장치(101)로 전달할 수 있다. 전자 장치(101)는 수신된 결과를 그대로 또는 추가적으로 처리하여 요청된 기능이나 서비스를 제공할 수 있다. 이를 위하여, 예를 들면, 클라우드 컴퓨팅, 분산 컴퓨팅, 또는 클라이언트-서버 컴퓨팅 기술이 이용될 수 있다.
본 발명의 다양한 실시예에 따른 프로세서에 있어서, 서로 독립적으로 연산을 수행할 수 있는 복수의 코어들(cores)(예: 도 2의 230); 메모리(예: 도 3의 350); 상기 복수의 코어들(230) 및 메모리(350)와 전기적으로 연결된 제어 회로(예: 도 3의 300)를 포함하고, 상기 제어 회로(300)는, 상기 복수의 코어들(230) 중 적어도 일부 코어들(230)을 이용하여 처리할 태스크와 관련된 하나 이상의 명령어들을 획득하고, 상기 하나 이상의 명령어들에 적어도 기반하여, 상기 태스크에 대응하는 데이터를 상기 메모리(350)에 저장하고, 상기 하나 이상의 명령들의 적어도 일부 명령어를 상기 적어도 일부 코어들(230)로 전달하고, 상기 적어도 일부 코어들(230) 중 상기 적어도 일부 명령어에 응답한 하나 이상의 코어들(230)을 확인하고, 상기 태스크가 상기 하나 이상의 코어들(230) 중 하나의 코어에 할당된 경우, 상기 하나 이상의 코어들(230) 중 상기 하나의 코어와 다른 나머지 코어에 상기 태스크를 할당하지 않고, 및 상기 태스크가 상기 하나 이상의 코어들(230)에 할당되지 않은 경우, 상기 하나 이상의 코어들(230) 중 하나의 코어에 상기 태스크를 할당하고, 상기 할당하는 동작은 상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작 및 상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함하도록 설정될 수 있다. 상기 제어 회로(300)는, 상기 적어도 일부 코어들(230) 중 상기 적어도 일부 명령어에 가장 먼저 응답한 코어에게 상기 태스크를 할당하도록 설정될 수 있다. 상기 제어 회로(300)는, FIFO(first in first out) 구조로 태스크 명령어를 저장 및 관리하는 큐 저장 장치(예: 도 3의 314)를 포함할 수 있다. 상기 제어 회로(300)는 이벤트 기반으로 인터럽트를 생성하여 상기 태스크를 상기 적어도 일부 명령어에 응답한 하나 이상의 코어에게 전달하는 인터럽트 요청(IRQ)(interrupt request) 제어 회로(300)를 포함할 수 있다. 상기 메모리(350)는 SRAM(static random access memory)으로 구성되어 상기 제어 회로(300)에 내장될 수 있다. 상기 제어 회로(300)는 상기 처리할 태스크와 관련된 하나 이상의 명령어들을 획득한 것에 응답하여, 상기 태스크에 대응하는 데이터를 저장할 주소를 자동으로 할당하고, 상기 메모리(350)의 상기 할당된 주소에 상기 태스크에 대응하는 데이터를 저장하도록 구성된SRAM 주소 제어기(예: 도 3의 317)를 포함할 수 있다. 상기 제어 회로(300)는 사용자가 설정한 우선순위에 기반하여 지정된 하나 이상의 코어에게 태스크를 우선적으로 할당하도록 설정될 수 있다. 상기 복수의 코어는 서로 다른 복수의 디지털 시그널 프로세서(digital signal processor)로 구성될 수 있다.
본 발명의 다양한 실시예에 따른 아키텍처(architecture)(예: 도 2의 200)에 있어서, 서로 다른 복수의 디지털 시그널 프로세서(digital signal processor) 또는 적어도 하나의 하드웨어 가속기(hardware accelerator)로 구성된 복수의 코어(예: 도 2의 230), 및 상기 복수의 코어와 전기적으로 연결된 제어 회로(예: 도 3의 300)를 포함하고, 상기 제어 회로(300)는, 상기 복수의 코어(230) 중 적어도 일부로부터 태스크의 처리 요청을 수신하고, 상기 태스크에 관련한 명령어 및 정보를 내부 메모리(350)에 저장하고, 상기 태스크에 관련한 명령어의 적어도 일부 명령어를 이벤트 형식으로 상기 복수의 코어에게 전달하고, 상기 복수의 코어 중에서 상기 적어도 일부 명령어에 가장 먼저 응답한 코어에게 상기 태스크를 할당하도록 설정될 수 있다. 상기 제어 회로(300)는, 상기 태스크가 상기 복수의 코어들(230) 중 어느 하나에 할당된 경우, 상기 태스크를 상기 하나의 코어와 다른 나머지 코어들(230)에게 할당하지 않도록 설정될 수 있다. 상기 제어 회로(300)가 상기 태스크를 상기 할당하는 동작은 상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작, 및 상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함하도록 설정될 수 있다. 상기 제어 회로(300)는, FIFO(first in first out) 구조로 태스크 명령어를 저장 및 관리하는 큐 저장 장치(예: 도 3의 314)를 포함할 수 있다.
도 2는 본 발명의 다양한 실시예에 따른 아키텍처(architecture)(200)의 구성 블록도이다. 일 실시예에 따르면, 도 2에 도시된 아키텍처(200)는 도 1에 도시된 도 1에 도시된 프로세서(120)와 동일 또는 유사한 것일 수 있다. 어떤 실시 예에 따르면, 도 2에 도시된 아키텍처(200)는 도 1에 도시된 프로세서(120)의 내부에 구성된 적어도 일부 구성요소일 수 있다.
도 2를 참조하면, 아키텍처(200)는 서로 독립적으로 연산을 수행할 수 있는 복수의 코어들(cores)(230), 메모리(250), 또는 복수의 코어들(230) 및 메모리(250)와 전기적으로 연결된 제어 회로(210)를 포함할 수 있다. 일 실시예에 따르면, DSP(200)는 제어 회로(210)와 복수의 코어들(230) 사이를 연결하는 코어 컨트롤 허브(core control hub)(220), 또는 복수의 코어들(230)과 메모리(240) 사이를 연결하는 버스(bus)(250)를 더 포함할 수 있다.
일 실시예에 따르면, 복수의 코어들(230)은 서로 다른 복수의 DSP(digital signal processor) 또는 적어도 하나의 하드웨어 가속기(hardware accelerator)로 구성될 수 있다. 일 실시예에 따르면, 복수의 코어들(230)은 전자 장치(예: 도 1의 전자 장치(101))를 구성하는 다른 장치들(예: 도 1의 오디오 모듈(170), 센서 모듈(176), 햅틱 모듈(179), 또는 카메라 모듈(180) 등)로부터 제공된 신호 또는 정보를 처리하도록 구성될 수 있다. 예를 들면, 복수의 코어(230)가 처리하는 태스크는 전자 장치(예: 도 1의 전자 장치(101))를 구성하는 다른 장치들(예: 도 1의 오디오 모듈(170), 센서 모듈(176), 햅틱 모듈(179), 또는 카메라 모듈(180) 등)로부터 제공된 신호로부터 정보를 추출하는 기능, 정보의 내용이나 특성을 변경하는 기능, 음성 신호를 디지털화하는 음성 코딩 기능, 디지털 필터 기능, 또는 음향이나 영상을 처리하는 기능 등을 포함할 수 있다.
일 실시예에 따르면, 복수의 코어들(230)은 상기 기능들을 수행하도록 서로 독립적으로 연산을 수행할 수 있다. 예를 들면, 복수의 코어들(230)은 서로 다른 복수의 DSP(digital signal processor)이거나, 또는 적어도 하나의 하드웨어 가속기(hardware accelerator)일 수 있다. 도 2에서는, 복수의 코어들(230)은 서로 독립적으로 연산을 수행하는 4개의 코어로서, 제 1 코어(231), 제 2 코어(233), 제 3 코어(235), 및 제 4 코어(237)를 예시적으로 나타내고 있지만, 본 발명에서 코어의 갯수는 국한되지 않을 수 있다.
일 실시예에 따르면, 메모리(250)는 태스크에 대응하는 데이터를 저장하는 구성일 수 있다. 일 실시예에 따르면, 메모리(250)는 제어 회로(210)의 내부에 구성될 수 있다. 일 실시예에 따르면, 메모리(250)는 SRAM(static random access memory)으로 구성될 수 있다.
일 실시예에 따르면, 제어 회로(210)는 복수의 코어(230)로부터 태스크 처리 요청을 수신하고, 수신된 태스크를 복수의 코어들(230)에게 분배하는 구성일 수 있다. 일 실시예에 따르면, 제어 회로는 복수의 코어들(230)로부터 요청된 태스크를 관리하는 회로일 수 있다.
일 실시예에 따르면, 제어 회로(210)는 특정 코어로부터 요청된 태스크를 복수의 코어(230)에게 인터럽트 이벤트 형식으로 전달하고, 복수의 코어(230) 중에서 적어도 일부의 코어로부터 인터럽트 이벤트에 대한 응답을 수신할 수 있다. 일 실시예에 따르면, 제어 회로(210)는, 복수의 코어(230) 중에서 가장 먼저 응답한 코어에게 요청된 태스크를 할당할 수 있다. 예를 들면, 제어 회로(210)는 제 1 코어(231)로부터 태스크 처리 요청을 수신한 것에 응답하여, 제 1 코어 내지 제 4 코어(231, 233, 235, 237) 각각에게 태스크에 관련한 인터럽트 이벤트를 전송할 수 있다. 제어 회로(210)는, 만약 제 1 코어 내지 제 4 코어(231, 233, 235, 237) 중에서 제 3 코어(235)로부터 가장 먼저 응답을 수신한 경우, 제 3 코어(235)에게 태스크를 할당할 수 있다. 일 실시예에 따르면, 제어 회로(210)가 태스크를 할당하는 동작은 복수의 코어(230) 중에서 가장 먼저 응답한 코어에게 태스크에 관련한 명령어, 또는 해당 태스크에 대응하는 데이터를 전송하는 동작을 포함할 수 있다. 일 실시예에 따르면, 제어 회로(210)로부터 태스크를 할당받은 코어, 예컨대 제 3 코어(235)는 할당된 태스크에 관련한 기능을 수행할 수 있다.
일 실시예에 따르면, 제어 회로(210)는 사용자의 설정에 기반하여 태스크의 우선 순위를 결정할 수 있다. 예를 들면, 복수의 태스크들 중에서 지정된 태스크는 다른 태스크보다 우선적으로 처리되어야 할 수 있다. 예를 들면, 제어 회로(210)가 복수의 코어(230)로부터 수신된 제 1 태스크, 제 2 태스크, 및 제 3 태스크를 순차적으로 저장하고 있는 상태에서, 우선 순위를 갖고 있는 제 4 태스크의 처리 요청을 수신할 수 있다. 이 경우, 제어 회로(210)는 제 4 태스크의 처리가 제 1 태스크 내지 제 3 태스크의 처리보다 우선적으로 처리되도록 큐의 순서를 조정할 수 있다.
일 실시예에 따르면, 제어 회로(210)는 특정 태스크와 특정 코어를 매칭할 수 있다. 예를 들면, 제어 회로(210)는 복수의 태스크 중에서 적어도 일부 태스크는 지정된 코어가 처리하도록 설정할 수 있다.
일 실시예에 따르면, 제어 회로(210)는 태스크들 간의 의존성을 고려하여 태스크의 할당 시점을 조정할 수 있다. 예를 들면, 복수의 태스크들 간에는 의존성이 존재할 수 있다. 예를 들면, 제 2 태스크의 처리는 제 1 태스크의 처리가 완료된 이후에 수행되어야 할 수 있다. 이 경우, 제어 회로(210)는 제 1 태스크의 처리 이후에 wait task를 지정함으로써, 제 1 태스크의 처리가 완료된 후에 제 2 태스크가 처리되도록 할 수 있다.
본 발명의 다양한 실시예에 따른 제어 회로(210)는 태스크와 관련한 큐(queue)들을 복수의 코어들(230)에게 공유하고, 상기 큐들을 관리하는 역할을 수행하는 바, 이하 본 문서에서는, 제어 회로를 "SCQ(shared command queue) 회로"라고 정의한다.
도 3은 본 발명의 다양한 실시예에 따른 제어 회로의 구성 블록도이다.
도 3을 참조하면, 본 발명의 다양한 실시예에 따른 SCQ 회로(300)(예: 도 2의 SCQ 회로(210))는 메인 회로(310), 메인 회로(310) 및 복수의 코어(예: 도 2의 복수의 코어들(230))를 서로 연결하는 버스(320)(예: 도 2의 코어 컨트롤 허브(core control hub)(220)), 또는 SRAM(static random access memory)으로 구성된 내부 메모리(350)를 포함할 수 있다.
일 실시예에 따르면, 메인 회로(310)는 복수의 코어들(230)을 제어하기 위해 버스(320)와 연결되는 SFR(special function register) 설정 회로(311), 복수의 코어들(230)에게 인터럽트 요청(IRQ)(interrupt request)을 전송하는 IRQ 제어 회로(312), SRAM 주소 제어기(SRAM address controller)(317), SRAM 인터페이스(318), 및 큐 제어(queue control) 회로(313)를 포함할 수 있다. 일 실시예에 따르면, 큐 제어 회로(313)는 큐 저장 장치(314), 큐 스케쥴 회로(315), 및 큐 메모리 유효성 검사기(316)를 포함할 수 있다.
일 실시예에 따르면, 복수의 코어(230)는 SCQ 회로(300)를 통해 태스크를 서로 공유할 수 있다. 일 실시예에 따르면, SCQ 회로(300)는 복수의 코어(230)로부터 수신한 태스크를 저장하고 관리한다. 예를 들면, SCQ 회로(300)는 태스크를 저장하고 관리하는 구성일 수 있다. 일 실시예에 따르면, SCQ 회로(300)는 태스크 명령어와 태스크에 관련한 데이터(태스크 정보)를 저장할 수 있다. 예를 들면, SCQ 회로(300)는 큐 저장 장치(314)를 통해 최대 32개의 태스크를 저장하도록 구성될 수 있다. 다양한 실시예에 따르면, 큐 저장 장치(314)가 저장하는 태스크의 갯수는 최대 32개보다 많을 수 있다.
일 실시예에 따르면, 1 개의 태스크는 1개의 명령어를 포함할 수 있고, 또는 1개의 태스크는 복수개의 명령어를 포함할 수 있다. 예를 들면, 1개의 태스크는 1개의 태스크 정보를 포함할 수 있고, 또는 1개의 태스크는 10개의 태스크 정보를 포함할 수 있다.
일 실시예에 따르면, 큐 저장 장치(314)는 FIFO(first in first out) 구조로 태스크 명령어를 저장할 수 있다.
일 실시예에 따르면, SCQ 회로(300)는 태스크 정보를 저장하도록 최대 8Kbyte 의 내부 메모리(350)을 포함할 수 있다. 예를 들면, SCQ 회로(300)는 복수의 코어(230) 중에서 적어도 하나로부터 수신한 태스크 명령어를 큐 저장 장치(314)에 저장하고, 태스크에 관련한 데이터(태스크 정보)를 내부 메모리(350)인 SRAM에 저장할 수 있다.
일 실시예에 따르면, SCQ 회로(300)는 수신한 태스크 명령어를 순차적으로 저장하고, 태스크 명령어를 저장된 순서대로 복수의 코어(230)에게 할당할 수 있다. 다른 실시예에 따르면, SCQ 회로(300)는 사용자가 설정한 우선순위에 기반하여 태스크를 복수의 코어(230)에 할당하도록 설정될 수 있다.
일 실시예에 따르면, SRAM 주소 제어기(317)는 큐 제어 회로(313)의 제어에 기반하여 태스크 정보를 내부 메모리(350)에 저장하는 구성일 수 있다. 예를 들면, SRAM 주소 제어기(317)는 큐 제어 회로(313)의 제어에 기반하여 자동으로 주소를 생성하고, 생성된 주소에 대응하도록 태스크 정보를 내부 메모리(350)에 저장할 수 있다. 일 실시예에 따르면, SRAM 주소 제어기(317)는 태스크 정보를 저장하기 위해, 내부 메모리(350)에서 데이터가 저장되지 않는 메모리 공간을 검색하고, 검색된 메모리 공간을 할당 및 저장 주소를 생성하여 큐 제어 회로(313)에게 저장 주소를 전달할 수 있다.
일 실시예에 따르면, IRQ 제어 회로(312)는 이벤트 기반으로 인터럽트를 생성하여 SCQ 회로(300)에 저장된 태스크 명령어 및 태스크 정보를 복수의 코어(230)에게 전달하는 구성일 수 있다.
일 실시예에 따르면, SFR 설정 회로(311)는 사용자 요청에 기반하여 복수의 코어(230)에게 인터럽트 요청을 전송하거나, 또는 복수의 코어(230) 중에서 지정된 일부 코어에게만 인터럽트 요청을 전송하도록 구성될 수 있다.
본 발명의 다양한 실시예에 따른 프로세서의 태스크 처리 방법에 있어서, 상기 프로세서는 서로 독립적으로 연산을 수행할 수 있는 복수의 코어들(예: 도 2의 230)(cores), 메모리(예: 도 3의 350), 및 상기 복수의 코어들(230) 및 메모리(350)와 전기적으로 연결된 제어 회로(예: 도 3의 300)를 포함하고, 상기 방법은, 상기 복수의 코어들(230) 중 적어도 일부 코어들(230)을 이용하여 처리할 태스크와 관련된 하나 이상의 명령어들을 획득하는 동작, 상기 하나 이상의 명령어들에 적어도 기반하여, 상기 태스크에 대응하는 데이터를 상기 메모리(350)에 저장하는 동작, 상기 하나 이상의 명령들의 적어도 일부 명령어를 상기 적어도 일부 코어들(230)로 전달하는 동작, 상기 적어도 일부 코어들(230) 중 상기 적어도 일부 명령어에 응답한 하나 이상의 코어들(230)을 확인하는 동작, 상기 태스크가 상기 하나 이상의 코어들(230) 중 하나의 코어에 할당된 경우, 상기 하나 이상의 코어들(230) 중 상기 하나의 코어와 다른 나머지 코어에 상기 태스크를 할당하지 않는 동작, 및 상기 태스크가 상기 하나 이상의 코어들(230)에 할당되지 않은 경우, 상기 하나 이상의 코어들(230) 중 하나의 코어에 상기 태스크를 할당하는 동작을 포함하고, 상기 할당하는 동작은 상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작 및 상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함할 수 있다. 상기 적어도 일부 코어들(230) 중 상기 적어도 일부 명령어에 가장 먼저 응답한 코어에게 상기 태스크를 할당하는 동작을 더 포함할 수 있다. 상기 태스크에 대응하는 데이터를 상기 메모리(350)에 저장하는 동작은 FIFO(first in first out) 구조인 큐 저장 장치(314)에 태스크 명령어를 저장하는 동작을 포함할 수 있다. 상기 제어 회로(300)가, 인터럽트 요청(IRQ)(interrupt request) 제어 회로(300)를 이용해, 이벤트 기반으로 인터럽트를 생성하여 상기 태스크를 상기 적어도 일부 명령어에 응답한 하나 이상의 코어에게 전달하는 동작을 포함할 수 있다. 상기 메모리(350)는 SRAM(static random access memory)으로 구성되어 상기 제어 회로(300)에 내장될 수 있다. 상기 제어 회로(300)가, SRAM 주소 제어기(317)를 이용해, 상기 처리할 태스크와 관련된 하나 이상의 명령어들을 획득한 것에 응답하여, 상기 태스크에 대응하는 데이터를 저장할 주소를 자동으로 할당하고, 상기 메모리(350)의 상기 할당된 주소에 상기 태스크에 대응하는 데이터를 저장하는 동작을 포함할 수 있다. 사용자가 설정한 우선순위에 기반하여 지정된 하나 이상의 코어에게 태스크를 우선적으로 할당하는 동작을 포함할 수 있다. 상기 복수의 코어는 서로 다른 복수의 디지털 시그널 프로세서(digital signal processor)로 구성될 수 있다.
도 4는 본 발명의 다양한 실시예에 따른 아키텍처(architecture)(예: 도 2의 200)의 동작 흐름도이다.
도 4를 참조하면, 일 실시예에 따른 SCQ 회로(예: 도 3의 300)는, 동작 401에서, 복수의 코어(예: 도 2의 230)들 중 적어도 일부 코어들을 이용하여 처리할 태스크와 관련된 하나 이상의 명령어들을 획득할 수 있다. 예를 들면, SCQ 회로(300)는 상기 복수의 코어(230) 중 적어도 일부로부터 태스크의 처리 요청을 수신할 수 있다.
동작 402에서, 일 실시예에 따른 SCQ 회로(300)는, 수신한 태스크에 포함된 하나 이상의 명령어들에 적어도 기반하여, 태스크에 대응하는 데이터를 메모리(예: 도 3의 350)에 저장할 수 있다.
동작 403에서, 일 실시예에 따른 SCQ 회로(300)는, 수신한 태스크에 관련한 하나 이상의 명령들의 적어도 일부 명령어를 적어도 일부 코어들로 전달할 수 있다.
동작 404에서, 일 실시예에 따른 SCQ 회로(300)는, 적어도 일부 코어들 중 적어도 일부 명령어에 응답한 하나 이상의 코어들을 확인할 수 있다.
동작 405 내지 동작 406에서, 일 실시예에 따른 SCQ 회로(300)는, 상기 태스크가 상기 하나 이상의 코어들 중 하나의 코어에 할당된 경우, 상기 하나 이상의 코어들 중 상기 하나의 코어와 다른 나머지 코어에 상기 태스크를 할당하지 않을 수 있다.
동작 407에서, 일 실시예에 따른 SCQ 회로(300)는, 태스크가 상기 하나 이상의 코어들에 할당되지 않은 경우, 상기 하나 이상의 코어들 중 하나의 코어에 상기 태스크를 할당할 수 있다. 일 실시예에 따르면, SCQ 회로(300)가 태스크를 할당하는 동작은 상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작 및 상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함할 수 있다.
도 5는 본 발명의 다양한 실시예에 따른 아키텍처(architecture)(예: 도 2의 200)의 태스크 처리 과정을 설명한 동작 흐름도이다.
도 5를 참조하면, 일 실시예에 따른 복수의 코어(예: 도 2의 230)들 중 적어도 일부는 태스크를 생성하고, 생성된 태스크를 SCQ 회로(예: 도 3의 300)로 전송할 수 있다. 예를 들면, SCQ 회로(300)는 상기 복수의 코어(230) 중 적어도 일부로부터 태스크의 처리 요청을 수신할 수 있다.
동작 502 및 동작 503에서, 일 실시예에 따른 SCQ 회로(300)는 상기 복수의 코어(230) 중 적어도 일부로부터 태스크의 처리 요청을 수신한 것에 응답하여, 해당 태스크를 수용할 수 있는지 여부를 확인(결정)하고, 확인 결과를 복수의 코어(230)에게 전달할 수 있다. 예를 들면, SCQ 회로(300)는 큐 저장 장치(314)를 통해 최대 32개의 태스크를 저장하고, 최대 최대 8Kbyte 의 태스크 데이터를 저장할 수 있도록 구성될 수 있다. 일 실시예에 따르면, SCQ 회로(300)는, 상기 예시한 바와 같은, 지정된 수용 가능한 태스크의 갯수를 초과하거나, 또는 지정된 메모리의 저장 공간이 꽉 차면 태스크 데이터를 더 이상 수용할 수 없는 것으로 결정할 수 있다. 일 실시예에 따르면, SCQ 회로(300)는, 태스크를 수용할 수 없는 것으로 결정한 경우 해당 정보를 복수의 코어(230)들에게 전달할 수 있다. 일 실시예에 따르면, 복수의 코어(230)는 SCQ 회로(300)로부터 태스크를 수용할 수 없다는 이벤트를 수신하고서, 지정 시간이 경과하면 다시 태스크 처리 요청을 SCQ 회로(300)로 전송하도록 설정될 수 있다. 일 실시예에 따르면, 복수의 코어(230)는 SCQ 회로(300)로부터 태스크를 수용할 수 있다는 이벤트를 수신하면, 태스크 명령어 및 태스크 데이터를 SCQ 회로(300)로 전달할 수 있다.
동작 504에서, 일 실시예에 따른 SCQ 회로(300)는, 수신한 태스크 명령어를 순차적으로 저장할 수 있다. 예를 들면, SCQ 회로(300)는 FIFO(first in first out) 구조인 큐 저장 장치(예: 도 3의 314)에 태스크 명령어를 저장하고, SRAM 주소 제어기(예: 도 3의 317)를 이용해 태스크 데이터를 내부 메모리(예: 도 3의 350)에 저장할 수 있다.
동작 505 및 도 506에서, 일 실시예에 따른 SCQ 회로(300)는, 모든 복수의 코어(230)에게 태스크 명령어의 적어도 일부 명령어를 전달하고, 명령어를 수신한 복수의 코어(230) 각각은 태스크의 처리 가능 여부를 알리는 이벤트를 SCQ 회로(300)에게 전송할 수 있다.
동작 507에서, 일 실시예에 따른 SCQ 회로(300)는, 모든 복수의 코어(230) 중 적어도 일부 명령어에 응답한 하나 이상의 코어들을 확인하고, 하나 이상의 코어에게 태스크를 할당할 수 있다. 일 실시예에 따르면, SCQ 회로(300)는 수신한 태스크 명령어를 순차적으로 저장하고, 태스크 명령어를 저장된 순서대로 복수의 코어(230)에게 할당할 수 있다. 다른 실시예에 따르면, SCQ 회로(300)는 사용자가 설정한 우선순위에 기반하여 태스크를 복수의 코어(230)에 할당하도록 설정될 수 있다.
동작 508 및 동작 509에서, 일 실시예에 따르면, 태스크가 할당된 코어는 SCQ 회로(300)로부터 태스크 데이터를 수신하고, 수신된 태스크를 처리할 수 있다.
도 6은 SCQ 회로가 적어도 일부 코어로부터 요청된 태스크를 다른 코어에게 할당하는 과정을 설명하기 위한 예시도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 아키텍처(architecture)(예: 도 2의 200)는 서로 독립적으로 연산을 수행할 수 있는 복수의 코어들(cores)(630)(예: 도 2의 230), 및 SCQ 회로(620)(예: 도 3의 300)를 포함할 수 있다. 일 실시예에 따르면, 복수의 코어(630)는 서로 다른 복수의 DSP(digital signal processor) 또는 적어도 하나의 하드웨어 가속기(hardware accelerator)로 구성된 제 1 코어 내지 제 4 코어(631, 633, 635, 637)를 포함할 수 있다.
일 실시예에 따르면, SCQ 회로(620)는 특정 코어로부터 요청된 태스크를 복수의 코어에게 인터럽트 이벤트 형식으로 전달하고, 복수의 코어 중에서 적어도 일부의 코어로부터 인터럽트 이벤트에 대한 응답을 수신할 수 있다. 일 실시예에 따르면, SCQ 회로(620)는, 복수의 코어 중에서 가장 먼저 응답한 코어에게 요청된 태스크를 할당할 수 있다. 예를 들면, SCQ 회로(620)가 적어도 일부 코어로부터 요청된 태스크를 다른 코어에게 할당하는 과정은 도 6의 화살표 610과 같을 수 있다. SCQ 회로(620)의 아비터(arbiter) 회로(621)(예: 도 3의 큐 제어 회로(313))는 제 3 코어(635)로부터 태스크 처리 요청을 수신하면, 수신된 태스크를 큐 저장 장치(622)(예: 도 3의 314)에 순차적으로 저장하고, 제 1 코어 내지 제 4 코어(631, 633, 635, 637) 각각에게 태스크에 관련한 인터럽트 이벤트를 전송할 수 있다. SCQ 회로(620)는, 만약 제 1 코어 내지 제 4 코어(631, 633, 635, 637) 중에서 제 1 코어(631)로부터 가장 먼저 응답을 수신한 경우, 제 1 코어(631)에게 태스크를 할당할 수 있다. SCQ 회로(620)로부터 태스크를 할당받은 코어, 예컨대 제 1 코어(631)는 할당된 태스크에 관련한 기능을 수행할 수 있다.
도 7은 SCQ 회로가 태스크의 의존성을 고려하여 태스크를 할당하는 방법을 설명하기 위한 예시도이다. 도 8은 SCQ 회로가 wait task를 설정하는 방법을 설명한 예시이다.
일 실시예에 따르면, 도 7은 2D-DFT(discrete fourier transform) 알고리즘을 나타낸 예시일 수 있다. 본 발명의 다양한 실시예에 따른 아키텍처(예: 도 2의 200)가 수행하는 태스크는 도 7에 도시된 바와 같이 태스크들 간에 의존성이 존재할 수 있다. 예를 들면, 블록 721 및 블록 722에 해당하는 태스크들은 블록 711에 해당하는 태스크가 먼저 처리된 후에 처리되어야 할 수 있다. 또는, 블록 731에 해당하는 태스크는 블록 721 및 블록 722에 해당하는 태스크들이 먼저 처리된 후에 처리되어야 할 수 있다. 또는, 블록 741, 블록 742, 블록 743, 및 블록 744에 해당하는 태스크들은 블록 731에 해당하는 태스크가 먼저 처리된 후에 처리되어야 할 수 있다. 또는, 블록 751 및 블록 752에 해당하는 태스크들은 블록 741, 블록 742, 블록 743, 및 블록 744에 해당하는 태스크들이 먼저 처리된 후에 처리되어야 할 수 있다.
도 7 및 도 8을 참조하면, 본 발명의 다양한 실시예에 따른 SCQ 회로(800)(예: 도 3의 300)는 상기와 같은 태스크들 간의 의존성을 고려하여 wait task를 설정할 수 있다. 예를 들면, SCQ 회로(800)의 아비터(arbiter) 회로(821)(예: 도 3의 큐 제어 회로(313))는 도 7의 블록 711에 해당하는 태스크가 먼저 처리될 때까지 다른 태스크의 처리가 진행되지 않도록 wait task 1(832)를 큐 저장 장치(822)(예: 도 3의 314)에 지정할 수 있다.
또는, SCQ 회로(800)의 아비터 회로(821)는 도 7의 블록 721 및 블록 722에 해당하는 태스크들이 먼저 처리될 때까지 다른 태스크의 처리가 진행되지 않도록 wait task 2(835)을 큐 저장 장치(822)에 지정할 수 있다.
또는, SCQ 회로(800)의 아비터 회로(821)는 블록 731에 해당하는 태스크가 먼저 처리될 때까지 다른 태스크의 처리가 진행되지 않도록 wait task3을 큐 저장 장치(822)에 지정할 수 있다.
또는, SCQ 회로(800)의 아비터 회로(821)는 블록 741, 블록 742, 블록 743, 및 블록 744에 해당하는 태스크들이 먼저 처리될 때까지 다른 태스크의 처리가 진행되지 않도록 wait task 4를 큐 저장 장치(822)에 지정할 수 있다.
도 9는, 다양한 실시예들에 따른, 카메라 모듈(980)(예: 도 1의 980)의 블럭도(900)이다. 도 9를 참조하면, 카메라 모듈(980)은 렌즈 어셈블리(910), 플래쉬(920), 이미지 센서(930), 이미지 스태빌라이저(940), 메모리(950)(예: 버퍼 메모리), 또는 이미지 시그널 프로세서(960)를 포함할 수 있다. 렌즈 어셈블리(910)는 이미지 촬영의 대상인 피사체로부터 방출되는 빛을 수집할 수 있다. 렌즈 어셈블리(910)는 하나 또는 그 이상의 렌즈들을 포함할 수 있다. 일 실시예에 따르면, 카메라 모듈(980)은 복수의 렌즈 어셈블리(910)들을 포함할 수 있다. 이런 경우, 카메라 모듈(980)은, 예를 들면, 듀얼 카메라, 360도 카메라, 또는 구형 카메라(spherical camera)일 수 있다. 복수의 렌즈 어셈블리(910)들은 동일한 렌즈 속성(예: 화각, 초점 거리, 자동 초점, f 넘버(f number), 또는 광학 줌)을 갖거나, 또는 적어도 하나의 렌즈 어셈블리는 다른 렌즈 렌즈 어셈블리와 적어도 하나의 다른 렌즈 속성을 가질 수 있다. 렌즈 어셈블리(910)는, 예를 들면, 광각 렌즈 또는 망원 렌즈를 포함할 수 있다. 플래쉬(920)는 피사체로부터 방출되는 빛을 강화하기 위하여 사용되는 광원을 방출할 수 있다. 플래쉬(920)는 하나 이상의 발광 다이오드들(예: RGB(red-green-blue) LED, white LED, infrared LED, 또는 ultraviolet LED), 또는 xenon lamp를 포함할 수 있다.
이미지 센서(930)는 피사체로부터 렌즈 어셈블리(910)를 통해 전달된 빛을 전기적인 신호로 변환함으로써, 상기 피사체에 대응하는 이미지를 획득할 수 있다. 일 실시예에 따르면, 이미지 센서(930)는, 예를 들면, RGB 센서, BW(black and white) 센서, IR 센서, 또는 UV 센서와 같이 속성이 다른 이미지 센서들 중 선택된 하나의 이미지 센서, 동일한 속성을 갖는 복수의 이미지 센서들, 또는 다른 속성을 갖는 복수의 이미지 센서들을 포함할 수 있다. 이미지 센서(930)에 포함된 각각의 이미지 센서는, 예를 들면, CCD(charged coupled device) 센서 또는 CMOS(complementary metal oxide semiconductor) 센서로 구현될 수 있다.
이미지 스태빌라이저(940)는 카메라 모듈(980) 또는 이를 포함하는 전자 장치(101)의 움직임에 반응하여, 촬영되는 이미지에 대한 상기 움직임에 의한 부정적인 영향(예: 이미지 흔들림)을 적어도 일부 보상하기 위하여 렌즈 어셈블리(910)에 포함된 적어도 하나의 렌즈 또는 이미지 센서(930)를 특정한 방향으로 움직이거나 제어(예: 리드 아웃(read-out) 타이밍을 조정 등)할 수 있다. 일 실시예에 따르면, 이미지 스태빌라이저(940)는, 예를 들면, 광학식 이미지 스태빌라이저로 구현될 수 있으며, 카메라 모듈(980)의 내부 또는 외부에 배치된 자이로 센서(미도시) 또는 가속도 센서(미도시)를 이용하여 상기 움직임을 감지할 수 있다.
메모리(950)는 이미지 센서(930)을 통하여 획득된 이미지의 적어도 일부를 다음 이미지 처리 작업을 위하여 적어도 일시 저장할 수 있다. 예를 들어, 셔터에 따른 이미지 획득이 지연되거나, 또는 복수의 이미지들이 고속으로 획득되는 경우, 획득된 원본 이미지(예: 높은 해상도의 이미지)는 메모리(950)에 저장이 되고, 그에 대응하는 사본 이미지(예: 낮은 해상도의 이미지)는 표시 장치(160)을 통하여 프리뷰될 수 있다. 이후, 지정된 조건이 만족되면(예: 사용자 입력 또는 시스템 명령) 메모리(950)에 저장되었던 원본 이미지의 적어도 일부가, 예를 들면, 이미지 시그널 프로세서(960)에 의해 획득되어 처리될 수 있다. 일 실시예에 따르면, 메모리(950)는 메모리(130)의 적어도 일부로, 또는 이와는 독립적으로 운영되는 별도의 메모리로 구성될 수 있다.
이미지 시그널 프로세서(960)는 이미지 센서(930)을 통하여 획득된 이미지 또는 메모리(950)에 저장된 이미지에 대하여 이미지 처리(예: 깊이 지도(depth map) 생성, 3차원 모델링, 파노라마 생성, 특징점 추출, 이미지 합성, 또는 이미지 보상(예: 노이즈 감소, 해상도 조정, 밝기 조정, 블러링(blurring), 샤프닝(sharpening), 또는 소프트닝(softening))을 수행할 수 있다. 추가적으로 또는 대체적으로, 이미지 시그널 프로세서(960)는 카메라 모듈(980)에 포함된 구성 요소들 중 적어도 하나(예: 이미지 센서(930))에 대한 제어(예: 노출 시간 제어, 또는 리드 아웃 타이밍 제어 등)를 수행할 수 있다. 이미지 시그널 프로세서(960)에 의해 처리된 이미지는 추가 처리를 위하여 메모리(950)에 다시 저장 되거나 카메라 모듈(980)의 외부 구성 요소(예: 도 1의 메모리(130), 표시 장치(160), 전자 장치(102), 전자 장치(104), 또는 서버(108))로 전달될 수 있다. 일 실시예에 따르면, 이미지 시그널 프로세서(960)는 프로세서(예: 도 1의 120)의 적어도 일부로 구성되거나, 프로세서(120)와 독립적으로 운영되는 별도의 프로세서로 구성될 수 있다. 별도의 프로세서로 구성된 경우, 이미지 시그널 프로세서(960)에 의해 처리된 이미지들은 프로세서(120)에 의하여 그대로 또는 추가의 이미지 처리를 거친 후 표시 장치(예: 도 1의 160)를 통해 표시될 수 있다.
일 실시예에 따르면, 전자 장치(예: 도 1의 101)는 각각 다른 속성 또는 기능을 가진 둘 이상의 카메라 모듈(980)들을 포함할 수 있다. 이런 경우, 예를 들면, 적어도 하나의 카메라 모듈(980)은 광각 카메라 또는 전면 카메라이고, 적어도 하나의 다른 카메라 모듈은 망원 카메라 또는 후면 카메라일 수 있다.
본 발명의 다양한 실시예에 따르면 다음과 같은 효과가 있을 수 있다.
SCQ 회로가 복수의 DSP로부터의 태스크를 관리 및 공유함으로써 태스크 처리 속도를 높이고 태스크 관리 효율을 높일 수 있다.
SCQ 회로가 태스크를 전달함에 있어서, 별도의 Lock 알고리즘을 적용하지 않아도 되므로 동작이 빠르다. Lock 알고리즘은 태스크가 할당된 특정 DSP 코어 이외에는 태스크 데이터에 대한 접근을 하지 못하도록 하는 알고리즘으로, 성능 하락의 원인이다.
SCQ 회로는 태스크 데이터를 저장하는 SRAM을 이용하므로, 태스크 전달시 메인 메모리를 사용하지 않아도 되므로 처리 속도가 빠르다.
마스터 및 슬레이브 구조가 아니므로, 모든 DSP 코어가 태스크를 할당할 수 있다.
본 문서에 개시된 다양한 실시예들에 따른 전자 장치는 다양한 형태의 장치가 될 수 있다. 전자 장치는, 예를 들면, 휴대용 통신 장치 (예: 스마트폰), 컴퓨터 장치, 휴대용 멀티미디어 장치, 휴대용 의료 기기, 카메라, 웨어러블 장치, 또는 가전 장치 중 적어도 하나를 포함할 수 있다. 본 문서의 실시예에 따른 전자 장치는 전술한 기기들에 한정되지 않는다.
본 문서의 다양한 실시예들 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 본 문서에서, "A 또는 B", "A 및/또는 B 중 적어도 하나", "A, B 또는 C" 또는 "A, B 및/또는 C 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다. "제 1", "제 2", "첫째" 또는 "둘째" 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다. 어떤(예: 제 1) 구성요소가 다른(예: 제 2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제 3 구성요소)를 통하여 연결될 수 있다.
본 문서에서 사용된 용어 "모듈"은 하드웨어, 소프트웨어 또는 펌웨어로 구성된 유닛을 포함하며, 예를 들면, 로직, 논리 블록, 부품, 또는 회로 등의 용어와 상호 호환적으로 사용될 수 있다. 모듈은, 일체로 구성된 부품 또는 하나 또는 그 이상의 기능을 수행하는 최소 단위 또는 그 일부가 될 수 있다. 예를 들면, 모듈은 ASIC(application-specific integrated circuit)으로 구성될 수 있다.
본 문서의 다양한 실시예들은 기기(machine)(예: 컴퓨터)로 읽을 수 있는 저장 매체(machine-readable storage media)(예: 내장 메모리(136) 또는 외장 메모리(138))에 저장된 명령어를 포함하는 소프트웨어(예: 프로그램(140))로 구현될 수 있다. 기기는, 저장 매체로부터 저장된 명령어를 호출하고, 호출된 명령어에 따라 동작이 가능한 장치로서, 개시된 실시예들에 따른 전자 장치(예: 전자 장치(101))를 포함할 수 있다. 상기 명령이 프로세서(예: 프로세서(120))에 의해 실행될 경우, 프로세서가 직접, 또는 상기 프로세서의 제어하에 다른 구성요소들을 이용하여 상기 명령에 해당하는 기능을 수행할 수 있다. 명령은 컴파일러 또는 인터프리터에 의해 생성 또는 실행되는 코드를 포함할 수 있다. 기기로 읽을 수 있는 저장매체는, 비일시적(non-transitory) 저장매체의 형태로 제공될 수 있다. 여기서, ‘비일시적’은 저장매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
일시예에 따르면, 본 문서에 개시된 다양한 실시예들에 따른 방법은 컴퓨터 프로그램 제품(computer program product)에 포함되어 제공될 수 있다. 컴퓨터 프로그램 제품은 상품으로서 판매자 및 구매자 간에 거래될 수 있다. 컴퓨터 프로그램 제품은 기기로 읽을 수 있는 저장 매체(예: compact disc read only memory (CD-ROM))의 형태로, 또는 어플리케이션 스토어(예: 플레이 스토어TM)를 통해 온라인으로 배포될 수 있다. 온라인 배포의 경우에, 컴퓨터 프로그램 제품의 적어도 일부는 제조사의 서버, 어플리케이션 스토어의 서버, 또는 중계 서버의 메모리와 같은 저장 매체에 적어도 일시 저장되거나, 임시적으로 생성될 수 있다.
다양한 실시예들에 따른 구성 요소(예: 모듈 또는 프로그램) 각각은 단수 또는 복수의 개체로 구성될 수 있으며, 전술한 해당 서브 구성 요소들 중 일부 서브 구성 요소가 생략되거나, 또는 다른 서브 구성 요소가 다양한 실시예에 더 포함될 수 있다. 대체적으로 또는 추가적으로, 일부 구성 요소들(예: 모듈 또는 프로그램)은 하나의 개체로 통합되어, 통합되기 이전의 각각의 해당 구성 요소에 의해 수행되는 기능을 동일 또는 유사하게 수행할 수 있다. 다양한 실시예들에 따른, 모듈, 프로그램 또는 다른 구성 요소에 의해 수행되는 동작들은 순차적, 병렬적, 반복적 또는 휴리스틱하게 실행되거나, 적어도 일부 동작이 다른 순서로 실행되거나, 생략되거나, 또는 다른 동작이 추가될 수 있다.
100: 전자 장치
120: 프로세서
130: 메모리
160: 표시 장치

Claims (20)

  1. 프로세서에 있어서,
    서로 독립적으로 연산을 수행할 수 있는 복수의 코어들(cores);
    메모리;
    상기 복수의 코어들 및 메모리와 전기적으로 연결된 제어 회로를 포함하고,
    상기 제어 회로는,
    상기 복수의 코어들 중 적어도 일부 코어들을 이용하여 처리할 태스크와 관련된 하나 이상의 명령어들을 획득하고,
    상기 하나 이상의 명령어들에 적어도 기반하여, 상기 태스크에 대응하는 데이터를 상기 메모리에 저장하고,
    상기 하나 이상의 명령들의 적어도 일부 명령어를 상기 적어도 일부 코어들로 전달하고,
    상기 적어도 일부 코어들 중 상기 적어도 일부 명령어에 응답한 하나 이상의 코어들을 확인하고,
    상기 태스크가 상기 하나 이상의 코어들 중 하나의 코어에 할당된 경우, 상기 하나 이상의 코어들 중 상기 하나의 코어와 다른 나머지 코어에 상기 태스크를 할당하지 않고, 및
    상기 태스크가 상기 하나 이상의 코어들에 할당되지 않은 경우, 상기 하나 이상의 코어들 중 하나의 코어에 상기 태스크를 할당하고, 상기 할당하는 동작은 상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작 및 상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함하도록 설정된, 프로세서.
  2. 제 1 항에 있어서,
    상기 제어 회로는,
    상기 적어도 일부 코어들 중 상기 적어도 일부 명령어에 가장 먼저 응답한 코어에게 상기 태스크를 할당하도록 설정된, 프로세서.
  3. 제 1 항에 있어서,
    상기 제어 회로는,
    FIFO(first in first out) 구조로 태스크 명령어를 저장 및 관리하는 큐 저장 장치를 포함하는, 프로세서.
  4. 제 1 항에 있어서,
    상기 제어 회로는
    이벤트 기반으로 인터럽트를 생성하여 상기 태스크를 상기 적어도 일부 명령어에 응답한 하나 이상의 코어에게 전달하는 인터럽트 요청(IRQ)(interrupt request) 제어 회로를 포함하는, 프로세서.
  5. 제 1 항에 있어서,
    상기 메모리는 SRAM(static random access memory)으로 구성되어 상기 제어 회로에 내장되는, 프로세서.
  6. 제 5 항에 있어서,
    상기 제어 회로는
    상기 처리할 태스크와 관련된 하나 이상의 명령어들을 획득한 것에 응답하여, 상기 태스크에 대응하는 데이터를 저장할 주소를 자동으로 할당하고, 상기 메모리의 상기 할당된 주소에 상기 태스크에 대응하는 데이터를 저장하도록 구성된SRAM 주소 제어기를 포함하는, 프로세서.
  7. 제 1 항에 있어서,
    상기 제어 회로는
    사용자가 설정한 우선순위에 기반하여 지정된 하나 이상의 코어에게 태스크를 우선적으로 할당하도록 설정된, 프로세서.
  8. 제 1 항에 있어서,
    상기 복수의 코어는
    서로 다른 복수의 디지털 시그널 프로세서(digital signal processor)로 구성되는, 프로세서.
  9. 서로 독립적으로 연산을 수행할 수 있는 복수의 코어들(cores), 메모리, 및 상기 복수의 코어들 및 메모리와 전기적으로 연결된 제어 회로를 포함하는 프로세서의 태스크 처리 방법에 있어서,
    상기 복수의 코어들 중 적어도 일부 코어들을 이용하여 처리할 태스크와 관련된 하나 이상의 명령어들을 획득하는 동작,
    상기 하나 이상의 명령어들에 적어도 기반하여, 상기 태스크에 대응하는 데이터를 상기 메모리에 저장하는 동작,
    상기 하나 이상의 명령들의 적어도 일부 명령어를 상기 적어도 일부 코어들로 전달하는 동작,
    상기 적어도 일부 코어들 중 상기 적어도 일부 명령어에 응답한 하나 이상의 코어들을 확인하는 동작,
    상기 태스크가 상기 하나 이상의 코어들 중 하나의 코어에 할당된 경우, 상기 하나 이상의 코어들 중 상기 하나의 코어와 다른 나머지 코어에 상기 태스크를 할당하지 않는 동작, 및
    상기 태스크가 상기 하나 이상의 코어들에 할당되지 않은 경우, 상기 하나 이상의 코어들 중 하나의 코어에 상기 태스크를 할당하는 동작을 포함하고, 상기 할당하는 동작은 상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작 및 상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함하는, 프로세서의 태스크 처리 방법.
  10. 제 9 항에 있어서,
    상기 적어도 일부 코어들 중 상기 적어도 일부 명령어에 가장 먼저 응답한 코어에게 상기 태스크를 할당하는 동작을 더 포함하는, 프로세서의 태스크 처리 방법.
  11. 제 9 항에 있어서,
    상기 태스크에 대응하는 데이터를 상기 메모리에 저장하는 동작은 FIFO(first in first out) 구조인 큐 저장 장치에 태스크 명령어를 저장하는 동작을 포함하는, 프로세서의 태스크 처리 방법.
  12. 제 9 항에 있어서,
    상기 제어 회로가, 인터럽트 요청(IRQ)(interrupt request) 제어 회로를 이용해, 이벤트 기반으로 인터럽트를 생성하여 상기 태스크를 상기 적어도 일부 명령어에 응답한 하나 이상의 코어에게 전달하는 동작을 포함하는, 프로세서의 태스크 처리 방법.
  13. 제 9 항에 있어서,
    상기 메모리는 SRAM(static random access memory)으로 구성되어 상기 제어 회로에 내장되는, 프로세서의 태스크 처리 방법.
  14. 제 13 항에 있어서,
    상기 제어 회로가, SRAM 주소 제어기를 이용해, 상기 처리할 태스크와 관련된 하나 이상의 명령어들을 획득한 것에 응답하여, 상기 태스크에 대응하는 데이터를 저장할 주소를 자동으로 할당하고, 상기 메모리의 상기 할당된 주소에 상기 태스크에 대응하는 데이터를 저장하는 동작을 포함하는, 프로세서의 태스크 처리 방법.
  15. 제 9 항에 있어서,
    사용자가 설정한 우선순위에 기반하여 지정된 하나 이상의 코어에게 태스크를 우선적으로 할당하는 동작을 포함하는, 프로세서의 태스크 처리 방법.
  16. 제 9 항에 있어서,
    상기 복수의 코어는
    서로 다른 복수의 디지털 시그널 프로세서(digital signal processor)로 구성되는, 프로세서의 태스크 처리 방법.
  17. 아키텍처(architecture)에 있어서,
    서로 다른 복수의 디지털 시그널 프로세서(digital signal processor) 또는 적어도 하나의 하드웨어 가속기(hardware accelerator)로 구성된 복수의 코어, 및
    상기 복수의 코어와 전기적으로 연결된 제어 회로를 포함하고,
    상기 제어 회로는,
    상기 복수의 코어 중 적어도 일부로부터 태스크의 처리 요청을 수신하고,
    상기 태스크에 관련한 명령어 및 정보를 내부 메모리에 저장하고,
    상기 태스크에 관련한 명령어의 적어도 일부 명령어를 이벤트 형식으로 상기 복수의 코어에게 전달하고,
    상기 복수의 코어 중에서 상기 적어도 일부 명령어에 가장 먼저 응답한 코어에게 상기 태스크를 할당하도록 설정된, 아키텍처.
  18. 제 17 항에 있어서,
    상기 제어 회로는,
    상기 태스크가 상기 복수의 코어들 중 어느 하나에 할당된 경우, 상기 태스크를 상기 하나의 코어와 다른 나머지 코어들에게 할당하지 않도록 설정된. 아키텍처.
  19. 제 18 항에 있어서,
    상기 제어 회로가 상기 태스크를 상기 할당하는 동작은
    상기 태스크의 할당과 관련된 상태 정보를 변경하는 동작, 및
    상기 하나의 코어와 다른 나머지 코어가 상기 태스크에 대응하는 데이터에 접근할 수 없도록 설정하는 동작을 포함하도록 설정된, 아키텍처.
  20. 제 17 항에 있어서,
    상기 제어 회로는,
    FIFO(first in first out) 구조로 태스크 명령어를 저장 및 관리하는 큐 저장 장치를 포함하는, 아키텍처.
KR1020170169551A 2017-12-11 2017-12-11 디지털 시그널 프로세서(dsp)의 태스크 관리 효율을 높일 수 있는 전자 장치 KR102442921B1 (ko)

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