KR20190068976A - 통신 시스템에서 병렬 처리를 이용한 다중 위상 필터 및 그의 동작 방법 - Google Patents

통신 시스템에서 병렬 처리를 이용한 다중 위상 필터 및 그의 동작 방법 Download PDF

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KR20190068976A
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권해찬
송진혁
정준영
김흥묵
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한국전자통신연구원
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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Abstract

다중 위상 필터가 개시된다. 상기 다중 위상 필터는, 데이터 신호를 필터링하는 병렬로 연결된 복수개의 서브 필터들을 포함하는 병렬 필터부; 상기 필터링된 데이터 신호의 출력 경로를 제어하는 스위치; 및 상기 데이터 신호를 필터링하기 위한 필터 계수 행렬을 결정하고, 상기 필터 계수 행렬에 기초하여 상기 병렬 필터부 및 상기 스위치를 제어하는 제어부;를 포함한다. 따라서, 상기 다중 위상 필터는 데이터 처리 속도를 증가시킬 수 있으며, 데이터 처리에 대한 최소 지연 시간을 감소시킬 수 있다.

Description

통신 시스템에서 병렬 처리를 이용한 다중 위상 필터 및 그의 동작 방법{POLYPHASE FILTER USING PARALLEL PROCESSING IN COMMUNICATION SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 통신 기술에 관한 것으로, 더욱 상세하게는 통신 시스템에서 병렬 처리를 이용한 다중 위상 필터 및 그의 동작 방법에 관한 것이다.
최근 가상 현실(virtual reality; VR) 영상, 다시점(multiview) 영상 등의 고용량 영상 데이터에 대한 수요가 증가하고 있다. 이에 따라, 고용량 영상 데이터에 대한 스트리밍 서비스를 제공하기 위한 초고속 데이터 송수신 기술이 개발되고 있다. 예를 들어, 대역폭 확장 및 광대역 주파수를 이용한 데이터 전송 기술이 개발되고 있다.
또한, 세계 각국의 방송 통신 표준 협회는 고용량 영상 데이터를 전송하기 위한 통신 표준을 개발하고 있다. 유럽 케이블 방송 표준인 DVB-C2(Digital Video Broadcasting-Cable version 2) 방식은 6MHz의 대역폭에서 약 65Mbps의 전송률로 데이터 신호를 전송할 수 있다. 북미 케이블방송 및 통신관련 표준인 DOCSIS(Data Over Cable Service Interface Specification) 3.1 방식은 192MHz의 대역폭에서 2Gbps 이상의 전송률로 데이터 신호를 전송할 수 있다. 또한, 광대역을 활용하여 초고속으로 데이터를 전송하기 위한 5G 통신 기술에 대한 연구, 및 테라헤르츠 대역을 사용하는 통신 기술에 대한 연구가 진행되고 있다.
유무선 통신에서 샘플링 레이트(sampling rate, FS)는 이산적인 신호를 생성하기 위해 연속적인 신호에서 획득된 단위 시간당 샘플링 횟수를 의미한다. 샘플링 레이트는 샘플링 주기(period, TS)의 역수일 수 있다. 다시 말해, FS=1/TS일 수 있다. 즉, 샘플링 레이트가 증가할수록 높은 대역폭에서 데이터 신호를 전송할 수 있다. 따라서, 광대역 신호를 전송하기 위해서는 낮은 샘플링 주기를 갖는 디지털 신호를 생성 및 처리하여야 한다.
그러나, FPGA(field-programmable gate array)를 이용하여 디지털 신호를 실시간으로 생성할 경우, 하드웨어의 제한된 성능으로 인하여 낮은 샘플링 주기를 갖는 디지털 신호를 생성 및 처리하지 못할 수 있다. 또한, 동일한 알고리즘을 통해 디지털 신호를 생성할 경우, 대역폭의 확장이 불가능할 수도 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은, 송수신기에서 대역 제한 필터 또는 보간(interpolation) 필터로 사용되는 고속 디지털 신호 처리가 가능한 다중 위상 필터(polyphase filter)를 제공한다.
또한, 본 발명은 하드웨어 구현시 성능 열화가 발생하지 않는, 실시간 디지털 신호 처리가 가능한 병렬 처리 알고리즘을 이용하는 다중 위상 필터를 제공한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 다중 위상 필터는, 데이터 신호를 필터링하는 병렬로 연결된 복수개의 서브 필터들을 포함하는 병렬 필터부; 상기 필터링된 데이터 신호의 출력 경로를 제어하는 스위치; 및 상기 데이터 신호를 필터링하기 위한 필터 계수 행렬을 결정하고, 상기 필터 계수 행렬에 기초하여 상기 병렬 필터부 및 상기 스위치를 제어하는 제어부;를 포함한다.
상기 제어부는 상기 복수개의 서브 필터들 중 제1 서브 필터를 포함하는 제1 필터링 경로, 및 제2 서브 필터를 포함하는 제2 필터링 경로를 결정할 수 있다.
상기 제어부는 상기 제1 서브 필터에 적용되는 제1 필터 계수 행렬을 결정할 수 있다. 상기 제1 필터 계수 행렬은 상기 복수개의 서브 필터들의 개수 및 미리 정의된 기준 필터 계수 행렬의 행의 개수에 기초하여 결정될 수 있다.
상기 제어부는 상기 제2 서브 필터에 적용되는 제2 필터 계수 행렬을 결정할 수 있다. 상기 제2 필터 계수 행렬은 상기 제1 필터 계수 행렬의 행의 개수에 기초하여 결정될 수 있다.
상기 제2 필터 계수 행렬의 개수는 상기 제1 필터 계수의 행의 개수에 기초하여 결정될 수 있다. 상기 제1 필터 계수 행렬의 개수는 상기 제2 필터 계수 행렬의 개수에 기초하여 결정될 수 있다.
상기 제1 필터 계수 행렬 및 상기 제2 필터 계수 행렬 각각의 성분 값은 상기 제1 필터 계수 행렬의 개수 및 상기 제2 필터 계수 행렬의 개수에 기초하여 결정될 수 있다.
상기 다중 위상 필터는, 상기 데이터 신호를 획득하는 입력부; 및 상기 스위치가 제어하는 출력 경로를 통해 상기 필터링된 데이터 신호를 출력하는 출력부;를 더 포함할 수 있다. 상기 제어부는 상기 출력되는 데이터 신호가 상기 입력되는 데이터 신호 보다 상기 복수개의 서브 필터들의 개수만큼 이격된 값을 갖도록 제어할 수 있다.
상기 출력되는 데이터 신호의 최소 지연 시간은 상기 제1 필터 계수 행렬의 행의 개수 및 미리 정의된 기준 필터 계수 행렬의 열의 개수에 따라 결정될 수 있다.
본 발명의 일 실시예에 따른 다중 위상 필터의 동작 방법은, 데이터 신호를 필터링하기 위한 필터 계수 행렬을 결정하는 단계; 병렬로 연결된 복수개의 서브 필터들을 통해 상기 데이터 신호를 상기 필터 계수 행렬에 기초하여 필터링하는 단계; 및 상기 필터링된 데이터 신호의 출력 경로를 상기 필터 계수 행렬에 기초하여 제어하는 단계;를 포함한다.
상기 필터 계수 행렬을 결정하는 단계는, 상기 복수개의 서브 필터들 중 제1 서브 필터를 포함하는 제1 필터링 경로, 및 제2 서브 필터를 포함하는 제2 필터링 경로를 결정하는 단계;를 포함할 수 있다.
상기 필터 계수 행렬을 결정하는 단계는, 상기 제1 서브 필터에 적용되는 제1 필터 계수 행렬을 결정하는 단계;를 더 포함할 수 있다. 상기 제1 필터 계수 행렬은 상기 복수개의 서브 필터들의 개수 및 미리 정의된 기준 필터 계수 행렬의 행의 개수에 기초하여 결정될 수 있다.
상기 필터 계수 행렬을 결정하는 단계는, 상기 제2 서브 필터에 적용되는 제2 필터 계수 행렬을 결정하는 단계;를 더 포함할 수 있다. 상기 제2 필터 계수 행렬은 상기 제1 필터 계수 행렬의 행의 개수에 기초하여 결정될 수 있다.
상기 제2 필터 계수 행렬의 개수는 상기 제1 필터 계수의 행의 개수에 기초하여 결정될 수 있다. 상기 제1 필터 계수 행렬의 개수는 상기 제2 필터 계수 행렬의 개수에 기초하여 결정될 수 있다.
상기 제1 필터 계수 행렬 및 상기 제2 필터 계수 행렬 각각의 성분 값은 상기 제1 필터 계수 행렬의 개수 및 상기 제2 필터 계수 행렬의 개수에 기초하여 결정될 수 있다.
상기 다중 위상 필터의 동작 방법은, 상기 데이터 신호를 획득하는 단계; 및
상기 스위치가 제어하는 출력 경로를 통해 상기 필터링된 데이터 신호를 출력하는 단계;를 더 포함할 수 있다. 상기 필터링된 데이터 신호를 출력하는 단계는, 상기 출력되는 데이터 신호가 상기 입력되는 데이터 신호보다 상기 복수개의 서브 필터들의 개수만큼 이격된 값을 갖도록 제어하는 단계;를 포함할 수 있다.
상기 출력되는 데이터 신호의 최소 지연 시간은 상기 제1 필터 계수 행렬의 행의 개수 및 미리 정의된 기준 필터 계수 행렬의 열의 개수에 따라 결정될 수 있다.
본 발명에 따른 다중 위상 필터는, 특정 샘플 레이트의 속도로 동작하는 서브 다중 위상 필터들을 n개의 모듈로 병렬 처리함으로, 특정 샘플 레이트/n의 속도로 데이터 신호를 실시간 처리할 수 있다. 또한, 본 발명에 따른 다중 위상 필터는, 성능의 열화가 없고 데이터 처리 지연 시간을 현저히 감소시킬 수 있다.
도 1은 제1 실시예에 따른 통신 네트워크를 도시한 개념도이다.
도 2는 제1 실시예에 따른 통신 노드를 도시한 블록도이다.
도 3은 제1 실시예에 따른 다중 위상 필터를 도시한 블록도이다.
도 4는 제2 실시예에 따른 다중 위상 필터를 도시한 블록도이다.
도 5는 제2 실시예에 따른 다중 위상 필터에 포함되는 필터링 경로를 도시하는 블록도이다.
도 6은 제2 실시예에 따른 다중 위상 필터의 동작을 도시한 개념도이다.
도 7은 제2 실시예에 따른 다중 위상 필터의 동작 순서를 도시한 흐름도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가진 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 본 발명을 설명함에 있어 전체적인 이해를 용이하게 하기 위하여 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 제1 실시예에 따른 통신 네트워크를 도시한 개념도이다.
도 1을 참조하면, 통신 네트워크(100)는 복수의 통신 노드들(110-1, 110-2, 110-3, 120-1, 120-2, 130-1, 130-2, 130-3, 130-4, 130-5, 130-6)로 구성될 수 있다. 복수의 통신 노드들 각각은 적어도 하나의 통신 프로토콜을 지원할 수 있다. 예를 들어, 복수의 통신 노드들 각각은 CDMA(code division multiple access) 기반의 통신 프로토콜, WCDMA(wideband CDMA) 기반의 통신 프로토콜, TDMA(time division multiple access) 기반의 통신 프로토콜, FDMA(frequency division multiple access) 기반의 통신 프로토콜, OFDM(orthogonal frequency division multiplexing) 기반의 통신 프로토콜, OFDMA(orthogonal frequency division multiple access) 기반의 통신 프로토콜, SC(single carrier)-FDMA 기반의 통신 프로토콜, NOMA(non-orthogonal multiple access) 기반의 통신 프로토콜, SDMA(space division multiple access) 기반의 통신 프로토콜 등을 지원할 수 있다. 복수의 통신 노드들 각각은 다음과 같은 구조를 가질 수 있다.
도 2는 제1 실시예에 따른 통신 노드를 도시한 블록도이다.
도 2를 참조하면, 통신 노드(200)는 적어도 하나의 프로세서(210), 메모리(220) 및 네트워크와 연결되어 통신을 수행하는 송수신 장치(230)를 포함할 수 있다. 또한, 통신 노드(200)는 입력 인터페이스 장치(240), 출력 인터페이스 장치(250), 저장 장치(260) 등을 더 포함할 수 있다. 통신 노드(200)에 포함된 각각의 구성 요소들은 버스(bus)(270)에 의해 연결되어 서로 통신을 수행할 수 있다.
프로세서(210)는 메모리(220) 및 저장 장치(260) 중에서 적어도 하나에 저장된 프로그램 명령(program command)을 실행할 수 있다. 프로세서(210)는 중앙 처리 장치(central processing unit, CPU), 그래픽 처리 장치(graphics processing unit, GPU), 또는 본 발명의 실시예들에 따른 방법들이 수행되는 전용의 프로세서를 의미할 수 있다. 메모리(220) 및 저장 장치(260) 각각은 휘발성 저장 매체 및 비휘발성 저장 매체 중에서 적어도 하나로 구성될 수 있다. 예를 들어, 메모리(220)는 읽기 전용 메모리(read only memory, ROM) 및 랜덤 액세스 메모리(random access memory, RAM) 중에서 적어도 하나로 구성될 수 있다.
도 3은 제1 실시예에 따른 다중 위상 필터를 도시한 블록도이다.
도 3을 참고하면, 다중 위상 필터(300)는 복수개의 곱셈 연산기들(311, 314, 317, 322, 325, 328, 332, 335, 338, 342, 345, 348, 352, 355, 358), 복수개의 덧셈 연산기들(321, 324, 327, 331, 334, 337, 341, 344, 347, 351, 354, 357, 364, 367, 370) 및 복수개의 Z- 1들(323, 326, 329, 330, 333, 336, 339, 340, 343, 346, 349, 350, 353, 356, 359)을 포함할 수 있다. 여기서, Z-1은 지연(delay)기를 의미한다.
입력 데이터(310)는 다중 위상 필터(300)의 입력부(미도시)를 통해 입력될 수 있다. 입력 데이터(310)는 순차적으로 복수개의 곱셈 연산기들(311, 314, 317, 322, 325, 328, 332, 335, 338, 342, 345, 348, 352, 355, 358), 복수개의 덧셈 연산기들(321, 324, 327, 331, 334, 337, 341, 344, 347, 351, 354, 357, 364, 367, 370) 및 복수개의 Z- 1들(323, 326, 329, 330, 333, 336, 339, 340, 343, 346, 349, 350, 353, 356, 359)을 통해 처리될 수 있다.
이때, 다중 위상 필터(300)는 곱셈 연산기들(311, 314, 317, 322, 325, 328, 332, 335, 338, 342, 345, 348, 352, 355, 358)을 통해 입력 데이터(310)를 필터링 계수들 h(0, 1) 내지 h(r-1, c-1)과 곱셈 연산 처리할 수 있다. 여기서, 필터링 계수 h는 (r-1)번째 행 및 (c-1)번째 열을 갖는 행렬에 포함될 수 있다. 여기서, r은 1 이상의 정수일 수 있다. 또한, c는 2 이상의 정수일 수 있다.
다중 위상 필터(300)는 필터링 처리된 신호인 출력 데이터(380)를 출력부(미도시)를 통해 출력할 수 있다. 이때, 다중 위상 필터(300)는 FS(390)의 속도로 입력 데이터(310)를 처리할 수 있다. 여기서, FS(390)는 샘플링 레이트를 의미한다.
도 4는 제2 실시예에 따른 다중 위상 필터를 도시한 블록도이다.
도 4를 참고하면, 다중 위상 필터(400)는 병렬 필터부(410) 및 스위치(420)를 포함할 수 있다. 병렬 필터부(410)는 복수개의 지연기 Z- 1들(420-1 및 420-2) 및 병렬로 연결되는 복수개의 필터링 경로들(430-0 내지 430-(n-1))을 포함할 수 있다. 복수개의 필터링 경로들(430-0 내지 430-(n-1)) 각각은 적어도 하나의 필터(미도시)를 포함할 수 있다.
다중 위상 필터(400)는 입력부(미도시)를 통해 입력 데이터(411)를 획득할 수 있다. 예를 들어, 입력 데이터(411)는 8, 7, 6, 5, 4, 3, 2, 1, 0일 수 있다. 다중 위상 필터(400)는 입력 데이터(411)를 각각의 Z- 1를 통해 1개의 샘플씩 지연시키면서 각각의 필터링 경로들로 입력할 수 있다. 이때, 각각의 필터링 경로들로 입력되는 데이터는 FS(450)의 샘플링 레이트 속도로 입력될 수 있다.
예를 들어, 입력 데이터(411) 중 데이터 4, 3, 2, 1, 0은 FS(450)의 샘플링 레이트 속도로 제0 경로(430-0)로 입력될 수 있다. 또한, 입력 데이터(411)는 제1 지연기 Z- 1(420-1)를 통과하면서 1개의 샘플이 지연될 수 있다. 즉, 입력 데이터(411) 중 데이터 5, 4, 3, 2, 1은 FS(450)의 샘플링 레이트 속도로 제1 경로(430-1)로 입력될 수 있다. 마찬가지로, 데이터 5, 4, 3, 2, 1은 제n 지연기 Z- 1(420-2)를 통과하면서 1개의 샘플이 지연될 수 있다. 즉, 데이터 5, 4, 3, 2, 1 중 데이터 n+1, n, n-1은 FS(450)의 샘플링 레이트 속도로 제n 경로(430-n)로 입력될 수 있다.
제0 필터링 경로(430-0)를 통해 필터링된 데이터 (2*n)', n', 0'은 스위치(440)로 입력될 수 있다. 또한, 제1 필터링 경로(430-1)를 통해 필터링된 데이터 (2*n+1)', n'+1, 1'은 스위치(440)로 입력될 수 있다. 마찬가지로, 제n-1 필터링 경로(430-(n-1))를 통해 필터링된 데이터 (3*n-1)', (2*n-1)', (n-1)'은 스위치(440)로 입력될 수 있다. 스위치(400)는 제어부(미도시)의 제어 신호에 따라 on/off할 수 있다. 즉, 스위치(400)는 제어부(미도시)의 제어 신호에 따라 복수개의 필터링 경로들(430-0 내지 430-(n-1))을 통해 필터링된 데이터의 출력을 제어할 수 있다. 여기서, 제어부는 다중 위상 필터(400)에 포함될 수 있다. 또는, 제어부는 다중 위상 필터(400)와 연결되는 별도의 구성일 수 있다.
제어부는 미리 정의된 알고리즘을 통해 스위치(440)를 제어할 수 있다. 예를 들어, 다중 위상 필터(400)가 다중 위상 필터링 기능 및 데시메이션(decimation) 기능을 동시에 수행할 경우, 제어부는 특정 필터링 경로를 통해 필터링된 데이터가 출력되도록 스위치(440)를 제어할 수 있다. 여기서, 데시메이션 기능은 샘플링 레이트를 감소시키는 기능을 의미한다.
또한, 다중 위상 필터(400)가 보간(interpolation) 기능을 수행할 경우, 제어부는 중간 값을 획득하기 위해, 특정 필터링 경로를 통해 필터링된 데이터가 출력되도록 스위치(440)를 제어할 수 있다. 여기서, 보간 기능은 샘플링 레이트를 증가시키는 기능을 의미한다.
각각의 필터링 경로들 및 스위치를 통과한 데이터는 FS/n(460)의 샘플링 레이트 속도로 출력될 수 있다. 예를 들어, 스위치(440)가 off인 경우, 각각의 필터링 경로를 통해 필터링된 n개의 데이터들은 FS/n(460)의 샘플링 레이트 속도로 출력될 수 있다.
도 5는 제2 실시예에 따른 다중 위상 필터에 포함되는 필터링 경로를 도시하는 블록도이다.
도 5를 참고하면, 필터링 경로(500)는 복수개의 하위(sub) 필터들(520-0 내지 520-(n-1)) 및 복수개의 덧셈 연산기들(530-1 내지 530-n 및 540)을 포함할 수 있다. 필터링 경로(500)는 도 4의 복수개의 필터링 경로들(430-0 내지 430-(n-1)) 중 적어도 하나와 동일 또는 유사하게 동작할 수 있다. 복수개의 서브(sub) 필터들(520-0 내지 520-(n-1)) 각각은 병렬로 연결될 수 있다.
필터링 경로(500)는 입력부(미도시)를 통해 입력 데이터(510)를 획득할 수 있다. 예를 들어, 입력 데이터(510)는 8, 7, 6, 5, 4, 3, 2, 1, 0일 수 있다. 입력 데이터(510)는 복수개의 서브 필터들(520-0 내지 520-(n-1)) 각각으로 분산되어 입력될 수 있다.
예를 들어, 입력 데이터(510) 중 제0 입력 데이터 3*n, 2*n, 0은 제0 서브 필터(520-0)로 입력될 수 있다. 또한, 입력 데이터(510) 중 제1 입력 데이터 2*n+1, n+1, 1은 제1 서브 필터(520-1)로 입력될 수 있다. 또한, 입력 데이터(510) 중 제n-1 입력 데이터 3*n-1, 2*n-1, 0은 제n-1 서브 필터(520-(n-1))로 입력될 수 있다.
필터링 경로(500)는 복수개의 서브 필터들(520-0 내지 520-(n-1))을 통해 입력 데이터(510)를 병렬 처리함으로써, 데이터 처리 속도를 FS의 샘플링 레이트 속도에서 FS/n의 샘플링 레이트 속도로 증가시킬 수 있다.
이때, 복수개의 서브 필터들(520-0 내지 520-(n-1)) 각각은 n값과 r값에 따라 구성되는 필터 계수에 기초하여 필터링을 동작을 수행할 수 있다. 여기서, n는 필터링 경로의 개수를 의미한다. r은 미리 정의된 기준 필터 계수 행렬의 행의 개수를 의미한다. 필터 계수는 h_SubF로 표시될 수 있다. 필터 계수는 행렬로 표시될 수 있다. 필터 계수는 아래와 같이 정의될 수 있다.
제0 필터링 경로에 포함되는 서브 필터의 필터 계수의 행(row)의 개수는 r_SubF_first로 표시될 수 있다. 여기서, r_SubF_first는 r/n 값을 올림(ceil)한 값을 가질 수 있다.
제0 필터링 경로를 제외한 필터링 경로에 포함되는 서브 필터의 필터 계수의 행의 개수는 r_SubF_last로 표시될 수 있다. 여기서, r_SubF_last는 r_SubF_first-1 값을 가질 수 있다.
r_SubF_last의 행 개수를 갖는 서브 필터의 개수는 N_SubF_last로 표시될 수 있다. 여기서, N_SubF_last는 r_SubF_first*n-r 값을 가질 수 있다.
r_SubF_first의 행 개수를 갖는 서브 필터의 개수는 N_SubF_first로 표시될 수 있다. 여기서, N_SubF_first는 n-N_SubF_last 값을 가질 수 있다.
복수개의 서브(sub) 필터들(520-0 내지 520-(n-1)) 각각의 서브 필터 계수는 h_SubF_i로 표시될 수 있다. 여기서, i는 0 내지 n-1의 정수일 수 있다. 복수개의 서브 필터들(520-0 내지 520-(n-1)) 각각의 서브 필터 계수의 행의 개수는 r_SubF_first 또는 r_SubF_last일 수 있다.
서브 필터 계수 h_SubF_i는 아래와 같이 결정될 수 있다.
For i = 0 : n-1
If i ≤ N_SubF_first
h_SubF_i의 행의 개수 : r_SubF_first
else
h_SubF_i의 행의 개수 : r_SubF_last
end
end
또한, 서브 필터 계수 h_SubF_i의 계수 값은 아래와 같이 결정될 수 있다.
For i = 0 : n-1
If i ≤ N_SubF_first
h_SubF_i = h(i+n*k, :), k=0,..., N_SubF_first-1
else
h_SubF_i = h(i+n*k, :), k=0,..., N_SubF_last-1
end
end
복수개의 서브(sub) 필터들(520-0 내지 520-(n-1)) 각각으로 입력된 데이터 신호는 각각의 서브 필터의 필터 계수에 기초하여 필터링될 수 있다. 필터링 경로(500)는 복수개의 서브(sub) 필터들(520-0 내지 520-(n-1))을 통해 필터링된 데이터들을 복수개의 덧셈 연산기들(530-1 내지 530-n 및 540)을 통해 합할 수 있다. 예를 들어, 필터링 경로(500)는 필터링 및 덧셈 연산된 데이터 (3*n)', (2*n)', n', 0'를 출력할 수 있다.
복수개의 서브(sub) 필터들(520-0 내지 520-(n-1)) 각각은 입력 데이터(510)를 n개 간격으로 출력할 수 있다. 예를 들어, 각각의 서브 필터가 출력하는 출력 데이터는 아래와 같이 결정될 수 있다.
DATA_Out_Path_i = i', (n+i)', (2*n+i)', (3*n+i)'
여기서, DATA_Out_Path_i는 i번째 서브 필터의 출력 데이터를 의미한다. i는 0 내지 n-1의 정수일 수 있다. 예를 들어, n=3일 경우, 제0 서브 필터(520-0)의 출력 데이터는 0', 3', 6', 9'일 수 있다. 또한, 제1 서브 필터(520-1)의 출력 데이터는 1', 4', 7', 10'일 수 있다. 또한, 제2 서브 필터(미도시)의 출력 데이터는 2', 5', 8', 11'일 수 있다.
각 서브 필터의 출력 데이터는 스위치(미도시)의 제어에 따라 출력될 수 있다. 이때, 필터링 경로(500)에 의한 최소 지연 시간은 제0 필터링 경로에 포함되는 서브 필터의 필터 계수 행렬의 행의 개수와 미리 정의된 기준 필터 계수 행렬의 열(row)에 기초하여 결정될 수 있다. 예를 들어, 필터링 경로(500)에 의한 최소 지연 시간은 r_SubF_first*c일 수 있다.
반면, 서브 필터의 필터 계수 행렬을 적용하지 않고, 미리 정의된 기준 필터 계수 행렬만을 적용할 경우의 최소 지연 시간은 미리 정의된 기준 필터 계수 행렬의 행의 개수 및 열의 개수의 곱으로 결정될 수 있다. 즉, 서브 필터의 필터 계수 행렬을 적용하지 않고, 미리 정의된 기준 필터 계수 행렬만을 적용할 경우의 최소 지연 시간은 r*c일 수 있다.
따라서, 서브 필터의 필터 계수 행렬을 적용할 경우의 필터링 경로(500)에 의한 최소 지연 시간은, 기존의 r*c에서 r_SubF_first*c로 감소할 수 있다. 다시 말해, 필터링 경로(500)에 의한 최소 지연 시간은 감소할 수 있다.
예를 들어, 필터 계수가 h(8, 4)이고, n=2일 수 있다.
이때, 필터링 경로(500)의 입력 데이터(510)는 [0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, ...]일 수 있다.
또한, 필터링 경로(500)의 필터 계수 행렬 h는 아래와 같을 수 있다.
Figure pat00001
이때, 필터 계수 행렬 h에 기초하여 필터링 경로(500)를 통해 필터링되는 출력 데이터(550)는 [36, 45, 53, 53, 46, 39, 32, 25, 18, 11, 4, -3, -10, ...]일 수 있다.
도 6은 제2 실시예에 따른 다중 위상 필터의 동작을 도시한 개념도이다.
도 6을 참고하면, 다중 위상 필터(600)는 병렬 필터부(610) 및 스위치(650)를 포함할 수 있다. 다중 위상 필터(600)는 도 4의 다중 위상 필터(400)와 동일 또는 유사하게 동작할 수 있다.
병렬 필터부(610)는 n-1개의 지연기, n개의 필터링 경로들 및 n-1개의 덧셈 연산기를 포함할 수 있다. 예를 들어, n=2일 경우, 병렬 필터부(610)는 제1 지연기 Z-1(620), 제0 필터링 경로(630-0), 제1 필터링 경로(630-1) 및 제1 덧셈 연산기(640)를 포함할 수 있다. 이때, 제0 필터링 경로(630)는 n개의 서브 필터들을 포함할 수 있다. 예를 들어, 제0 필터링 경로(630-0)는 제0 서브 필터(631-0) 및 제1 서브 필터(631-1)를 포함할 수 있다. 제0 필터링 경로(630-0) 및 제1 필터링 경로(630-1)는 도 5의 필터링 경로(500)와 동일 또는 유사하게 동작할 수 있다.
예를 들어, 병렬 필터부(610)는 입력부(미도시)를 통해 입력 데이터(611) 8, 7, 6, 5, 4, 3, 2, 1을 획득할 수 있다. 입력 데이터(611)는 제0 필터링 경로(630-0)로 입력될 수 있다. 예를 들어, 입력 데이터(611) 중 데이터 8, 4, 2, 0은 제0 서브 필터(631-0)로 입력될 수 있다. 제0 서브 필터(631-0)는 데이터 8, 4, 2, 0를 제0 서브 필터 계수 행렬에 기초하여 필터링할 수 있다. 입력 데이터(611) 중 데이터 7, 5, 3, 1은 제1 서브 필터(631-1)로 입력될 수 있다. 제1 서브 필터(631-1)는 데이터 7, 5, 3, 1을 제1 서브 필터 계수 행렬에 기초하여 필터링할 수 있다.
제1 덧셈 연산기(640)는 제0 서브 필터(631-0)의 출력 데이터 및 제1 서브 필터(631-1)의 출력 데이터를 더하여 제1 출력 데이터를 출력할 수 있다. 예를 들어, 제1 출력 데이터는 32, 46, 53, 36일 수 있다.
입력 데이터(611)는 제1 지연기 Z- 1(620)를 통과하여 제1 필터링 경로(630-1)로 입력될 수 있다. 예를 들어, 제1 지연기 Z- 1(620)를 통과한 데이터는 6, 54, 4, 3, 2, 1일 수 있다. 제1 필터링 경로(630-1)는 제1 필터링 경로 필터 계수에 기초하여 제1 지연기 Z- 1(620)를 통과한 데이터를 필터링할 수 있다. 예를 들어, 제1 필터링 경로(630-1)를 통해 필터링된 데이터 25, 39, 53, 45를 출력할 수 있다.
스위치(650)는 제0 필터링 경로(630-0) 및 제1 필터링 경로(630-1)의 출력을 제어할 수 있다. 예를 들어, 스위치(650)는 제1 필터링 경로(630-1)의 출력 데이터(651) 25, 39, 53, 45가 출력되도록 제어할 수 있다. 이때, 다중 위상 필터(600)는 출력 데이터(651) 25, 39, 53, 45를 출력할 수 있다.
도 7은 제2 실시예에 따른 다중 위상 필터의 동작 순서를 도시한 흐름도이다.
도 7을 참고하면, 다중 위상 필터는 데이터 신호를 필터링하기 위한 필터 계수 행렬을 결정하는 단계를 수행할 수 있다(S701). 다중 위상 필터는 병렬로 연결된 복수개의 서브 필터들을 통해 상기 데이터 신호를 상기 필터 계수 행렬에 기초하여 필터링하는 단계를 수행할 수 있다(S701). 또한, 다중 위상 필터는 상기 필터링된 데이터 신호의 출력 경로를 상기 필터 계수 행렬에 기초하여 제어하는 단계를 수행할 수 있다(S703).
상기 필터 계수 행렬을 결정하는 단계는, 상기 복수개의 서브 필터들 중 제1 서브 필터를 포함하는 제1 필터링 경로, 및 제2 서브 필터를 포함하는 제2 필터링 경로를 결정하는 단계;를 포함할 수 있다.
상기 필터 계수 행렬을 결정하는 단계는, 상기 제1 서브 필터에 적용되는 제1 필터 계수 행렬을 결정하는 단계;를 더 포함할 수 있다. 상기 제1 필터 계수 행렬은 상기 복수개의 서브 필터들의 개수 및 미리 정의된 기준 필터 계수 행렬의 행의 개수에 기초하여 결정될 수 있다.
상기 필터 계수 행렬을 결정하는 단계는, 상기 제2 서브 필터에 적용되는 제2 필터 계수 행렬을 결정하는 단계;를 더 포함할 수 있다. 상기 제2 필터 계수 행렬은 상기 제1 필터 계수 행렬의 행의 개수에 기초하여 결정될 수 있다.
상기 제2 필터 계수 행렬의 개수는 상기 제1 필터 계수의 행의 개수에 기초하여 결정될 수 있다. 상기 제1 필터 계수 행렬의 개수는 상기 제2 필터 계수 행렬의 개수에 기초하여 결정될 수 있다.
상기 제1 필터 계수 행렬 및 상기 제2 필터 계수 행렬 각각의 성분 값은 상기 제1 필터 계수 행렬의 개수 및 상기 제2 필터 계수 행렬의 개수에 기초하여 결정될 수 있다.
상기 다중 위상 필터의 동작 방법은, 상기 데이터 신호를 획득하는 단계; 및
상기 스위치가 제어하는 출력 경로를 통해 상기 필터링된 데이터 신호를 출력하는 단계;를 더 포함할 수 있다. 상기 필터링된 데이터 신호를 출력하는 단계는, 상기 출력되는 데이터 신호가 상기 입력되는 데이터 신호보다 상기 복수개의 서브 필터들의 개수만큼 이격된 값을 갖도록 제어하는 단계;를 포함할 수 있다.
상기 출력되는 데이터 신호의 최소 지연 시간은 상기 제1 필터 계수 행렬의 행의 개수 및 미리 정의된 기준 필터 계수 행렬의 열의 개수에 따라 결정될 수 있다.
다중 위상 필터는 도 4의 다중 위상 필터(400) 동일 또는 유사하게 동작할 수 있다. 또한, 다중 위상 필터는 도 6의 다중 위상 필터(600)와 동일 또는 유사하게 동작할 수 있다.
예를 들어, 다중 위상 필터는, 데이터 신호를 필터링하는 병렬로 연결된 복수개의 서브 필터들을 포함하는 병렬 필터부; 상기 필터링된 데이터 신호의 출력 경로를 제어하는 스위치; 및 상기 데이터 신호를 필터링하기 위한 필터 계수 행렬을 결정하고, 상기 필터 계수 행렬에 기초하여 상기 병렬 필터부 및 상기 스위치를 제어하는 제어부;를 포함할 수 있다. 여기서, 복수개의 서브 필터들은 도 5의 필터링 경로(500)와 동일 또는 유사하게 동작할 수 있다.
상기 제어부는 상기 복수개의 서브 필터들 중 제1 서브 필터를 포함하는 제1 필터링 경로, 및 제2 서브 필터를 포함하는 제2 필터링 경로를 결정할 수 있다.
상기 제어부는 상기 제1 서브 필터에 적용되는 제1 필터 계수 행렬을 결정할 수 있다. 상기 제1 필터 계수 행렬은 상기 복수개의 서브 필터들의 개수 및 미리 정의된 기준 필터 계수 행렬의 행의 개수에 기초하여 결정될 수 있다.
상기 제어부는 상기 제2 서브 필터에 적용되는 제2 필터 계수 행렬을 결정할 수 있다. 상기 제2 필터 계수 행렬은 상기 제1 필터 계수 행렬의 행의 개수에 기초하여 결정될 수 있다.
상기 제2 필터 계수 행렬의 개수는 상기 제1 필터 계수의 행의 개수에 기초하여 결정될 수 있다. 상기 제1 필터 계수 행렬의 개수는 상기 제2 필터 계수 행렬의 개수에 기초하여 결정될 수 있다.
상기 제1 필터 계수 행렬 및 상기 제2 필터 계수 행렬 각각의 성분 값은 상기 제1 필터 계수 행렬의 개수 및 상기 제2 필터 계수 행렬의 개수에 기초하여 결정될 수 있다.
상기 다중 위상 필터는, 상기 데이터 신호를 획득하는 입력부; 및 상기 스위치가 제어하는 출력 경로를 통해 상기 필터링된 데이터 신호를 출력하는 출력부;를 더 포함할 수 있다. 상기 제어부는 상기 출력되는 데이터 신호가 상기 입력되는 데이터 신호 보다 상기 복수개의 서브 필터들의 개수만큼 이격된 값을 갖도록 제어할 수 있다.
상기 출력되는 데이터 신호의 최소 지연 시간은 상기 제1 필터 계수 행렬의 행의 개수 및 미리 정의된 기준 필터 계수 행렬의 열의 개수에 따라 결정될 수 있다.
본 발명에 따른 방법들은 다양한 컴퓨터 수단을 통해 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 본 발명을 위해 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능 매체의 예에는 롬(rom), 램(ram), 플래시 메모리(flash memory) 등과 같이 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러(compiler)에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터(interpreter) 등을 사용해서 컴퓨터에 의해 실행될 수 있는 고급 언어 코드를 포함한다. 상술한 하드웨어 장치는 본 발명의 동작을 수행하기 위해 적어도 하나의 소프트웨어 모듈로 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 다중 위상 필터로서,
    데이터 신호를 필터링하는 병렬로 연결된 복수개의 서브 필터들을 포함하는 병렬 필터부;
    상기 필터링된 데이터 신호의 출력 경로를 제어하는 스위치; 및
    상기 데이터 신호를 필터링하기 위한 필터 계수 행렬을 결정하고, 상기 필터 계수 행렬에 기초하여 상기 병렬 필터부 및 상기 스위치를 제어하는 제어부;를 포함하는, 다중 위상 필터.
  2. 청구항 1에 있어서,
    상기 제어부는 상기 복수개의 서브 필터들 중 제1 서브 필터를 포함하는 제1 필터링 경로, 및 제2 서브 필터를 포함하는 제2 필터링 경로를 결정하는, 다중 위상 필터.
  3. 청구항 2에 있어서,
    상기 제어부는 상기 제1 서브 필터에 적용되는 제1 필터 계수 행렬을 결정하고,
    상기 제1 필터 계수 행렬은 상기 복수개의 서브 필터들의 개수 및 미리 정의된 기준 필터 계수 행렬의 행의 개수에 기초하여 결정되는, 다중 위상 필터.
  4. 청구항 3에 있어서,
    상기 제어부는 상기 제2 서브 필터에 적용되는 제2 필터 계수 행렬을 결정하고,
    상기 제2 필터 계수 행렬은 상기 제1 필터 계수 행렬의 행의 개수에 기초하여 결정되는, 다중 위상 필터.
  5. 청구항 4에 있어서,
    상기 제2 필터 계수 행렬의 개수는 상기 제1 필터 계수의 행의 개수에 기초하여 결정되고,
    상기 제1 필터 계수 행렬의 개수는 상기 제2 필터 계수 행렬의 개수에 기초하여 결정되는, 다중 위상 필터.
  6. 청구항 5에 있어서,
    상기 제1 필터 계수 행렬 및 상기 제2 필터 계수 행렬 각각의 성분 값은 상기 제1 필터 계수 행렬의 개수 및 상기 제2 필터 계수 행렬의 개수에 기초하여 결정되는, 다중 위상 필터.
  7. 청구항 6에 있어서,
    상기 데이터 신호를 획득하는 입력부; 및
    상기 스위치가 제어하는 출력 경로를 통해 상기 필터링된 데이터 신호를 출력하는 출력부;를 더 포함하고,
    상기 제어부는 상기 출력되는 데이터 신호가 상기 입력되는 데이터 신호 보다 상기 복수개의 서브 필터들의 개수만큼 이격된 값을 갖도록 제어하는, 다중 위상 필터.
  8. 청구항 7에 있어서,
    상기 출력되는 데이터 신호의 최소 지연 시간은 상기 제1 필터 계수 행렬의 행의 개수 및 미리 정의된 기준 필터 계수 행렬의 열의 개수에 따라 결정되는, 다중 위상 필터.
  9. 다중 위상 필터의 동작 방법으로서,
    데이터 신호를 필터링하기 위한 필터 계수 행렬을 결정하는 단계;
    병렬로 연결된 복수개의 서브 필터들을 통해 상기 데이터 신호를 상기 필터 계수 행렬에 기초하여 필터링하는 단계; 및
    상기 필터링된 데이터 신호의 출력 경로를 상기 필터 계수 행렬에 기초하여 제어하는 단계;를 포함하는, 다중 위상 필터의 동작 방법.
  10. 청구항 9에 있어서,
    상기 필터 계수 행렬을 결정하는 단계는,
    상기 복수개의 서브 필터들 중 제1 서브 필터를 포함하는 제1 필터링 경로, 및 제2 서브 필터를 포함하는 제2 필터링 경로를 결정하는 단계;를 포함하는, 다중 위상 필터의 동작 방법.
  11. 청구항 10에 있어서,
    상기 필터 계수 행렬을 결정하는 단계는,
    상기 제1 서브 필터에 적용되는 제1 필터 계수 행렬을 결정하는 단계;를 더 포함하고,
    상기 제1 필터 계수 행렬은 상기 복수개의 서브 필터들의 개수 및 미리 정의된 기준 필터 계수 행렬의 행의 개수에 기초하여 결정되는, 다중 위상 필터의 동작 방법.
  12. 청구항 11에 있어서,
    상기 필터 계수 행렬을 결정하는 단계는,
    상기 제2 서브 필터에 적용되는 제2 필터 계수 행렬을 결정하는 단계;를 더 포함하고,
    상기 제2 필터 계수 행렬은 상기 제1 필터 계수 행렬의 행의 개수에 기초하여 결정되는, 다중 위상 필터의 동작 방법.
  13. 청구항 12에 있어서,
    상기 제2 필터 계수 행렬의 개수는 상기 제1 필터 계수의 행의 개수에 기초하여 결정되고,
    상기 제1 필터 계수 행렬의 개수는 상기 제2 필터 계수 행렬의 개수에 기초하여 결정되는, 다중 위상 필터의 동작 방법.
  14. 청구항 13에 있어서,
    상기 제1 필터 계수 행렬 및 상기 제2 필터 계수 행렬 각각의 성분 값은 상기 제1 필터 계수 행렬의 개수 및 상기 제2 필터 계수 행렬의 개수에 기초하여 결정되는, 다중 위상 필터의 동작 방법.
  15. 청구항 14에 있어서,
    상기 데이터 신호를 획득하는 단계; 및
    상기 스위치가 제어하는 출력 경로를 통해 상기 필터링된 데이터 신호를 출력하는 단계;를 더 포함하고,
    상기 필터링된 데이터 신호를 출력하는 단계는,
    상기 출력되는 데이터 신호가 상기 입력되는 데이터 신호보다 상기 복수개의 서브 필터들의 개수만큼 이격된 값을 갖도록 제어하는 단계;를 포함하는, 다중 위상 필터의 동작 방법.
  16. 청구항 15에 있어서,
    상기 출력되는 데이터 신호의 최소 지연 시간은 상기 제1 필터 계수 행렬의 행의 개수 및 미리 정의된 기준 필터 계수 행렬의 열의 개수에 따라 결정되는, 다중 위상 필터의 동작 방법.
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