KR20190068095A

KR20190068095A - Two-terminal vertical 1-t dram and manufacturing method thereof

Info

Publication number: KR20190068095A
Application number: KR1020170168145A
Authority: KR
Inventors: 박재근; 송승현; 김민원; 유상동; 심태헌
Original assignee: 한양대학교 산학협력단
Priority date: 2017-12-08
Filing date: 2017-12-08
Publication date: 2019-06-18
Also published as: WO2019112370A1

Abstract

Disclosed are a two-terminal vertical type 1T-DRAM and a manufacturing method therefor. According to one embodiment of the present invention, the two-terminal vertical type 1T-DRAM comprises: a cathode layer including a first-type semiconductor; a first intrinsic layer formed on the cathode layer and including an intrinsic semiconductor; a first base layer formed on the first intrinsic layer and including a second-type semiconductor; a second intrinsic layer formed on the first base layer and including the intrinsic semiconductor; a second base layer formed on the second intrinsic layer and including the first-type semiconductor; a third intrinsic layer formed on the second base layer and including the intrinsic semiconductor; and an anode layer formed on the third intrinsic layer and including the second-type semiconductor. According to one embodiment of the present invention, doping concentration of a base region in the two-terminal vertical type 1T-DRAM is optimized, thereby reducing the thickness of the 1T-DRAM.

Description

TWO-TERMINAL VERTICAL 1-T DRAM AND MANUFACTURING METHOD THEREOF BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

본 발명은 2단자 수직형 1T-디램 및 그 제조 방법에 관한 것으로, 보다 상세하게, 2단자 수직형 1T-디램의 접합(junction) 부분에 진성층(intrinsic layer)을 형성하여 메모리 마진을 제어할 수 있는 사이리스터 기반의 2단자 수직형 1T-디램 및 그 제조 방법에 관한 것이다.[0001] The present invention relates to a two-terminal vertical type 1T-DRAM and a method of manufacturing the same, and more particularly, to a two-terminal vertical type 1T-DRAM that forms an intrinsic layer at a junction of a two- Which is a thyristor-based two-terminal vertical type 1T-DRAM, and a method of manufacturing the same.

종래 기술에 따른 디램(dynamic random access memory, DRAM) 메모리 셀은 1개의 n-MOSFET(Metal Oxide Silicon Field Effect Transistor)와 1개의 실린더형(cylinder type) 커패시터(capacitor)로 이루어져 있으며, 디램 메모리 셀 트랜지스터의 디자인 룰(예: 게이트 길이)이 20nm급에 이르렀고, 실린더형 커패시터의 높이가 약 1.5um로서 현재 64 기가바이트(Giga Byte)까지의 집적도를 달성하였다.A conventional dynamic random access memory (DRAM) memory cell is composed of one n-MOSFET (Metal Oxide Silicon Field Effect Transistor) and one cylinder type capacitor, (For example, a gate length) of 20 nm and a height of a cylindrical capacitor of about 1.5 .mu.m to achieve integration of up to 64 gigabytes (Giga Bytes).

다만, 디램 메모리 셀 집적도가 1 테라(Tera) 비트가 되기 위해서는 트랜지스터의 디자인 룰이 10nm급 이하로 형성될 필요가 있고, 커패시터의 높이가 약 2.0um 이상이 되면 실린더형 커패시터 간 브릿지(bridge) 현상이 발생하는 물리적 한계에 직면할 수 있다.However, in order for the DRAM memory cell density to be 1 terahertz (Tera), the design rule of the transistor must be formed to be less than 10 nm. When the height of the capacitor is about 2.0 μm or more, the bridge- Can be confronted with the physical limitations that arise.

특히, 메모리 반도체의 성능 가속화 요구는 지금까지 주 메모리 반도체인 디램에 있어 매년 평균 2nm의 스케일링 다운(scaling down)이 추진되고 있으나, 이러한 경향을 따르면 2020년도에는 10nm급 대역으로 스케일링 다운되어 물리적 한계에 도달할 수 있다.In particular, demand for accelerating the performance of memory semiconductors has been scaling down an average of 2 nm every year for DRAM, which is a main memory semiconductor. However, according to this tendency, in the year 2020, Can reach.

해결 방안으로 알려진 기술 중 하나인 3단자 사이리스터(thyristor) 기반 1-T 디램의 경우 p-n-p-n 구조에서 양 단에 애노드(anode)와 캐소드(cathode) 2단자 그리고 가운데 베이스(base) 영역 중 한 곳에 게이트 1단자로 총 3단자로 구성되고, SOI(silicon on insulator) 기판을 기반으로 수평 구조로 형성된다.In a 3-terminal thyristor-based 1-T DRAM, one of the solutions known as a solution, gate 2 (anode) and cathode (cathode) in both ends of the pnpn structure and gate 1 Terminal, and is formed in a horizontal structure based on a SOI (silicon on insulator) substrate.

3단자 사이리스터 기반 1T-디램은 애노드에 높은 전압을 인가한 경우 사이리스터에 흐르는 전류가 높아지고 p-베이스 영역의 게이트 전기 용량(capacitance)가 p-베이스 영역의 양쪽에 위치하는 n영역과의 접합(junction) 전기 용량의 합보다 작아져 p-베이스 영역의 포텐셜(potential)이 높아지는 "1" 상태가 될 수 있다.The 3-terminal thyristor-based 1T-DRAM is characterized in that, when a high voltage is applied to the anode, the current flowing through the thyristor increases and the gate capacitance of the p-base region is connected to the n- Quot; 1 "state in which the potential of the p-base region becomes higher due to the reduction of the electric capacity.

3단자 사이리스터 기반 1T-디램은 애노드에 낮은 전압을 인가한 경우 사이리스터에 흐르는 전류가 낮아지고 p-베이스 영역의 게이트 전기 용량이 양쪽 n영역과의 접합 전기 용량의 합보다 매우 높아져 p-베이스 영역의 포텐셜이 낮아지는 "0" 상태가 된다.The 3-terminal thyristor-based 1T-DRAM shows that when a low voltage is applied to the anode, the current flowing through the thyristor is lowered and the gate capacitance of the p-base region becomes much higher than the sum of the junction capacitances with both n regions, 0 "state in which the potential is lowered.

3단자 사이리스터 기반 1T-디램은 베이스 영역의 "0" 또는 "1" 상태를 이용하여 메모리 동작을 수행한다.A 3-terminal thyristor-based 1T-DRAM performs memory operation using the "0" or "1" state of the base area.

또한, 3단자 사이리스터 기반 1T-디램은 읽기상태에서 p-베이스 영역이 하이(high) 상태인 경우, 래치-업을 유발하여 "1"이 되고, p-베이스 영역이 로우(low)인 경우 차단(blocking)을 유발하여 "0"이 될 수 있다.In addition, the 3-terminal thyristor-based 1T-DRAM will cause latch-up to be "1" when the p-base region is high in the read state, (" 0 ").

종래 기술에 따른 3단자 사이리스터 기반 1-T 디램은 베이스 영역에 전류를 인가하기 위한 게이트단을 요구하고, 수평으로 형성되어 요구되는 면적이 넓어 스케일링 다운의 한계를 포함하고 있다.The conventional 3-terminal thyristor-based 1-T DRAM requires a gate terminal for applying a current to a base region and includes a limit of scaling down due to a required area formed horizontally.

따라서, 상술한 물리적 한계를 극복하기 위한 2단자 수직형 1-T 디램 및 그 제조 방법이 제안될 필요성이 있다.Therefore, there is a need to propose a two-terminal vertical type 1-T DRAM and its manufacturing method to overcome the above-mentioned physical limitations.

한국등록특허 제10-1201853호, "커패시터리스 디램 셀 및 그 제조방법"Korean Patent No. 10-1201853, "Capacitorless DRAM Cell and Method for Manufacturing the Same" 한국공개특허 제10-2016-0035601호, "사이리스터 메모리 셀 집적회로"Korean Patent Publication No. 10-2016-0035601, "Thyristor Memory Cell Integrated Circuit" 한국등록특허 제10-1085155호, "터널링 전계효과 트랜지스터를 이용한 1T 디램 셀 소자"Korean Patent No. 10-1085155, "1T DRAM Cell Device Using Tunneling Field Effect Transistor"

본 발명은 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.The present invention seeks to provide a two-terminal vertical type 1T-DRAM and a method of manufacturing the same.

본 발명은 2단자 수직형 1T-디램의 접합(junction) 부분에 진성층(intrinsic layer)을 형성하여 래치-업(latch-up) 전압 및 메모리 마진(memory margin)이 개선된 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.The present invention relates to a two-terminal vertical type 1T (vertical type 1T) having improved latch-up voltage and memory margin by forming an intrinsic layer at a junction of a two-terminal vertical type 1T- And a method for manufacturing the same.

본 발명은 제1 베이스층 및 제2 베이스층을 포함하는 베이스 영역의 도핑 농도를 조절하는 2단자 수직형 1T-디램 및 그 제조 방법을 제공하고자 한다.The present invention provides a two-terminal vertical type 1T-DRAM that controls the doping concentration of a base region including a first base layer and a second base layer, and a method of manufacturing the same.

본 발명의 실시예들에 따르면, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램은 제1 타입의 반도체를 포함하는 음극(cathode)층; 상기 음극층 상에 형성되고, 진성 반도체를 포함하는 제1 진성층; 상기 제1 진성층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층; 상기 제1 베이스층 상에 형성되고, 진성 반도체를 포함하는 제2 진성층; 상기 제2 진성층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층; 상기 제2 베이스층 상에 형성되고, 진성 반도체를 포함하는 제3 진성층; 및 상기 제3 진성층 상에 형성되고, 제2 타입의 반도체를 포함하는 양극(anode)층을 포함한다.According to embodiments of the present invention, according to an embodiment of the present invention, a two-terminal vertical type 1T-DRAM comprises a cathode layer including a first type semiconductor; A first intrinsic layer formed on the cathode layer and including an intrinsic semiconductor; A first base layer formed on the first intrinsic layer and including a second type of semiconductor; A second intrinsic layer formed on the first base layer and including an intrinsic semiconductor; A second base layer formed on the second intrinsic layer and including a first type of semiconductor; A third intrinsic layer formed on the second base layer and including an intrinsic semiconductor; And an anode layer formed on the third intrinsic layer and including a second type of semiconductor.

본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램의 접합(junction) 부분에 진성층(intrinsic layer)을 형성하여 래치-업(latch-up) 전압 및 메모리 마진(memory margin)이 개선될 수 있다.According to an embodiment of the present invention, an intrinsic layer is formed at a junction portion of a two-terminal vertical type 1T-DRAM to improve a latch-up voltage and a memory margin .

본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램은 음극 단자, 양극 단자를 포함하고, 게이트단을 포함하지 않는 2단자로 구성되며, 양극, 베이스 영역 및 음극을 수직으로 적층하여 형성하고, 제1 베이스층 및 제2 베이스층을 포함하는 베이스 영역의 도핑 농도를 변경함으로써, 도핑 농도를 최적화할 수 있다.According to one embodiment of the present invention, a two-terminal vertical type 1T-diram is composed of two terminals including a negative terminal and a positive terminal and not including a gate terminal, and is formed by vertically stacking an anode, a base region, And by changing the doping concentration of the base region including the first base layer and the second base layer, the doping concentration can be optimized.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 게이트단 없이 1-T 디램의 읽기 및 쓰기 동작을 수행할 수 있다.Also, according to an embodiment of the present invention, a 1-T DRAM reading and writing operation can be performed without a gate stage by optimizing the doping concentration of the base region in a two-terminal vertical type 1T-DRAM.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 1-T 디램의 두께를 감소시킬 수 있다.Further, according to one embodiment of the present invention, the thickness of the 1-T DRAM can be reduced by optimizing the doping concentration of the base region in the two-terminal vertical type 1T-DRAM.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 2단자 수직형 1T-디램으로 10nm급의 디램을 대체할 수 있다.Also, according to one embodiment of the present invention, by optimizing the doping concentration of the base region in the two-terminal vertical type 1T-DRAM, it is possible to replace the DRAM of the 10nm class with the two-terminal vertical type 1T-DRAM.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1T-디램에서 베이스 영역의 도핑 농도를 최적화함으로써, 종래 디램 기술의 물리적 한계를 극복할 수 있다.Further, according to an embodiment of the present invention, the physical limit of the conventional DRAM technology can be overcome by optimizing the doping concentration of the base region in the two-terminal vertical type 1T-DRAM.

도 1a은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 단면도이다.
도 1b는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 어레이를 도시한 입체도이다.
도 2는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법을 도시한 흐름도이다.
도 3은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 베이스 영역의 두께 및 농도에 따른 래치-업 전압 특성을 도시한 그래프이다.
도 4는 열처리에 따른 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 불순물 프로파일 및 특성을 도시한 그래프이다.
도 5a는 제1 내지 제3 진성층을 포함하지 않는 2단자 수직형 1-T 디램의 에너지 밴드 다이어그램을 도시한 그래프이고, 도 5b는 제1 내지 제3 진성층을 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 에너지 밴드 다이어그램을 도시한 그래프이다.
도 6a는 제1 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
도 6b는 제2 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
도 6c는 제3 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
도 6d는 제1 진성층 및 제2 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
도 6e는 제2 진성층 및 제3 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
도 6f는 제1 진성층 및 제3 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
도 6g는 제1 진성층 내지 제3 진성층을 모두 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.
도 7은 제1 내지 제3 진성층을 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 래치-업 전압 특성을 도시한 그래프이다.1A is a cross-sectional view illustrating a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention.
1B is a perspective view showing an array of two-terminal vertical type 1-T DRAMs according to an embodiment of the present invention.
FIG. 2 is a flowchart illustrating a method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention.
3 is a graph showing latch-up voltage characteristics according to thickness and concentration of a base region of a 2-terminal vertical type 1-T DRAM according to an embodiment of the present invention.
4 is a graph showing impurity profiles and characteristics of a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention.
FIG. 5A is a graph showing an energy band diagram of a two-terminal vertical type 1-T DRAM that does not include the first to third intrinsic layers, and FIG. 5B is a graph showing an energy band diagram of an embodiment of the present invention including first to third intrinsic layers. 1 is a graph showing an energy band diagram of a two-terminal vertical type 1-T dummy according to an example.
FIG. 6A illustrates a two-terminal vertical 1-T DRAM according to an embodiment of the present invention that includes only a first intrinsic layer.
6B shows a two-terminal vertical 1-T DRAM according to an embodiment of the present invention that includes only a second intrinsic layer.
6C illustrates a two-terminal vertical 1-T DRAM according to an embodiment of the present invention that includes only a third intrinsic layer.
6D illustrates a two-terminal vertical 1-T DRAM according to an embodiment of the present invention, which includes only a first intrinsic layer and a second intrinsic layer.
FIG. 6E illustrates a two-terminal vertical 1-T DRAM according to an embodiment of the present invention, which includes only a second intrinsic layer and a third intrinsic layer.
6f shows a two-terminal vertical 1-T DRAM according to an embodiment of the present invention that includes only a first intrinsic layer and a third intrinsic layer.
FIG. 6G shows a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention including both the first to third intrinsic layers.
FIG. 7 is a graph showing latch-up voltage characteristics of a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention including first through third intrinsic layers.

이하, 본 문서의 다양한 실시예들이 첨부된 도면을 참조하여 기재된다.Hereinafter, various embodiments of the present document will be described with reference to the accompanying drawings.

실시예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.It is to be understood that the embodiments and terminologies used herein are not intended to limit the invention to the particular embodiments described, but to include various modifications, equivalents, and / or alternatives of the embodiments.

하기에서 다양한 실시예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.In the following description, well-known functions or constructions are not described in detail since they would obscure the invention in unnecessary detail.

그리고 후술되는 용어들은 다양한 실시예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.It is to be understood that the following terms are defined in consideration of functions in various embodiments and may vary depending on the intention of a user, an operator, or the like. Therefore, the definition should be based on the contents throughout this specification.

도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.In connection with the description of the drawings, like reference numerals may be used for similar components.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.The singular expressions may include plural expressions unless the context clearly dictates otherwise.

본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.In this document, the expressions "A or B" or "at least one of A and / or B" and the like may include all possible combinations of the items listed together.

"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.Expressions such as " first, "" second," " first, "or" second, " But is not limited to those components.

어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.When it is mentioned that some (e.g., first) component is "(functionally or communicatively) connected" or "connected" to another (second) component, May be connected directly to the component, or may be connected through another component (e.g., a third component).

본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.As used herein, the term "configured to" is intended to encompass all types of information, including, but not limited to, " , "" Made to "," can do ", or" designed to ".

어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.In some situations, the expression "a device configured to" may mean that the device can "do " with other devices or components.

예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.For example, a processor configured (or configured) to perform the phrases "A, B, and C" may be implemented by executing one or more software programs stored in a memory device or a dedicated processor (e.g., an embedded processor) , And a general purpose processor (e.g., a CPU or an application processor) capable of performing the corresponding operations.

또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.Also, the term 'or' implies an inclusive or 'inclusive' rather than an exclusive or 'exclusive'.

즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.That is, unless expressly stated otherwise or clear from the context, the expression 'x uses a or b' means any of the natural inclusive permutations.

도 1a은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 단면도이다.1A is a cross-sectional view illustrating a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention.

구체적으로, 도 1a은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 적층 구조를 예시한다.Specifically, FIG. 1A illustrates a stacked structure of a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention.

도 1a을 참고하면, 2단자 수직형 1-T 디램(100)은 기판 위에 에피택시얼(epitaxial) 방식을 이용하여 수직으로 적층된 제1 타입의 반도체를 포함하는 음극층(110), 진성 반도체를 포함하는 제1 진성층(121), 제2 타입의 반도체를 포함하는 제1 베이스층(131), 진성 반도체를 포함하는 제2 진성층(122), 제1 타입의 반도체를 포함하는 제2 베이스층(132), 진성 반도체를 포함하는 제3 진성층(123) 및 제2 타입의 반도체를 포함하는 양극(anode)층(140)을 포함한다.1A, a two-terminal vertical type 1-T DRAM 100 includes a cathode layer 110 including a first type semiconductor stacked vertically on a substrate using an epitaxial method, A first intrinsic layer 121 including an intrinsic semiconductor, a first intrinsic layer 121 including an intrinsic semiconductor, a first intrinsic layer 121 including a first semiconductor, a first intrinsic layer 121 including an intrinsic semiconductor, A base layer 132, a third intrinsic layer 123 comprising intrinsic semiconductors, and an anode layer 140 comprising a second type of semiconductors.

본 발명의 일 실시예에 따른 제1 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있고, 제2 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있다.A first type semiconductor according to an embodiment of the present invention may include one of an n-type semiconductor and a p-type semiconductor, and the second type semiconductor may include one of an n-type semiconductor and a p-type semiconductor.

다시 말해, 제1 타입의 반도체가 n형 반도체일 경우, 제2 타입의 반도체는 p형 반도체일 수 있고, 반대로, 제1 타입의 반도체가 p형 반도체일 경우, 제2 타입의 반도체는 n형 반도체일 수 있다.In other words, when the first type semiconductor is an n-type semiconductor, the second type semiconductor may be a p-type semiconductor, and conversely, when the first type semiconductor is a p-type semiconductor, Semiconductor.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 n형-p형-n형-p형 반도체 접합구조를 포함할 수 있으나, 이에 제한되지 않고, 2단자 수직형 1-T 디램은 p형-n형-p형-n형 반도체 접합구조를 포함할 수 있다.The two-terminal vertical type 1-T DRAM according to an embodiment of the present invention may include an n-type p-type-n-type p-type semiconductor junction structure, but not limited thereto, May include a p-type-n-p-type-n-type semiconductor junction structure.

따라서, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 n형-p형-n형-p형 반도체 접합구조에서 3개의 접합을 포함한다.Accordingly, the two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes three junctions in the n-type-p-type-n-type semiconductor junction structure.

보다 구체적으로, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 음극층(110)과 제1 베이스층(131) 사이에 존재하는 제1 접합, 제1 베이스층(131)과 제2 베이스층(132) 사이에 존재하는 제2 접합 및 제2 베이스층(132)과 양극층(140) 사이에 존재하는 제3 접합을 포함하고, 앞서 전술한 제1 접합 내지 제3 접합의 영역에 진성 반도체를 포함하는 제1 내지 제3 진성층(121, 122, 123)을 포함한다.In more detail, the two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes a first junction 131 existing between the cathode layer 110 and the first base layer 131, A second junction existing between the second base layer 132 and a third junction present between the second base layer 132 and the anode layer 140, and the third junction existing between the first junction to the third junction And first to third intrinsic layers 121, 122, and 123 including intrinsic semiconductors.

또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 제1 타입의 반도체를 포함하는 음극층(110), 진성 반도체를 포함하는 제1 진성층(121), 제2 타입의 반도체를 포함하는 제1 베이스층(131), 진성 반도체를 포함하는 제2 진성층(122), 제1 타입의 반도체를 포함하는 제2 베이스층(132), 진성 반도체를 포함하는 제3 진성층 및 제2 타입의 반도체를 포함하는 양극층(140)으로 구성된 실리콘 채널을 포함할 수 있다.In addition, the two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes a cathode layer 110 including a first type semiconductor, a first intrinsic layer 121 including an intrinsic semiconductor, A first base layer 131 including a semiconductor, a second intrinsic layer 122 including an intrinsic semiconductor, a second base layer 132 including a first type semiconductor, a third intrinsic layer 132 including an intrinsic semiconductor, And an anode layer 140 comprising a second type of semiconductor.

실시예에 따라, 2단자 수직형 1-T 디램(100)은 기판과 음극층(110) 사이에 매립 절연산화막을 포함할 수 있다.According to an embodiment, the two-terminal vertical type 1-T DRAM 100 may include a buried insulating oxide film between the substrate and the cathode layer 110.

예를 들어, 매립 절연 산화막은 공정 시 기판으로부터 발생하는 불순물로부터 기판을 보호하기 위하여 형성될 수 있다.For example, a buried insulator oxide film may be formed to protect the substrate from impurities arising from the substrate during processing.

음극층(110)은 제1 타입의 반도체를 형성하기 위한 이온을 주입하여 형성될 수 있다.The cathode layer 110 may be formed by implanting ions for forming the first type semiconductor.

또한, 음극층(110)은 제1 타입의 고농도 반도체를 포함할 수 있다.In addition, the cathode layer 110 may include a first type of high-concentration semiconductor.

본 발명의 일 실시예에 따르면, 음극층(110) 상에 적층되어 형성되는 제2 타입의 반도체를 포함하는 제1 베이스층(131) 및 제1 타입의 반도체를 포함하는 제2 베이스층(132)은 2단자 수직형 1-T 디램(100)의 베이스 영역일 수 있다.According to an embodiment of the present invention, a first base layer 131 including a second type semiconductor layered on a cathode layer 110 and a second base layer 132 including a first type semiconductor May be the base region of the two-terminal vertical type 1-T dummy 100. [

또한, 제1 베이스층(131)은 저농도의 제2 타입의 반도체를 포함할 수 있고, 제2 베이스층(132)은 저농도의 제1 타입의 반도체를 포함할 수 있다.In addition, the first base layer 131 may include a low-concentration second type semiconductor, and the second base layer 132 may include a low-concentration first type semiconductor.

본 발명의 일 실시예에 따르면, 베이스 영역에 포함되는 제1 베이스층(131) 및 제2 베이스층(132)이 동일한 농도를 가질 때, 베이스 영역에 포함되는 제1 베이스층(131) 및 제2 베이스층(132)의 두께가 증가함에 따라, 래치-업 전압이 증가될 수 있다.According to an embodiment of the present invention, when the first base layer 131 and the second base layer 132 included in the base region have the same concentration, the first base layer 131 and the second base layer 132, 2 As the thickness of the base layer 132 increases, the latch-up voltage can be increased.

본 발명의 일 실시예에 따른 베이스 영역의 두께는 제1 베이스층(131) 및 제2 베이스층(132) 각 층의 두께를 의미한다.The thickness of the base region according to one embodiment of the present invention means the thickness of each layer of the first base layer 131 and the second base layer 132.

따라서, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)은 베이스 영역의 두께를 50nm 내지 300nm로 변화시켜가며 최적화함으로써 메모리 동작 구현이 가능하다.Therefore, according to the embodiment of the present invention, the memory operation can be realized by optimizing the 2-terminal vertical type 1-T DRAM 100 by changing the thickness of the base region from 50 nm to 300 nm.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)의 베이스 영역은 첨가되는 불순물의 농도에 따라 도핑 농도가 변경될 수 있다.Further, according to an embodiment of the present invention, the base region of the two-terminal vertical type 1-T DRAM 100 may be changed in doping concentration depending on the concentration of the added impurity.

본 발명의 일 실시예에 따른 베이스 영역의 도핑 농도는 제1 베이스층(131) 및 제2 베이스층(132) 각 층의 농도를 의미한다.The doping concentration of the base region according to an embodiment of the present invention means the concentration of each layer of the first base layer 131 and the second base layer 132.

본 발명의 일 실시예에 따르면, 베이스 영역에 포함되는 제1 베이스층(131) 및 제2 베이스층(132)의 도핑 농도가 증가할 경우, 접합 배리어(junction barrier)가 증가하고, 접합 배리어의 증가함에 따라 래치-업 전압이 증가될 수 있다.According to an embodiment of the present invention, when the doping concentration of the first base layer 131 and the second base layer 132 included in the base region increases, the junction barrier increases, The latch-up voltage can be increased.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)은 베이스 영역의 농도를 1 x 10¹⁶cm^-3 내지 1 x 10²⁰ cm^-3으로 변화시켜가며 최적화함으로써 메모리 동작 구현이 가능하다.In addition, according to one embodiment of the present invention, the 2-terminal vertical type 1-T DRAM 100 is optimized by varying the concentration of the base region from 1 x 10 ¹⁶ cm ^-3 to 1 x 10 ²⁰ cm ^-3 , Operation is possible.

보다 구체적으로, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 10¹⁶cm^-3에서 3 x 10¹⁶ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.More specifically, according to one embodiment of the present invention, when the thickness of the base region is 50 nm in the two-terminal vertical type 1-T DRAM 100, the doping concentration of the base region , And increasing from 1 x 10 ¹⁶ cm ^-3 to 3 x 10 ¹⁶ cm ^-3 , the latch-up does not occur and can exhibit mono-stable IV characteristics.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 100nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 10¹⁶cm^-3에서 7 x 10¹⁶ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.According to an embodiment of the present invention, when the thickness of the base region is 100 nm in the two-terminal vertical type 1-T DRAM 100, the doping concentration of the base region is 1 Increasing from x 10 ¹⁶ cm ^-3 to 7 x 10 ¹⁶ cm ^-3 does not result in latch-up and can exhibit mono-stable IV characteristics.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 200nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 10¹⁶cm^-3에서 3 x 10¹⁷ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.According to an embodiment of the present invention, when the thickness of the base region is 200 nm in the two-terminal vertical type 1-T DRAM 100, the doping concentration of the base region is 1 Increasing from x 10 ¹⁶ cm ^-3 to 3 x 10 ¹⁷ cm ^-3 does not cause latch-up and can exhibit mono-stable IV characteristics.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 300nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 10¹⁶cm^-3에서 1 x 10¹⁸ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타낼 수 있다.According to an embodiment of the present invention, when the thickness of the base region is 300 nm in the two-terminal vertical type 1-T DRAM 100, the doping concentration of the base region is 1 Increasing from x 10 ¹⁶ cm ^-3 to 1 x 10 ¹⁸ cm ^-3 does not cause latch-up and can exhibit mono-stable IV characteristics.

반면, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 4 x 10¹⁶cm^-3에서 1 x 10¹⁹ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타낼 수 있다.On the other hand, according to an embodiment of the present invention, when the thickness of the base region is 50 nm in the two-terminal vertical type 1-T DRAM 100, the doping concentration of the base region is 4 Increasing from x 10 ¹⁶ cm ^-3 to 1 x 10 ¹⁹ cm ^-3 results in latch-up and can exhibit bi-stable IV characteristics.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 100nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 8 x 10¹⁶cm^-3에서 1 x 10¹⁹ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타낼 수 있다..According to an embodiment of the present invention, when the thickness of the base region is 100 nm in the two-terminal vertical type 1-T DRAM 100, the doping concentration of the base region is 8 Increasing from x 10 ¹⁶ cm ^-3 to 1 x 10 ¹⁹ cm ^-3 results in latch-up and can exhibit a bi-stable IV characteristic.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 200nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 4 x 10¹⁶cm^-3에서 1 x 10¹⁹ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타낼 수 있다.According to one embodiment of the present invention, when the thickness of the base region is 200 nm in the two-terminal vertical type 1-T DRAM 100, the doping concentration of the base region is 4 Increasing from x 10 ¹⁶ cm ^-3 to 1 x 10 ¹⁹ cm ^-3 results in latch-up and can exhibit bi-stable IV characteristics.

또한, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)에서 베이스 영역의 두께가 300nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 2 x 10¹⁸cm^-3에서 1 x 10¹⁹ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타낼 수 있다.According to an embodiment of the present invention, when the thickness of the base region is 300 nm in the two-terminal vertical type 1-T DRAM 100, the doping concentration of the base region is 2 Increasing from x 10 ¹⁸ cm ^-3 to 1 x 10 ¹⁹ cm ^-3 results in a latch-up and can exhibit a bi-stable IV characteristic.

즉, 2단자 수직형 1-T 디램(100)은 2단자 수직형 1-T 디램(100)의 베이스 영역에서 래치-업 전압의 증가 유무에 따라 메모리 동작을 수행할 수 있다.That is, the two-terminal vertical type 1-T DRAM 100 can perform the memory operation in accordance with the increase of the latch-up voltage in the base region of the two-terminal vertical type 1-T DRAM 100.

예를 들면, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)은 래치-업(latch-up)을 발생시킴에 따라 래치-업 전압을 증가시키고, 래치-업 전압의 증가에 따라 베이스 영역의 상태를 하이로 결정할 수 있다. 반대로, 본 발명의 일 실시예에 따르면, 래치-업 전압이 발생되지 않으면 베이스 영역의 상태를 로우로 결정할 수 있다.For example, according to one embodiment of the present invention, the two-terminal vertical 1-T DRAM 100 increases the latch-up voltage by causing a latch-up, The state of the base region can be determined to be high. Conversely, according to an embodiment of the present invention, the state of the base region can be determined to be low when no latch-up voltage is generated.

다시 말해, 2단자 수직형 1-T 디램(100)은 래치-업 전압의 증가 유무에 따라 베이스 영역의 상태를 하이 또는 로우로 결정하여, 베이스 영역에 하이 또는 로우를 기록하거나, 베이스 영역으로부터 하이 또는 로우를 읽을 수 있다.In other words, the two-terminal vertical type 1-T DRAM 100 determines whether the state of the base region is high or low according to the increase or decrease of the latch-up voltage, and records high or low in the base region, Or a row can be read.

본 발명의 일 실시예에 따르면, 하이는 "1"을 의미할 수 있고, 로우는 "0"을 의미할 수 있다.According to one embodiment of the present invention, high may mean "1" and row may mean "0 ".

다시 말해, 2단자 수직형 1T-디램의 베이스 영역의 상태는 베이스 영역의 도핑 농도에 따라 "1"로 결정되거나 "0"으로 결정될 수 있다.In other words, the state of the base region of the two-terminal vertical type 1T-DRAM can be determined as "1" or determined as "0" depending on the doping concentration in the base region.

실시예에 따라, 2단자 수직형 1-T 디램(100)은 래치-업 전압의 증가 유무에 따라 변동되는 전압이 기준값 이상일 경우 베이스 영역의 상태를 하이로 결정할 수 있고, 래치-업 전압의 증가 유무에 따라 변동되는 전압이 기준값 이하일 경우 베이스 영역의 상태를 로우로 결정할 수 있다.According to the embodiment, the 2-terminal vertical type 1-T DRAM 100 can determine the state of the base region to be high when the voltage fluctuating depending on the increase or decrease of the latch-up voltage is equal to or greater than the reference value, The state of the base region can be determined to be low when the voltage fluctuating depending on the presence or absence is less than or equal to the reference value.

그러나, n형-p형-n형-p형 반도체 접합구조를 갖는 2단자 수직형 1-T 디램(110)을 형성하는 경우, 온도에 의한 불순물(dopant)의 확산(diffusion)으로 불순물 프로파일(dopant profile)이 급격한(abrupt) 프로파일을 가지지 못하고 완만해져, 래치-업 전압의 변화를 확인할 수 있다.However, when the two-terminal vertical type 1-T DRAM 110 having the n-type p-type-n-type p-type semiconductor junction structure is formed, the impurity profile the dopant profile does not have an abrupt profile and becomes gentle so that the change of the latch-up voltage can be confirmed.

보다 구체적으로, 2단자 수직형 1-T 디램(100)은 열처리에 따라 불순물이 확산되어 불순물 프로파일이 급격한 프로파일에서 완만한 프로파일로 변하게 되고, 래치-업 전압은 점차 감소하다가 래치-업이 발생하지 않아, 쌍안정(bi-stable)한 I-V 특성이 사라지게 된다. 따라서, 래치-업 전압을 증가시키기 위한 기술이 필요하다.More specifically, in the two-terminal vertical type 1-T DRAM 100, impurities are diffused by the heat treatment, the impurity profile changes from a steep profile to a gentle profile, the latch-up voltage gradually decreases, , The bi-stable IV characteristic disappears. Therefore, a technique for increasing the latch-up voltage is needed.

따라서, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 래치-업 전압 및 메모리 마진을 조절하기 위해 음극층(110)과 제1 베이스층(131) 사이에 존재하는 제1 접합, 제1 베이스층(131)과 제2 베이스층(132) 사이에 존재하는 제2 접합, 제2 베이스층(132)과 양극층(140) 사이에 존재하는 제3 접합을 포함하고, 앞서 전술한 제1 접합 내지 제3 접합의 영역에 진성 반도체를 포함하는 제1 내지 제3 진성층(121, 122, 123)을 포함한다.Therefore, the two-terminal vertical type 1-T DRAM 100 according to an embodiment of the present invention is provided between the cathode layer 110 and the first base layer 131 to control the latch-up voltage and the memory margin. A first junction, a second junction existing between the first base layer 131 and the second base layer 132, and a third junction existing between the second base layer 132 and the anode layer 140 And first to third intrinsic layers 121, 122 and 123 including intrinsic semiconductors in the regions of the first to third junctions described above.

보다 구체적으로, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100) 에서, 음극층(110)과 제1 베이스층(131) 사이에 존재하는 제1 접합에 형성되는 제1 진성층(121)만 포함하는 경우, 제1 진성층(121)의 두께가 증가함에 따라 래치-업 전압이 감소한다.In a two-terminal vertical type 1-T dummy 100 according to an embodiment of the present invention, the first base layer 131 and the first base layer 131 are formed in the same manner as the first base layer 131. More specifically, When only the intrinsic layer 121 is included, the latch-up voltage decreases as the thickness of the first intrinsic layer 121 increases.

또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100) 에서, 제1 베이스층(131) 및 제2 베이스층(132) 사이에 존재하는 제2 접합에 형성되는 제2 진성층(122)만 포함하는 경우, 제1 진성층(121)의 두께가 증가함에 따라 래치-업 전압이 증가한다.In the two-terminal vertical type 1-T dummy 100 according to the embodiment of the present invention, the second base layer 131 and the second base layer 132 are formed in the second junction, When only the intrinsic layer 122 is included, the latch-up voltage increases as the thickness of the first intrinsic layer 121 increases.

또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)에서, 제2 베이스층(132) 및 양극층(140) 사이에 존재하는 제3 접합에 형성되는 제3 진성층(123)만 포함하는 경우, 제1 진성층(121)의 두께가 증가함에 따라 래치-업 전압이 감소한다.In the two-terminal vertical type 1-T DRAM 100 according to an embodiment of the present invention, the third intrinsic layer formed at the third junction existing between the second base layer 132 and the anode layer 140, The latch-up voltage decreases as the thickness of the first intrinsic layer 121 increases.

또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)에서, 음극층(110)과 제1 베이스층(131) 사이에 존재하는 제1 접합에 형성되는 제1 진성층(121) 및 제1 베이스층(131) 및 제2 베이스층(132) 사이에 존재하는 제2 접합에 형성되는 제2 진성층(122)을 포함하는 경우, 제1 진성층(121) 및 제2 진성층(122)의 두께가 증가함에 따라 래치-업 전압이 감소하나, 제1 진성층(121)만 포함하는 2단자 수직형 1-T 디램(100)보다 래치-업 전압의 감소폭이 적다.In the two-terminal vertical type 1-T DRAM 100 according to the embodiment of the present invention, the first intrinsic layer 1 formed at the first junction existing between the cathode layer 110 and the first base layer 131, The first intrinsic layer 121 and the second intrinsic layer 122 formed at the second junction existing between the first base layer 131 and the second base layer 132, The decrease in the latch-up voltage is smaller than that of the two-terminal vertical type 1-T DRAM 100 including only the first intrinsic layer 121, as the thickness of the binary layer 122 increases .

또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)에서, 제1 베이스층(131) 및 제2 베이스층(132) 사이에 존재하는 제2 접합에 형성되는 제2 진성층(122) 및 제2 베이스층(132) 및 양극층(140) 사이에 존재하는 제3 접합에 형성되는 제3 진성층(123)을 포함하는 경우, 제2 진성층(122) 및 제3 진성층(123)의 두께가 증가함에 따라 래치-업 전압이 감소하나, 제3 진성층(123)만 포함하는 2단자 수직형 1-T 디램(100)보다 래치-업 전압의 감소폭이 적다.In the two-terminal vertical type 1-T dummy 100 according to the embodiment of the present invention, the second base layer 131 and the second base layer 132 are formed in the second junction, The second intrinsic layer 122 and the third intrinsic layer 123 formed at the third junction existing between the intrinsic layer 122 and the second base layer 132 and the anodic layer 140, Up voltage is reduced as the thickness of the ternary layer 123 is increased but the decrease of the latch-up voltage is smaller than that of the two-terminal vertical type 1-T DRAM 100 including only the third intrinsic layer 123 .

또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)에서, 음극층(110)과 제1 베이스층(131) 사이에 존재하는 제1 접합에 형성되는 제1 진성층(121) 및 제2 베이스층(132) 및 양극층(140) 사이에 존재하는 제3 접합에 형성되는 제3 진성층(123)을 포함하는 경우, 제1 진성층(121) 및 제3 진성층(123)의 두께가 증가함에 따라 래치-업 전압이 감소하고, 제1 진성층(121) 또는 제3 진성층(123)만 포함하는 2단자 수직형 1-T 디램(100)보다 래치-업 전압의 감소폭이 크다.In the two-terminal vertical type 1-T DRAM 100 according to the embodiment of the present invention, the first intrinsic layer 1 formed at the first junction existing between the cathode layer 110 and the first base layer 131, And the third intrinsic layer 123 formed at the third junction existing between the first intrinsic layer 121 and the second base layer 132 and the anodic layer 140, As the thickness of the layer 123 increases, the latch-up voltage decreases and the latch-up voltage becomes lower than that of the two-terminal vertical 1-T DRAM 100 including only the first intrinsic layer 121 or the third intrinsic layer 123, Up voltage decreases greatly.

또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)에서, 음극층(110)과 제1 베이스층(131) 사이에 존재하는 제1 접합에 형성되는 제1 진성층(121), 제1 베이스층(131) 및 제2 베이스층(132) 사이에 존재하는 제2 접합에 형성되는 제2 진성층(122) 및 제2 베이스층(132) 및 양극층(140) 사이에 존재하는 제3 접합에 형성되는 제3 진성층(123)을 포함하는 경우, 제1 진성층(121), 제2 진성층(122) 및 제3 진성층(123)의 두께가 증가함에 따라 래치-업 전압이 감소하고, 제1 진성층(121) 또는 제3 진성층(123)만 포함하는 2단자 수직형 1-T 디램(100)보다 래치-업 전압의 감소폭이 적다.In the two-terminal vertical type 1-T DRAM 100 according to the embodiment of the present invention, the first intrinsic layer 1 formed at the first junction existing between the cathode layer 110 and the first base layer 131, The second intrinsic layer 122 and the second base layer 132 and the anode layer 140 formed at the second junction existing between the first base layer 131 and the second base layer 132, The thickness of the first intrinsic layer 121, the thickness of the second intrinsic layer 122, and the thickness of the third intrinsic layer 123 are increased in the case of including the third intrinsic layer 123 formed at the third junction existing between the first intrinsic layer 121, The decrease in the latch-up voltage is smaller than that of the two-terminal vertical type 1-T DRAM 100 having the first intrinsic layer 121 or the third intrinsic layer 123 only.

따라서, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 제1 진성층(121) 또는 제3 진성층(123)에 의해 래치-업 전압을 감소시킬 수 있고, 제2 진성층(122)에 의해 래치-업 전압을 증가시킬 수 있다.Therefore, the two-terminal vertical type 1-T DRAM 100 according to the embodiment of the present invention can reduce the latch-up voltage by the first intrinsic layer 121 or the third intrinsic layer 123, The latch-up voltage can be increased by the bi-level layer 122.

다시 말해, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 제1 내지 제3 접합에 제1 진성층(121) 내지 제3 진성층(123)을 삽입함으로써, 래치-업 전압 조절이 가능하고, 메모리 마진을 조절할 수 있다.In other words, by inserting the first intrinsic layer 121 to the third intrinsic layer 123 in the first to third junctions, the two-terminal vertical type 1-T DRAM 100 according to an embodiment of the present invention, - Up voltage adjustment is possible, and memory margin can be adjusted.

발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 제3 진성층(123) 상에 적층된 제2 타입의 반도체를 포함하는 양극층(140)을 포함한다.The two-terminal vertical type 1-T DRAM 100 according to an embodiment of the present invention includes a cathode layer 140 including a second type semiconductor stacked on a third intrinsic layer 123.

양극층(140)은 고농도의 제2 타입의 반도체를 포함할 수 있다.The anode layer 140 may include a high-concentration second-type semiconductor.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 제1 베이스층 (131) 및 제2 베이스층(132)을 포함하는 베이스 영역의 도핑 농도의 조절에 따라 메모리 동작을 수행함으로써, 캐소드 단에 해당하는 음극층(110), 애노드 단에 해당하는 양극층(140)을 포함할 뿐, 게이트 단을 포함하지 않는 2단자 구조로 구성될 수 있다.The vertical two-terminal 1-T DRAM 100 according to an embodiment of the present invention includes a first base layer 131 and a second base layer 132. The two- The cathode layer 110 corresponding to the cathode end and the anode layer 140 corresponding to the anode end may be formed and may have a two terminal structure not including the gate end.

다시 말해, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 제1 베이스층(131) 및 제2 베이스층(132)을 포함하는 베이스 영역의 도핑 농도의 조절에 따라 메모리 동작을 위한 전압을 변동함으로, 베이스 영역의 전압을 변경하기 위한 게이트 단을 제외하고, 메모리 동작을 수행할 수 있다.In other words, the two-terminal vertical type 1-T DRAM 100 according to an embodiment of the present invention is formed by adjusting the doping concentration of the base region including the first base layer 131 and the second base layer 132 By varying the voltage for the memory operation, the memory operation can be performed except for the gate stage for changing the voltage in the base region.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 양극층(140) 상에는 별도의 도전층이 형성될 수 있고, 바람직하게는 비트 라인이 형성될 수 있다.In the two-terminal vertical type 1-T DRAM 100 according to the embodiment of the present invention, a separate conductive layer may be formed on the anode layer 140, and preferably a bit line may be formed.

실시예에 따라, 양극층(140)은 제2 타입의 반도체를 포함하는 제1 양극층 및 제2 양극층을 포함하는 다층 구조로 형성될 수 있고, 제2 양극층의 물질은 제1 타입의 반도체, 제2 타입의 반도체 또는 공지된 전극 물질이 제한 없이 사용될 수 있다.According to the embodiment, the anode layer 140 may be formed in a multi-layer structure including a first anode layer and a second anode layer including a second type semiconductor, and the material of the second anode layer may be a multi- Semiconductors, second type semiconductors or known electrode materials may be used without limitation.

도 1b는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 어레이를 도시한 입체도이다.1B is a perspective view showing an array of two-terminal vertical type 1-T DRAMs according to an embodiment of the present invention.

구체적으로 도 1b는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램들로 구성된 어레이(array)를 예시한다.Specifically, FIG. 1B illustrates an array of two-port vertical 1-T DRAMs according to an embodiment of the present invention.

도 1b는 도 1a에 도시된 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 어레이를 도시한 것으로, 중복되는 구성요소에 대해서는 생략하기로 한다.FIG. 1B shows an array of two-terminal vertical type 1-T DRAMs according to an embodiment of the present invention shown in FIG. 1A, and redundant components will not be described.

도 1b를 참고하면, 2단자 수직형 1-T 디램의 어레이는 2단자 수직형 1-T 디램의 제1 타입의 반도체를 포함하는 음극층(110)이 그라운드에 연결되고, 제2 타입의 반도체를 포함하는 양극층(140)의 상에는 비트라인(150)이 형성될 수 있다. Referring to FIG. 1B, the array of two-terminal vertical type 1-T DRAMs includes a cathode layer 110 including a first-type semiconductor of a two-terminal vertical type 1-T DRAM connected to the ground, The bit line 150 may be formed on the anode layer 140 including the bit line 150.

또한, 도 1b에 도시하지는 않았으나, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램(100)은 음극층(110)과 제1 베이스층(131) 사이에 존재하는 제1 접합, 제1 베이스층(131)과 제2 베이스층(132) 사이에 존재하는 제2 접합, 제2 베이스층(132)과 양극층(140) 사이에 존재하는 제3 접합을 포함하고, 앞서 전술한 제1 접합 내지 제3 접합의 영역에 진성 반도체를 포함하는 제1 내지 제3 진성층(121, 122, 123)을 포함할 수 있다.Although not shown in FIG. 1B, the two-terminal vertical 1-T DRAM 100 according to an embodiment of the present invention includes a first junction existing between the cathode layer 110 and the first base layer 131, A second junction existing between the first base layer 131 and the second base layer 132 and a third junction existing between the second base layer 132 and the anode layer 140, The first to third intrinsic layers 121, 122 and 123 may include intrinsic semiconductors in the regions of the first to third junctions.

도 1b는 음극층(110)을 그라운드로 도시하고 있으나, 이에 제한되지 않고, 음극층(110) 하부에 그라운드를 형성할 수 있다.1B illustrates the cathode layer 110 as a ground. However, the present invention is not limited thereto, and a ground may be formed under the cathode layer 110.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 기판 상에서 수직으로 형성되고, 그라운드 위에 순차적으로 적층 또는 형성되는 음극층(110), 제1 베이스층(131), 제2 베이스층(132) 및 양극(140)을 포함하는 사이리스터 기반의 수직형 구조를 포함할 수 있다.The two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes a cathode layer 110 formed vertically on a substrate and sequentially stacked or formed on a ground, a first base layer 131, A vertical structure including a thyristor-based vertical structure including a cathode 132 and an anode 140.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 베이스 영역에 제2 타입의 반도체를 포함하는 제1 베이스층(131) 및 제1 타입의 반도체를 포함하는 제2 베이스층(132)을 포함하고, 베이스 영역에 포함된 제1 베이스층(131) 및 제2 베이스층(132)의 두께 또는 도핑 농도를 조절하여 메모리 동작을 수행할 수 있다.The two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes a first base layer 131 including a second type semiconductor in a base region and a second base layer 132 including a first type semiconductor ), And the memory operation can be performed by adjusting the thickness or the doping concentration of the first base layer 131 and the second base layer 132 included in the base region.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 적어도 하나 이상의 다른 2단자 수직형 1-T 디램과 그라운드 또는 비트라인(150)을 통하여 연결될 수 있다.The two-terminal vertical type 1-T DRAM according to an embodiment of the present invention may be connected to at least one other two-terminal vertical type 1-T DRAM through a ground or bit line 150.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 음극층(110)을 통하여 그라운드에 연결될 수 있다.The two-terminal vertical type 1-T DRAM according to an embodiment of the present invention may be connected to the ground through the cathode layer 110.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 게이트단을 사용하지 않고, 베이스 영역에 포함된 제1 베이스층(131) 및 제2 베이스층(132)의 두께 또는 도핑 농도의 조절에 따라 메모리 동작을 수행할 수 있다.The two-terminal vertical type 1-T DRAM according to an embodiment of the present invention may have a structure in which the thickness of the first base layer 131 and the second base layer 132 included in the base region, The memory operation can be performed according to the adjustment.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 어레이는 포함하는 2단자 수직형 1-T 디램의 개수가 증가할수록 효율성이 증가될 수 있다.The efficiency of the array of two-port vertical type 1-T DRAMs according to an embodiment of the present invention can be increased as the number of the two-port vertical type 1-T DRAMs increases.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 베이스 영역에 포함된 제1 베이스층(131) 및 제2 베이스층(132)의 두께는 50nm 내지 300nm일 수 있다.The thicknesses of the first base layer 131 and the second base layer 132 included in the base region of the two-terminal vertical type 1-T DRAM according to an embodiment of the present invention may be 50 nm to 300 nm.

본 발명의 일 실시예에 따르면 제1 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함하고, 제2 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있다.According to an embodiment of the present invention, the first type semiconductor may include one of an n-type semiconductor and a p-type semiconductor, and the second type semiconductor may include one of an n-type semiconductor and a p-type semiconductor.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 음극층(110), 제1 진성층, 제1 베이스층(131), 제2 진성층, 제2 베이스층(132), 제3 진성층 및 양극층(140)으로 구성된 실리콘 채널을 포함할 수 있다.The two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes a cathode layer 110, a first intrinsic layer, a first base layer 131, a second intrinsic layer, a second base layer 132, A ternary layer, and a bipolar layer 140, as shown in FIG.

또한, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 물리적 한계를 극복할 수 있는 구조를 나타내고, 특히 게이트 대신 제1 베이스층(131) 및 제2 베이스층(132)의 도핑 농도를 최적화함으로써, 가장 이상적인 4F2의 스케일 다운(scaling down)이 가능하다.In addition, the two-terminal vertical type 1-T DRAM according to an embodiment of the present invention has a structure capable of overcoming physical limitations, and in particular, the first base layer 131 and the second base layer 132, By optimizing the concentration, scaling down of the most ideal 4F2 is possible.

도 2는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법을 도시한 흐름도이다.FIG. 2 is a flowchart illustrating a method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention.

도 2는 도 1a에 도시된 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법을 도시한 것으로, 중복되는 구성요소에 대해서는 생략하기로 한다.FIG. 2 shows a method of manufacturing a two-terminal vertical type 1-T dummy according to an embodiment of the present invention shown in FIG. 1A, and redundant components will not be described.

구체적으로, 도 2는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 에피택시얼 방식을 이용하여 사이리스터 기반의 2단자 수직형 구조로 제조하기 위한 공정 절차를 예시한다.More specifically, FIG. 2 illustrates a process procedure for fabricating a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention using a epitaxial method, using a thyristor-based two-terminal vertical structure.

도 2를 참고하면, 단계 110에서 2단자 수직형 1-T 디램의 제조 방법은 기판 상에 매립 절연산화막(insulated oxide film)을 형성한다.Referring to FIG. 2, in step 110, a method of manufacturing a two-terminal vertical type 1-T DRAM forms an insulated oxide film on a substrate.

예를 들어, 기판은 절연층 매몰 실리콘(silicon on insulator, SOI) 웨이퍼, 절연층 매몰 게르마늄(germanium on insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄(strained germanium on insulator, SGOI) 웨이퍼, 또는 절연층 매몰 스트레인드 실리콘(strained silicon on insulator, SSOI) 웨이퍼 중에서 어느 하나를 포함할 수 있다.For example, the substrate may be a silicon on insulator (SOI) wafer, a germanium on insulator (GOI) wafer, a strained germanium on insulator (SGOI) wafer, And strained silicon on insulator (SSOI) wafers.

예를 들어, 매립 절연산화막은 절연성이 높고 화학적으로 안정되어 있어서 트랜지스터 제작 시 실리콘 결정에 함유된 각종 불순물의 확산을 방지할 수 있고, 공정 시 발생하는 불순물로부터 웨이퍼를 보호할 수 있다.For example, the buried insulating oxide film has a high insulating property and is chemically stable, so diffusion of various impurities contained in the silicon crystal can be prevented during manufacture of the transistor, and the wafer can be protected from impurities generated during the process.

단계 120에서 2단자 수직형 1-T 디램의 제조 방법은 매립 절연산화막이 형성된 기판 상에 제1 타입의 반도체를 포함하는 음극층을 형성한다.The method of manufacturing a two-terminal vertical type 1-T DRAM in step 120 forms a cathode layer including a first type semiconductor on a substrate on which a buried insulating oxide film is formed.

보다 구체적으로, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 매립 절연산화막 상에 제1 타입의 반도체를 형성하기 위한 이온을 주입하고, 제1 타입의 반도체를 포함하는 음극층을 형성한다.More specifically, a method for manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes: implanting ions for forming a first type semiconductor on a buried insulating oxide film; A negative electrode layer is formed.

예를 들어, 2단자 수직형 1-T 디램의 제조 방법은 음극층을 형성하기 위한 물질로서 실리콘(silicon), 저머늄(germanium), 실리콘-저머늄(silicon- germanium), 실리콘-카바이드(silicon-carbide), 갈륨 비소(gallium arsenide), 인듐-갈륨-비소(indium-gallium-arsenide) 및 갈륨 질소(gallium nitrogen)를 이용할 수 있다.For example, a manufacturing method of a two-terminal vertical type 1-T DRAM may be a method of forming a cathode layer using a material such as silicon, germanium, silicon-germanium, silicon-carbide gallium arsenide, indium-gallium-arsenide, and gallium nitrogen may be used.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 타입의 반도체를 포함하는 음극층을 형성하기 위한 이온의 농도를 1 x 10²⁰cm^-3으로 고정 주입하여 형성할 수 있다.A method for manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes forming a cathode layer including a first type semiconductor by implanting ions at a concentration of 1 x 10 ²⁰ cm ^-3 can do.

단계 130에서 2단자 수직형 1-T 디램의 제조 방법은 양극층 상에 진성 반도체를 포함하는 제1 진성층을 형성한다.In the step 130, a method of manufacturing a two-terminal vertical type 1-T DRAM forms a first intrinsic layer containing an intrinsic semiconductor on an anode layer.

제1 진성층은 반도체 제1 타입의 반도체와 제2 타입의 반도체 사이에 형성되는 제1 접합에 형성되어 음극층, 제1 진성층 및 제1 베이스층을 지나는 전기적인 직렬 접속을 형성할 수 있다.The first intrinsic layer may be formed at a first junction formed between the semiconductor first type semiconductor and the second type semiconductor to form an electrical serial connection through the cathode layer, the first intrinsic layer, and the first base layer .

단계 140에서 2단자 수직형 1-T 디램의 제조 방법은 제1 진성층 상 제2 타입의 반도체를 포함하는 제1 베이스층을 형성한다.The method of manufacturing a two-terminal vertical 1-T DRAM in step 140 forms a first base layer comprising a second type semiconductor on a first intrinsic layer.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 진성층 상에 제2 타입의 반도체를 포함하는 제1 베이스층을 형성하기 위한 이온을 주입하여, 제1 베이스층을 형성한다.A method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes injecting ions for forming a first base layer including a second type semiconductor on a first intrinsic layer, Layer.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 베이스층을 형성하기 위한 이온의 농도는 불순물을 이용하여 조절하여, 도핑 농도를 조절할 수 있다.In the method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, the concentration of ions for forming the first base layer can be controlled by using impurities to control the doping concentration.

예를 들어, 불순물은 제1 베이스층을 형성하는 결정의 물성을 변화 시키거나 전도율을 증가시키기 위해서 사용될 수 있다.For example, impurities may be used to change the physical properties of the crystals forming the first base layer or to increase the conductivity.

다시 말해, 2단자 수직형 1-T 디램의 제조 방법은 제1 베이스층에 불순물을 첨가하여, 베이스 영역의 도핑 농도를 조절할 수 있다.In other words, the manufacturing method of the two-terminal vertical type 1-T DRAM can control the doping concentration of the base region by adding impurities to the first base layer.

본 발명의 일 실시예에 따른 베이스 영역의 도핑 농도는 제1 베이스의 농도를 의미할 수 있다.The doping concentration of the base region according to an embodiment of the present invention may mean the concentration of the first base.

단계 150에서 2단자 수직형 1-T 디램의 제조 방법은 제1 베이스층 상에 진성 반도체를 포함하는 제2 진성층을 형성한다.The method of manufacturing a two-terminal vertical type 1-T DRAM in step 150 forms a second intrinsic layer containing an intrinsic semiconductor on the first base layer.

제2 진성층은 반도체 제2 타입의 반도체와 제1 타입의 반도체 사이에 형성되는 제2 접합에 형성되어 제1 베이스층, 제2 진성층 및 제2 베이스층을 지나는 전기적인 직렬 접속을 형성할 수 있다.The second intrinsic layer is formed in a second junction formed between the semiconductor second type semiconductor and the first type semiconductor to form an electrical serial connection through the first base layer, the second intrinsic layer, and the second base layer .

단계 160에서 2단자 수직형 1-T 디램의 제조 방법은 제2 진성층 상에 제1 타입의 반도체를 포함하는 제2 베이스층을 형성한다.The method of manufacturing a two-terminal vertical 1-T DRAM in step 160 forms a second base layer comprising a first type semiconductor on a second intrinsic layer.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제2 진성층 상에 제1 타입의 반도체를 포함하는 제2 베이스층을 형성하기 위한 이온을 주입하여, 제2 베이스층을 형성한다.A method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes injecting ions for forming a second base layer including a first type semiconductor on a second intrinsic layer, Layer.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제2 베이스층을 형성하기 위한 이온의 농도는 불순물을 이용하여 조절하여, 도핑 농도를 조절할 수 있다.In the method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, the concentration of ions for forming the second base layer may be controlled using impurities to control the doping concentration.

예를 들어, 불순물은 제2 베이스층을 형성하는 결정의 물성을 변화 시키거나 전도율을 증가시키기 위해서 사용될 수 있다.For example, impurities may be used to change the physical properties of the crystals forming the second base layer or to increase the conductivity.

본 발명의 일 실시예에 따른 베이스 영역의 도핑 농도는 제2 베이스의 농도를 의미할 수 있다.The doping concentration of the base region according to an embodiment of the present invention may mean the concentration of the second base.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역이 제1 베이스층 및 제2 베이스층을 포함한다.A method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes a base region including a first base layer and a second base layer.

베이스 영역은 첨가되는 불순물의 농도에 따라 도핑 농도가 변경될 수 있다.The doping concentration of the base region can be changed depending on the concentration of the added impurity.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역에 포함된 제1 베이스층 및 제2 베이스층의 도핑 농도 또는 두께를 최적화함으로써 메모리 동작 구현이 가능하다.A method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention can realize a memory operation by optimizing a doping concentration or a thickness of a first base layer and a second base layer included in a base region.

본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램(100)은 베이스 영역의 농도를 1 x 10¹⁶cm^-3 내지 1 x 10²⁰ cm^-3으로 변화시켜가며 최적화함으로써 메모리 동작 구현이 가능하다.According to one embodiment of the present invention, the 2-terminal vertical type 1-T DRAM 100 is optimized by changing the concentration of the base region from 1 x 10 ¹⁶ cm ^-3 to 1 x 10 ²⁰ cm ^-3 , This is possible.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 2단자 수직형 1-T 디램의 베이스 영역에서 래치-업 전압의 증가 유무에 따라 메모리 동작을 수행할 수 있다.A method of manufacturing a two-terminal vertical type 1-T dummy according to an embodiment of the present invention can perform a memory operation in accordance with an increase in a latch-up voltage in a base region of a two-terminal vertical type 1-T DRAM.

예를 들면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 래치-업(latch-up)을 발생시킴에 따라 래치-업 전압을 증가시키고, 래치-업 전압의 증가에 따라 베이스 영역의 상태를 하이로 결정할 수 있다. 반대로, 본 발명의 일 실시예에 따르면, 래치-업 전압이 발생되지 않으면 베이스 영역의 상태를 로우로 결정할 수 있다.For example, a method for fabricating a two-terminal vertical 1-T DRAM according to an embodiment of the present invention includes increasing a latch-up voltage and generating a latch-up voltage by causing a latch- The state of the base region can be determined to be high. Conversely, according to an embodiment of the present invention, the state of the base region can be determined to be low when no latch-up voltage is generated.

다시 말해, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 래치-업 전압의 증가 유무에 따라 베이스 영역의 상태를 하이 또는 로우로 결정하여 베이스 영역에 하이 또는 로우를 기록하거나, 베이스 영역으로부터 하이 또는 로우를 읽을 수 있다.In other words, in the method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, the state of the base region is determined to be high or low according to whether the latch-up voltage is increased or not, Write, or read high or low from the base area.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역의 상태가 하이일 경우 전류를 많이 통과시키고, 베이스 영역의 상태가 로우일 경우 전류를 적게 통과시킨다.A method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention allows a large amount of current to pass when the state of the base region is high and a small amount of current when the state of the base region is low.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 베이스층 또는 제2 베이스층의 두께를 50nm 내지 300nm가 되도록 형성할 수 있다.In the method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, the thickness of the first base layer or the second base layer may be 50 to 300 nm.

단계 170에서 2단자 수직형 1-T 디램의 제조 방법은 제2 베이스층 상에 진성 반도체를 포함하는 제3 진성층을 형성한다.The method of manufacturing the two-terminal vertical type 1-T DRAM in step 170 forms a third intrinsic layer containing the intrinsic semiconductor on the second base layer.

제3 진성층은 반도체 제1 타입의 반도체와 제2 타입의 반도체 사이에 형성되는 제3 접합에 형성되어 제2 베이스층, 제3 진성층 및 양극층을 지나는 전기적인 직렬 접속을 형성할 수 있다.The third intrinsic layer may be formed at a third junction formed between the semiconductor first type semiconductor and the second type semiconductor to form an electrical serial connection through the second base layer, the third intrinsic layer, and the anode layer .

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 진성층 또는 제3 진성층에 의해 래치-업 전압을 감소시킬 수 있고, 제2 진성층에 의해 래치-업 전압을 증가시킬 수 있다.The method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention can reduce the latch-up voltage by the first intrinsic layer or the third intrinsic layer, The voltage can be increased.

다시 말해, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제1 내지 제3 접합에 제1 진성층 내지 제3 진성층을 삽입함으로써, 래치-업 전압 조절이 가능하고, 메모리 마진을 조절할 수 있다.In other words, in the method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, it is possible to adjust the latch-up voltage by inserting the first to third intrinsic layers into the first to third junctions , And the memory margin can be adjusted.

단계 180에서 2단자 수직형 1-T 디램의 제조 방법은 제3 진성층 상에 제2 타입의 반도체를 포함하는 양극층으로 형성한다.In step 180, a method of manufacturing a two-terminal vertical type 1-T DRAM is formed as a cathode layer including a second type semiconductor on a third intrinsic layer.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 제2 베이스층 상에 제2 타입의 반도체를 형성하기 위한 이온을 주입하여 양극층을 형성한다.A method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes implanting ions for forming a second type semiconductor on a second base layer to form a cathode layer.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 제조 방법은 양극층을 형성하기 위한 이온의 농도를 1 x 10²⁰cm^-3으로 고정 주입하여 형성할 수 있다.The method of manufacturing a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention can be formed by injecting a fixed concentration of ions to form an anode layer at 1 x 10 ²⁰ cm ^-3 .

예를 들어, 2단자 수직형 1-T 디램의 제조 방법은 베이스 영역의 두께 또는 도핑 농도를 변화 시키면서 2단자 수직형 1-T 디램의 사이리스터 특성을 확인할 수 있다.For example, a method for manufacturing a two-terminal vertical type 1-T DRAM can confirm the characteristics of a thyristor of a two-terminal vertical type 1-T DRAM while changing the thickness or the doping concentration of the base region.

본 발명의 일 실시예에 따른 제1 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함하고, 제2 타입의 반도체는 n형 반도체 및 p형 반도체 중 하나를 포함할 수 있다.A first type semiconductor according to an embodiment of the present invention includes one of an n-type semiconductor and a p-type semiconductor, and the second type semiconductor may include one of an n-type semiconductor and a p-type semiconductor.

본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 음극층, 제1 베이스층, 제2 베이스층 및 양극층으로 구성된 실리콘 채널을 포함할 수 있다.The two-terminal vertical type 1-T DRAM according to an embodiment of the present invention may include a silicon channel composed of a cathode layer, a first base layer, a second base layer, and an anode layer.

본 발명의 일 실시예에 따르면 제1 타입의 반도체 및 제2 타입의 반도체를 형성하기 위한 이온은 실리콘, 저머늄, 실리콘-저머늄, 실리콘-카바이드, 갈륨 비소, 인듐-갈륨-비소 및 갈륨 질소 중 어느 하나를 포함할 수 있다.According to one embodiment of the present invention, the ions for forming the first type semiconductor and the second type semiconductor are selected from the group consisting of silicon, germanium, silicon-germanium, silicon-carbide, gallium arsenide, indium- Or the like.

도 3은 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 베이스 영역의 두께 및 농도에 따른 래치-업 전압 특성을 도시한 그래프이다.3 is a graph showing latch-up voltage characteristics according to thickness and concentration of a base region of a 2-terminal vertical type 1-T DRAM according to an embodiment of the present invention.

도 3은 음극층 및 양극층의 도핑 농도를 1 x 10²⁰ cm^-3으로 고정시키고, 제1 베이스층 및 제2 베이스층을 포함하는 베이스 영역의 농도를 1 x 10¹⁶ cm^-3 내지 1 x 10²⁰ cm^-3 로, 두께는 50nm 내지 300nm로 변화시키며 사이리스터 특성을 확인하였다.3 is fixed to the doping concentration of the anode layer and the cathode layer is 1 x 10 ²⁰ cm ^-3 and the first concentration of the base region including a base layer and second base layer 1 x 10 ¹⁶ cm ^-3 to 1 x 10 < ²⁰ > cm < ^{3 &} gt ;, and the thickness was changed from 50 nm to 300 nm.

도 3을 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 10¹⁶cm^-3에서 3 x 10¹⁶ cm^-3까지 증가시키고, 베이스 영역의 두께가 100nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 10¹⁶cm^-3에서 7 x 10¹⁶ cm^-3까지 증가시키며, 베이스 영역의 두께가 200nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 10¹⁶cm^-3에서 3 x 10¹⁷ cm^-3까지 증가시키고, 베이스 영역의 두께가 300nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 1 x 10¹⁶cm^-3에서 1 x 10¹⁸ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하지 않고, 단안정(mono-stable)한 I-V 특성을 나타내는 것을 알 수 있다.Referring to FIG. 3, when the thickness of the base region is 50 nm in the two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, the doping concentration of the base region is 1 10 x ¹⁶ when the thickness of the increase in cm ^-3 to 3 x 10 ¹⁶ cm ^-3 and, 100nm base region, the doping concentration of the base region depending on the concentration of the impurity added to the base region, 1 x 10 ¹⁶ cm ^{- 3} to 7 x 10 ¹⁶ cm ^-3 . When the thickness of the base region is 200 nm, the doping concentration of the base region increases from 1 x 10 ¹⁶ cm ^-3 to 3 x 10 cm ^-3 depending on the concentration of the impurity added to the base region If the increase in ¹⁷ cm ^-3 and, the 300nm thickness of the base region, the doping concentration of the base region depending on the concentration of the impurity added to the base region is in the 1 x 10 ¹⁶ cm ^-3 to 1 x 10 ¹⁸ cm ^-3 , Latch-up does not occur, monostable (mono-s) Table IV shows the IV characteristics.

반면, 본 발명의 일 실시예에 따르면, 2단자 수직형 1-T 디램에서 베이스 영역의 두께가 50nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 4 x 10¹⁶cm^-3에서 1 x 10¹⁹ cm^-3까지 증가시키고, 베이스 영역의 두께가 100nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 8 x 10¹⁶cm^-3에서 1 x 10¹⁹ cm^-3까지 증가시키며, 베이스 영역의 두께가 200nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 4 x 10¹⁶cm^-3에서 1 x 10¹⁹ cm^-3까지 증가시키고, 베이스 영역의 두께가 300nm인 경우, 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도는, 2 x 10¹⁸cm^-3에서 1 x 10¹⁹ cm^-3까지 증가시키면, 래치-업(latch-up)이 발생하고, 쌍안정(bi-stable)한 I-V 특성을 나타내는 것을 알 수 있다.On the other hand, according to an embodiment of the present invention, when the thickness of the base region is 50 nm in the two-terminal vertical type 1-T DRAM, the doping concentration of the base region is 4 x 10 ¹⁶ If the 1 x 10 ¹⁹ cm ^-3 and minimizes the thickness of the base region to at 100nm cm ^-3, the doping concentration of the base region depending on the concentration of the impurity added to the base region, at 8 x 10 ¹⁶ cm ^-3 1 x 10 ¹⁹ cm ^-3 when increases, the thickness of the base region 200nm, the doping concentration of the base region depending on the concentration of the impurity added to the base region, 1 x 10 ¹⁹ cm from 4 x 10 ¹⁶ cm ^-3 ^{- 3} and the doping concentration of the base region is increased from 2 x 10 ¹⁸ cm ^-3 to 1 x 10 ¹⁹ cm ^-3 according to the concentration of the impurity added to the base region when the thickness of the base region is 300 nm, Latch-up occurs, and the bi-stable IV characteristic < RTI ID = 0.0 > It can be seen that it represents.

또한, 베이스 영역에 포함되는 제1 베이스층 및 제2 베이스층이 동일한 농도를 가질 때, 제1 베이스층 및 제2 베이스층의 두께가 증가함에 따라, 래치-업 전압이 증가되는 것을 알 수 있다.Further, it can be seen that as the thicknesses of the first base layer and the second base layer increase, the latch-up voltage increases when the first base layer and the second base layer included in the base region have the same concentration .

또한, 2단자 수직형 1-T 디램에서 베이스 영역에 첨가되는 불순물의 농도에 따라 베이스 영역의 도핑 농도를 2 x 10¹⁹cm^- ³이상으로 증가시킴에 따라 래치-업(latch-up) 전압이 감소하다가 증가하는 특성을 나타내는 것을 알 수 있다.In addition, the second terminal on the vertical 1-T DRAM 2 x 10 ¹⁹ cm, such that the dope concentration of the base region depending on the concentration of the impurity added to the base ^region is up (latch-up) voltage-latched in accordance with the increase of ³ or more It is seen that it exhibits an increasing property when it decreases.

도 4는 열처리에 따른 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 불순물 프로파일 및 특성을 도시한 그래프이다.4 is a graph showing impurity profiles and characteristics of a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention.

도 4는 제1 타입의 음극층 및 양극층의 도핑 농도를 1 x 10¹⁹ cm^-3으로 고정시키고, 베이스 영역의 농도를 1 x 10¹⁸ cm^-3으로 고정시킨 다음, 열처리를 진행하여 불순물(dopant)을 확산(diffusion)시켜 열처리에 따른 불순물(dopant) 프로파일 및 래치-업 전압의 변화를 확인하였다.FIG. 4 is a graph illustrating the relationship between the doping concentration of the first type cathode layer and the anode layer at 1 × 10 ¹⁹ cm ^-3 , the concentration of the base region at 1 × 10 ¹⁸ cm ^-3 , dopant was diffused to confirm the change of the dopant profile and the latch-up voltage according to the heat treatment.

도 4를 참조하면, 열처리에 따라 불순물이 확산되어 불순물 프로파일이 급격한 프로파일에서 완만한 프로파일로 변하게 되고, 래치-업 전압은 점차 감소하여 래치-업이 발생하지 않아, 쌍안정(bi-stable)한 I-V 특성이 사라지는 것을 알 수 있다. 따라서, 래치-업 전압을 증가시키기 위한 기술이 필요하다.Referring to FIG. 4, impurities are diffused according to the heat treatment, so that the impurity profile is changed from a steep profile to a gentle profile, the latch-up voltage gradually decreases to avoid latch-up, IV characteristics disappear. Therefore, a technique for increasing the latch-up voltage is needed.

도 5a는 제1 내지 제3 진성층을 포함하지 않는 2단자 수직형 1-T 디램의 에너지 밴드 다이어그램을 도시한 그래프이고, 도 5b는 제1 내지 제3 진성층을 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 에너지 밴드 다이어그램을 도시한 그래프이다.FIG. 5A is a graph showing an energy band diagram of a two-terminal vertical type 1-T DRAM that does not include the first to third intrinsic layers, and FIG. 5B is a graph showing an energy band diagram of an embodiment of the present invention including first to third intrinsic layers. 1 is a graph showing an energy band diagram of a two-terminal vertical type 1-T dummy according to an example.

2단자 수직형 1-T 디램의 래치-업 전압을 제어하기 위해, 제1 내지 제3 진성층을 포함하지 않는 2단자 수직형 1-T 디램의 제1 내지 제3 접합 영역에 각각 10nm, 20nm, 30nm, 40nm 또는 50nm의 제1 내지 제3 진성층을 삽입하여 메모리 특성을 확인하였다.In order to control the latch-up voltage of the two-terminal vertical type 1-T DRAM, the first to third junction regions of the two-terminal vertical type 1-T DRAMs not including the first to third intrinsic layers , 30 nm, 40 nm or 50 nm of the first to third intrinsic layers were inserted to confirm the memory characteristics.

도 6a는 제1 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.FIG. 6A illustrates a two-terminal vertical 1-T DRAM according to an embodiment of the present invention that includes only a first intrinsic layer.

도 6a를 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서, 음극층과 제1 베이스층 사이에 존재하는 제1 접합에 형성되는 제1 진성층만 포함하는 경우, 제1 진성층의 두께가 증가함에 따라 래치-업 전압이 감소하는 것을 알 수 있다.6A, when a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes only a first intrinsic layer formed at a first junction existing between a cathode layer and a first base layer, It can be seen that the latch-up voltage decreases as the thickness of the first intrinsic layer increases.

도 6b는 제2 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.6B shows a two-terminal vertical 1-T DRAM according to an embodiment of the present invention that includes only a second intrinsic layer.

도 6b를 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서, 제1 베이스층 및 제2 베이스층 사이에 존재하는 제2 접합에 형성되는 제2 진성층만 포함하는 경우, 제1 진성층의 두께가 증가함에 따라 래치-업 전압이 증가하는 것을 알 수 있다.Referring to FIG. 6B, in the two-terminal vertical type 1-T DRAM according to the embodiment of the present invention, only the second intrinsic layer formed at the second junction existing between the first base layer and the second base layer It can be seen that the latch-up voltage increases as the thickness of the first intrinsic layer increases.

도 6c는 제3 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.6C illustrates a two-terminal vertical 1-T DRAM according to an embodiment of the present invention that includes only a third intrinsic layer.

도 6c를 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서, 제2 베이스층 및 양극층 사이에 존재하는 제3 접합에 형성되는 제3 진성층만 포함하는 경우, 제1 진성층의 두께가 증가함에 따라 래치-업 전압이 감소하는 것을 알 수 있다.6C, when a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention includes only the third intrinsic layer formed at the third junction existing between the second base layer and the anode layer, It can be seen that the latch-up voltage decreases as the thickness of the first intrinsic layer increases.

도 6d는 제1 진성층 및 제2 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.6D illustrates a two-terminal vertical 1-T DRAM according to an embodiment of the present invention, which includes only a first intrinsic layer and a second intrinsic layer.

도 6d를 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서, 음극층과 제1 베이스층 사이에 존재하는 제1 접합에 형성되는 제1 진성층 및 제1 베이스층 및 제2 베이스층 사이에 존재하는 제2 접합에 형성되는 제2 진성층을 포함하는 경우, 제1 진성층 및 제2 진성층의 두께가 증가함에 따라 래치-업 전압이 감소하나, 제1 진성층만 포함하는 2단자 수직형 1-T 디램보다 래치-업 전압의 감소폭이 작은 것을 알 수 있다.6D, in a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, a first intrinsic layer and a first intrinsic layer, which are formed at a first junction existing between a cathode layer and a first base layer, And the second intrinsic layer formed in the second junction existing between the second intrinsic layer and the second intrinsic layer, the latch-up voltage decreases as the thickness of the first intrinsic layer and the second intrinsic layer increases, It can be seen that the reduction width of the latch-up voltage is smaller than that of the 2-terminal vertical type 1-T DRAM containing only the layer.

도 6e는 제2 진성층 및 제3 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.FIG. 6E illustrates a two-terminal vertical 1-T DRAM according to an embodiment of the present invention, which includes only a second intrinsic layer and a third intrinsic layer.

도 6e를 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서, 제1 베이스층 및 제2 베이스층 사이에 존재하는 제2 접합에 형성되는 제2 진성층 및 제2 베이스층 및 양극층 사이에 존재하는 제3 접합에 형성되는 제3 진성층을 포함하는 경우, 제2 진성층 및 제3 진성층의 두께가 증가함에 따라 래치-업 전압이 감소하나, 제3 진성층만 포함하는 2단자 수직형 1-T 디램보다 래치-업 전압의 감소폭이 작은 것을 알 수 있다.Referring to FIG. 6E, in a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, a second intrinsic layer formed at a second junction existing between the first base layer and the second base layer, And the third intrinsic layer formed in the third junction existing between the base layer and the anode layer, the latch-up voltage decreases as the thickness of the second intrinsic layer and the third intrinsic layer increases, It can be seen that the reduction width of the latch-up voltage is smaller than that of the 2-terminal vertical type 1-T DRAM containing only the layer.

도 6f는 제1 진성층 및 제3 진성층만 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.6f shows a two-terminal vertical 1-T DRAM according to an embodiment of the present invention that includes only a first intrinsic layer and a third intrinsic layer.

도 6f를 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서, 음극층과 제1 베이스층 사이에 존재하는 제1 접합에 형성되는 제1 진성층 및 제2 베이스층 및 양극층 사이에 존재하는 제3 접합에 형성되는 제3 진성층을 포함하는 경우, 제1 진성층 및 제3 진성층의 두께가 증가함에 따라 래치-업 전압이 감소하고, 제1 진성층 또는 제3 진성층만 포함하는 2단자 수직형 1-T 디램보다 래치-업 전압의 감소폭이 큰 것을 알 수 있다.Referring to FIG. 6F, in a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, a first intrinsic layer and a second intrinsic layer, which are formed at a first junction existing between the cathode layer and the first base layer, And the third intrinsic layer formed in the third junction existing between the anode layer, the latch-up voltage decreases as the thickness of the first intrinsic layer and the third intrinsic layer increases, It can be seen that the decrease width of the latch-up voltage is larger than that of the 2-terminal vertical type 1-T DRAM including only the third intrinsic layer.

도 6g는 제1 진성층 내지 제3 진성층을 모두 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램을 도시한 것이다.FIG. 6G shows a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention including both the first to third intrinsic layers.

도 6g를 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램에서, 음극층과 제1 베이스층 사이에 존재하는 제1 접합에 형성되는 제1 진성층, 제1 베이스층 및 제2 베이스층 사이에 존재하는 제2 접합에 형성되는 제2 진성층 및 제2 베이스층 및 양극층 사이에 존재하는 제3 접합에 형성되는 제3 진성층을 포함하는 경우, 제1 진성층, 제2 진성층 및 제3 진성층의 두께가 증가함에 따라 래치-업 전압이 감소하고, 제1 진성층 또는 제3 진성층만 포함하는 2단자 수직형 1-T 디램보다 래치-업 전압의 감소폭이 작은 것을 알 수 있다.Referring to FIG. 6G, in a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention, a first intrinsic layer formed at a first junction existing between a cathode layer and a first base layer, And a third intrinsic layer formed at a third junction existing between the second intrinsic layer and the second base layer and formed between the second intrinsic layer and the second base layer, Up voltage is decreased as the thickness of the second intrinsic layer and the third intrinsic layer is increased and the latch-up voltage of the latch-up voltage is lower than that of the two-terminal vertical type 1-T DRAM containing only the first intrinsic layer or the third intrinsic layer And the reduction width is small.

도 7은 제1 내지 제3 진성층을 포함하는 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램의 래치-업 전압 특성을 도시한 그래프이다.FIG. 7 is a graph showing latch-up voltage characteristics of a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention including first through third intrinsic layers.

도 7을 참조하면, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 제1 진성층 또는 제3 진성층에 의해 래치-업 전압을 감소시킬 수 있고, 제2 진성층에 의해 래치-업 전압을 증가시킬 수 있다.Referring to FIG. 7, a two-terminal vertical type 1-T DRAM according to an embodiment of the present invention can reduce a latch-up voltage by a first intrinsic layer or a third intrinsic layer, The latch-up voltage can be increased.

따라서, 다시 말해, 본 발명의 일 실시예에 따른 2단자 수직형 1-T 디램은 제1 내지 제3 접합에 제1 진성층 내지 제3 진성층을 삽입함으로써, 래치-업 전압 조절이 가능하고, 메모리 마진을 조절할 수 있다.Thus, in other words, the two-terminal vertical type 1-T DRAM according to the embodiment of the present invention is capable of adjusting the latch-up voltage by inserting the first to third intrinsic layers into the first to third junctions , And the memory margin can be adjusted.

상술한 구체적인 실시예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시예에 따라 단수 또는 복수로 표현되었다.In the above-mentioned specific embodiments, the elements included in the invention have been expressed singular or plural in accordance with the specific embodiments shown.

그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.It should be understood, however, that the singular or plural representations are selected appropriately for the sake of convenience of description and that the above-described embodiments are not limited to the singular or plural constituent elements, , And may be composed of a plurality of elements even if they are represented by a single number.

한편 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 다양한 실시예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.While the invention has been shown and described with reference to certain exemplary embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention as defined by the appended claims.

그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.Therefore, the scope of the present invention should not be limited by the illustrated embodiments, but should be determined by the scope of the appended claims, as well as the appended claims.

100: 2단자 수직형 1-T 디램 110: 음극층
121: 제1 진성층 122: 제2 진성층
123: 제3 진성층 131: 제1 베이스층
132: 제2 베이스층 140: 양극층
150: 비트라인100: 2-terminal vertical type 1-T dummy 110: cathode layer
121: first intrinsic layer 122: second intrinsic layer
123: tertiary layer 131: first base layer
132: second base layer 140: anode layer
150: bit line

Claims

A cathode layer comprising a first type of semiconductor;
A first intrinsic layer formed on the cathode layer and including an intrinsic semiconductor;
A first base layer formed on the first intrinsic layer and including a second type of semiconductor;
A second intrinsic layer formed on the first base layer and including an intrinsic semiconductor;
A second base layer formed on the second intrinsic layer and including a first type of semiconductor;
A third intrinsic layer formed on the second base layer and including an intrinsic semiconductor; And
An anode layer formed on the third intrinsic layer and including a second type semiconductor;
Terminal vertical type 1T-DRAM.