KR101201853B1 - Capacitorless dynamic landom access memory and fabrication method thereof - Google Patents

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KR101201853B1 KR1020100071736A KR20100071736A KR101201853B1 KR 101201853 B1 KR101201853 B1 KR 101201853B1 KR 1020100071736 A KR1020100071736 A KR 1020100071736A KR 20100071736 A KR20100071736 A KR 20100071736A KR 101201853 B1 KR101201853 B1 KR 101201853B1
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최양규
한진우
최지민
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한국과학기술원
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/20—DRAM devices comprising floating-body transistors, e.g. floating-body cells

Abstract

본 발명의 커패시터리스 디램 셀 제조방법은, 기판 상에 매립 절연산화막을 형성하는 단계; 상기 매립 절연 산화막 상에 단결정 반도체층을 형성하고, 상기 단결정 반도체층 상에 제1 타입의 반도체의 형성을 위한 이온주입을 실시하는 단계; 상기 단결정 반도체층을 식각하여 활성 반도체층을 형성하는 단계; 상기 활성 반도체층에서 상기 제1 타입의 반도체로 남겨둘 부위에 감광막을 형성한 상태에서 제2 타입의 반도체의 형성을 위한 이온주입을 실시하는 단계; 및 상기 감광막을 제거한 후 상기 활성 반도체층에 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계;를 포함한다.A method of manufacturing a capacitorless DRAM cell of the present invention includes forming a buried insulating oxide film on a substrate; Forming a single crystal semiconductor layer on the buried insulating oxide film and performing ion implantation to form a first type of semiconductor on the single crystal semiconductor layer; Etching the single crystal semiconductor layer to form an active semiconductor layer; Performing ion implantation to form a second type of semiconductor in a state where a photosensitive film is formed on a portion of the active semiconductor layer to be left as the first type of semiconductor; And removing the photosensitive film and completing a second type-first type-second type semiconductor junction structure on the active semiconductor layer.

Description

커패시터리스 디램 셀 및 그 제조방법{CAPACITORLESS DYNAMIC LANDOM ACCESS MEMORY AND FABRICATION METHOD THEREOF}CAPACCITORLESS DYNAMIC LANDOM ACCESS MEMORY AND FABRICATION METHOD THEREOF

본 발명은 커패시터리스 디램 셀 및 그 제조방법에 관한 것이다.
The present invention relates to a capacitorless DRAM cell and a method of manufacturing the same.

디램(Dynamic Random Access Memory, DRAM) 셀의 크기가 100nm 이하로 줄어들게 되면서 현재의 디램 셀 트랜지스터의 소형화 문제가 대두되고 있다. 현재, 디램의 경우 1 트랜지스터/1 커패시터(1T/1C) 구조를 갖고 있으며, 셀의 면적은 8F2이 일반적이다. 그러나, 현재와 같은 1T/1C 구조로는 4F2까지 면적을 줄이는 것이 매우 어렵다. 셀의 면적을 줄이기 위해 트랜지스터를 소형화하는 것도 어렵지만, 셀의 크기와 상관없이 약 30fF/cell값을 필요로 하는 커패시터의 소형화는 더욱 어렵다.As the size of DRAM (Dynamic Random Access Memory (DRAM)) cells has been reduced to less than 100 nm, the problem of miniaturization of current DRAM cell transistors is on the rise. Currently, DRAM has a structure of 1 transistor / 1 capacitor (1T / 1C), and the cell area is 8F 2 . However, with the current 1T / 1C structure, it is very difficult to reduce the area to 4F 2 . It is difficult to miniaturize the transistor to reduce the cell area, but it is more difficult to miniaturize the capacitor, which requires about 30 fF / cell regardless of the cell size.

이와 같은 이유로 최근에는 커패시터리스 1-트랜지스터 디램(1T-디램)이 제안되고 있으며, 그 주류는 전기적으로 바디가 부유된(floating) MOSFET 구조를 이용한 플로팅 바디 셀(Floating Body Cell, FBC)이다. 소자 동작 중 플로팅 바디 셀에서 나타나는 바디충전효과(body charging effect)를 긍정적으로 응용하여, 다수 캐리어인 정공들이 플로팅 바디에서 축적된 상태 또는 축적되어 있지 않은 상태에 따라 나타나는 문턱전압의 차이로 셀의 "0"과 "1"을 구분한다.For this reason, a capacitorless 1-transistor DRAM (1T-DRAM) has recently been proposed, and its mainstream is a floating body cell (FBC) using an electrically floating MOSFET structure. By positively applying the body charging effect that appears in floating body cells during device operation, the difference in threshold voltages caused by the accumulation or non-accumulation of holes, which are the majority carriers, is caused by the difference in the cell's " Distinguish between 0 "and" 1 ".

정공들이 바디에 축적되어 있다면 문턱전압은 낮아지게 되는데 이때의 상태를 "1"상태라고 인식한다. 반면에, 정공들이 축적되어 있지 않다면 문턱전압은 높아지게 되는데 이때의 상태를 "0"상태라고 인식한다. 이 2가지 상태의 서로 다른 문턱전압에 따른 구동전류의 차이로 인하여 메모리로써 사용될 수 있다. "1"상태를 쓰기 위해 트랜지스터는 충돌 이온화(impact ionization)에 의해 전자-정공 쌍 (electron-hole pair)을 형성하여 추가의 정공들을 바디에 축적하고, "0"상태를 쓰기 위해 채널-드레인 접합에 순향향 바이어스를 걸어 바디에 축적되어 있는 정공들을 제거한다.If holes are accumulated in the body, the threshold voltage is lowered. At this time, the state is recognized as "1" state. On the other hand, if holes are not accumulated, the threshold voltage becomes high, and this state is recognized as a "0" state. Due to the difference in driving current according to different threshold voltages of the two states, it can be used as a memory. To write the "1" state, the transistor forms an electron-hole pair by impact ionization, accumulating additional holes in the body, and channel-drain junction to write the "0" state. A forward bias is applied to remove holes accumulated in the body.

플로팅 바디 셀 동작을 위한 충돌 이온화는 높은 에너지를 갖는 전자-정공 쌍들을 형성한다. 이때, 게이트 쪽에서 인가된 전계방향에 따라 높은 에너지의 전하들이 게이트 절연막으로 주입되어 절연막의 내구성을 저하시키게 되는데, 칩을 장기간 사용할 때 불안정성을 초래하고 내구성을 약하게 하여, 결국에는 소자의 수명을 단축시킨다.
Collision ionization for floating body cell operation forms electron-hole pairs with high energy. At this time, high energy charges are injected into the gate insulating film according to the electric field direction applied from the gate side, which degrades the durability of the insulating film, which causes instability and weakens the durability of the chip for a long time, thereby shortening the life of the device. .

본 발명은 MOS 3단자(소스, 게이트, 드레인) 구조에서 벗어나 게이트와 게이트 절연막이 없는 N형-P형-N형 또는 P형-N형-P형 반도체 접합의 2단자 구조를 제공하여 게이트 절연막과 관련된 소자의 열화를 차단하는 커패시터리스 디램 셀을 제공하는 것을 목적으로 한다.
The present invention provides a two-terminal structure of an N-type-P-N-type or P-N-P-type semiconductor junction without a gate and gate insulating film, deviating from the MOS three-terminal (source, gate, drain) structure, thereby providing a gate insulating film. It is an object of the present invention to provide a capacitorless DRAM cell for blocking the deterioration of the device associated with.

본 발명의 일 측면은, 기판 상에 매립 절연산화막을 형성하는 단계; 상기 매립 절연 산화막 상에 단결정 반도체층을 형성한 후 제1 타입의 반도체 형성을 위한 이온주입을 실시하는 단계; 상기 단결정 반도체층을 식각하여 활성 반도체층을 형성하는 단계; 상기 활성 반도체층에서 상기 제1 타입의 반도체로 남겨둘 부위에 감광막을 형성한 상태에서 제2 타입의 반도체 형성을 위한 이온주입을 실시하는 단계; 및 상기 감광막을 제거한 후 상기 활성 반도체층에 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계;를 포함하는 커패시터리스 디램 셀 제조방법을 제공한다.One aspect of the invention, forming a buried insulating oxide film on the substrate; Forming a single crystal semiconductor layer on the buried insulating oxide film and performing ion implantation to form a first type of semiconductor; Etching the single crystal semiconductor layer to form an active semiconductor layer; Performing ion implantation to form a second type of semiconductor in a state where a photosensitive film is formed on a portion of the active semiconductor layer to be left as the first type of semiconductor; And removing the photosensitive film and completing a second type-first type-second type semiconductor junction structure on the active semiconductor layer.

본 발명의 일 실시예에서, 상기 감광막을 제거한 후 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.In one embodiment of the present invention, it provides a method for manufacturing a capacitorless DRAM cell comprising the step of annealing after removing the photosensitive film.

본 발명의 다른 실시예에서, 상기 기판은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 또는 절연층 매몰 스트레인드 실리콘 웨이퍼 중에서 어느 하나인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.In another embodiment of the present invention, the substrate is any one of an insulating layer buried silicon wafer, an insulating layer buried germanium wafer, an insulating layer buried strained germanium wafer, or an insulating layer buried strained silicon wafer, characterized in that the capacitorless DRAM It provides a cell manufacturing method.

본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체와 상기 제2 타입의 반도체를 형성하는 물질은, 실리콘, 저머늄, 실리콘저머늄, 실리콘카바이드, 갈륨비소, 인듐갈륨비소, 또는 갈륨질소 중에서 어느 하나인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.In another embodiment of the present invention, the material forming the first type of semiconductor and the second type of semiconductor is silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, indium gallium arsenide, or gallium nitrogen. It provides a capacitorless DRAM cell manufacturing method characterized in that any one of.

본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체 및 제2 타입의 반도체는 각각 P형 반도체, N형 반도체 또는 N형 반도체, P형 반도체인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
In another embodiment of the present invention, the first type of semiconductor and the second type of semiconductor is a capacitorless DRAM cell manufacturing method, characterized in that each of the P-type semiconductor, N-type semiconductor or N-type semiconductor, P-type semiconductor to provide.

본 발명의 다른 측면은, 상기 방법으로 제조된 커패시터리스 디램 셀을 제공한다.
Another aspect of the present invention provides a capacitorless DRAM cell manufactured by the above method.

본 발명의 또 다른 측면은, 기판 상에 제2 타입-제1 타입-제2 타입의 반도체를 형성하는 단계; 및 상기 제2 타입-제1 타입-제2 타입의 반도체를 수직방향으로 패터닝하여 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계;를 포함하는 커패시터리스 디램 셀 제조방법을 제공한다.Another aspect of the present invention provides a method for forming a semiconductor device, the method comprising: forming a second type-first type-second type semiconductor on a substrate; And patterning the semiconductor of the second type-first type-second type in a vertical direction to complete a second junction type-first type-second type semiconductor junction structure. To provide.

본 발명의 일 실시예에서, 상기 기판은 벌크 웨이퍼인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.In one embodiment of the invention, the substrate provides a method for manufacturing a capacitorless DRAM cell, characterized in that the bulk wafer.

본 발명의 다른 실시예에서, 상기 제2 타입-제1 타입-제2 타입의 반도체를 형성하는 단계는, 상기 기판 상에서 에피택셜 성장을 통하여 형성하거나 상기 기판 상에 이온주입을 실시하여 형성하는 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.In another embodiment of the present invention, the forming of the second type-first type-second type semiconductor may be formed by epitaxial growth on the substrate or by implantation on the substrate. Provided is a method of manufacturing a capacitorless DRAM cell.

본 발명의 또 다른 실시예에서, 상기 이온주입을 실시하는 경우, 상기 제2 타입-제1 타입-제2 타입의 반도체를 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.In another embodiment of the present invention, when the ion implantation is performed, further comprising the step of annealing the semiconductor of the second type-first type-second type to provide.

본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체 및 제2 타입의 반도체는 각각 P형 반도체, N형 반도체 또는 N형 반도체, P형 반도체인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.In another embodiment of the present invention, the first type of semiconductor and the second type of semiconductor is a capacitorless DRAM cell manufacturing method, characterized in that each of the P-type semiconductor, N-type semiconductor or N-type semiconductor, P-type semiconductor to provide.

본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체 및 제2 타입의 반도체가 각각 P형 반도체, N형 반도체일 경우, 상기 제1 타입 및 제2 타입의 반도체를 각각 형성하는 물질은, 상기 제2 타입의 반도체의 밸런스 밴드 에너지가 상기 제1 타입의 반도체의 밸런스 밴드 에너지보다 낮고, 상기 제1 타입의 반도체의 컨덕션 밴드 에너지가 상기 제2 타입의 반도체의 컨덕션 밴드 에너지보다 높도록 하는 물질인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.In another embodiment of the present invention, when the first type of semiconductor and the second type of semiconductor are a P-type semiconductor and an N-type semiconductor, respectively, the materials forming the first and second types of semiconductors, respectively, The balance band energy of the semiconductor of the second type is lower than the balance band energy of the semiconductor of the first type, and the conduction band energy of the semiconductor of the first type is higher than the conduction band energy of the semiconductor of the second type. It provides a capacitorless DRAM cell manufacturing method characterized in that the material.

본 발명의 또 다른 실시예에서, 상기 제1 타입의 반도체 및 제2 타입의 반도체가 각각 N형 반도체, P형 반도체일 경우, 상기 제1 타입 및 제2 타입의 반도체를 각각 형성하는 물질은, 상기 제2 타입의 반도체의 밸런스 밴드 에너지가 상기 제1 타입의 반도체의 밸런스 밴드 에너지보다 높고, 상기 제1 타입의 반도체의 컨덕션 밴드 에너지가 상기 제2 타입의 반도체의 컨덕션 밴드 에너지보다 낮도록 하는 물질인 것을 특징으로 하는 커패시터리스 디램 셀 제조방법을 제공한다.
In another embodiment of the present invention, when the semiconductor of the first type and the semiconductor of the second type is an N-type semiconductor, P-type semiconductor, respectively, the material for forming the first type and the second type of semiconductor, respectively, The balance band energy of the semiconductor of the second type is higher than the balance band energy of the semiconductor of the first type, and the conduction band energy of the semiconductor of the first type is lower than the conduction band energy of the semiconductor of the second type. It provides a capacitorless DRAM cell manufacturing method characterized in that the material.

본 발명의 또 다른 측면은, 상기 방법으로 제조된 커패시터리스 디램 셀을 제공한다.Another aspect of the present invention provides a capacitorless DRAM cell manufactured by the above method.

본 발명에 따르면, 커패시터리스 디램 셀은 기존의 커패시터리스 트랜지스터 디램 셀과는 달리 게이트와 게이트 절연막이 없어 열전자 주입(hot-carrier injection) 등으로 인한 내구성 저하를 원천적으로 차단하여 소자의 안전성을 극대화하고 수명을 늘일 수 있다.According to the present invention, unlike a conventional capacitorless transistor DRAM cell, the capacitorless DRAM cell does not have a gate and a gate insulating layer, thereby maximizing the safety of the device by blocking the durability degradation due to hot-carrier injection and the like. It can extend the life.

또한, 본 발명에 따르면, N형 반도체와 P형 반도체의 이종접합구조를 사용하여 전자주입효율을 높이고 여기 정공의 수명을 늘여 데이터의 유지시간을 늘일 수 있다.
Further, according to the present invention, the heterojunction structure of the N-type semiconductor and the P-type semiconductor can be used to increase the electron injection efficiency and extend the life of the excitation holes, thereby increasing the data retention time.

도 1은 본 발명에 따른 평면형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이다.
도 2 내지 도 5는 도 1의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.
도 6은 본 발명에 따른 수직형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이다.
도 7 및 도 8은 도 6의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.
도 9는 본 발명에 따른 커패시터리스 디램 셀의 전류-전압 곡선이다.
도 10은 본 발명에 따른 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀의 "1"상태와 "0"상태에서 에너지 밴드 다이어그램이다.1 is a flowchart of a method for manufacturing a capacitorless DRAM cell having a planar N-P-N-type semiconductor junction structure according to the present invention.
2 to 5 are cross-sectional views illustrating a method of manufacturing the capacitorless DRAM cell of FIG. 1.
6 is a flowchart illustrating a method of manufacturing a capacitorless DRAM cell having a vertical N-P-N type semiconductor junction structure according to the present invention.
7 and 8 are cross-sectional views illustrating a method of manufacturing the capacitorless DRAM cell of FIG. 6.
9 is a current-voltage curve of a capacitorless DRAM cell according to the present invention.
FIG. 10 is an energy band diagram in a "1" state and a "0" state of a capacitorless DRAM cell having an N-P-N-type semiconductor junction structure according to the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지의 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로만 한정되는 것은 아니다. 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings. However, the embodiments of the present invention may be modified into various other forms, and the scope of the present invention is not limited to the embodiments described below. The shape and the size of the elements in the drawings may be exaggerated for clarity and the same elements are denoted by the same reference numerals in the drawings.

도 1은 본 발명에 따른 평면형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이고, 도 2 내지 도 5는 도 1의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.1 is a flowchart of a method for manufacturing a capacitorless DRAM cell having a planar N-type-P-N type semiconductor junction structure according to the present invention, and FIGS. 2 to 5 illustrate a method of manufacturing the capacitorless DRAM cell of FIG. 1. It is a cross section.

먼저, 기판(100)상에 매립 절연산화막(200)을 형성한다(S110). 기판(100)은 절연층 매몰 실리콘(Silicon on Insulator, SOI) 웨이퍼, 절연층 매몰 게르마늄 (Germanium on Insulator, GOI) 웨이퍼, 절연층 매몰 스트레인드 게르마늄 (Strained Germanium on Insulator, SGOI) 웨이퍼, 또는 절연층 매몰 스트레인드 실리콘(Strained Silicon on Insulator, SSOI) 웨이퍼 중에서 어느 하나이다.First, a buried insulating oxide film 200 is formed on the substrate 100 (S110). The substrate 100 may include an insulating layer buried silicon (SOI) wafer, an insulating layer germanium on insulator (GOI) wafer, an insulating layer buried strained germanium (SGOI) wafer, or an insulating layer. It is one of the strained silicon on insulator (SSOI) wafer.

S110 단계 이후, 매립 절연산화막(200) 상에 단결정 반도체층(300)을 형성한 후 P형 반도체 형성을 위한 이온주입을 실시한다(S120).After the step S110, after forming the single crystal semiconductor layer 300 on the buried insulating oxide film 200, ion implantation for forming a P-type semiconductor is performed (S120).

S12O 단계 이후, 단결정 반도체층(300)을 식각하여 활성 반도체층을 형성한다(S130).After the step S12O, the single crystal semiconductor layer 300 is etched to form an active semiconductor layer (S130).

S130 단계 이후, 활성 반도체층에서 P형 반도체로 남겨둘 부위에 감광막(400)을 형성한 상태에서 N형 반도체 형성을 위한 이온주입을 실시한다(S140).After operation S130, ion implantation for forming an N-type semiconductor is performed in a state in which the photosensitive film 400 is formed at a portion of the active semiconductor layer to be left as a P-type semiconductor (S140).

S140 단계 이후, 감광막(400)을 제거한 후 활성 반도체층에 N형-P형-N형 반도체(310, 320, 330) 접합구조를 완성한다(S150). 이때, 감광막(400)을 제거한 후 어닐링하는 단계를 추가하면 주입된 이온을 활성화할 수 있다. N형 반도체(310, 330) 및 P형 반도체(320)를 각각 형성하는 물질은, N형의 반도체(310, 330)의 밸런스 밴드 에너지가 P형 반도체(320)의 밸런스 밴드 에너지보다 낮고 P형 반도체(320)의 컨덕션 밴드 에너지가 N형 반도체(310, 330)의 컨덕션 밴드 에너지보다 높도록 하는 물질을 이용한다. 이때, N형 반도체(310, 330), P형 반도체(320)를 형성하는 물질은, 실리콘, 저머늄, 실리콘저머늄, 실리콘카바이드, 갈륨비소, 인듐갈륨비소, 갈륨질소일 수 있다. 이와 같은 물질로 N형 반도체(310, 330) 및 P형 반도체(320)를 형성하면, 전자의 주입효율을 높일 수 있기 때문에 높은 전류값을 얻을 수 있고, P형 반도체(320)에 저장된 여기의 정공들이 N형 반도체(310, 330)의 높은 정공장벽때문에 전하 유지시간을 연장하여 데이터 유지시간을 늘일 수 있다.After the step S140, after removing the photosensitive film 400 to complete the junction structure of the N-P-N-type semiconductor (310, 320, 330) to the active semiconductor layer (S150). In this case, by removing the photoresist film 400 and then annealing, the implanted ions may be activated. In the materials forming the N-type semiconductors 310 and 330 and the P-type semiconductor 320, respectively, the balance band energy of the N-type semiconductors 310 and 330 is lower than the balance band energy of the P-type semiconductor 320 and the P-type semiconductor. The conductive band energy of the semiconductor 320 is higher than that of the N-type semiconductors 310 and 330. In this case, the materials forming the N-type semiconductors 310 and 330 and the P-type semiconductor 320 may be silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, indium gallium arsenide, and gallium nitrogen. If the N-type semiconductors 310 and 330 and the P-type semiconductor 320 are formed of such a material, a high current value can be obtained because electron injection efficiency can be increased, and the excitation stored in the P-type semiconductor 320 can be obtained. The holes can extend the charge retention time due to the high factory walls of the N-type semiconductors 310 and 330, thereby increasing the data retention time.

S110 내지 S150 단계에서는 평면형 N형-P형-N형(310, 320, 330) 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법을 설명하였지만, N형 반도체(310, 330)와 P형 반도체(320)의 제조순서를 바꾸면 평면형 P형-N형-P형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법을 쉽게 설명할 수 있다. 즉, 평면형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법에서 N형과 P형을 서로 바꾸어 배치하면 된다.In the steps S110 to S150, a method of manufacturing a capacitorless DRAM cell having a planar N-P-N-type semiconductor junction structure (310, 320, 330) has been described. By changing the fabrication order of the C), it is easy to explain a method of manufacturing a capacitorless DRAM cell having a planar P-N-P semiconductor junction structure. That is, in the method of manufacturing a capacitorless DRAM cell having a planar N-P-N-type semiconductor junction structure, N-type and P-type may be interchanged.

이때, 평면형 P형-N형-P형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법에서는, P형 반도체(310, 330) 및 N형 반도체(320)를 각각 형성하는 물질은, P형의 반도체(310, 330)의 밸런스 밴드 에너지가 N형 반도체(320)의 밸런스 밴드 에너지보다 높고 N형 반도체(310, 330)의 컨덕션 밴드 에너지가 P형 반도체(320)의 컨덕션 밴드 에너지보다 낮도록 하는 물질을 이용한다.
At this time, in the method for manufacturing a capacitorless DRAM cell having a planar P-N-P-type semiconductor junction structure, a material for forming the P-type semiconductors 310 and 330 and the N-type semiconductor 320, respectively, is a P-type semiconductor. The balance band energy of the 310 and 330 is higher than the balance band energy of the N-type semiconductor 320 and the conduction band energy of the N-type semiconductor 310 and 330 is lower than the conduction band energy of the P-type semiconductor 320. Use a substance to

도 6은 본 발명에 따른 수직형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법의 흐름도이고, 도 7 및 도 8은 도 6의 커패시터리스 디램 셀 제조방법을 설명하기 위한 단면도이다.6 is a flowchart illustrating a method for manufacturing a capacitorless DRAM cell having a vertical N-type-P-N type semiconductor junction structure according to the present invention, and FIGS. 7 and 8 illustrate the method for manufacturing the capacitorless DRAM cell of FIG. 6. It is a section for.

먼저, 기판(500) 상에 N형-P형-N형 반도체(600, 700, 800)를 형성한다 (S210). 기판(500)은 벌크 웨이퍼가 사용될 수 있다. N형-P형-N형 반도체(600, 700, 800)는, 기판(500) 상에서 에피택셜(epitaxial) 성장을 통하여 형성하거나, 기판 상에 이온주입을 실시하여 형성한다. 이때, 이온주입을 실시하는 경우, N형-P형-N형 반도체(600, 700, 800)를 어닐링하는 단계를 추가하면 주입된 이온을 활성화할 수 있다. 에피택셜 성장은 반도체 제조기술의 하나로, 기판(500) 표면에 방향성을 정한 결정을 성장시키는 기술이다.First, the N-type-P-N-type semiconductors 600, 700, and 800 are formed on the substrate 500 (S210). The substrate 500 may be a bulk wafer. The N-P-N-type semiconductors 600, 700, and 800 are formed by epitaxial growth on the substrate 500 or by ion implantation on the substrate. In this case, when the ion implantation is performed, annealing of the N-P-N-type semiconductors 600, 700, and 800 may be added to activate the implanted ions. Epitaxial growth is one of semiconductor manufacturing techniques, and is a technique for growing crystals having oriented crystals on the surface of a substrate 500.

S210 단계 이후, N형-P형-N형 반도체(600, 700, 800)를 수직방향으로 패터닝하여 (patterning) N형-P형-N형 반도체 접합구조를 완성한다(S220). N형 반도체 (600, 800) 및 P형 반도체(700)를 각각 형성하는 물질은, N형의 반도체(600, 800)의 밸런스 밴드 에너지가 P형 반도체(700)의 밸런스 밴드 에너지보다 낮고 P형 반도체(700)의 컨덕션 밴드 에너지가 N형 반도체(600, 800)의 컨덕션 밴드 에너지보다 높도록 하는 물질을 이용할 수 있다. 이때, N형 반도체(600, 800), P형 반도체(700)를 형성하는 물질은, 실리콘, 저머늄, 실리콘저머늄, 실리콘카바이드, 갈륨비소, 인듐갈륨비소, 갈륨질소일 수 있다.After operation S210, the N-type-P-N-type semiconductors 600, 700, and 800 are patterned in a vertical direction to complete the N-type-P-N-type semiconductor junction structure (S220). In the materials forming the N-type semiconductors 600 and 800 and the P-type semiconductor 700, respectively, the balance band energy of the N-type semiconductors 600 and 800 is lower than the balance band energy of the P-type semiconductor 700 and the P-type semiconductor. A material that allows the conduction band energy of the semiconductor 700 to be higher than the conduction band energy of the N-type semiconductors 600 and 800 may be used. In this case, the materials forming the N-type semiconductors 600 and 800 and the P-type semiconductor 700 may be silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, indium gallium arsenide, and gallium nitrogen.

S210 내지 S220 단계에서는 수직형 N형-P형-N형(600, 700, 800) 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법을 설명하였지만, N형 반도체(600, 800)와 P형 반도체(700)의 제조순서를 바꾸면 수직형 P형-N형-P형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법을 쉽게 설명할 수 있다. 즉, 수직형 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법에서 N형과 P형을 서로 바꾸어 배치하면 된다.In the steps S210 to S220, a method of manufacturing a capacitorless DRAM cell having a vertical N-P-N-type (600, 700, 800) semiconductor junction structure has been described. However, the N-type semiconductors 600, 800 and P-type semiconductors ( By changing the manufacturing order of 700), a method of manufacturing a capacitorless DRAM cell having a vertical P-N-P semiconductor junction structure can be easily described. That is, in the method of manufacturing a capacitorless DRAM cell having a vertical N-P-N-type semiconductor junction structure, N-type and P-type may be interchanged.

이때, 수직형 P형-N형-P형 반도체 접합구조를 갖는 커패시터리스 디램 셀 제조방법에서는, P형 반도체 및 N형 반도체를 각각 형성하는 물질은, P형의 반도체 (600, 800)의 밸런스 밴드 에너지가 N형 반도체(700)의 밸런스 밴드 에너지보다 높고 N형 반도체(700)의 컨덕션 밴드 에너지가 P형 반도체(600, 800)의 컨덕션 밴드 에너지보다 낮도록 하는 물질을 이용한다.
At this time, in the method for manufacturing a capacitorless DRAM cell having a vertical P-N-P semiconductor junction structure, the material forming the P-type semiconductor and the N-type semiconductor, respectively, is a balance between the P-type semiconductors 600 and 800. A material is used such that the band energy is higher than the balance band energy of the N-type semiconductor 700 and the conduction band energy of the N-type semiconductor 700 is lower than the conduction band energy of the P-type semiconductors 600 and 800.

도 9는 본 발명에 따른 커패시터리스 디램 셀의 전류-전압 곡선이다. 도 9를참조하면, 2단자 사이에 전압을 증가시키면 충돌이온화에 의해 전자-정공 쌍들이 생기고, 이때 생긴 정공들이 중간에 위치한 P형 반도체에 축적된다. 전압이 특정값에 도달하게 되면 베이스가 오픈된 NPN형 바이폴라 트랜지스터가 항복영역에 있게 되는 것과 같이 큰 전류가 흐른다. 이때, 특정값 이상의 전압이 인가되는 한 큰 값의 전류가 유지된다.9 is a current-voltage curve of a capacitorless DRAM cell according to the present invention. Referring to FIG. 9, when the voltage is increased between the two terminals, electron-hole pairs are generated by collision ionization, and the holes generated at this time are accumulated in the intermediate P-type semiconductor. When the voltage reaches a certain value, a large current flows as if the NPN-type bipolar transistor whose base is open is in the breakdown region. At this time, a large value of current is maintained as long as a voltage of a specific value or more is applied.

다시 전압을 감소시키면 전자-정공 쌍들의 생성이 줄어들게 되어 다시 항복영역에서 벗어나게 되어 작은 값의 전류가 흐른다. 이때, 항복영역에서 벗어나게 되는 전압(이하, 래치 다운 전압)은 항복영역이 일어나게 되는 전압(이하, 래치 업)보다 작게 되므로, 래치 업 전압과 래치 다운 전압 사이에서 쌍안정(bistable) 전류-전압 특성을 갖는다.Reducing the voltage again reduces the generation of electron-hole pairs, leaving the breakdown region again, where a small current flows. At this time, since the voltage (hereinafter, referred to as latch down voltage) which is out of the breakdown region is smaller than the voltage (hereinafter referred to as latch-up) as which the breakdown region occurs, a bistable current-voltage characteristic between the latch-up voltage and the latch-down voltage is obtained. Has

따라서, 중간에 위치한 P형 반도체에 정공들이 쌓여있는 상태 또는 쌓여있지 않은 상태를 래치 업 전압과 래치 다운 전압 사이에서 감지하게 되면 전류가 많이 흐르거나 적게 흐르는 차이로써 저장된 데이터가 "1"상태인지 "0"상태인지 구분할 수 있게 된다.
Therefore, if a hole is accumulated or not accumulated in the intermediate P-type semiconductor, the gap between the latch up voltage and the latch down voltage is detected. 0 "state can be distinguished.

도 10은 본 발명에 따른 N형-P형-N형 반도체 접합구조를 갖는 커패시터리스 디램 셀의 "1"상태와 "0"상태에서 에너지 밴드 다이어그램이다. 도 10을 참조하면, Ec, Ev는 각각 컨덕션 밴드 에너지, 밸런스 밴드 에너지를 나타내는데, 상태 "0"에서는 전류가 적게 흐르고 상태 "1"에서는 전류가 많이 흐름을 알 수 있다.FIG. 10 is an energy band diagram in a "1" state and a "0" state of a capacitorless DRAM cell having an N-P-N-type semiconductor junction structure according to the present invention. Referring to FIG. 10, Ec and Ev represent conduction band energy and balance band energy, respectively. In the state "0", the current flows less and in the state "1", the current flows much.

또한, 상태 "0"에서는 여기 정공(Hole)들이 쌓여있지 않고, 상태 "1"에서는 여기 정공들이 쌓여 있음을 알 수 있다.
Also, it can be seen that holes are not stacked in the state "0", and holes are stacked in the state "1".

상술한 바와 같이, 커패시터리스 디램 셀 제조방법은 N형-P형-N형 반도체 접합구조 또는 P형-N형-P형 반도체 접합구조를 형성할 수 있으며, P형-N형-P형 반도체 접합구조는 N형-P형-N형 반도체 접합구조를 통해 등가적으로 이해될 수 있다. N형-P형-N형 반도체 접합구조는 2개의 N형 반도체에 전압을 인가하는 2단자 구조이고, 가운데 P형 반도체는 전기적으로 부유되어 외부전압이 인가될 수 없다.
As described above, the capacitorless DRAM cell manufacturing method can form an N-P-N-type semiconductor junction structure or a P-N-P-type semiconductor junction structure, and a P-N-P-type semiconductor The junction structure may be equivalently understood through the N-type-P-N type semiconductor junction structure. The N-type-P-N type semiconductor junction structure is a two-terminal structure for applying voltage to two N-type semiconductors, and the center P-type semiconductor is electrically floating so that an external voltage cannot be applied.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되지 아니한다. 첨부된 청구범위에 의해 권리범위를 한정하고자 하며, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게 자명할 것이다.
The present invention is not limited by the above-described embodiment and the accompanying drawings. It is intended that the scope of the invention be defined by the appended claims, and that various forms of substitution, modification, and alteration are possible without departing from the spirit of the invention as set forth in the claims. Will be self-explanatory.

100, 500 : 기판 200 : 매립 절연산화막
300 : 단결정 반도체층 400 : 감광막
600, 800 : N형 반도체 700 : P형 반도체100, 500: substrate 200: buried insulating oxide film
300: single crystal semiconductor layer 400: photosensitive film
600, 800: N-type semiconductor 700: P-type semiconductor

Claims (13)

기판 상에 매립 절연산화막을 형성하는 단계;
상기 매립 절연 산화막 상에 단결정 반도체층을 형성한 후 제1 타입의 반도체 형성을 위한 이온주입을 실시하는 단계;
상기 단결정 반도체층을 식각하여 활성 반도체층을 형성하는 단계;
상기 활성 반도체층에서 상기 제1 타입의 반도체로 남겨둘 부위에 감광막을 형성한 상태에서 제2 타입의 반도체 형성을 위한 이온주입을 실시하는 단계; 및
상기 감광막을 제거한 후 상기 활성 반도체층에 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계를 포함하며,
상기 제1 타입의 반도체 및 제2 타입의 반도체가 각각 P형 반도체, N형 반도체일 경우, 상기 제1 타입 및 제2 타입의 반도체를 각각 형성하는 물질은, 상기 제2 타입의 반도체의 밸런스 밴드 에너지가 상기 제1 타입의 반도체의 밸런스 밴드 에너지보다 낮고, 상기 제1 타입의 반도체의 컨덕션 밴드 에너지가 상기 제2 타입의 반도체의 컨덕션 밴드 에너지보다 높도록 하는 물질인 2단자의 커패시터리스 디램 셀 제조방법.Forming a buried insulating oxide film on the substrate;
Forming a single crystal semiconductor layer on the buried insulating oxide film and performing ion implantation to form a first type of semiconductor;
Etching the single crystal semiconductor layer to form an active semiconductor layer;
Performing ion implantation to form a second type of semiconductor in a state where a photosensitive film is formed on a portion of the active semiconductor layer to be left as the first type of semiconductor; And
After removing the photoresist film, completing a second type-first type-second type semiconductor junction structure on the active semiconductor layer,
When the semiconductor of the first type and the semiconductor of the second type are a P-type semiconductor or an N-type semiconductor, respectively, the material forming the semiconductor of the first type and the second type is a balance band of the semiconductor of the second type. A two-terminal capacitorless DRAM that is energy lower than the balance band energy of the semiconductor of the first type and the conduction band energy of the semiconductor of the first type is higher than the conduction band energy of the semiconductor of the second type. Cell manufacturing method. 기판 상에 매립 절연산화막을 형성하는 단계;
상기 매립 절연 산화막 상에 단결정 반도체층을 형성한 후 제1 타입의 반도체 형성을 위한 이온주입을 실시하는 단계;
상기 단결정 반도체층을 식각하여 활성 반도체층을 형성하는 단계;
상기 활성 반도체층에서 상기 제1 타입의 반도체로 남겨둘 부위에 감광막을 형성한 상태에서 제2 타입의 반도체 형성을 위한 이온주입을 실시하는 단계; 및
상기 감광막을 제거한 후 상기 활성 반도체층에 제2 타입-제1 타입-제2 타입의 반도체 접합구조를 완성하는 단계를 포함하며,
상기 제1 타입의 반도체 및 제2 타입의 반도체가 각각 N형 반도체, P형 반도체일 경우, 상기 제1 타입 및 제2 타입의 반도체를 각각 형성하는 물질은, 상기 제2 타입의 반도체의 밸런스 밴드 에너지가 상기 제1 타입의 반도체의 밸런스 밴드 에너지보다 높고, 상기 제1 타입의 반도체의 컨덕션 밴드 에너지가 상기 제2 타입의 반도체의 컨덕션 밴드 에너지보다 낮도록 하는 물질인 2단자의 커패시터리스 디램 셀 제조방법.Forming a buried insulating oxide film on the substrate;
Forming a single crystal semiconductor layer on the buried insulating oxide film and performing ion implantation to form a first type of semiconductor;
Etching the single crystal semiconductor layer to form an active semiconductor layer;
Performing ion implantation to form a second type of semiconductor in a state where a photosensitive film is formed on a portion of the active semiconductor layer to be left as the first type of semiconductor; And
After removing the photoresist film, completing a second type-first type-second type semiconductor junction structure on the active semiconductor layer,
When the semiconductor of the first type and the semiconductor of the second type are N-type semiconductors or P-type semiconductors, respectively, a material forming the semiconductor of the first type and the second type is a balance band of the semiconductor of the second type. A two-terminal capacitorless DRAM that is made of a material such that energy is higher than the balance band energy of the first type of semiconductor, and the conduction band energy of the first type of semiconductor is lower than the conduction band energy of the second type of semiconductor. Cell manufacturing method. 제1항 또는 제2항에 있어서,
상기 감광막을 제거한 후 어닐링하는 단계를 더 포함하는 것을 특징으로 하는 2단자의 커패시터리스 디램 셀 제조방법.The method according to claim 1 or 2,
And removing the photoresist and then annealing the capacitor. 제1항 또는 제2항에 있어서,
상기 기판은 절연층 매몰 실리콘 웨이퍼, 절연층 매몰 게르마늄 웨이퍼, 절연층 매몰 스트레인드 게르마늄 웨이퍼, 또는 절연층 매몰 스트레인드 실리콘 웨이퍼 중에서 어느 하나인 것을 특징으로 하는 2단자의 커패시터리스 디램 셀 제조방법.The method according to claim 1 or 2,
The substrate is a method of manufacturing a two-terminal capacitorless DRAM cell, characterized in that any one of an insulating layer buried silicon wafer, an insulating layer buried germanium wafer, an insulating layer buried strained germanium wafer, or an insulating layer buried strained silicon wafer. 제4항에 있어서,
상기 제1 타입의 반도체와 상기 제2 타입의 반도체를 형성하는 물질은, 실리콘, 저머늄, 실리콘저머늄, 실리콘카바이드, 갈륨비소, 인듐갈륨비소, 또는 갈륨질소 중에서 어느 하나인 것을 특징으로 하는 2단자의 커패시터리스 디램 셀 제조방법.5. The method of claim 4,
The material forming the first type of semiconductor and the second type of semiconductor is any one of silicon, germanium, silicon germanium, silicon carbide, gallium arsenide, indium gallium arsenide, or gallium nitrogen. A method of manufacturing a capacitorless DRAM cell of a terminal. 삭제delete 삭제delete 삭제delete 삭제delete 제1항 또는 제2항의 방법으로 제조된 2단자의 커패시터리스 디램 셀.A two-terminal capacitorless DRAM cell prepared by the method of claim 1. 삭제delete 삭제delete 삭제delete
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