KR20190062277A - 실리콘 필러 및 스마트 캡으로 인에이블된 웨이퍼 레벨 집적화된 mems 디바이스 - Google Patents

실리콘 필러 및 스마트 캡으로 인에이블된 웨이퍼 레벨 집적화된 mems 디바이스 Download PDF

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Abstract

본 발명은 웨이퍼 대 웨이퍼 접합 레벨에서 다수의 MEMS 공동들에서 차압 조정을 달성하는 초소형 전자 기계 시스템(MEMS) 패키지 및 방법에 관한 것이다. 제1 MEMS 디바이스 및 제2 MEMS 디바이스를 포함하는 디바이스 기판은 제1 리세스 영역 및 제2 리세스 영역을 포함하는 캐핑 기판에 접합된다. 환기 트렌치는 리세스 영역들로부터 그리고 제2 공동 내에서 측 방향으로 이격되어 있다. 밀봉 구조물은 환기 트렌치 내에 배치되고 제2 공동과 유체 연통하는 통기구를 형성한다. 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 제2 공동을 밀봉하도록 통기구 내에 캡이 배치된다.

Description

실리콘 필러 및 스마트 캡으로 인에이블된 웨이퍼 레벨 집적화된 MEMS 디바이스{WAFER LEVEL INTEGRATED MEMS DEVICE ENABLED BY SILICON PILLAR AND SMART CAP}
본 발명은 실리콘 필러 및 스마트 캡으로 인에이블된 웨이퍼 레벨 집적화된 MEMS 디바이스에 관한 것이다.
가속도계들(accelerometers), 자이로스코프들(gyroscopes), 압력 센서들, 및 마이크로폰들(microphones)과 같은 초소형 전자 기계 시스템(Micro-Electromechanical Systems, MEMS) 디바이스들은 많은 현대의 전자 디바이스들에서 널리 사용되고 있다. 예를 들어, MEMS 가속도계들은 일반적으로 자동차들(예를 들어, 에어백 전개 시스템들에서), 태블릿 컴퓨터들 또는 스마트 폰들에서 발견되고 있다. MEMS 디바이스들은 웨이퍼 대 웨이퍼 접합 공정에서 유리하게 접합될 수 있으며, 일부 응용 분야들의 경우 다양한 MEMS 디바이스들이 하나의 MEMS 패키지로 통합될 필요가 있다. 여기에는 상이한 주변 압력 조건들을 필요로 하는 일부 MEMS 센서들을 포함할 수 있다.
본 개시의 양태들은 첨부된 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따라, 다양한 피처들은 일정한 축척에 따라 그려진 것이 아니라는 점을 알 수 있다. 실제로, 다양한 피처들의 치수들은 논의의 명확성을 위해 임의로 늘리거나 또는 줄일 수 있다.
도 1은 다중 공동, 다중 압력 MEMS 패키지의 일부 실시예들의 단면도를 도시한다.
도 2는 일부 다른 실시예들에 따른 MEMS 패키지의 단면도를 도시한다.
도 3a 내지 도 3d는 도 1의 밀봉 구조물의 일부 더 상세한 실시예들의 일련의 단면도들을 도시한다.
도 4 내지 도 21은 다양한 제조 단계들에서 MEMS 패키지의 일부 실시예들의 일련의 단면도들을 도시한다.
도 22는 도 4 내지 도 21의 방법의 일부 실시예들의 흐름도를 도시한다.
다음의 개시는 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시를 간단히 하기 위해 구성 요소들 및 배치들(arrangements)의 특정 예시들이 아래에 설명된다. 이들은 물론 단지 예시들이며, 이들 기재 내용으로 제한하고자 의도되는 것은 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가적인 피처들이 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 설명을 간단하고 명료하게 하기 위한 것이지, 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 그 자체로 지시하지는 않는다.
또한, "아래(beneath)", "아래(below)", "하부의(lower)", "위(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들(spatially relative terms)은 도면들에 도시된 바와 같이 하나의 소자 또는 피처의 다른 소자(들) 또는 피처(들)의 관계를 기술하기 위한 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 방향에 부가하여 사용 또는 동작 중에 디바이스(device) 또는 장치(apparatus)의 상이한 방향들을 포함하도록 의도된다. 디바이스 또는 장치는 다르게 지향될 수 있고(90도 회전되거나 또는 다른 방향으로 회전될 수 있음), 또한 그에 따라서 본 명세서에서 사용되는 공간적으로 상대적인 기술어들도 이와 마찬가지로 해석될 수 있다. 또한, "제1(first), "제2(second)", "제3(third)", "제4(fourth)" 등의 용어는 단지 일반적인 식별자들일 뿐이며, 다양한 실시예들에서 상호 교환될 수 있다. 예를 들어, 일부 실시예들에서 하나의 소자(예를 들어, 개구부)가 "제1" 소자로서 지칭될 수 있지만, 다른 실시예들에서는 그 소자를 "제2" 소자로서 지칭될 수 있다.
최근 세대의 초소형 전자 기계 시스템(MEMS) 집적 회로들(ICs)에서는 다수의 초소형 전자 기계 시스템(MEMS) 디바이스가 동일한 통합 칩 상에 집적될 수 있다. 예를 들어, 동작 센서들(motion sensors)은 스마트폰들, 태블릿들, 게임 콘솔들, 스마트 TV들, 및 자동차 충돌 감지 시스템들과 같은 가전 제품(consumer electronics)의 동작 활성화 사용자 인터페이스들에 사용된다. 3 차원 공간 내에서 완벽한 동작 범위를 포착하기 위해, 동작 센서들은 종종 가속도계와 자이로스코프를 조합하여 사용한다. 가속도계는 직선 운동을 감지한다. 자이로스코프는 각 운동을 감지한다. 저비용, 고품질, 및 소형 디바이스 풋프린트(footprint)에 대한 소비자의 요구를 충족시키기 위해서, 가속도계와 자이로스코프는 동일한 기판 상에 함께 통합되는 초소형 전자 기계 시스템(MEMS) 디바이스들로부터 형성될 수 있다. 동일한 기판과 동일한 제조 공정을 공유하지만 가속도계와 자이로스코프는 서로 상이한 동작 조건들을 사용한다. 예를 들어, 자이로스코프는 종종 최적의 성능을 위해 저압 환경 또는 진공 상태로 포장된다. 그에 반해서, 가속도계는 종종 부드러운 주파수 응답을 만들어 내기 위해 사전 결정된 압력(예를 들어, 1 기압)하에서 포장된다.
다중 공동 다중 압력 MEMS 디바이스 칩들에 대한 종래의 제조 기술들은 다수의 공동들 사이에서 정확하고 상이한 압력 제어를 달성하기 위해 디바이스 기판에 대한 캐핑 기판의 칩 대 칩 접합에 의존한다. 이러한 공정들은 본 명세서에 설명된 방법들을 사용하는 웨이퍼 대 웨이퍼 접합에 비해 비효율적이다. 그러나, 웨이퍼 대 웨이퍼 접합이 시도될 때, 본 명세서에 개시된 바와 같은 가스 압력 조정 통기구 및 밀봉 시스템의 도움이 없이, 공동 압력(cavity pressures)을 정확하게 설정하는 것은 복잡하게 되며, 접착 또는 다른 재료들의 사후 접합 아웃가싱(post-bonding outgassing)에 의해 더 영향을 받을 수 있다. 본 명세서에 개시된 해결책은 MEMS 디바이스 기판들과 캐핑 기판들 사이의 웨이퍼 대 웨이퍼 접합을 보존하고, 접합된 웨이퍼 레벨에서 개개의 MEMS 디바이스들의 공동 압력을 독립적으로 조정하는 통기구를 제공한다.
또한, 일반적으로 MEMS 디바이스들을 내장된 MEMS 패키지 외부의 외부 회로에 전기적으로 접속하기 위해 MEMS 공동의 기밀 밀봉을 통해 도전성 경로를 구성할 필요가 있다. 본 명세서에 개시된 해결책은 또한 통기구로부터 측 방향으로 오프셋되고 MEMS 공동 내에서 도전성 실리콘 필러를 추가로 제공하여 캐핑 기판을 통한 전기 경로를 제공한다. 또한, 본 명세서에 개시된 웨이퍼 대 웨이퍼 접합 해결책은 통기된 MEMS 공동을 기밀 밀봉하고 MEMS 디바이스들을 도전성 실리콘 필러에 전기적으로 접속하는 역할을 한다.
본 발명은 하나의 기판 상에 함께 집적된 다수의 MEMS 디바이스들을 포함하는 MEMS 패키지에 관한 것이다. MEMS 패키지는 제1 MEMS 디바이스 및 제2 MEMS 디바이스를 포함하는 디바이스 기판, 및 디바이스 기판에 접합된 캐핑 기판을 포함한다. 캐핑 기판은 제1 MEMS 디바이스와 연관된 제1 공동을 둘러싸는 제1 리세스 영역 및 제2 MEMS 디바이스와 연관된 제2 공동을 둘러싸는 제2 리세스 영역을 포함한다. 캐핑 기판은 제2 리세스 영역으로부터 그리고 제2 공동 내에서 측 방향으로 이격된 환기 트렌치 및 이 환기 트렌치 내에 배열된 밀봉 구조물을 더 포함한다. 밀봉 구조물은 제2 공동과 유체 연통하는 통기구를 규정하는 라이닝 구조물과, 통기구 내에 배치되고 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 제2 공동을 밀봉하도록 구성된 캡을 포함한다. 다른 실시예들이 또한 개시된다. 일부 실시예들에서, 라이닝 구조물은 금속층, 도전층 및 유전체 층을 포함하는 다중 층들을 포함한다.
도 1은 일부 실시예들에 따른 초소형 전자 기계 시스템(MEMS) 패키지(100)의 단면도를 도시한다. MEMS 패키지(100)는 함께 접합된 디바이스 기판(102) 및 캐핑 기판(106)을 포함한다. 디바이스 기판은 제1 MEMS 디바이스(104A) 및 제2 MEMS 디바이스(104B)를 포함한다. 캐핑 기판(106)은 제1 리세스 영역(108) 및 제2 리세스 영역(110)을 포함한다. 제1 리세스 영역(108) 및 제2 리세스 영역(110)은 캐핑 기판의 하부면으로부터 각각의 리세스 영역의 상부면까지의 거리로서 정의되는 높이(108h) 및 높이(110h)를 각각 가질 수 있다. 제1 밀봉된 공동(C1)은 제1 MEMS 디바이스(104A)를 수용하기 위해 제1 리세스 영역(108)에 의해(또는 적어도 부분적으로 정의됨) 정의되고, 제2 공동(C2)은 제2 MEMS 디바이스(104B)를 수용하기 위해 제2 리세스 영역(110)에 의해(또는 적어도 부분적으로 정의됨) 정의된다. 캐핑 기판(106)은 제1 리세스 영역(108) 및 제2 리세스 영역(110)으로부터 측 방향으로 이격되어 캐핑 기판의 하부면(106L) 및 제2 공동(C2) 내에 배치되는 환기 트렌치(120)를 더 포함한다. 밀봉 구조물(112)은 환기 트렌치(120) 내에 배치된다. 밀봉 구조물(112)은 제2 공동(C2)과 유체 연통하는 통기구(114)를 규정하는 라이닝 구조물(116)을 포함한다.
통기구는 리세스 영역들의 최상부면 위의 높이로부터 캐핑 기판의 하부면(106L)까지 연장하고, 제2 공동(C2)과 유체 연통한다. 캡(118)은 통기구(114) 내에 배치되고 제1 가스 압력(P1)에서 제1 공동(C1)과 상이한 제2 가스 압력(P2)에서 제2 공동(C2)을 밀봉하도록 구성된다.
도 2는 일부 다른 실시예들에 따른 MEMS 패키지(200)의 단면도를 도시한다. 일부 실시예들에서, 디바이스 기판(102)은 능동 소자들(예를 들어, 트랜지스터)를 갖는 반도체 기판(202), 금속 간 유전체(IMD) 재료 내에 배치되고 반도체 디바이스들에 전기적으로 결합된 금속화 평면들 및 비아들을 갖는 상호 접속층(204), 및 그 상호 접속층(204)에 또한 전기적으로 결합된 MEMS 기판(206)을 포함할 수 있다. 일부 실시예들에서, MEMS 기판(206)은 수평면에 배치된 제1 MEMS 디바이스(104A) 및 제2 MEMS 디바이스(104B)를 포함한다. 제1 MEMS 디바이스(104A) 및 제2 MEMS 디바이스(104B)는 예를 들어 마이크로폰, 가스 압력 센서, 가속도계, 자이로스코프, 또는 외부 환경과 인터페이스하는 임의의 다른 디바이스를 포함할 수 있다. 일 실시예에서, 제1 MEMS 디바이스(104A)는 가속도계를 포함하고, 제2 MEMS 디바이스(104B)는 동작 활성화 사용자 인터페이스 또는 자동차 충돌 감지 시스템을 위한 동작 센서를 함께 형성하는 자이로스코프를 포함한다.
일부 실시예들에서, 캐핑 기판(106)과 디바이스 기판(102)은 접합 패드들(208)에 의해 함께 접합된다. 일부 실시예들에서, 접합 패드들(208)은 금속 또는 금속 합금(이하, "금속"이라 칭한다)을 포함하고, 접합은 공융형 접합(eutectic type bond)이다.
일부 실시예들에서, 공융 접합은 반도체 재료와 금속 재료 사이의 반도체 대 금속 접합을 포함한다. 일부 실시예들에서, 반도체 재료는 Ge, Si, SiGe 또는 다른 반도체 재료 중 적어도 하나를 포함한다. 일부 실시예들에서, 금속 재료는 Al, Cu, Ti, Ta, Au, Ni, Sn, 또는 다른 금속 중 적어도 하나를 포함한다. 일부 실시예들에서, 공융 접합은 각각 Al, Cu, Ti, Ta, Au, Ni, Sn, 또는 다른 금속 중 적어도 하나를 포함하는 2 개의 금속 재료들 사이의 금속 대 금속 접합을 포함한다. 결합될 재료들은 재료들의 공융 상을 형성하도록 어닐링 공정에서 서로에 대해 가압된다. 예를 들어, 어닐링 온도가 400 ℃에서 450 ℃ 범위에서 Ge와 Al 사이의 공융 결합이 형성된다.
일부 실시예들에서, 캐핑 기판(106)은 측벽들(210s) 및 하부면(210L)을 갖는 실리콘 필러(210)를 추가로 포함한다. 실리콘 필러(210)는 밀봉 구조물(112) 및 제1 리세스 영역(108) 및 제2 리세스 영역(110)으로부터 측 방향으로 이격되어 있다. 실리콘 필러(210)는 이 실리콘 필러(210)가 순수한 실리콘에 대해 전기적으로 도전성이 되게 하는 고농도로 도핑된 실리콘일 수 있다.
일부 실시예들에서, 실리콘 필러(210)는 절연 구조물(212)에 의해 캐핑 기판(106)으로부터 전기적으로 절연된다. 일부 실시예들에서, 절연 구조물(212)은 실리콘 필러(210)의 측벽들(210s)과 직접 접촉하는 제1 유전체 층(214), 제1 유전체 층(214) 위에 배치되며 실리콘 필러(210)의 하부면(210L)과 직접 접촉하는 폴리실리콘 라이너(216), 및 이 폴리실리콘 라이너(216) 위에 배치되고 캐핑 기판(106)과 직접 접촉하는 제2 유전체 층(218)을 포함한다. 폴리실리콘 라이너(216)는 실리콘 필러(210)에 의해 제공된 도전성 경로와 병렬로 결합된 도전성 경로를 제공한다. 일부 실시예들에서, 유전체 층들은 예를 들어 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, SRO, 일부 다른 유전체, 또는 이들의 임의의 조합을 포함한다. 일부 실시예들에서, 유전체 층들은 폴리실리콘 층의 증착을 위해 트렌치의 중심을 개방한 상태로 격리 트렌치의 대향 표면들 상에 성장 및 산화층을 동시에 형성된다.
일부 실시예들에서, 접합 패드(208)는 폴리실리콘 라이너(216)의 하부면 상에 그리고 실리콘 필러(210)의 하부면(210L) 바로 아래에 배치된다. 일부 실시예들에서, 접합 패드(208)는 MEMS 기판(206)에 접합을 수행하고 제2 공동(C2)의 밀봉 경계를 규정하는 것과 관련하여 실리콘 필러(210)를 MEMS 기판(206)에 전기적으로 결합하도록 구성된다. 따라서, 디바이스 기판(102)에 대한 캐핑 기판(106)의 접합은 실리콘 필러(210)를 통해 디바이스 기판(102)으로부터 캐핑 기판(106)의 상부면(106s) 및 제2 공동(C2)의 밀봉 경계의 물리적인 정의에 이르는 전기적 결합을 설정한다.
도 3a 내지 도 3d는 일부 실시예들에 따른 MEMS 패키지의 밀봉 구조물(112)의 일부의 단면도들을 예시한다. 밀봉 구조물(112)은 통기구(114)와 캐핑 기판(106) 사이에 유체 확산 장벽을 생성시키는 효과를 갖는 라이닝 구조물(116)을 포함한다. 라이닝 구조물(116)은 캐핑 기판(106) 내에 형성된 환기 트렌치(120)의 측벽들 상에 직접 배치된 적어도 하나의 층 및 통기구(114)를 형성하는 라이닝 구조물(116)의 내부면에 개구부를 갖는 하나 또는 복수의 층들을 포함할 수 있다. 도 3a에 도시된 바와 같이, 라이닝 구조물(116)은 통기구와 캐핑 기판 사이에 가스 확산 장벽을 제공하기 위해 환기 트렌치(120)의 측벽들 상에 배치된 단일 층의 재료를 포함할 수 있다. 일부 실시예들에서, 단일 층은 예를 들어 실리콘 질화물, 실리콘 산화물, 실리콘 산 질화물, 또는 일부 다른 유전체일 수 있거나 그렇지 않으면 포함할 수 있다. 또한, 단일 층은 예를 들어 컨포멀(conformal) 증착 공정에 의해 형성될 수 있고/있거나, 예를 들어 CVD, PVD, 또는 일부 다른 증착 공정에 의해 형성될 수 있다.
도 3b에 도시된 바와 같이, 일부 실시예들에서, 라이닝 구조물(116)은 금속층, 도전층 및 유전체 층을 포함하는 복수의 층들을 포함할 수 있다. 일부 실시예들에서, 유전체 층(224)은 환기 트렌치(120)의 측벽들에 직접 배치된다. 일부 실시예들에서, 도전층(222)은 유전체 층(224) 위에 배치된다. 일부 실시예들에서, 금속층(220)은 도전층(222) 위에 배치되고 라이닝 구조물(116)의 밀봉 성능을 향상시킨다. 일부 실시예들에서, 금속층(220)은 접합층이고, 캐핑 기판(106)과 디바이스 기판(102) 사이의 선택된 접합 표면들 상에 추가로 배치된다. 일부 실시예들에서, 금속층(220)은 캐핑 기판(106)과 디바이스 기판(102) 사이에 공융 접합을 초래한다. 일부 실시예들에서, 금속층(220)은 Al, Cu, Ti, Ta, Au, Ni, Sn, 또는 다른 금속 중 적어도 하나를 포함하고, 캐핑 기판의 추가의 선택된 표면들 상에 배치된 컨포멀 층이다.
일부 실시예들에서, 도전층(222)은 폴리실리콘 또는 유사한 재료로 구성될 수 있다. 일부 실시예들에서, 유전체 층(224)은 예를 들어 실리콘 산화물, 실리콘 탄화물, 실리콘 질화물, SRO, 일부 다른 유전체, 또는 전술한 임의의 조합과 같은 금속 산화물들 및 화합물들로 구성될 수 있다. 일부 실시예들에서, 도전 층(222) 및 유전체 층(224)은 동일한 재료들로 이루어지며, 실리콘 필러(210)를 둘러싸는 폴리실리콘 라이너(216)와 제1 유전체층(214) 및 제2 유전체층(218)을 동시에 형성된다.
도 3c에 도시된 바와 같이, 일부 실시예들에서, 캡(118)과 라이닝 구조물(116) 사이의 경계면은 각이지거나(angled) 또는 곡선(curvilinear)의 위상 배치(topology)를 포함할 수 있다. 제조 중에, 통기구(114)의 상부를 오버레이할 수 있는 금속층, 도전층 또는 유전체 층의 원하지 않는 증착을 제거하기 위해 소정의 처리 단계들이 수행된다. 이러한 원하지 않는 증착의 제거는 각이지거나 곡면의 위상 배치를 형성하는 이들 층들의 상부면을 부식시킬 수 있다. 도시된 바와 같이, 각도(θ)는 대략 라이닝 구조물과 캡 사이의 각이진 경계면을 나타낸다. 캡(118)이 증착 공정에 의해 형성될 수 있기 때문에, 캡(118)은 라이닝 구조물의 각이지거나 또는 곡선인 표면과 일치할 것이다. 일부 실시예들에서, 각도(θ)는 약 15°내지 약 90°사이일 수 있다.
도 3a 내지 도 3c에 도시된 바와 같이, 일부 실시예들에서, 캡(118)만이 통기구(114)의 상부 범위의 밀봉을 수행할 수 있다. 일부 실시예들에서, 도 3d에 도시된 바와 같이, 예를 들어 패시베이션 층, 장벽 층 또는 금속층을 포함할 수 있는 하나 이상의 추가의 층(226)이 제2 공동(C2)의 개선된 밀봉을 달성하기 위해 또는 다른 목적들을 위해 캡(118) 위에 놓일 수 있다. 일부 실시예들에서, 추가의 층(226)은 금속층, 도전층 및 유전체 층에 사용된 것과 동일하거나 또는 상이한 재료들을 포함할 수 있다. 추가의 층(226)을 위한 금속의 이용은 기밀 밀봉의 신뢰성을 향상시키고 안정적이고 높은 수준의 기밀 밀봉을 달성하는 것을 돕는다. 이는 금속 재료가 다른 유기/무기 재료들보다 우수한 투과 성능(대략 10-14 g/cm × Torr보다 작음)을 갖기 때문이다. 예를 들어, 유기 중합체들의 투과성은 약 10-8 내지 10-12 g/cm × Torr의 범위이다.
도 2를 참조하면, 제2 공동(C2)은 통기구(114)를 포함한다. 통기구(114)는 제2 공동(C2)이 처리 중에 주변 환경과 가스를 교환할 수 있도록 캐핑 기판(106)을 통해 수직으로 연장한다. 통기구(114)는 제2 가스 압력(P2)이 제2 공동(C2) 내에 포함되고, 제1 공동(C1) 내에 포함된 제1 가스 압력(P1)에 대해 독립적으로 조정되도록 한다. 일단 가스 교환이 완료되면, 캡(118)은 제2 공동(C2)을 기밀 밀봉하기 위해 통기구(114) 내에 배치된다.
통기구(114)의 측벽들은 수직이거나 기울어 질 수 있다. 일부 실시예들에서, 통기구(114)는 캐핑 기판의 하부면 및 통기구의 측벽들을 따라 개방되고 캐핑 기판의 상부면에서 캡(118)에 의해 밀봉되도록 구성된다. 일부 실시예들에서, 통기구(114)는 약 0.3 내지 약 3 ㎛ 범위의 폭을 갖는다. 일부 실시예들에서, 통기구(114)와 제2 공동(C2) 사이의 유체 연통은 캐핑 기판의 하부면과 디바이스 기판(102)의 상부면 사이에 배치된 측 방향 채널에 의한 것이다. 일부 실시예들에서, MEMS 기판(206)의 상부면은 디바이스 기판의 상부면으로서 작용한다.
일부 실시예들에서, 제1 공동(C1)은 접합 패드들(208)(접합 링들로서 구성될 수 있음)에 의해 기밀 밀봉되고, 접합 공정으로 현장에서 달성되는 제1 가스 압력(P1)에서 제1 가스로 채워진다. 일부 실시예들에서, 제1 가스 압력(P1)은 대기압이다. 일부 실시예들에서, 제2 공동(C2)은 동일한 접합 공정에 의해 기밀 밀봉된다. 후속 공정 단계들에서, 통기구(114)는 제1 가스 압력(P1)에서 제1 가스를 제1 가스 압력(P1)과 상이한 제2 가스 압력(P2)에서 제2 가스와 교환하여 개방된다. 캡(118)의 설치는 제2 가스 압력(P2)을 함유하는 제2 공동(C2)을 기밀 밀봉한다. 일부 실시예들에서, 캡(118)은 통기구 및 캐핑 기판의 상부면을 확장 및 밀봉하도록 구성된다. 일부 실시예들에서, 제2 가스 압력(P2)은 대기압과 비교하여 진공이다.
제1 공동(C1) 및 제2 공동(C2) 내의 압력을 독립적으로 제어함으로써 MEMS 패키지(200)의 성능을 향상시킬 수 있다. 예를 들어, 가속도계를 포함하는 제1 MEMS 디바이스(104A) 및 자이로스코프를 포함하는 제2 MEMS 디바이스(104B)를 갖는 동작 센서의 성능은 각각의 디바이스와 관련된 압력을 독립적으로 제어함으로써 증가될 수 있다. 자이로스코프는 종종 최적의 성능을 위해 진공 상태로 포장되고, 가속도계는 종종 부드러운 주파수 응답을 생성하기 위해 사전 결정된 압력(예를 들어, 1 기압)으로 포장된다. 제1 및 제2 공동 내의 가스 압력을 독립적으로 조정하는 능력은 제1 MEMS 디바이스(104A) 및 제2 MEMS 디바이스(104B)(즉, 가속도계 및 자이로스코프)의 기능을 최적화한다.
도 2를 다시 참조하면, 밀봉 구조물 및 실리콘 필러로 기술된 MEMS 패키지는 제조 비용을 낮추고 더 작은 기판 크기를 달성하기 위해 웨이퍼 레벨 칩 스케일 패키지(wafer level chip scale package, WLCSP) 기술(예를 들어, 싱귤레이션 이후가 아닌 웨이퍼 레벨에서 통합된 칩을 패키징하는)에서 이용될 수 있다. 언급된 바와 같이, 디바이스 기판은 반도체 기판(202) 내의 반도체 디바이스들의 입/출력(I/O) 접속 지점들에 전기적 라우팅(예를 들어, 측 방향 라우팅)을 제공하기 위한 상호 접속층을 포함한다. MEMS 기판으로부터 캐핑 기판(106)의 상부면까지의 도전성 경로를 제공함으로써, 실리콘 필러는 MEMS 패키지(200)가 WLCSP 기술에 의해 제조될 수 있게 한다. 이는 저저항 실리콘 필러가 추가적인 패키징 동작 작업들이 없이 MEMS 기판과 외부 회로들 사이의 전기 접속을 허용하기 때문이다. 예를 들어, 실리콘 필러는 디바이스 기판(102)의 싱귤레이션 이전에 캐핑 기판(106)의 상부면 상에(예를 들어, 실리콘 필러(210)의 상부에) 외부 접속(예를 들어, 와이어 접속 또는 플립 칩 솔더 볼)이 형성되도록 한다. 실리콘 필러과 캐핑 기판(106)이 칩 다이싱 이후에 고정될 수 있는 외부 회로(예를 들어, 시스템 레벨 인쇄 회로 기판(PCB)) 사이의 접속점을 제공하기 위해 실리콘 필러의 상단에 솔더 볼(도시되지 않음)이 배치될 수 있다.
따라서, 본 개시는 WLCSP 기술을 이용함으로써 보다 작은 풋프린트 MEMS 디바이스들을 효율적으로 제조하는 것과 관련된 근본적인 문제를 해결한다. 특히, 이 솔루션을 통해 다중 공동 MEMS 디바이스들을 웨이퍼 레벨에서 통합할 수 있으며 상이한 MEMS 공동들에서 독립적인 압력 조정을 제공함으로써 각각의 MEMS 디바이스의 개별 성능을 최적화할 수 있다.
도 4 내지 도 21을 참조하면, 일련의 단면도(400-2100)는 본 명세서에 개시된 웨이퍼 대 웨이퍼 접합된 MEMS 디바이스를 제조하는 방법의 일부 실시예들을 도시한다. 도 4 내지 도 21은 제조 방법과 관련하여 기술되었지만, 도 4 내지 도 21에 개시된 구조물들은 이 방법에 제한되지 않고 그 대신에 본 방법과 독립적인 구조물들로서 단독으로 존재할 수 있음을 알 수 있을 것이다. 이와 유사하게, 본 방법이 도 4 내지 도 21과 관련하여 기술되었지만, 이 방법은 도 4 내지 도 21에 개시된 구조물들에 제한되지 않고 그 대신에 도 4 내지 도 21에 개시된 구조물들과는 단독으로 독립적일 수 있음을 알 수 있을 것이다.
도 4는 캐핑 기판(106)의 상부면(106s) 상에 배치된 하드 마스크(404)의 형성을 도시하는 단면도(400)의 일부 실시예들을 도시한다. 기판의 상부면(106s) 상의 유전체 재료(예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물 또는 이들의 조합)는 마스크(402)를 사용하여 선택적으로 패터닝되어 하드 마스크(404)를 형성한다. 하드 마스크(404)를 남기도록 유전체 재료를 패터닝하는 것은 포토리소그래피 및 에칭을 포함한다. 일부 실시예들에서, 유전체 재료의 증착은 화학 기상 증착(CVD), 스퍼터링, 또는 다른 적절한 증착 공정을 포함한다.
도 5는 캐핑 기판(106) 내의 격리 트렌치들(502) 및 환기 트렌치(120)의 형성을 도시하는 단면도(500)의 일부 실시예들을 도시한다. 격리 트렌치들(502) 및 환기 트렌치(120)는 포토리소그래피 및 캐핑 기판(106)의 상부면(106s)의 에칭을 통해 형성된다. 격리 트렌치들(502)은 트렌치들 사이에 배치된 실리콘 필러(210)에 의해 측 방향으로 이격되어 있다. 일부 실시예들에서, 포토레지스트(PR) 마스크(504)가 먼저 상부면(106s) 위에 형성된다. 일부 실시예들에서, 수직 에칭 공정이 수행되어 격리 트렌치들(502)을 동시에 생성하고 또한 환기 트렌치(120)를 형성한다. 일부 실시예들에서, 환기 트렌치(120)의 폭(w1)은 밀봉 구조물(112)이 환기 트렌치(120) 내에 형성되도록 추가의 공간을 제공하기 위해(예를 들어, 도 17 참조) 격리 트렌치들(502)의 폭(w2)보다 넓고, 여전히 통기구(114)를 위한 적절한 개구부를 남겨 둔다. 일부 실시예들에서, 격리 트렌치들(502)의 형성 도중에 환기 트렌치(120)의 오염을 방지하기 위해 별도의 제2 에칭이 환기 트렌치(120)를 형성할 수 있는 반면, 제1 에칭 공정은 격리 트렌치들(502)을 형성할 수 있다. 일부 실시예들에서, 격리 트렌치들(502) 및 환기 트렌치(120)의 깊이는 트렌치들의 원하는 깊이가 달성되었음을 나타내는 설정 시간 후에 종료되는 공정에 의해 시간 설정된 에칭 공정에 의해 제어된다. 트렌치들의 형성 후에, 포토레지스트(PR) 마스크(504)는 제거된다.
도 6은 캐핑 기판(106)의 상부면(106s) 및 하부면(106L) 상에, 그리고 격리 트렌치들(502) 및 환기 트렌치(120)의 내부 벽들을 따라 산화물 층(602)의 형성을 도시하는 단면도(600)의 일 실시예들을 예시한다. 일부 실시예들에서, 산화층은 노 환경(furnace environment)에서의 캐핑 기판의 열 산화에 의해 형성된다. 산화층은 하드 마스크(404)에 의해 덮인 캐핑 기판의 영역들 상에 형성되지 않는다.
도 7은 캐핑 기판(106)의 상부면(106s)으로부터 하드 마스크(404)의 제거를 도시하는 단면도(700)의 일부 실시예들을 도시한다. 도 7에서, 하드 마스크(404)는 제거되어 캐핑 기판(106)의 하부 및 비산화된 상부면(106s)을 나타낸다. 다양한 실시예들에서, 증착된 SiN 영역들의 제거는 반응성 이온 에칭(RIE) 공정 또는 선택적 에칭에 의해 달성된다.
도 8은 캐핑 기판(106)의 상부면(106s) 및 하부면(106L) 위의 폴리실리콘 층(802)의 형성을 도시하는 단면도(800)의 일부 실시예들을 도시한다. 폴리실리콘 층(802)의 형성은 격리 트렌치들(502)을 충전하고 환기 트렌치(120)의 측벽들을 라이닝하지만 환기 트렌치(120)를 폐쇄하지 않는다. 폴리실리콘 층(802)은 또한 폴리실리콘 필러(201)의 하부면(210L) 위에 직접 형성된다. 이러한 방식으로, 전기적 결합이 하부면(210L)에서 폴리실리콘 층(802)과 실리콘 필러(210) 사이에 형성된다. 일부 실시예들에서, 폴리실리콘 증착은 증착 두께가 격리 트렌치들(502)을 충전하는데에 충분하게 성장하지만 더 넓은 환기 트렌치(120)를 충전하기에 충분한 두께로 성장하지 않도록 시간 조건 하에서 수행될 수 있다. 다양한 실시예들에서, 폴리실리콘은 CVD(예를 들어, 저압 CVD(LPCVD) 또는 플라즈마 강화 CVD(PECVD)), 물리적 기상 증착(PVD), 또는 다른 적절한 공정에 의해 형성된다. 실리콘 필러(210)의 하부면(210L) 상에 폴리실리콘 증착이 존재하는데, 그 사이에 산화물 층이 존재하지 않으면, 실리콘 필러(210)와 폴리실리콘이 전기적으로 결합된다.
도 9는 폴리실리콘 층(802) 위에 금속층(902)의 형성을 도시하는 단면도(900)의 일부 실시예들을 도시한다. 일부 실시예들에서, 금속층(902)은 증착된 금속의 원하는 두께 제어를 달성하는 스퍼터링 또는 다른 적용 가능한 공정을 통해 증착될 수 있다. 금속층(902)은 충전된 격리 트렌치들 위의 폴리실리콘 층(802) 상에 증착되고, 폴리실리콘 층(802) 상에 적층되지만, 환기 트렌치(120)의 측벽들을 따라 개구부를 폐쇄하지는 않는다. 일부 실시예들에서, 금속 증착은 2 단계 공정으로 수행되고, 제1 단계는 개구부가 환기 트렌치(120) 내에 유지되어 환기구(114)를 한정하도록 증착된 금속의 두께를 제한하는 시간 제어된 공정이다. 제2 금속 증착 단계에서, 금속층은 증착된 금속을 통기구(114)의 상부 위의 금속 오버행(904)으로부터 빠져 나와 통기구(114)의 밀봉을 초래하는 보다 빠른 속도로 증착된다. 제2 금속 증착 단계의 빠른 증착 속도 및 주변 조건들은 금속이 통기구(114)의 측벽들 상에 증착함으로써 통기구(114)를 충전하기 보다는 통기구(114)의 상단에서 개구부를 가로 질러 연장되도록 한다. 일부 실시예들에서, 동일한 금속이 제1 및 제2 증착 단계들 모두에 사용되며, 증착 공정 조건들은 보다 높거나 낮은 금속 두께 성장률을 달성하도록 변화된다.
도 10은 금속층(902) 및 폴리실리콘 층(802)의 패터닝 및 에칭을 도시하는 단면도(1000)의 일부 실시예들을 도시한다. 그 다음, 금속층(902) 및 폴리실리콘 층(802)은 마스크(1004)를 사용하여 패터닝되고 포토리소그래피 및 에칭을 통해 에칭되어 폴리실리콘 스탠드 오프(1002)를 형성한다. 폴리실리콘 스탠드 오프(1002)는 캐핑 기판(106)의 상부면(106s) 위로 연장된다. 폴리실리콘 스탠드 오프(1002)는 실리콘 필러(210) 위에 형성되고 실리콘 필러(210)에 전기 도전성 경로를 제공한다. 금속층(902)은 유사하게 패터닝되어, 접합 패드(208)가 폴리실리콘 스탠드 오프(1002) 위에 배치되고 캐핑 기판(106)과 후속적으로 접합된 디바이스 기판(102) 사이에 공융 접합의 일부를 형성하도록 구성된다. 또한, 도 10에서, 금속층(902) 및 폴리실리콘 층(802)의 일부를 선택적으로 제거하는 에칭 공정은 또한 포토레지스트 마스크에 의해 또는 이전에 형성된 산화물 층(602)에 의해 차폐되지 않은 위치(1006)에서 캐핑 기판(106) 내부로 에칭되고, 제1 리세스 영역(108) 및 제2 리세스 영역(110)을 형성하기 시작한다.
도 11은 제1 리세스 영역(108) 및 제2 리세스 영역(110)의 형성을 도시하는 단면도(1100)의 일부 실시예들을 도시한다. 제1 리세스 영역(108) 및 제2 리세스 영역(110)은 마스크(1102)를 사용하여 캐핑 기판(106) 내에 완전히 의도된 깊이까지 에칭된다. 일부 실시예들에서, 제1 리세스 영역(108) 및 제2 리세스 영역(110)의 원하는 깊이를 달성하기 위해 건식 또는 습식 에칭 공정이 사용될 수 있다. 일부 실시예들에서, 제1 리세스 영역(108) 및 제2 리세스 영역(110)의 에칭은 동일한 깊이가 될 리세스 영역들의 원하는 깊이를 달성하기 위해 단일의 시간 제한 공정 단계에서 달성될 수 있으며, 이 공정은 금속층(902) 및 폴리실리콘 층(802)을 선택적으로 에칭 제거하는 것과 동시에 달성될 수 있다. 일부 실시예들에서, 에칭은 금속층(902) 및 폴리실리콘 층(802)을 에칭 제거한 후에 별도의 단계들로 수행될 수 있다. 제1 분리 단계에서, 제1 리세스 영역(108) 및 제2 리세스 영역(110)의 대략 동일한 깊이를 달성하기 위해 시간 제한된 에칭 공정이 적용될 수 있다. 임의의 별도의 제2 단계에서, 하나의 리세스 영역은 마스킹 될 수 있고, 도시된 바와 같이 제1 리세스 영역(108) 및 제2 리세스 영역(110)의 상이한 깊이를 가져오는 다른 리세스 영역의 보다 깊은 깊이를 달성하기 위해 추가적인 에칭이 수행될 수 있다. 이러한 다중 단계 공정은 특정 공동 용적을 사이징함으로써 개별적으로 최적화될 수 있는 다중 공동 MEMS 디바이스들에 고유하게 적합화될 수 있다.
도 12는 통기구(114)를 개방하기 위한 공정의 단면도(1200)의 일부 실시예들을 도시한다. 도 12에서, 하드 마스크(1202)가 캐핑 기판(106) 상에 먼저 형성되고, 금속 오버행(904) 및 폴리실리콘 재료를 환기 트렌치(120) 바로 위에 그리고 산화물 층(602)의 상부면(602s) 위에 노출되도록 패터닝한다. 물질적으로 선택적인 일련의 에칭 단계들에서, 금속 오버행(904) 및 폴리실리콘 재료는 그 상부면(1204s)이 둘러싸는 산화물 층(602)의 상부면(602s)과 대략 동일하거나 바로 아래에 있을 때까지 점진적으로 제거된다. 후속 단계에서 디바이스 기판(102)에 일단 접합되면, 유체 채널은 폴리실리콘 스탠드 오프(1002)의 상부면과 산화물 층(602)의 상부면(602s) 사이의 높이의 오프셋(1206)을 통해 제2 리세스 영역(110)으로 개방될 것이다. 후속하는 물질적으로 선택적인 건식 에칭 공정에서, 하드 마스크가 제거된다.
도 13은 디바이스 기판(102)에 대한 캐핑 기판(106)의 접합을 도시하는 단면도(1300)의 일부 실시예들을 도시한다. 도 13에서, 캐핑 기판(106)은 수평 축을 중심으로 뒤집어지고(flipped), 디바이스 기판(102)과 정렬되도록 수직축을 중심으로 회전된다. 디바이스 기판(102)은 MEMS 기판(206), 금속 간 유전체(IMD) 재료 내에 배치된 금속화 평면들 및 비아들을 갖는 상호 접속층(204), 및 능동 소자들(예를 들어, 트랜지스터)를 갖는 반도체 기판(202)을 포함할 수 있다. 일부 실시예들에서, MEMS 기판(206)은 제1 MEMS 디바이스(104A) 및 제2 MEMS 디바이스(104B)를 포함하며, MEMS 디바이스들은 수평면에 배치된다. 일부 실시예들에서, MEMS 기판(206)은 상호 접속 층(204)에 전기적으로 결합되는 제1 MEMS 디바이스(104A) 및 제2 MEMS 디바이스(104B)에 전기적으로 결합된다. 상호 접속 층(204)은 반도체 기판(202) 내의 능동 소자들(1308)에 전기적으로 결합된다. 이러한 방식으로, 제1 MEMS 디바이스(104A) 및 제2 MEMS 디바이스(104B)는 반도체 기판(202)의 능동 소자들에 전기적으로 결합된다.
도 13을 다시 참조하면, 캐핑 기판(106)은 금속을 포함할 수 있는 접합 패드들(208)의 사용에 의해 정렬되고 디바이스 기판(102)에 접합된다. 제1 리세스 영역(108) 및 제2 리세스 영역(110)은 접합 동작이 제1 MEMS 디바이스(104A) 및 제1 리세스 영역(108)과 연관된 제1 밀봉 공동(C1)과, 제2 MEMS 디바이스(104B) 및 제2 리세스 영역(110)과 연관된 제2 공동(C2)을 정의하도록 디바이스 기판(102)과 정렬된다.
일부 실시예들에서, 접합 패드들(208)은 금속을 포함하고, 캐핑 기판(106)과 디바이스 기판(102) 사이의 접합은 공융 접합(eutectic bond)를 포함할 수 있다. 일부 실시예들에서, 접합 동작은 실리콘 필러(210)에서 MEMS 디바이스들로, 따라서 반도체 기판(202)의 능동 소자들로의 전기 접속을 초래한다.
일부 실시예들에서, 공융 접합은 반도체 재료와 금속 재료 사이의 반도체 대 금속 접합을 포함한다. 일부 실시예들에서, 반도체 재료는 Ge, Si, SiGe 또는 다른 반도체 재료 중 적어도 하나를 포함한다. 일부 실시예들에서, 금속 재료는 Al, Cu, Ti, Ta, Au, Ni, Sn, 또는 다른 금속 중 적어도 하나를 포함한다. 일부 실시예들에서, 공융 접합은 각각 Al, Cu, Ti, Ta, Au, Ni, Sn, 또는 다른 금속 중 적어도 하나를 포함하는 2 개의 금속 재료들 사이의 금속 대 금속 접합을 포함한다. 일부 실시예들에서, 접합은 재료들의 공융 상을 형성하기 위해 어닐링 공정에서 서로에 대해 함께 접합될 재료들을 가압함으로써 형성된다. 예를 들어, 어닐링 온도가 400 ℃에서 450 ℃ 범위에서 Ge와 Al 사이의 공융 결합이 형성된다.
도 13을 다시 참조하면, 접합 동작은 제1 공동(C1)에 대한 제1 기밀 밀봉부(1302) 및 제2 기밀 밀봉부(1304)를 형성하고 제1 공동(C1) 내의 접합로의 제1 가스 및 제1 압력(P1)을 포획한다. 일부 실시예들에서, 제1 압력(P1)은 대기압일 수 있다. 제2 기밀 밀봉부(1304)는 제2 공동(C2)에 대한 밀봉 경계로서의 역할도하고, 제3 기밀 밀봉부(1306)는 제2 공동(C2)을 형성한다. 접합 동작은 유사하게 제2 공동(C2) 내의 동일한 가스 및 압력(P1)을 포획한다.
기밀 밀봉들의 예시들은 열 압축 접합, 융합 접합 및 하나 이상의 접합 재료들과의 공융 접합을 포함한다. 후속 처리 단계에서, 제2 공동(C2)과 유체 연통하는 통기구(114)는 제2 가스를 위해 제2 공동(C2) 내의 제1 가스를 교환하고 및/또는 제2 압력(P2)을 위해 제1 압력(P1)을 교환하도록 개방될 수 있다. 이러한 방식으로, 공동들의 가스 및 압력은 각각의 MEMS 디바이스에 대해 독립적으로 조정되고 최적화될 수 있다.
제3 기밀 밀봉부(1306)는 실리콘 필러(210) 아래의 접합 계면에서 달성된다. 이 제3 기밀 밀봉부(1306)는 폴리실리콘 스탠드 오프(1002)를 통해 MEMS 기판(206)에 실리콘 필러(210)를 전기적으로 결합하고, 따라서 실리콘 필러(210)를 반도체 기판(202)의 능동 소자들(1308)에 전기적으로 결합시킨다. 이러한 방식으로, 실리콘 필러(210)은 반도체 디바이스들로부터 MEMS 디바이스들을 통해, 그리고 제2 공동(C2)의 밀봉 경계를 통해 그리고 캐핑 기판(106)의 상부면(106s)으로 전기 도전성 경로를 제공한다.
일부 실시예들에서, 실리콘 필러(210)는 반도체 재료를 포함할 수도 있는 캐핑 기판(106)에 대해 도전성 재료가 되도록 도핑된 반도체 재료이다. 다양한 실시예들에서, 캐핑 기판(106), 실리콘 필러(210) 및 디바이스 기판(102)은 기본 반도체, 화합물 반도체 또는 합금 반도체를 포함한다. 기본 반도체들의 예시들은 실리콘 및 게르마늄 중 하나 이상을 포함하지만, 이것으로 제한되지는 않는다. 화합물 반도체들의 예시들은 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및 인듐 안티몬화물 중 하나 이상을 포함하지만, 이것으로 제한되지는 않는다. 합금 반도체들의 예시들은 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및 GaInAsP 중 하나 이상을 포함하지만, 이것으로 제한되지는 않는다.
도 14는 디바이스 기판(102)에 접합된 후 캐핑 기판(106)을 박막화하는(thinning down) 것을 도시하는 단면도(1400)의 일부 실시예들을 도시한다. 캐핑 기판(106)은 캐핑 기판(106)의 비접합된 표면으로부터 부분적인 두께를 제거하기 위해 박막화된다. 캐핑 기판(106)의 박막화는 플립된 이후의 비접합된 표면인 캐핑 기판의 전자의 하부면 상에 축적된 금속층(902) 및 폴리실리콘 층(802)의 선택된 부분들을 제거하는 역할을 한다. 일부 실시예들에서, 추가적인 두께는 폴리실리콘 층(802)의 제거를 넘어서 제거될 수 있지만, 통기구(114)의 개방에 영향을 미치지 않도록 함으로써 통기구(114) 또는 제2 공동(C2)으로 오염물을 도입하지는 않는다. 일부 실시예들에서, 캐핑 기판(106)의 박막화는 예를 들어 화학적 기계적 평탄화(CMP) 공정에 의해 달성될 수 있다.
도 15는 통기구(114)를 개방시키도록 캐핑 기판(106)을 두께(1502)만큼 더욱 박막화하는 단계를 도시하는 단면도(1500)의 일부 실시예들을 도시한다. 이러한 박막화 공정은 예를 들어 플루오르화 탄소, 산소, 염소 및 삼염화 붕소와 같은 반응성 가스의 플라즈마를 사용하여, 때로는 질소, 아르곤, 헬륨 및 기타 가스들을 첨가하여 건식 에칭 백 공정에 의해 달성될 수 있다. 건식 에칭은 습식 에칭 공정을 사용할 때 발생할 수 있는 오염물의 발생을 완화시키는 이점을 가지며, 이는 통기구(114)를 제한하거나 제2 공동(C2) 및 제2 MEMS 디바이스(104B)를 오염시킬 수 있다.
통기구(114)의 개방시, 제2 공동(C2) 내에 포함된 제1 가스 및 제1 압력(P1)은 주변 환경의 제2 가스 및 제2 압력(P2)으로 교환된다. 일부 실시예들에서, 가스들의 교환은 원위치에서 달성된다. 예를 들어, 처리 챔버 내의 가스 압력은 도 4 내지 도 14에 도시된 처리 단계들을 통해 제1 가스 압력(P1)에서 유지된다. 다음에, 도 15에 도시된 바와 같이 통기구(114)를 개방한 후에, 처리 챔버 내의 가스 압력(P1)은 도 15에 도시된 처리 단계의 주변 및 제2 가스 압력(P2)으로 조정된다. 가스 확산은 도 15에 도시된 처리 단계의 주위 환경과 제2 공동(C2) 사이의 통기구(114)를 통해 발생하도록 허용된다. 일단 가스 확산이 정상 상태 조건에 도달하면, 제2 공동(C2) 내의 가스 압력은 제1 가스 압력(P1)과 상이한 제2 가스 압력(P2)과 동일하다. 일부 실시예들에서, 제2 가스 압력(P2)은 대기압에 대한 진공이다.
도 16은 통기구(114)를 캡(118)으로 밀봉하여 제2 공동(C2)을 제2 가스 압력(P2)에서 기밀 밀봉하는 단계를 나타내는 단면도(1600)의 일부 실시예들을 도시한다. 캡 재료(1602)의 컨포멀 층은 캐핑 기판(106)의 상부면(106ss) 위에 배치되어 있다. 다양한 실시예들에서, 캡 재료는 SiN, SiON, 산화물, 포토레지스트(PR), 폴리이미드, 비정질 탄소(a-C), 폴리실리콘, 비정질 실리콘(a-Si), 금속(예를 들어, AlCu 등) 에폭시, 또는 다른 적절한 재료를 포함한다. 캡 재료의 적합성은 캐핑 기판(106)을 형성하는데 사용되는 재료 및 제2 공동(C2) 내의 제2 가스 압력을 포함하지만, 이것으로 제한되지 않는 여러가지 요인들에 의해 결정된다. 약 3 torr 미만의 제2 가스 압력에 대해, 캡 재료(1602)는 금속막(예를 들어, 스퍼터링을 통해 형성됨)을 포함할 수 있다. 약 3 torr 내지 약 100 torr 범위의 제2 가스 압력에 대해, 캡 재료(1602)는 산화물, SiN, SiON, 또는 a-C(예를 들어, CVD를 통해 형성됨)를 포함할 수 있다. 약 100 torr 내지 약 500 torr 범위의 제3 가스 압력에 대해, 캡 재료(1602)는 폴리실리콘을 포함할 수 있다. 약 500 torr 내지 약 1,000 torr 범위의 제4 가스 압력에 대해, 캡 재료(1602)는 PR, 폴리이미드 또는 에폭시(예를 들어, UV 경화 기술을 통해 형성됨)를 포함할 수 있다.
도 17은 캡(118)을 형성하도록 패터닝된 캡 재료(1602)(도 16에 도시 됨)를 도시하는 단면도(1700)의 일부 실시예들을 도시한다. 캡(118)은 라이닝 구조물(116)의 일부분 위에 배치되고 통기구(114)의 내부로 연장되어 통기구(114)의 폭에 걸쳐 있다. 일부 실시예들에서, 도 3a 및 도 3b에 도시된 바와 같이, 캡(118)은 금속층(220)의 폭에 걸쳐 있을 수 있거나 도전층(222)의 폭에 걸쳐 있을 수 있거나, 또는 유전체 층(224)의 폭 또는 그 폭 이상으로 확장될 수 있다. 캡(118)은 제1 공동(C1)의 제1 가스 압력(P1)과 상이한 제2 가스 압력(P2)에서 제2 공동(C2)을 밀봉하도록 라이닝 구조물(116)과 함께 기밀 밀봉을 형성한다. 일부 실시예들에 있어서, 통기구(114)는 캡(118)을 형성하는 재료의 표면 장력 뿐만 아니라 캡(118)의 표면과 라이닝 구조물(116)의 표면 사이의 접착력을 충분히 좁게하여, 재료가 통기구(114)를 통해 빠져 나가는 것을 방지하고 제2 공동(C2) 및 제2 MEMS 디바이스(104B)를 오염시킨다.
도 18a는 캡(118)의 밀봉 성능을 향상시키기 위해 캡(118) 위에 컨포멀(conformal) 또는 패시베이션 층(1802)의 형성을 도시하는 단면도(1800A)의 일부 실시예들을 도시한다. 일부 실시예들에서, 컨포멀 또는 패시베이션 층(1802)은 금속층이다. 일부 실시예들에서, 절연 층(1804), 예를 들어 산화물 층이 컨포멀 또는 패시베이션 층(1802) 위에 배치될 수 있다. 일부 실시예들에서, 전도체(1806)는 실리콘 필러(210) 위에 전기적으로 접촉하여 형성될 수 있고, 솔더 볼(1808)은 전도체 위에 놓이도록 형성될 수 있다. 이러한 방식으로, 솔더 볼(1808)은 MEMS 패키지(200) 외부의 지점으로부터 실리콘 필러(210)를 거쳐 MEMS 기판(206) 및 반도체 기판(202)의 능동 소자들(1308)로 전기적 접속을 제공한다.
MEMS 기판(206)으로부터 MEMS 패키지(200)의 외부까지의 도전성 경로를 제공함으로써, 실리콘 필러(210)는 추가적인 패키징 동작들이 없이 WLCSP 기술에 의해 MEMS 패키지(200)를 제조할 수 있게 한다. 따라서, 본 개시는 WLCSP 기술을 이용함으로써 비용 효과적이고 보다 작은 풋프린트 MEMS 디바이스들을 제조하는 것과 관련된 근본적인 문제점을 해결한다. 특히, 이 솔루션은 다중 공동 MEMS 디바이스들을 웨이퍼 레벨에서 통합할 수 있게 해주며 동시에 서로 상이한 MEMS 공동들에서 독립적인 압력 조정을 제공함으로써, 각각의 MEMS 디바이스의 개별 성능을 최적화한다.
도 18b는 제2 공동(C2) 및 제2 MEMS 디바이스(104B)와 관련된 실리콘 필러(210)와 비교하여, 제2 실리콘 필러(210b)가 캐핑 기판(106)을 통해 제조될 수 있고 제1 공동(C1) 및 제1 MEMS 디바이스(104A)와 관련되는 추가의 실시 예를 도시한다. 제2 실리콘 필러(210b)는 실리콘 필러(210)와 동일한 방식으로 제조될 수 있다. 일부 실시예들에서, 제2 실리콘 필러(210b)는 제1 공동(C1)의 밀봉에 영향을 줄 수 있고, MEMS 기판(206)을 통해 제2 능동 소자들(1308b)에 전기적으로 결합할 수 있다. 제2 실리콘 필러(210b)를 형성한 후, 제2 실리콘 필러(210b)와 전기적으로 접촉하는 제2 도전체(1806b)를 형성하고 제2 도전체(1806b) 위에 제2 솔더 볼(1808b)을 형성할 수 있다. 이러한 방식으로, 제2 솔더 볼(1808b)은 제2 실리콘 필러(210b)를 통해 MEMS 패키지(200) 외부의 지점들로부터 제2 능동 소자들(1308b)로 전기 접속을 제공한다. 일부 실시예들에서, 제2 실리콘 필러(210b)는 실리콘 필러(210)의 형성과 동시에 형성될 수 있으며, 제2 실리콘 필러(201b)를 반복해서 도시하지 않고 도 5 내지 도 18a에 도시된 바와 같이 본 명세서에서 교시된 방법들에 따라 형성될 수 있다. 유사하게, 도 2에 도시된 실시예는 도 18b에 도시된 바와 같이 제1 MEMS 디바이스(104A)와 관련된 제2 실리콘 필러(210b)를 특징으로 할 수 있다.
도 19는 도 8에 도시된 구성으로 시작하는 제조 방법의 다른 실시예를 보여주는 단면도(1900)의 일부 실시예들을 도시한다. 도 19에서, 초기 금속층 증착 공정은 도 9에서 수행된 것과 동일하다. 그러나, 통기구(114)의 상부를 밀봉하기 위한 후속 금속층 증착은 없다. 금속층 증착 공정은 금속과의 통기구를 정렬하는 금속층(1902)의 초기 증착으로 이 단계를 위해 완료된다. 따라서, 통기구(114)는 통기구의 상부에 개구부(1904)를 남기고 통기구(114)의 상부에 걸쳐지는 금속 오버행(904)이 없이 남는다.
도 20은 금속층(902) 및 폴리실리콘 층(802)의 패터닝을 도시한 단면도(2000)의 일부 실시예들을 도시한다. 이들 층들은 마스크(2004)를 사용하여 패터닝되고 캐핑 기판(106)의 상부면(106s) 위로 연장되는 폴리실리콘 스탠드 오프(2002)를 형성하도록 에칭된다. 폴리실리콘 스탠드 오프(2002)는 실리콘 필러(210) 위에 직접적으로 접촉하여 배치되고 실리콘 필러(210)와 병렬로 전기 도전성 경로로서 작용한다.
에칭 프로토콜의 경우, 통기구가 금속 오버행에 의해 덮이지 않고 습식 에칭 공정으로부터 오염되기 쉽기 때문에 건식 에칭 공정은 예를 들어 플라즈마 에칭 공정이 사용될 수 있다. 금속층(902) 및 폴리실리콘 층(802)은 접합 패드(208)가 금속층(902)으로부터 유지하고 폴리실리콘 스탠드 오프(2002) 위에 배치되도록 유사하게 패터닝되어 있다. 접합 패드(208)는 캐핑 기판(106)과 후속적으로 접합된 디바이스 기판(102) 사이에 공융 접합(eutectic bond)의 일부를 형성하도록 구성된다. 또한, 도 20에서, 금속 및 폴리실리콘 층들을 선택적으로 제거하는 에칭 프로세스는 또한 마스크(2004)에 의해 또는 이전에 형성된 산화물 층(602)에 의해 차폐되지 않은 위치 2006에서 캐핑 기판으로 에칭하고, 제1 리세스 영역(108) 및 제2 리세스 영역(110)을 형성하기 시작한다.
도 21은 제1 리세스 영역(108) 및 제2 리세스 영역(110)을 캐핑 기판(106)의 상부면(106s) 내에서 전체 깊이로 에칭하는 것을 보여주는 단면도(2100)의 일부 실시예들을 도시한다. 일부 실시예들에서, 건식 에칭 프로세스는 통기구(114) 및 제2 MEMS 디바이스(104B)의 오염을 피하기 위해 제1 리세스 영역(108) 및 제2 리세스 영역(110)의 원하는 깊이를 달성하기 위해 사용될 수 있다. 일부 실시예들에서, 제1 리세스 영역(108) 및 제2 리세스 영역(110)의 에칭은 대략 동일한 깊이일 수 있는 리세스 영역들의 원하는 깊이를 달성하기 위해 단일의 시간 제한 공정 단계에서 달성될 수 있다. 일부 실시예들에서, 이 공정은 도 20에 도시된 바와 같이 금속층(902) 및 폴리실리콘 층(802)을 선택적으로 에칭 제거하는 것과 동시에 달성될 수 있다. 일부 실시예들에서, 에칭은 금속층(902) 및 폴리실리콘 층(802)을 에칭 제거한 후에 별도의 단계들로 수행될 수 있다. 제1 분리 단계에서, 제1 리세스 영역(108) 및 제2 리세스 영역(110)의 대략 동일한 깊이를 달성하기 위해 시간 제한 에칭 공정이 적용될 수 있다. 선택적인 제2 분리 단계에서, 하나의 리세스된 영역이 마스킹될 수 있고, 도시된 바와 같이 제1 리세스 영역(108) 및 제2 리세스 영역(110)에 상이한 깊이를 초래하는 다른 리세스된 영역의 더 깊은 깊이를 달성하기 위해 추가적인 에칭이 수행될 수 있다. 이러한 다중 단계의 공정은 특정 공동 용적 및/또는 높이를 사이징함으로써 개별적으로 최적화될 수 있는 다중 공동 MEMS 디바이스들에 고유하게 적합하게 될 수 있다. 도 21에 도시된 구성에 따라, 도 13 내지 도 18에 도시된 방법들에 따라 앞서 기술된 바와 같이 처리가 계속될 수 있다.
도 22를 참조하면, 도 4 내지 도 21의 방법의 일부 실시예들의 흐름도(2200)가 제공된다.
2202에서, 실리콘 기판 및 환기 트렌치를 포함하는 캐핑 기판이 형성된다. 도 4 내지 도 5는 동작 2202의 일부 실시예들에 대응하는 단면도를 도시한다.
2204에서, 환기 트렌치 내에 밀봉 구조물이 형성된다. 밀봉 구조물은 환기 트렌치의 벽들을 라이닝하는 라이닝 구조물을 포함한다. 라이닝 구조물은 캐핑 기판의 하부면으로부터 측정된 제1 높이까지 연장되는 통기구를 규정하는 그 내부면에서 개방되어 있다. 도 9 및 도 19는 단계 2204의 일부 실시예들에 대응하는 단면도를 도시한다.
2206에서, 제1 리세스 영역 및 제2 리세스 영역이 형성되고 밀봉 구조물로부터 측 방향으로 이격된다. 리세스 영역들의 최상부 범위는 제1 높이보다 작은 제2 높이까지 연장된다. 도 10 내지 도 11 및 도 20 내지 도 21은 동작 2206의 일부 실시예들에 대응하는 단면도를 도시한다.
2208에서, 제1 및 제2 초소형 전자 기계 시스템(MEMS) 디바이스들을 포함하는 디바이스 기판이 제공된다. 일부 실시예들에서, 디바이스 기판은 수평면에 배치된 제1 MEMS 디바이스(104A) 및 제2 MEMS 디바이스(104B)을 갖는 MEMS 기판(206)을 포함한다. 도 13은 동작(2208)의 일부 실시예들에 대응하는 단면도를 도시한다.
2210에서, 제1 MEMS 디바이스 및 제1 리세스 영역과 연관된 제1 공동을 기밀 밀봉하고 제2 MEMS 디바이스 및 제2 리세스 영역과 연관되고 통기구와 유체 연통하는 제2 공동을 규정하는 캐핑 기판이 디바이스 기판에 접합되어 있다. 도 13 내지 도 14는 동작 2210의 일부 실시예들에 대응하는 단면도를 도시한다.
2212에서, 제2 공동의 가스 압력은 제2 가스 압력으로 통기구를 통해 조정된다. 일부 실시예들에서, 제2 공동의 제1 가스 압력은 주위 환경의 제2 가스 압력으로 교환되며, 제2 가스 압력은 제1 가스 압력과 상이하다. 도 15는 동작 2212의 일부 실시예들에 대응하는 단면도를 도시한다.
단계 2214에서, 통기구는 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 기밀 밀봉된다. 일부 실시예들에서, 통기구의 밀봉은 캐핑 기판의 상부면에서 통기구 상에 캡을 제조함으로써 달성된다. 도 16 내지 도 17은 동작 2214의 일부 실시예들에 대응하는 단면도들을 도시한다.
도 22의 흐름도(2200)가 본 명세서에서 일련의 동작들 또는 이벤트들로서 도시되고 설명되었지만, 그러한 동작들 또는 이벤트들의 도시된 순서는 제한적인 의미로 해석되는 것이 아님을 이해할 수 있을 것이다. 예를 들어, 일부 동작들은 본 명세서에서 도시되거나 및/또는 설명된 것과 별개로 다른 동작들이거나 또는 이벤트들과 함께 상이한 명령 및/또는 동시에 발생할 수 있다. 또한, 도시된 모든 동작들이 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하는 것이 요구될 수 있는 것은 아니며, 본 명세서에 도시된 하나 이상의 동작들은 하나 이상의 별개의 동작 및/또는 단계들에서 수행될 수 있다.
전술한 견지에서, 본 출원의 일부 실시예들은 제1 초소형 전자 기계 시스템(MEMS) 디바이스 및 제2 MEMS 디바이스를 포함하는 장치 기판, 및 디바이스 기판에 결합된 캐핑 기판을 포함하는 초소형 전자 기계 시스템(MEMS) 패키지를 제공한다. 캐핑 기판은, 제1 MEMS 디바이스와 연관된 제1 공동을 둘러싸는 제1 리세스 영역 및 상기 제2 MEMS 디바이스와 연관된 제2 공동을 둘러싸는 제2 리세스 영역을 포함한다. 캐핑 기판은, 제2 리세스 영역으로부터 제2 공동 내에 측 방향으로 이격된 환기 트렌치, 및 그 환기 트렌치 내에 배치된 밀봉 구조물을 더 포함한다. 밀봉 구조물은, 제2 공동과 유체 연통하는 통기구를 규정하는 라이닝 구조물, 및 통기구 내부에 배치되고 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 제2 공동을 밀봉하도록 구성된 캡을 포함한다.
또한, 본 출원의 다른 실시예들은 초소형 전자 기계 시스템(MEMS) 패키지를 제조하는 방법을 제공한다. 본 방법은 상기 캐핑 기판 내에 환기 트렌치를 포함하는 캐핑 기판을 형성하는 단계를 포함한다. 밀봉 구조물은 환기 트렌치 내에 형성된다. 밀봉 구조물은 캐핑 기판의 하부면으로부터 측정된 제1 높이까지 연장되는 통기구를 규정하는 라이닝 구조물을 포함한다. 제1 리세스 영역 및 제2 리세스 영역은 밀봉 구조물로부터 측 방향으로 이격되도록 형성되고 리세스 영역들의 최상부 범위는 제1 높이보다 작은 제2 높이에 있다. 디바이스 기판은 제1 및 제2 초소형 전자 기계 시스템(MEMS) 디바이스들을 포함하도록 제공된다. 디바이스 기판에는 제1 MEMS 디바이스 및 제1 리세스 영역과 연관된 제1 가스 압력에서 제1 공동을 기밀 밀봉하고, 상기 제2 MEMS 디바이스 및 상기 제2 리세스 영역과 연관된 제2 공동을 규정하는 캐핑 기판이 접합된다. 제2 공동은 통기구와 유체 연통된다. 제2 공동의 가스 압력은 통기구를 통해 조정된다. 통기구는 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 기밀 밀봉되어 있다.
또한, 본 출원의 다른 실시예들은 초소형 전자 기계 시스템(MEMS) 패키지를 제조하는 방법을 제공한다. 본 방법은 제1 및 제2 초소형 전자 기계 시스템(MEMS) 디바이스를 포함하는 디바이스 기판을 제공하는 단계를 포함한다. 캐핑 기판은 환기 트렌치를 포함한다. 밀봉 구조물은 환기 트렌치 내에 캐핑 기판을 통하여 연장하는 통기구를 규정하는 밀봉 구조물로 형성된다. 제1 리세스 및 제2 리세스는 캐핑 기판 내에 형성되고, 리세스는 환기 트렌치로부터 측 방향으로 이격되고 캐핑 기판의 하부면으로부터 캐핑 기판 내의 제1 높이 및 제2 높이까지 각각 연장된다. 디바이스 기판에는 제1 MEMS 디바이스 및 제1 리세스와 연관된 제1 공동을 기밀 밀봉하고 제2 MEMS 디바이스 및 제2 리세스와 연관된 제2 공동을 규정하는 캐핑 기판이 접합된다. 제2 공동은 통기구와 유체 연통된다. 제2 공동의 가스 압력은제2 가스 압력으로 조절되고, 통기구는 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 기밀 밀봉된다.
전술한 내용은 당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 몇개의 실시예들의 피처들을 개략적으로 설명한다. 당업자는 본 명세서에서 소개된 실시예들의 동일한 목적들을 수행하고 및/또는 동일한 이점들을 달성하기 위한 다른 프로세스들 및 구조물들을 설계 또는 변경하기 위한 기초로서 본 개시를 용이하게 사용할 수 있음을 이해할 수 있을 것이다. 또한, 당업자는 이러한 균등한 구성들이 본 개시의 사상 및 범위를 벗어나지 않고, 본 개시의 사상 및 범위를 벗어나지 않으면서 다양한 변경, 대체 및 변형을 가할 수 있음을 알아야 한다.
<부 기>
1. 초소형 전자 기계 시스템(MEMS) 패키지에 있어서,
제1 MEMS 디바이스 및 제2 MEMS 디바이스를 포함하는 디바이스 기판;
상기 디바이스 기판에 접합(bond)되고, 상기 제1 MEMS 디바이스와 연관된 제1 공동(cavity)의 상부를 규정하는 제1 리세스 영역 및 상기 제2 MEMS 디바이스와 연관된 제2 공동의 상부를 규정하는 제2 리세스 영역을 포함하는 캐핑(capping) 기판;
상기 제2 리세스 영역으로부터 측 방향으로 이격된 환기 트렌치(ventilation trench); 및
상기 환기 트렌치 내에 배치된 밀봉 구조물
을 포함하고,
상기 밀봉 구조물은,
상기 제2 공동과 유체 연통(fluid communication)하는 통기구(vent)를 규정하는 라이닝 구조물과,
상기 통기구 내에 배치되고, 상기 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 상기 제2 공동을 밀봉(seal)하도록 구성된 캡
을 포함하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
2. 제1항에 있어서, 상기 통기구는 상기 리세스 영역들의 최상부 범위 위의 높이로부터 상기 캐핑 기판의 하부면까지 연장되고, 상기 캐핑 기판의 상부면에서 상기 캡에 의해 밀봉되도록 구성되는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
3. 제2항에 있어서, 상기 캐핑 기판은 웨이퍼 대 웨이퍼 접합 공정에서 상기 디바이스 기판에 접합되도록 구성되는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
4. 제3항에 있어서, 상기 디바이스 기판은, MEMS 기판, 상기 MEMS 기판에 전기적으로 결합된 상호 접속 구조물, 및 상기 상호 접속 구조물에 전기적으로 결합된 반도체 디바이스들을 포함하는 반도체 기판을 포함하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
5. 제4항에 있어서, 상기 캐핑 기판은 상기 제2 MEMS 디바이스와 연관된 실리콘 필러(silicon pillar)를 더 포함하고, 상기 실리콘 필러는 상기 환기 트렌치 및 밀봉 구조물로부터 그리고 상기 제2 공동으로부터 측 방향으로 이격되어 있는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
6. 제5항에 있어서, 상기 실리콘 필러는 절연 구조물을 포함하는 격리 트렌치에 의해 상기 캐핑 기판으로부터 전기적으로 격리되는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
7. 제6항에 있어서, 상기 절연 구조물은 상기 실리콘 필러의 측벽들과 직접 접촉하는 제1 산화물 층, 상기 제1 산화물 층 위에 배치되며 상기 실리콘 필러의 하부면과 직접 접촉하는 폴리실리콘 층, 및 상기 폴리실리콘 층 및 상기 격리 트렌치의 측벽들과 직접 접촉하는 제2 산화물 층을 포함하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
8. 제7항에 있어서, 상기 실리콘 필러의 하부면 아래의 폴리실리콘 층의 하부면 상에 접합층이 배치되고, 상기 접합층은 상기 실리콘 필러를 상기 MEMS 기판에 전기적으로 결합하고 상기 제2 공동의 밀봉 경계를 규정하도록 구성되는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
9. 제8항에 있어서, 상기 실리콘 필러는 상기 반도체 디바이스들로부터 상기 제2 공동의 밀봉 경계를 통해 상기 캐핑 기판의 상부면까지 전기 도전성 경로를 제공하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
10. 제3항에 있어서, 상기 라이닝 구조물은, 상기 캐핑 기판의 측벽들과 직접 접촉하는 산화물 층, 상기 산화물 층 상에 배치된 폴리실리콘 층, 및 상기 통기구를 규정하는 금속층의 내부면에 개구부를 남겨둔 상태로 상기 폴리실리콘 층 상에 배치된 금속층을 포함하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
11. 제10항에 있어서, 상기 금속층은 상기 캐핑 기판과 상기 디바이스 기판 사이의 공융 접합 및 기밀 밀봉을 수행하는 상기 캐핑 기판의 선택된 하부면 위로 연장되는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
12. 방법에 있어서,
캐핑 기판을 형성하는 단계 - 상기 캐핑 기판은 상기 캐핑 기판 내에 환기 트렌치를 포함함 - ;
상기 환기 트렌치 내에 밀봉 구조물을 형성하는 단계 - 상기 밀봉 구조물은 상기 캐핑 기판의 하부면으로부터 측정된 제1 높이까지 연장되는 통기구를 규정하는 라이닝 구조물을 포함함 - ;
상기 밀봉 구조물로부터 측 방향으로 이격된 제1 리세스 영역 및 제2 리세스 영역을 형성하는 단계 - 상기 리세스 영역들의 최상부 범위는 상기 제1 높이보다 작은 제2 높이에 있음 - ;
제1 및 제2 초소형 전자 기계 시스템(MEMS) 디바이스들을 포함하는 디바이스 기판을 제공하는 단계;
상기 제1 MEMS 디바이스 및 상기 제1 리세스 영역과 연관된 제1 가스 압력에서 제1 공동을 기밀 밀봉(hermetically sealing)하고, 상기 제2 MEMS 디바이스 및 상기 제2 리세스 영역과 연관되고 상기 통기구와 유체 연통되는 제2 공동을 규정하는 상기 캐핑 기판을, 상기 디바이스 기판에 접합하는 단계; 및
상기 통기구를 통해 상기 제2 공동 내의 가스 압력을 조절하고 상기 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 상기 통기구를 기밀 밀봉하는 단계
를 포함하는 것인 방법.
13. 제12항에 있어서, 상기 캐핑 기판을 상기 디바이스 기판에 접합하는 단계는 웨이퍼 대 웨이퍼 접합 공정으로 수행되는 것인 방법.
14. 제13항에 있어서, 상기 제2 공동 내의 가스 압력을 조절하는 단계는,
상기 캐핑 기판을 상부면에서 상기 제2 높이보다 높은 높이까지 박막화하고 상기 통기구를 개방하는 단계; 및
상기 제2 공동의 제1 가스 압력을 주변 환경의 제2 가스 압력과 교환하는 단계를 포함하고,
상기 제2 가스 압력은 상기 제1 가스 압력과 상이한 것인 방법.
15. 제13항에 있어서, 상기 라이닝 구조물을 형성하는 단계는,
상기 환기 트렌치의 측벽들 상에 산화물 층을 형성하는 단계;
상기 산화물 층 위에 폴리실리콘 층을 형성하는 단계; 및
상기 환기 트렌치의 상부면으로 연장되는 상기 통기구를 규정하는 상기 금속층의 내부면에 개구부를 남겨둔 상태로 상기 폴리실리콘 층 위에 금속층을 형성하는 단계를 포함하는 것인 방법.
16. 제15항에 있어서, 상기 금속층을 형성하는 단계는,
상기 폴리실리콘 층 위에 제1 금속 코팅을 형성하는 단계; 및
금속 오버행이 형성되고 상기 환기 트렌치의 상부면 아래의 지점에서 상기 통기구를 기밀 밀봉하도록 상기 제1 금속 코팅 위에 제2 금속 코팅을 형성하는 단계를 포함하는 것인 방법.
17. 제12항에 있어서, 상기 캐핑 기판을 형성하는 단계는,
상기 리세스 영역들 및 상기 밀봉 구조물로부터 측 방향으로 이격된 실리콘 필러를 형성하는 단계를 더 포함하고,
상기 실리콘 필러를 형성하는 단계는,
상기 캐핑 기판 내에 측 방향으로 이격된 격리 트렌치들을 형성하고 실리콘 영역에 의해 분리되고 상기 환기 트렌치의 높이와 실질적으로 동일한 높이까지 연장하는 단계; 및
상기 격리 트렌치들 내에 절연 구조물을 형성하는 단계를 포함하고,
상기 절연 구조물은,
상기 격리 트렌치들의 측벽들을 선택적으로 라이닝하지만 실리콘 필러의 하부면을 라이닝하지 않는 산화물 층, 및
상기 산화물 층 위에 배치되고 상기 실리콘 필러의 하부면과 직접 접촉하는 폴리실리콘 층을 포함하는 것인 방법.
18. 제17항에 있어서, 상기 캐핑 기판을 상기 디바이스 기판에 접합하는 단계는 상기 실리콘 필러를 상기 디바이스 기판에 전기적으로 결합하는 것인 방법.
19. 제17항에 있어서, 상기 산화물 층은 상기 밀봉 구조물 및 상기 절연 구조물 내에 동시에 형성되고, 상기 폴리실리콘 층은 상기 밀봉 구조물 및 상기 절연 구조물 내에 동시에 형성되는 것인 방법.
20. 방법에 있어서,
제1 초소형 전자 기계 시스템(MEMS) 디바이스 및 제2 초소형 전자 기계 시스템(MEMS) 디바이스를 포함하는 디바이스 기판을 제공하는 단계;
환기 트렌치를 포함하는 캐핑 기판을 형성하는 단계;
상기 환기 트렌치 내에, 상기 캐핑 기판을 통하여 연장되는 통기구를 규정하는 밀봉 구조물을 형성하는 단계;
상기 캐핑 기판 내에 제1 리세스 및 제2 리세스를 형성하는 단계 - 상기 리세스들은 상기 환기 트렌치로부터 측 방향으로 이격되고 상기 캐핑 기판의 하부면으로부터 상기 캐핑 기판 내의 제1 높이 및 제2 높이까지 각각 연장됨 - ;
상기 제1 MEMS 디바이스 및 상기 제1 리세스와 연관된 제1 공동을 기밀 밀봉하고, 상기 제2 MEMS 디바이스 및 상기 제2 리세스와 연관되고 상기 통기구와 유체 연통되는 제2 공동을 규정하는 상기 캐핑 기판에, 상기 디바이스 기판을 접합하는 단계;
상기 제2 공동의 가스 압력을 제2 가스 압력으로 조절하는 단계; 및
상기 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 상기 통기구를 기밀 밀봉하는 단계
를 포함하는 방법.

Claims (10)

  1. 초소형 전자 기계 시스템(MEMS) 패키지에 있어서,
    제1 MEMS 디바이스 및 제2 MEMS 디바이스를 포함하는 디바이스 기판;
    상기 디바이스 기판에 접합(bond)되고, 상기 제1 MEMS 디바이스와 연관된 제1 공동(cavity)의 상부를 규정하는 제1 리세스 영역 및 상기 제2 MEMS 디바이스와 연관된 제2 공동의 상부를 규정하는 제2 리세스 영역을 포함하는 캐핑(capping) 기판;
    상기 제2 리세스 영역으로부터 측 방향으로 이격된 환기 트렌치(ventilation trench); 및
    상기 환기 트렌치 내에 배치된 밀봉 구조물
    을 포함하고,
    상기 밀봉 구조물은,
    상기 제2 공동과 유체 연통(fluid communication)하는 통기구(vent)를 규정하는 라이닝 구조물과,
    상기 통기구 내에 배치되고, 상기 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 상기 제2 공동을 밀봉(seal)하도록 구성된 캡
    을 포함하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
  2. 제1항에 있어서, 상기 통기구는 상기 리세스 영역들의 최상부 범위 위의 높이로부터 상기 캐핑 기판의 하부면까지 연장되고, 상기 캐핑 기판의 상부면에서 상기 캡에 의해 밀봉되도록 구성되는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
  3. 제2항에 있어서, 상기 캐핑 기판은 웨이퍼 대 웨이퍼 접합 공정에서 상기 디바이스 기판에 접합되도록 구성되는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
  4. 제3항에 있어서, 상기 디바이스 기판은, MEMS 기판, 상기 MEMS 기판에 전기적으로 결합된 상호 접속 구조물, 및 상기 상호 접속 구조물에 전기적으로 결합된 반도체 디바이스들을 포함하는 반도체 기판을 포함하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
  5. 제4항에 있어서, 상기 캐핑 기판은 상기 제2 MEMS 디바이스와 연관된 실리콘 필러(silicon pillar)를 더 포함하고, 상기 실리콘 필러는 상기 환기 트렌치 및 밀봉 구조물로부터 그리고 상기 제2 공동으로부터 측 방향으로 이격되어 있는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
  6. 제5항에 있어서, 상기 실리콘 필러는 절연 구조물을 포함하는 격리 트렌치에 의해 상기 캐핑 기판으로부터 전기적으로 격리되는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
  7. 제6항에 있어서, 상기 절연 구조물은 상기 실리콘 필러의 측벽들과 직접 접촉하는 제1 산화물 층, 상기 제1 산화물 층 위에 배치되며 상기 실리콘 필러의 하부면과 직접 접촉하는 폴리실리콘 층, 및 상기 폴리실리콘 층 및 상기 격리 트렌치의 측벽들과 직접 접촉하는 제2 산화물 층을 포함하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
  8. 제3항에 있어서, 상기 라이닝 구조물은, 상기 캐핑 기판의 측벽들과 직접 접촉하는 산화물 층, 상기 산화물 층 상에 배치된 폴리실리콘 층, 및 상기 통기구를 규정하는 금속층의 내부면에 개구부를 남겨둔 상태로 상기 폴리실리콘 층 상에 배치된 금속층을 포함하는 것인 초소형 전자 기계 시스템(MEMS) 패키지.
  9. 방법에 있어서,
    캐핑 기판을 형성하는 단계 - 상기 캐핑 기판은 상기 캐핑 기판 내에 환기 트렌치를 포함함 - ;
    상기 환기 트렌치 내에 밀봉 구조물을 형성하는 단계 - 상기 밀봉 구조물은 상기 캐핑 기판의 하부면으로부터 측정된 제1 높이까지 연장되는 통기구를 규정하는 라이닝 구조물을 포함함 - ;
    상기 밀봉 구조물로부터 측 방향으로 이격된 제1 리세스 영역 및 제2 리세스 영역을 형성하는 단계 - 상기 리세스 영역들의 최상부 범위는 상기 제1 높이보다 작은 제2 높이에 있음 - ;
    제1 및 제2 초소형 전자 기계 시스템(MEMS) 디바이스들을 포함하는 디바이스 기판을 제공하는 단계;
    상기 제1 MEMS 디바이스 및 상기 제1 리세스 영역과 연관된 제1 가스 압력에서 제1 공동을 기밀 밀봉(hermetically sealing)하고, 상기 제2 MEMS 디바이스 및 상기 제2 리세스 영역과 연관되고 상기 통기구와 유체 연통되는 제2 공동을 규정하는 상기 캐핑 기판을, 상기 디바이스 기판에 접합하는 단계; 및
    상기 통기구를 통해 상기 제2 공동 내의 가스 압력을 조절하고 상기 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 상기 통기구를 기밀 밀봉하는 단계
    를 포함하는 것인 방법.
  10. 방법에 있어서,
    제1 초소형 전자 기계 시스템(MEMS) 디바이스 및 제2 초소형 전자 기계 시스템(MEMS) 디바이스를 포함하는 디바이스 기판을 제공하는 단계;
    환기 트렌치를 포함하는 캐핑 기판을 형성하는 단계;
    상기 환기 트렌치 내에, 상기 캐핑 기판을 통하여 연장되는 통기구를 규정하는 밀봉 구조물을 형성하는 단계;
    상기 캐핑 기판 내에 제1 리세스 및 제2 리세스를 형성하는 단계 - 상기 리세스들은 상기 환기 트렌치로부터 측 방향으로 이격되고 상기 캐핑 기판의 하부면으로부터 상기 캐핑 기판 내의 제1 높이 및 제2 높이까지 각각 연장됨 - ;
    상기 제1 MEMS 디바이스 및 상기 제1 리세스와 연관된 제1 공동을 기밀 밀봉하고, 상기 제2 MEMS 디바이스 및 상기 제2 리세스와 연관되고 상기 통기구와 유체 연통되는 제2 공동을 규정하는 상기 캐핑 기판에, 상기 디바이스 기판을 접합하는 단계;
    상기 제2 공동의 가스 압력을 제2 가스 압력으로 조절하는 단계; 및
    상기 제1 공동의 제1 가스 압력과 상이한 제2 가스 압력에서 상기 통기구를 기밀 밀봉하는 단계
    를 포함하는 방법.
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