KR20190058670A - 단일 핀들의 자기-정렬된 절단을 위한 방법 - Google Patents

단일 핀들의 자기-정렬된 절단을 위한 방법 Download PDF

Info

Publication number
KR20190058670A
KR20190058670A KR1020197014114A KR20197014114A KR20190058670A KR 20190058670 A KR20190058670 A KR 20190058670A KR 1020197014114 A KR1020197014114 A KR 1020197014114A KR 20197014114 A KR20197014114 A KR 20197014114A KR 20190058670 A KR20190058670 A KR 20190058670A
Authority
KR
South Korea
Prior art keywords
pin structures
pin
substrate
structures
etching
Prior art date
Application number
KR1020197014114A
Other languages
English (en)
Inventor
니하르 모한티
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20190058670A publication Critical patent/KR20190058670A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3088—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3085—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by their behaviour during the process, e.g. soluble masks, redeposited masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 개시 내용의 기술은, 오버레이(overlay) 요건이 3배만큼 완화되면서 단일 핀(fin) 절단(다른 핀들 중에서 단일 핀을 절단함)을 가능케 하는 자기-정렬(self-alignment) 기반 공정을 사용한다. 실시예는, 다수의 상이한 물질들을 사용하는 핀을 형성함으로써 이 혜택을 달성할 수 있다. 예를 들면, 핀들의 어레이는, 각각의 핀을 포함하는 물질의 유형에 있어서 교번하는 병렬 핀들을 포함할 수 있다. 상이한 에칭 저항성들을 갖는 상이한 물질들이 선택된다. 그럼에도 불구하고, 이러한 구성으로, (오버레이 오류 및/또는 리소그래피 분해능 제약 때문에) 하나보다 많은 핀을 언커버(uncover)하는 에칭 마스크는, 에칭 마스크와 상이한 물질 저항성들의 조합을 사용해 원하는 핀을 절단할 수 있다.

Description

단일 핀들의 자기-정렬된 절단을 위한 방법
관련 출원에 대한 상호 참조
본 출원은 2016년 10월 20일에 출원된, 발명의 명칭이 “단일 핀들의 자기-정렬된 절단을 위한 방법(Method for Self-Aligned Cutting of Single Fins)"인 미국 특허 가출원 제62/410,808호의 이익을 주장하며, 그 전부가 참조로 본원에 통합된다.
발명의 배경
본 개시 내용은 예를 들면, 반도체 웨이퍼와 같은 기판의 처리를 포함하는 반도체 제조에 대한 것이다.
반도체 디바이스는 기판의 단위 면적당 더 많은 디바이스들을 들어 가게 맞추도록(fit) 계속해서 스케일링 다운(scale down)되고 있다. 이러한 면적 스케일링을 유지하도록, 단일 finFET 디바이스는 N10(node 10) 이상에서 채택되고 있다. 이 채택은, 두세 개의 핀들이 단일 디바이스를 구성한 이전 기술 노드로부터의 상당한 이탈이다. 인식될 수 있는 바와 같이, 각 디바이스를 위한 단일 핀을 설계하는 것은, 어떠한 중복도 없으므로 정확한 핀 절단 공정을 더 중요하게 만든다. 서브-30 nm 피치 치수에서 작업하므로, - 인접 핀을 건드리지 않으면서 - 단일 핀을 절단하는 것은 상당한 오버레이(overlay) 어려움이다. 핀 절단을 위해 사용되는 주어진 리소그래피 노광 기술과 상관 없이, 임의의 오버레이 변이는 잘못된 핀이 절단되거나 정확한 핀이 단지 부분적 핀 절단을 수용하는 것을 초래할 수 있다. 이러한 오버레이 오류는 결함, 수율 손실, 및 심지어 디바이스 장애를 초래할 것이다.
본 개시 내용의 기술은, 오버레이 요건이 300%만큼 완화되면서 단일 핀 절단(다른 핀들 중에서 단일 핀을 절단함)을 가능케 하는 자기-정렬 기반 공정을 사용한다. 이 기술은 기판을 패터닝하는 방법을 포함한다. 제1 세트의 핀 구조물들이 기판 상에 형성된다. 제1 세트의 핀 구조물들은 병렬 라인들의 제1 어레이로서 형성된다. 제1 세트의 핀 구조물들의 주어진 인접한 핀 구조물들의 간격(spacing)은 추가적인 핀 구조물들이 제1 세트의 핀 구조물들 중의 핀 구조물들 사이에 개재(interpose)되는 것을 허용하기에 충분하다. 이러한 결과는 제1 세트의 핀 구조물들 중의 주어진 핀 구조물과 추가적인 핀 구조물들 중의 주어진 인접 핀 구조물 사이의 공간을 갖는 교번하는 핀 구조물들의 어레이를 포함할 수 있다. 기판은 제1 세트의 핀 구조물들 중의 핀들 사이의 공간을 충전(fill)하는 제1 충전 물질을 퇴적함으로써 평탄화된다.
제2 세트의 핀 구조물들이 기판 상에 형성된다. 제2 세트의 핀 구조물들은 병렬 라인들의 제2 어레이로서 형성된다. 제2 세트의 핀 구조물들은, 제2 세트의 핀 구조물들 중의 핀 구조물들이 제1 세트의 핀 구조물들 중의 핀들에 대하여 상승되게(elevationally) 개재되도록 위치된다. 제1 세트의 핀 구조물들을 제거하지 않고 제2 세트의 핀 구조물들을 포함하는 패턴을 제1 충전 물질 내로 전사(transfer)하는 제1 에칭 공정이 실행된다. 제1 에칭 공정은 제3 세트의 핀 구조물들을 초래한다. 제3 세트의 핀 구조물들 중의 핀 구조물들은 제1 세트의 핀 구조물들 중의 핀 구조물들과 교번한다. 제3 세트의 핀 구조물들은 제1 세트의 핀 구조물들과 동일 평면에 있다. 제1 세트의 핀 구조물들은 제3 세트의 핀 구조물들과 비교해 상이한 에칭 저항성들을 갖는다. 그런 다음, 하나 이상의 에칭 마스크는, 인접한 핀들을 에칭하지 않고 주어진 핀의 물질을 에칭하는 에칭 화학 성질(chemistry)을 사용해 주어진 핀 구조물을 절단(에칭에 의한 제거)하기 위해 사용될 수 있다.
물론, 본 개시 내용에서 설명되는 상이한 단계들의 논의의 순서는 명확성 목적으로 제시되었다. 일반적으로 이들 단계들은 임의의 적절한 순서로 수행될 수 있다. 게다가, 비록 본 개시 내용의 상이한 특징들, 기술들, 구성들 등의 각각은 이 개시 내용의 다른 위치에서 설명될 수 있지만, 개념들 각각은 서로 독립적으로 또는 서로 조합하여 실행될 수 있는 것으로 의도된다. 따라서, 본 발명은 많은 상이한 방식들로 구현되고 보여질 수 있다.
본 발명의 내용은 본 개시의 모든 실시예 및/또는 증분적으로(incrementally) 신규인 양상을 특정하지 않는다는 점에 주목한다. 그 대신에, 본 발명의 내용은 상이한 실시예들의 기초적인 논의 및 종래 기술에 대한 대응하는 신규 사항만을 또한 제공한다.
본 발명 및 실시예의 추가적인 세부 사항 및/또는 가능한 관점에 대해서, 독자는 이하에서 자세히 설명하는 본 개시 내용의 발명을 실시하기 위한 구체적인 내용 섹션 및 대응 도면들을 참조한다.
본 발명의 각종 실시예의 더 완전한 이해 및 많은 부수적인 장점들은 첨부 도면들과 함께하는 이하의 상세한 설명을 참조함으로써 쉽게 명백하게 될 것이다. 도면들은 반드시 정확한 축척으로 된 것이 아니고, 그 대신에 특징, 원리 및 개념을 묘사함에 있어서 강조된 부분이 있을 수 있다.
도 1 내지 14는 여기서 개시된 실시예에 따른 공정 흐름을 도시하는 예시적인 기판 세그먼트의 단면 개략 측면도이다.
도 15 내지 27은 여기서 개시된 실시예에 따른 대안적인 공정 흐름을 도시하는 예시적인 기판 세그먼트의 단면 개략 측면도이다.
본 개시 내용의 기술은, 오버레이 요건이 300%만큼 완화되면서 단일 핀 절단(다른 핀들 중에서 단일 핀을 절단함)을 가능케 하는 자기-정렬 기반 공정을 사용한다. 실시예는, 다수의 상이한 물질들을 사용하는 핀들을 형성함으로써 이 혜택을 달성할 수 있다. 예를 들면, 핀들의 어레이는 각각의 핀을 포함하는 물질의 유형에 있어서 교번하는 병렬 핀들을 포함할 수 있다. 상이한 에칭 저항성들을 갖는 상이한 물질들이 선택된다. 그럼에도 불구하고, 이러한 구성으로, (오버레이 오류 및/또는 리소그래피 분해능 제약 때문에) 하나보다 많은 핀을 언커버(uncover)하는 에칭 마스크는, 에칭 마스크와 상이한 물질 저항성들의 조합을 사용해 원하는 핀을 절단할 수 있다. 다른 말로 하면, 홀수 개와 짝수 개의 핀들 및 인접한 핀들 사이의 공간을 갖는 핀들의 어레이가 형성된다. 한 물질의 홀수 개의 핀들, 그리고 또 다른 물질의 짝수 개의 핀들을 사용해, 홀수 개 또는 짝수 개의 핀들은, 다른 핀들이 언커버되고 에천트에 노출될 때조차, 다른 핀을 실질적으로 에칭하지 않고 선택적으로 에칭될 수 있다.
종래의 기술에서, 핀들은 단일 물질로 형성된다. 각 핀 사이에 일정한 거리 또는 공간이 존재한다. 에칭 마스크가 주어진 핀을 절단하기 위해 형성될 때, 에칭 마스크는, 인접 핀 또는 인접 핀의 일부를 언커버하는 개구를 가질 수 있다. 인접 핀이 언커버되면, 타겟 핀과 인접 핀은 둘 다 동일 물질이므로 에칭된다. 하지만, 본 개시 내용의 기술을 사용해, 주어진 핀/라인은 예를 들면, 산화물과 같은 제1 물질로 구성될 수 있는 반면에, 인접 라인들은 예를 들면, 질화물과 같은 제2 물질로 구성될 수 있다. 질화물을 에칭하지 않고 산화물을 에칭할 수 있는 에칭 화학 성질이 종래 기술에서 이용 가능하다. 다른 물질을 에칭하지 않고 한 물질을 선택적으로 에칭하기 위한 많은 다른 물질 옵션과 에칭 화학 성질이 존재한다.
예시적인 실시예의 더 자세한 설명이 이제 설명될 것이다. 최종 사중 피치 패턴(final quadruple pitch pattern)을 홀수 개와 짝수 개의 스페이서들로 분해하고, 두 개의 그리드 리소그래피 패스들(grid lithographic passes)을 통해 이것들을 형성함으로써, 상이한 물질들로 구성되는 대안적인 구조물이 생성된다. 리소그래피 그리드 시프트가 매우 낮은 오버레이 오류를 가지므로, 이 기술은 추가적인 오버레이 오류들 도입하지 않는다. 더 나아가, 종래의 기술과는 달리, 본 개시 내용의 기술은 핀을 형성하기 위해 스페이서를 사용한다. 핀을 위해 스페이서를 사용하는 것은 진보된 노드에서 핀 CD 제어를 위해 이롭다.
주어진 미세 제조 흐름(microfabrication flow)에 따라 여러 층들을 갖는 기판 스택이 마련된다. 맨드릴(mandrel)이 포토레지스트 내에 패터닝되고, 현상되며, 예를 들면 탄소층과 같은 기저층 내로 전사될 수 있다. 그런 다음, 측벽 스페이서가 맨드릴 상에 형성될 수 있다. 측벽 스페이서 형성이 알려져 있다. 일반적으로 컨포멀(conformal) 막이 (라인일 수 있는) 맨드릴을 갖는 기판 상에 퇴적된다. 그런 다음, 컨포멀 막 물질의 부분 에칭인 스페이서 에칭 공정이 실행된다. 부분 에칭은 맨드릴들의 상단으로부터 그리고 바닥 물질로부터 컨포멀 막 물질을 제거한다. 기본적으로, 컨포멀 막 물질이 수평 표면으로부터 제거된다. 잔여 컨포멀 물질은 맨드릴의 측벽 상에 있다. 그 후, 맨드릴은, 컨포멀 막 물질을 에칭하지 않고 맨드릴 물질을 에칭하는 에칭 공정에 의해 제거될 수 있다. 기판 상에 남겨진 것은 측벽 스페이서들의 세트(set)이다. 도 1은 이 결과를 묘사한다.
따라서, 제1 세트의 핀 구조물들(121)이 기판(100) 상에 형성된다. 제1 세트의 핀 구조물들(121)이 병렬 라인들의 제1 어레이로서 형성된다. 제1 세트의 핀 구조물들 중의 주어진 인접한 핀 구조물들의 간격(125)은, 추가적인 핀 구조물들이 제1 세트의 핀 구조물들(121) 중의 핀 구조물들 사이에 개재되는 것을 허용하기에 충분하다. 이러한 개재는, 제1 세트의 핀 구조물들 중 주어진 핀 구조물과 추가적인 핀 구조물들 중의 주어진 인접 핀 구조물 사이의 공간을 갖는 교번하는 핀 구조물들의 어레이를 초래할 수 있다. 일 실시예에서, 제1 세트의 핀 구조물들의 피치는 기판의 주어진 영역에 대한 핀의 설계 피치의 2배가 될 수 있다. 다시 말해, 홀수 개의 핀 구조물들은, 인접한 홀수 개의 핀 구조물들의 쌍들 간에 짝수 개의 핀 구조물을 형성하도록 서로 간에 총분한 여지를 갖게 형성된다. 제1 세트의 핀 구조물들은 제1 세트는 타겟 층(107) 상에 위치될 수 있다. 기판은 하부층(105)과 더 많은 하부층, 계면막 등을 포함할 수 있다.
기판(100)은, 제1 세트의 핀 구조물들(121) 중의 핀들 사이의 공간을 충전하는 제1 충전 물질(141)을 퇴적함으로써 평탄화된다. 옵션인 캡층(142)은 평탄화에 도움을 주기 위해 사용될 수 있다. 도 2는 예시적인 결과를 묘사한다.
이제 도 3을 참조하면, 제2 세트의 핀 구조물들(122)이 기판(100) 상에 형성된다. 도 3은, 제2 세트의 핀 구조물들(122)의 형성을 인도하기 위해 사용되는 맨드릴(112)을 도시한다. 맨드릴들(112)은 종래의 리소그래피 패터닝 공정에 의해 형성될 수 있다. 따라서, 이 단계 이전에, 다른 평탄화층, 계면막, 반사 방지 코팅, 및 포토레지스트층이 퇴적되고 제거될 수 있다. 제2 세트의 핀 구조물들(122)은 병렬 라인들의 제2 어레이로서 형성된다. 제2 세트의 핀 구조물들(122)은, 제2 세트의 핀 구조물들(122) 중의 핀 구조물들이 제1 세트의 핀 구조물들 중의 핀들에 대하여 상승되게 개재되도록 위치된다. 도 4의 관찰에 의해, 제2 세트의 핀 구조물들(122) 중의 핀들이 제1 세트의 핀 구조물들(121) 중의 핀들 사이의 공간 위에 위치되어 있음을 볼 수 있다. z-방향 또는 평면도에서 보면, 두 개의 세트들의 핀 구조물들은, 자신들이 상이한 층들 또는 높이(elevation)들에 있을 지라도 서로 교번한다.
제1 세트의 핀 구조물들(121)을 제거하지 않고 제2 세트의 핀 구조물들(122)을 포함하는 패턴을 제1 충전 물질(141) 내로 전사하는 제1 에칭 공정이 실행된다. 제1 에칭 공정은 제3 세트의 핀 구조물들(123)을 초래한다. 예시적인 결과가 도 5에 묘사된다. 도 6에 묘사된 바와 같이, 제2 세트의 핀 구조물들(122)이 제거될 수 있다. 제3 세트의 핀 구조물들(123) 중의 핀 구조물들(개별 라인들)은 제1 세트의 핀 구조물들(121) 중의 핀 구조물들(개별 라인들)과 교번한다. 제3 세트의 핀 구조물들(123)은 제1 세트의 핀 구조물들(121)과 동일 평면에 있다. 제1 세트의 핀 구조물들(121)은 제3 세트의 핀 구조물들(123)과 비교해 상이한 에칭 저항성들을 갖는다.
제1 세트의 핀 구조물들(121)과 제3 세트의 핀 구조물들의 부분들을 언커버하는 제1 에칭 마스크(151)가 기판 상에 형성된다. 도 7은 예시적인 트랜잭션 측면도를 묘사한다. 제2 에칭 공정은 제1 에칭 마스크(151)를 사용해 실행된다. 제2 에칭 공정은, 제3 세트의 핀 구조물들의 언커버된 부분들이 기판 상에 남아 있으면서 제1 세트의 핀 구조물들 중의 언커버된 부분들이 기판으로부터 제거될 때까지, 제3 세트의 핀 구조물들(123) 중의 언커버된 부분들의 에칭보다 더 큰 속도(rate)로 제1 세트의 핀 구조물들의 언커버된 부분들을 에칭한다. 도 8은, 인접한 언커버된 핀이 남아 있으면서 제1 세트의 핀 구조물들의 언커버된 부분들이 제거되는 것을 묘사한다. 바람직하게는, 에칭 화학 성질은, 인접한 물질을 거의 또는 전혀 에칭하지 않도록 선택되지만, 그럼에도 불구하고 4 대 1 이상의 에칭율을 갖는 것은 충분할 수 있다. 그런 다음, 제1 에칭 마스크(151)는 도 9에 묘사된 바와 같이 기판(100)으로부터 제거될 수 있다
일부 실시예에서, 제1 에칭 마스크(151)를 사용하여 제3 에칭 공정이 실행될 수 있다. 제3 에칭 공정은, 제3 핀 구조물들의 언커버된 부분들이 기판으로부터 제거될 때까지, 제3 핀 구조물들의 언커버된 부분들을 에칭한다. 이는 특정 에칭 화학성질을 변화시킴으로써 실행될 수 있다.
제1 세트의 핀 구조물들(121)과 제3 세트의 핀 구조물들(123)의 부분들을 언커버하는 제2 에칭 마스크(152)가 기판 상에 형성된다. 예시적인 결과가 도 10에 묘사된다. 제4 에칭 공정은 제2 에칭 마스크(152)를 사용해 실행된다. 제4 에칭 공정은, 제1 세트의 핀 구조물들(121)의 언커버된 부분들이 기판 상에 남아 있으면서 제3 세트의 핀 구조물들(123)의 언커버된 부분들이 기판으로부터 제거될 때까지, 제1 세트의 핀 구조물들(121)의 언커버된 부분들의 에칭보다 더 큰 속도로 제3 세트의 핀 구조물들(123)의 언커버된 부분들을 에칭한다. 도 11은, 제3 세트의 핀 구조물들로부터의 언커버된 핀이 제거되는 예시적인 결과를 묘사한다. 그런 다음, 제2 에칭 마스크(152) 및 동반하는 평탄화층/물질이 제거될 수 있다(도 12).
그런 다음, 결합된 패턴을 예를 들면, 타겟층(107)과 같은, 하부층 내로 전사하는 제5 에칭 공정이 실행될 수 있다. 결합된 패턴은, 제1 세트의 핀 구조물들(121) 의 잔여 부분들과 제3 세트의 핀 구조물들(123)의 잔여 부분들을 포함한다. 도 14가 제1 세트의 핀 구조물들과 제3 세트의 핀 구조물들이 제거되는 것을 도시하는 한편, 예시적인 결과가 도 13에 묘사된다. 따라서, 핀들은 오버레이 오류 없이 원하는 컷들로 패터닝될 수 있다.
또 다른 실시예에서, 제1 세트의 핀 구조물들(121)은 제3 세트의 핀 구조물들을 형성하기 전에 절단될 수 있다. 도 15는, 기판 상에 형성되는 제1 세트의 핀 구조물들(121)을 시작점으로서 도 1과 동일하다.
제1 세트의 핀 구조물들(121)의 형성에 후속해서 그리고 기판의 평탄화 이전에 기판 상에 제3 에칭 마스크(153)가 형성된다(도 16). 제1 세트의 핀 구조물들의 언커버된 부분들은 제6 에칭 공정으로서 제3 에칭 마스크(153)(도 17)를 사용하여 에칭된다. 에칭 공정에 대한 라벨은 단지 서로 구별하기 위한 라벨들이고, 반드시 처리 순서를 나타내는 것이 아니라는 것이 주목된다. 그 후, 제3 에칭 마스크(153)는 기판을 평탄화하기 전에 제거된다(도 18). 그 후, 기판은 이전에 설명된 바와 같이 평탄화된다(도 19).
도 4에 설명된 바와 같은 형성과 유사하게, 제2 세트의 핀 구조물들(122)이 기판(100) 상에 형성된다(도 20). 그 차이는, 제1 세트의 핀 구조물(121)의 일부분이 이미 절단되었다는 것이다.
제2 세트의 핀 구조물들(122)의 형성에 후속해서 그리고 제1 에칭 공정의 실행 이전에 기판 상에 제4 에칭 마스크(154)가 형성된다(도 21). 제4 에칭 마스크(153)를 사용해 제2 세트의 핀 구조물들(122)의 언커버된 부분을 에칭하는 제7 에칭 공정이 실행된다(도 22). 제1 에칭 공정의 실행 전에 제4 에칭 마스크(154)가 제거된다(도 23). 그런 다음, 제1 에칭 공정은, 제1 세트의 핀 구조물들을 제거하지 않고 제2 세트의 핀 구조물들을 포함하는 패턴을 제1 충전 물질(141) 내로 전사할 수 있다. 제1 에칭 공정은 이전에 설명된 것과 유사한 제3 세트의 핀 구조물들(123)을 초래한다(도 24). 그런 다음, 제2 세트의 핀 구조물들(122)이 제거될 수 있다(도 25). 이 시점에서, 제1 세트의 핀 구조물들(121) 및 제3 세트의 핀 구조물들(123)은 이미 절단되어 타겟층(107) 내로 전사될 수 있다(도 26). 그런 다음, 제1 세트의 핀 구조물들(121) 및 제3 세트의 핀 구조물들(123)이 제거될 수 있다(도 27). 대안적으로, 도 25의 핀 구조물들의 세트들은 추가로 마스킹되고 만약 원한다면 절단될 수 있다. 또한, 대안적인 실시예들에서, 홀수 개 또는 짝수 개 또는 홀수 개 및 짝수 개의 핀 구조 라인들이 절단될 수 있다. 이에 따라, 심지어 오버레이 오류를 가지면서 정확하게 절단하기 위해 교번하는 물질들의 핀들을 사용하는 여러 상이한 공정 흐름들이 존재한다. 이러한 구성 및 기술은 또한 포토레지스트층 내에서 리소그래픽하게 생성하기에 더 쉬울 수 있는 절단용 슬롯 개구의 사용을 가능하게 한다.
위의 설명에서, 처리 시스템의 특정 지오메트리(geometry)와, 본 개시 내용에서 사용되는 다양한 컴포넌트들 및 공정들의 설명과 같은 특정의 세부 사항들을 설명하였다. 그러나 본 개시 내용의 기술은 이러한 특정 세부 사항으로부터 벗어난 다른 실시예로 실시될 수 있다는 것, 및 그러한 세부 사항은 설명을 위한 것이지 제한하는 것이 아니라는 것을 이해하여야 한다. 본 개시 내용에서 개시된 실시예들은 첨부 도면을 참조하면서 설명하였다. 유사하게, 설명 목적으로, 완전한 이해를 제공하기 위해 특정의 수, 물질 및 구성을 제시하였다. 그럼에도 불구하고, 실시예들은 그러한 특정 세부 사항 없이 실시될 수 있다. 실질적으로 동일한 기능적 구성을 가진 컴포넌트들은 동일한 참조 문자로 표시되고 그에 따라서 임의의 중복 설명이 생략될 수 있다.
각종 실시예의 이해를 돕기 위해 각종 기술을 복수의 개별적인 동작들로서 설명하였다. 설명의 순서는 이러한 동작들이 반드시 순서 종속적임을 암시하는 것으로 해석되지 않아야 한다. 사실 이러한 동작들은 제시된 순서대로 수행될 필요가 없다. 설명되는 동작들은 설명된 실시예와는 상이한 순서로 수행될 수도 있다. 다양한 부가적인 동작들이 수행될 수 있고 그리고/또는 설명된 동작들은 부가적인 실시예들에서 생략될 수 있다.
본 개시 내용에서 사용하는 용어 "기판" 또는 "타겟 기판"은 일반적으로 본 발명에 따라서 처리되는 물체(object)를 지칭한다. 기판은 디바이스, 특히 반도체 또는 다른 전자 디바이스의 임의의 물질 부분 또는 구조물을 포함할 수도 있고, 예를 들어, 반도체 웨이퍼와 같은 베이스(base) 기판 구조물, 레티클, 또는 예를 들면, 박막과 같이 베이스 기판 구조물 상에 또는 그 위에 놓인 층일 수도 있다. 따라서, 기판은 임의의 특정 베이스 구조물, 하부층 또는 상부층, 패턴화되거나 패턴화되지 않은 것 등으로 제한되지 않고, 오히려 임의의 그러한 층 또는 베이스 구조물, 및 층 및/또는 베이스 구조물의 임의의 조합을 포함하는 것으로 의도된다. 설명이 특정 유형의 기판을 참조하지만, 이것은 단지 묘사적 목적을 위한 것이다.
당업자라면 본 발명의 동일한 목적을 여전히 달성하면서 전술한 기술들의 동작에서 많은 변형이 가능하다는 것을 또한 이해할 것이다. 그러한 변형은 본 개시 내용의 범위 내에 있는 것으로 의도된다. 그래서, 전술한 본 발명의 실시예의 설명은 제한하는 것으로 의도되지 않는다. 본 발명의 실시예의 임의의 제한은 첨부된 특허 청구항들에서 제시된다.

Claims (12)

  1. 기판을 패터닝하는 방법에 있어서,
    기판 상에 제1 세트의 핀 구조물(fin structure)들을 형성하는 단계 - 상기 제1 세트의 핀 구조물들은 제1 어레이의 병렬 라인들로서 형성되고, 상기 제1 세트의 핀 구조물들 중의 주어진 인접한 핀 구조물들의 간격은, 추가적인 핀 구조물들이 상기 제1 세트의 핀 구조물들 중의 핀 구조물들 사이에 개재(interpose)되는 것을 허용하기에 충분하여, 상기 제1 세트의 핀 구조물들 중의 주어진 핀 구조물과 추가적인 핀 구조물들 중의 주어진 인접한 핀 구조물 사이에 공간을 갖는 교번하는 핀 구조물들의 어레이를 야기함 -;
    상기 제1 세트의 핀 구조물들 중의 핀 구조물들 사이의 공간을 충전(fill)하는 제1 충전 물질을 퇴적함으로써 상기 기판을 평탄화하는 단계;
    상기 기판 상에 제2 세트의 핀 구조물들을 형성하는 단계 - 상기 제2 세트의 핀 구조물들은 제2 어레이의 병렬 라인들로서 형성되고, 상기 제2 세트의 핀 구조물들은, 상기 제2 세트의 핀 구조물들 중의 핀 구조물들이 상기 제1 세트의 핀 구조물들 중의 핀 구조물들에 대하여 상승되게(elevationally) 개재되도록 위치됨 -; 및
    상기 제1 세트의 핀 구조물들을 제거하지 않고 상기 제2 세트의 핀 구조물들을 포함하는 패턴을 상기 제1 충전 물질 내로 전사(transfer)하는 제1 에칭 공정을 실행하는 단계
    를 포함하고,
    상기 제1 에칭 공정은 제3 세트의 핀 구조물들을 산출하고, 상기 제3 세트의 핀 구조물들 중의 핀 구조물들은 상기 제1 세트의 핀 구조물들 중의 핀 구조물들과 교번하고, 상기 제3 세트의 핀 구조물들은 상기 제1 세트의 핀 구조물들과 동일 평면에 있으며, 상기 제1 세트의 핀 구조물들은 상기 제3 세트의 핀 구조물들과 비교해 상이한 에칭 저항성을 갖는 것인, 기판을 패터닝하는 방법.
  2. 제1항에 있어서,
    상기 기판 상에, 상기 제1 세트의 핀 구조물들의 부분과 상기 제3 세트의 핀 구조물들의 부분을 언커버(uncover)하는 제1 에칭 마스크를 형성하는 단계; 및
    상기 제1 에칭 마스크를 사용해 제2 에칭 공정을 실행하는 단계
    를 더 포함하고,
    상기 제2 에칭 공정은, 상기 제3 세트의 핀 구조물들의 언커버된 부분이 상기 기판 상에 남아 있는 동안 상기 제1 세트의 핀 구조물들의 언커버된 부분이 상기 기판으로부터 제거될 때까지, 상기 제3 세트의 핀 구조물들의 언커버된 부분의 에칭보다 큰 속도로 상기 제1 세트의 핀 구조물들의 언커버된 부분을 에칭하는 것인, 기판을 패터닝하는 방법.
  3. 제2항에 있어서,
    상기 제1 에칭 마스크를 사용해 제3 에칭 공정을 실행하는 단계를 더 포함하고, 상기 제3 에칭 공정은, 상기 제3 세트의 핀 구조물들의 언커버된 부분이 상기 기판으로부터 제거될 때까지 상기 제3 세트의 핀 구조물들의 언커버된 부분을 에칭하는 것인, 기판을 패터닝하는 방법.
  4. 제3항에 있어서,
    조합된 패턴을 하부층 내로 전사하는 제5 에칭 공정을 실행하는 단계를 더 포함하고, 상기 조합된 패턴은, 상기 제1 세트의 핀 구조물들의 잔여 부분과 상기 제3 세트의 핀 구조물들의 잔여 부분을 포함하는 것인, 기판을 패터닝하는 방법.
  5. 제2항에 있어서,
    상기 기판 상에, 상기 제1 세트의 핀 구조물들의 부분과 상기 제3 세트의 핀 구조물들의 부분을 언커버하는 제2 에칭 마스크를 형성하는 단계; 및
    상기 제2 에칭 마스크를 사용해 제4 에칭 공정을 실행하는 단계
    를 더 포함하고,
    상기 제4 에칭 공정은, 상기 제1 세트의 핀 구조물들의 언커버된 부분이 상기 기판 상에 남아 있는 동안 상기 제3 세트의 핀 구조물들의 언커버된 부분이 상기 기판으로부터 제거될 때까지, 상기 제1 세트의 핀 구조물들의 언커버된 부분의 에칭보다 큰 속도로 상기 제3 세트의 핀 구조물들의 언커버된 부분을 에칭하는 것인, 기판을 패터닝하는 방법.
  6. 제5항에 있어서,
    조합된 패턴을 하부층 내로 전사하는 제5 에칭 공정을 실행하는 단계를 더 포함하고, 상기 조합된 패턴은, 상기 제1 세트의 핀 구조물들의 잔여 부분과 상기 제3 세트의 핀 구조물들의 잔여 부분을 포함하는 것인, 기판을 패터닝하는 방법.
  7. 제1항에 있어서,
    상기 제1 세트의 핀 구조물들은 측벽 스페이서로서 형성되고, 상기 제2 세트의 핀 구조물들은 측벽 스페이서로서 형성되는 것인, 기판을 패터닝하는 방법.
  8. 제1항에 있어서,
    상기 제1 세트의 핀 구조물들의 피치(pitch)는 상기 기판의 주어진 영역 내의 핀의 설계 피치의 적어도 두 배인 것인, 기판을 패터닝하는 방법.
  9. 제1항에 있어서,
    상기 제1 세트의 핀 구조물들의 형성에 후속해서 그리고 상기 기판의 평탄화 이전에 상기 기판 상에 제3 에칭 마스크를 형성하는 단계;
    상기 제3 에칭 마스크를 사용해 상기 제1 세트의 핀 구조물들의 언커버된 부분을 에칭하는 제6 에칭 공정을 실행하는 단계; 및
    상기 기판을 평탄화하기 전에 상기 제3 에칭 마스크를 제거하는 단계
    를 더 포함하는, 기판을 패터닝하는 방법.
  10. 제9항에 있어서,
    상기 제2 세트의 핀 구조물들의 형성에 후속해서 그리고 상기 제1 에칭 공정의 실행 이전에 상기 기판 상에 제4 에칭 마스크를 형성하는 단계;
    상기 제4 에칭 마스크를 사용해 상기 제2 세트의 핀 구조물들의 언커버된 부분을 에칭하는 제7 에칭 공정을 실행하는 단계; 및
    상기 제1 에칭 공정의 실행 이전에 상기 제4 에칭 마스크를 제거하는 단계
    를 더 포함하는, 기판을 패터닝하는 방법.
  11. 제1항에 있어서,
    상기 제2 세트의 핀 구조물들의 형성에 후속해서 그리고 상기 제1 에칭 공정의 실행 이전에 상기 기판 상에 제4 에칭 마스크를 형성하는 단계;
    상기 제4 에칭 마스크를 사용해 상기 제2 세트의 핀 구조물들의 언커버된 부분을 에칭하는 제7 에칭 공정을 실행하는 단계; 및
    상기 제1 에칭 공정의 실행 이전에 상기 제4 에칭 마스크를 제거하는 단계
    를 더 포함하는, 기판을 패터닝하는 방법.
  12. 제11항에 있어서,
    상기 기판 상에, 상기 제1 세트의 핀 구조물들의 부분과 상기 제3 세트의 핀 구조물들의 부분을 언커버하는 제1 에칭 마스크를 형성하는 단계; 및
    상기 제1 에칭 마스크를 사용해 제2 에칭 공정을 실행하는 단계
    를 더 포함하고,
    상기 제2 에칭 공정은, 상기 제3 세트의 핀 구조물들의 언커버된 부분이 상기 기판 상에 남아 있는 동안 상기 제1 세트의 핀 구조물들의 언커버된 부분이 상기 기판으로부터 제거될 때까지, 상기 제3 세트의 핀 구조물들의 언커버된 부분의 에칭보다 큰 속도로 상기 제1 세트의 핀 구조물들의 언커버된 부분을 에칭하는 것인, 기판을 패터닝하는 방법.
KR1020197014114A 2016-10-20 2017-10-19 단일 핀들의 자기-정렬된 절단을 위한 방법 KR20190058670A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201662410808P 2016-10-20 2016-10-20
US62/410,808 2016-10-20
PCT/US2017/057364 WO2018075753A1 (en) 2016-10-20 2017-10-19 Method for self-aligned cutting of single fins

Publications (1)

Publication Number Publication Date
KR20190058670A true KR20190058670A (ko) 2019-05-29

Family

ID=61971099

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197014114A KR20190058670A (ko) 2016-10-20 2017-10-19 단일 핀들의 자기-정렬된 절단을 위한 방법

Country Status (5)

Country Link
US (1) US20180114699A1 (ko)
KR (1) KR20190058670A (ko)
CN (1) CN109863605A (ko)
TW (1) TW201834003A (ko)
WO (1) WO2018075753A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110690117B (zh) * 2018-07-05 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10943816B2 (en) 2019-04-03 2021-03-09 International Business Machines Corporation Mask removal for tight-pitched nanostructures
CN111834222A (zh) * 2019-04-15 2020-10-27 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
DE102020209927A1 (de) 2020-08-06 2022-02-10 Robert Bosch Gesellschaft mit beschränkter Haftung Einebnen von Materialerhebungen auf Halbleiterschichten
KR20220043945A (ko) 2020-09-28 2022-04-06 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8455330B2 (en) * 2010-10-12 2013-06-04 International Business Machines Corporation Devices with gate-to-gate isolation structures and methods of manufacture
US9177820B2 (en) * 2012-10-24 2015-11-03 Globalfoundries U.S. 2 Llc Sub-lithographic semiconductor structures with non-constant pitch
US9236309B2 (en) * 2014-05-21 2016-01-12 Globalfoundries Inc. Methods of fabricating semiconductor fin structures
CN104157574B (zh) * 2014-07-31 2018-06-05 上海集成电路研发中心有限公司 双重图形化鳍式晶体管的鳍结构线顶端切断方法
US9209279B1 (en) * 2014-09-12 2015-12-08 Applied Materials, Inc. Self aligned replacement fin formation
US9431265B2 (en) * 2014-09-29 2016-08-30 International Business Machines Corporation Fin cut for tight fin pitch by two different sit hard mask materials on fin
US9595475B2 (en) * 2014-12-01 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stage fin formation methods and structures thereof
US9472414B2 (en) * 2015-02-13 2016-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned multiple spacer patterning process

Also Published As

Publication number Publication date
TW201834003A (zh) 2018-09-16
CN109863605A (zh) 2019-06-07
WO2018075753A1 (en) 2018-04-26
US20180114699A1 (en) 2018-04-26

Similar Documents

Publication Publication Date Title
CN108352304B (zh) 形成用于亚分辨率衬底图案化的刻蚀掩模的方法
US11037789B2 (en) Cut last self-aligned litho-etch patterning
KR20190058670A (ko) 단일 핀들의 자기-정렬된 절단을 위한 방법
TWI588620B (zh) 自我對準微影蝕刻製程
US11107682B2 (en) Method for patterning a substrate using a layer with multiple materials
US9536778B2 (en) Self-aligned double patterning process for metal routing
CN108369899B (zh) 形成用于亚分辨率基板图案化的蚀刻掩模的方法
CN108701588B (zh) 用于形成存储器鳍片图案的方法和系统
US10366890B2 (en) Method for patterning a substrate using a layer with multiple materials
US9978596B2 (en) Self-aligned multiple spacer patterning schemes for advanced nanometer technology
TW201830521A (zh) 在金屬線之陣列之心軸及非心軸線中形成自對準切口的設備及方法
US9679771B1 (en) Fabrication and design methods using selective etching and dual-material self-aligned multiple patterning processes to reduce the cut-hole patterning yield loss
US9437481B2 (en) Self-aligned double patterning process for two dimensional patterns
US10770295B2 (en) Patterning method
CN109075124B (zh) 使用具有多种材料的层对基底进行图案化的方法
US20180061658A1 (en) Self-Aligned Patterning Process Utilizing Self-Aligned Blocking and Spacer Self-Healing
KR20190058504A (ko) 비아 투 그리드 패터닝의 오버레이 오류를 감소시키기 위한 방법
KR20210139474A (ko) 다중라인 패터닝을 사용하는 기판 공정 방법
US20080061338A1 (en) Method for Processing a Structure of a Semiconductor Component, and Structure in a Semiconductor Component