KR20190053715A - Methods of manufacturing vertical semiconductor devices - Google Patents

Methods of manufacturing vertical semiconductor devices Download PDF

Info

Publication number
KR20190053715A
KR20190053715A KR1020170149880A KR20170149880A KR20190053715A KR 20190053715 A KR20190053715 A KR 20190053715A KR 1020170149880 A KR1020170149880 A KR 1020170149880A KR 20170149880 A KR20170149880 A KR 20170149880A KR 20190053715 A KR20190053715 A KR 20190053715A
Authority
KR
South Korea
Prior art keywords
pattern
region
gate
opening
semiconductor
Prior art date
Application number
KR1020170149880A
Other languages
Korean (ko)
Other versions
KR102344984B1 (en
Inventor
송민영
강창석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170149880A priority Critical patent/KR102344984B1/en
Priority to US16/120,364 priority patent/US10672789B2/en
Priority to CN201811324447.9A priority patent/CN109768048B/en
Publication of KR20190053715A publication Critical patent/KR20190053715A/en
Application granted granted Critical
Publication of KR102344984B1 publication Critical patent/KR102344984B1/en

Links

Images

Classifications

    • H01L27/11556—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02428—Structure
    • H01L21/0243—Surface structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L27/11524—
    • H01L27/11568—
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

The present invention relates to a vertical semiconductor device which has a first gate pattern provided on a substrate of a first region and a second region and extending in a first direction horizontal to the substrate. The first gate pattern formed in the second region includes a first opening. A plurality of second gate patterns stacked on the first gate pattern while being spaced apart from each other and extending in the first direction are provided. A first channel hole is included which exposes the substrate of the first region by penetrating the plurality of second gate patterns and the first gate pattern, and a first semiconductor pattern is provided on a lower portion of the first channel hole. A second channel hole is provided which penetrates the plurality of second gate patterns and is disposed inside the first opening included in the first gate pattern while exposing the substrate of the second region, and a second semiconductor pattern is provided on a lower portion of the second channel hole. The vertical type semiconductor device can be reduced in electrical defects.

Description

수직형 반도체 소자의 제조 방법{METHODS OF MANUFACTURING VERTICAL SEMICONDUCTOR DEVICES}TECHNICAL FIELD [0001] The present invention relates to a vertical semiconductor device manufacturing method,

본 발명은 수직형 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게, 수직형 낸드 플래시 메모리 소자 및 이의 제조 방법에 관한 것이다. The present invention relates to a method of manufacturing a vertical semiconductor device. More particularly, the present invention relates to a vertical NAND flash memory device and a method of manufacturing the same.

최근, 기판 표면으로부터 수직하게 메모리 셀들이 적층되는 수직형 반도체 소자가 개발되고 있다. 상기 수직 방향으로 메모리 셀들이 다층으로 적층됨에 따라, 각 층에 형성되는 메모리 셀들이 우수한 전기적 특성을 갖는 것이 용이하지 않을 수 있다. Recently, vertical semiconductor devices in which memory cells are vertically stacked from the substrate surface are being developed. As the memory cells are stacked in multiple layers in the vertical direction, it may not be easy for the memory cells formed in each layer to have excellent electrical characteristics.

본 발명의 일 과제는 불량이 감소되고 우수한 특성을 갖는 수직형 반도체 소자를 제공하는 것이다.An object of the present invention is to provide a vertical type semiconductor device with reduced defects and excellent characteristics.

상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 제1 영역 및 제2 영역의 기판 상에, 상기 기판에 수평한 제1 방향으로 연장되는 제1 게이트 패턴이 구비된다. 상기 제2 영역에 형성되는 제1 게이트 패턴에는 제1 개구부를 포함한다. 상기 제1 게이트 패턴 상에 서로 이격되면서 적층되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 패턴들이 구비된다. 상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여 상기 제1 영역의 기판을 노출하는 제1 채널홀을 포함하고, 상기 제1 채널홀의 하부에는 제1 반도체 패턴이 구비된다. 상기 복수의 제2 게이트 패턴들을 관통하고, 상기 제1 게이트 패턴에 포함되는 제1 개구부 내부에 배치되고, 상기 제2 영역의 기판을 노출하는 제2 채널홀을 포함하고, 상기 제2 채널홀의 하부에는 제2 반도체 패턴이 구비된다. According to an aspect of the present invention, there is provided a vertical semiconductor device comprising: a first region and a second region; a first region extending in a first direction, A gate pattern is provided. The first gate pattern formed in the second region includes a first opening. A plurality of second gate patterns stacked on the first gate pattern while being spaced apart from each other and extending in the first direction are provided. And a first channel hole penetrating the plurality of second gate patterns and the first gate pattern to expose the substrate of the first region, and a first semiconductor pattern is formed under the first channel hole. And a second channel hole penetrating the plurality of second gate patterns and disposed inside the first opening included in the first gate pattern and exposing the substrate of the second region, A second semiconductor pattern is provided.

상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 제1 영역 및 제2 영역의 기판 상에, 제1 게이트 패턴 및 그 상부에 복수의 제2 게이트 패턴들이 상기 기판 표면과 수직한 방향으로 적층된 도전 패턴 구조물이 구비된다. 상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여 상기 제1 영역의 기판을 노출하는 제1 채널홀을 포함하고, 상기 제1 채널홀의 하부에 구비되고 상기 제1 게이트 패턴과 접촉하는 제1 반도체 패턴이 구비된다. 상기 복수의 제2 게이트 패턴들을 관통하고, 상기 제2 영역의 기판을 노출하는 제2 채널홀을 포함하고, 상기 제2 채널홀의 하부에 구비되고 상기 제1 게이트 패턴과 접촉하지 않는 제2 반도체 패턴을 포함한다. According to an aspect of the present invention, there is provided a vertical semiconductor device including: a first gate pattern formed on a substrate of a first region and a second region; And a conductive pattern structure in which patterns are stacked in a direction perpendicular to the substrate surface. And a first channel hole penetrating the plurality of second gate patterns and the first gate pattern to expose the substrate of the first region, wherein the first channel hole is provided below the first channel hole and is in contact with the first gate pattern A first semiconductor pattern is formed. And a second channel hole penetrating the plurality of second gate patterns and exposing a substrate of the second region, wherein the second channel hole is provided below the second channel hole and is not in contact with the first gate pattern, .

상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 수직형 반도체 소자는, 제1 영역 및 제2 영역의 기판 상에, 상기 기판에 수평한 제1 방향으로 연장되는 제1 게이트 패턴을 포함하고, 상기 제1 영역에 형성되는 제1 게이트 패턴은 제1 개구부를 포함한다. 상기 제1 게이트 패턴 상에 서로 이격되면서 적층되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 패턴들이 구비된다. 상기 복수의 제2 게이트 패턴들 및 상기 제2 게이트 패턴을 관통하여 상기 제1 영역의 기판과 접촉하고, 상기 제1 게이트 패턴과 접하는 제1 반도체 패턴을 포함하는 제1 구조물이 구비된다. 상기 복수의 제2 게이트 라인을 관통하여 상기 제2 영역의 기판과 접촉하고, 상기 제1 게이트 패턴과 접하지 않는 제2 반도체 패턴을 포함하는 제2 구조물이 구비된다. According to an aspect of the present invention, there is provided a vertical semiconductor device comprising: a first region and a second region; a first region extending in a first direction, And the first gate pattern formed in the first region includes a first opening. A plurality of second gate patterns stacked on the first gate pattern while being spaced apart from each other and extending in the first direction are provided. And a first structure including a first semiconductor pattern that contacts the substrate of the first region through the plurality of second gate patterns and the second gate pattern and contacts the first gate pattern. And a second structure including a second semiconductor pattern penetrating the plurality of second gate lines to contact the substrate of the second region and not contacting the first gate pattern.

예시적인 실시예들에 따른 수직형 반도체 소자에서, 제2 영역에 형성되는 제1 게이트 패턴 내에는 개구부가 포함될 수 있다. 또한, 상기 개구부 내에는 제2 채널 구조물이 배치될 수 있다. 따라서, 상기 제2 채널 구조물은 상기 제1 게이트 패턴과 접촉되지 않을 수 있다. 그러므로, 상기 수직형 반도체 소자는 상기 제2 채널 구조물 내의 반도체 패턴과 제1 게이트 패턴에 따른 누설 전류 또는 신뢰성 불량이 발생되지 않을 수 있다. In the vertical semiconductor device according to the exemplary embodiments, the opening may be included in the first gate pattern formed in the second region. Also, a second channel structure may be disposed in the opening. Thus, the second channel structure may not be in contact with the first gate pattern. Therefore, the vertical semiconductor device may not cause a leakage current or a reliability defect according to the semiconductor pattern and the first gate pattern in the second channel structure.

도 1 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다.
도 3은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 4 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다.
도 19 및 20은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다.
도 21은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.
도 22 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다. 1 and 2 are a cross-sectional view and a plan view showing a vertical semiconductor device according to exemplary embodiments.
3 is a plan view showing a vertical semiconductor device according to exemplary embodiments.
FIGS. 4 to 18 are cross-sectional views and plan views showing a method of manufacturing a vertical type semiconductor device according to exemplary embodiments.
19 and 20 are a cross-sectional view and a plan view showing a vertical semiconductor device according to exemplary embodiments.
21 is a plan view showing a vertical semiconductor device according to exemplary embodiments.
22 to 24 are cross-sectional views and plan views showing a method of manufacturing a vertical type semiconductor device according to exemplary embodiments.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1 및 도 2는 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다. 도 3은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다. 1 and 2 are a cross-sectional view and a plan view showing a vertical semiconductor device according to exemplary embodiments. 3 is a plan view showing a vertical semiconductor device according to exemplary embodiments.

도 2 및 도 3은 각각 그라운드 선택 라인과 제1 및 제2 채널 구조물들의 평면도일 수 있다. Figures 2 and 3 may be plan views of the ground select line and the first and second channel structures, respectively.

도 1 및 2를 참조하면, 제1 영역(R1) 및 제2 영역(R2)이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역(R1)은 메모리 셀들이 형성되는 셀 영역일 수 있다. 상기 제2 영역(R2)은 상기 메모리 셀들과 전기적으로 연결되는 배선들이 형성되는 배선 영역일 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1)의 가장자리와 접하고, 상기 제1 영역(R1)을 둘러싸는 형상을 가질 수 있다. Referring to FIGS. 1 and 2, the substrate 100 may include a first region R1 and a second region R2. The first region R1 may be a cell region in which memory cells are formed. The second region R2 may be a wiring region in which wirings electrically connected to the memory cells are formed. The second region R2 may be in contact with an edge of the first region R1 and may surround the first region R1.

상기 제1 영역(R1) 및 제2 영역(R2) 상에는 도전 패턴 구조물(150), 제1 채널 구조물(136) 및 제2 채널 구조물(138)이 구비될 수 있다. The conductive pattern structure 150, the first channel structure 136, and the second channel structure 138 may be formed on the first region R1 and the second region R2.

상기 기판(100)은 반도체 기판, 예컨대, 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. The substrate 100 may be a semiconductor substrate, such as a silicon substrate, a germanium substrate, or a silicon-germanium substrate.

상기 제1 및 제2 영역(R1, R2)에 형성되는 도전 패턴 구조물(150)에 대해 설명한다. The conductive pattern structure 150 formed in the first and second regions R1 and R2 will be described.

상기 도전 패턴 구조물(150)은 절연막들(102a, 105a, 110a) 및 게이트 패턴(144, 146, 168)이 반복 적층되는 구조를 가질 수 있다. 상기 게이트 패턴들(144, 146, 168)은 상기 기판(100) 상부면으로부터 수직한 제3 방향으로 서로 이격되면서 적층될 수 있다. 상기 도전 패턴 구조물(150)은 제1 방향으로 연장될 수 있다. 각각의 도전 패턴 구조물(150)은 하나의 셀 블록으로 제공될 수 있다.The conductive pattern structure 150 may have a structure in which the insulating films 102a, 105a, and 110a and the gate patterns 144, 146, and 168 are repeatedly stacked. The gate patterns 144, 146, and 168 may be stacked while being spaced apart from each other in a third direction perpendicular to the upper surface of the substrate 100. The conductive pattern structure 150 may extend in a first direction. Each conductive pattern structure 150 may be provided as one cell block.

상기 도전 패턴 구조물(150)의 게이트 패턴(144, 146, 168)은 그라운드 선택 라인(ground selection line, GSL), 스트링 선택 라인(string selection line, SSL) 및 상기 그라운드 선택 라인과 스트링 선택 라인들 사이에 워드 라인들을 포함할 수 있다. 예시적인 실시예에서, 최하부의 게이트 패턴(144)은 그라운드 선택 라인으로 제공되고, 최상부의 2개의 게이트 패턴(146)은 스트링 선택 라인으로 제공될 수 있다. The gate patterns 144, 146, and 168 of the conductive pattern structure 150 may include a ground selection line (GSL), a string selection line (SSL), and a plurality of gate selection lines May include word lines. In the exemplary embodiment, the lowermost gate pattern 144 is provided as a ground select line, and the top two gate patterns 146 may be provided as a string select line.

상기 게이트 패턴(144, 146, 168)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 게이트 패턴(144, 146, 168)은 금속 패턴 및 베리어 금속 패턴을 포함할 수 있다. 상기 금속 패턴은 예를들어, 텅스텐, 구리, 코발트, 알루미늄 등을 포함할 수 있고, 상기 베리어 금속 패턴은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. The gate patterns 144, 146, and 168 may include a metal material. In an exemplary embodiment, the gate pattern 144, 146, 168 may comprise a metal pattern and a barrier metal pattern. The metal pattern may include, for example, tungsten, copper, cobalt, aluminum, and the like. The barrier metal pattern may include titanium, titanium nitride, tantalum, tantalum nitride, and the like.

상기 제2 영역(R2)에 형성되는 도전 패턴 구조물(150)은 계단 형상을 가질 수 있다. 예시적인 실시예에서, 상기 게이트 패턴(144, 146, 168)의 가장자리는 제1 방향으로 계단 형상을 갖고, 상기 제2 방향으로도 계단 형상을 가질 수 있다. 상기 계단 형상을 갖는 게이트 패턴(144, 146, 168)의 상부면은 콘택 플러그와 접촉되기 위한 패드로 제공될 수 있다. The conductive pattern structure 150 formed in the second region R2 may have a stepped shape. In an exemplary embodiment, the edges of the gate patterns 144, 146, and 168 have a stepped shape in the first direction and a stepped shape in the second direction. The upper surface of the stepped gate pattern 144, 146, 168 may be provided as a pad for contact with the contact plug.

상기 도전 패턴 구조물(150)을 덮는 층간 절연막이 구비될 수 있다. 예시적인 실시예에서, 상기 도전 패턴 구조물(150)의 계단 부위를 덮는 제1 층간 절연막(120)과 상기 도전 패턴 구조물(150) 및 제1 층간 절연막(120) 상에 제2 층간 절연막(122)이 구비될 수 있다. 상기 제2 층간 절연막(122)의 상부면은 평탄할 수 있다. And an interlayer insulating film covering the conductive pattern structure 150 may be provided. The first interlayer insulating film 120 covering the step portion of the conductive pattern structure 150 and the second interlayer insulating film 122 are formed on the conductive pattern structure 150 and the first interlayer insulating film 120. In this case, . The upper surface of the second interlayer insulating film 122 may be flat.

상기 도전 패턴 구조물들(150) 사이에는 상기 기판(100) 표면을 노출하는 제3 및 제4 개구부(142a, 142b)가 각각 구비될 수 있다. 즉, 상기 제3 및 제4 개구부들(142a, 142b)에 의해 상기 셀 블록으로 제공되는 도전 패턴 구조물들이 서로 구분될 수 있다.Third and fourth openings 142a and 142b may be formed between the conductive pattern structures 150 to expose the surface of the substrate 100. Referring to FIG. That is, the conductive pattern structures provided to the cell block can be distinguished from each other by the third and fourth openings 142a and 142b.

상기 제3 개구부(142a)는 상기 제1 영역(R1)으로부터 제2 영역(R2)의 일부분까지 상기 제1 방향으로 연장될 수 있다. 상기 제4 개구부(142b)는 상기 제2 영역(R2)에 구비될 수 있다. 상기 제4 개구부(142b)는 상기 제3 개구부(142a)와 상기 제1 방향으로 이격되면서 상기 제3 개구부(142a)와 나란하게 배치될 수 있다. 따라서, 상기 도전 패턴 구조물(150) 내부에서 상기 그라운드 선택 라인(144)을 제외한 게이트 패턴들, 즉 워드 라인(146) 및 스트링 선택 라인(148)은 상기 제3 및 제4 개구부(142a, 142b)의 사이 부위에서 서로 연결될 수 있다. The third opening 142a may extend in the first direction from the first region R1 to a portion of the second region R2. The fourth opening 142b may be provided in the second region R2. The fourth opening 142b may be disposed in parallel with the third opening 142a while being spaced apart from the third opening 142a in the first direction. The gate lines 146 and the string selection lines 148 except for the ground selection line 144 in the conductive pattern structure 150 are electrically connected to the third and fourth openings 142a and 142b, And the like.

상기 제2 영역(R2)에 형성되는 각 도전 패턴 구조물(150) 내의 그라운드 선택 라인(144)은 제1 방향으로 연장되고 서로 평행하게 배치되는 2개의 제1 개구부(106)를 포함할 수 있다. 또한, 상기 제2 영역(R2)에 형성되는 각 도전 패턴 구조물(150) 내의 그라운드 선택 라인(144)은 상기 제3 및 제4 개구부들(142a, 142b)의 제1 방향으로 사이에 제1 홀(107)을 포함할 수 있다. The ground selection line 144 in each conductive pattern structure 150 formed in the second region R2 may include two first openings 106 extending in a first direction and arranged in parallel with each other. The ground selection line 144 in each of the conductive pattern structures 150 formed in the second region R2 is formed in the first direction of the third and fourth openings 142a and 142b, (107).

예시적인 실시예에서, 상기 제1 개구부(106)는 상기 제4 개구부들(142b)의 제2 방향으로 사이에 배치될 수 있다. 따라서, 상기 그라운드 선택 라인(144)은 내부에 제1 개구부(106)를 포함하고 상기 제1 개구부(106)의 제2 방향의 양 측에 라인이 연장되는 형상을 가질 수 있다. 일 예로, 상기 그라운드 선택 라인(144) 내에는 2개의 제1 개구부들이 서로 평행하게 배치될 수 있다. 또한, 상기 제1 개구부(106)는 상기 제2 영역(R2)의 상기 제1 방향의 끝부분까지 연장되지 않을 수 있다. 그러므로, 상기 제1 개구부(106)에 의해 상기 그라운드 선택 라인(144)이 분리되지 않고 상기 제1 개구부(106)의 일 단부에 상기 그라운드 선택 라인(144)이 구비될 수 있다. In an exemplary embodiment, the first opening 106 may be disposed in a second direction of the fourth openings 142b. Accordingly, the ground selection line 144 may have a shape including a first opening 106 inside and a line extending to both sides of the first opening 106 in the second direction. In one example, two first openings may be disposed in parallel with each other in the ground selection line 144. Also, the first opening 106 may not extend to an end portion of the second region R2 in the first direction. Therefore, the ground selection line 144 may be provided at one end of the first opening 106 without separating the ground selection line 144 by the first opening 106.

상기 제1 홀(107), 제3 개구부(142a) 및 제4 개구부(142b)는 서로 연통하여 상기 제1 방향으로 연장되는 트렌치 형상을 가질 수 있다. 상기 트렌치에 의해 상기 그라운드 선택 라인들(144)은 서로 절단될 수 있다. The first hole 107, the third opening 142a, and the fourth opening 142b may have a trench shape extending in the first direction. The ground selection lines 144 may be cut from each other by the trenches.

상기 각 도전 패턴 구조물(150) 내에 포함되는 상기 스트링 선택 라인들(148) 사이에는 제2 개구부(140)가 구비될 수 있다. 상기 제2 개구부(140)는 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)의 일부까지 상기 제1 방향으로 연장될 수 있다. 예를들어, 상기 제2 개구부는 최상부 2개의 게이트 패턴에 형성될 수 있다. A second opening 140 may be provided between the string selection lines 148 included in each conductive pattern structure 150. The second opening 140 may extend in the first direction from the first region R1 to a portion of the second region R2. For example, the second opening may be formed in the uppermost two gate patterns.

예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 제2 영역 내의 각 도전 패턴 구조물(150)에는 상기 제2 개구부(140)로부터 상기 제1 방향으로 이격되어 상기 도전 패턴 구조물(150)을 관통하는 제5 개구부(142c)가 더 구비될 수 있다. 상기 제5 개구부(142c)의 저면은 상기 기판 표면을 노출할 수 있다. 상기 제5 개구부(142c)는 상기 제2 영역(R2)의 상기 제1 방향의 끝부분까지 연장되지 않을 수 있다. 상기 제5 개구부(142c)는 상기 제1 개구부들(106) 사이의 그라운드 선택 라인(144) 부위에 배치될 수 있다. 2, each of the conductive pattern structures 150 in the second region is spaced apart from the second openings 140 in the first direction to form the conductive pattern structure 150. In the exemplary embodiment, And a fifth opening 142c passing therethrough may be further provided. The bottom surface of the fifth opening 142c may expose the surface of the substrate. The fifth opening 142c may not extend to an end portion of the second region R2 in the first direction. The fifth opening 142c may be disposed at a portion of the ground selection line 144 between the first openings 106.

일부 예시적인 실시예에서, 도 3에 도시된 것과 같이, 상기 제2 영역 내의 각 도전 패턴 구조물(150)에는 상기 제2 개구부로부터 상기 제1 방향으로 이격되어 상기 도전 패턴 구조물(150)을 관통하는 제5 개구부가 포함되지 않을 수 있다. In some exemplary embodiments, as shown in FIG. 3, each of the conductive pattern structures 150 in the second region may be spaced apart from the second openings in the first direction to pass through the conductive pattern structure 150 The fifth opening may not be included.

상기 제1 영역의 도전 패턴 구조물(150)을 관통하여 상기 제1 채널 구조물(136)이 구비될 수 있다. 상기 제2 영역의 도전 패턴 구조물(150)을 관통하여 상기 제2 채널 구조물(138)을 형성할 수 있다. 상기 제2 채널 구조물(138)은 상기 그라운드 선택 라인(144)에 포함되는 상기 제1 개구부(106) 내부에 위치할 수 있다. The first channel structure 136 may be provided through the conductive pattern structure 150 of the first region. The second channel structure 138 may be formed through the conductive pattern structure 150 of the second region. The second channel structure 138 may be located within the first opening 106 included in the ground selection line 144.

상기 제1 채널 구조물(136)의 하부에는 상기 기판(100)과 접하는 제1 반도체 패턴(132)이 구비되고, 상기 제2 채널 구조물(138)의 하부에는 상기 기판(100)과 접하는 제2 반도체 패턴(134)이 구비될 수 있다. 상기 제1 및 제2 반도체 패턴들(132, 134)은 예를 들면, 단결정 실리콘을 포함할 수 있다. A first semiconductor pattern 132 is formed below the first channel structure 136 and is in contact with the substrate 100. A second semiconductor structure 132 is formed under the second channel structure 138, Pattern 134 may be provided. The first and second semiconductor patterns 132 and 134 may include, for example, monocrystalline silicon.

상기 제1 반도체 패턴(132)의 측벽은 상기 그라운드 선택 라인(144)과 접할 수 있다. 반면에, 상기 제2 반도체 패턴(134)의 측벽은 상기 그라운드 선택 라인(144)과 접하지 않을 수 있다. 상기 제2 반도체 패턴의 측벽은 최하부에 형성되는 워드 라인(146) 아래에 위치하는 절연막과 접할 수 있다. The sidewalls of the first semiconductor pattern 132 may be in contact with the ground selection line 144. On the other hand, the sidewalls of the second semiconductor pattern 134 may not contact the ground selection line 144. The sidewall of the second semiconductor pattern may be in contact with an insulating film located under the word line 146 formed at the lowermost part.

상기 제1 채널 구조물(136)은 제1 유전막 구조물(136a), 제1 채널(136b), 제1 매립 절연 패턴(136c) 및 제1 패드 패턴(136d)을 포함할 수 있다. 상기 제2 채널 구조물(138)은 제2 유전막 구조물(138a), 제2 채널(138b), 제2 매립 절연 패턴(138c) 및 제2 패드 패턴(138d)을 포함할 수 있다. 상기 제1 및 제2 채널 구조물들(136, 138)은 실질적으로 동일한 적층 구조를 가질 수 있다. The first channel structure 136 may include a first dielectric layer structure 136a, a first channel 136b, a first buried insulation pattern 136c, and a first pad pattern 136d. The second channel structure 138 may include a second dielectric layer structure 138a, a second channel 138b, a second buried insulation pattern 138c, and a second pad pattern 138d. The first and second channel structures 136 and 138 may have substantially the same lamination structure.

상기 제1 및 제2 채널(136b, 138b)은 내부가 빈 실린더(cylinder) 형상 혹은 컵(cup) 형상을 가질 수 있다. 상기 제1 및 제2 채널(136b, 138b)은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있다. 상기 제1 및 제2 매립 절연 패턴(136c, 138c)은 각각 상기 제1 및 제2 채널(136b, 138b)의 내부 공간을 채울 수 있다. 상기 제1 및 제2 매립 절연 패턴(136c, 138c)은 실리콘 산화물과 같은 절연물질을 포함할 수 있다. 일 실시예에 있어서, 상기 제1 및 제2 채널(136b, 138b)은 필러 혹은 속이 찬 원기둥 형상을 가질 수도 있으며. 이 경우, 상기 제1 및 제2 매립 절연 패턴(136c, 138c)은 생략될 수 있다. 상기 제1 및 제2 유전막 구조물(136a, 138a)은 각각 상기 제1 및 제2 채널(136b, 138b)의 외측벽을 감싸는 형상을 가질 수 있다. 상기 제1 및 제2 유전막 구조물(136a, 138a)은 각각 상기 제1 및 제2 채널(136b, 138b)의 상기 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 상기 블록킹막은 실리콘 산화물, 또는 하프늄 산화물 혹은 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 상기 전하 저장막은 실리콘 질화물과 같은 질화물 또는 금속 산화물을 포함할 수 있으며, 상기 터널 절연막은 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 패드 패턴(136d)은 상기 제1 유전막 구조물(136a), 제1 채널(136b), 제1 매립 절연 패턴(136c) 상에 배치되고, 상기 제2 패드 패턴(138d)은 상기 제2 유전막 구조물(138a), 제2 채널(138b), 제2 매립 절연 패턴(138c) 상에 배치될 수 있다. The first and second channels 136b and 138b may have a hollow cylinder shape or a cup shape. The first and second channels 136b and 138b may include polysilicon or single crystal silicon. The first and second buried insulating patterns 136c and 138c may fill the internal spaces of the first and second channels 136b and 138b, respectively. The first and second buried insulating patterns 136c and 138c may include an insulating material such as silicon oxide. In one embodiment, the first and second channels 136b and 138b may have a pillar or hollow cylindrical shape. In this case, the first and second buried insulating patterns 136c and 138c may be omitted. The first and second dielectric layer structures 136a and 138a may have a shape to surround the outer walls of the first and second channels 136b and 138b, respectively. The first and second dielectric layer structures 136a and 138a may include a tunnel insulating layer, a charge storage layer, and a blocking layer sequentially stacked from the outer wall of the first and second channels 136b and 138b, respectively. The blocking film may comprise silicon oxide, or a metal oxide such as hafnium oxide or aluminum oxide. The charge storage layer may include a nitride or a metal oxide such as silicon nitride, and the tunnel insulating layer may include an oxide such as silicon oxide. The first pad pattern 136d is disposed on the first dielectric layer structure 136a, the first channel 136b and the first buried insulation pattern 136c and the second pad pattern 138d is disposed on the second dielectric pattern 136c, The dielectric layer structure 138a, the second channel 138b, and the second buried insulation pattern 138c.

상기 제1 및 제2 채널 구조물들(136, 138)의 폭은 동일하거나 서로 다를 수 있다. 예시적인 실시예에서, 상기 제2 채널 구조물(138)의 폭은 상기 제1 채널 구조물(136)의 폭 보다 넓을 수 있다. The widths of the first and second channel structures 136 and 138 may be the same or different. In an exemplary embodiment, the width of the second channel structure 138 may be wider than the width of the first channel structure 136.

상기 제1 반도체 패턴(132)은 그라운드 선택 트랜지스터의 채널 영역으로 제공될 수 있다. 그러므로, 상기 제1 반도체 패턴(132)의 상부면은 상기 그라운드 선택 라인(144)의 상부면보다 높게 위치하도록 형성될 수 있다. 또한, 상기 제1 반도체 패턴(132)의 상부면은 최하부에 위치하는 워드 라인(146)의 저면보다는 낮게 배치될 수 있다. The first semiconductor pattern 132 may be provided as a channel region of a ground selection transistor. Therefore, the upper surface of the first semiconductor pattern 132 may be formed to be higher than the upper surface of the ground selection line 144. In addition, the upper surface of the first semiconductor pattern 132 may be disposed lower than the bottom surface of the lowermost word line 146.

상기 제2 반도체 패턴(134)의 상부면은 최하부에 위치하는 워드 라인(146)의 저면보다는 낮게 배치될 수 있다. The upper surface of the second semiconductor pattern 134 may be disposed lower than the bottom of the lowermost word line 146.

예시적인 실시예에서, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면과 동일한 평면에 위치하거나 더 낮을 수 있다. 일 예로, 상기 제2 채널 구조물(138)의 폭이 상기 제1 채널 구조물(136)의 폭 보다 넓고, 상기 제2 채널 구조물(138)의 저면이 상기 제1 채널 구조물(136)의 저면보다 더 낮게 위치하는 경우, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면보다 더 낮을 수 있다.In an exemplary embodiment, the top surface of the second semiconductor pattern 134 may be located in the same plane as the top surface of the first semiconductor pattern 132, or may be lower. The width of the second channel structure 138 is wider than the width of the first channel structure 136 and the bottom of the second channel structure 138 is greater than the bottom of the first channel structure 136. [ The upper surface of the second semiconductor pattern 134 may be lower than the upper surface of the first semiconductor pattern 132. In this case,

도시하지는 않았지만, 상기 제2 층간 절연막(122) 상에 상부 층간 절연막이 더 구비될 수 있다. 상기 상부 층간 절연막과 상기 제1 및 제2 층간 절연막(120, 122)을 관통하여 상기 계단 형상의 도전 패턴 구조물의 상부면과 접촉하는 콘택 플러그가 구비될 수 있다. 예시적인 실시예에서, 상기 콘택 플러그는 베리어 금속 패턴 및 금속 패턴을 포함할 수 있다. 상기 콘택 플러그 상부면 상에 배선 라인이 더 구비될 수 있다. Although not shown, an upper interlayer insulating film may be further provided on the second interlayer insulating film 122. A contact plug may be provided which penetrates the upper interlayer insulating film and the first and second interlayer insulating films 120 and 122 and contacts the upper surface of the stepped conductive pattern structure. In an exemplary embodiment, the contact plug may include a barrier metal pattern and a metal pattern. A wiring line may be further provided on the upper surface of the contact plug.

도 4 내지 도 18은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다. FIGS. 4 to 18 are cross-sectional views and plan views showing a method of manufacturing a vertical type semiconductor device according to exemplary embodiments.

구체적으로, 도 4, 5, 7, 8, 10, 11, 13, 14 및 18은 단면도들이고, 도 6, 9, 12, 15, 16 및 17은 평면도들이다. Specifically, Figures 4, 5, 7, 8, 10, 11, 13, 14 and 18 are cross-sectional views, and Figures 6, 9, 12, 15, 16 and 17 are plan views.

도 4를 참조하면, 제1 및 제2 영역을 포함하는 기판(100) 상에 예비 제1 하부 절연막(102) 및 제1 희생막(104)을 형성한다. Referring to FIG. 4, a preliminary first lower insulating film 102 and a first sacrificial film 104 are formed on a substrate 100 including first and second regions.

상기 예비 제1 하부 절연막(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다. 상기 제1 희생막(104)은 실리콘 산화물과 식각 선택비를 갖는 물질, 예를들어 실리콘 질화물을 포함하도록 형성할 수 있다. 상기 제1 희생막(104)은 그라운드 선택 라인을 성형하기 위하여 제공될 수 있다. The preliminary first lower insulating film 102 may be formed to include an oxide such as, for example, silicon oxide. The first sacrificial layer 104 may be formed to include a material having silicon oxide and an etch selectivity, for example, silicon nitride. The first sacrificial layer 104 may be provided to form a ground selection line.

도 5 및 도 6을 참조하면, 상기 제1 희생막(104) 상에 식각 마스크를 형성하고, 상기 식각 마스크를 이용하여 상기 제1 희생막(104)을 식각하여 예비 제1 희생막 패턴(104a)을 형성한다. 5 and 6, an etch mask is formed on the first sacrificial layer 104, and the first sacrificial layer 104 is etched using the etch mask to form a first sacrificial layer pattern 104a ).

상기 식각 공정을 통해 상기 제2 영역(R2)에 위치하는 제1 희생막(104)에는 제1 홀(107) 및 제1 개구부(106)가 각각 형성될 수 있다. 그러나, 상기 식각 공정에서, 상기 제1 영역(R1)에 위치하는 제1 희생막(104)은 제거되지 않을 수 있다. 이와같이, 상기 제1 개구부(106)를 형성하는 공정이 별도로 수행되지 않고, 상기 제1 홀(107)을 형성하는 공정과 함께 수행될 수 있다. A first hole 107 and a first opening 106 may be formed in the first sacrificial layer 104 located in the second region R2 through the etching process. However, in the etching process, the first sacrificial film 104 located in the first region R1 may not be removed. Thus, the process of forming the first opening 106 may be performed together with the process of forming the first hole 107.

상기 제1 홀(107)은 후속의 워드 라인 컷팅 공정을 수행하였을 때 상기 그라운드 선택 라인이 2개로 절단되도록 하기 위하여 제공될 수 있다. 상기 제1 홀(107)은 각 셀 블록 영역의 경계부에 하나씩 형성될 수 있다. The first hole 107 may be provided to cause the ground selection line to be cut into two when the subsequent word line cutting process is performed. The first holes 107 may be formed at the boundaries of the respective cell block regions.

상기 워드 라인 컷팅 공정은 각 셀 블록 영역을 정의하는 워드 라인들이 형성되도록 희생막들을 제1 방향으로 절단하는 공정이다. 그러나, 상기 워드 라인 컷팅 공정에서 상기 제2 영역의 일부 부위의 희생막들은 컷팅되지 않기 때문에, 상기 컷팅되지 않는 부위의 각 층의 희생막들이 서로 연결될 수 있다. 그러므로, 이 후 희생막들을 워드 라인으로 대체하여 워드 라인을 형성하는 경우, 동일한 층의 워드 라인들은 서로 전기적으로 연결될 수 있다. The word line cutting process is a process of cutting the sacrificial films in a first direction so that word lines defining each cell block region are formed. However, in the word line cutting process, since the sacrificial layers in some portions of the second region are not cut, the sacrificial layers of the respective layers of the uncut portion can be connected to each other. Therefore, when the sacrificial films are subsequently replaced with word lines to form word lines, the word lines of the same layer can be electrically connected to each other.

상기 제1 홀(107)은 후속의 워드 라인 컷팅 공정에서 상기 컷팅되지 않는 부위와 완전히 오버랩될 수 있다. 또한, 상기 제1 홀(107)의 단부는 워드 라인 컷팅 부위의 단부와 일부 오버랩될 수 있다. The first hole 107 may completely overlap the uncut portion in a subsequent word line cutting process. Also, the end of the first hole 107 may partially overlap the end of the word line cutting area.

상기 제1 개구부(106)는 상기 제2 영역(R2) 내에서 상기 제1 방향으로 연장되는 형상을 가질 수 있다. 상기 제1 개구부(106)는 상기 예비 계단형 몰드 구조물의 제1 방향의 끝부분까지 연장되지 않을 수 있다. The first opening 106 may have a shape extending in the first direction within the second region R2. The first opening 106 may not extend to the end of the preliminary stepped mold structure in the first direction.

상기 제1 개구부(106)는 상기 그라운드 선택 라인이 형성될 부위 내에 위치할 수 있다. 즉, 상기 제1 개구부(106)는 상기 워드 라인 컷팅 영역의 상기 제2 방향의 사이에 위치하며, 상기 워드 라인 컷팅 영역과 평행하게 배치될 수 있다. 예시적인 실시예에서, 하나의 셀 블록 영역 내에는 2개의 제1 개구부(106)가 형성될 수 있다. The first opening 106 may be located in a portion where the ground selection line is to be formed. That is, the first opening 106 is located between the second direction of the word line cutting area and may be disposed in parallel with the word line cutting area. In an exemplary embodiment, two first openings 106 may be formed in one cell block region.

예시적인 실시예에서, 상기 제1 개구부(106)에서 상기 제1 영역(R1)으로부터 가장 멀게 위치하는 제1 단부는 상기 제2 영역의 워드 라인 컷팅 영역의 일단부와 나란하지 않을 수 있다. 즉, 상기 제1 단부는 상기 워드 라인 컷팅 영역의 일 단부보다 상기 제1 영역(R1)과 더 가깝게 위치할 수 있다. In an exemplary embodiment, the first end furthest from the first region R1 in the first opening 106 may not be parallel to one end of the wordline cutting region of the second region. That is, the first end may be positioned closer to the first region R1 than to one end of the word line cutting area.

도 5에 도시된 것과 같이, 상기 제1 개구부(106)가 형성된 부위의 단면도에는 상기 예비 제1 희생막 패턴(104a)이 보이지 않을 수 있다. 도 6에 도시된 것과 같이, 상기 제1 개구부(106) 사이의 예비 제1 희생막 패턴들(104a)은 상기 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 예시적인 실시예에서, 상기 2개의 라인들 중 1개의 라인 내에 상기 제1 홀(107)이 구비될 수 있다.As shown in FIG. 5, the preliminary first sacrificial pattern 104a may not be visible in a cross-sectional view of a portion where the first opening 106 is formed. As shown in FIG. 6, the preliminary first sacrificial pattern patterns 104a between the first openings 106 may have a line shape extending in the first direction. In an exemplary embodiment, the first hole 107 may be provided in one of the two lines.

예시적인 실시예에서, 상기 제1 개구부(106) 사이의 라인 형상의 예비 제1 희생막 패턴(104a)의 상기 제2 방향의 폭은 상기 워드 라인 컷팅 영역의 상기 제2 방향의 폭보다 넓을 수 있다. In an exemplary embodiment, the width of the line-shaped preliminary first sacrificial pattern 104a between the first openings 106 in the second direction may be wider than the width of the word line cutting area in the second direction have.

도 7을 참조하면, 상기 예비 제1 희생막 패턴(104a) 및 예비 제1 하부 절연막(102)을 덮는 예비 제2 하부 절연막(105)을 형성한다. Referring to FIG. 7, a preliminary second lower insulating film 105 covering the preliminary first sacrificial pattern 104a and the preliminary first lower insulating film 102 is formed.

상기 하부 절연막(106) 상에 예비 제2 희생막(108) 및 예비 제1 절연막(110)을 교대로 반복하여 형성할 수 있다. 상기 예비 제2 희생막(108) 및 예비 제1 절연막(110)의 적층 개수는 한정되지 않는다.The preliminary second sacrificial layer 108 and the preliminary first insulating layer 110 may be alternately and repeatedly formed on the lower insulating layer 106. The number of stacks of the preliminary second sacrificial film 108 and the preliminary first insulating film 110 is not limited.

예시적인 실시예에서, 상기 예비 제2 하부 절연막(105)은 상기 예비 제1 희생막 패턴(104a) 및 예비 제1 하부 절연막(102) 상에 절연막을 형성하고, 상기 절연막의 상부면을 평탄화함으로써 형성할 수 있다. 그러므로, 상기 예비 제2 하부 절연막(105)의 상부면은 평탄할 수 있다. 상기 예비 제2 하부 절연막(105)은 상기 제1 개구부(106) 및 제1 홀(107) 내부를 채울 수 있다. 상기 예비 제2 하부 절연막(105)은 상기 예비 제1 하부 절연막(102)과 실질적으로 동일한 물질, 예를들어 실리콘 산화물을 포함할 수 있다. In the exemplary embodiment, the preliminary second lower insulating film 105 is formed by forming an insulating film on the preliminary first sacrificial film pattern 104a and the preliminary first lower insulating film 102, and planarizing the upper surface of the insulating film . Therefore, the upper surface of the preliminary second lower insulating film 105 may be flat. The preliminary second lower insulating film 105 may fill the inside of the first opening 106 and the first hole 107. The preliminary second lower insulating film 105 may include a material substantially the same as the preliminary first lower insulating film 102, for example, silicon oxide.

상기 예비 제2 희생막(108)은 상기 예비 제1 희생막 패턴(104a)과 실질적으로 동일한 물질, 예를들어, 실리콘 질화물을 포함할 수 있다. 상기 예비 제1 절연막(110)은 상기 예비 제1 및 제2 하부 절연막들(102, 105)과 실질적으로 동일한 물질, 예를들어 실리콘 산화물을 포함할 수 있다. 상기 예비 제2 희생막(108)은 워드 라인들 및 스트링 선택 라인을 성형하기 위하여 제공될 수 있다. The preliminary second sacrificial layer 108 may include a material substantially the same as the preliminary first sacrificial pattern 104a, for example, silicon nitride. The preliminary first insulating layer 110 may include a material substantially the same as the preliminary first and second lower insulating layers 102 and 105, for example, silicon oxide. The preliminary second sacrificial layer 108 may be provided to form word lines and string select lines.

예시적인 실시예에서, 상기 예비 제2 하부 절연막(105)의 두께는 상기 예비 제1 절연막(110)의 두께보다 더 두꺼울 수 있다. 또한, 최상부에 위치하는 상기 예비 제1 절연막(110)의 두께는 그 아래에 위치하는 상기 예비 제1 절연막들(110)의 두께보다 더 두꺼울 수 있다. In an exemplary embodiment, the thickness of the preliminary second lower insulating film 105 may be greater than the thickness of the preliminary first insulating film 110. [ In addition, the thickness of the preliminary first insulating film 110 located at the top may be thicker than the thickness of the preliminary first insulating films 110 located below the preliminary first insulating film 110.

도 8 및 도 9를 참조하면, 상기 제2 영역(R2)에 위치하는 상기 예비 제1 절연막들(110), 예비 제2 희생막들(108), 예비 제2 하부 절연막(105), 예비 제1 희생막 패턴(104a) 및 예비 제1 하부 절연막(102)을 단계적으로 반복 식각함으로써, 예비 계단형 몰드 구조물(112)을 형성한다. 상기 예비 계단형 몰드 구조물은 제1 절연막들(110a), 제2 희생막들(108a), 제2 하부 절연막(105a), 예비 제1 희생막 패턴(104a) 및 제1 하부 절연막(102a)을 포함할 수 있다. Referring to FIGS. 8 and 9, the preliminary first insulating films 110, the preliminary second sacrificial films 108, the preliminary second lower insulating film 105, the preliminary 1 sacrificial film pattern 104a and the preliminary first lower insulating film 102 are stepwise repeatedly etched to form a preliminary stepped mold structure 112. [ The preliminary stepped mold structure includes first insulating films 110a, second sacrificial films 108a, a second lower insulating film 105a, a first sacrificial film pattern 104a, and a first lower insulating film 102a. .

상기 제2 영역(R2)에서, 상기 예비 계단형 몰드 구조물(112)은 제1 방향으로 계단 형상을 갖고, 제2 방향으로도 계단 형상을 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 제1 방향으로 1층의 계단 내에는 4층의 제2 희생막들(108a)이 포함될 수 있다. 또한, 도시되지는 않았지만, 상기 제2 희생막들(108a)은 상기 제2 방향으로 4층의 계단이 포함될 수 있다. 상기 제1 및 제2 방향으로 계단의 층수는 한정되지 않을 수 있다. In the second region R2, the preliminary stepped mold structure 112 has a stepped shape in the first direction and a stepped shape in the second direction. For example, as shown, four layers of second sacrificial films 108a may be included in the step of one layer in the first direction. Also, although not shown, the second sacrificial films 108a may include four-layered stairs in the second direction. The number of layers of the step in the first and second directions may not be limited.

상기 예비 제1 희생막 패턴(104a) 및 제2 희생막들(108a)은 후속 공정을 통해 제거되어 게이트 패턴들이 형성되기 위한 공간을 제공할 수 있다. 상기 게이트 패턴들은 그라운드 선택 라인, 워드 라인들 및 스트링 선택 라인으로 제공될 수 있다. 예시적인 실시예에서, 후속 공정을 통해, 상기 예비 제1 희생막 패턴(104a)은 그라운드 선택 라인으로 대체될 수 있고, 최상부에 형성되는 적어도 하나의 제2 희생막은 스트링 선택 라인으로 대체될 수 있다. 또한, 상기 그라운드 선택 라인 및 스트링 선택 라인으로 제공되기 위한 희생막들 사이에 위치하는 상기 제2 희생막들은 워드 라인들로 대체될 수 있다. 도시하지는 않았지만, 상기 예비 제1 희생막 패턴(104a)은 2층 이상이 구비될 수 있으며, 이 경우, 상기 그라운드 선택 라인은 2개 이상 형성될 수 있다. The preliminary first sacrificial layer pattern 104a and the second sacrificial layer 108a may be removed through a subsequent process to provide a space for forming the gate patterns. The gate patterns may be provided as ground select lines, word lines, and string select lines. In an exemplary embodiment, through a subsequent process, the preliminary first sacrificial pattern 104a may be replaced by a ground select line, and at least one second sacrificial film formed at the top may be replaced by a string select line . In addition, the second sacrificial layers located between the sacrificial layers for providing the ground selection line and the string selection line may be replaced with word lines. Although not shown, the preliminary first sacrificial film pattern 104a may have two or more layers, and in this case, two or more ground selection lines may be formed.

이하에서는, 하나의 스트링 내에 그라운드 선택 라인 1개와 스트링 선택 라인이 2개 구비되고, 상기 그라운드 선택 라인 및 스트링 선택 라인사이에 워드 라인들이 구비되는 것에 한하여 설명하지만, 이에 한정되지는 않는다.In the following description, one ground selection line and two string selection lines are provided in one string, and a word line is provided between the ground selection line and the string selection line, but the present invention is not limited thereto.

도 9에 도시된 것과 같이, 최하부에 위치하는 상기 예비 제1 희생막 패턴(104a)만이 제1 홀(107) 및 제1 개구부(106)를 포함할 수 있다. 그러나, 상기 예비 제1 희생막 패턴(104a) 상에 형성되는 제2 희생막들(108a)에는 상기 제1 홀(107) 및 제1 개구부(106)가 포함되지 않을 수 있다. As shown in FIG. 9, only the preliminary first sacrificial pattern 104a located at the lowermost portion may include the first hole 107 and the first opening 106. However, the first sacrificial layer 108a formed on the preliminary sacrificial pattern 104a may not include the first hole 107 and the first opening 106.

도 10을 참조하면, 상기 예비 계단형 몰드 구조물(112)을 덮는 제1 층간 절연막(120)을 형성할 수 있다. 또한, 상기 제1 층간 절연막(120) 상에 제2 층간 절연막(122)을 형성할 수 있다. Referring to FIG. 10, a first interlayer insulating film 120 covering the preliminary stepped mold structure 112 may be formed. In addition, a second interlayer insulating film 122 may be formed on the first interlayer insulating film 120.

구체적으로, 상기 예비 계단형 몰드 구조물(112)을 완전하게 덮도록 제1 층간 절연막(120)을 형성하고, 상기 제1 층간 절연막(120)의 상부면을 평탄화한다. 예시적인 실시예에서, 상기 제1 층간 절연막(120)의 상부면은 상기 예비 계단형 몰드 구조물(112)의 상부면과 실질적으로 동일한 평면에 위치할 수 있다. 상기 제1 층간 절연막(120) 상에 상기 제2 층간 절연막(122)을 형성한다. 따라서, 상기 제2 층간 절연막(122)은 평탄한 상부면을 가질 수 있다. Specifically, the first interlayer insulating film 120 is formed to completely cover the preliminary step-type mold structure 112, and the upper surface of the first interlayer insulating film 120 is planarized. In an exemplary embodiment, the upper surface of the first interlayer insulating film 120 may be positioned substantially in the same plane as the upper surface of the preliminary stepped mold structure 112. The second interlayer insulating film 122 is formed on the first interlayer insulating film 120. Therefore, the second interlayer insulating film 122 may have a flat upper surface.

상기 제1 및 제2 층간 절연막들(120, 122)은 실리콘 산화물과 같은 절연 물질을 사용하여 형성할 수 있다. The first and second interlayer insulating layers 120 and 122 may be formed using an insulating material such as silicon oxide.

도 11 및 도 12를 참조하면, 상기 예비 계단형 몰드 구조물(112), 제1 및 제2 층간 절연막들(120, 122)을 이방성으로 식각하여 기판(100) 표면을 노출하는 제1 및 제2 채널홀들(128, 130)을 각각 형성한다. 상기 제1 영역(R1)에는 상기 제1 채널홀들(128)이 형성되고, 상기 제2 영역(R2)에는 제2 채널홀들(130)이 형성될 수 있다. 후속 공정을 통해, 상기 제1 채널홀(128) 내부에는 실재 셀로 사용되는 제1 채널 구조물이 형성되고, 상기 제2 채널홀(130) 내부에는 실재 셀로는 사용되지 않는 제2 채널 구조물이 형성될 수 있다. 상기 제2 채널 구조물은 후속 공정에서 몰드 구조물을 지지하는 지지대로써 제공될 수 있다. 11 and 12, the preliminary stepped mold structure 112 and the first and second interlayer insulating films 120 and 122 are anisotropically etched to expose the surface of the substrate 100, Thereby forming channel holes 128 and 130, respectively. The first channel holes 128 may be formed in the first region R1 and the second channel holes 130 may be formed in the second region R2. In the subsequent process, a first channel structure used as a real cell is formed in the first channel hole 128, and a second channel structure not used as a real cell is formed in the second channel hole 130 . The second channel structure may be provided as a support for supporting the mold structure in a subsequent process.

도 12에 도시된 것과 같이, 상기 제2 채널홀들(130)은 상기 예비 제1 희생막 패턴(104a)에 포함되어 있는 제1 개구부(106) 내부에 배치될 수 있다. 즉, 상기 제2 채널홀들(130)은 상기 예비 제1 희생막 패턴(104a)을 관통하지 않을 수 있다. 따라서, 상기 제2 채널홀들(130)에 의해 상기 예비 제1 희생막 패턴(104a)이 노출되지 않을 수 있다. As shown in FIG. 12, the second channel holes 130 may be disposed in the first opening 106 included in the preliminary first sacrificial pattern 104a. That is, the second channel holes 130 may not penetrate the preliminary first sacrificial pattern 104a. Therefore, the preliminary first sacrificial film pattern 104a may not be exposed by the second channel holes 130. [

그러나, 상기 제2 채널홀들(130)에 의해 상기 제2 희생막들(108a)이 노출될 수 있다. 또한, 상기 제1 영역(R1)의 예비 제1 희생막 패턴(104a)에는 상기 제1 개구부(106)가 구비되지 않으므로, 상기 제1 채널홀들(128)은 상기 예비 제1 희생막 패턴(104a) 및 제2 희생막들(108a)을 관통할 수 있다. 즉, 상기 제1 채널홀들(128)에 의해 상기 예비 제1 희생막 패턴(104a) 및 제2 희생막들(108a)이 노출될 수 있다. However, the second sacrificial films 108a may be exposed by the second channel holes 130. [ Since the first opening 106 is not formed in the first sacrificial pattern 104a of the first region R1, the first channel holes 128 are formed in the first sacrificial pattern 104a 104a and the second sacrificial films 108a. That is, the preliminary first sacrificial pattern 104a and the second sacrificial layer 108a may be exposed by the first channel holes 128.

상기 제1 채널홀들(128)과 제2 채널홀들(130)은 서로 다른 배치 밀도를 가질 수 있다. 예시적인 실시예에서, 상기 제1 채널홀들(128)은 제1 배치 밀도를 갖고, 상기 제2 채널홀들(130)은 상기 제1 배치 밀도보다 낮은 제2 배치 밀도를 가질 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 채널홀들(128, 130)은 상부로부터 하부로 갈수록 내부 폭이 좁아지도록 측벽 경사를 가질 수 있다.The first channel holes 128 and the second channel holes 130 may have different arrangement densities. In an exemplary embodiment, the first channel holes 128 may have a first batch density and the second channel holes 130 may have a second batch density that is lower than the first batch density. In an exemplary embodiment, the first and second channel holes 128 and 130 may have a sidewall inclination such that the inner width decreases from the top to the bottom.

상기 제1 및 제2 채널홀들(128, 130)의 배치 밀도 차이로 인해, 상기 식각 공정에서 식각 로딩이 다르게 발생될 수 있다. 그러므로, 상기 제1 및 제2 채널홀들(128, 130)의 형상이 다소 다를 수 있다. Due to the difference in the arrangement density of the first and second channel holes 128 and 130, etch loading may occur differently in the etching process. Therefore, the shapes of the first and second channel holes 128 and 130 may be somewhat different.

예시적인 실시예에서, 상기 제1 채널홀(128)은 제1 폭을 갖고, 상기 제2 채널홀(130)은 상기 제1 폭과 동일하거나 상기 제1 폭보다 넓은 제2 폭을 가질 수 있다. In an exemplary embodiment, the first channel hole 128 may have a first width and the second channel hole 130 may have a second width equal to or greater than the first width .

상기 제1 및 제2 채널홀들(128, 130)의 저면은 상기 기판(100) 표면에 위치하거나 또는 상기 기판(100) 표면보다 아래에 위치할 수 있다. 상기 제1 및 제2 채널홀들(128, 130)의 저면은 서로 동일하거나 또는 서로 다른 평면에 위치할 수 있다. 예시적인 실시예에서, 상기 제1 채널홀(128)의 저면은 상기 제2 채널홀(130)의 저면과 동일하거나 또는 상기 제1 채널홀(128)의 저면보다 더 높게 위치할 수 있다.The bottom surfaces of the first and second channel holes 128 and 130 may be located on the surface of the substrate 100 or below the surface of the substrate 100. The bottom surfaces of the first and second channel holes 128 and 130 may be the same or may be located on different planes. In an exemplary embodiment, the bottom surface of the first channel hole 128 may be the same as the bottom surface of the second channel hole 130, or may be positioned higher than the bottom surface of the first channel hole 128.

도 13을 참조하면, 상기 제1 및 제2 채널홀들(128, 130)에 의해 노출되는 상기 기판(100)의 표면 상에 선택적 에피택셜 성장 공정을 수행한다. 따라서, 상기 제1 채널홀(128) 내부에는 제1 반도체 패턴(132)이 형성되고, 상기 제2 채널홀(130) 내부에는 제2 반도체 패턴(134)이 형성될 수 있다. Referring to FIG. 13, a selective epitaxial growth process is performed on the surface of the substrate 100 exposed by the first and second channel holes 128 and 130. Therefore, a first semiconductor pattern 132 may be formed in the first channel hole 128, and a second semiconductor pattern 134 may be formed in the second channel hole 130.

예시적인 실시예들에 있어서, 상기 선택적 에피택시얼 성장(SEG) 공정은 실리콘 소스 가스, 식각 가스 및 캐리어 가스를 기판(100) 상으로 공급하여 수행될 수 있다. 상기 선택적 에피택시얼 성장(SEG) 공정은 상기 실리콘 소스 가스로서 예를 들어, 실란(SiH4) 가스, 다이실란(Si2H6) 가스, 디클로로실란(SiH2Cl2) 가스 등을 사용할 수 있고, 상기 식각 가스로서 염화수소(HCl) 가스를 사용할 수 있고, 상기 캐리어 가스로서 수소(H2) 가스를 사용할 수 있다. 이에 따라, 각 제1 및 제2 반도체 패턴은 단결정의 실리콘으로 형성될 수 있다. In the exemplary embodiments, the selective epitaxial growth (SEG) process may be performed by supplying a silicon source gas, an etch gas, and a carrier gas onto the substrate 100. In the selective epitaxial growth (SEG) process, for example, silane (SiH4) gas, disilane (Si2H6) gas, dichlorosilane (SiH2Cl2) gas or the like may be used as the silicon source gas, (HCl) gas may be used, and hydrogen (H2) gas may be used as the carrier gas. Accordingly, each of the first and second semiconductor patterns can be formed of monocrystalline silicon.

상기 제1 반도체 패턴(132)은 그라운드 선택 트랜지스터의 채널 영역으로 제공될 수 있다. 그러므로, 상기 제1 반도체 패턴(132)은 그 상부면이 상기 예비 제1 희생막 패턴(104a)의 상부면보다 높게 위치하도록 형성될 수 있다. 또한, 상기 제1 반도체 패턴(132)의 상부면은 최하부에 위치하는 제2 희생막(108a)의 저면보다는 낮게 배치될 수 있다. The first semiconductor pattern 132 may be provided as a channel region of a ground selection transistor. Therefore, the first semiconductor pattern 132 may be formed such that its upper surface is located higher than the upper surface of the preliminary first sacrificial pattern 104a. In addition, the upper surface of the first semiconductor pattern 132 may be disposed lower than the bottom surface of the second sacrificial layer 108a located at the lowermost part.

상기 제2 반도체 패턴(134)의 상부면은 최하부에 위치하는 제2 희생막(108a)의 저면보다는 낮게 배치될 수 있다. 상기 제2 반도체 패턴(134)은 상기 예비 제1 희생막 패턴(104a)과 접촉되는 부위가 없을 수 있다.The upper surface of the second semiconductor pattern 134 may be disposed lower than the bottom surface of the second sacrificial layer 108a located at the lowermost portion. The second semiconductor pattern 134 may not have a portion contacting the preliminary first sacrificial pattern 104a.

상기 제1 및 제2 채널홀들(128, 130)의 내부폭과 상기 제1 및 제2 채널홀들(128, 130)의 저면의 위치 등에 따라, 상기 선택적 에피택셜 성장 공정에 의해 형성되는 제1 및 제2 반도체 패턴들(132, 134)의 높이가 달라질 수 있다. 예시적인 실시예에서, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면과 동일한 평면에 위치하거나 더 낮을 수 있다.The first and second channel holes 128 and 130 may be formed by the selective epitaxial growth process according to the inner width of the first and second channel holes 128 and 130 and the positions of the bottom surfaces of the first and second channel holes 128 and 130, 1 and the second semiconductor patterns 132, 134 may be different. In an exemplary embodiment, the top surface of the second semiconductor pattern 134 may be located in the same plane as the top surface of the first semiconductor pattern 132, or may be lower.

일 예로, 상기 제2 채널홀(130)의 내부폭이 상기 제1 채널홀(128)의 내부폭 보다 넓을 경우에는, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면보다 더 낮을 수 있다. 또한, 상기 제2 채널홀(130)의 저면이 상기 제1 채널홀(128)의 저면보다 더 낮게 위치하는 경우, 상기 제2 반도체 패턴(134)의 상부면은 상기 제1 반도체 패턴(132)의 상부면보다 더 낮을 수 있다.For example, when the inner width of the second channel hole 130 is wider than the inner width of the first channel hole 128, the upper surface of the second semiconductor pattern 134 is electrically connected to the first semiconductor pattern 132 Lt; RTI ID = 0.0 > of the < / RTI > When the bottom surface of the second channel hole 130 is positioned lower than the bottom surface of the first channel hole 128, the top surface of the second semiconductor pattern 134 is exposed to the bottom surface of the first semiconductor pattern 132, Lt; / RTI >

설명한 것과 같이, 상기 예비 제1 희생막 패턴(104a)은 후속 공정을 통해 그라운드 선택 라인으로 대체될 수 있다. 그런데, 상기 제2 반도체 패턴(134)의 상부면이 상기 예비 제1 희생막 패턴(104a)과 접하지 않기 때문에, 후속 공정에서 상기 제2 반도체 패턴(134)과 그라운드 선택 라인은 서로 전기적으로 연결되지 않을 수 있다. 그러므로, 상기 제1 영역에 형성되는 메모리 셀들을 동작시켰을 때 상기 제2 반도체 패턴(134)과 그라운드 선택 라인 사이에 기인하는 누설 전류가 발생되지 않을 수 있다. 그러므로, 상기 제2 반도체 패턴(134)의 상부면의 위치에 따른 전기적인 불량이 발생되지 않을w 수 있다. As described, the preliminary first sacrificial film pattern 104a may be replaced with a ground selection line through a subsequent process. Since the upper surface of the second semiconductor pattern 134 is not in contact with the preliminary first sacrificial pattern 104a, the second semiconductor pattern 134 and the ground selection line are electrically connected to each other . Therefore, when the memory cells formed in the first region are operated, a leakage current caused between the second semiconductor pattern 134 and the ground selection line may not be generated. Therefore, electrical defects according to the position of the upper surface of the second semiconductor pattern 134 can be prevented.

도 14를 참조하면, 상기 제1 반도체 패턴(132) 상에 상기 제1 채널홀(128) 내부를 채우는 제1 채널 구조물(136)을 형성하고, 상기 제2 반도체 패턴(134) 상에 상기 제2 채널홀(130) 내부에 제2 채널 구조물(138)을 형성한다. 14, a first channel structure 136 filling the first channel hole 128 is formed on the first semiconductor pattern 132, and a second channel structure 136 is formed on the second semiconductor pattern 134, And a second channel structure 138 is formed in the two-channel hole 130.

상기 제1 채널 구조물(136)은 제1 유전막 구조물(136a), 제1 채널(136b), 제1 매립 절연 패턴(136c) 및 제1 패드 패턴(136d)을 포함할 수 있다. 상기 제2 채널 구조물(138)은 제2 유전막 구조물(138a), 제2 채널(138b), 제2 매립 절연 패턴(138c) 및 제2 패드 패턴(138d)을 포함할 수 있다. 상기 제1 및 제2 채널 구조물들(136, 138)은 동일한 공정을 통해 형성되므로 동일한 적층 구조를 가질 수 있다. The first channel structure 136 may include a first dielectric layer structure 136a, a first channel 136b, a first buried insulation pattern 136c, and a first pad pattern 136d. The second channel structure 138 may include a second dielectric layer structure 138a, a second channel 138b, a second buried insulation pattern 138c, and a second pad pattern 138d. Since the first and second channel structures 136 and 138 are formed through the same process, the first and second channel structures 136 and 138 may have the same lamination structure.

상기 제1 및 제2 유전막 구조물(136a, 138a)은 터널 절연막, 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 상기 제1 및 제2 채널(136b, 138b)은 예를들어, 폴리실리콘을 포함할 수 있다. 상기 제1 및 제2 매립 패턴(136c, 138c)은 예를들어, 실리콘 산화물을 포함할 수 있다. 상기 제1 및 제2 패드 패턴(136d, 138d)은 예를들어, 폴리실리콘을 포함할 수 있다.The first and second dielectric layer structures 136a and 138a may include a tunnel insulating layer, a charge storage layer, and a blocking insulating layer. The first and second channels 136b and 138b may comprise, for example, polysilicon. The first and second embedding patterns 136c and 138c may include, for example, silicon oxide. The first and second pad patterns 136d and 138d may include, for example, polysilicon.

도 15를 참조하면, 상기 스트링 선택 라인으로 제공되는 제2 희생막(108a)의 일부분을 식각하여 제2 개구부(140)를 형성할 수 있다. 상기 식각 공정은 각 스트링별로 스트링 선택 라인을 형성하기 위하여 상부에 위치하는 제2 희생막(108a)의 일부를 절단하는 공정일 수 있다. 예를들어, 최상부에 위치하는 1개 또는 2개의 제2 희생막(108a)을 식각하여 상기 제2 개구부(140)를 형성할 수 있다. Referring to FIG. 15, a portion of the second sacrificial layer 108 a provided as the string selection line may be etched to form the second opening 140. The etch process may be a process of cutting a portion of the second sacrificial layer 108a located at the top to form a string selection line for each string. For example, the second opening portion 140 may be formed by etching one or two second sacrificial layers 108a located at the uppermost portion.

상기 제2 개구부(140)는 상기 제1 영역(R1)으로부터 상기 제2 영역(R2)의 일부분까지 제1 방향으로 연장될 수 있다. 또한, 상기 제2 개구부(140)는 셀 블록 영역의 중간 부위에 위치할 수 있다. The second opening 140 may extend in the first direction from the first region R1 to a portion of the second region R2. Also, the second opening 140 may be located at an intermediate portion of the cell block region.

도 16 또는 17을 참조하면, 셀 블록을 구분하기 위하여 상기 예비 계단형 몰드 구조물(112)의 상부로부터 하부까지 식각하는 워드 라인 컷팅 공정을 수행함으로써, 상기 제1 방향으로 연장되는 제3 개구부(142a) 및 제4 개구부(142b)를 형성할 수 있다. 상기 제3 및 제4 개구부들(142a, 142b)의 저면에는 상기 기판(100) 표면이 노출될 수 있다. 상기 제3 및 제4 개구부들(142a, 142b)은 상기 워드 라인 컷팅 영역에 해당될 수 있다. 16 or 17, a word line cutting process is performed to etch from the top to the bottom of the preliminary stepped mold structure 112 in order to distinguish the cell block, thereby forming a third opening 142a And the fourth opening 142b can be formed. The surface of the substrate 100 may be exposed on the bottom surfaces of the third and fourth openings 142a and 142b. The third and fourth openings 142a and 142b may correspond to the word line cutting area.

상기 식각 공정에 의해, 상기 예비 계단형 몰드 구조물(112)은 서로 이격된 계단형 몰드 구조물들로 형성될 수 있다. 상기 제3 및 제4 개구부들(142a, 142b)에 의해 구분되는 각각의 계단형 몰드 구조물은 하나의 셀 블록 영역(147)으로 제공될 수 있다. 또한, 상기 식각 공정에 의해 상기 예비 제1 희생막 패턴(104a)의 일부분이 식각되어 제1 희생막 패턴(104b)이 형성될 수 있다. By the etching process, the preliminary stepped mold structure 112 may be formed of stepped mold structures spaced apart from each other. Each of the stepped mold structures separated by the third and fourth openings 142a and 142b may be provided as one cell block region 147. [ In addition, a portion of the preliminary first sacrificial pattern 104a may be etched by the etching process to form the first sacrificial pattern 104b.

상기 제3 및 제4 개구부들(142a, 142b)은 상기 제1 방향으로 서로 이격되면서 상기 제1 방향으로 일렬 배치될 수 있다. 상기 제3 및 제4 개구부들(142a, 142b)의 사이에 상기 제1 홀(107)이 위치할 수 있다. The third and fourth openings 142a and 142b may be aligned in the first direction while being spaced apart from each other in the first direction. The first hole 107 may be positioned between the third and fourth openings 142a and 142b.

예시적인 실시예들에 있어서, 상기 제3 개구부(142a)는 상기 제1 영역(R1) 및 상기 제2 영역(R2)의 일부까지 연장될 수 있다. 이 때, 상기 제2 영역(R2)에 위치하는 상기 제3 개구부(142a)의 일 단부는 상기 예비 제1 희생막 패턴(104a)의 상기 제1 홀(107) 내에 위치하도록 할 수 있다. 따라서, 상기 제3 개구부(142a)의 일 단부는 상기 제1 홀(107)의 일 단부와 오버랩될 수 있다.In the exemplary embodiments, the third opening 142a may extend to a portion of the first region R1 and the second region R2. At this time, one end of the third opening 142a located in the second region R2 may be positioned in the first hole 107 of the preliminary first sacrificial film pattern 104a. Accordingly, one end of the third opening 142a may overlap with the one end of the first hole 107.

예시적인 실시예들에 있어서, 상기 제4 개구부(142b)는 상기 제3 개구부(142a)와 제1 방향으로 이격되면서 상기 제2 영역(R2)의 예비 계단형 몰드 구조물에 형성될 수 있다. 이 때, 상기 제4 개구부(142b)의 일 단부는 상기 예비 제1 희생막 패턴(104a)의 상기 제1 홀(107) 내에 위치하도록 할 수 있다. 따라서, 상기 제4 개구부(142b)의 일 단부는 상기 제1 홀(107a)의 일 단부와 오버랩될 수 있다. In the exemplary embodiments, the fourth opening 142b may be formed in the preliminary stepped mold structure of the second region R2 while being spaced apart from the third opening 142a in the first direction. At this time, one end of the fourth opening 142b may be positioned in the first hole 107 of the preliminary first sacrificial film pattern 104a. Accordingly, one end of the fourth opening 142b may overlap with one end of the first hole 107a.

예시적인 실시예에서, 상기 제4 개구부(142b)는 상기 예비 계단형 몰드 구조물(112)의 제1 방향의 끝부분까지 연장될 수 있다. In an exemplary embodiment, the fourth opening 142b may extend to an end of the preliminary stepped mold structure 112 in a first direction.

상기 제1 희생막 패턴(104b)에 형성된 상기 제1 홀(107), 제3 및 제4 개구부들(142a, 142b)은 서로 연통하여 제1 방향으로 연장되는 하나의 트렌치로 제공될 수 있다. 따라서, 상기 제1 희생막 패턴(104b)은 서로 분리된 형상을 가질 수 있다. 반면에, 상기 제2 희생막들(108a)에는 상기 제1 홀들(107)이 형성되어 있지 않기 때문에, 상기 제2 희생막들(108a)은 상기 제3 및 제4 개구부들(142a, 142b) 사이 부위에서 서로 연결되는 형상을 가질 수 있다. The first hole 107, the third and fourth openings 142a and 142b formed in the first sacrificial layer pattern 104b may be provided as a single trench extending in the first direction. Accordingly, the first sacrificial pattern 104b may have a shape separated from each other. On the other hand, since the first sacrificial layers 108a are not formed with the first holes 107, the second sacrificial layers 108a are formed in the third and fourth openings 142a and 142b, And may have a shape that is connected to each other at a point between the two.

예시적인 실시예에서, 도 16에 도시된 것과 같이, 상기 식각 공정을 수행할 때 상기 예비 계단형 몰드 구조물의 일부분을 상부로부터 하부까지 식각하여 제5 개구부(142c)를 더 형성할 수 있다. 상기 제5 개구부는 상기 제2 개구부(140)와 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장되고, 상기 제2 영역(R2)의 예비 계단형 몰드 구조물(112)에 위치할 수 있다. 상기 제5 개구부(142c)의 저면에는 상기 기판(100) 표면이 노출될 수 있다. 상기 제5 개구부(142c)는 상기 제2 영역의 예비 계단형 몰드 구조물(112)을 추가적으로 절단하기 위하여 제공되는 더미 컷팅 영역일 수 있다. 상기 제5 개구부(142c)와 상기 제2 개구부(140)가 서로 이격되어 있으므로, 상기 제1 희생막 패턴(104b)은 상기 이격된 부위에서 연결될 수 있고, 상기 제2 희생막(108a)도 상기 이격된 부위에서 연결될 수 있다. 상기 제5 개구부(142c)는 상기 예비 계단형 몰드 구조물(112)의 제1 방향의 끝부분까지 연장되지 않을 수 있다. 따라서, 각 셀 블록 영역 상의 계단형 몰드 구조물에서 상기 제1 희생막 패턴(104b)의 제1 방향의 끝부분은 서로 연결될 수 있다. In an exemplary embodiment, as shown in FIG. 16, when performing the etching process, a portion of the preliminary stepped mold structure may be further etched from top to bottom to form a fifth opening 142c. The fifth opening may be spaced apart in the first direction from the second opening 140 and extend in the first direction and may be located in the preliminary stepped mold structure 112 of the second region R2 . The surface of the substrate 100 may be exposed on the bottom surface of the fifth opening 142c. The fifth opening 142c may be a dummy cutting region provided to further cut the preliminary stepped mold structure 112 of the second region. The first sacrificial layer pattern 104b may be connected at the spaced apart portion and the second sacrificial layer 108a may be connected to the second opening portion Can be connected at the spaced apart sites. The fifth opening 142c may not extend to an end portion of the preliminary stepped mold structure 112 in the first direction. Accordingly, the end portions of the first sacrificial pattern 104b in the first direction in the step-like mold structure on each cell block region can be connected to each other.

일부 실시예에서, 도 17에 도시된 것과 같이, 상기 제5 개구부(142c)가 형성하지 않을 수도 있다. In some embodiments, as shown in Fig. 17, the fifth opening 142c may not be formed.

도 18을 참조하면, 상기 제1 내지 제5 개구부들(106, 140, 142a, 142b, 142c) 및 제1 홀(107)에 의해 노출된 제1 희생막 패턴(104b) 및 제2 희생막(108a)을 제거할 수 있다. 예시적인 실시예들에 따르면, 제1 희생막 패턴(104b) 및 제2 희생막(108a)은 등방성 식각 공정을 통해 제거될 수 있다. 18, the first sacrificial pattern 104b and the second sacrificial layer 104b exposed by the first through fifth openings 106, 140, 142a, 142b, and 142c and the first holes 107 108a can be removed. According to exemplary embodiments, the first sacrificial film pattern 104b and the second sacrificial film 108a may be removed through an isotropic etching process.

상기 제1 희생막 패턴(104b) 및 제2 희생막(108a)이 제거됨에 따라, 각 층의 절연막들(102a, 105a, 110a) 사이에 갭이 형성될 수 있다. 상기 각 층의 갭 내부에 도전 물질을 채워넣음으로써 게이트 패턴들(144, 146)을 형성할 수 있다. 즉, 각 층의 제1 희생막 패턴(104b) 및 제2 희생막(108a)들은 게이트 패턴들(144, 146, 158)로 각각 치환될 수 있다. 예시적인 실시예들에 따르면, 상기 게이트 패턴(144, 146, 168)은 금속 또는 금속 질화물을 사용하여 형성될 수 있다. As the first sacrificial layer pattern 104b and the second sacrificial layer 108a are removed, a gap may be formed between the insulating layers 102a, 105a, and 110a of the respective layers. The gate patterns 144 and 146 can be formed by filling a conductive material into the gaps of the respective layers. That is, the first sacrificial film pattern 104b and the second sacrificial film 108a of each layer may be replaced with the gate patterns 144, 146, and 158, respectively. According to exemplary embodiments, the gate pattern 144, 146, 168 may be formed using a metal or metal nitride.

상기 공정에 의해, 절연막들(102a, 105a, 110a) 및 게이트 패턴(144, 146, 168)이 반복 적층되는 도전 패턴 구조물(150)이 형성될 수 있다. The conductive pattern structure 150 in which the insulating films 102a, 105a, and 110a and the gate patterns 144, 146, and 168 are repeatedly stacked can be formed.

설명한 것과 같이, 최하부의 게이트 패턴(144)은 그라운드 선택 라인으로 제공되고, 최상부의 2개의 게이트 패턴(148)은 스트링 선택 라인으로 제공되고, 상기 그라운드 선택 라인과 스트링 선택 라인 사이의 게이트 패턴(146)은 워드 라인으로 제공될 수 있다. As described, the lowermost gate pattern 144 is provided as a ground select line, the top two gate patterns 148 are provided as string select lines, and the gate pattern 146 between the ground select line and the string select line 146 ) May be provided as a word line.

예시적인 실시예에서, 도 2에 도시된 것과 같이, 상기 제2 영역(R2)의 각 셀 블록에 형성되는 그라운드 선택 라인(144)은 상기 제1 방향으로 연장되고 서로 평행하게 배치되는 2개의 상기 제1 개구부(106)를 포함할 수 있다. 예시적인 실시예에서, 상기 제1 개구부(106)는 상기 제4 개구부(142b) 및 제5 개구부(142c) 사이에 배치될 수 있다. 상기 제1 개구부(106) 내부에는 상기 제2 채널 구조물들(138)이 각각 배치될 수 있다. 2, a ground selection line 144 formed in each cell block of the second region R2 may include two ground lines 144 extending in the first direction and arranged parallel to each other, And may include a first opening 106. In an exemplary embodiment, the first opening 106 may be disposed between the fourth opening 142b and the fifth opening 142c. The second channel structures 138 may be disposed in the first opening 106, respectively.

일부 실시예에서, 도 3에 도시된 것과 같이, 상기 그라운드 선택 라인(144)은 각 셀 블록을 정의하는 제4 개구부들(142b) 사이에 2개의 상기 제1 개구부(106)들이 포함될 수 있다. 상기 제1 개구부들(106) 사이에는 제5 개구부(142c)가 형성되지 않을 수 있다. In some embodiments, as shown in FIG. 3, the ground selection line 144 may include two of the first openings 106 between the fourth openings 142b defining each cell block. The fifth opening 142c may not be formed between the first openings 106. [

상기 제2 영역(R2)의 그라운드 선택 라인(144)은 상기 제1 개구부(106) 양 측의 라인을 통해, 상기 제1 영역(R1)의 그라운드 선택 라인(144)과 전기적으로 연결될 수 있다. 그러나, 상기 그라운드 선택 라인(144)과 상기 제2 반도체 패턴(134)은 서로 접촉하지 않으므로 상기 제2 반도체 패턴(134)의 위치에 따른 동작 불량이 발생되지 않을 수 있다. The ground selection line 144 of the second region R2 may be electrically connected to the ground selection line 144 of the first region R1 through a line on both sides of the first opening 106. [ However, since the ground selection line 144 and the second semiconductor pattern 134 are not in contact with each other, an operation failure may not occur according to the position of the second semiconductor pattern 134.

도 19 및 20은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 단면도 및 평면도이다. 도 21은 예시적인 실시예들에 따른 수직형 반도체 소자를 나타내는 평면도이다.19 and 20 are a cross-sectional view and a plan view showing a vertical semiconductor device according to exemplary embodiments. 21 is a plan view showing a vertical semiconductor device according to exemplary embodiments.

도 19 및 20을 참조로 설명한 수직형 반도체 소자는 그라운드 선택 라인의 형상을 제외하고는 도 1 및 도 2를 참조로 설명한 수직형 반도체 소자와 실질적으로 동일하다. 그러므로, 그라운드 선택 라인에 대해 주로 설명한다. The vertical semiconductor device described with reference to Figs. 19 and 20 is substantially the same as the vertical semiconductor device described with reference to Figs. 1 and 2 except for the shape of the ground selection line. Therefore, the ground selection line will be mainly described.

도 19 및 20을 참조하면, 제1 영역(R1) 및 제2 영역(R2)이 구분된 기판(100)이 구비될 수 있다. 상기 제1 영역(R1)은 메모리 셀들이 형성되는 셀 영역(C)과 더미 셀들이 형성되는 더미 셀 영역(D)을 포함할 수 있다. 상기 더미 셀 영역(D)은 상기 제1 영역(R1)의 가장자리에 해당할 수 있다. 예를들어, 상기 제1 영역(R1)의 가장자리에 위치하는 셀들은 실질적으로 동작되지 않는 더미 셀들일 수 있다. 상기 제2 영역(R2)은 상기 메모리 셀들과 전기적으로 연결되는 배선들이 형성되는 배선 영역일 수 있다. 상기 제2 영역(R2)은 상기 제1 영역(R1)의 가장자리와 접하고, 상기 제1 영역(R1)을 둘러싸는 형상을 가질 수 있다. Referring to FIGS. 19 and 20, the substrate 100 may be divided into a first region R1 and a second region R2. The first region Rl may include a cell region C in which memory cells are formed and a dummy cell region D in which dummy cells are formed. The dummy cell region D may correspond to an edge of the first region R1. For example, the cells located at the edges of the first region R1 may be substantially inactive dummy cells. The second region R2 may be a wiring region in which wirings electrically connected to the memory cells are formed. The second region R2 may be in contact with an edge of the first region R1 and may surround the first region R1.

상기 기판(100) 상에는 도전 패턴 구조물(150)이 구비될 수 있다. 상기 도전 패턴 구조물(150)은 상기 그라운드 선택 라인(144a)을 제외하고는 도 1 및 도 2를 참조로 설명한 것과 실질적으로 동일하다. 그러므로, 상기 도전 패턴 구조물(150)은 상기 제1 내지 제5 개구부들(106a, 140, 142a, 142b, 142c)을 포함할 수 있다. The conductive pattern structure 150 may be provided on the substrate 100. The conductive pattern structure 150 is substantially the same as that described with reference to Figs. 1 and 2 except for the ground selection line 144a. Therefore, the conductive pattern structure 150 may include the first to fifth openings 106a, 140, 142a, 142b, and 142c.

상기 제1 영역(R1) 내의 더미 셀 영역(C)에 형성되는 그라운드 선택 라인은 제6 개구부(106b)를 포함할 수 있다. 상기 제6 개구부(106b) 내부에는 절연막이 채워질 수 있다. The ground selection line formed in the dummy cell region C in the first region R1 may include a sixth opening 106b. An insulating film may be filled in the sixth opening 106b.

상기 제1 영역(R1)내의 셀 영역(C)의 도전 패턴 구조물(150)을 관통하여 상기 제1 채널 구조물(136)이 구비될 수 있다. 상기 제1 영역(R1)내의 더미 셀 영역(D)의 도전 패턴 구조물(150)을 관통하여 상기 제1 더미 채널 구조물(137)이 구비될 수 있다. 상기 제2 영역(R2)의 도전 패턴 구조물(150)을 관통하여 상기 제2 채널 구조물(138)을 형성할 수 있다. The first channel structure 136 may be provided through the conductive pattern structure 150 of the cell region C in the first region R1. The first dummy channel structure 137 may be provided through the conductive pattern structure 150 of the dummy cell region D in the first region R1. The second channel structure 138 may be formed through the conductive pattern structure 150 of the second region R2.

상기 제1 더미 채널 구조물(137)은 제1 더미 유전막 구조물(137a), 제1 더미 채널(137b), 제1 더미 매립 절연 패턴(137c) 및 제1 더미 패드 패턴(137d)을 포함할 수 있다. 상기 제1 더미 채널 구조물(137)의 하부에는 반도체 패턴(132a)이 구비될 수 있다. The first dummy channel structure 137 may include a first dummy dielectric layer structure 137a, a first dummy channel 137b, a first dummy embedded insulation pattern 137c and a first dummy pad pattern 137d . A semiconductor pattern 132a may be provided under the first dummy channel structure 137.

상기 제1 더미 채널 구조물(137)은 상기 제6 개구부(106b) 내부에 위치할 수 있다. 따라서, 상기 제1 더미 채널 구조물(137)은 상기 그라운드 선택 라인(144a)과 접촉되지 않을 수 있다. 즉, 상기 더미 채널 구조물(137) 하부의 반도체 패턴(132a)은 상기 그라운드 선택 라인(144a)과 접촉되지 않을 수 있다. 상기 반도체 패턴의 측벽은 최하부 워드 라인의 절연막과 접할 수 있다. The first dummy channel structure 137 may be located inside the sixth opening 106b. Accordingly, the first dummy channel structure 137 may not be in contact with the ground selection line 144a. That is, the semiconductor pattern 132a under the dummy channel structure 137 may not be in contact with the ground selection line 144a. The sidewall of the semiconductor pattern may be in contact with the insulating film of the lowermost word line.

그러므로, 상기 제1 영역(R1)에 형성되는 메모리 셀들을 동작시켰을 때, 상기 더미 채널 구조물(137)의 하부의 반도체 패턴(132a)과 그라운드 선택 라인(144a) 사이에 기인하는 누설 전류가 발생되지 않을 수 있다.Therefore, when the memory cells formed in the first region R1 are operated, a leakage current caused between the semiconductor pattern 132a under the dummy channel structure 137 and the ground selection line 144a is not generated .

한편, 상기 제2 영역(R2)에 형성되는 그라운드 선택 라인(144)은 도 1을 참조로 설명한 것과 실질적으로 동일할 수 있다. 즉, 상기 제2 영역에 형성되는 그라운드 선택 라인(144a)은 상기 제1 방향으로 연장되고 서로 평행하게 배치되는 2개의 제1 개구부(106a)를 포함할 수 있다. 또한, 상기 제2 영역(R2)에 형성되는 각 도전 패턴 구조물(150) 내의 그라운드 선택 라인(144a)은 상기 제3 및 제4 개구부들(142a, 142b)의 제1 방향으로 사이에 제1 홀(107)을 포함할 수 있다. Meanwhile, the ground selection line 144 formed in the second region R2 may be substantially the same as that described with reference to FIG. That is, the ground selection line 144a formed in the second region may include two first openings 106a extending in the first direction and arranged in parallel with each other. The ground selection line 144a in each of the conductive pattern structures 150 formed in the second region R2 may include a first hole 144a in the first direction of the third and fourth openings 142a and 142b, (107).

일부 실시예에서, 도 21을 참조하면, 상기 도전 패턴 구조물(150)은 상기 제5 개구부를 포함하지 않을 수 있다. 즉, 상기 도전 패턴 구조물은 더미 컷팅 영역이 구비되지 않을 수 있다. In some embodiments, referring to FIG. 21, the conductive pattern structure 150 may not include the fifth opening. That is, the conductive pattern structure may not include the dummy cutting area.

도 22 내지 도 24는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 나타내는 단면도들 및 평면도들이다. 22 to 24 are cross-sectional views and plan views showing a method of manufacturing a vertical type semiconductor device according to exemplary embodiments.

도 22 및 23을 참조하면, 제1 및 제2 영역을 포함하는 기판(100) 상에 예비 제1 하부 절연막(102) 및 제1 희생막을 형성한다. 상기 제1 희생막 상에 식각 마스크를 형성하고, 상기 식각 마스크를 이용하여 상기 제1 희생막을 식각하여 예비 제1 희생막 패턴(104a)을 형성한다. Referring to FIGS. 22 and 23, a preliminary first lower insulating film 102 and a first sacrificial film are formed on a substrate 100 including first and second regions. An etch mask is formed on the first sacrificial layer, and the first sacrificial layer is etched using the etch mask to form a first sacrificial layer pattern 104a.

상기 식각 공정에서, 상기 제1 영역(R1)의 더미 셀 영역에 위치하는 제1 희생막(104)이 제거되어 제6 개구부(106b)가 형성될 수 있다. 또한, 상기 제2 영역(R2)에 위치하는 제1 희생막(104)에는 제1 홀(107) 및 제1 개구부(106a)가 각각 형성될 수 있다. 한편, 상기 제1 영역(R1)의 셀 영역에 위치하는 제1 희생막은 제거되지 않을 수 있다. In the etching process, the first sacrificial layer 104 located in the dummy cell region of the first region Rl may be removed to form the sixth opening 106b. A first hole 107 and a first opening 106a may be formed in the first sacrificial layer 104 located in the second region R2. On the other hand, the first sacrificial layer located in the cell region of the first region R1 may not be removed.

이 후, 도 7 내지 도 10을 참조로 설명한 공정을 동일하게 수행한다. 따라서, 예비 계단형 몰드 구조물과 제1 및 제2 층간 절연막들을 형성할 수 있다. Thereafter, the processes described with reference to FIGS. 7 to 10 are performed in the same manner. Accordingly, the preliminary stepped mold structure and the first and second interlayer insulating films can be formed.

도 24를 참조하면, 상기 예비 계단형 몰드 구조물, 제1 및 제2 층간 절연막들을 이방성으로 식각하여 기판(100) 표면을 노출하는 제1 채널홀(128a), 제1 더미 채널홀(128b) 및 제2 채널홀들(130)을 각각 형성한다. 24, the preliminary stepped mold structure, the first and second interlayer insulating films are anisotropically etched to form a first channel hole 128a, a first dummy channel hole 128b, And the second channel holes 130 are formed.

상기 제1 영역(R1) 내의 셀 영역(C)에는 상기 제1 채널홀들(128a)이 형성되고, 상기 제1 영역(R1) 내의 더미 셀 영역(D)에는 상기 제1 더미 채널홀(128b)이 형성될 수 있다. 또한, 상기 제2 영역(R2)에는 제2 채널홀들(130)이 형성될 수 있다. The first channel holes 128a are formed in the cell region C in the first region R1 and the first dummy channel holes 128b are formed in the dummy cell region D in the first region R1. May be formed. In addition, second channel holes 130 may be formed in the second region R2.

도시된 것과 같이, 상기 제1 더미 채널홀(128b)은 상기 예비 제1 희생막 패턴(104a)에 포함되어 있는 제6 개구부(106b)의 내부에 배치될 수 있다. 상기 제2 채널홀들(130)은 상기 예비 제1 희생막 패턴(104a)에 포함되어 있는 제1 개구부(106a) 내부에 배치될 수 있다. 즉, 상기 제1 더미 채널홀(128b) 및 제2 채널홀들(130)은 상기 예비 제1 희생막 패턴(104a)을 관통하지 않을 수 있다. 따라서, 상기 제1 더미 채널홀(128b) 및 제2 채널홀들(130)에 의해 상기 예비 제1 희생막 패턴(104a)이 노출되지 않을 수 있다. As shown in the drawing, the first dummy channel hole 128b may be disposed inside the sixth opening 106b included in the preliminary first sacrificial pattern 104a. The second channel holes 130 may be disposed in the first opening 106a included in the preliminary first sacrificial pattern 104a. That is, the first dummy channel hole 128b and the second channel holes 130 may not pass through the preliminary first sacrificial pattern 104a. Therefore, the preliminary first sacrificial pattern 104a may not be exposed by the first dummy channel hole 128b and the second channel holes 130.

이 후, 도 14 내지 도 18을 참조로 설명한 것과 실질적으로 동일한 공정을 수행한다. 따라서, 도 20 또는 도 21에 도시된 수직형 반도체 소자를 형성할 수 있다.Thereafter, a process substantially identical to that described with reference to Figs. 14 to 18 is performed. Therefore, the vertical semiconductor device shown in Fig. 20 or Fig. 21 can be formed.

상기 수직형 반도체 소자는 상기 그라운드 선택 라인과 제2 채널 구조물 및 제1 더미 채널 구조물 하부의 반도체 패턴이 서로 접촉하지 않으므로, 상기 그라운드 선택 라인과 상기 반도체 패턴들에 기인하는 누설 전류 불량이 감소될 수 있다. Since the semiconductor device of the vertical type semiconductor device does not contact the semiconductor pattern of the ground selection line, the second channel structure and the first dummy channel structure, the leakage current failure due to the ground selection line and the semiconductor patterns can be reduced have.

상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be understood that the present invention can be changed.

본 발명의 예시적인 실시예들에 따른 방법에 의해 수직형 반도체 소자를 제조할 수 있다. Vertical semiconductor devices can be manufactured by a method according to exemplary embodiments of the present invention.

100 : 기판 102 : 제1 하부 절연막
104a : 예비 제1 희생막 패턴 106 : 제1 개구부
107 : 제1 홀 105 : 제2 하부 절연막
108 : 제2 희생막 110 : 제1 절연막
112 : 예비 계단형 몰드 구조물 120 : 제1 층간 절연막
122 : 제2 층간 절연막 128, 128a : 제1 채널홀
130 : 제2 채널홀 128b : 제1 더미 채널홀
132 : 제1 반도체 패턴 132a : 반도체 패턴
134 : 제2 반도체 패턴 140 : 제2 개구부
142a : 제3 개구부 142b : 제4 개구부
142c : 제5 개구부 144, 144a : 그라운드 선택 라인
148 : 스트링 선택 라인 146 : 워드 라인100: substrate 102: first lower insulating film
104a: preliminary first sacrificial film pattern 106: first opening
107: first hole 105: second lower insulating film
108: second sacrificial film 110: first insulating film
112: preliminary stepped mold structure 120: first interlayer insulating film
122: second interlayer insulating film 128, 128a: first channel hole
130: second channel hole 128b: first dummy channel hole
132: first semiconductor pattern 132a: semiconductor pattern
134: second semiconductor pattern 140: second opening
142a: third opening 142b: fourth opening
142c: fifth opening 144, 144a: ground selection line
148: string selection line 146: word line

Claims (10)

제1 영역 및 제2 영역의 기판 상에, 상기 기판에 수평한 제1 방향으로 연장되는 제1 게이트 패턴이 구비되고, 상기 제2 영역에 형성되는 제1 게이트 패턴에는 제1 개구부를 포함하고;
상기 제1 게이트 패턴 상에 서로 이격되면서 적층되고, 상기 제1 방향으로 연장되는 복수의 제2 게이트 패턴들;
상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여 상기 제1 영역의 기판을 노출하는 제1 채널홀을 포함하고, 상기 제1 채널홀의 하부에 구비되는 제1 반도체 패턴; 및
상기 복수의 제2 게이트 패턴들을 관통하고, 상기 제1 게이트 패턴에 포함되는 제1 개구부 내부에 배치되고, 상기 제2 영역의 기판을 노출하는 제2 채널홀을 포함하고, 상기 제2 채널홀의 하부에 구비되는 제2 반도체 패턴을 포함하는 수직형 반도체 소자.A first gate pattern extending in a first direction horizontal to the substrate is provided on the substrate of the first region and the second region, the first gate pattern formed in the second region includes a first opening;
A plurality of second gate patterns stacked on the first gate pattern and extending in the first direction;
A first semiconductor pattern including a first channel hole penetrating the plurality of second gate patterns and the first gate pattern and exposing a substrate of the first region, the first semiconductor pattern being disposed under the first channel hole; And
And a second channel hole penetrating the plurality of second gate patterns and disposed inside the first opening included in the first gate pattern and exposing the substrate of the second region, And a second semiconductor pattern provided on the first semiconductor layer. 제1항에 있어서, 상기 제1 반도체 패턴의 측벽은 상기 제1 게이트 패턴과 접하는 수직형 반도체 소자.2. The vertical semiconductor device according to claim 1, wherein the sidewalls of the first semiconductor pattern are in contact with the first gate pattern. 제1항에 있어서, 상기 제1 게이트 패턴 및 제2 게이트 패턴들 사이에는 절연막이 개재되고, 상기 제2 반도체 패턴의 측벽은 최하부 제2 게이트 패턴 아래에 위치하는 절연막과 접하는 수직형 반도체 소자.The vertical semiconductor device according to claim 1, wherein an insulating film is interposed between the first gate pattern and the second gate pattern, and a side wall of the second semiconductor pattern is in contact with an insulating film located below the lowermost second gate pattern. 제1항에 있어서, 상기 제1 반도체 패턴 상에는 상기 제1 채널홀을 채우는 제1 채널 구조물이 구비되고, 상기 제2 반도체 패턴 상에는 상기 제2 채널홀을 채우는 제2 채널 구조물이 구비되는 수직형 반도체 소자.2. The semiconductor device according to claim 1, wherein a first channel structure for filling the first channel hole is formed on the first semiconductor pattern, and a second channel structure for filling the second channel hole is formed on the second semiconductor pattern. device. 제1항에 있어서, 상기 제1 영역의 기판은 셀 영역 및 더미 셀 영역을 포함하고, 상기 더미 셀 영역에 형성되는 제1 게이트 패턴에는 제2 개구부를 포함하는 수직형 반도체 소자.The vertical semiconductor device according to claim 1, wherein the substrate of the first region includes a cell region and a dummy cell region, and the first gate pattern formed in the dummy cell region includes a second opening. 제5항에 있어서, 상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하고 상기 제2 개구부 내부에 배치되고 상기 더미 셀 영역의 기판을 노출하는 제1 더미 채널홀을 더 포함하고, 상기 제1 더미 채널홀의 하부에는 반도체 패턴이 구비되는 수직형 반도체 소자.6. The semiconductor memory device according to claim 5, further comprising a first dummy channel hole penetrating the plurality of second gate patterns and the first gate pattern and disposed inside the second opening and exposing a substrate of the dummy cell region, And a semiconductor pattern is formed under the first dummy channel hole. 제1항에 있어서, 상기 제2 반도체 패턴의 상부면은 상기 제1 반도체 패턴의 상부면과 동일한 평면 상에 있거나 또는 상기 제1 반도체 패턴의 상부면보다 낮게 위치하는 수직형 반도체 소자.2. The vertical semiconductor device according to claim 1, wherein the upper surface of the second semiconductor pattern is on the same plane as the upper surface of the first semiconductor pattern or lower than the upper surface of the first semiconductor pattern. 제1항에 있어서, 상기 제2 반도체 패턴의 내부 폭은 상기 제1 반도체 패턴의 내부 폭과 동일하거나 또는 상기 제1 반도체 패턴의 내부 폭보다 더 큰 수직형 반도체 소자.The vertical type semiconductor device according to claim 1, wherein an inner width of the second semiconductor pattern is equal to or greater than an inner width of the first semiconductor pattern. 제1 영역 및 제2 영역의 기판 상에, 제1 게이트 패턴 및 그 상부에 복수의 제2 게이트 패턴들이 상기 기판 표면과 수직한 방향으로 적층된 도전 패턴 구조물;
상기 복수의 제2 게이트 패턴들 및 상기 제1 게이트 패턴을 관통하여상기 제1 영역의 기판을 노출하는 제1 채널홀을 포함하고, 상기 제1 채널홀의 하부에 구비되고 상기 제1 게이트 패턴과 접촉하는 제1 반도체 패턴; 및
상기 복수의 제2 게이트 패턴들을 관통하고, 상기 제2 영역의 기판을 노출하는 제2 채널홀을 포함하고, 상기 제2 채널홀의 하부에 구비되고 상기 제1 게이트 패턴과 접촉하지 않는 제2 반도체 패턴을 포함하는 수직형 반도체 소자.A conductive pattern structure in which a first gate pattern and a plurality of second gate patterns on the first gate pattern are stacked in a direction perpendicular to the surface of the substrate, on a substrate of the first region and the second region;
And a first channel hole penetrating the plurality of second gate patterns and the first gate pattern to expose the substrate of the first region, wherein the first channel hole is provided below the first channel hole and is in contact with the first gate pattern A first semiconductor pattern; And
And a second channel hole penetrating the plurality of second gate patterns and exposing a substrate of the second region, wherein the second channel hole is provided below the second channel hole and is not in contact with the first gate pattern, And a vertical semiconductor element. 제9항에 있어서, 상기 제2 영역에 형성되는 제1 게이트 패턴에는 제1 개구부를 포함하고, 상기 제2 반도체 패턴은 상기 제1 개구부 내부에 배치되는 수직형 반도체 소자.
10. The vertical semiconductor device according to claim 9, wherein the first gate pattern formed in the second region includes a first opening, and the second semiconductor pattern is disposed inside the first opening.
KR1020170149880A 2017-11-10 2017-11-10 Vertical semiconductor devices KR102344984B1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170149880A KR102344984B1 (en) 2017-11-10 2017-11-10 Vertical semiconductor devices
US16/120,364 US10672789B2 (en) 2017-11-10 2018-09-03 Methods of manufacturing vertical semiconductor devices
CN201811324447.9A CN109768048B (en) 2017-11-10 2018-11-08 Vertical semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170149880A KR102344984B1 (en) 2017-11-10 2017-11-10 Vertical semiconductor devices

Publications (2)

Publication Number Publication Date
KR20190053715A true KR20190053715A (en) 2019-05-20
KR102344984B1 KR102344984B1 (en) 2021-12-29

Family

ID=66432350

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170149880A KR102344984B1 (en) 2017-11-10 2017-11-10 Vertical semiconductor devices

Country Status (3)

Country Link
US (1) US10672789B2 (en)
KR (1) KR102344984B1 (en)
CN (1) CN109768048B (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600473A (en) * 2019-08-26 2019-12-20 长江存储科技有限责任公司 Three-dimensional storage structure and manufacturing method thereof
US11856770B2 (en) 2020-11-03 2023-12-26 Samsung Electronics Co., Ltd. Semiconductor device, method of manufacturing the same, and massive data storage system including the same

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109390348B (en) * 2018-10-23 2020-05-26 长江存储科技有限责任公司 3D memory device and method of manufacturing the same
CN110676259B (en) * 2019-08-22 2022-04-01 长江存储科技有限责任公司 Three-dimensional storage structure and manufacturing method thereof
KR20210099861A (en) 2020-02-05 2021-08-13 삼성전자주식회사 Three dimensional semiconductor memory device
CN111341780B (en) * 2020-03-03 2021-06-15 长江存储科技有限责任公司 3D NAND memory and manufacturing method thereof
KR20210154602A (en) * 2020-06-12 2021-12-21 삼성전자주식회사 Semiconductor device and a method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150133914A (en) * 2014-05-20 2015-12-01 삼성전자주식회사 Semiconductor Device and Method of fabricating the same
KR20160094827A (en) * 2015-01-30 2016-08-10 삼성전자주식회사 Semiconductor memory device and method of fabricating the same
KR20160109988A (en) * 2015-03-10 2016-09-21 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same
KR20170030357A (en) * 2015-09-09 2017-03-17 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same
US20190080764A1 (en) * 2017-09-08 2019-03-14 Toshiba Memory Corporation Memory device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4982540B2 (en) 2009-09-04 2012-07-25 株式会社東芝 Nonvolatile semiconductor memory device and manufacturing method thereof
KR101787041B1 (en) * 2010-11-17 2017-10-18 삼성전자주식회사 Methods for forming semiconductor devices having etch stopping layers, and methods for fabricating semiconductor devices
KR20130076461A (en) 2011-12-28 2013-07-08 에스케이하이닉스 주식회사 Nonvolatile memory device and method for fabricating the same
KR102045288B1 (en) 2013-01-17 2019-11-15 삼성전자주식회사 Vertical type semiconductor device
KR102054181B1 (en) 2013-02-26 2019-12-10 삼성전자주식회사 Vertical memory devices and methods of manufacturing the same
KR102195112B1 (en) * 2013-11-19 2020-12-24 삼성전자주식회사 Vertical memory devices and methods of manufacturing the same
KR102150253B1 (en) * 2014-06-24 2020-09-02 삼성전자주식회사 Semiconductor device
KR102248205B1 (en) * 2014-06-25 2021-05-04 삼성전자주식회사 Semiconductor device having vertical channel and air gap
KR20160080365A (en) 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 Electronic device and manufacturing method thereof
US9478561B2 (en) * 2015-01-30 2016-10-25 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
US9899394B2 (en) * 2015-03-10 2018-02-20 Samsung Electronics Co., Ltd. Vertical memory devices having contact plugs contacting stacked gate electrodes
US9859297B2 (en) * 2015-03-10 2018-01-02 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US9502471B1 (en) * 2015-08-25 2016-11-22 Sandisk Technologies Llc Multi tier three-dimensional memory devices including vertically shared bit lines
KR102487526B1 (en) 2015-11-06 2023-01-12 에스케이하이닉스 주식회사 Semiconductor device and manufacturing method of the same
KR102530757B1 (en) * 2016-01-18 2023-05-11 삼성전자주식회사 Memory device
KR102533146B1 (en) * 2017-12-08 2023-05-18 삼성전자주식회사 Three-dimensional semiconductor devices and method for fabricating the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150133914A (en) * 2014-05-20 2015-12-01 삼성전자주식회사 Semiconductor Device and Method of fabricating the same
KR20160094827A (en) * 2015-01-30 2016-08-10 삼성전자주식회사 Semiconductor memory device and method of fabricating the same
KR20160109988A (en) * 2015-03-10 2016-09-21 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same
KR20170030357A (en) * 2015-09-09 2017-03-17 삼성전자주식회사 Semiconductor devices and methods of manufacturing the same
US20190080764A1 (en) * 2017-09-08 2019-03-14 Toshiba Memory Corporation Memory device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110600473A (en) * 2019-08-26 2019-12-20 长江存储科技有限责任公司 Three-dimensional storage structure and manufacturing method thereof
US11856770B2 (en) 2020-11-03 2023-12-26 Samsung Electronics Co., Ltd. Semiconductor device, method of manufacturing the same, and massive data storage system including the same

Also Published As

Publication number Publication date
US20190148400A1 (en) 2019-05-16
CN109768048B (en) 2024-09-17
CN109768048A (en) 2019-05-17
KR102344984B1 (en) 2021-12-29
US10672789B2 (en) 2020-06-02

Similar Documents

Publication Publication Date Title
US11696442B2 (en) Vertical memory devices and methods of manufacturing the same
KR102344984B1 (en) Vertical semiconductor devices
KR102549967B1 (en) Vertical memory devices and methods of manufacturing the same
US10868031B2 (en) Multiple-stack three-dimensional memory device and fabrication method thereof
US20240244843A1 (en) Semiconductor device including stack structure and trenches
CN110970441B (en) Vertical memory device
KR101986245B1 (en) Method of manufacturing a vertical type semiconductor device
KR102483985B1 (en) Semiconductor device and method of manufacturing the same
KR20180126210A (en) Vertical semiconductor devices
KR20130059821A (en) Semiconductor memory devices and methods for fabricating the same
US10797071B2 (en) Semiconductor memory device and method of manufacturing the same
KR102614728B1 (en) Three dimensional semiconductor device and method for fabricating the same
US11963361B2 (en) Integrated circuit device including vertical memory device
JP7351629B2 (en) Vertical memory device and its manufacturing method
KR20190123537A (en) Semiconductor memory device
US11411024B2 (en) Vertical type semiconductor devices and methods of manufacturing the same
KR20210095390A (en) 3d memory device having a word line including polysilicon and metal and method of manufacturing same
CN111162084A (en) Vertical type memory device
KR20130086778A (en) Manufacturing method of vertical non-volatile memory device
KR102578789B1 (en) Method of fabricating a semiconductor device
KR102708563B1 (en) Vertical memory devices
KR102640872B1 (en) Three dimensional semiconductor device
KR20190141924A (en) Vertical memory devices and methods of manufacturing the same
US11387252B2 (en) Non-volatile memory device and method of manufacturing the non-volatile memory device
KR20190139528A (en) Vertical memory devices

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right