KR20190050173A - 구동전류의 최대값을 제한하여 전력소모를 감소시키는 구조를 갖는 mst 구동칩 - Google Patents

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Abstract

코일에 제공하는 구동전류의 값이 시간에 따라 증가하도록, 상기 구동전류를 발생시키는 구동부의 동작을 제어하는 제어신호를 변화시키고, 상기 증가하는 구동전류의 값을 감지하는 단계, 및 상기 구동전류의 값이 미리 결정된 최대값에 도달하는 제1시점에서의 상기 제어신호의 제1값을 획득하는 단계, 및 상기 획득한 제1값을 기초로 상기 구동전류가 상기 미리 결정된 최대값을 초과하지 않도록 제어하는 단계를 포함하는 구동전류 제어방법을 공개한다.

Description

구동전류의 최대값을 제한하여 전력소모를 감소시키는 구조를 갖는 MST 구동칩{Magnetic stripe transmitter driving device with low power consumption with limited maximum value of a driving current}
본 발명은 전자장치에 관한 것으로서, 인덕턴스 성분을 갖는 전기소자에 제공하는 전류의 값을 제어하는 기술에 관한 것이다.
스마트 폰 등의 사용자 기기를 이용하여, 종래의 마그네틱 카드 결제 기능을 대체하여 금융결제 기능을 수행하는 기술이 개발되었다. 이러한 종래 기술에 따른 사용자 기기는 마그네틱 카드의 역할을 대신하며, 마그네틱 카드에 인코딩 된 정보를 자기장 형태로 출력한다. 이러한 자기장을 제공하기 위하여, 사용자 기기는 인덕턴스를 갖는 코일에 흐르는 전류를 변화시킨다. 이러한 기술은 MST(Magnetic stripe transmission) 기술이라고 지칭되기도 한다.
종래의 마그네틱 카드를 인식하는 결제 단말기에는, 검출되는 자기장의 변화율에 대응하는 검출전압을 출력하는 검출헤드가 설치되어 있는 카드 인식용 슬롯이 제공되어 있다. 그리고 상기 마그네틱 카드에는 띠 형태로 배치된 자성체가 형성되어 있는데, 상기 띠의 연장방향에 따라 N극과 S극의 자성이 반복적으로 변화되도록 되어 있다. 상기 슬롯에 상기 마그네틱 카드를 끼워 이동시키면, 상기 검출헤드는 상기 자성체의 자성의 변화를 감지함으로써 상기 마그네틱 카드의 정보를 해독하게 된다.
상기 MST 기술이 적용된 사용자 기기는 상기 마그네틱 카드를 대신하여 시간에 따라 변화하는 자기장을 출력하며, 이때, 상기 자기장의 변화가 상기 검출헤드에 의해 인식될 정도의 강도를 갖는 자기장을 제공할 수 있다.
상기 자기장의 제공을 위하여, 상기 자기장을 발생시키기 위한 목적으로 제공되는 코일에게, 상기 MST 기술을 제공하는 사용자 기기가 시간에 따라 방향을 전환하는 전류를 제공하는 것이 보통이다. 그리고 이때 상기 전류는 보통 구형파의 형태로 제공될 수 있다.
본 발명은 인덕턴스를 갖는 코일을 통해 흐르는 전류를 구동하는 구동장치에 관한 것으로서, 특히 구동전류의 최대값을 제한하여 MST을 위해 사용되는 구동장치의 소모전력을 감소시키는 기술에 관한 것이다.
본 발명과 관련된 선공개기술로서 대한민국 특허출원번호 KR20150100129 및 KR20150135617 등이 있다.
상기 코일이 제공하는 자기장이 급속하게 변화하는 시점인 급속 전환시점에서 상기 검출헤드에서 유의미한 검출전압이 발생하게 된다. 그런데 상기 전류가 구형파의 형태를 갖는 경우, 상기 급속 전환시점을 제외한 나머지 대부분의 시구간에서는 상기 코일에 상당한 전류가 흐르기 때문에 이로 인한 전력 소모가 발생하게 된다. 이러한 전력 소모는 특히 배터리로 동작하는 사용자 기기에서 문제점으로 인식될 수 있다.
상기 결제 단말기의 검출헤드는, 검출하는 자기장의 변화율이 일정 수준 이상이 될 때에만 유의미한 검출전압을 출력한다. 일반적인 환경에서 상기 유의미한 검출전압은 미리 결정된 수준보다 작지만 않으면 된다. 따라서 상기 검출하는 자기장의 변화율도 일정 수준보다 작지만 않으면 된다. 그러므로 상기 자기장을 발생시키는 코일에 흐르는 전류의 순간변화량도 미리 결정된 변화율보다 작지만 않으면 된다. 보통 상기 전류의 순간변화량은 상기 전류의 최대크기에 의해 결정될 수 있다.
그러나 종래기술에 따르면 상기 코일에 흐르는 전류의 순간변화량을 상기 미리 결정된 변화량보다 크게 설정할 뿐, 상기 순간변화량(즉, 전류의 최대값)을 최적화하지는 않는다. 상기 코일에 흐르는 전류가 구형파의 형태를 갖는 경우, 또는 구형파로부터 조금 변형된 형태를 갖는 경우, 상기 순간변화량(즉, 전류의 최대값)을 최적화하지 않으면 상기 코일에 흐르는 전류에 의해 소비되는 전력에 낭비가 발생할 수밖에 없다.
예컨대, 사용자 기기의 전력을 배터리가 제공하는 경우, 배터리의 출력전압이 높을 때에는 상기 코일에 흐르는 전류의 총량이 증가하고, 배터리의 출력전압이 낮을 때에는 상기 코일에 흐르는 전류의 총량이 감소할 수 있다. 본 발명의 일 양상에 따른 기술은, 배터리 출력전압의 변화에 관계없이 상기 코일에 흐르는 전류의 최대값을 일정하게 유지하는 것을 목적으로 한다.
또한, 사용자 기기의 전력을 배터리가 제공하는 경우, 배터리의 출력전압이 높을 때에는 상기 코일에 흐르는 전류가 과다한 값을 갖도록 설계되어 있다면, 상기 배터리의 동작 또는 상기 사용자 기기의 다른 기능의 제공에 문제를 발생시킬 수 있다. 따라서 본 발명의 일 양상에 따른 기술은, 배터리 출력전압이 높은 경우에도 상기 코일에 흐르는 전류의 최대값을 미리 결정된 수준으로 일정하게 유지하는 것을 목적으로 한다.
본 발명에서는 상술한 전력 소모를 줄일 수 있는 기술을 제공하고자 한다.
본 발명의 일 양상에 따르면 상기 코일에 제공되는 전류의 변화추이를 검출하여, 상기 전류가 미리 결정된 수준을 넘어가지 못하도록 제어하는 구성이 제공될 수 있다.
본 발명의 일 관점에 따라, 전류 구동칩에서 코일에 제공하는 구동전류의 최대값을 제어하는 구동전류 제어방법을 제공할 수 있다. 상기 방법은, 상기 구동전류의 값이 시간에 따라 증가하도록, 상기 구동전류를 발생시키는 구동부의 동작을 제어하는 제어신호를 변화시키고, 상기 증가하는 구동전류의 값을 감지하는 단계; 상기 구동전류의 값이 미리 결정된 최대값에 도달하는 제1시점에서의 상기 제어신호의 제1값을 획득하는 단계; 및 상기 획득한 제1값을 기초로 상기 구동전류가 상기 미리 결정된 최대값을 초과하지 않도록 제어하는 단계;를 포함한다.
이때, 상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로일 수 있다.
이때, 상기 제어신호는 전압을 출력하는 DAC의 출력전압이고, 상기 제1값은 상기 제1시점에서의 상기 출력전압인 제1출력전압이며, 상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에는 상기 DAC의 출력전압을 기초로 가변되는 게이트 전압이 인가되고, 상기 제어하는 단계에서 상기 DAC의 출력전압이 상기 제1출력전압을 초과하지 않도록 상기 DAC에 입력되는 디지털 입력코드의 값을 제어할 수 있다.
이때, 상기 제어신호는 전압을 출력하는 DAC의 출력전압이고, 상기 제1값은 상기 제1시점에서의 상기 출력전압인 제1출력전압이며, 상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에는 상기 DAC의 출력전압을 기초로 가변되는 게이트 전압이 인가되고, 상기 제어하는 단계는, 상기 DAC에 입력될 수 있는 디지털 입력코드 중 가장 큰 값이 상기 DAC에 입력되었을 때에 상기 DAC가 상기 제1출력전압을 출력하도록, 상기 DAC에 포함된 파라미터들 중 상기 DAC의 입출력 특성을 제어하는 파라미터를 변경하는 단계를 포함할 수 있다.
이때, 상기 제어신호는 전류를 출력하는 전류-DAC의 출력전류이고, 상기 제1값은 상기 제1시점에서의 상기 출력전류인 제1출력전류이며, 상기 복수 개의 FET들 중 적어도 어느 하나의 FET를 통해 흐르는 상기 구동전류의 값은 상기 어느 하나의 FET와 커런트 미러를 형성하는 미러 스위치를 통해 흐르는 전류의 값에 의해 제어되며, 상기 미러 스위치를 통해 흐르는 전류는 상기 출력전류에 의해 제공되며, 상기 제어하는 단계에서 상기 전류-DAC의 출력전류가 상기 제1출력전류를 초과하지 않도록 상기 전류-DAC에 입력되는 디지털 입력코드의 값을 제어할 수 있다.
이때, 상기 제어신호는 전류를 출력하는 전류-DAC의 출력전류이고, 상기 제1값은 상기 제1시점에서의 상기 출력전류인 제1출력전류이며, 상기 복수 개의 FET들 중 적어도 어느 하나의 FET를 통해 흐르는 상기 구동전류의 값은 상기 어느 하나의 FET와 커런트 미러를 형성하는 미러 스위치를 통해 흐르는 전류의 값에 의해 제어되며, 상기 미러 스위치를 통해 흐르는 전류는 상기 출력전류에 의해 제공되며, 상기 제어하는 단계는, 상기 전류-DAC에 입력될 수 있는 디지털 입력코드 중 가장 큰 값이 상기 전류-DAC에 입력되었을 때에 상기 전류-DAC가 상기 제1출력전류를 출력하도록, 상기 전류-DAC에 포함된 파라미터들 중 상기 전류-DAC의 입출력 특성을 제어하는 파라미터를 변경하는 단계를 포함할 수 있다.
이때, 상기 제어신호는 상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에 입력되는 PWM 신호이고, 상기 제1값은 상기 제1시점에서의 상기 PWM 신호의 듀티인 제1듀티이며, 상기 제어하는 단계에서 상기 듀티가 상기 제1듀티를 초과하지 않도록 제어할 수 있다.
본 발명의 다른 관점에 따라 코일에 제공하는 구동전류의 최대값을 제어하는 전류 구동칩을 제공할 수 있다. 상기 전류 구동칩은 상기 구동전류를 발생시키도록 되어 있는 구동부; 상기 구동부의 동작을 제어하는 제어로직; 및 상기 구동전류의 값을 감지하는 감지부를 포함한다. 그리고 상기 제어로직은, 상기 구동전류의 값이 시간에 따라 증가하도록 상기 구동부의 동작을 제어하는 제어신호를 변화시키고, 상기 증가하는 구동전류의 값을 상기 감지부를 이용하여 감지하는 단계; 상기 구동전류의 값이 미리 결정된 최대값에 도달하는 제1시점에서의 상기 제어신호의 제1값을 획득하는 단계; 및 상기 획득한 제1값을 기초로 상기 구동전류가 상기 미리 결정된 최대값을 초과하지 않도록 제어하는 단계;를 수행하도록 되어 있다.
이때, 상기 전류 구동칩은 전압을 출력하는 DAC를 더 포함할 수 있다.
그리고 이때, 상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하며, 상기 제어신호는 상기 DAC의 출력전압이고, 상기 제1값은 상기 제1시점에서의 상기 출력전압인 제1출력전압이며, 상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에는 상기 DAC의 출력전압을 기초로 가변되는 게이트 전압이 인가되도록 되어 있고, 상기 제어부는, 상기 제어하는 단계에서 상기 DAC의 출력전압이 상기 제1출력전압을 초과하지 않도록 상기 DAC에 입력되는 디지털 입력코드의 값을 제어할 수 있다.
이때, 상기 제어신호는 상기 DAC의 출력전압이고, 상기 제1값은 상기 제1시점에서의 상기 출력전압인 제1출력전압이며, 상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에는 상기 DAC의 출력전압을 기초로 가변되는 게이트 전압이 인가되도록 되어 있고, 상기 제어하는 단계는, 상기 DAC에 입력될 수 있는 디지털 입력코드 중 가장 큰 값이 상기 DAC에 입력되었을 때에 상기 DAC가 상기 제1출력전압을 출력하도록, 상기 DAC에 포함된 파라미터들 중 상기 DAC의 입출력 특성을 제어하는 파라미터를 변경하는 단계를 포함할 수 있다.
이때, 상기 전류 구동칩은, 전류를 출력하는 전류-DAC 및 상기 복수 개의 FET들 중 적어도 어느 하나의 FET와 커런트 미러를 형성하는 미러 스위치를 더 포함할 수 있다. 그리고 상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하고, 상기 제어신호는 상기 전류-DAC의 출력전류이고, 상기 제1값은 상기 제1시점에서의 상기 출력전류인 제1출력전류이며, 상기 어느 하나의 FET를 통해 흐르는 상기 구동전류의 값은 상기 미러 스위치를 통해 흐르는 전류의 값에 의해 제어되며, 상기 미러 스위치를 통해 흐르는 전류는 상기 출력전류에 의해 제공되며, 상기 제어로직은, 상기 제어하는 단계에서 상기 전류-DAC의 출력전류가 상기 제1출력전류를 초과하지 않도록 상기 전류-DAC에 입력되는 디지털 입력코드의 값을 제어할 수 있다.
이때, 상기 전류 구동칩은, 전류를 출력하는 전류-DAC; 및 상기 복수 개의 FET들 중 적어도 어느 하나의 FET와 커런트 미러를 형성하는 미러 스위치를 더 포함할 수 있다. 그리고 상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하고, 상기 제어신호는 상기 전류-DAC의 출력전류이고, 상기 제1값은 상기 제1시점에서의 상기 출력전류인 제1출력전류이며, 상기 어느 하나의 FET를 통해 흐르는 상기 구동전류의 값은 상기 미러 스위치를 통해 흐르는 전류의 값에 의해 제어되며, 상기 미러 스위치를 통해 흐르는 전류는 상기 출력전류에 의해 제공되며, 상기 제어하는 단계는, 상기 전류-DAC에 입력될 수 있는 디지털 입력코드 중 가장 큰 값이 상기 전류-DAC에 입력되었을 때에 상기 전류-DAC가 상기 제1출력전류를 출력하도록, 상기 전류-DAC에 포함된 파라미터들 중 상기 전류-DAC의 입출력 특성을 제어하는 파라미터를 변경하는 단계를 포함할 수 있다.
이때, 상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하며, 상기 제어신호는 상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에 입력되는 PWM 신호이고, 상기 제1값은 상기 제1시점에서의 상기 PWM 신호의 듀티인 제1듀티이며, 상기 제어로직은, 상기 제어하는 단계에서 상기 듀티가 상기 제1듀티를 초과하지 않도록 제어할 수 있다.
본 발명에 따르면, MST 기능을 제공하는 사용자 기기에서, 상기 MST 기능을 위해 제공하는 자기장의 생성시 소모되는 전력 소모를 줄일 수 있는 기술을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따라 제공되는 MST 구동칩(전류 구동칩)의 구조를 나타낸 것이다.
도 2의 (a)는 제1상측스위치와 제1하측스위치가 온상태를 유지하고, 제2상측스위치와 제2하측스위치가 오프상태를 유지할 때에 코일을 통해 흐르는 제1구동전류의 흐름을 나타낸 것이다.
도 2의 (b)는 제1상측스위치와 제1하측스위치가 오프상태를 유지하고, 제2상측스위치와 제2하측스위치가 온상태를 유지할 때에 코일을 통해 흐르는 제2구동전류의 흐름을 나타낸 것이다.
도 3은 도 1에 나타낸 입력단자들에 제공되는 PWM 신호들의 전압, 상기 브릿지 회로를 통해 흐르는 코일전류들의 값, 상기 브릿지 회로를 구성하는 MOSFET 스위치들의 게이트에 제공되는 게이트전압들을 시간의 흐름에 따라 나타낸 그래프이다.
도 4는 본 발명에 따른 다른 실시예에 의해 도 3으로부터 변형된 파형을 나타낸다.
도 5는 본 발명의 일 실시예에 따라 DAC의 입출력 특성을 제어하기 위한 구조를 설명하기 위한 도면이다.
도 6은 도 5에 나타낸 DAC의 디지털 입력값에 따른 아날로그 출력전압의 관계를 나타낸 것이다.
도 7은 종래 기술에 따른 코일전류와 본 발명의 일 실시예에 따른 코일전류의 차이점을 나타낸 것이다.
도 8은 본 발명의 일 실시에에 따라 제공되는 사용자기기의 구성을 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따라 MST 구동칩의 일부노드에서 확인될 수 있는 신호의 파형을 나타낸 것이다.
도 10은 본 발명의 일 실시예에 따른 제어로직의 구조를 나타낸 것이다.
도 11은 도 10의 (c)에 나타낸 출력전압의 펄스 모양의 예를 나타낸 것이다.
도 12는 제1구동전류의 최대값을 제한하는 방법을 설명하기 위한 그래프이다.
도 13의 (a) 및 (b)는 각각 본 발명의 일 실시예에 따라 제공되는 제1구동전류 및 감지전압의 파형을 나타낸 것이다.
도 14는 본 발명의 일 실시예에 따라 제1구동전류의 최대값을 제어하는 방법을 나타낸 순서도이다.
도 15는 본 발명의 다른 실시예에 따라 제1구동전류의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 1 및 도 13을 함께 참조하여 설명한다.
도 16은 도 1에 나타낸 본 발명의 일 실시예에 따른 MST 구동칩의 일부 구성을 변경한 것이다.
도 17은 본 발명의 또 다른 실시예에 따라 제1구동전류의 최대값을 제어하는 방법을 나타낸 순서도이다.
도 18은 본 발명의 또 다른 실시예에 따라 제1구동전류의 최대값을 제어하는 방법을 나타낸 순서도이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고하여 설명한다. 그러나 본 발명은 본 명세서에서 설명하는 실시예에 한정되지 않으며 여러 가지 다른 형태로 구현될 수 있다. 본 명세서에서 사용되는 용어는 실시예의 이해를 돕기 위한 것이며, 본 발명의 범위를 한정하고자 의도된 것이 아니다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
도 1은 본 발명의 일 실시예에 따라 제공되는 MST 구동칩(1)의 구조를 나타낸 것이다.
MST 구동칩(1)은 제어로직(11), DAC(10), 증폭기(12), 제1상측스위치(21), 제2상측스위치(22), 제1하측스위치(31), 제2하측스위치(32), 하측 구동부(13), 감지부(14), 및 비교기(15)를 포함할 수 있다.
MST 구동칩(1)은, 제1상측스위치(21)를 통해 흐르는 제1구동전류(IC1)를 미러링하는 제1커런트미러(41) 및 제2상측스위치(22)를 통해 흐르는 제2구동전류(IC2)를 미러링하는 제2커런트미러(42)를 더 포함할 수 있다. 제1커런트미러(41)는 상기 제1구동전류에 비례하는 제1복제전류(IM1)를 발생시키고, 제2커런트미러(42)는 상기 제2구동전류에 비례하는 제2복제전류(IM2)를 발생시킬 수 있다.
실시예에 따라, 제1복제전류(IM1) 및 제2복제전류(IM2)는 상기 커런트미러가 아닌 다른 방식에 의해 제공될 수도 있다.
상기 제1구동전류가 흐를 때에는 상기 제2구동전류는 실질적으로 흐르지 않도록 하고, 상기 제2구동전류가 흐를 때에는 상기 제1구동전류가 실질적으로 흐르지 않도록 제어할 수 있다. 따라서 상기 제1복제전류가 흐를 때에는 상기 제2복제전류는 실질적으로 흐르지 않고, 상기 제2복제전류가 흐를 때에는 상기 제1복제전류가 실질적으로 흐르지 않을 수 있다.
감지부(14)는 상기 제1복제전류 또는 상기 제2복제전류에 비례하는 감지전압(VM)을 발생시킬 수 있다.
상기 감지전압(VM)을 생성하는 기술은 도 1에 제시한 구성과 다른 구성을 이용하여 제공할 수도 있다. 즉 본 발명은 감지전압(VM)을 생성하는 기술에 의해 제한되지 않을 수 있다.
비교기(15)의 제1입력단자에는 상기 감지전압이 제공되고, 비교기(15)의 제2입력단자에는 사용자가 설정할 수 있는 레지스터의 세팅값에 따라 결정되는 기준전압(Vlimit)이 제공될 수 있다.
비교기(15)는 상기 감지전압이 상기 기준전압보다 크면 제1로직값에 대응하는 전압을 출력하고, 상기 감지전압이 상기 기준보다 작으면 제2로직값에 대응는 전압을 출력할 수 있다. 예컨대 상기 제1로직값은 '1'이고, 상기 제2로직값은 '0'일 수 있다.
제1상측스위치(21), 제2상측스위치(22), 제1하측스위치(31), 및 제2하측스위치(32)는 한 개의 H브릿지를 구성한다. H브릿지에는 인덕턴스를 갖는 코일(16)이 연결될 수 있다. 코일(16)에는 상기 제1구동전류 또는 상기 제2구동전류가 흐를 수 있다. 상기 코일에 상기 제1구동전류가 흐르면 상기 코일에는 정방향 전류가 흐르고, 상기 코일에 상기 제2구동전류가 흐르면 상기 코일에는 역방향 전류가 흐르게 된다.
코일(16)을 통해 흐르는 코일전류(IL)에 의해 발생한 자기장(B)은 코일(16)과 비접촉 상태인 카드 리더기(17)에 의해 검출될 수 있다. 카드 리더기(17)는 코일(16)에 의해 생성된 상기 자기장의 변화량에 비례하는 전압을 검출할 수 있다.
제1상측스위치(21), 제2상측스위치(22), 제1하측스위치(31), 및 제2하측스위치(32)의 온/오프는 제어로직(11)에 의해 제어될 수 있다.
제어로직(11)은 하측 구동부(13)를 제어하고, 하측 구동부(13)로부터 출력된 전압은 제1하측스위치(31) 및 제2하측스위치(32)의 게이트들(LG1, LG2)에 제공될 수 있다.
제어로직(11)은 DAC(10)가 출력하는 아날로그 출력전압(VO,DAC)을 제어할 수 있다. 증폭기(12)는 상기 아날로그 출력전압을 증폭하여 게이트 전압(VO,GATE)를 생성할 수 있다. 상기 게이트 전압은, 게이트전압 선택부(18)에 의해, 제1상측스위치(21) 또는 제2상측스위치(22)의 게이트(HG1, HG2)에 제공될 수 있다.
제어로직(11)은, 제어신호(Com.1)를 이용하여, 제1시구간에서, 게이트전압 선택부(18)로 하여금 증폭기(12)의 출력전압을 제1상측게이트(HG1)에 제공하고, MOSFET　턴오프 전압을 제2상측게이트(HG2)에 제공하도록 할 수 있다.
또는 제어로직(11)은, 제어신호(COM.1)를 이용하여, 상기 제1시구간과 다른 제2시구간에서, 게이트전압 선택부(18)로 하여금 증폭기(12)의 출력전압을 제2상측게이트(HG2)에 제공하고, MOSFET　턴오프 전압을 제1상측게이트(HG1)에 제공하도록 할 수 있다.
제어로직(11)은 DAC(10)에 입력되는 디지털 값인 입력코드(INCODE)를 생성할 수 있다.
DAC(10)와 증폭기(12)를 통합하여 게이트전압 생성부(19)라고 지칭할 수 있다.
증폭기(12)의 출력전압이 0이 아닌 값을 갖는 동안에는, 상기 출력전압은 제1상측스위치(21) 또는 제2상측스위치(22)의 게이트에 제공될 수 있으며, 제1상측스위치(21) 또는 제2상측스위치(22)를 온 상태로 두는 범위 내에서 미세하게 변화될 수 있다. 그 결과 제1상측스위치(21) 또는 제2상측스위치(22)의 소스와 드레인 사이의 임피던스는 상기 출력전압에 의해 조절될 수 있다. 제1상측스위치(21) 또는 제2상측스위치(22)에 제공되는 전압(VRECT)가 동일하다면 제1상측스위치(21) 또는 제2상측스위치(22)의 소스와 드레인 사이의 임피던스에 따라 상기 제1구동전류 및 상기 제2구동전류의 값이 달라질 수 있다.
다른 실시예에서는 DAC(10)와 동일한 기능을 하는 다른 제2DAC를 하나 더 제공하고, 증폭기(12)와 동일한 기능을 하는 다른 제2증폭기를 하나 더 제공할 수 있다. 그리고 상기 증폭기(12)의 출력은 제1상측게이트(HG1)에 직접 제공되고, 상기 제2증폭기의 출력은 제2상측게이트(HG2)에 집적 제공되도록 할 수도 있다. 이 경우 상기 게이트전압 선택부(18)는 생략될 수 있다.
DAC(10)의 디지털 입력값의 변화 대한 아날로그 출력값의 변화 특성은 사용자에 의해 설정되거나 본 발명의 일 실시예에 따라 자동으로 설정되는 소정의 파라미터들에 의해 조절될 수 있다.
제어로직(11)은 두 개의 PWM 신호를 입력받는 입력단자들(AIN, BIN)을 포함할 수 있다.
도 2의 (a)는 제1상측스위치(21)와 제1하측스위치(31)가 온상태를 유지하고, 제2상측스위치(22)와 제2하측스위치(32)가 오프상태를 유지할 때에 코일(16)을 통해 흐르는 제1구동전류(IC1)의 흐름을 나타낸 것이다.
도 2의 (b)는 제1상측스위치(21)와 제1하측스위치(31)가 오프상태를 유지하고, 제2상측스위치(22)와 제2하측스위치(32)가 온상태를 유지할 때에 코일(16)을 통해 흐르는 제2구동전류(IC2)의 흐름을 나타낸 것이다.
제1상측스위치(21), 제2상측스위치(22), 제1하측스위치(31), 및 제2하측스위치(32)는 각각 게이트를 갖는 FET 또는 MOSFET일 수 있다.
도 3은 도 1에 나타낸 입력단자들에 제공되는 PWM 신호들의 전압, 상기 브릿지 회로를 통해 흐르는 코일전류들의 값, 상기 브릿지 회로를 구성하는 MOSFET 스위치들의 게이트에 제공되는 게이트전압들을 시간의 흐름에 따라 나타낸 그래프이다.
도 3의 (a)는 제1입력단자(AIN)을 통해 제공되는 제1PWM 신호의 전압(VAIN)을 나타낸 것이다.
도 3의 (b)는 제2입력단자(BIN)을 통해 제공되는 제2PWM 신호의 전압(VBIN)을 나타낸 것이다.
도 3의 (c)는 도 2의 (a)에 나타낸 제1구동전류의 시간에 따른 크기의 변화를 나타낸 것이다.
도 3의 (d)는 도 2의 (b)에 나타낸 제2구동전류의 시간에 따른 크기의 변화를 나타낸 것이다.
도 3의 (e)는 제1상측스위치(21)의 게이트(HG1)에 입력되는 제1상측게이트전압(VHG1)을 나타낸 것이다.
도 3의 (f)는 제2상측스위치(22)의 게이트(HG2)에 입력되는 제2상측게이트전압(VHG2)을 나타낸 것이다.
도 3의 (g)는 제1하측스위치(31)의 게이트(LG1)에 입력되는 제1하측게이트전압(VLG1)을 나타낸 것이다.
도 3의 (h)는 제2하측스위치(33)의 게이트(LG2)에 입력되는 제2하측게이트전압(VLG2)을 나타낸 것이다.
제1PWM 신호가 로지컬 하이를 갖는 제1시구간(t11, t12)은 제2PWM 신호가 로지컬 하이를 갖는 제2시구간(t21, t22)과 중복되지 않는다.
상기 제1시구간과 상기 제2시구간 사이에는 데드타임(td)이 존재할 수 있다.
본 발명의 일 실시예에서, 상기 제1시구간(t11, t12) 동안에는, 상기 제1구동전류가 최대값으로부터 최소값까지 감소하다가 다시 상기 최대값으로 증가하는 형상을 갖도록 제어하고, 상기 제2구동전류는 0의 값을 갖도록 설계할 수 있다. 또한, 상기 제2시구간(t21, t22) 동안에는, 상기 제2구동전류가 최대값으로부터 최소값까지 감소하다가 다시 상기 최대값으로 증가하는 형상을 갖도록 제어하고, 상기 제1구동전류는 0의 값을 갖도록 설계할 수 있다.
이를 위하여, 제어블록(10)은 하측 구동부(13)로 하여금, 상기 제1시구간에서, 제1하측게이트전압(VLG1)이 로지컬 하이에 대응하는 제1하측최대값(VLG1,MAX)을 갖도록 제어하고, 제2하측게이트전압(VLG2)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어할 수 있다.
그리고 제어블록(10)은 하측 구동부(13)로 하여금, 상기 제2시구간에서, 제2하측게이트전압(VLG2)이 로지컬 하이에 대응하는 제2하측최대값(VLG2,MAX)을 갖도록 제어하고, 제1하측게이트전압(VLG1)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어할 수 있다.
그리고 제어블록(10)은 상기 제1시구간에서, 도 3의 (c)에 나타낸 제1구동전류의 파형을 만들기 위하여, 제1상측게이트전압(VHG1)이 제1상측최대값(VHG1,MAX)으로부터 제1상측최소값(VHG1,MIN)으로 감소하다가 다시 제1상측최대값(VHG1,MAX)으로 상승하도록 제어하고, 제2상측게이트전압(VHG2)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어할 수 있다. 이때, 제1상측최대값(VHG1,MAX) 내지 제1상측최소값(VHG1,MIN)의 값은 모두 제1상측스위치(21)가 온상태를 갖도록 하는 전압의 범위에 포함되도록 설정될 수 있다. 제1상측스위치(21)가 MOSFET인 경우, 제1상측스위치(21)가 온상태를 유지하도록 제어되는 전제하에, 제1상측게이트전압(VHG1)이 증가할수록 제1상측스위치(21)를 통해 흐르는 제1구동전류의 값이 증가하게 된다.
그리고 제어블록(10)은 상기 제2시구간에서, 도 3의 (d)에 나타낸 제2구동전류의 파형을 만들기 위하여, 제2상측게이트전압(VHG2)이 제2상측최대값(VHG2,MAX)으로부터 제2상측최소값(VHG2,MIN)으로 서서히 감소하다가 다시 제2상측최대값(VHG2,MAX)으로 상승하도록 제어하고, 제1상측게이트전압(VHG1)이 로지컬 로우에 대응하는 전압인 기준전압(0V)을 갖도록 제어할 수 있다. 이때, 제2상측최대값(VHG2,MAX) 내지 제2상측최소값(VHG2,MIN)의 값은 모두 제2상측스위치(22)가 온상태를 갖도록 하는 전압의 범위에 포함되도록 설정될 수 있다. 제2상측스위치(22)가 MOSFET인 경우, 제2상측스위치(22)가 온상태를 유지하도록 제어되는 전제하에, 제2상측게이트전압(VHG2)이 증가할수록 제2상측스위치(22)를 통해 흐르는 제2구동전류의 값이 증가하게 된다.
도 4는 본 발명에 따른 다른 실시예에 의해 도 3으로부터 변형된 파형을 나타낸다.
도 3에 나타낸 실시예에서, 상기 제1시구간에서, 제1하측게이트전압(VLG1)이 로지컬 하이에 대응하는 제1하측최대값(VLG1,MAX)을 갖도록 제어되었다.
도 4에 나타낸 변형된 실시예에서는, 상기 제1시구간에서, 제1하측게이트전압(VLG1)이 제1하측최대값(VLG1,MAX)으로부터 제1하측최소값(VLG1,MIN)으로 서서히 감소하다가 다시 제1하측최대값(VLG1,MAX)으로 상승하도록 제어될 수도 있다. 그리고 상기 변형된 실시예에서, 상기 제2시구간에서, 제2하측게이트전압(VLG2)이 제2하측최대값(VLG2,MAX)으로부터 제2하측최소값(VLG2,MIN)으로 서서히 감소하다가 다시 제2하측최대값(VLG2,MAX)으로 상승하도록 제어될 수 있다.
도 5는 본 발명의 일 실시예에 따라 DAC(10)의 입출력 특성을 제어하기 위한 구조를 설명하기 위한 도면이다.
본 발명의 일 실시예에 따른 DAC(10)은 제어로직(11)부터 제2명령신호(COM.2)를 통해 DAC(10)의 레지스터 세팅값을 입력받을 수 있다. 상기 입력받은 레지스터 세팅값에 따라 도 5에 나타낸 스위치부들의 동작이 제어될 수 있다.
DAC(10)은 주전압분배부(110), 제1스위치부(111), 제2스위치부(112), 제3스위치부(113), 제4스위치부(114), 제1버퍼(121), 제2버퍼(122), 제3버퍼(123), 제4버퍼(124), 제1전압분배부(131), 제2전압분배부(132), 제3전압분배부(133), 및 DEC(140)를 포함할 수 있다.
주전압분배부(110)는 직렬로 연결된 복수 개의 주저항(main resistors)들로 구성되며, 일단에는 기준최대전압(ex: V_REF)이 인가되고 타단에는 기준최소전압(ex: GND)이 인가될 수 있다.
제1스위치부(111)는 상기 복수 개의 주저항들 중 상기 기준최대전압에 연결된 주저항을 포함하는 일련의 제1주저항들 간의 노드 중 하나를, 상기 파라미터 세팅값에 따라 제1버퍼(121)의 입력단자에 연결할 수 있다.
제2스위치부(112)는 상기 복수 개의 주저항들 중 상기 제1주저항들의 다음에 이어지는 일련의 제2주저항들 간의 노드들 중 하나를, 상기 파라미터 세팅값에 따라 제2버퍼(122)의 입력단자에 연결할 수 있다.
제3스위치부(113)는 상기 복수 개의 주저항들 중 상기 제2주저항들의 다음에 이어지는 일련의 제3주저항들 간의 노드들 중 하나를, 상기 파라미터 세팅값에 따라 제3버퍼(123)의 입력단자에 연결할 수 있다.
제4스위치부(114)는 상기 복수 개의 주저항들 중 상기 제3주저항들의 다음에 이어지며, 상기 기준최소전압에 연결된 주저항을 포함하는 일련의 주저항들 간의 노드들 중 하나를, 상기 파라미터 세팅값에 따라 제4버퍼(124)의 입력단자에 연결할 수 있다.
상기 제1버퍼(121)는 상기 제1스위치부(111)에 의해 선택된 전압인 제1앵커전압(ex: V[63])을 출력할 수 있다.
상기 제2버퍼(122)는 상기 제2스위치부(112)에 의해 선택된 전압인 제2앵커전압(ex: V[48])을 출력할 수 있다.
상기 제3버퍼(123)는 상기 제3스위치부(113)에 의해 선택된 전압인 제3앵커전압(ex: V[15])을 출력할 수 있다.
상기 제4버퍼(124)는 상기 제4스위치부(111)에 의해 선택된 전압인 제4앵커전압(ex: V[0])을 출력할 수 있다.
상기 제1앵커전압은 DEC(140)이 출력할 수 있는 최대전압이며, 상기 제4앵커전압은 DEC(140)이 출력할 수 있는 최소전압이다.
제1전압분배부(131)는 제1버퍼(121)의 출력단자인 제1출력단자와 제2버퍼(122)의 출력단자인 제2출력단자 사이를 연결하는, 직렬로 연결된 복수 개의 제1저항들로 구성될 수 있다.
제2전압분배부(132)는 제2버퍼(122)의 출력단자인 제2출력단자와 제3버퍼(123)의 출력단자인 제3출력단자 사이를 연결하는, 직렬로 연결된 복수 개의 제2저항들로 구성될 수 있다.
제3전압분배부(133)는 제3버퍼(123)의 출력단자인 제3출력단자와 제4버퍼(124)의 출력단자인 제4출력단자 사이를 연결하는, 직렬로 연결된 복수 개의 제3저항들로 구성될 수 있다.
상기 DEC(140)에 입력되는 디지털 입력값은 DAC(10)에 입력되는 디지털 입력값일 수 있다. DEC(140)가 입력받는 디지털 입력값이 N비트인 경우, 상기 제1저항들, 상기 제2저항들, 및 상기 제3저항들의 개수의 총 합은 2N-1일 수 있다. 이때, 상기 제1저항들, 상기 제2저항들, 및 상기 제3저항들의 단자들에 의해 구분되는 노드인 전압노드들의 개수는 총 2N개이다. 상기 DEC(140)에 입력되는 디지털 입력값은 2N개의 값 중 어느 하나일 것이며, 상기 전압노드들 중 어느 하나가 상기 디지털 입력값에 의해 선택될 수 있다. 본 발명의 일 실시예에서, 상기 디지털 입력값의 크기가 증가할수록 더 큰 전압을 갖는 전압노드가 선택될 수 있다.
도 6은 도 5에 나타낸 DAC(10)의 디지털 입력값에 따른 아날로그 출력전압의 관계를 나타낸 것이다.
도 6에서 가로축은 DAC(10)에 입력되는 디지털 입력값을 나타내며, 세로축은 DAC(10)의 아날로그 출력전압의 크기를 나타낸다.
도 6에 나타낸 그래프의 모양은, 도 5에서 설명한 상기 제1앵커전압, 상기 제2앵커전압, 상기 제3앵커전압, 상기 제4앵커전압, 상기 제1저항들의 개수, 상기 제1저항들 각각의 값, 상기 제2저항들의 개수, 상기 제2저항들 각각의 값, 상기 제3저항들의 개수, 및 상기 제3저항들 각각의 값에 의해 결정될 수 있다는 것을 쉽게 이해할 수 있다.
도 6은 예컨대 도 5에 나타낸 것과 같이 DAC(10)의 입력이 6비트인 경우의 예를 들은 것이다.
상기 제2명령신호(COM.2)를 통해 DAC(10)에 입력된 레지스터 세팅값에 따라 제1앵커전압(V[N 1]=V[63]), 제2앵커전압(V[N2]=V[48]), 제3앵커전압(V[N3]=V[15]), 및 제4앵커전압(V[N4]=V[0])의 구체적인 값이 결정될 수 있다.
여기서 제1앵커전압(V[63])은 DAC(10)의 입력값이 N1(=63)일 때에 DAC(10)가 출력하는 전압이다. 상기 제1앵커전압은 미리 설정된 제1전압레인지(R1) 중 어느 하나의 값을 가질 수 있다. 제1전압레인지(R1)의 최대값은 V_REF일 수 있다.
그리고 제2앵커전압(V[48])은 DAC(10)의 입력값이 N2(=48)일 때에 DAC(10)가 출력하는 전압이다. 상기 제2앵커전압은 미리 설정된 제2전압레인지(R2) 중 어느 하나의 값을 가질 수 있다.
그리고 제3앵커전압(V[15])은 DAC(10)의 입력값이 N3(=15)일 때에 DAC(10)가 출력하는 전압이다. 상기 제3앵커전압은 미리 설정된 제3전압레인지(R3) 중 어느 하나의 값을 가질 수 있다.
그리고 제4앵커전압(V[0])은 DAC(10)의 입력값이 N1(=0)일 때에 DAC(10)가 출력하는 전압이다. 상기 제4앵커전압은 미리 설정된 제4전압레인지(R4) 중 어느 하나의 값을 가질 수 있다. 제4전압레인지(R4)의 최소값은 0일 수 있다.
DAC(10)의 입력값에 대한 출력전압의 관계는 도 6에 나타낸 그래프(G1)에 의해 주어질 수 있다. 그래프(G1)의 모양은 검은색으로 채워진 원으로 표현된 4개의 앵커 포인트의 위치에 따라 결정될 수 있다. 그래프(G1)는 복수 개, 예컨대 3개의 세그먼트(G1S1, G1S2, G1S3)로 구분될 수 있다.
제1세그먼트(G1S1)의 모양은, 제1전압분배부(131)에 포함딘 복수 개의 제1저항들 각각의 값에 의해 결정될 수 있다. 제1세그먼트(G1S1)의 모양은 반드시 직선이 아닐 수 있다.
제2세그먼트(G1S2)의 모양은, 제2전압분배부(132)에 포함딘 복수 개의 제2저항들 각각의 값에 의해 결정될 수 있다. 제2세그먼트(G1S2)의 모양은 반드시 직선이 아닐 수 있다.
제3세그먼트(G1S3)의 모양은, 제3전압분배부(133)에 포함딘 복수 개의 제3저항들 각각의 값에 의해 결정될 수 있다. 제3세그먼트(G1S3)의 모양은 반드시 직선이 아닐 수 있다.
도 6에서는 상기 각 세그먼트가 직선형을 갖는 것으로 예시하였으나, 다른 구현예에서는, 각 세그먼트가 서로 다른 기울기를 갖는 복수 개의 서브 세그먼트들로 구성될 수 있다는 점을 이해할 수 있다.
도 5 및 도 6에서는 DAC가 전압을 출력하는 예를 서술하였으나, DAC가 전류를 출력하는 예에서도 도 5 및 도 6에 나타낸 기술이 적용될 수 있다는 점을 쉽게 이해할 수 있다. 전류를 출력하는 DAC를 본 명세서에서는 전류-DAC라고 지칭할 수 있으며, 도 16에 나타낸 본 발명의 일 실시예에는 이러한 전류-DAC가 사용될 수 있다.
도 7은 종래 기술에 따른 코일전류와 본 발명의 일 실시예에 따른 코일전류의 차이점을 나타낸 것이다.
도 7의 (a)는 종래 기술에 따라 제1상측스위치(21)에 의해 제공되는 제1구동전류(IC1)와 제2상측스위치(22)에 의해 제공되는 제2구동전류(IC2)의 파형의 예를 나타낸 것이다.
도 7의 (b)는 본 발명의 일 실시예에 따라 제1상측스위치(21)에 의해 제공되는 제1구동전류(IC1)와 제2상측스위치(22)에 의해 제공되는 제2구동전류(IC2)의 파형의 예를 나타낸 것이다.
도 7의 그래프를 살펴보면, 본 발명의 일 실시예에 따라 제공되는 코일전류의 시간에 따른 누적합이 종래 기술에 따라 제공되는 코일전류의 시간에 따른 누적합보다 작다는 점을 이해할 수 있다. 따라서 본 발명의 일 실시예에 따른 구성을 사용할 경우 MST 구동칩(1)의 전력소모량을 줄일 수 있다.
도 8은 본 발명의 일 실시에에 따라 제공되는 사용자기기의 구성을 나타낸 것이다.
도 9는 본 발명의 일 실시예에 따라 MST 구동칩(1)의 일부노드에서 확인될 수 있는 신호의 파형을 나타낸 것이다.
도 10은 본 발명의 일 실시예에 따른 제어로직(11)의 구조를 나타낸 것이다.
이하 도 8 내지 도 10을 함께 참조하여 설명한다.
도 8에 나타낸 바와 같이, 사용자기기(100)는 상술한 본 발명의 일 실시예에 따른 MST 구동칩(1), 코일(16), 처리장치(2), 메모리(2), 사용자 인터페이스(4), 통신모듈(5), 전원부(6), 배터리(7) 및 기타 다양한 요소들을 포함할 수 있다.
이때, MST 구동칩(1)에 제공되는 펄스 트레인(VAIN/VBIN)의 파형은 처리장치(2)가 제공한 것일 수 있다. MST 구동칩(1)은 펄스 트레인(VAIN/VBIN)의 파형의 형태를 미리 예측할 수 없을 수 있다.
도 10의 (a)는 MST 구동칩(1)으로부터 제공되는 펄스 트레인(VAIN)의 파형의 일예를 나타낸 것이다.
본 발명에 따르면, 도 10의 (c)와 같은 파형을 도 10의 (a)의 파형으로부터 만들어 내야 하는데, MST 구동칩(1)은 도 10의 (a)의 파형을 예측할 수 없으므로, 도 10의 (a)의 파형을 관찰하여야 한다. 예컨대 도 10의 (a)에서 로지컬 하이값을 갖는 제1펄스(910)의 지속시간은 로지컬 하이값을 갖는 제2펄스(920)의 지속시간과 다르지만, 이는 MST 구동칩(1)이 미리 알 수 없으며, 상기 파형을 관찰해야만 알 수 있는 것이다. 이를 위하여 MST 구동칩(1)의 제어모듈(11)은 도 9에 예시한 것과 같은 구성을 가질 수 있다.
도 9를 참조하면, 제어모듈(11)은 입력코드(INCODE)를 생성하는 코드생성부(1110)를 포함할 수 있다.
코드생성부(1110)는, 펄스 트레인(VAIN)을 미리 결정된 시간만큼 지연시켜 생성한 지열펄스열(VAIN_delay)을 만들어내는 펄스 지연부(1111), 펄스 트레인(VAIN)의 각 펄스의 지속시간을 검출하여 생성한 펄스 지속시간(Duration(pulse))을 만들어내는 펄스 지속시간 검출부(1112)를 포함할 수 있다. 상기 펄스 지속시간 검출부는 각 펄스의 상승에지 발생시각과 하강에지 발생시각을 검출할 수 있다.
펄스 쉐이핑부(1113)는 지연펄스열(VAIN_delay)에 포함된 각 펄스의 모양을 상기 해당 펄스에 대하여 얻은 펄스 지속시간을 이용하여 쉐이핑하는 기능을 할 수 있다. 그 결과 아날로그 출력전압(VO,DAC)의 파형이 도 10의 (c)와 같이 되도록 할 수 있다.
펄스 쉐이핑부(1113)는, 도 10의 (c)에 나타낸 5개의 세그먼트 a, b, c, d, e 중, 시간에 따라 크기가 감소하는 세그먼트 b의 기울기 및 시간에 따라 크기가 증가하는 세그먼트 d의 기울기에 관한 기울기 값들을 갖고 있거나, 또는 메모리에 저장된 상기 기울기 값을 액세스할 수 있다. 이때, 상기 기울기 값의 절대값은 미리 결정된 임계값보다 작을 수 있다.
이를 위해 DAC 입력코드 생성부(1114)는 펄스 쉐이핑부(1113)의 결정에 근거하여 상기 아날로그 출력전압(VO,DAC)의 모양을 만들어내기 위한 입력코드(INCODE)를 시간에 따라 변화시켜가면서 생성할 수 있다.
도 9에 나타낸 코드생성부(1110)의 구성요소들은 이해를 돕기 위하여 기능별로 나누어 제시한 것이며, 이 중 두 개 이상의 구성요소들은 일체로 통합되어 제공될 수도 있다.
MST 구동칩(1)으로부터 제공되는 펄스 파형(VBIN)에 관하여 도 10과 마찬가지 방식으로 제시할 수 있다.
도 11은 도 10의 (c)에 나타낸 출력전압(VO,DAC)의 펄스 모양의 예를 나타낸 것이다.
제1시구간(t10)의 지속시간은 제2시구간(t20)의 지속시간보다 짧다.
이때, 상기 제1시구간(t10)에서의 최고전압 유지구간인 a1과 e1의 지속시간은 상기 제2시구간(t20)에서의 최고전압 유지구간인 a2 및 e2의 지속시간과 동일할 수 있다.
그리고 상기 제1시구간(t10)에서의 전압하강 시구간인 제1전압하강 시구간(b1)에서의 기울기는 상기 제2시구간(t20)에서의 전압하강 시구간인 제2전압하강 시수간(b2)의 기울기와 동일할 수 있다. 이때, 상기 제2시구간(t20)의 지속시간이 상기 제1시구간(t10)의 지속시간보다 길기 때문에, 상기 제2전압하강 시구간(b2)의 지속시간은 상기 제1전압하강 시구간(b1)의 지속시간보다 길다.
그리고 상기 제1시구간(t10)에서의 전압상승 시구간인 제1전압상승 시구간(d1)에서의 기울기는 상기 제2시구간(t20)에서의 전압상승 시구간인 제2전압상승 시구간(d2)의 기울기와 동일할 수 있다. 이때, 상기 제2시구간(t20)의 지속시간이 상기 제1시구간(t10)의 지속시간보다 길기 때문에, 상기 제2전압상승 시구간(d2)의 지속시간은 상기 제1전압상승 시구간(d1)의 지속시간보다 길다.
이때, 상기 제1시구간(t10)은 상대적으로 짧기 때문에 상기 제1전압하강 시구간(b1)과 상기 제1전압상승 시구간(d1) 사이에 일정한 전압값을 유지하는 최소전압 유지구간이 존재하지 않을 수 있다.
그리고 상기 제2시구간(t20)은 상대적으로 짧기 때문에 상기 제2전압하강 시구간(b2)과 상기 제2전압상승 시구간(d2) 사이에 일정한 전압값을 유지하는 최소전압 유지구간(c2)이 존재하지 않을 수 있다. 이때, 상기 최소전압 유지구간(c2)에서의 출력전압(VO,DAC)의 값은 도 1에 나타낸 제1상측스위치(21) 또는 제2상측스위치(22)를 온 상태로 유지하기 위하여 게이트(HG1, HG2)에 인가되어야 하는 게이트-온 최소전압에 대응하는 최소값(MING_ON)과 동일하거나 또는 이보다 클 수 있다.
도 12는 제1구동전류(IC1)의 최대값을 제한하는 방법을 설명하기 위한 그래프이다. 이하 도 1 및 도 11을 함께 참조하여 설명한다.
도 12의 (a)는 제1구동전류(IC1)을 구동하는 MOSFET들(21, 22, 31, 32)에 공급되는 구동전압(VRECT)의 변동에 따라 변화하는 구동전류의 파형을 나타낸 것이다. 구동전압(VRECT)이 배터리로부터 제공되는 경우 시간에 따라 그 값이 감소할 수 있다.
도 12에 나타낸 IC1,MAX는 제1구동전류(IC1)에 의해 수행되는 MST 전송이 효과적으로 수행되기 위하여, 제1구동전류(IC1)의 최대값이 가져야 하는 최적임계값 또는 최소임계값일 수 있다. 즉, 도 11에 나타낸 구간 a1, a2, e1, e2에서의 제1구동전류(IC1)의 값이 IC1,MAX 이상이면 MST 전송이 성공할 수 있는 것으로 가정한다. 이 경우 제1구동전류(IC1)의 최대값이 상기 IC1,MAX 과 동일하면 제1구동전류(IC1)에 의한 전력소모가 최소화될 수 있지만, 제1구동전류(IC1)의 최대값이 IC1,MAX 보다 크면 제1구동전류(IC1)에 의한 소모전력에 낭비가 있다고 볼 수 있다. 따라서 제1구동전류(IC1)의 최대값이 IC1,MAX과 동일하게 되도록 제어하는 것이 있다면 바람직하다. 여기서 상기 제1구동전류(IC1)의 최대값은 상기 제1구동전류(IC1)의 최소전류값과 최대전류값 간의 차이값을 의미할 수 있다.
도 12의 (a)에서 제1시구간(TR1) 및 제2시구간(TR2)은 각각 서로 구분되는 제1패턴의 MST 파형 및 제2패턴의 MST 파형을 생성하기 위한 제1구동전류(IC1)이 제공되는 시구간을 나타낸다.
도 12의 (a)는 제1시구간(TR1)에서의 구동전압(VRECT)이 제1값을 갖는 반면, 제2시구간(TR2)에서의 구동전압(VRECT)은 상기 제1값보다 작은 제2값을 갖는 상황을 고려한 것이다. 이때, 제1시구간(TR1)에서의 제1구동전류(IC1)의 최대값은 IC1,MAX보다 크며, 그 결과 제1구동전류(IC1)에 의한 전력소모에 낭비가 있다고 볼 수 있다. 그러나 제2시구간(TR2)에서의 제1구동전류(IC1)의 최대값은 IC1,MAX과 동일하므로, 그 결과 제1구동전류(IC1)에 의한 전력소모는 최적화된 것으로 볼 수 있다.
도 12의 (b)는 도 12의 (a)를 통해 설명한 소모전력낭비를 막기 위해 제안되는 본 발명의 일 실시예에 따른 제1구동전류(IC1)의 파형을 나타낸다.
도 12의 (b)를 살펴보면, 상기 제1패턴의 제1구동전류(IC1)이 시작되는 초기구간(TSC1)과, 상기 제2패턴의 제1구동전류(IC1)이 시작되는 초기구간(TSC2) 동안, 제1구동전류(IC1)이 서서히 상승되도록 제어된다. 그리고 제1구동전류(IC1)의 값이 상기 IC1,MAX 에 도달하면 제1구동전류(IC1)의 값이 더 이상 증가하지 않도록 제어된다. 즉, 제1구동전류(IC1)의 각 패턴이 발생할 때마다 제1구동전류(IC1)이 서서히 상승되도록 제어되며, 제1구동전류(IC1)의 값이 상기 IC1,MAX 에 도달하면 제1구동전류(IC1)의 값이 더 이상 증가하지 않도록 제어된다.
도 13의 (a) 및 (b)는 각각 본 발명의 일 실시예에 따라 제공되는 제1구동전류(IC1) 및 감지전압(VM)의 파형을 나타낸 것이다.
감지전압(VM)은 감지부(14)에 의해 제공될 수 있으며, 감지부(14)는 제1구동전류(IC1)에 비례하는 감지전류(IM1)를 기초로, 감지전류(IM1)에 비례하는 감지전압(VM)을 생성할 수 있다.
비교기(15)는 감지전압(VM)과 기준전압(Vlimit)을 비교하여, 감지전압(VM)이 기준전압(Vlimit)보다 크면 제1로직값을 출력하고, 그 반대면 제2로직값을 출력한다.
제어로직(11)은 비교기(15)로부터 상기 제1로직값을 수신하면 감지전압(VM)이 기준전압(Vlimit)을 초과하지 않도록 게이트전압 생성부(19)를 제어할 수 있다. 그 구체적인 방법은 도 14 및 도 15를 통해 설명한다.
도 14는 본 발명의 일 실시예에 따라 제1구동전류(IC1)의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 1 및 도 13을 함께 참조하여 설명한다.
단계(S10)에서, 제어로직(11)은 구동전류의 크기를 제어하는 DAC(10)의 입력값(INCODE)을 조절함으로써, 초기시점(t0)으로부터 구동전류를 서서히 증가시키기 시작할 수 있다.
단계(S20)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달하는지 여부를 판단한다. 이를 위해 제어로직(11)은 비교기(15)의 출력값을 이용할 수 있다.
단계(S30)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달한 시점(t1)에서의 DAC(10)의 입력값인 제1입력값을 획득할 수 있다.
단계(S40)에서, 제어로직(11)은 상기 제1입력값을 DAC(10)의 최대 입력값으로 결정할 수 있다.
단계(S50)에서, 제어로직(11)은 DAC(10)의 입력값이 상기 최대 입력값을 초과하지 않도록 제어할 수 있다.
도 15는 본 발명의 다른 실시예에 따라 제1구동전류(IC1)의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 1 및 도 13을 함께 참조하여 설명한다.
단계(S110)에서, 제어로직(11)은 구동전류의 크기를 제어하는 DAC(10)의 입력값(INCODE)을 조절함으로써, 초기시점(t0)으로부터 구동전류를 서서히 증가시키기 시작할 수 있다.
단계(S120)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달하는지 여부를 판단한다. 이를 위해 제어로직(11)은 비교기(15)의 출력값을 이용할 수 있다.
단계(S130)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달한 시점(t1)에서의 DAC(10)의 출력값인 제1출력값 또는 시점(t1)에서의 DAC(10)의 입력값인 제1입력값을 획득할 수 있다.
단계(S140)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달한 시점(t1)에서의 DAC(10)의 출력값을 DAC(10)의 최대 출력값으로 결정할 수 있다.
단계(S150)에서, 제어로직(11)은 DAC(10)의 입력값이 최대값을 가질 때에, DAC(10)의 출력값이 상기 최대 출력값을 갖도록 DAC(10)의 입출력 특성 결정 파라미터를 설정할 수 있다. 예컨대 상기 입출력 특성 결정 파라미터를 설정하는 것은 도 1의 제어명령(COM.2)을 통해 수행할 수 있다. 그리고 결정된 입출력 특성 결정 파라미터에 의해 DAC(10)의 입출력 특성을 변하시키는 기술은 도 5 및 도 6에 설명한 기술을 이용할 수 있다는 점을 쉽게 이해할 수 있다.
도 15에 따른 방법을 이용하는 경우, DAC(10)에서 최대 출력값을 출력할 때에, DAC(10)에는 DAC(10)에 입력될 수 있는 최대값이 입력된다. 이에 비하여 도 14에 따른 방법을 이용하는 경우, DAC(10)에서 최대 출력값을 출력할 때에, DAC(10)에는 DAC(10)에 입력될 수 있는 최대값보다 작은 값이 입력될 수 있다. 따라서 도 15에 따른 방법을 이용하는 경우 도 14에 따른 방법을 이용하는 경우에 비하여 DAC(10)의 입출력 해상도를 더 높일 수 있다.
도 16은 도 1에 나타낸 본 발명의 일 실시예에 따른 MST 구동칩(1)의 일부 구성을 변경한 것이다.
도 16을 도 1과 비교해 보면, 도 1에서 채택된 DAC(10)는 전류-DAC(111, 112)로 대체된다. 그리고 도 1에서 채택된 하측 구동부(13)는 상측 구동부(113)로 대체된다.
상측 구동부(113)는 제1상측스위치(21) 및 제2상측스위치(22)의 게이트(HG1, HG2)에 제공되는 전압을 제어한다. 상측 구동부(113)는 도 1의 하측 구동부(13)에 대응되는 기능을 할 수 있다.
도 1에서는 제1구동전류(IC1)의 값을 DAC(10)의 출력값에 의해 제어하였지만, 도 16에서는 제1구동전류(IC1)의 값을 전류-DAC(111, 112)의 출력값에 의해 제어할 수 있다.
전류-DAC(111, 112)는 제어로직(11)으로부터 제공된 입력코드값(INCODE1, INCODE2)에 대응하는 전류값을 출력하도록 되어 있을 수 있다.
제1전류-DAC(111)의 전류출력단에는 제1미러스위치(531)이 연결되어 있고, 제1미러스위치(531)은 제1하측스위치(31)에 연결되어 있고, 제1하측스위치(31)에 흐르는 전류인 제1구동전류(IC1)은 제1미러스위치(531)을 통해 흐르는 제1미러전류(IDAC1)에 비례하도록 구성할 수 있다.
제2전류-DAC(112)의 전류출력단에는 제2미러스위치(532)가 연결되어 있고, 제2미러스위치(532)는 제2하측스위치(32)에 연결되어 있고, 제2하측스위치(32)에 흐르는 전류인 제2구동전류(IC2)는 제2미러스위치(532)를 통해 흐르는 제2미러전류(IDAC2)에 비례하도록 구성할 수 있다.
상술한 실시예에서 제1구동전류(IC1) 및 제2구동전류(IC2)가 등장하지만 주로 제1구동전류(IC1)을 중심으로 서술하였다. 그러나 제2구동전류(IC2)에 관하여도 제1구동전류(IC1)과 마찬가지 방식으로 설명할 수 있다는 점은 이 기술분야의 기술자라면 쉽게 이해할 수 있다. 실제로 코일(16)을 통해 흐르는 전류는 제1구동전류(IC1) 및 제2구동전류(IC2)에 의해 결정된다.
비교기(15)의 제1입력단자에는 감지전압(VM)이 제공되고, 비교기(15)의 제2입력단자에는 사용자가 설정할 수 있는 레지스터의 세팅값에 따라 결정되는 기준전압(Vlimit)이 제공될 수 있다.
비교기(15)는 상기 감지전압이 상기 기준전압보다 크면 제1로직값에 대응하는 전압을 출력하고, 상기 감지전압이 상기 기준보다 작으면 제2로직값에 대응는 전압을 출력할 수 있다. 예컨대 상기 제1로직값은 '1'이고, 상기 제2로직값은 '0'일 수 있다.
제어로직(11)은 상측 구동부(113)를 제어하고, 상측 구동부(113)로부터 출력된 전압은 제1상측스위치(21) 및 제2상측스위치(22)의 게이트들(HG1, HG2)에 제공될 수 있다.
제어로직(11)은 전류-DAC(111, 112)들이 각각 출력하는 아날로그 출력전류(IDAC1, IDAC2)를 제어할 수 있다.
제어로직(11)은 전류-DAC(111, 112)에 입력되는 디지털 값인 입력코드(INCODE1, INCODE2)를 생성할 수 있다.
도 17은 본 발명의 또 다른 실시예에 따라 제1구동전류(IC1)의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 13 및 도 16을 함께 참조하여 설명한다.
단계(S210)에서, 제어로직(11)은 구동전류의 크기를 제어하는 전류-DAC(ex: 111)의 입력값(ex: INCODE1)을 조절함으로써, 초기시점(t0)으로부터 제1구동전류(IC1)를 서서히 증가시키기 시작할 수 있다.
단계(S220)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달하는지 여부를 판단한다. 이를 위해 제어로직(11)은 비교기(15)의 출력값을 이용할 수 있다.
단계(S230)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달한 시점(t1)에서의 전류-DAC(ex: 111)의 입력값인 제1입력값 또는 출력값인 제1출력값을 획득할 수 있다.
단계(S240)에서, 제어로직(11)은 상기 제1입력값을 전류-DAC(ex: 111)의 최대 입력값으로 결정하거나 상기 제1출력값을 전류-DAC(ex: 111)의 최대 출력값으로 결정할 수 있다.
단계(S250)에서, 제어로직(11)은 전류-DAC(ex: 111)의 입력값이 상기 최대 입력값을 초과하지 않도록 또는 전류-DAC(ex: 111)의 출력값이 상기 최대 출력값을 초과하지 않도록 제어할 수 있다.
도 18은 본 발명의 또 다른 실시예에 따라 제1구동전류(IC1)의 최대값을 제어하는 방법을 나타낸 순서도이다. 이하 도 13 및 도 16을 함께 참조하여 설명한다.
단계(S310)에서, 제어로직(11)은 제1구동전류(IC1)의 크기를 제어하는 전류-DAC(ex: 111)의 입력값(ex: INCODE1)을 조절함으로써, 초기시점(t0)으로부터 구동전류를 서서히 증가시키기 시작할 수 있다.
단계(S320)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달하는지 여부를 판단한다. 이를 위해 제어로직(11)은 비교기(15)의 출력값을 이용할 수 있다.
단계(S330)에서, 제어로직(11)은 제1구동전류(IC1)의 값이 미리 결정된 최대값(IC1,MAX)에 도달한 시점(t1)에서의 전류-DAC(ex: 111)의 출력값인 제1출력값 또는 시점(t1)에서의 전류-DAC(ex: 111)의 입력값인 제1입력값을 획득할 수 있다.
단계(S340)에서, 제어로직(11)은 상기 시점(t1)에서의 전류-DAC(ex: 111)의 출력값을 전류-DAC(ex: 111)의 최대 출력값으로 결정할 수 있다.
단계(S350)에서, 제어로직(11)은 전류-DAC(ex: 111)의 입력값이 최대값을 가질 때에, 전류-DAC(ex: 111)의 출력값이 상기 최대 출력값을 갖도록 전류-DAC(ex: 111)의 입출력 특성 결정 파라미터를 설정할 수 있다. 예컨대 상기 입출력 특성 결정 파라미터를 설정하는 것은 도 16의 제어명령(COM.21)을 통해 수행할 수 있다. 그리고 결정된 입출력 특성 결정 파라미터에 의해 전류-DAC(ex: 111)의 입출력 특성을 변하시키는 기술은 도 5 및 도 6에 설명한 기술을 이용할 수 있다는 점을 쉽게 이해할 수 있다.
도 18에 따른 방법을 이용하는 경우, 전류-DAC(ex: 111)에서 최대 출력값을 출력할 때에, 전류-DAC(ex: 111)에는 전류-DAC(ex: 111)에 입력될 수 있는 최대값이 입력된다. 이에 비하여 도 17에 따른 방법을 이용하는 경우, 전류-DAC(ex: 111)에서 최대 출력값을 출력할 때에, 전류-DAC(ex: 111)에는 전류-DAC(ex: 111)에 입력될 수 있는 최대값보다 작은 값이 입력될 수 있다. 따라서 도 18에 따른 방법을 이용하는 경우 도 17에 따른 방법을 이용하는 경우에 비하여 전류-DAC(ex: 111)의 입출력 해상도를 더 높일 수 있다.
상술한 본 발명의 실시예들을 이용하여, 본 발명의 기술 분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다. 특허청구범위의 각 청구항의 내용은 본 명세서를 통해 이해할 수 있는 범위 내에서 인용관계가 없는 다른 청구항에 결합될 수 있다.

Claims (12)

  1. 전류 구동칩에서, 코일에 제공하는 구동전류의 최대값을 제어하는 구동전류 제어방법으로서,
    상기 구동전류의 값이 시간에 따라 증가하도록, 상기 구동전류를 발생시키는 구동부의 동작을 제어하는 제어신호를 변화시키고, 상기 증가하는 구동전류의 값을 감지하는 단계;
    상기 구동전류의 값이 미리 결정된 최대값에 도달하는 제1시점에서의 상기 제어신호의 제1값을 획득하는 단계; 및
    상기 획득한 제1값을 기초로 상기 구동전류가 상기 미리 결정된 최대값을 초과하지 않도록 제어하는 단계;
    를 포함하는,
    구동전류 제어방법.
  2. 제1항에 있어서,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로이며,
    상기 제어신호는 전압을 출력하는 DAC의 출력전압이고, 상기 제1값은 상기 제1시점에서의 상기 출력전압인 제1출력전압이며,
    상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에는 상기 DAC의 출력전압을 기초로 가변되는 게이트 전압이 인가되고,
    상기 제어하는 단계에서 상기 DAC의 출력전압이 상기 제1출력전압을 초과하지 않도록 상기 DAC에 입력되는 디지털 입력코드의 값을 제어하는 것을 특징으로 하는,
    구동전류 제어방법.
  3. 제1항에 있어서,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로이며,
    상기 제어신호는 전압을 출력하는 DAC의 출력전압이고, 상기 제1값은 상기 제1시점에서의 상기 출력전압인 제1출력전압이며,
    상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에는 상기 DAC의 출력전압을 기초로 가변되는 게이트 전압이 인가되고,
    상기 제어하는 단계는, 상기 DAC에 입력될 수 있는 디지털 입력코드 중 가장 큰 값이 상기 DAC에 입력되었을 때에 상기 DAC가 상기 제1출력전압을 출력하도록, 상기 DAC에 포함된 파라미터들 중 상기 DAC의 입출력 특성을 제어하는 파라미터를 변경하는 단계를 포함하는,
    구동전류 제어방법.
  4. 제1항에 있어서,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로이며,
    상기 제어신호는 전류를 출력하는 전류-DAC의 출력전류이고, 상기 제1값은 상기 제1시점에서의 상기 출력전류인 제1출력전류이며,
    상기 복수 개의 FET들 중 적어도 어느 하나의 FET를 통해 흐르는 상기 구동전류의 값은 상기 어느 하나의 FET와 커런트 미러를 형성하는 미러 스위치를 통해 흐르는 전류의 값에 의해 제어되며,
    상기 미러 스위치를 통해 흐르는 전류는 상기 출력전류에 의해 제공되며,
    상기 제어하는 단계에서 상기 전류-DAC의 출력전류가 상기 제1출력전류를 초과하지 않도록 상기 전류-DAC에 입력되는 디지털 입력코드의 값을 제어하는 것을 특징으로 하는,
    구동전류 제어방법.
  5. 제1항에 있어서,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로이며,
    상기 제어신호는 전류를 출력하는 전류-DAC의 출력전류이고, 상기 제1값은 상기 제1시점에서의 상기 출력전류인 제1출력전류이며,
    상기 복수 개의 FET들 중 적어도 어느 하나의 FET를 통해 흐르는 상기 구동전류의 값은 상기 어느 하나의 FET와 커런트 미러를 형성하는 미러 스위치를 통해 흐르는 전류의 값에 의해 제어되며,
    상기 미러 스위치를 통해 흐르는 전류는 상기 출력전류에 의해 제공되며,
    상기 제어하는 단계는, 상기 전류-DAC에 입력될 수 있는 디지털 입력코드 중 가장 큰 값이 상기 전류-DAC에 입력되었을 때에 상기 전류-DAC가 상기 제1출력전류를 출력하도록, 상기 전류-DAC에 포함된 파라미터들 중 상기 전류-DAC의 입출력 특성을 제어하는 파라미터를 변경하는 단계를 포함하는,
    구동전류 제어방법.
  6. 제1항에 있어서,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로이며,
    상기 제어신호는 상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에 입력되는 PWM 신호이고, 상기 제1값은 상기 제1시점에서의 상기 PWM 신호의 듀티인 제1듀티이며,
    상기 제어하는 단계에서 상기 듀티가 상기 제1듀티를 초과하지 않도록 제어하는 것을 특징으로 하는,
    구동전류 제어방법.
  7. 코일에 제공하는 구동전류의 최대값을 제어하는 전류 구동칩으로서,
    상기 구동전류를 발생시키도록 되어 있는 구동부;
    상기 구동부의 동작을 제어하는 제어로직; 및
    상기 구동전류의 값을 감지하는 감지부
    를 포함하며,
    상기 제어로직은,
    상기 구동전류의 값이 시간에 따라 증가하도록 상기 구동부의 동작을 제어하는 제어신호를 변화시키고, 상기 증가하는 구동전류의 값을 상기 감지부를 이용하여 감지하는 단계;
    상기 구동전류의 값이 미리 결정된 최대값에 도달하는 제1시점에서의 상기 제어신호의 제1값을 획득하는 단계; 및
    상기 획득한 제1값을 기초로 상기 구동전류가 상기 미리 결정된 최대값을 초과하지 않도록 제어하는 단계;
    를 수행하도록 되어 있는,
    전류 구동칩.
  8. 제7항에 있어서,
    전압을 출력하는 DAC를 더 포함하며,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하며,
    상기 제어신호는 상기 DAC의 출력전압이고, 상기 제1값은 상기 제1시점에서의 상기 출력전압인 제1출력전압이며,
    상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에는 상기 DAC의 출력전압을 기초로 가변되는 게이트 전압이 인가되도록 되어 있고,
    상기 제어부는, 상기 제어하는 단계에서 상기 DAC의 출력전압이 상기 제1출력전압을 초과하지 않도록 상기 DAC에 입력되는 디지털 입력코드의 값을 제어하는 것을 특징으로 하는,
    전류 구동칩.
  9. 제7항에 있어서,
    전압을 출력하는 DAC를 더 포함하며,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하며,
    상기 제어신호는 상기 DAC의 출력전압이고, 상기 제1값은 상기 제1시점에서의 상기 출력전압인 제1출력전압이며,
    상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에는 상기 DAC의 출력전압을 기초로 가변되는 게이트 전압이 인가되도록 되어 있고,
    상기 제어하는 단계는, 상기 DAC에 입력될 수 있는 디지털 입력코드 중 가장 큰 값이 상기 DAC에 입력되었을 때에 상기 DAC가 상기 제1출력전압을 출력하도록, 상기 DAC에 포함된 파라미터들 중 상기 DAC의 입출력 특성을 제어하는 파라미터를 변경하는 단계를 포함하는,
    전류 구동칩.
  10. 제7항에 있어서,
    전류를 출력하는 전류-DAC; 및
    상기 복수 개의 FET들 중 적어도 어느 하나의 FET와 커런트 미러를 형성하는 미러 스위치
    를 더 포함하며,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하고,
    상기 제어신호는 상기 전류-DAC의 출력전류이고, 상기 제1값은 상기 제1시점에서의 상기 출력전류인 제1출력전류이며,
    상기 어느 하나의 FET를 통해 흐르는 상기 구동전류의 값은 상기 미러 스위치를 통해 흐르는 전류의 값에 의해 제어되며,
    상기 미러 스위치를 통해 흐르는 전류는 상기 출력전류에 의해 제공되며,
    상기 제어로직은, 상기 제어하는 단계에서 상기 전류-DAC의 출력전류가 상기 제1출력전류를 초과하지 않도록 상기 전류-DAC에 입력되는 디지털 입력코드의 값을 제어하는 것을 특징으로 하는,
    전류 구동칩.
  11. 제7항에 있어서,
    전류를 출력하는 전류-DAC; 및
    상기 복수 개의 FET들 중 적어도 어느 하나의 FET와 커런트 미러를 형성하는 미러 스위치
    를 더 포함하며,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하고,
    상기 제어신호는 상기 전류-DAC의 출력전류이고, 상기 제1값은 상기 제1시점에서의 상기 출력전류인 제1출력전류이며,
    상기 어느 하나의 FET를 통해 흐르는 상기 구동전류의 값은 상기 미러 스위치를 통해 흐르는 전류의 값에 의해 제어되며,
    상기 미러 스위치를 통해 흐르는 전류는 상기 출력전류에 의해 제공되며,
    상기 제어하는 단계는, 상기 전류-DAC에 입력될 수 있는 디지털 입력코드 중 가장 큰 값이 상기 전류-DAC에 입력되었을 때에 상기 전류-DAC가 상기 제1출력전류를 출력하도록, 상기 전류-DAC에 포함된 파라미터들 중 상기 전류-DAC의 입출력 특성을 제어하는 파라미터를 변경하는 단계를 포함하는,
    전류 구동칩.
  12. 제7항에 있어서,
    상기 구동부는 복수 개의 FET들로 구성되는 브릿지회로를 포함하며,
    상기 제어신호는 상기 복수 개의 FET들 중 적어도 어느 하나의 FET의 게이트에 입력되는 PWM 신호이고, 상기 제1값은 상기 제1시점에서의 상기 PWM 신호의 듀티인 제1듀티이며,
    상기 제어로직은, 상기 제어하는 단계에서 상기 듀티가 상기 제1듀티를 초과하지 않도록 제어하는 것을 특징으로 하는,
    전류 구동칩.
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