KR20190047052A - 반도체 재료의 표면을 패시베이션하는 방법 및 반도체 기판 - Google Patents

반도체 재료의 표면을 패시베이션하는 방법 및 반도체 기판 Download PDF

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KR20190047052A
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옌스-우베 푸스
볼프강 유쓰
토마스 페어나우
비엣 수안 구엔
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센트로테에름 인터내셔널 아게
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Abstract

본 발명은 반도체 재료(50)의 표면(51)을 패시베이션하는 방법에 관한 것으로, 알루미늄 산화물 층(52) 및 외부 코팅(56; 66)을 포함하는 층 스택(55; 65)이 반도체 재료(50)의 표면(51) 상에 형성되고, 알루미늄 산화물 층(52) 및 상기 외부 코팅(56; 66)이 진공이 존재하는 진공 프로세스에서 각각 형성되고(10, 14; 10, 24), 알루미늄 산화물 층(52)의 형성(10)과 외부 코팅(56; 66)의 형성(14; 24) 사이에 진공이 유지되고(16), 알루미늄 산화물 층(52)의 형성(10) 이후 그리고 형성된 알루미늄 산화물 층(52)의 외부 코팅(56; 66)의 형성(14; 24) 이전에 수소 및 산소가 공급되며, 본 발명은 또한 반도체 기판(50, 60)에 관한 것이다.

Description

반도체 재료의 표면을 패시베이션하는 방법 및 반도체 기판
본 발명은 반도체 재료의 표면을 패시베이션(passivation)하는 방법에 관한 것이다. 본 발명은 또한 반도체 기판에 관한 것이다.
반도체 재료의 표면을 패시베이션하기 위해, 유전체 층의 층 스택, 예를 들어 알루미늄 산화물 층 및 실리콘 질화물 층으로 이루어진 층 스택이 종종 사용된다. 이들 층은 일반적으로 진공 프로세스에서 증착된다. 현재까지, 알루미늄 산화물 층은 원자 층의 증착에 의해 형성되는 것이 바람직하며, 영어로 종종 짧게 Atomic Layer Deposition 또는 ALD로 지칭된다. 대조적으로, 실리콘 질화물 층은 일반적으로 플라즈마 구동되는 증착에 의해 실현되며, 일반적으로 영어로 Plasma Enhanced Chemical Vapor Deposition 또는 짧게 PECVD로 지칭된다. 상이한 증착 기술로 인해, 진공은 다양한 증착 사이에서 중단된다. 먼저 증착된 층, 예를 들어 전술된 알루미늄 산화물 층은 다음 층이 또 다른 진공 공정에서 증착되기 전에 소정의 시간 동안 일반적인 주변 공기에 노출된다.
반도체 재료에서, 이상적인 결정 격자로부터의 편차, 예를 들어 표면에서의 방해, 이물질의 혼입 등은 반도체 재료 내의 전하 캐리어의 재조합을 촉진하거나 발생시킬 수 있다. 이러한 경우에, 일반적으로 전기적 활성 결함이 참조된다. 이론적으로, 전기적 활성 결함은 비결정질 재료에도 존재할 수 있으며 특정 상황에서 패시베이션될 수 있다. 이 경우에, 패시베이션은 전기 활성 결함의 재조합 활성의 감소를 의미하는 것으로 이해된다.
반도체 재료의 표면의 패시베이션은 일반적으로 표면에 가까운 반도체 재료의 영역에서 전하 캐리어의 재조합을 감소시키는 목적을 추구한다. 그 중에서도, 이것은 전계 효과 패시베이션이라 지칭되는 것에 의해 영향을 받을 수 있으며, 고정된 전하가 도포된 유전체 층 또는 반도체 재료와의 계면 내에 제공된다. 이러한 유형의 패시베이션의 관련 특징 변수는 고정된 전체 전하이다. 알루미늄 산화물-실리콘 질화물 층 스택에 의한 패시베이션의 경우에, 음전하가 반도체 재료와의 계면에서 형성되므로, 상기 층 스택은 반도체 재료의 p-도핑 영역의 패시베이션에 대해 매우 용이하게 적합하다. 대체 패시베이션 메커니즘은 계면에서의 불완전 밀도가 감소되는 화학적 패시베이션으로 지칭되는 것으로 대표되며, 상기 불완전 밀도는 종종 영어로 계면 트랩 밀도(interface trap density)로 지칭된다. 이러한 화학적 패시베이션은, 예를 들어 반도체 재료의 표면에 위치된 개방 결합에서 원자 수소의 축적에 의해 구현될 수 있다. 이 프로세스에서, 원자 수소는 상기 개방 결합을 포화시키고 이러한 방식으로 전기적으로 활성인 결함을 패시베이션한다.
요약된 배경에 대하여, 본 발명은 적은 비용으로 반도체 재료의 표면의 우수한 패시베이션을 가능하게 하는 방법을 제공하는 것을 목적으로한다.
이 목적은 청구범위 제 1 항의 특징을 갖는 방법에 의해 달성된다.
또한, 본 발명은 적은 비용으로 패시베이션된 표면을 갖는 반도체 재료를 제공하는 목적에 기초한다.
이 목적은 부차적인 독립항의 특징을 갖는 반도체 재료에 의해 달성된다.
바람직한 발전은 각각의 경우 종속 청구항의 주제사항이다.
전술된 진공 중단은 비교적 긴 처리 기간으로 이어진다. 진공 중단 후, 후자는 먼저 다시 구축되어야 한다. 또한, 반도체 재료는 진공 중단 동안 하나의 코팅 설비로부터 다른 코팅 설비로 정기적으로 리로드된다. 전술된 목적을 달성하기 위해, 초기에는 진공의 중단을 피하기 위한 시도가 이루어졌다. 이를 위해, 층 스택의 층이 동일한 설비에서 동일한 코팅 기술을 이용하여 도포되었다. 예로서, 알루미늄 산화물 층 및 실리콘 질화물 층의 스택은 플라즈마 구동되는 증기 증착(아래에서 PECVD 증착으로 약칭됨)에 의해 동일한 설비에서 도포될 수 있다. 상응하는 테스트 시리즈의 과정에서, 진공의 중단 없이는 패시베이션 효과가 낮아지는 것으로 나타났다. 따라서 진공의 중단은 도포된 층 또는 도포된 층 스택의 패시베이션 특성을 향상시킨다. 그 이유는 아직 알려지지 않았다. 공기 성분, 아마도 물이 진공의 중단 동안 층 스택의 층들 중 하나와 반응하거나, 또는 상기 공기 성분이 층 스택의 층 내에 혼입된다. 예를 들어 실리콘 질화물 증착 또는 소성 단계와 같은 실온보다 높은 온도에서의 후속 프로세스 단계에서, 추가의 고정 전하의 생성으로 또는 반도체 재료와의 계면에서의 개방 결합의 포화로 이어지는 반응이 발생하는 것으로 나타난다. 이들 과정에 대한 과학적 확인은 아직 존재하지 않는다.
또한, 동일한 설치에서 층 스택의 다양한 층을 형성하고자 시도했지만, 알루미늄 산화물 층의 증착과 실리콘 질화물 층의 후속 증착 사이에 설비를 환기 시키지 않았다. 전술된 진공 중단의 제거와 비교하여, 보다 우수한 패시베이션 효과가 이러한 방식으로 달성될 수 있다. 그러나 이것은 여전히 반도체 재료가 알루미늄 산화물 층과 실리콘 질화물 층의 증착 사이의 코팅 설비의 프로세스 튜브로부터 완전히 이동될 때 확립된 패시베이션 효과 뒤에 남아있다. 전술된 경우, 환기는 통상의 주변 공기로 수행되었다. 건조한 압축 공기 또는 질소를 이용한 환기는 더 낮은 패시베이션 효과로 이어진다.
이러한 배경에 대항하여, 예를 들어 증기 생성기에 의해 생성된 증기를 사용된 증착 설비의 프로세스 튜브 내에 도입하는 것을 고려하는 것이 가능하다. 그러나 그러한 공정은 거의 호환 가능하지 않거나 유전체 층의 증착에 요구되는 진공의 형성과 함께 매우 높은 비용으로만 호환 가능하다. 또한, 이 공정에서 증착 설비의 수용자의 내벽이 원치 않게 다량의 물로 덮힐 위험이 있다.
따라서, 반도체 재료의 표면의 패시베이션을 위해, 반도체 재료의 표면 상에 알루미늄 산화물 층 및 외부 코팅을 포함하는 층 스택을 형성하는 것이 제안된다. 알루미늄 산화물 층 및 외부 코팅은 진공이 존재하는 진공 프로세스에서 각각 형성된다. 진공은 알루미늄 산화물 층의 형성과 외부 코팅의 형성 사이에서 유지된다. 알루미늄 산화물 층을 형성한 후 그리고 외부 코팅을 형성하기 전에, 형성된 알루미늄 산화물 층에 수소 및 산소가 공급된다.
본 발명의 목적을 위한 진공은 프로세스 공간, 예를 들어 프로세스 튜브 내의 압력이 10mbar 미만, 바람직하게는 5mbar 미만인 경우에 존재한다. 본 발명의 경우에, 진공 프로세스는 진공 하에서 수행되는 공정을 의미하는 것으로 이해된다. 본 발명의 목적을 위해, 진공의 유지는 진공이 유지되는 기간 동안 프로세스 공간에서의 압력이 항상 1100mbar 미만, 바람직하게는 항상 500mbar 미만, 그리고 특히 바람직하게는 항상 100mbar 미만임을 의미하는 것으로 이해되어야 한다. 그에 따라 진공을 유지할 때, 진공에 대해 위에서 표시된 10mbar, 또는 바람직하게는 5mbar의 압력 값이 경우에 따라서는 이론적으로 초과될 수 있다. 그러나 이상적인 경우에는, 펌핑 프로세스로 인해 발생할 수 있는 프로세스 시간의 연장이 없으므로 10mbar 미만, 바람직하게는 5mbar 미만의 압력으로 계속 유지된다.
알루미늄 산화물 층의 형성과 실리콘 질화물 층의 형성 사이에서 알루미늄 산화물 층에 공급되는 수소 및 산소는 원칙적으로 임의의 바람직한 형태로 공급될 수 있다. 수소뿐만 아니라 산소 또한 특히 분자 결합 형태로 공급될 수 있다.
기술된 방법에 의해, 반도체 재료의 표면의 패시베이션을 위한 프로세스 시간은, 진공의 중단이 요구되지 않기 때문에 적은 비용으로 감소될 수 있다. 하나의 설비로부터 다른 설비로의 반도체 재료의 리로드도 마찬가지로 생략될 수 있다. 그럼에도 불구하고, 알루미늄 산화물 층이 일반적인 주변 공기에 노출되는 진공의 중단을 갖는 패시베이션 프로세스에서 달성되는 것과 동등하게 양호한 패시베이션 효과를 달성하는 것이 가능하다. 전술된 방법의 매우 우수한 패시베이션 효과는 주로 매우 우수한 화학적 패시베이션 효과에 기인할 수 있다.
일 실시예에서, 외부 코팅은 실리콘 질화물 층, 실리콘 산 질화물 층 및 실리콘 산화물 층으로 이루어진 그룹으로부터의 하나 이상의 층, 바람직하게는 실리콘 질화물 층을 포함한다. 이들 층은 특히 실리콘으로 이루어진 반도체 재료의 경우에 적합하다는 것이 입증되었다.
외부 코팅은 유리하게는 서로 위아래로 배치된 복수의 층을 포함한다. 이들 층은 각각 규소 뿐만 아니라 질소 및/또는 산소를 또한 함유한다. 또한, 상기 층들은 서로 다른 농도의 규소, 산소 및/또는 질소를 포함한다. 다시 말하면, 이는 상기 층들 중 하나가 상기 층들 중 다른 층과 비교하여 상이한 농도의 규소, 질소 및/또는 산소를 포함한다는 것을 의미한다. 즉 서로 위아래로 배치된 층은 적어도 상기 원소들 중 하나의 농도가 상이하다. 상기 층들 중 나머지 층에서와 상이한 농도의 상기 원소들이 상기 층들 각각에 존재하는 것이 바람직하다. 실제로, 세 개의 층을 포함하는 외부 코팅이 적합함이 입증되었다. 실리콘 산 질화물 층, 그 위에 배치된 제 1 실리콘 질화물 층 및 제 1 실리콘 질화물 층 상에 배치된 제 2 실리콘 질화물 층을 포함하는 외부 코팅이 특히 적합한 것으로 입증되었으며, 여기에서 제 1 및 제 2 실리콘 질화물 층은 상이한 조성을 갖는다.
하나의 실시예 변형에서, 수소 및 산소는 물의 형태로 형성된 알루미늄 산화물 층에 공급된다. 물 공급은 수분 공급과 동등하다. 특히, 물은 기체 집합 상태로 공급될 수 있다.
수소 및 산소는 유리하게는 중간 플라즈마의 형성으로 공급된다. 이와 관련하여 중간 플라즈마는 알루미늄 산화물 층의 형성과 외부 코팅의 형성 사이에 형성되는 플라즈마를 의미하는 것으로 이해되어야 한다. 중간 플라즈마는 바람직하게는 PECVD 설비에서 구현된다.
아산화질소 및/또는 암모니아를 사용하여 중간 플라즈마를 형성하는 것이 유리하다는 것이 증명되었다. 중간 플라즈마는 바람직하게는 아산화질소 및 암모니아를 사용하여 형성된다. 이러한 방식으로 매우 우수한 패시베이션 효과가 획득될 수 있다.
아질산 산화물과 암모니아를 사용하여 중간 플라즈마를 형성하는 것이 특히 바람직하고, 이를 위해 아산화질소와 가스 암모니아의 가스 혼합물이 프로세스 공간에 제공된다. 이러한 방식으로 계면에서의 불완전 밀도는 진공이 중단되고 알루미늄 산화물 층이 일반적인 주변 공기에 노출되는 방법을 사용하여 구현될 수 있는 값에 비해 2.8배 감소될 수 있음이 밝혀졌다. 아산화질소와 암모니아를 사용하는 중간 플라즈마의 형성은 결국 반도체 재료-알루미늄 산화물 층 계면에서의 수소 농도를 증가시킨다. 어떤 미시적 프로세스가 이러한 결과의 기초가 되는지는 아직 알려지지 않았다. 효과를 설명하기 위해 현재 논의되는 모델은 OH- 이온의 생성을 제공하고, 이는 방출된 수소를 포함하며, 그 부분은 계면을 패시베이션한다.
또한, 아산화질소를 사용하여 형성된 중간 플라즈마는 반도체 재료와 알루미늄 산화물 층 사이의 계면에서 고정 전체 전하를 증가시킬 수 있음이 밝혀졌다. 상세한 미시적 프로세스는 아직 알려지지 않았다. 이 효과를 설명하기 위한 하나의 모델은 아산화 산화물로부터 유래하는 산소가 AlO4 복합체를 형성하고, 이는 음의 전하를 가지며 따라서 상기 계면에서의 더 높은 수의 음의 고정 전하로 이어지는 것이다.
일 방법 변형에서, 실리콘 재료의 표면은 패시베이션된다. 이 방법은 이러한 반도체 재료와 관련하여 특히 적합한 것으로 입증되었다.
알루미늄 산화물 층 및 외부 코팅은 바람직하게는 PECVD 증착에 의해 형성된다. 이것은 바람직하게는 튜브로(tube furnace)에서 수행된다. 이러한 방식으로, 동일한 입증된 증착 기술이 연속적으로 사용될 수 있으며 중간 플라즈마가 편리한 방식으로 형성될 수 있다.
기술된 방법은 태양 전지 기판의 패시베이션에, 바람직하게는 태양 전지 기판의 후면의 패시베이션에 특히 적합한 것으로 입증되었다. 이와 관련하여, 태양 전지 기판의 후면은 자신으로부터 제조된 태양 전지의 규칙적인 동작 동안 입사광으로부터 원거리에 있는 방식으로 배향되는, 태양 전지 기판의 넓은 영역 면을 의미하는 것으로서 이해된다. 본 발명에 따른 방법은 PERC 타입으로 지칭되는 태양 전지의 생산에 특히 적합한 것으로 입증되었으며, 여기서 PERC는 패시베이션된 이미터 후방 전지를 나타낸다. 스크린 인쇄 금속화를 이용한 PERC 태양 전지의 제조와 맥락에서, 태양 전지의 표면의 매우 우수한 패시베이션은 본 발명에 따른 방법에 의해 구현될 수 있다. 태양 전지 제조 프로세스에서 표면 패시베이션에 이어지는 접촉 소성 또는 템퍼링/어닐링 단계는 계면에서의 고정 전하의 추가 증가 그리고 계면에서의 불완전 밀도의 추가 감소로 이어질 수 있다.
본 발명에 따른 반도체 기판은 그 표면 상에 배치되고 알루미늄 산화물 층 및 외부 코팅을 포함하는 층 스택을 포함한다. 중간층은 알루미늄 산화물 층과 외부 코팅 사이에 배치되며, 중간층은 아산화질소 및 암모니아를 사용하여 형성된 플라즈마에 의해 알루미늄 산화물 층을 처리함으로써 획득될 수 있다.
여기에서, 반도체 기판은 자신의 표면 상에 코팅이 제공되기 적합한 임의의 반도체 재료를 의미하는 것으로 이해되어야 한다. 중간층의 성질은 여전히 대부분 알려지지 않았다. 그러나 투과 전자 현미경 사진에서 이것은 알루미늄 산화물 층과 외부 코팅 사이의 대조층, 예를 들어 밝은 층으로서 식별될 수 있다.
기술된 반도체 기판은 우수한 표면 패시베이션을 가지며 적은 비용으로 생산될 수 있다. 특히, 이것은 본 발명에 따른 방법에 의해 생산될 수 있다.
일 변형예에서, 외부 코팅은 실리콘 질화물 층, 실리콘 산 질화물 층 및 실리콘 산화물 층으로 이루어진 그룹으로부터 적어도 하나의 층, 바람직하게는 실리콘 질화물 층을 포함한다. 이러한 방식으로, 우수한 표면 패시베이션이 구현될 수 있다.
외부 코팅은 바람직하게는 서로의 위아래로 배치된 복수의 층을 포함한다. 이들은 각각 실리콘뿐만 아니라 질소 및/또는 산소도 또한 함유한다. 상기 층들은 서로 다른 농도의 규소, 산소 및/또는 질소를 포함한다. 즉 서로 위아래로 배치된 층들은 적어도 상기 원소들 중 하나의 농도가 상이하다. 예로서, 실리콘 질화물 층, 실리콘 산 질화물 층 및 실리콘 산화물 층이 제공될 수 있다. 다른 바람직한 예에서, 실리콘 산 질화물 층은 반도체 기판 상에 배치되고, 제 1 실리콘 질화물 층은 실리콘 산 질화물 층 상에 배치되고, 제 2 실리콘 질화물 층은 상기 제 1 실리콘 질화물 층 상에 차례로 배치되며, 여기서 제 1 실리콘 질화물 층과 제 2 실리콘 질화물 층은 상이한 조성을 갖는다.
반도체 기판으로서 실리콘 기판이 특히 바람직하게 제공된다. 이 재료에 대해 이미 매우 우수한 결과가 획득될 수 있다. 특히, 이것은 실리콘 태양 전지 기판, 즉 실리콘 태양 전지가 생산되는 실리콘 기판일 수 있다.
실제로, 5nm 내지 20nm의 두께가 알루미늄 산화물 층에 적합한 두께로 입증되었으며, 특히 5nm 내지 10nm의 두께가 특히 적합함이 입증되었다.
외부 코팅은 바람직하게는 50nm 내지 200nm의 두께를 가지며, 80nm 내지 150nm의 두께가 특히 적합한 것으로 입증되었다.
아래에서, 본 발명은 도면에 기초하여 보다 상세하게 설명될 것이다. 여기에서 편의상 동일한 작용을 갖는 요소에는 동일한 참조번호가 제공되었다. 본 발명은 도면에 도시된 예시적인 실시예에 한정되지 않으며, 기능적 특징을 참조하지 않는다. 지금까지의 설명 및 아래의 도면의 설명은 종속항에서 묘사된, 몇몇 경우에는 그룹으로 결합된 다수의 특징을 포함한다. 그러나 이들 특징 및 위에 개시된 모든 다른 특징 그리고 아래의 도면의 설명은 당업자에 의해 개별적으로도 고려될 것이며 적절한 다른 조합으로 조합될 것이다. 특히, 상기 특징 모두는 각각이 개별적으로 그리고 독립항들의 방법 및/또는 반도체 기판과의 임의의 바람직한 적절한 조합으로 결합될 수 있다.
도 1은 제 1 방법 변형의 기본도를 도시하고,
도 2는 제 2 방법 변형의 기본도를 도시하고,
도 3은 반도체 기판의 제 1 실시예 변형의 개략적인 부분단면도를 도시하며,
도 4는 반도체 기판의 제 2 실시예 변형의 개략적인 부분단면도를 도시한다.
도 1은 반도체 기판의 표면을 패시베이션하는 방법의 제 1 예시적인 실시예의 개략도이다. 이 예시적인 실시예에서, 층 스택은 PECVD 증착에 의해 먼저 알루미늄 산화물 층이 형성되는(10) 반도체 기판의 표면 상에 형성된다. 여기서 알루미늄 산화물 층은 5nm 내지 20nm, 바람직하게는 5nm 내지 10nm의 두께로 형성된다.
또한, 수소 및 산소가 알루미늄 산화물 층에 공급된다(12). 예로서, 수소 및 산소는 물의 형태로 공급될 수 있다. 이들은 바람직하게는 중간 플라즈마의 형성으로 공급된다.
또한, 실리콘 질화물 층이 PECVD 증착에 의해 형성된다(14). 여기서 실리콘 질화물 층의 두께는 50nm 내지 200nm이고, 실리콘 질화물 층은 바람직하게는 80nm 내지 150nm의 두께로 도포된다. 알루미늄 산화물 층의 PECVD 증착 및 실리콘 질화물 층의 PECVD 증착은 모두 튜브로에서 바람직하게 수행된다.
현재까지 약술된 방법 단계 전반에 걸쳐 진공이 유지된다(16). 도 1에 도시된 도면에서, 이것은 점선으로 표시되었다.
도 1에 도시된 예시적인 실시예에서, 형성된 실리콘 질화물 층은 외부 코팅을 나타내며, 그에 따라 수소 및 산소가 외부 코팅의 형성(14) 전에 알루미늄 산화물 층에 공급된다(12). 따라서 알루미늄 산화물 층의 형성(10)과 외부 코팅의 형성(14) 사이에 진공이 유지된다.
도 2는 기본도에 기초한 다른 방법 변형을 도시한다. 이 경우에도, 알루미늄 산화물 층이 PECVD 증착에 의해 먼저 형성된다(10). 알루미늄 산화물 층의 두께는 바람직하게는 도 1에 도시된 예시적인 실시예의 경우와 동일한 방식으로 선택된다. 외부 코팅의 형성 전에, 수소 및 산소가 또한 알루미늄 산화물 층에 공급된다. 도 2에 도시된 예시적인 실시예에서, 이것은 가스 암모니아와 아산화질소의 가스 혼합물이 프로세스 공간에 제공되고(22) 중간 플라즈마가 형성되도록(22) 수행된다.
또한, 외부 코팅이 형성된다. 이를 위해, 복수의 층이 서로 위아래로 배치되고 이들은 함께 외부 코팅을 형성한다. 도 4에 도시된 예시적인 실시예에서, 이것은 실리콘 산 질화물 층의 PECVD 증착(24), 제 1 실리콘 질화물 층의 PECVD 증착(26) 및 제 2 실리콘 질화물 층의 PECVD 증착(28)에 의해 이루어진다. 여기에서 제 1 실리콘 질화물 층은 제 2 실리콘 질화물 층과 상이한 조성을 갖는다. 외부 코팅의 각 층은 실리콘 뿐에 더하여 질소 또는 산소 또는 이들 모두를 포함한다. 또한 규소, 질소 및/또는 산소 원소는 외부 코팅의 각 층에서 서로 다른 농도로 존재한다. 실리콘 산 질화물 층 증착(24), 제 1 실리콘 질화물 층의 증착(26) 및 제 2 실리콘 질화물 층의 증착(28) 동안 구현되는 층 두께는 이들 세 가지 층의 전체 두께 및 그에 따른 외부 코팅의 두께가 50nm 내지 200nm, 바람직하게는 80nm 내지 150nm이도록 선택된다. 본 예시적인 실시예에서, 실리콘 산 질화물 층 증착(24), 제 1 실리콘 질화물 층의 증착(26) 및 제 2 실리콘 질화물 층의 증착(28)은 튜브로에서 다시 수행된다. 도 2에 도시된 바와 같은 방법의 변형의 경우에, 제 1 실리콘 질화물 층의 증착(26)은 실리콘 산화물 층의 증착으로 대체될 수 있다.
알루미늄 산화물 층의 형성(10)과 실리콘 산 질화물 층 증착(24) 사이에서, 진공은 전술된 의미로 유지된다(16). 또한, 진공은 도 2에 도시된 모든 방법 단계에 걸쳐 유지되기 때문에, 진공의 중단 및 새로운 진공 형성을 위한 후속 펌핑 시간 없이 신속한 절차가 가능하다.
도 3은 도 3에 도시된 예시적인 실시예에서 실리콘 태양 전지 기판(50)으로서 구성된 반도체 기판의 개략적인 부분 단면도를 도시한다. 층 스택(55)은 실리콘 태양 전지 기판(50)의 표면(51) 상에 배치된다. 상기 층 스택은 알루미늄 산화물 층(52)과 외부 코팅(56)을 포함한다. 중간층(54)은 알루미늄 산화물 층(52)과 외부 코팅(56) 사이에 배치된다. 상기 중간층(54)은 아산화질소 및 암모니아를 사용하여 형성된 플라즈마에 의해 알루미늄 산화물 층(52)을 처리함으로써 획득될 수 있다. 특히, 중간층(54)은 도 2에 도시된 방법 변형에 따라 알루미늄 산화물 층(52)을 형성하고 이어서 암모니아와 아산화질소의 가스 혼합물을 제공하며(22) 중간 플라즈마를 형성함으로써 획득될 수 있다.
외부 코팅(56)은 바람직하게는 실리콘 질화물 층으로서 구성된다. 그 두께는 50nm 내지 200nm, 바람직하게는 80nm 내지 150nm이다. 알루미늄 산화물 층(52)의 두께는 5nm 내지 20nm, 바람직하게는 5nm 내지 10nm이다.
도 4에 도시된 예시적인 실시예의 경우, 실리콘 태양 전지 기판(60)이 반도체 기판으로서 다시 제공된다. 도 4에 도시된 실시예 변형은 서로 위아래로 배치된 복수의 층(67, 68, 69)을 포함하는 외부 코팅(66)이 제공된다는 점에서 도 3에 도시된 예시적인 실시예와 상이하다. 도 2에 도시된 예시적인 실시예와 유사하게, 이들 층 중 하나는 실리콘 산 질화물 층(67)이고, 다른 층은 제 1 실리콘 질화물 층(68)이며, 제 3 층은 제 2 실리콘 질화물 층(69)이고, 이때 제 1 실리콘 질화물 층(68) 및 제 2 실리콘 질화물 층(69)은 상이한 조성을 갖는다. 도 3과 관련하여 이미 설명된 중간층(54) 및 알루미늄 산화물 층(52)과 함께, 상기 층들은 층 스택(65)을 형성한다. 그 결과 실리콘 산 질화물 층(67), 제 1 실리콘 질화물 층(68) 및 제 2 실리콘 질화물 층(69)의 두께는 이들의 총 층 두께의 방식으로 선택되며, 따라서 외부 코팅의 두께는 50nm 내지 200nm, 바람직하게는 80nm 내지 150nm이다.
도 4에 도시된 실시예 변형에서 제 1 실리콘 질화물 층(68)을 실리콘 산화물 층으로 대체함으로써 다른 예시적인 실시예에 도달한다.
도 4에 도시된 실리콘 태양 전지 기판(60)은 도 2에 도시된 방법에 의해 유리하게 생산될 수 있다.
10: PECVD 형성에 의한 알루미늄 산화물 층의 형성
12: 수소 및 산소 공급
14: PECVD에 의한 실리콘 질화물 층의 형성
16: 진공 유지
22: 암모니아와 아산화질소의 가스 혼합물 제공 및 중간 플라즈마 형성
24: 실리콘 산 질화물 층을 PECVD 증착
26: 제 1 실리콘 질화물 층을 PECVD 증착
28: 제 2 실리콘 질화물 층을 PECVD 증착50: 실리콘 태양 전지 기판
51: 표면
52: 알루미늄 산화물 층
54: 중간층
55: 레이어 스택
56: 외부 코팅
60: 실리콘 태양 전지 기판
65: 레이어 스택
66: 외부 코팅
67: 실리콘 산 질화물 층
68: 제 1 실리콘 질화물 층
69: 제 2 실리콘 질화물 층

Claims (18)

  1. 반도체 재료(50)의 표면(51)을 패시베이션(passivating)하는 방법으로서,
    알루미늄 산화물 층(52) 및 외부 코팅(56; 66)을 포함하는 층 스택(55; 65)이 상기 반도체 재료(50)의 표면(51) 상에 형성되고;
    상기 알루미늄 산화물 층(52) 및 상기 외부 코팅(56; 66)이 진공이 존재하는 진공 프로세스에서 각각 형성되고(10, 14; 10, 24);
    상기 방법은,
    상기 알루미늄 산화물 층(52)의 형성(10)과 상기 외부 코팅(56; 66)의 형성(14; 24) 사이에 진공이 유지되며(16);
    상기 알루미늄 산화물 층(52)의 형성(10) 이후 그리고 상기 외부 코팅(56; 66)의 형성(14; 24) 이전에, 형성된 상기 알루미늄 산화물 층(52)에 수소 및 산소가 공급되는 것으로 특징지어지는, 방법.
  2. 제 1 항에 있어서,
    상기 외부 코팅(66)은 실리콘 질화물 층(68, 69), 실리콘 산 질화물 층(67) 및 실리콘 산화물 층으로 이루어진 그룹으로부터의 적어도 하나의 층, 바람직하게는 실리콘 질화물 층(68, 69)을 포함하는 것으로 특징지어지는, 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 외부 코팅(66)은 서로 위아래로 배치되고 각각이 실리콘에 더하여 질소 및/또는 산소도 함유하는 복수의 층(67, 68, 69)을 포함하며, 상기 층은 서로 다른 농도의 실리콘, 산소 및/또는 질소를 포함하는 것으로 특징지어지는, 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    수소 및 산소는 물의 형태로 형성된 알루미늄 산화물 층(52)에 공급되는(12) 것으로 특징지어지는, 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    수소 및 산소는 중간 플라즈마의 형태로 공급되는(22) 것으로 특징지어지는, 방법.
  6. 제 5 항에 있어서,
    아산화질소 및/또는 암모니아를 사용하여, 바람직하게는 아산화질소 및 암모니아를 사용하여 중간 플라즈마가 형성되는(22) 것으로 특징지어지는, 방법.
  7. 제 6 항에 있어서,
    중간 플라즈마는 아산화질소 및 암모니아를 사용하여 형성되고(22), 이를 위해서 아산화질소와 가스 암모니아의 가스 혼합물이 프로세스 공간에 제공되는(22) 것으로 특징지어지는, 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    실리콘 재료(50)의 표면(51)이 패시베이션되는 것으로 특징지어지는, 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 알루미늄 산화물 층(52) 및 상기 외부 코팅(56; 66)은, 바람직하게는 튜브로(tube furnace) 내에서 플라즈마 구동되는 기상 증착에 의해 형성되는(10, 14; 24, 26, 28) 것으로 특징지어지는, 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 알루미늄 산화물 층(52)은 5nm 내지 20nm, 바람직하게는 5nm 내지 10nm의 두께로 형성되는(10) 것으로 특징지어지는, 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 외부 코팅(56; 66)은 50nm 내지 200nm, 바람직하게는 80nm 내지 150nm의 두께로 형성되는(14; 24, 26, 28) 것으로 특징지어지는, 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    태양 전지 기판(50)의 표면(51), 바람직하게는 그 후면이 패시베이션되는 것으로 특징지어지는, 방법.
  13. 반도체 기판(50; 60)으로서,
    자신의 표면(51) 상에 배치되고 알루미늄 산화물 층(52) 및 외부 코팅(56; 66)을 포함하는 층 스택(55; 65),
    상기 알루미늄 산화물 층(52)과 상기 외부 코팅(56; 66) 사이에 배치된 중간층(54)을 구비하고,
    상기 중간층(54)은 아산화질소 및 암모니아를 사용하여 형성된 플라즈마에 의해 상기 알루미늄 산화물 층(52)을 처리함으로써 획득될 수 있는, 반도체 기판.
  14. 제 13 항에 있어서,
    상기 외부 코팅(66)은 실리콘 질화물 층(68, 69), 실리콘 산 질화물 층(67) 및 실리콘 산화물 층으로 이루어진 그룹으로부터의 적어도 하나의 층, 바람직하게는 실리콘 질화물 층(68, 69)을 포함하는 것으로 특징지어지는, 반도체 기판.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 외부 코팅(66)은 서로 위아래로 배치되고 각각이 실리콘에 더하여 질소 및/또는 산소도 함유하는 복수의 층(67, 68, 69)을 포함하며, 상기 층은 서로 다른 농도의 실리콘, 산소 및/또는 질소를 포함하는 것으로 특징지어지는, 반도체 기판.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    실리콘 기판(50)이 상기 반도체 기판(50)으로서 제공되는 것으로 특징지어지는, 반도체 기판.
  17. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 알루미늄 산화물 층(52)은 5nm 내지 20nm, 바람직하게는 5nm 내지 10nm의 두께를 갖는 것으로 특징지어지는, 반도체 기판.
  18. 제 13 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 외부 코팅(56; 66)은 50nm 내지 200nm, 바람직하게는 80nm 내지 150nm의 두께를 갖는 것으로 특징지어지는, 반도체 기판.
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