KR20190043991A - 다이 기반의 이종 집적를 위한 방법 및 집적된 다이를 포함하는 장치 - Google Patents

다이 기반의 이종 집적를 위한 방법 및 집적된 다이를 포함하는 장치 Download PDF

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KR20190043991A
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다니엘 엔. 캐러더스
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삼성전자주식회사
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Abstract

타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법이 제공된다. 상기 방법은 화합물 반도체 기판, 식각 정지막 및 적어도 하나의 능동 반도체 소자를 포함하는 소스 다이를 제공하되, 상기 식각 정지막은 상기 적어도 하나의 능동 반도체 소자와 상기 화합물 반도체 기판 사이에 형성되고, 상기 식각 정지막은 상기 화합물 반도체 기판을 제거하기 위한 플라즈마 식각에 내성을 갖고, 타겟 웨이퍼의 표면의 적어도 일부 상에 접착제를 제공하고, 상기 타겟 웨이퍼의 표면의 일부에 상기 소스 다이를 정렬시키고, 상기 적어도 하나의 능동 반도체 소자가 상기 타겟 웨이퍼의 표면과 상기 화합물 반도체 기판 사이에 형성되도록 상기 타겟 웨이퍼의 표면의 일부 상에 상기 소스 다이를 위치시키되, 상기 접착제의 적어도 일부는 상기 소스 다이와 상기 타겟 웨이퍼의 표면 사이에 형성되고, 상기 접착제를 이용하여 상기 타겟 웨이퍼의 표면에 소스 다이를 본딩시키고, 및 상기 플라즈마 식각을 포함하는 식각 공정의 일부를 통해 상기 소스 다이의 상기 화합물 반도체 기판을 제거하는 것을 포함한다.

Description

다이 기반의 이종 집적를 위한 방법 및 집적된 다이를 포함하는 장치{Method of performing die-based heterogeneous integration and devices including integrated dies}
본 발명은 다이 기반의 이종 집적를 위한 방법 및 집적된 다이를 포함하는 장치에 관한 것이다.
반도체 및 다른 물질을 포함하는 집적 장치는 개선된 성능 및/또는 기능을 가질 수 있다. 예를 들어, 광 회로는 CMOS, BiCMOS 및 실리콘 미세 전자 기계 시스템(silicon microelectromechanical systems)을 포함하는 다수의 반도체 기술과 통합되는 것이 바람직할 수 있다. Ⅲ족-Ⅴ족 물질 및 다른 능동 반도체 물질은 포토닉스(photonics), 강자성체(ferromagnetics), RF 및 전력 애플리케이션 분야와 관련하여 장점을 갖는다. 결과적으로, Ⅲ족-Ⅴ족 물질은 포토닉스 회로에 사용되는 것이 바람직하다. 실리콘은 이러한 "기타" 물질 시스템의 애플리케이션에 종종 필요한 복잡한 처리 및 인터페이스 회로를 구현하는 기능을 갖는다. 따라서, Ⅲ족-Ⅴ족 물질과 같은 상이한 활성 이종 원소를 실리콘과 집적하는 것이 바람직하다.
현재, 이들 물질을 집적하기 위해 웨이퍼 본딩 접근법이 사용된다. 이러한 기술에서 전체 웨이퍼는 함께 접착된다. 그러나, Ⅲ족-Ⅴ족 물질과 같은 화합물 반도체 물질을 포함하는 많은 장치가 실리콘 웨이퍼보다 작은 웨이퍼 상에서 성장된다. 예를 들어, GaAs 웨이퍼가 화합물 반도체 기술에 사용될 수 있다. GaAs 웨이퍼는 전형적으로 직경이 150 밀리미터 또는 200 밀리미터이다. 일반적인 실리콘 웨이퍼는 직경이 300 밀리미터이다. 결과적으로, 다수의 화합물 반도체 웨이퍼가 단일 실리콘 웨이퍼를 커버하는데 사용된다. 웨이퍼가 본딩을 위해 동일한 크기 일지라도, 일반적으로 웨이퍼 본딩 Ⅲ족-Ⅴ족 물질의 75% 내지 95%가 제조 중에 식각 제거된다. 결과적으로, 웨이퍼 본딩은 화합물 반도체 실리콘과 집적시키는데 비효율적인 메커니즘이다.
다른 기술은 물질을 결합시키기 위해 분자 결합을 사용한다. 이러한 기술은 일반적으로 웨이퍼 또는 다이를 타겟 기판에 본딩하기 위해 발생하는 표면 변형 또는 상호 작용이 본질적으로 균일하고 결합 강도가 후속 프로세싱을 허용한다는 것을 보장하기 위해 표면의 평면성에 대한 초미세 제어를 필요로 한다. 이러한 접근법은 일반적으로 비용을 증가시키고 수율에 부정적인 영향을 줄 수 있는 폴리싱 기술의 값 비싼 애플리케이션을 필요로 한다. 결과적으로, 능동 반도체 회로 소자를 실리콘과 결합하기 위한 개선된 메커니즘이 요구된다.
본 발명이 해결하고자 하는 과제는, 반도체 장치의 신뢰성을 향상시키기 위해 이종 소자를 반도체 장치에 집적하는 방법 및 이종 소자가 집적된 반도체 장치에 관한 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
타겟 웨이퍼 상에 존재하는 회로 소자들과 이종 소자들을 집적하는 방법 및 이렇게 형성된 장치가 설명된다. 소스 다이가 제공된다. 소스 다이는 GaAs와 같은 화합물 반도체 기판, 식각 정지막 및 화합물 반도체 기판 상에 형성된 적어도 하나의 능동 반도체 소자를 포함한다. 식각 정지막은 능동 반도체 소자(들)와 화합물 반도체 기판 사이에 형성된다. 식각 정지막은 GaAs에 대한 SF6/BCl4 또는 SF6/SiCl4 플라즈마 식각과 같이 화합물 반도체 기판에 대한 플라즈마 식각에 내성을 갖는다. 접착제는 타겟 웨이퍼의 표면의 적어도 일부 상에 제공된다. 소스 다이는 능동 반도체 소자(들)가 타겟 웨이퍼의 표면과 화합물 반도체 기판 사이에 있도록 타겟 웨이퍼의 표면의 일부에 정렬되어 배치된다. 접착제의 적어도 일부는 소스 다이와 타겟 웨이퍼의 표면 사이에 형성된다. 소스 다이는 접착제를 이용하여 타겟 웨이퍼의 표면에 본딩된다. 소스 다이의 기판이 제거된다. 기판을 제거하는 것은 식각 정지막이 내성을 갖는 플라즈마 식각을 이용하는 것을 포함한다. 결과적으로, 식각 정지막 및 능동 반도체 소자의 적어도 일부는 타겟 기판에 본딩된 채로 남는다.
본 명세서에 기술된 방법은 높은 상호 접속 밀도를 갖는 이종 소자를 집적할 수 있고, 프론트 엔드 오브 라인(FEOL) 전자 장치의 제조를 방해하지 않고, 전자 제품과의 긴밀한 결합을 제공하며, 백 엔드 오브 라인(BEOL)에서 증착된 광 구조와의 집적을 위해 다양한 크기의 ASIC 또는 ROIC에 적용할 수 있는 웨이퍼 레벨 애플리게이션을 제공하고, 이종 소자의 후면에 금속 콘택 구조를 만들 수 있으면, 기판을 제거한 후에 증착된 웨이브 가이드(waveguide)를 추가할 수 있다.
도 1은 반도체 장치에서 이종 소자들을 집적하기 위한 방법의 예시적인 실시예를 도시한 순서도이다.
도 2a 내지 도 2d는 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 3은 반도체 장치에서 이종 소자들을 집적하기 위한 방법의 다른 예시적인 실시예를 도시한 순서도이다.
도 4a 및 도 4b는 이종 소자들을 집적하는 반도체 장치의 예시적인 실시예의 평면도 및 측면도이다.
도 5는 이종 소자들을 집적하는 반도체 장치의 예시적인 실시예이다.
도 6은 이종 소자들을 집적하는 반도체 장치의 예시적인 실시예이다.
예시적인 실시예는 Ⅲ족-Ⅴ족 물질 및 이들 물질로 제조된 구성 요소를 포함하는 반도체 장치 및 능동 반도체 소자와 같은 이종 소자를 집적하는 장치에 관한 것으로, 이에 한정되는 것은 아니다. 이하 설명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시할 수 있도록 제공되었으며 특허 출원과 그 요구사항의 일부로 제공된다. 본 명세서에 기재된 예시적인 실시예들 및 그에 대한 원리 및 형태들의 다양한 변형들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 수 있다. 예시적인 실시예들은 주로 특정한 실시예에 제공되는 특정한 방법들 및 시스템들로 기술되었다. 하지만, 상기 방법들 및 시스템들은 다른 실시에서도 유효하게 작동할 수 있다.
"예시적인 실시예", "일 실시예", 및 "다른 실시예"와 같은 문구는 복수의 실시예들 뿐 아니라 동일하거나 다른 실시 예들에 대한 것일 수 있다. 실시예들은 일정 구성들을 갖는 시스템들 및/또는 장치들에 대하여 기술될 것이다. 하지만, 시스템들 및/또는 장치들은 도시된 구성들보다 많거나 적은 구성들을 포함할 수 있고, 배치 및 구성 들의 형태에 대한 변화가 본 발명의 범위 내에서 이루어질 수 있다. 예시적인 실시예들은 일정 단계들을 갖는 특정 방법들의 맥락에서 기술될 수 있다. 하지만, 방법 및 시스템은 다른 및/또는 추가적인 단계들을 갖거나 예시적인 실시예들에 모순되지 않는 다른 순서들의 단계들을 갖는 다른 방법들에서 유효하게 작동할 것이다. 따라서, 본 발명은 도시된 실시예들에 한정할 의도가 아니며, 본 명세서에 기재된 원리들 및 형태들과 모순되지 않는 가장 넓은 범위에 따른다.
본 명세서에서 사용되는 용어는 특정 실시 예를 설명하기 위한 것이며, 본 발명을 제한하려는 것은 아니다. 본 명세서에 사용 된 바와 같이, 단수 형태는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는(comprises)" 및/또는 "포함하는(comprising)"이라는 용어는 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 구성의 존재를 나타내지만, 존재를 배제하지는 않는다는 것이 더 이해될 것이다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되지 않은 이상 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
타겟 웨이퍼 상에 이종 소자들을 집적하는 방법 및 이렇게 형성된 장치가 설명된다. GaAs와 같은 화합물 반도체 기판을 포함하는 소스 다이, 식각 정지막 및 적어도 하나의 능동 반도체 소자가 제공된다. 식각 정지막은 능동 반도체 소자(들)와 화합물 반도체 기판 사이에 형성된다. 식각 정지막은 화합물 반도체 기판에 대한 플라즈마 식각에 내성을 갖는다.　접착제는 타겟 웨이퍼의 표면의 적어도 일부 상에 제공된다. 소스 다이는 능동 반도체 소자(들)가 타겟 웨이퍼의 표면과 화합물 반도체 기판 사이에 있도록 타겟 웨이퍼의 표면의 일부에 정렬되어 배치된다. 접착제의 적어도 일부는 소스 다이와 타겟 웨이퍼의 표면 사이에 형성된다. 소스 다이는 접착제를 이용하여 타겟 웨이퍼의 표면에 결합된다. 소스 다이의 기판은 식각 정지막이 내성을 갖는 플라즈마 식각을 이용하는 것을 포함하여 제거된다.
도 1은 반도체 장치에서 이종 소자들을 집적하는 방법(100)의 예시적인 실시예를 도시하는 순서도이다. 단순화를 위해, 일부 단계는 생략되거나, 다른 순서로 수행되거나 및/또는 결합될 수 있다. 또한, 방법(100)은 반도체 장치를 형성하는 다른 단계가 수행된 후에 시작될 수 있다. 보다 구체적으로, 방법(100)은 실리콘 소자들을 GaAs와 같은 화합물 반도체 웨이퍼 상에 형성된 능동 반도체 소자들과 집적시킨다. 본 명세서에서 사용되는 바와 같이, 능동 반도체 소자는 전형적으로 실리콘 웨이퍼 상에 형성되지 않는 소자이다. 이러한 능동 반도체 소자는 GaAs와 같은 화합물 반도체 웨이퍼 상에 에피택셜하게 또는 다른 방식으로 성장될 수 있다. 예를 들어, 능동 반도체 소자는 Ⅲ족-Ⅴ족 물질 및 Ⅲ족-Ⅴ족 물질, Ⅲ족-질화물 및 Ga-N 기반 장치와 같은 Ⅲ족 질화물을 포함하지만 이에 제한되지는 않는다. 능동 반도체 소자를 위해 에피택셜 성장시킬 수 있는 Ⅲ족-Ⅴ족 물질은 BN, AlN, GaN, InN, TlN, Ge, BP, AlP, GaP, InP, TlP, CdSe, BAs, AlAs, GaAs, InAs, TlAs, CdTe, BSb, AlSb, GaSb, InSb, TlSb, CdAs, BBi, AlBi, GaBi, InBi, TlBi, CdS, MoSe, MoS, MnAs, GaMnAs, InMnAs, ZnSe, CdMnTe, BaTiO3, SrTiO3, Bi2Tie3, CdZnTe, ZnS, HgCdTe, HgZnTe, ZnMgSSe, BiSe, BiTe, ZnO, AlGaAs, InGaAs, AlInAs, AlInSb, GaAsN, PbSe, GaAsP, GaAsSb, AlGaN, AlGaP, InGaN, PbTe, InAsSb, InGaSb, AlGaInP, AlGaAsP, InGaAsP, PbS, InAsSbP, AlInAsP, AlGaAsN, InGaAsN, InAlAsN, SnTe, GaAsSbN, GaInNAsSb, GaInAsSbP, SiGe, GaAsO, PbSnTe, GaAsBi, GaBiNAs, InGaBiAs, InGaBi, InGaBiN 및 GaSbBi 중 적어도 하나를 포함할 수 있다. 능동 반도체 소자의 다른 예는 헤테로 구조, 동종 접합, 퀀텀 웰(quantum well), 퀀텀 도트(quantum dot), 퀀텀 와이어(quantum wire) 및 다른 유사한 구조를 포함한다. 따라서, 능동 반도체 소자는 전형적으로 타겟 웨이퍼 상에 성장되지는 않지만 소스 다이에 대해 일반적으로 GaAs 웨이퍼 상에 성장되는 임의의 구성을 포함할 수 있다. 또한, 이러한 구성은 단일 층, 다중 층, 또는 하나 이상의 층(들)으로 제조된 장치 일 수 있다. 또한, 도 2a 내지 2d는 방법(100)을 이용하여 제조되는 CMOS 장치와 같은 반도체 장치(200)의 예시적인 실시예의 일부를 도시한다. 단순화를 위해, 모든 구성 요소가 도 2a 내지 도 2d에 도시되어 있는 것은 아니다. 도 2a 내지 도 2d는 축척되지 않는다. 결과적으로, 방법(100)은 반도체 장치(200)와 관련하여 설명된다.
소스 다이가 단계(102)를 통해 제공된다. 단계(102)는 화합물 반도체 웨이퍼 상에 식각 정지막 및 능동 반도체 소자(들)를 제조하는 단계를 포함한다. 화합물 반도체 기판은 GaAs 웨이퍼 또는 다른 유사한 기판을 포함할 수 있다. 에피택셜 유연성 및 기판 제거의 상대적 용이성 때문에 GaAs 웨이퍼가 바람직하다. 식각 정지막은 능동 반도체 소자(들)와 화합물 기판 사이에 형성된다. 식각 정지막은 화합물 반도체 기판을 제거하는데 사용될 수 있는 플라즈마 식각에 내성을 갖는다. 예를 들어, 식각 정지막은 SF6/BCl4 또는 SF6/SiCl4 플라즈마 식각과 같은 GaAs 플라즈마 식각에 내성이 있는 AlGaAs 층 일 수 있다. 능동 반도체 소자는 전술 한 바와 같다. 예를 들어, Ⅲ족-Ⅴ족 물질은 GaAs 웨이퍼의 식각 정지막 상에 에피택셜 성장될 수 있다. 상기 층들은 매우 얇을 수 있으며, 몇몇 실시예들에서, 소자들을 형성하도록 처리될 수 있다. 소스 다이는 예를 들어 다이싱, 스크라이버 또는 레이저를 통해 웨이퍼로부터 싱귤레이트될(singulated) 수 있다. 몇몇 실시예에서, 실리콘 다이옥사이드와 같은 층은 다이가 싱귤레이트되기 전에 소스 웨이퍼 상에 증착될 수 있다. 이러한 층은 소스 다이의 본딩을 향상시킬 수 있고 싱귤레이션 동안 능동 반도체 소자를 보호할 수 있다. 싱귤레이션 중에서 손상을 줄이기 위해 추가 보호층을 소스 다이에 증착할 수도 있다. 따라서, 소스 다이는 화합물 반도체 기판, 식각 정지막 및 적어도 하나의 능동 반도체 소자를 포함한다.
도 2a는 반도체 장치(200)에 사용될 소스 다이(201)를 도시한다. 따라서, GaAs와 같은 화합물 반도체 기판(202), AlGaAs와 같은 식각 정지막(204) 및 능동 반도체 소자(들)(206)가 도시된다. 능동 반도체 소자(들)(206)는 화합물 반도체 기판(202)상에 성장될 수 있는 하나 이상의 층들을 포함할 수 있다. 몇몇 실시예에서, 능동 반도체 소자(들)(206)는 화합물 반도체 기판(202) 상에 성장된 층, 구조, 장치 및/또는 이들의 부분을 포함할 수 있다. 몇몇 실시예에서, 능동 반도체 소자(들)(206)는 식각 정지막(204) 상에 제조된 임의의 물질 및/또는 구조 일 수 있다. 소스 다이(201)는 소스 다이가 본딩되는 타겟 웨이퍼보다 작다.
단계(104)를 통해 타겟 웨이퍼의 표면 상에 접착제가 제공된다. 타겟 웨이퍼는 일부 반도체 소자가 이미 제조된 Si 웨이퍼 일 수 있다. 예를 들어, 타겟 웨이퍼는 이미 형성된 CMOS 소자, BiCMOS 소자, MEMS 소자 또는 이들의 일부를 포함할 수 있다. 얇은 산화막이 접착제를 결합하기 전에 표적 웨이퍼의 표면 상에 선택적으로 제공될 수 있다. 몇몇 실시예에서, 접착제는 스핀-온 글라스(spin-on glass, SOG)이다. 스핀-온 글라스는 잉크젯 프린팅, 나노-디스펜스 툴(nano-dispense tool)을 통해 적용하거나 회전시킬 수 있다. 잘 정의된 영역에 스핀-온 글라스를 적용할 수 있기 때문에 잉크젯 프린팅 및 나노-디스펜스 툴이 필요할 수 있다. 몇몇 실시예에서, 스핀-온 글라스는 100 나노미터 이상의 두께이고 500 나노미터 이하의 두께이다. 하지만, 다른 두께도 가능하다. 다른 유동성 접착제 및/또는 애플리케이션 방법이 사용될 수 있다. 접착제는 소스 다이(201)가 결합되기를 원하는 타겟 웨이퍼의 표면의 적어도 일부를 덮는다. 몇몇 실시예에서, 타겟 웨이퍼의 표면의 다른 부분은 접착제로 덮일 수 있다. 타겟 웨이퍼의 전체 표면이 접착제로 덮일 수 있지만, 크랙의 가능성 및 접착제를 제어된 방식으로 두는 것이 어려워 일반적으로 바람직하지 않다. 유동성 접착제가 단계(104)에서 표적 웨이퍼의 표면에 첨가되기 때문에, 표면은 결합전에 평탄화 될 필요가 없다. 대신, 접착제의 표면 장력은 물질을 잡아 당겨 변화가 큰 상태에서 유지된다. 본딩 공정 동안, 접착제의 변위는 결합선이 정의되고 유지되도록 한다.
소스 다이(201)는 단계(106)를 통해 타겟 웨이퍼의 원하는 부분에 정렬된다. 소스 다이의 원하는 위치는 반도체 장치(200)의 단일 다이에 대응하는 타겟 웨이퍼의 영역 상에 있을 수 있고, 타겟 웨이퍼의 다수의 영역 / 다이를 포함할 수 있고 / 있거나 타겟 웨이퍼의 표면상의 스크라이브 스트리트(scribe street)를 교차하도록 놓일 수 있다. 또한, 단계(106)에서의 정렬은 타겟 웨이퍼 상의 기존의 정렬 피처가 소스 다이(201)상의 구조물(들)을 타겟 웨이퍼 상의 기존 구조물에 정밀하게 정렬시키는데 사용될 수 있게 한다. 소스 다이(201)는 단계(108)를 통해 타겟 웨이퍼의 원하는 부분 상에 플립되고 배치된다. 플립 칩 기술은 단계(106) 및 단계(108)를 수행하는데 사용될 수 있다.
도 2b는 단계(108)가 수행된 후의 반도체 장치(200)를 도시한다. 따라서, 타겟 웨이퍼(220)가 도시된다. 타겟 웨이퍼(220)는 하부 Si 웨이퍼 / 기판뿐만 아니라 형성된 임의의 소자를 포함할 수 있다. 소스 다이(201)는 타겟 반도체 웨이퍼(220)의 표면과 기판(202) 사이에 능동 반도체 소자(206)가 있도록 플립된다. 접착제(210)는 소스 다이(201)와 타겟 웨이퍼(220) 사이에 형성된다. 　도시된 실시예에서, 접착제(210)는 소스 다이(201)의 가장자리를 지나도록 연장되지 않는다. 그러나, 다른 실시예에서, 접착제(210)는 소스 다이(201)보다 타겟 웨이퍼(220) 표면의 더 넓은 영역 상으로 연장된다. 선택적으로, 접착제(210)는 소스 다이(201)보다 작은 영역 상으로 연장될 수 있다. 예를 들어, 접착제(210)는 소스 다이(201)보다 크거나 작은 면적을 측면 당 50 마이크로미터 이하로 덮을 수 있다.
소스 다이(201)는 단계(110)를 통해 접착제(210)를 이용하여 타겟 웨이퍼(220)의 표면에 본딩된다. 단계(110)는 접착제(210)의 두께가 원하는대로 되도록 소스 다이(201) 및/또는 타겟 웨이퍼(220)에 힘을 가하는 단계를 포함한다. 몇몇 실시예에서, 적용되는 힘은 0.1 kg/cm2 이상 0.6 kg/cm2 이하이다. 접착제(210)는 또한 타겟 웨이퍼(220) 및/또는 소스 다이(201)의 온도를 상승시킴으로써 적어도 부분적으로 경화될 수 있다. 예를 들어, 접착 두께를 설정하기 위해 소스 다이(201) 상에 최대 힘이 가해지는 동안, 소스 다이(201)의 온도는 100℃ 이상이고 300℃ 이하로 상승될 수 있다. 몇몇 실시예에서, 온도는 적어도 135℃ 이상이고 250℃ 이하로 상승된다. 이러한 경화는 소스 다이(201)가 타겟 웨이퍼(220)상의 선택된 위치에서 안정한 상태를 유지하도록 보장한다. 따라서, 단계(110)는 적어도 본딩 물질의 화학적 변형을 개시한다. 다른 소스 다이가 타겟 기판에 결합되기를 원하는 경우, 단계(110)는 예를 들어, 온도를 200℃ 내지 400℃로 상승시킴으로써 접착제의 화학적 전환을 완료할 수 있다. 이러한 실시예에서, 단계(110)는 접착제를 완전히 경화시킨다.
단계(102) 내지 단계(110)는 단계(112)를 통해 다른 소스 다이(들)에 대해 선택적으로 반복된다. 따라서, 다수의 소스 다이가 타겟 웨이퍼에 집적될 수 있다. 단계(114)를 통해 모든 소스 다이가 타겟 웨이퍼에 본딩된 후에 추가적인 경화가 수행될 수 있다. 추가적인 경화는 온도를 200℃ 내지 400℃로 올릴 수 있다. 이러한 추가적인 경화는 접착 물질의 완전한 화학적 전환을 보장한다. 몇몇 실시예에서, 반도체 장치에 통합되는 모든 소스 다이는 동일한 레벨로 본딩된다. 따라서, 단계(102) 내지 단계(110)는 타겟 웨이퍼(220)의 동일한 표면상에서 완료된다. 다른 실시예에서, 소스 다이는 상이한 레벨에서 타겟 웨이퍼(220)에 집적될 수 있다. 이러한 실시예에서, 단계(112)는 단계(118) 이후에 수행될 수 있고, 단계(102) 내지 단계(110), 단계(114), 단계(116) 및 단계(118)(후술 됨)를 포함할 수 있다.
소스 다이(201)의 화합물 반도체 기판(202)은 단계(116)를 통해 식각 정지막(204)이 내성을 갖는 플라즈마 식각을 이용하는 것을 포함하여 제거된다. 기판(202)의 제거는 다수의 하위 단계를 포함할 수 있다. 따라서, 플라즈마 식각에 추가하여 다른 단계가 수행될 수 있다. 예를 들어, 플라즈마 식각 이전에 기판(202)의 두께를 감소시키기 위해 기계적 및/또는 화학적 공정 이용될 수 있다. 몇몇 실시예에서, 기판(202)의 감소된 두께는 5 마이크로미터 내지 20 마이크로미터 이다. 기판(202)을 제거하기 전에, 임시 보호 물질이 타겟 웨이퍼(220)의 표면을 가로 질러 도포될 수 있다. 이러한 보호 물질의 적용은 단일 소스 다이(201)만이 집적되거나 소스 다이가 넓게 이격되어 있는 경우에 바람직할 수 있다. 이러한 보호 물질은 기계적 및 화학적 박화 공정으로부터 타겟 웨이퍼(220)상의 구성 요소를 보호하는데 사용될 수 있다. 이러한 보호 물질은 포토 레지스트, 폴리이 미드와 같은 보다 보호성 있는 폴리머, 또는 Bismaleimide, 에폭시, BCB 또는 타겟 웨이퍼(220) 표면을 신속하고 저렴한 방식으로 보호할 수 있는 다른 물질 일 수 있다. 몇몇 실시예에서, 스핀-온 글라스가 또한 이 보호층으로서 사용될 수 있다. 그러나, 이러한 스핀-온 글라스는 일반적으로 최종 경화 단계 이전에 적용된다. 그리딩이 완료된 후에 남아있는 중합체성 보호 물질을 제거하기 위해 산소 플라즈마가 사용될 수 있다. 기타 보호 물질에는 다른 제거 공정을 사용할 수 있다. 플라즈마 식각은 화합물 반도체 기판(202)의 제거를 완료하기 위해 사용된다. 예를 들어, SF6/BCl4 또는 SF6/SiCl4의 플라즈마는 잔류 GaAs 기판을 제거하는데 사용될 수 있다.
도 2c는 단계(116)가 수행된 후의 반도체 장치(200)를 도시한다. 따라서, 접착제(210)는 단계(112) 후에 접착(210')으로 전환된다. 또한, 화합물 반도체 기판(202)은 단계(116)에서 제거된다. 식각 정지막(204)은 플라즈마 식각에 내성이기 때문에, 대부분 또는 전부가 남는다.
식각 정지막(204)은 단계(118)를 통해 선택적으로 제거될 수 있다. 산화 또는 선택적 습식 식각이 단계(118)에서 수행될 수 있다. 예를 들어, AlGaAs 층의 경우, 황산계 용액과 같은 습식 식각이 AlGaAs 층을 제거할 수 있다. 도 2d는 단계(118)가 수행된 후의 반도체 장치(200)를 도시한다. 따라서, 식각 정지막(204)은 제거된다. 반도체 장치(200)의 제조는 단계(119)를 통해 완료될 수 있다. 예를 들어, 추가적인 공정이 능동 반도체 소자(들)(206)상에서 수행될 수 있다. 능동 반도체 소자가 하나 이상의 층을 포함하는 경우, 포토 리소그래피를 이용하여 능동 반도체 소자를 하나 이상의 장치로 패터닝할 수 있다. 전기적인 콘택은 능동 반도체 소자에 대해 이루어질 수 있다. 반도체 장치(200)에 대한 추가적인 구성 요소들/층들이 또한 제조될 수 있다.
방법(100)은 높은 상호 접속 밀도를 갖는 실리콘 및 능동 반도체 소자를 포함하는 이종 소자를 포함하는 반도체 장치를 제공할 수 있다. 예를 들어, 광 소자는 반도체 장치에 보다 쉽게 집적될 수 있다. 소스 다이(201)의 백 엔드 오브 라인(BEOL) 집적은 타겟 웨이퍼(220)상의 프론트 엔드 오브 라인(FEOL) 전자 장치의 제조 또는 능동 반도체 소자(들)(206)의 제조를 방해하지 않는다. 예를 들어, 능동 반도체 소자들(206)내의 Ⅲ족-Ⅴ족 물질들의 매우 얇은 에피택셜 층들이 반도체 장치(200)에 집적될 수 있다. 방법(100)은 전자와의 밀접한 결합을 제공할 수 있고, 백 엔드 오브 라인(BEOL) 내의 증착된 광 구조(능동 반도체 구조들(206))에의 집적을 가능하게 하고, 다양한 크기의 주문형 집적 회로들(application specific integrated circuits, ASICs) 또는 판독 집적 회로들(readout integrated circuits, ROIC)에 적용할 수 있는 웨이퍼 레벨 애플리케이션을 제공한다. 또한, 추가 처리가 능동 반도체 소자(206)상에서 수행될 수 있기 때문에, 금속 콘택 구조가 이종 소자의 뒷면에 형성될 수 있고, 증착된 웨이브 가이드(waveguide)가 기판(202)의 제거 후에 추가될 수 있으며, 및/또는 다른 제조 기술이 적용될 수 있다. 소스 다이(201)만이(전체 소스 웨이퍼와 대조적으로) 타겟 기판과 결합되기 때문에, 집적 비용 및 재료 낭비가 감소될 수 있다. 다르게 말하면, 타겟 기판(220)의 사용 가능한 표면적 및 소스 다이(201)에 사용되는 재료는 최적화 될 수 있다. 접착제(210)의 배치는 또한 최적화 될 수 있다. 따라서, 처리가 간단해지고 후속 처리에 대한 영향이 감소될 수 있다. 소스 다이(201)의 타겟 웨이퍼(220)에 대한 정렬은 또한 타겟 웨이퍼(220)의 기존의 정렬 특징의 이용으로 인해 향상될 수 있다. 상기 방법(100)은 신호 기생을 제어하고, 전력 요건을 관리하고, 패키징 복잡성을 감소시키는 방식으로 타겟 반도체 웨이퍼(220)상의 구성들과 능동 반도체 소자들(206)을 통합할 수 있다. 예를 들어, 반도체 장치(200) 내로의 소스 다이(201)상의 집적 Ⅲ족-질화물 물질은 고전력 / 고전압 아날로그 및 디지털 트랜지스터로부터 RF 및 광학 소자에 이르기까지 광범위한 장치 및 시스템을 가능하게 할 수 있다.
방법(100)의 사용은 또한 보다 복잡한 시스템 레벨 토폴로지(topologies )를 허용할 수 있다. 소스 다이의 재료 또는 회로의 다중 영역은 타겟 웨이퍼 표면의 상이한 영역에 본딩될 수 있다. 이러한 접근법은 매우 복잡하고 고도로 집적된 시스템 온 칩 구성을 허용하기 위해 이전의 하이브리드화된 레이어에 마이크로 범프의 후속 레이어가 배치되는 플립칩 범프 집적 접근법과도 호환된다. 예를 들어, 광 데이터 통신을 위한 시스템 레벨 기능은 방법(100)을 이용하여 집적될 수 있다. 이러한 경우, 타겟 웨이퍼(220)로서 저비용 실리콘 CMOS 또는 BCD가 사용될 수 있으며, 소스 다이(201) 내의 광 소자에 대한 튜닝, 인터페이스 및 제어 기능 및 고속 신호용 신호 라우팅을 제공한다. 고속 애플리케이션 특정 로직 회로 및 포토닉 다이는 마이크로 범프를 사용하여 전면에 집적될 수 있다. 이러한 접근 방식은 신호의 복잡한 인쇄 회로 기판 라우팅을 보다 통제된 환경으로 이동시키면서 패키지 구성 요소의 전체 구조를 단순화 할 수 있게 한다. 이는 저렴한 비용, 더 높은 데이터 레이트의 광 데이터 링크 및 능동형 광 케이블을 갖는 장치를 제공할 수 있게 한다. 따라서, 방법(100)은 반도체 장치에서 이종 소자들의 집적을 향상시킬 수 있다.
도 3은 CMOS 소자와 같은 반도체 장치에서 이종 소자들을 집적하는 방법(120)의 예시적인 실시예를 도시하는 순서도이다. 보다 구체적으로, 방법(120)은 본 명세서에 정의된 바와 같이 실리콘 소자를 능동 반도체 소자에 집적한다. 단순화를 위해, 일부 단계는 생략되거나, 다른 순서로 수행되거나 및/또는 결합될 수 있다. 도 3의 실시예는 또한 화합물 반도체 기판으로서 GaAs를 포함하는 소스 다이의 환경에서 설명된다.
단계(122)를 통해 반도체 장치 용 반도체 소자가 설계된다. 도시된 실시예에서, CMOS 소자가 설계된다. 몇몇 실시예에서, 집적되는 능동 반도체 소자(들)와 동일한 레벨(타겟 기판에 더 가깝다) 아래의(타겟 기판에 더 가까운) 소자 모두가 설계된다. 소스 다이가 집적되는 레벨 아래에 있는 CMOS 소자는 단계(124)에서 제조된다.
반도체 장치 용 능동 반도체 소자는 단계(126)를 통해 설계된다. 이러한 설계를 사용하여, 능동 반도체 소자는 단계(128)를 통해 GaAs 웨이퍼(들) 상에 제조된다. 단계(128)는 GaAs 소스 기판(들) 상에 AlGaAs와 같은 식각 정지막을 증착 또는 성장시키는 단계를 포함한다. 식각 정지막은 GaAs 웨이퍼에 대한 플라즈마 식각에 내성을 갖는다. 능동 반도체 소자는 식각 정지막 상에 형성된다. 예를 들어, Ⅲ족-Ⅴ족 물질 및/또는 Ⅲ족_질화물이 에피택셜하게 또는 식각 정지막 상에 성장될 수 있다. 원하는 물질의 층(들)은 얇을 수 있으며 단순히 처리되지 않은 상태로 남겨 둘 수 있다. 선택적으로, 능동 반도체 물질(들)을 포함하는 장치가 제조될 수 있다. 따라서, 식각 정지막 상의 임의의 구성 요소 및/또는 물질(들)은 반도체 장치에 집적될 능동 반도체 소자로 고려된다. 따라서, 블록 1의 단계(126) 및 단계(128)를 통해, 능동 반도체 소자는 GaAs 소스 웨이퍼 상에 설계되고 성장된다.
실리콘 이산화물 또는 다른 층과 같은 얇은 산화물이 단계(130)를 통해 소스 웨이퍼(들)의 표면 상에 선택적으로 증착된다. 몇몇 실시예에서, 증착된 산화물 층은 5 나노미터 이상의 두께이다. 산화물 층은 10 나노미터 이상의 두께 일 수 있다. 이러한 몇몇 실시예에서, 산화물 층은 5 나노미터 이상이고 200 나노미터 이하의 두께이다. 산화물 층은 소스 다이(들)의 결합을 향상시킬 수 있다. 단계(130)에서 증착된 산화물 층은 또한 소스 웨이퍼(들)의 싱귤레이션 동안 능동 반도체 소자가 손상되는 것을 보호하는데 사용될 수 있다. 선택적으로, 임의의 물질이 소스 다이(들)의 표면에서 톱 잔여물(saw debris)의 혼입을 방지하도록 제공될 수 있다. 그러나, 스크라이버 또는 레이저와 같은 다른 싱귤레이션 방법이 웨이퍼를 다이싱 하는데 사용되는 경우, 그러한 보호층은 생략될 수 있다. 따라서 블록 2는 소스 웨이퍼를 준비하고 소스 다이로 싱귤레이션하는 것으로 간주될 수 있다.
GaAs 웨이퍼 (들)는 단계(132)를 통해 개별 다이들로 분할된다. 단계(132)는 웨이퍼로부터 개별 소스 다이를 분리하기 위한 톱, 스크라이버, 레이저 또는 다른 메커니즘을 이용하여 수행될 수 있다. 단계(132)에서 단일화된 소스 다이(들)는 소스 다이(들)가 본딩되는 타겟 웨이퍼보다 각각 작다. 또한, 단계(126) 내지 단계(132)에서 단일 소스로부터의 소스 다이 모두가 동일한 타겟 기판에 본딩될 수 있는 것은 아니다. 그 대신, 단일 웨이퍼로부터의 다이는 다수의 반도체 장치에 집적될 수 있다. 선택적으로, 동일한 소스 웨이퍼로부터의 다수의 소스 다이들이 단일 반도체 장치에 집적될 수 있다. 반대로, 상이한 소스 웨이퍼로부터의 다수의 소스 다이는 단일 반도체 장치에 집적될 수 있다. 따라서 블록 3은 소스 다이 싱귤레이션을 수행하는 것으로 볼 수 있다.
단계(124)로부터의 CMOS 소자 및 단계(132)로부터의 소스 다이(들)를 포함하는 타겟 웨이퍼는 단계(134)를 통해 함께 결합된다. 본 명세서에서 사용된 바와 같이, 타겟 웨이퍼는 하부 기판/웨이퍼 및 본딩되기 전에 그 위에 형성된 소자 모두를 포함할 수 있다. 따라서, 블록 4는 타겟 웨이퍼를 준비하고 본딩하는 것으로 볼 수 있다.
단계(134)는 타겟 웨이퍼의 표면의 일부에 접착제를 도포하는 단계를 포함한다. 몇몇 실시예에서, 접착제는 스핀-온 글라스이다. 스핀-온 글라스는 잉크젯 프린팅 또는 나노 디스펜스 툴을 통해 적용될 수 있다. 이러한 도포 방법은 과도한 스프레이를 감소시키고 접착제의 양을 줄이면서 접착제의 두께를 미세하게 조절할 수 있다. 선택적으로, 접착제는 표준 웨이퍼 트랙 또는 보울 스피너(bowl spinner)에 도포될 수 있다. 상업적으로 이용 가능한 스핀-온 글라스 또는 다른 접착제가 사용될 수 있다. 이러한 접착제는 산화 규소 또는 질화물과 일치하는 유전체로의 전환에 대한 화학적 경로를 제공한다. 예를 들어, 접착제는 Honeywell 전자 물질 Accuglass 제품군(T-11, T-12B, T-14, T-30, PTTY, P5S 및 최신 스핀-온 글라스); 15A, 20B, P-15A, P-20B, 100F, 500F, X15F, X1F, 200F, 300F, 400F, 550F, 700F, 70F, 150F 스핀-온 글라스 및 유전체를 포함하는 Filmtronics 스핀-온 글라스; Dow Corning의 Fox-1x 및 Fox-2x 스핀-온 유전체;
Desert Silicon의 스핀-온 글라스 및, SOG Ti-100 및 SOG Ti-452와 같은 스핀-온 티타늄 산화물 코팅을 기반으로 하는 Desert Silicon의 실리콘; 또는 다른 유사한 스핀-온 글라스 중에서 선택될 수 있다. 선택적으로, 상승된 온도 변환을 갖는 다른 유동성 유전체 코팅(들)이 사용될 수 있다. 몇몇 실시예에서, 스핀-온 글라스는 100 나노미터 이상의 두께이고 500 나노미터 이하의 두께이다. 그러나 다른 두께도 가능하다. 접착제로서의 스핀-온 글라스의 사용은 표면이 초 평탄한(ultra-planar) 추가 요구없이 2 개의 표면(소스 다이 및 타겟 웨이퍼의)의 결합을 허용할 수 있으며, 표면 식각 또는 수정을 사용하여 수정하지 않고, 및/또는 다른 중간층을 사용할 필요가 없다.
다른 유동성 접착제 및/또는 애플리케이션 방법이 사용될 수 있다. 접착제는 소스 다이(들)가 결합되기를 원하는 타겟 웨이퍼의 표면의 일부만을 덮는다. 몇몇 실시예에서, 접착제는 소스 다이의 원하는 위치의 가장자리를 지나 연장되지 않는다. 다른 실시예에서, 접착제는 소스 다이보다 타겟 웨이퍼 표면의 더 큰 영역에 걸쳐 측면 당 50 마이크로미터까지 연장된다. 선택적으로, 접착제는 소스 다이보다 작은 영역 상으로 측면 당 50 마이크로미터까지 연장될 수 있다.
또한, 단계(134)는 소스 다이(들)를 원하는 위치(들)에 정렬시키는 단계와, 기판이 타겟 웨이퍼의 표면으로부터 가장 멀리 있도록 뒤집어 플립된 소스 다이를 타겟 웨이퍼의 표면 상에 위치시키는 단계를 포함한다. 정렬은 소스 웨이퍼 상의 구조(들)를 타겟 웨이퍼 상의 기존 구조에 정밀하게 정렬시키기 위해 타겟 웨이퍼 상의 기존의 정렬 기술을 사용할 수 있다. 접착제의 두께를 설정하기 위해 각각의 소스 다이에 힘이 가해질 수 있다. 몇몇 실시예에서, 적용되는 힘은 0.1 kg/cm2 이상이고 0.6 kg/cm2 이하이다. 몇몇 실시예에서, 접착제의 평균 두께는 10 나노미터 이상이고 1000 나노미터 이하이다. 다이의 온도는 소스 다이의 위치가 안정화되도록 소스 다이에 최대 힘이 가해지는 동안 상승한다. 소스 다이의 온도는 100℃ 이상이고 300℃ 이하로 상승될 수 있다. 이는 제조 중 소스 다이의 안정성을 향상시킨다. 타겟 웨이퍼의 표면에 결합될 모든 소스 다이(들)가 결합될 때까지 공정이 계속된다. 몇몇 실시예에서, 소스 다이(들)는 상이한 레벨로 집적될 수 있다. 그러한 경우에, 단계(136) 내지 단계(138)가 수행될 수 있고 추가적인 CMOS 소자는 단계(134)에서 추가적인 소스 다이(들)의 본딩 전에 단계(124)에서 제조될 수 있다. 단계(134)는 모든 다이들이 타겟 웨이퍼 상에 배치된 후 추가적인 경화가 수행될 수 있다. 이러한 추가적인 경화는 결합 물질의 완전한 화학적 전환을 보장한다. 이러한 추가적인 경화는 표적 웨이퍼를 급속 열 처리(rapid thermal processing, RTP) 툴로 이송하고 200℃ 이상이고 400℃ 이하로 온도를 상승시킴으로써 수행될 수 있다. 따라서, 소스 다이(들)의 본딩이 완료될 수 있다.
블록 5 및 단계(136)는 타겟 웨이퍼에 결합된 소스 다이에 대한 GaAs 기판 제거를 준비하고 수행한다. 따라서 소스 다이의 신뢰성을 보장하기 위해 소스 다이 사이에 보호 물질 제공될 수 있다. 따라서, 기판 제거 중에 소스 다이 및 타겟 기판 상의 구성 상의 능동 반도체 소자에 대한 손상이 감소되거나 제거 될 수 있다. 일부 보호 물질의 예는 상술한 바와 같다. 또한, 단계(136)는 소스 다이의 GaAs 기판, 몇몇 실시 예에서는 AlGaAs 식각 정지막을 제거한다. 기계적 및/또는 화학적 공정가 GaAs 기판의 두께를 감소시키는 데 사용될 수 있다. 잔여 보호 물질은 연마가 완료된 후 제거될 수 있다. 이어서, SF6/BCl4 또는 SF6/SiCl4 플라즈마 삭각이 GaAs 기판의 제거를 완료하는데 사용될 수 있다.
예를 들어, 도 4a 및 도 4b는 이종 소자들을 집적하는 반도체 장치(250)의 예시적인 실시예의 평면도 및 측면도를 각각 도시한다. 단순화를 위해, 모든 구성 요소가 도 1 및 도 2에 도시되어 있는 것은 아니다. 도 4a 및 도 4b는 축척되지 않는다. 도 4a에 도시된 바와 같이, 소스 다이(252, 254 및 256)는 타겟 웨이퍼(258)의 상부 표면 상에 배치된다. 소스 다이(252, 254 및 256)는 타겟 웨이퍼(258)의 크기보다 작은 다양한 크기를 가지며 소스 다이(252, 254 및 256)가 형성되는 웨이퍼(들)의 크기보다 작을 수 있다. 도 4b에 도시된 바와 같이, 접착제(270 및 272)는 소스 다이(254 및 256)와 타겟 웨이퍼(258) 사이에 형성된다. 접착제(270)는 소스 다이(254)보다 크고, 접착제(272)는 소스 다이(256)보다 작은 풋 프린트를 갖는다. 또한 도 4b는 소스 다이(254 및 256) 사이에 적용된 보호 물질(268)을 도시한다.
AlGaAs 식각 정지막은 단계(136)의 일부로서 선택적으로 제거될 수 있다. 예를 들어, AlGaAs 식각 정지막은 황산 기반 Piranha 식각 또는 묽은 형태 또는 H2SO4 : H2O2 : H2O와 같은 개질을 포함하지만 이에 제한되지 않는 습식 식각에 의해 제거될 수 있다. 제거율을 제어될 수 있다. 간단한 HF 또는 희석된 HF 용액은 또한 충분한 선택성으로 Al 함유 식각 정지막을 제거하는데 사용될 수 있다.
타겟 웨이퍼에 결합된 소스 다이 상의 물질은 블록 6의 단계(138)를 통해 추가적인 처리를 거칠 수 있다. 예를 들어, 추가적인 처리가 능동 반도체 소자에 대해 수행될 수 있다. 블록 7의 단계(140)를 통해 전기적 상호 콘택들이 능동 반도체 소자들로부터 타겟 기판으로 형성되거나 또는 제조된 구조들/소자들의 전기적 기능/테스트를 가능하게 한다. 단계(142)를 통해 반도체 장치의 제조가 완료될 수 있다. 예를 들어, 추가적인 구성 요소는 능동 반도체 소자 상 및/또는 주위에 제조될 수 있다.
또한, 도 5 및 도 6은 방법(120)을 이용하여 형성된 반도체 장치(280 및 280A)의 실시예를 도시한다. 단순화를 위해, 모든 구성 요소가 도 5 및 도 6에 도시되어 있는 것은 아니다. 도 5 및 도 6은 축척되지 않는다. 도 5에 도시된 바와 같이, 반도체 장치(280)는 Si 일 수 있는 타겟 기판(281) 상에 형성된다. 타겟 기판(281)에는 구조체(미도시)가 형성될 수 있다. 또한, 다양한 층들(282, 284, 286, 288, 302, 304, 306 및 308)이 타겟 기판(281) 상에 형성된다. 특정 구조를 갖는 것으로 나타내지만, 다른 실시예에서는 상이한 및/또는 추가 구조뿐만 아니라 상이한 및/또는 추가 층이 제공될 수 있다. 콘택 비아층(282), 제1 금속층(284), 제1 비아층(286) 및 제2 금속층(288)은 능동 반도체 소자(300)의 본딩에 앞서 형성된다. 따라서, 타겟 기판(281) 및 층들(282, 284, 286 및 288)은 타겟 웨이퍼(290)의 일부으로 간주될 수 있다. 접착제(292) 및 능동 반도체 소자(300)가 도시되어 있다. 능동 반도체 소자는 단순한 층 또는 제조된 구조 일 수 있다. 이러한 구조는 GaAs 기판(이전에 제거되거나 도시되지 않음) 및 능동 반도체 소자(300)를 포함하는 소스 다이의 본딩 전에 형성될 수 있다. 듀얼 비아 깊이 층(302), 제3 금속층(304), 제3 비아층(306) 및 금속층(308)을 포함한다. 층들(302, 304, 306 및 308)은 소스 다이를 타겟 웨이퍼(290)와 본딩한 후에 제조 될 수 있다. 다양한 특정 층들(282, 284, 286, 288, 302, 304, 306 및 308)이 설명되었지만, 추가적인 및/또는 다른 층들이 형성될 수 있다.
도 6은 도 5에 도시된 반도체 장치(280)와 유사한 반도체 장치(280A)를 포함한다. 결과적으로, 유사한 구조는 유사한 도면 부호를 갖는다. 따라서, 반도체 장치(280A)는 반도체 장치(280)의 구성 요소인 타겟 기판(281), 접착제(292), 능동 반도체 소자(300) 및 층들(282, 284, 286, 288, 302, 304, 306 및 308)에 대응하는 타겟 기판(281), 접착제(292), 능동 반도체 소자(300A) 및 층들(282, 284, 286, 288, 302, 304, 306 및 308)을 포함한다. 그러나, 각각의 능동 반도체 소자들(300A)은 개별적으로 도시되어 있다. 따라서, 능동 반도체 소자(300 및 300A)는 방법(120)을 이용하여 반도체 장치들(280 및 280A)에 집적될 수 있다.
방법(120)은 방법(100)의 이점을 공유한다. 따라서, 방법(120)은 반도체 장치에서 이종 소자들의 집적을 향상시킬 수 있다.
방법들(100 및 120) 및 장치들(200, 250, 280 및 280A)에 관하여 다양한 특징들이 설명되었다. 당업자는 이들 특징들이 도시되지 않은 방식으로 결합될 수 있고 여기에 기술된 장치 및 방법들과 모순되지 않는 것을 인식할 것이다.
반도체 장치들에 이종 소자들을 집적하기 위한 방법 및 시스템이 설명되었다. 본 방법 및 시스템은 도시된 예시적인 실시예에 따라 기술되었으며, 당업자는 실시예에 대한 변형이 있을 수 있음을 쉽게 인식할 것이며, 임의의 변형은 본 방법 및 시스템의 사상 및 범위 내에 있을 것이다. 따라서, 첨부된 청구 범위의 사상 및 범위를 벗어나지 않고 당업자에 의해 다양한 수정이 이루어질 수 있다.
201, 252, 254, 256: 소스 다이 202: 화합물 반도체 기판
204: 식각 정지막 206, 300, 300A: 능동 반도체 소자
210, 270, 272, 292: 접착제 220, 258, 290: 타겟 웨이퍼
262, 264, 266: 타겟 다이 268: 보호 물질

Claims (20)

  1. 화합물 반도체(compound semiconductor) 기판, 식각 정지막 및 적어도 하나의 능동 반도체 소자를 포함하는 소스 다이(die)를 제공하되, 상기 식각 정지막은 상기 적어도 하나의 능동 반도체 소자와 상기 화합물 반도체 기판 사이에 형성되고, 상기 식각 정지막은 상기 화합물 반도체 기판을 제거하기 위한 플라즈마 식각에 내성을 갖고;
    타겟 웨이퍼의 표면의 적어도 일부 상에 접착제(bonding agent)를 제공하고;
    상기 타겟 웨이퍼의 표면의 일부에 상기 소스 다이를 정렬시키고;
    상기 적어도 하나의 능동 반도체 소자가 상기 타겟 웨이퍼의 표면과 상기 화합물 반도체 기판 사이에 형성되도록 상기 타겟 웨이퍼의 표면의 일부 상에 상기 소스 다이를 위치시키되, 상기 접착제의 적어도 일부는 상기 소스 다이와 상기 타겟 웨이퍼의 표면 사이에 형성되고;
    상기 접착제를 이용하여 상기 타겟 웨이퍼의 표면에 소스 다이를 본딩시키고; 및
    상기 플라즈마 식각을 포함하는 식각 공정의 일부를 통해 상기 소스 다이의 상기 화합물 반도체 기판을 제거하는 것을 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  2. 제 1항에 있어서,
    상기 식각 정지막을 제거하는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  3. 제 1항에 있어서,
    상기 접착제를 경화시킨 후에, 상기 적어도 하나의 능동 반도체 소자 상에 추가적인 고정을 수행하는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  4. 제 1항에 있어서,
    상기 적어도 하나의 능동 반도체 소자는 퀀텀 웰(quantum well), 퀀텀 도트(quantum dot), 퀀텀 와이어(quantum wire), 에피택셜 물질의 적어도 하나의 층, 적어도 하나의 Ⅲ족-Ⅴ족 물질 및 적어도 하나의 Ⅲ족-질화물 물질 중 적어도 하나를 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  5. 제 1항에 있어서,
    상기 타겟 웨이퍼의 표면은 복수의 스크라이브 스트리트(scribe street)를 포함하고,
    상기 소스 다이를 정렬시키는 것은 상기 소스 다이를 상기 복수의 스크라이브 스트리트 중 적어도 하나에 교차하도록 정렬시키는 것을 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  6. 제 1항에 있어서,
    상기 소스 다이를 제공하는 것은,
    소스 웨이퍼 상에 상기 식각 정지막 및 상기 적어도 하나의 능동 반도체 소자를 제공하고,
    상기 소스 웨이퍼를 상기 소스 다이를 포함하는 복수의 다이로 싱귤레이팅(singulating)하는 것을 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  7. 제 6항에 있어서,
    상기 소스 다이를 제공하는 것은,
    적어도 하나의 이종 소자를 형성한 후 상기 소스 웨이퍼를 싱귤레이팅 하기 전에, 상기 소스 웨이퍼 상에 산화막을 증착하는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  8. 제 1항에 있어서,
    상기 화합물 반도체 기판은 GaAs 기판이고, 상기 식각 정지막은 AlGaAs 막인, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  9. 제 1항에 있어서,
    상기 화합물 반도체 기판을 제거하는 것은,
    물리적 및 화학적 공정 중 적어도 하나를 이용하여 상기 화합물 반도체 기판의 두께를 감소시키고,
    상기 화합물 반도체 기판의 나머지 부분을 플라즈마 식각하는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  10. 제 1항에 있어서,
    상기 접착제는 스핀-온 글라스(spin-on glass)이고, 상기 접착제를 제공하는 것은,
    나노-디스펜스 툴(nano-dispense tool) 및 스핀-온 애플리케이션을 이용하여, 잉크젯 프린팅으로부터 선택된 애플리케이션 방법으로 스핀-온 글라스를 적용하는 것을 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  11. 제 1항에 있어서,
    상기 적어도 하나의 능동 반도체 소자를 적어도 하나의 회로 소자와 전기적으로 연결시키는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  12. 제 1항에 있어서,
    상기 타겟 웨이퍼에 상기 소스 다이를 본딩시키는 것은,
    상기 접착제가 접착 두께를 갖도록 상기 소스 다이 및 상기 타겟 웨이퍼 중 적어도 하나에 힘을 가하고,
    상기 접착제를 경화시키는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  13. 제 12항에 있어서,
    상기 소스 다이를 제공하는 것, 상기 접착제를 제공하는 하는 것, 정렬시키는 것, 상기 소스 다이를 위치시키는 것 및 적어도 하나의 추가적인 소스 다이에 힘을 가하는 것을 반복하는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  14. 제 13항에 있어서,
    상기 적어도 하나의 추가적인 소스 다이를 본딩시키는 것을 반복하는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  15. 제 14항에 있어서,
    상기 소스 다이 및 상기 적어도 하나의 추가적인 소스 다이에 대하여 상기 접착제를 추가적으로 경화시키는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  16. 제 13항에 있어서,
    상기 본딩시키는 것은 상기 소스 다이 및 상기 적어도 하나의 추가적인 소스 다이에 대하여 상기 접착제를 경화시키는 것이고,
    상기 화합물 반도체 기판을 제거하는 것은 상기 적어도 하나의 추가적인 소스 다이에 대하여 적어도 하나의 소스 다이 화합물 반도체 기판을 제거하는 것인, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  17. 제 1항에 있어서,
    상기 화합물 반도체 기판을 제거한 후에, 상기 타겟 웨이퍼 상에 추가적인 구성을 제조하는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  18. 제 1항에 있어서,
    상기 타겟 웨이퍼의 표면의 일부에 상기 소스 다이를 정렬시키기 전에, 상기 타겟 웨이퍼 상에 추가적인 구성을 제조하는 것을 더 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  19. GaAs 기판을 포함하는 소스 다이, AlGaAs 식각 정지막 및 적어도 하나의 능동 반도체 소자를 제공하되, 상기 AlGaAs 식각 정지막은 상기 적어도 하나의 능동 반도체 소자와 상기 GaAs 기판 사이에 형성되고;
    타겟 웨이퍼의 표면의 적어도 일부 상에 스핀-온 글라스(spin-on glass) 접착제를 도포하고;
    상기 타겟 웨이퍼의 표면의 일부에 상기 소스 다이를 정렬시키고;
    상기 적어도 하나의 능동 반도체 소자가 상기 타겟 웨이퍼의 표면과 상기 GaAs 기판 사이에 형성되도록 상기 타겟 웨이퍼의 표면의 일부 상에 상기 소스 다이를 위치시키되, 상기 스핀-온 글라스 접착제의 적어도 일부는 상기 소스 다이와 상기 타겟 웨이퍼의 표면 사이에 형성되고;
    상기 스핀-온 글라스 접착제가 접착 두께를 갖도록 상기 소스 다이 및 상기 타겟 웨이퍼 중 적어도 하나에 힘을 가하고;
    적어도 스핀-온 글라스 접착제를 200℃ 이상이고 400℃ 이하의 온도로 가열하고;
    상기 소스 다이의 적어도 일면에 보호막을 도표하고;
    상기 소스 다이의 GaAs 기판을 제거하되, 상기 GaAs 기판을 제거하는 것은, 물리적 및 화학적 공정 중 적어도 하나를 이용하여 상기 GaAs 기판의 두께를 감소시키고, 상기 AlGaAs 식각 정지막을 정지막으로 하여 상기 GaAs 기판의 나머지 부분을 플라즈마 식각하고;
    상기 플라즈마 식각 후에 AlGaAs 식각 정지막을 습식 식각하고; 및
    상기 적어도 하나의 능동 반도체 소자 상에 추가적인 공정을 수행하는 것 및 상기 타겟 웨이퍼 상에 추가적인 구성을 제공하는 것 중 적어도 하나를 수행하는 것을 포함하는, 타겟 웨이퍼 상에 존재하는 회로 소자와 이종 소자를 집적하기 위한 방법.
  20. 타겟 기판 상에 형성된 복수의 구성;
    화합물 반도체 기판 및 적어도 하나의 능동 반도체 소자 전구체를 포함하는 소스 다이;
    상기 타겟 기판 상의 상기 복수의 구성에 집적되고, 상기 소스 다이로부터 제공되는 적어도 하나의 능동 반도체 소자;
    상기 적어도 하나의 능동 반도체 소자와 상기 타겟 기판 사이에 형성되는 접착제; 및
    상기 적어도 하나의 능동 반도체 소자와 상기 화합물 반도체 기판 사이에 형성되고, 상기 화합물 반도체 기판에 대하여 플라즈마 식각에 내성을 갖는 식각 정지막을 포함하되,
    상기 소스 다이는 상기 타겟 기판에 본딩되기 전에 싱귤레이팅되고, 상기 타겟 기판을 포함하는 타겟 웨이퍼의 표면의 적어도 일부 상에 상기 접착제를 제공함으로써 상기 소스 다이가 반도체 장치에 집적되고, 상기 타겟 웨이퍼의 표면의 일부에 소스 다이를 정렬시키고, 상기 적어도 하나의 능동 반도체 소자 전구체가 상기 타겟 웨이퍼의 표면과 상기 화합물 반도체 기판 사이에 형성되도록 상기 소스 다이를 상기 타겟 웨이퍼의 표면의 일부 상에 위치시키고, 상기 접착제가 접착 두께를 갖도록 상기 소스 다이 및 상기 타겟 웨이퍼 중 적어도 하나에 힘을 가하고, 제거 공정을 이용하여 상기 접착제를 경화시키고 상기 소스 다이의 상기 화합물 반도체 기판을 제거하고, 상기 적어도 하나의 능동 반도체 소자 전구체는 적어도 하나의 능동 반도체 소자 또는 상기 적어도 하나의 능동 반도체 소자의 일부에 형성되는, 타겟 기판을 포함하는 반도체 장치.
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