KR20190031869A - Scan Driver and Light Emitting Display Device Having the same - Google Patents

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KR20190031869A
KR20190031869A KR1020170119848A KR20170119848A KR20190031869A KR 20190031869 A KR20190031869 A KR 20190031869A KR 1020170119848 A KR1020170119848 A KR 1020170119848A KR 20170119848 A KR20170119848 A KR 20170119848A KR 20190031869 A KR20190031869 A KR 20190031869A
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Abstract

The present invention provides a scan driver capable of implementing a narrow bezel of an electroluminescent display device. The scan driver comprises: a first output buffer unit outputting a first light emission control signal since the first output buffer unit is turned on based on a potential of a Q node; and a second output buffer unit composed of a double buffer. The double buffer includes two transistors. The two transistors are individually connected to gate electrodes of nodes different from each other, and the two transistors output the same second light emission control signal.

Description

스캔 구동부 및 이를 포함한 전계발광표시장치{Scan Driver and Light Emitting Display Device Having the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a scan driver and a light emitting display device,

본 발명은 스캔 구동부 및 이를 포함한 전계발광표시장치에 관한 것이다.The present invention relates to a scan driver and an electroluminescent display device including the scan driver.

정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 전계발광표시장치, 액정표시장치 및 양자점표시장치 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있다.As the information technology is developed, the market of display devices, which is a connection medium between users and information, is getting larger. As a result, various types of display devices such as an electroluminescent display device, a liquid crystal display device, and a quantum dot display device are increasingly used.

표시장치에는 복수의 서브 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동부 및 표시 패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동부에는 표시 패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시 패널에 데이터전압을 공급하는 데이터 구동부 등이 포함된다.The display apparatus includes a display panel including a plurality of sub pixels, a driver for driving the display panel, and a power supply unit for supplying power to the display panel. The driving unit includes a scan driver for supplying a scan signal (or a gate signal) to the display panel, and a data driver for supplying a data voltage to the display panel.

전계발광표시장치는 서브 픽셀들에 스캔신호 및 데이터전압 등이 공급되면, 선택된 서브 픽셀의 발광다이오드가 빛을 발광하게 됨으로써 영상을 표시할 수 있게 된다. 발광다이오드는 유기물을 기반으로 구현되거나 무기물을 기반으로 구현된다.In the electroluminescent display device, when a scan signal, a data voltage, or the like is supplied to the subpixels, the light emitting diodes of the selected subpixel emit light to display an image. Light emitting diodes are implemented on organic basis or on inorganic basis.

스캔신호를 출력하는 스캔 구동부는 집적회로 형태뿐만 아니라 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; 이하 GIP) 형태로 표시 패널에 형성되는 표시 패널 내장형으로 이루어지기도 한다.The scan driver for outputting a scan signal may include not only an integrated circuit but also a thin film transistor process and a built-in display panel formed on a display panel in a gate in panel (GIP) form.

따라서, 게이트인패널 형태의 스캔 구동부는 표시 패널 상의 네로우 베젤(Narrow Bezel) 구현에 유리할 수 있다. 그러나 스캔 구동부의 트랜지스터의 구동특성을 향상시키기 위해서는 트랜지스터의 크기를 크게 하여야 한다. 이에, 본 명세서의 발명자들은 네로우 베젤을 구현하기 어려운 문제점이 발생한다는 것을 인식하였다.Accordingly, the scan driver in the form of a gate-in panel may be advantageous in realizing a Narrow Bezel on a display panel. However, in order to improve the driving characteristics of the transistors of the scan driver, the size of the transistors must be increased. Accordingly, the inventors of the present invention have recognized that there arises a problem that it is difficult to realize a narrow bezel.

이에 본 명세서의 발명자들은 네로우 베젤을 구현할 수 있고, 표시장치의 구동특성을 향상시키기 위한 여러 실험을 진행하였다. 여러 실험을 거쳐 트랜지스터의 구동 능력 향상 및 안정적인 출력 특성 유지가 가능할 수 있고, 네로우 베젤 구현이 가능할 수 있는 새로운 스캔 구동부 및 이를 포함한 전계발광표시장치를 발명하였다. Accordingly, the inventors of the present invention have been able to realize a narrow bezel and have conducted various experiments to improve the driving characteristics of the display device. The inventors of the present invention have invented a new scan driver and an electroluminescent display device capable of improving driving capability of a transistor and maintaining a stable output characteristic through various experiments and realizing a narrow bezel implementation.

본 발명은 트랜지스터의 구동 능력 향상 및 안정적인 출력 특성 유지가 가능하고, 네로우 베젤을 구현할 수 있는 스캔 구동부 및 이를 포함한 전계발광표시장치를 제공하는 것이다.The present invention provides a scan driver capable of improving the driving capability of a transistor and maintaining a stable output characteristic and implementing a narrow bezel, and an electroluminescent display device including the same.

본 발명은 Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부 및 더블 버퍼(Double Buffer)로 구성된 제2출력 버퍼부를 포함하며, 더블 버퍼는 두 개의 트랜지스터들을 포함하고, 두 개의 트랜지스터들은 서로 다른 노드에 게이트전극이 연결되고 동일한 제2발광제어신호를 출력하는 스캔 구동부를 제공한다.The present invention includes a first output buffer unit that is turned on based on a potential of a Q node to output a first emission control signal, and a second output buffer unit that is formed of a double buffer, and the double buffer includes two transistors And the two transistors provide a scan driver in which gate electrodes are connected to different nodes and output the same second emission control signal.

그리고, 본 발명은 스타트신호라인을 통해 전달된 스타트신호를 기반으로 Q노드를 제어하는 Q노드 제어부, Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부, QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부, Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부, 및 서로 다른 노드의 전위를 기반으로 턴온되어 제2발광제어신호를 출력하도록 적어도 두 개의 트랜지스터들을 갖는 제2출력 버퍼부를 포함하는 스캔 구동부를 제공한다.The QB2 node controller controls the QB2 node based on the potential of the Q node. The QB2 node controller controls the QB2 node based on the potential of the QB2 node. The QB2 node controls the QB2 node based on the start signal transmitted through the start signal line. A first output buffer unit that is turned on based on the potential of the Q node to output a first emission control signal and a second emission buffer unit that is turned on based on the potentials of the other nodes to output a second emission control signal And a second output buffer portion having at least two transistors.

그리고, 본 발명은 영상을 표시하는 표시 패널, 및 표시 패널에 스캔신호를 출력하는 스캔신호 생성회로들과 표시 패널에 발광신호를 출력하는 발광신호 생성회로들을 포함하는 스캔 구동부를 포함하고, 발광신호 생성회로들 중 제m(m은 양의 정수)발광신호 생성회로는 Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부 및 더블 버퍼(Double Buffer)로 구성된 제2출력 버퍼부를 포함하며, 더블 버퍼는 두 개의 트랜지스터들을 포함하고, 두 개의 트랜지스터들은 서로 다른 노드에 게이트전극이 연결되고 동일한 제2발광제어신호를 출력하는 전계발광표시장치를 제공한다.According to another aspect of the present invention, there is provided a display device including a display panel for displaying an image, a scan driver including scan signal generating circuits for outputting scan signals to the display panel, and emission signal generating circuits for outputting emission signals to the display panel, (M is a positive integer) emission signal generation circuit of the generation circuits includes a first output buffer unit that is turned on based on the potential of the Q node and outputs a first emission control signal, and a second output buffer unit that is formed of a double buffer 2 output buffers, the double buffer includes two transistors, and the two transistors are connected to gate electrodes at different nodes and output the same second emission control signal.

그리고, 본 발명은 영상을 표시하는 표시 패널, 및 표시 패널에 스캔신호를 출력하는 스캔신호 생성회로들과 표시 패널에 발광신호를 출력하는 발광신호 생성회로들을 포함하는 스캔 구동부를 포함하고, 발광신호 생성회로들 중 제m(m은 양의 정수)발광신호 생성회로는 스타트신호라인을 통해 전달된 스타트신호를 기반으로 Q노드를 제어하는 Q노드 제어부, Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부, QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부, Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부, 및 적어도 두 개의 트랜지스터들을 갖는 제2출력 버퍼부를 포함하고, 적어도 두 개의 트랜지스터들은 서로 다른 노드의 전위를 기반으로 턴온되어 제2발광제어신호를 출력하는 전계발광표시장치를 제공한다.According to another aspect of the present invention, there is provided a display device including a display panel for displaying an image, a scan driver including scan signal generating circuits for outputting scan signals to the display panel, and emission signal generating circuits for outputting emission signals to the display panel, A m-th (m is a positive integer) emission signal generating circuit of the generating circuits includes a Q-node controller for controlling a Q-node based on a start signal transmitted through a start signal line, a QB2 node based on a potential of the Q- A QB1 node control unit for controlling the QB1 node based on the potential of the QB2 node, a first output buffer unit for turning on the Q node and outputting the first emission control signal based on the potential of the Q node, And at least two transistors are turned on based on the potentials of the different nodes to output a second emission control signal, ≪ / RTI >

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명은 트랜지스터의 구동 능력 향상 및 안정적인 출력 특성 유지가 가능한 스캔 구동부를 포함함으로써, 스캔 구동부를 포함한 전계발광표시장치의 네로우 베젤 구현이 가능하다.The present invention includes a scan driver capable of improving driving capability of a transistor and maintaining stable output characteristics, thereby realizing a narrow bezel of an electroluminescent display device including a scan driver.

그리고, 본 발명은 더블 버퍼로 구현된 출력 버퍼를 포함하는 스캔 구동부를 구현함으로써, 출력 버퍼로 동작하는 트랜지스터의 문턱전압이 이동하더라도 이를 보상하여 정상적인 출력을 유지하여 안정적인 출력 특성 유지가 가능하기 때문에 스캔 구동부의 구동 신뢰성을 향상할 수 있는 효과가 있다.In addition, since the present invention realizes a scan driver including an output buffer implemented as a double buffer, even if a threshold voltage of a transistor operating as an output buffer shifts, The driving reliability of the driving unit can be improved.

그리고, 본 발명의 스캔 구동부는 시프트 레지스터 기반의 발광신호 생성회로를 포함함으로써, 클록신호라인의 로드로 인한 신호 지연 현상을 해소할 수 있다.Further, the scan driver of the present invention includes a shift register-based emission signal generation circuit, so that a signal delay due to a load of a clock signal line can be eliminated.

도 1은 본 명세서의 실시예에 따른 유기전계발광표시장치의 블록도.
도 2는 도 1에 도시된 서브 픽셀의 블록도.
도 3은 도 1에 도시된 스캔 구동부의 배치 예시도.
도 4는 본 명세서의 실시예에 따른 표시 패널의 일측에 배치된 스캔 구동부의 블록도.
도 5는 도 4의 발광신호 생성회로들의 블록도.
도 6은 실험예에 따른 제m발광신호 생성회로의 구성을 나타낸 블록도.
도 7은 실험예에 따른 제m발광신호 생성회로를 나타낸 회로 구성도.
도 8 및 도 9는 도 7의 인버터 회로부와 관련된 동작 특성을 설명하기 위한 회로 구성과 구동 파형도들.
도 10은 본 명세서의 실시예에 따른 제m발광신호 생성회로의 구성을 나타낸 블록도.
도 11은 도 10의 출력 버퍼부를 나타낸 회로 구성도.
도 12는 본 명세서의 실시예에 따른 제m발광신호 생성회로를 상세히 나타낸 회로 구성도.
도 13은 본 명세서의 실시예에 따른 제m발광신호 생성회로의 구동 파형도.
도 14 및 도 15는 도 12의 QB2노드 제어부와 관련된 동작 특성을 설명하기 위한 회로 구성과 구동 파형도들.
도 16은 본 명세서의 실시예에 따른 제m발광신호 생성회로의 QB1노드와 QB2노드로부터 측정된 전압 파형도.1 is a block diagram of an organic light emitting display according to an embodiment of the present invention;
Figure 2 is a block diagram of the subpixel shown in Figure 1;
FIG. 3 is an exemplary layout of the scan driver shown in FIG. 1. FIG.
4 is a block diagram of a scan driver arranged on one side of a display panel according to an embodiment of the present invention;
FIG. 5 is a block diagram of the light emitting signal generating circuits of FIG. 4;
6 is a block diagram showing a configuration of an mth light emitting signal generation circuit according to an experimental example;
7 is a circuit configuration diagram showing an mth light emission signal generation circuit according to an experimental example;
Figs. 8 and 9 are circuit diagrams and driving waveform diagrams for explaining operational characteristics related to the inverter circuit portion of Fig. 7; Fig.
10 is a block diagram showing a configuration of an mth light emitting signal generation circuit according to the embodiment of the present invention;
11 is a circuit configuration diagram showing the output buffer unit of Fig.
12 is a circuit configuration diagram showing the mth light emitting signal generation circuit according to the embodiment of the present invention in detail.
13 is a drive waveform diagram of an mth light emission signal generation circuit according to the embodiment of the present invention;
Figs. 14 and 15 are circuit diagrams and driving waveform diagrams for explaining operation characteristics related to the QB2 node controller of Fig. 12; Fig.
16 is a voltage waveform diagram measured from the QB1 node and the QB2 node of the mth light emitting signal generation circuit according to the embodiment of the present invention;

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

이하에서 설명되는 전계발광표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰, 가상현실기기(VR) 등으로 구현될 수 있다. 이하에서 설명되는 전계발광표시장치는 유기발광다이오드를 기반으로 구현된 유기전계발광표시장치를 일례로 설명한다. 그러나 이하에서 설명되는 전계발광표시장치는 이에 한정되지 않으며, 무기발광다이오드를 기반으로 구현될 수도 있다.The electroluminescent display device described below may be implemented as a television, a video player, a personal computer (PC), a home theater, a smart phone, a virtual reality device (VR), or the like. The electroluminescent display device described below will be described with reference to an organic electroluminescent display device implemented based on an organic light emitting diode. However, the electroluminescent display device described below is not limited to this, and may be implemented based on an inorganic light emitting diode.

또한, 이하에서 설명되는 유기전계발광표시장치는 P타입 트랜지스터 또는 N타입 트랜지스터 중 하나 이상을 기반으로 구현된다. P타입 트랜지스터와 N타입 트랜지스터의 경우, 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극의 위치가 다를 수 있으므로, 이를 한정하지 않기 위해 이들을 제1전극과 제2전극으로 명명한다.In addition, the organic light emitting display device described below is implemented based on one or more of a P-type transistor or an N-type transistor. In the case of the P-type transistor and the N-type transistor, since the positions of the source electrode and the drain electrode may be different depending on the type except the gate electrode, they are referred to as a first electrode and a second electrode.

도 1은 본 명세서의 실시예에 따른 유기전계발광표시장치의 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 블록도이다.FIG. 1 is a block diagram of an organic light emitting display according to an embodiment of the present invention, and FIG. 2 is a block diagram of the subpixel shown in FIG. 1. Referring to FIG.

도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(140), 스캔 구동부(130), 표시 패널(150) 및 전원 공급부(180)가 포함된다.1, an organic light emitting display includes an image processing unit 110, a timing control unit 120, a data driving unit 140, a scan driving unit 130, a display panel 150, and a power supply unit 180 .

영상 처리부(110)는 외부로부터 공급된 영상 데이터와 더불어 각종 장치를 구동하기 위한 구동신호 등을 출력한다. 영상 처리부(110)로부터 출력되는 구동신호에는 데이터 인에이블 신호, 수직 동기신호, 수평 동기신호 및 클럭신호가 포함될 수 있다.The image processing unit 110 outputs driving signals for driving various devices in addition to image data supplied from the outside. The driving signal output from the image processing unit 110 may include a data enable signal, a vertical synchronizing signal, a horizontal synchronizing signal, and a clock signal.

타이밍 제어부(120)는 영상 처리부(110)로부터 영상 데이터와 더불어 구동신호 등을 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.The timing control unit 120 receives a driving signal and the like from the image processing unit 110 in addition to the video data. The timing controller 120 includes a gate timing control signal GDC for controlling the operation timing of the scan driver 130 and a data timing control signal DDC for controlling the operation timing of the data driver 140, .

데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 데이터전압을 출력한다. 데이터 구동부(140)는 타이밍 제어부(120)로부터 공급되는 디지털 형태의 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압에 기초한 아날로그 형태의 데이터전압으로 변환한다. 데이터 구동부(140)는 데이터라인들(DL1 ~ DLn)을 통해 데이터전압을 출력한다. 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 형성될 수 있다.The data driver 140 outputs the data voltage in response to the data timing control signal DDC supplied from the timing controller 120. [ The data driver 140 samples and latches the digital data signal DATA supplied from the timing controller 120, and converts the data signal into an analog data voltage based on the gamma reference voltage. The data driver 140 outputs a data voltage through the data lines DL1 to DLn. The data driver 140 may be formed in the form of an IC (Integrated Circuit).

스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(130)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호 등을 출력한다. 스캔 구동부(130)는 박막 트랜지스터 공정과 함께 게이트인패널(Gate In Panel; 이하 GIP) 형태로 표시 패널(150)에 형성되는 표시 패널 내장형으로 이루어질 수 있다.The scan driver 130 outputs a scan signal in response to the gate timing control signal GDC supplied from the timing controller 120. The scan driver 130 outputs scan signals and the like through the scan lines GL1 to GLm. The scan driver 130 may include a display panel built in a display panel 150 in the form of a gate in panel (GIP) together with a thin film transistor process.

전원 공급부(180)는 제1전압과 제2전압 등을 출력한다. 전원 공급부(180)로부터 출력된 제1전압과 제2전압 등은 표시 패널(150)에 공급된다. 제1전압은 제1전원라인(EVDD)을 통해 표시 패널(150)에 공급되고 제2전압은 제2전원라인(EVSS)을 통해 표시 패널(150)에 공급된다. 전원 공급부(180)로부터 출력된 전압은 데이터 구동부(140)나 스캔 구동부(130)에서 이용되기도 한다.The power supply unit 180 outputs the first voltage, the second voltage, and the like. The first voltage and the second voltage output from the power supply unit 180 are supplied to the display panel 150. The first voltage is supplied to the display panel 150 through the first power line EVDD and the second voltage is supplied to the display panel 150 through the second power line EVSS. The voltage output from the power supply unit 180 may be used in the data driver 140 or the scan driver 130.

표시 패널(150)은 데이터 구동부(140) 및 스캔 구동부(130)로부터 공급된 데이터전압 및 스캔신호 그리고 전원 공급부(180)로부터 공급된 전원에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.The display panel 150 displays an image corresponding to the data voltage and the scan signal supplied from the data driver 140 and the scan driver 130 and the power supplied from the power supplier 180. The display panel 150 includes sub-pixels SP that operate to display an image.

서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함할 수 있다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.The subpixels SP may include red subpixels, green subpixels, and blue subpixels, or may include white subpixels, red subpixels, green subpixels, and blue subpixels. The subpixels SP may have one or more different emission areas depending on the emission characteristics.

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)은 스캔라인(GL1), 데이터라인(DL1), 제1전원라인(EVDD) 및 제2전원라인(EVSS)에 연결된다. 서브 픽셀(SP)은 픽셀 회로의 구성에 따라 트랜지스터와 커패시터의 개수는 물론 구동 방법이 결정된다.As shown in FIG. 2, one subpixel SP is connected to the scan line GL1, the data line DL1, the first power line EVDD, and the second power line EVSS. The number of transistors and capacitors as well as the driving method of the sub-pixel SP are determined according to the configuration of the pixel circuit.

서브 픽셀(SP)은 유기 발광다이오드, 스위칭 트랜지스터, 구동 트랜지스터, 발광제어 트랜지스터 및 커패시터 등을 포함한다. 스위칭 트랜지스터는 스캔신호에 대응하여 데이터전압을 커패시터에 전달하는 역할을 한다. 커패시터는 데이터전압을 구동 트랜지스터의 게이트전극에 전달하는 역할을 한다. 구동 트랜지스터는 커패시터로부터 전달된 데이터전압에 대응하여 유기 발광다이오드를 구동할 수 있는 구동전류를 생성하는 역할을 한다. 발광제어 트랜지스터는 발광제어신호에 대응하여 유기 발광다이오드의 발광시간을 제어하는 역할을 한다.The subpixel SP includes an organic light emitting diode, a switching transistor, a driving transistor, a light emitting control transistor, a capacitor, and the like. The switching transistor serves to transfer the data voltage to the capacitor in response to the scan signal. The capacitor serves to transfer the data voltage to the gate electrode of the driving transistor. The driving transistor generates a driving current capable of driving the organic light emitting diode in accordance with the data voltage transferred from the capacitor. The emission control transistor controls the emission time of the organic light emitting diode in response to the emission control signal.

서브 픽셀(SP)은 3T1C, 3T2C, 4T1C, 4T2C, 5T1C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C, 8T1C, 8T2C 등 트랜지스터의 열화를 보상하기 위해 더 추가되는 트랜지스터 및 커패시터의 개수 그리고 보상 방식에 따라 다양하게 구현될 수 있다. 도 2에서는 설명의 편의상 스캔라인(GL1)을 하나만 도시하였으며, 이는 서브 픽셀의 내부에 포함된 트랜지스터의 개수와 보상 방식에 따라 I(I는 2 이상 정수)개로 구성될 수 있다.The number of transistors and capacitors to compensate for transistor deterioration such as 3T1C, 3T2C, 4T1C, 4T2C, 5T1C, 5T2C, 6T1C, 6T2C, 7T1C, 7T2C, And can be variously implemented. In FIG. 2, only one scan line GL1 is shown for the sake of explanation, and it may be composed of I (I is an integer of 2 or more) depending on the number of transistors included in the subpixel and compensation scheme.

도 3은 도 1에 도시된 스캔 구동부의 배치 예시도이고, 도 4는 표시 패널의 일측에 배치된 스캔 구동부의 블록도이고, 도 5는 도 4의 발광신호 생성회로들의 블록도이다.FIG. 3 is a diagram illustrating the arrangement of the scan driver shown in FIG. 1, FIG. 4 is a block diagram of a scan driver disposed on one side of the display panel, and FIG. 5 is a block diagram of the emission signal generating circuits of FIG.

도 3에 도시된 바와 같이, 표시 패널(150)은 서브 픽셀들(SP)을 기반으로 영상을 표시하는 표시영역(AA)과 신호라인이나 구동회로 등이 위치하며 영상을 표시하지 않는 비표시영역(NA)을 포함한다.3, the display panel 150 includes a display area AA for displaying an image based on sub-pixels SP, a non-display area for displaying a signal line, a driving circuit, (NA).

스캔 구동부(130)는 표시 패널(150)의 비표시영역(NA)에 게이트인패널(Gate In Panel) 방식으로 형성된다. 스캔 구동부(130)는 표시 패널(150)의 좌우측에 각각 배치되거나 어느 일측에만 배치될 수 있다.The scan driver 130 is formed in a non-display area NA of the display panel 150 in a gate in panel manner. The scan driver 130 may be disposed on each of left and right sides of the display panel 150, or may be disposed on only one side of the display panel 150.

도 4에 도시된 바와 같이, 스캔 구동부(130)는 스캔신호를 출력하는 스캔신호 생성회로들(SRD1 ~ SRD[m])과 발광제어신호를 출력하는 발광신호 생성회로들(EMD1 ~ EMD[m])을 포함한다. 스캔신호 생성회로들(SRD1 ~ SRD[m])은 제1 내지 제m스캔라인(SCAN1 ~ SCAN[m])에 연결된다. 발광신호 생성회로들(EMD1 ~ EMD[m])은 제1 내지 제m발광신호라인(EM1 ~ EM[m])에 연결된다.4, the scan driver 130 includes scan signal generating circuits SRD1 to SRD [m] for outputting scan signals and emission signal generating circuits EMD1 to EMD [m ]). The scan signal generating circuits SRD1 to SRD [m] are connected to the first to m-th scan lines SCAN1 to SCAN [m]. The emission signal generating circuits EMD1 to EMD [m] are connected to the first to mth emission signal lines EM1 to EM [m].

스캔신호 생성회로들(SRD1 ~ SRD[m])과 발광신호 생성회로들(EMD1 ~ EMD[m])은 표시 패널의 스캔라인들에 대응하여 신호를 출력하기 위해 다수의 스테이지들로 이루어진다. 제1스캔신호 생성회로(SRD1)와 제1발광신호 생성회로(EMD1)는 제1스테이지로 정의될 수 있다. 제1스테이지(SRD1, EMD1)는 표시 패널(150)의 제1수평라인을 구동하기 위한 제1스캔신호와 제1발광제어신호를 출력한다. 제2스캔신호 생성회로(SRD2)와 제2발광신호 생성회로(EMD2)는 제2스테이지로 정의될 수 있다. 제2스테이지(SRD2, EMD2)는 표시 패널(150)의 제2수평라인을 구동하기 위한 제2스캔신호와 제2발광제어신호를 출력한다.The scan signal generating circuits SRD1 to SRD [m] and the emission signal generating circuits EMD1 to EMD [m] are composed of a plurality of stages for outputting signals corresponding to the scan lines of the display panel. The first scan signal generation circuit SRD1 and the first emission signal generation circuit EMD1 may be defined as a first stage. The first stage SRD1 or EMD1 outputs a first scan signal for driving the first horizontal line of the display panel 150 and a first emission control signal. The second scan signal generation circuit SRD2 and the second emission signal generation circuit EMD2 may be defined as a second stage. The second stage SRD2 or EMD2 outputs a second scan signal for driving the second horizontal line of the display panel 150 and a second emission control signal.

도 5에 도시된 바와 같이, 제1 내지 제m발광신호 생성회로들(EMD1 ~ EMD[m])은 제1클록신호(CLKa), 제2클록신호(CLKb) 및 스타트신호(VST, Start Pulse) 등에 기초하여 제1 내지 제m발광신호를 각각 생성한다. 제1 내지 제m발광신호 생성회로들(EMD1 ~ EMD[m])은 제1 내지 제m발광신호라인(EM1 ~ EM[m])을 통해 제1 내지 제m발광신호를 각각 출력한다.5, the first to mth emission signal generating circuits EMD1 to EMD [m] are connected to the first clock signal CLKa, the second clock signal CLKb, and the start signals VST and Start Pulse And the like, respectively. The first to mth emission signal generating circuits EMD1 to EMD [m] output the first to mth emission signals through the first to mth emission signal lines EM1 to EM [m], respectively.

제1 내지 제m발광신호 생성회로들(EMD1 ~ EMD[m])은 전단의 신호를 후단에서 사용할 수 있도록 스테이지마다 종속적으로 접속된 구조를 갖는다. 제1발광신호 생성회로(EMD1)는 스타트신호(VST)를 스타트신호단자(VP)를 통해 인가받는다. 그리고, 나머지 제2발광신호 생성회로(EMD2) 내지 제m발광신호 생성회로(EMD[m])는 각각 자신의 전단의 발광신호 생성회로로부터 생성된 제1 내지 제m-1캐리신호(CRY1 ~ CRY[m-1])를 스타트신호단자(VP)를 통해 인가받는다.The first to mth emission signal generating circuits EMD1 to EMD [m] have a structure in which signals at the previous stage are connected to each stage so as to be used at the subsequent stage. The first emission signal generation circuit EMD1 receives the start signal VST through the start signal terminal VP. The remaining second light emission signal generating circuits EMD2 to EMD [m] generate first to m-1 carry signals CRY1 to CRY1 generated from the light emission signal generating circuit of their previous stage, CRY [m-1]) through the start signal terminal VP.

따라서, 제1발광신호 생성회로(EMD1)는 스타트신호단자(VP)에 인가된 스타트신호(VST)에 기초하여 동작을 개시하지만, 제2발광신호 생성회로(EMD2)는 제1발광신호 생성회로(EMD1)로부터 출력된 제1캐리신호(CRY1)에 기초하여 동작을 개시하게 된다. 캐리신호는 신호의 입/출력 타이밍을 고려하여 전단 또는 전전단 등에 위치하는 발광신호 생성회로로부터 생성된 신호를 이용할 수 있으므로 K(K는 1 이상 정수)단의 발광신호 생성회로로부터 생성된 신호로 정의할 수 있다.Therefore, the first emission signal generation circuit EMD1 starts operation based on the start signal VST applied to the start signal terminal VP, whereas the second emission signal generation circuit EMD2 starts the operation based on the start signal VST applied to the start signal terminal VP. And starts the operation based on the first carry signal CRY1 outputted from the first carry signal EMD1. Since the carry signal can use a signal generated from the light emission signal generation circuit located at the front end or the front end in consideration of the input / output timing of the signal, a signal generated from the light emission signal generation circuit of K (K is an integer of one or more) Can be defined.

앞서 설명한 바와 같이, 게이트인패널 형태의 스캔 구동부(또는 내장형 스캔 구동부)는 집적회로 형태로 마련된 스캔 구동부 대비 많은 이점이 있지만, 표시 패널 상의 네로우 베젤(Narrow Bezel) 구현과 더불어 트랜지스터의 구동 능력 향상 및 안정적인 출력 특성 유지를 위한 연구가 필요하다.As described above, the scan driver (or the built-in scan driver) in the form of a gate-in-panel has many advantages over the scan driver provided in the form of an integrated circuit. However, in addition to the narrow bezel on the display panel, And to maintain stable output characteristics.

이하, 스캔 구동부를 구현하기 위한 회로들을 설명한다. 다만, 이하에서는 발광신호 생성회로가 P타입의 트랜지스터를 기반으로 구현된 것을 일례로 설명하나 본 발명은 이에 한정되지 않는다.Hereinafter, circuits for implementing the scan driver will be described. Hereinafter, an example in which the emission signal generation circuit is implemented based on a P-type transistor will be described as an example, but the present invention is not limited thereto.

도 6은 실험예에 따른 제m발광신호 생성회로의 구성을 나타낸 블록도이고, 도 7은 실험예에 따른 제m발광신호 생성회로를 나타낸 회로 구성도이며, 도 8 및 도 9는 도 7의 인버터 회로부와 관련된 동작 특성을 설명하기 위한 회로 구성과 구동 파형도들이다.FIG. 6 is a block diagram showing the configuration of the mth light emitting signal generating circuit according to the experimental example, FIG. 7 is a circuit configuration diagram showing the mth light emitting signal generating circuit according to the experimental example, and FIG. 8 and FIG. Circuit configurations and drive waveforms for explaining operation characteristics related to the inverter circuit portion.

도 6에 도시된 바와 같이, 실험예에 따른 제m발광신호 생성회로는 Q노드 제어부(133), 부트스트랩 인버터 회로부(135), QB1노드 제어부(137), 제1출력 버퍼부(T6) 및 제2출력 버퍼부(T7) 등을 포함한다. 실험예에 따른 제m발광신호 생성회로의 주요 구성을 간략히 설명하면 다음과 같다.6, the mth light emitting signal generation circuit according to the experimental example includes a Q node control unit 133, a bootstrap inverter circuit unit 135, a QB1 node control unit 137, a first output buffer unit T6, A second output buffer unit T7, and the like. The main configuration of the mth emission signal generation circuit according to the experimental example will be briefly described below.

Q노드 제어부(133)는 스타트신호라인(EVST)을 통해 전달된 스타트신호를 기반으로 Q노드(Q)를 제어한다. 부트스트랩 인버터 회로부(135)는 Q노드(Q)의 전위를 기반으로 QB2노드(QB2)를 제어한다. QB1노드 제어부(137)는 QB2노드(QB2)의 전위를 기반으로 QB1노드(QB1)를 제어한다. 제1출력 버퍼부(T6)는 Q노드(Q)의 전위를 기반으로 턴온되어 발광신호 생성회로의 출력단(EMO)을 통해 로직로우의 발광제어신호를 출력한다. 제2출력 버퍼부(T7)는 QB1노드(QB1)의 전위를 기반으로 턴온되어 발광신호 생성회로의 출력단(EMO)을 통해 로직하이의 발광제어신호를 출력한다.The Q node controller 133 controls the Q node Q based on the start signal transmitted through the start signal line EVST. The bootstrap inverter circuit section 135 controls the QB2 node QB2 based on the potential of the Q node (Q). The QB1 node controller 137 controls the QB1 node QB1 based on the potential of the QB2 node QB2. The first output buffer unit T6 is turned on based on the potential of the Q node Q and outputs a logic low light emission control signal through an output terminal EMO of the light emission signal generation circuit. The second output buffer unit T7 is turned on based on the potential of the QB1 node QB1 and outputs a logic high light emission control signal through the output terminal EMO of the light emitting signal generating circuit.

도 6 및 도 7에 도시된 바와 같이, 실험예에 따른 제m발광신호 생성회로는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6), 제7트랜지스터(T7), 제8트랜지스터(T8), 제9트랜지스터(T9), 제10트랜지스터(T10), 제1커패시터(CQ), 제2커패시터(CQP) 및 제3커패시터(CQB)를 포함한다.6 and 7, the mth light emitting signal generating circuit according to the experimental example includes a first transistor T1, a second transistor T2, a third transistor T3, a fourth transistor T4, A sixth transistor T6, a seventh transistor T7, an eighth transistor T8, a ninth transistor T9, a tenth transistor T10, a first capacitor CQ, 2 capacitors CQP and a third capacitor CQB.

부트스트랩 인버터 회로부(135)는 제4트랜지스터(T4), 제8트랜지스터(T8), 제10트랜지스터(T10) 및 제2커패시터(CQP)를 포함한다. 부트스트랩 인버터 회로부(135)는 제4트랜지스터(T4), 제8트랜지스터(T8), 제10트랜지스터(T10) 및 제2커패시터(CQP)를 기반으로 입력된 신호나 전위를 반전하여 출력한다. 부트스트랩 인버터 회로부(135)에 포함된 소자들을 제외한 나머지는 Q노드 제어부(133), QB1노드 제어부(137), 제1출력 버퍼부(T6), 제2출력 버퍼부(T7)와 관련된 소자들에 해당한다.The bootstrap inverter circuit section 135 includes a fourth transistor T4, an eighth transistor T8, a tenth transistor T10 and a second capacitor CQP. The bootstrap inverter circuit section 135 inverts and outputs the input signal or potential based on the fourth transistor T4, the eighth transistor T8, the tenth transistor T10 and the second capacitor CQP. The rest except for the elements included in the bootstrap inverter circuit section 135 are connected to the Q node control section 133, the QB1 node control section 137, the first output buffer section T6, the second output buffer section T7, .

이하, 도 8 및 도 9를 참조하여, 도 7의 부트스트랩 인버터 회로부(135)에 포함된 제4트랜지스터(T4), 제8트랜지스터(T8), 제10트랜지스터(T10) 및 제2커패시터(CQP)와 관련된 설명을 보충하면 다음과 같다.8 and 9, the fourth transistor T4, the eighth transistor T8, the tenth transistor T10, and the second capacitor CQP included in the bootstrap inverter circuit portion 135 of FIG. ), The following explanation is supplemented.

제4트랜지스터(T4)는 제2클록신호라인(ECLK2)에 게이트전극이 연결되고 저전위전압라인(VEL)에 제1전극이 연결되고 QP노드(QP)에 제2전극이 연결된다. 제4트랜지스터(T4)는 제2클록신호라인(ECLK2)을 통해 전달되는 제2클록신호(Eclk2)에 대응하여 턴온된다. 제4트랜지스터(T4)가 턴온되면, QP노드(QP)에는 저전위전압라인(VEL)을 통해 전달된 저전위전압(Vel)이 인가된다.The fourth transistor T4 has a gate electrode connected to the second clock signal line ECLK2, a first electrode connected to the low potential voltage line VEL, and a second electrode connected to the QP node QP. The fourth transistor T4 is turned on in response to the second clock signal Eclk2 transmitted through the second clock signal line ECLK2. When the fourth transistor T4 is turned on, the low potential voltage Vel transmitted through the low potential voltage line VEL is applied to the QP node QP.

제10트랜지스터(T10)는 Q노드(Q)에 게이트전극이 연결되고 제2클록신호라인(ECLK2)에 제1전극이 연결되고 QP노드(QP)에 제2전극이 연결된다. 제10트랜지스터(T10)는 로직로우의 Q노드(Q)의 전위(q)에 대응하여 턴온된다. 제10트랜지스터(T10)가 턴온되면, QP노드(QP)에는 제2클록신호라인(ECLK2)을 통해 전달되는 제2클록신호(Eclk2)가 인가된다.The tenth transistor T10 has a gate electrode connected to the Q node Q, a first electrode connected to the second clock signal line ECLK2, and a second electrode connected to the QP node QP. The tenth transistor T10 is turned on in response to the potential q of the Q node Q of the logic low. When the tenth transistor T10 is turned on, the second clock signal Eclk2, which is transmitted through the second clock signal line ECLK2, is applied to the QP node QP.

제8트랜지스터(T8)는 QP노드(QP)에 게이트전극이 연결되고 제1클록신호라인(ECLK1)에 제1전극이 연결되고 QB2노드(QB2)에 제2전극이 연결된다. 제8트랜지스터(T8)는 로직로우의 QP노드(QP)의 전위(Qp)에 대응하여 턴온된다. 제8트랜지스터(T8)가 턴온되면, QB2노드(QB2)에는 제1클록신호라인(ECLK1)을 통해 전달되는 제1클록신호(Eclk1)가 인가된다.The eighth transistor T8 has a gate electrode connected to the QP node QP, a first electrode connected to the first clock signal line ECLK1, and a second electrode connected to the QB2 node QB2. The eighth transistor T8 is turned on in response to the potential Qp of the QP node QP of the logic low. When the eighth transistor T8 is turned on, the first clock signal Eclk1 transmitted through the first clock signal line ECLK1 is applied to the QB2 node QB2.

제2커패시터(CQP)는 QP노드(QP)에 일단이 연결되고 QB2노드(QB2)에 타단이 연결된다. 제2커패시터(CQP)는 제2커패시터(CQP)의 양쪽 단자 중 하나의 전위가 달라지도록 부트스트랩하는 커패시터(Bootstrap Cap) 역할을 한다.The second capacitor CQP is connected at one end to the QP node QP and at the other end to the QB2 node QB2. The second capacitor CQP serves as a bootstrap capacitor for bootstrapping the potential of one of the two terminals of the second capacitor CQP.

실험예의 부트스트랩 인버터 회로부는 Q노드(Q)의 전위(q)를 입력으로 받는다. 이 때문에, Q노드(Q)의 전위(q)가 로직로우일 때와 로직하이일 때의 동작과 출력 특성이 달라지는데 이를 설명하면 다음과 같다.The bootstrap inverter circuit portion of the experimental example receives the potential (q) of the Q node (Q) as an input. Therefore, the operation and output characteristics when the potential q of the Q node Q is logic low and logic high are different, which will be described below.

Q노드(Q)에 로직로우의 전위가 형성되는 구간 동안 제10트랜지스터(T10)는 턴온 상태로 유지된다. 이 구간 동안 제4트랜지스터(T4)는 로직하이와 로직로우로 변하는 제2클록신호(Eclk2)에 의해 턴온과 턴오프 동작이 반복된다.The tenth transistor T10 is maintained in a turned-on state during a period in which a potential of a logic low is formed in the Q node (Q). During this period, the fourth transistor T4 is turned on and off by the second clock signal Eclk2, which changes from logic high to logic low.

제10트랜지스터(T10)가 턴온 상태에서 제4트랜지스터(T4)의 턴온과 턴오프 동작이 반복됨에 따라, QP노드(QP)에는 제2클록신호(Eclk2)와 동일하게 로직하이와 로직로우로 전위가 변하게 된다. 이와 달리, QB2노드(QB2)에는 제8트랜지스터(T8)의 턴온/턴오프 동작에 의해 항상 로직하이의 전위가 유지된다.As the turn-on and turn-off operations of the fourth transistor T4 are repeated in the turn-on state of the tenth transistor T10, the QP node QP is turned on at a logic high and a logic low in the same manner as the second clock signal Eclk2 . On the other hand, the potential of the logic high is always maintained by the turn-on / turn-off operation of the eighth transistor T8 in the QB2 node QB2.

Q노드(Q)에 로직하이의 전위가 형성되는 구간 동안 제10트랜지스터(T10)는 턴오프 상태로 유지된다. 이 구간 동안 제4트랜지스터(T4)는 로직하이와 로직로우로 변하는 제2클록신호(Eclk2)에 의해 턴온과 턴오프 동작이 반복된다.The tenth transistor T10 is maintained in the turned-off state during a period in which the potential of the logic high is formed in the Q node (Q). During this period, the fourth transistor T4 is turned on and off by the second clock signal Eclk2, which changes from logic high to logic low.

제10트랜지스터(T10)가 턴오프된 상태에서 제4트랜지스터(T4)의 턴온과 턴오프 동작이 반복됨에 따라, QP노드(QP)에는 저전위전압(Vel)의 레벨이 유지되지만 제2커패시터(CQP)를 통한 부트스트래핑 효과를 통해 전압은 제4트랜지스터(T4)를 통과한 저전위전압보다 더 낮아질 수 있다. QB2노드(QB2)에는 제8트랜지스터(T8)의 턴온 유지 동작에 의해 제1클록신호(Eclk1)와 동일하게 로직하이와 로직로우로 전위가 변하게 된다. 이 경우, QB2노드(QB2)에는 제2커패시터(CQP)에 의한 저전위전압 부트스트래핑 효과를 받기 때문에 QP노드(QP)의 전압은 더 낮아진다. 따라서, 제1클록신호(Eclk1)는 제8트랜지스터(T8)를 통해 온전히 QB2노드(QB2)로 전달될 수 있다.As the turn-on and turn-off operations of the fourth transistor T4 are repeated in the state that the tenth transistor T10 is turned off, the level of the low potential voltage Vel is maintained in the QP node QP, CQP, the voltage may be lower than the low potential voltage through the fourth transistor T4. In the QB2 node QB2, the potential changes to a logic high and a logic low in the same manner as the first clock signal Eclk1 by the turn-on operation of the eighth transistor T8. In this case, since the QB2 node QB2 is subjected to the low potential voltage bootstrapping effect by the second capacitor CQP, the voltage of the QP node QP becomes lower. Thus, the first clock signal Eclk1 may be transmitted to the QB2 node QB2 through the eighth transistor T8.

이처럼, 실험예는 Q노드(Q)의 전위(q)를 인버터 회로처럼 반전하여 QB2노드(QB2)에 인가할 전위를 형성한다. 그리고 턴온된 제9트랜지스터(T9)를 통해 QB2노드(QB2)의 전위(Qb2)가 QB1노드(QB1)로 전달되도록 한다. 그리고 QB1노드(QB1)에 형성된 전위를 기반으로 제2출력 버퍼부(T7)의 로직하이 출력이 이루어지도록 회로가 구현된다.Thus, the experimental example reverses the potential (q) of the Q node (Q) like an inverter circuit to form a potential to be applied to the QB2 node (QB2). And causes the potential Qb2 of the QB2 node QB2 to be transferred to the QB1 node QB1 through the ninth transistor T9 turned on. The circuit is implemented so that the logic high output of the second output buffer unit T7 is made based on the potential formed in the QB1 node QB1.

도 10은 실시예에 따른 제m발광신호 생성회로의 구성을 나타낸 블록도이고, 도 11은 도 10의 출력 버퍼부를 나타낸 회로 구성도이며, 도 12는 실시예에 따른 제m발광신호 생성회로를 상세히 나타낸 회로 구성도이고, 도 13은 실시예에 따른 제m발광신호 생성회로의 구동 파형도이며, 도 14 및 도 15는 도 12의 QB2노드 제어부와 관련된 동작 특성을 설명하기 위한 회로 구성과 구동 파형도들이고, 도 16은 실시예에 따른 제m발광신호 생성회로의 QB1노드와 QB2노드로부터 측정된 전압 파형도이다.FIG. 10 is a block diagram showing the configuration of the mth light emitting signal generating circuit according to the embodiment, FIG. 11 is a circuit configuration diagram showing the output buffer unit of FIG. 10, and FIG. Fig. 13 is a driving waveform diagram of the m-th light emitting signal generating circuit according to the embodiment. Fig. 14 and Fig. 15 are circuit diagrams for explaining the operating characteristics related to the QB2 node controller in Fig. 12, 16 is a voltage waveform diagram measured from the node QB1 and the node QB2 of the mth light emitting signal generation circuit according to the embodiment.

도 10에 도시된 바와 같이, 실시예에 따른 제m발광신호 생성회로는 Q노드 제어부(133), QB2노드 제어부(134), QB1노드 제어부(137), 제1출력 버퍼부(T6) 및 제2출력 버퍼부(T7a, T7b) 등을 포함한다. 실시예에 따른 제m발광신호 생성회로의 주요 구성을 간략히 설명하면 다음과 같다.10, the mth light emitting signal generation circuit according to the embodiment includes a Q node control unit 133, a QB2 node control unit 134, a QB1 node control unit 137, a first output buffer unit T6, 2 output buffer units T7a and T7b, and the like. The main configuration of the mth light emitting signal generating circuit according to the embodiment will be briefly described as follows.

Q노드 제어부(133)는 스타트신호라인(EVST)을 통해 전달된 스타트신호를 기반으로 Q노드(Q)를 제어한다. QB2노드 제어부(134)는 제m-1 QB2노드(QB2[m-1])의 전위를 기반으로 QB2노드(QB2)를 제어한다. QB1노드 제어부(137)는 QB2노드(QB2)의 전위를 기반으로 QB1노드(QB1)를 제어한다. 제m-1 QB2노드(QB2[m-1])는 제m발광신호 생성회로의 전단에 위치하는 제m-1발광신호 생성회로의 QB2노드이다.The Q node controller 133 controls the Q node Q based on the start signal transmitted through the start signal line EVST. The QB2 node control unit 134 controls the QB2 node QB2 based on the potential of the (m-1) th QB2 node QB2 [m-1]. The QB1 node controller 137 controls the QB1 node QB1 based on the potential of the QB2 node QB2. The (m-1) th QB2 node (QB2 [m-1]) is the QB2 node of the (m-1) th emission signal generating circuit located at the previous stage of the mth light emitting signal generating circuit.

제1출력 버퍼부(T6)는 Q노드(Q)의 전위를 기반으로 턴온되어 제m발광신호 생성회로의 출력단(EMO)을 통해 로직로우의 발광제어신호(제1발광제어신호)를 출력한다. 제2출력 버퍼부(T7a, T7b)는 서로 다른 노드의 전위를 기반으로 턴온되어 제m발광신호 생성회로의 출력단(EMO)을 통해 로직하이의 발광제어신호(제2발광제어신호)를 출력한다.The first output buffer unit T6 is turned on based on the potential of the Q node Q and outputs a logic low light emission control signal (first light emission control signal) through the output terminal EMO of the mth light emission signal generation circuit . The second output buffer units T7a and T7b are turned on based on the potentials of the different nodes and output a logic high light emission control signal (second light emission control signal) through the output terminal EMO of the mth light emission signal generation circuit .

제2출력 버퍼부(T7a, T7b)는 한 쌍을 이루는 두 개의 트랜지스터(T7a, T7b)로 구성된다. 한 쌍을 이루는 두 개의 트랜지스터(T7a, T7b)의 게이트전극은 서로 다른 노드에 연결되지만 제1전극은 제1전극끼리, 제2전극은 제2전극끼리 접속된 병렬접속 구조를 갖는다. 한 쌍을 이루는 두 개의 트랜지스터(T7a, T7b)는 서로 다른 노드의 전위에 대응하여 턴온되지만 동일한 신호를 출력하므로 더블 버퍼(Double Buffer)로 정의될 수 있다.The second output buffer units T7a and T7b are composed of a pair of transistors T7a and T7b. The gate electrodes of the pair of transistors T7a and T7b are connected to different nodes, but the first electrode has a parallel connection structure in which the first electrodes are connected to each other and the second electrode is connected to the second electrodes. The two transistors T7a and T7b constituting a pair may be defined as a double buffer because they output the same signal although they are turned on corresponding to the potentials of the different nodes.

도 11에 도시된 바와 같이, 실시예에 따른 제2출력 버퍼부(T7a, T7b)는 서로 다른 노드에 연결된 한 쌍의 제2-1출력 버퍼부(T7a)와 제2-2출력 버퍼부(T7b)로 이루어진다. 제2-1출력 버퍼부(T7a)는 QB1노드(QB1)의 전위에 대응하여 동작한다. 제2-2출력 버퍼부(T7b)는 QB2노드(QB2)의 전위에 대응하여 동작한다. 한 쌍의 제2-1출력 버퍼부(T7a)와 제2-2출력 버퍼부(T7b)가 서로 다른 노드에 연결됨에 따른 효과와 관련된 설명은 이하에서 다룬다.11, the second output buffer units T7a and T7b according to the embodiment include a pair of the second-1 output buffer units T7a and the second-2 output buffer units T7a and T7b connected to different nodes T7b. The 2-1 output buffer unit T7a operates in response to the potential of the QB1 node QB1. The 2-2 output buffer unit T7b operates in correspondence with the potential of the QB2 node QB2. A description related to the effect that a pair of the second-1 output buffer unit T7a and the second-2 output buffer unit T7b are connected to different nodes will be described below.

도 12 및 도 13에 도시된 바와 같이, 실시예에 따른 제m발광신호 생성회로는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 제6트랜지스터(T6), 제7-1트랜지스터(T7a), 제7-2트랜지스터(T7b), 제8트랜지스터(T8), 제9트랜지스터(T9), 제10트랜지스터(T10), 제1커패시터(CQ), 제2커패시터(CQP) 및 제3커패시터(CQB)를 포함한다.12 and 13, the mth light emitting signal generating circuit according to the embodiment includes a first transistor T1, a second transistor T2, a third transistor T3, a fourth transistor T4, A seventh transistor T7a, a seventh transistor T7b, an eighth transistor T8, a ninth transistor T9, a tenth transistor T9, a sixth transistor T6, T10, a first capacitor CQ, a second capacitor CQP, and a third capacitor CQB.

제1트랜지스터(T1)는 제2클록신호라인(ECLK2)에 게이트전극이 연결되고 스타트신호라인(EVST)에 제1전극이 연결되고 Q노드(Q)에 제2전극이 연결된다. 제1트랜지스터(T1)는 제2클록신호라인(ECLK2)을 통해 전달된 제2클록신호(Eclk2)를 기반으로 턴온된다. 제1트랜지스터(T1)가 턴온되면 Q노드(Q)에 스타트신호가 인가된다. 이때, Q노드(Q)는 스타트신호에 의해 충전된다.The first transistor T1 has a gate electrode connected to the second clock signal line ECLK2, a first electrode connected to the start signal line EVST, and a second electrode connected to the Q node Q. The first transistor T1 is turned on based on the second clock signal Eclk2 transmitted through the second clock signal line ECLK2. When the first transistor (T1) is turned on, a start signal is applied to the Q node (Q). At this time, the Q node Q is charged by the start signal.

제2트랜지스터(T2)는 Q노드(Q)에 게이트전극이 연결되고 제1클록신호라인(ECLK1)에 제1전극이 연결되고 제1커패시터(CQ)의 일단에 제2전극이 연결된다. 제2트랜지스터(T2)는 Q노드(Q)의 전위(q)를 기반으로 턴온된다. 제2트랜지스터(T2)가 턴온되면 제1커패시터(CQ)의 일단에 제1클록신호(Eclk1)가 인가된다. 이 경우, 제1커패시터(CQ)는 Q노드(Q)를 특정 상태로 유지하기 위한 전압이 충전된다.The second transistor T2 has a gate electrode connected to the Q node Q, a first electrode connected to the first clock signal line ECLK1, and a second electrode connected to one end of the first capacitor CQ. The second transistor T2 is turned on based on the potential q of the Q node Q. When the second transistor T2 is turned on, the first clock signal Eclk1 is applied to one end of the first capacitor CQ. In this case, the first capacitor CQ is charged with the voltage for keeping the Q node Q in a specific state.

제3트랜지스터(T3)는 QB2노드(QB2)에 게이트전극이 연결되고 Q노드(Q)에 제1전극이 연결되고 고전위전압라인(VEH)에 제2전극이 연결된다. 제3트랜지스터(T3)는 QB2노드(QB2)의 전위(Qb2)를 기반으로 턴온된다. 제3트랜지스터(T3)가 턴온되면 Q노드(Q)에 고전위전압이 인가된다. 이 경우, Q노드(Q)는 고전위전압에 의해 방전된다.The third transistor T3 has a gate electrode connected to the QB2 node QB2, a first electrode connected to the Q node Q, and a second electrode connected to the high potential voltage line VEH. The third transistor T3 is turned on based on the potential Qb2 of the QB2 node QB2. When the third transistor T3 is turned on, a high potential voltage is applied to the Q node Q. In this case, the Q node Q is discharged by the high potential voltage.

제4트랜지스터(T4)는 제2클록신호라인(ECLK2)에 게이트전극이 연결되고 제m-1 QB2노드(QB2[m-1])에 제1전극이 연결되고 QP노드(QP)에 제2전극이 연결된다. 제4트랜지스터(T4)는 제2클록신호라인(ECLK2)을 통해 전달된 제2클록신호(Eclk2)를 기반으로 턴온된다. 제4트랜지스터(T4)가 턴온되면 QP노드(QP)에 제m-1 QB2노드(QB2[m-1])의 전위(Qb2[m-1])가 인가된다. 제m-1 QB2노드(QB2[m-1])는 제m발광신호 생성회로의 전단에 위치하는 제m-1발광신호 생성회로의 QB2노드이다.The fourth transistor T4 has a gate electrode connected to the second clock signal line ECLK2 and a first electrode connected to the m-1 QB2 node QB2 [m-1] and a second electrode connected to the QP node QP. Electrodes are connected. The fourth transistor T4 is turned on based on the second clock signal Eclk2 transmitted through the second clock signal line ECLK2. When the fourth transistor T4 is turned on, the potential Qb2 [m-1] of the m-1 QB2 node QB2 [m-1] is applied to the QP node QP. The (m-1) th QB2 node (QB2 [m-1]) is the QB2 node of the (m-1) th emission signal generating circuit located at the previous stage of the mth light emitting signal generating circuit.

제5트랜지스터(T5)는 Q노드(Q)에 게이트전극이 연결되고 QB2노드(QB2)에 제1전극이 연결되고 고전위전압라인(VEH)에 제2전극이 연결된다. 제5트랜지스터(T5)는 Q노드(Q)의 전위(q)를 기반으로 턴온된다. 제5트랜지스터(T5)가 턴온되면 QB2노드(QB2)에 고전위전압이 인가된다. 이때, QB2노드(QB2)는 고전위전압에 의해 방전된다.The fifth transistor T5 has a gate electrode connected to the Q node Q, a first electrode connected to the QB2 node QB2, and a second electrode connected to the high potential voltage line VEH. The fifth transistor T5 is turned on based on the potential q of the Q node Q. When the fifth transistor T5 is turned on, a high potential voltage is applied to the QB2 node QB2. At this time, the QB2 node QB2 is discharged by the high potential voltage.

제6트랜지스터(T6)는 Q노드(Q)에 게이트전극이 연결되고 저전위전압라인(VEL)에 제1전극이 연결되고 제m발광신호 생성회로의 출력단(EMO)에 제2전극이 연결된다. 제6트랜지스터(T6)는 Q노드(Q)의 전위(q)를 기반으로 턴온된다. 제6트랜지스터(T6)가 턴온되면 제m발광신호 생성회로의 출력단(EMO)에 저전위전압이 인가된다. 이때, 제m발광신호 생성회로는 자신의 출력단(EMO)을 통해 로직로우의 발광제어신호를 출력하게 된다.The sixth transistor T6 has a gate electrode connected to the Q node Q, a first electrode connected to the low potential voltage line VEL, and a second electrode connected to the output terminal EMO of the mth light emitting signal generating circuit . The sixth transistor T6 is turned on based on the potential q of the Q node Q. When the sixth transistor T6 is turned on, a low potential voltage is applied to the output terminal EMO of the mth light emission signal generating circuit. At this time, the mth emission signal generating circuit outputs a logic low emission control signal through its output terminal EMO.

제7-1트랜지스터(T7a)는 QB1노드(QB1)에 게이트전극이 연결되고 제m발광신호 생성회로의 출력단(EMO)에 제1전극이 연결되고 고전위전압라인(VEH)에 제2전극이 연결된다. 제7-1트랜지스터(T7a)는 QB1노드(QB1)의 전위를 기반으로 턴온된다. 제7-1트랜지스터(T7a)가 턴온되면 제m발광신호 생성회로의 출력단(EMO)에 고전위전압이 인가된다. 이 경우, 제m발광신호 생성회로는 출력단(EMO)을 통해 로직하이의 발광제어신호를 출력하게 된다.The seventh transistor T7a has a gate electrode connected to the QB1 node QB1 and a first electrode connected to the output terminal EMO of the mth light emitting signal generating circuit and a second electrode connected to the high voltage line VEH . The seventh transistor T7a is turned on based on the potential of the QB1 node QB1. When the seventh transistor T7a is turned on, a high potential voltage is applied to the output terminal EMO of the mth light emission signal generating circuit. In this case, the mth emission signal generation circuit outputs a logic high emission control signal through the output stage EMO.

제7-2트랜지스터(T7b)는 QB2노드(QB2)에 게이트전극이 연결되고 제m발광신호 생성회로의 출력단(EMO)에 제1전극이 연결되고 고전위전압라인(VEH)에 제2전극이 연결된다. 제7-2트랜지스터(T7b)는 QB2노드(QB2)의 전위를 기반으로 턴온된다. 제7-2트랜지스터(T7b)가 턴온되면 제m발광신호 생성회로의 출력단(EMO)에 고전위전압이 인가된다. 이때, 제m발광신호 생성회로는 자신의 출력단(EMO)을 통해 로직하이의 발광제어신호를 출력하게 된다.The seventh transistor T7b has a gate electrode connected to the QB2 node QB2 and a first electrode connected to the output terminal EMO of the mth light emitting signal generating circuit and a second electrode connected to the high potential voltage line VEH . The seventh to eighth transistor T7b is turned on based on the potential of the QB2 node QB2. When the seventh transistor T7b is turned on, a high potential voltage is applied to the output terminal EMO of the mth light emission signal generating circuit. At this time, the mth emission signal generating circuit outputs a logic high emission control signal through its output terminal EMO.

제8트랜지스터(T8)는 QP노드(QP)에 게이트전극이 연결되고 제1클록신호라인(ECLK1)에 제1전극이 연결되고 QB2노드(QB2)에 제2전극이 연결된다. 제8트랜지스터(T8)는 제4트랜지스터(T4)를 통해 전달된 제m-1 QB2노드(QB2[m-1])의 전위(Qb2[m-1])를 기반으로 턴온된다. 제8트랜지스터(T8)가 턴온되면 QB2노드(QB2)에 제1클록신호(Eclk1)가 인가된다.The eighth transistor T8 has a gate electrode connected to the QP node QP, a first electrode connected to the first clock signal line ECLK1, and a second electrode connected to the QB2 node QB2. The eighth transistor T8 is turned on based on the potential Qb2 [m-1] of the m-1 QB2 node QB2 [m-1] transferred through the fourth transistor T4. When the eighth transistor T8 is turned on, the first clock signal Eclk1 is applied to the QB2 node QB2.

제9트랜지스터(T9)는 제1클록신호라인(ECLK1)에 게이트전극이 연결되고 QB2노드(QB2)에 제1전극이 연결되고 QB1노드(QB1)에 제2전극이 연결된다. 제9트랜지스터(T9)는 제1클록신호라인(ECLK1)을 통해 전달된 제1클록신호(Eclk1)를 기반으로 턴온된다. 제9트랜지스터(T9)가 턴온되면 QB2노드(QB2)와 QB1노드(QB1)는 도통 상태가 된다. 이 경우, QB1노드(QB1)는 QB2노드(QB2)에 형성된 전위(Qb2)의 영향을 받는다.The ninth transistor T9 has a gate electrode connected to the first clock signal line ECLK1, a first electrode connected to the QB2 node QB2, and a second electrode connected to the QB1 node QB1. The ninth transistor T9 is turned on based on the first clock signal Eclk1 transmitted through the first clock signal line ECLK1. When the ninth transistor T9 is turned on, the QB2 node QB2 and the QB1 node QB1 are rendered conductive. In this case, the QB1 node QB1 is affected by the potential Qb2 formed at the QB2 node QB2.

제10트랜지스터(T10)는 Q노드(Q)에 게이트전극이 연결되고 QB1노드(QB1)에 제1전극이 연결되고 고전위전압라인(VEH)에 제2전극이 연결된다. 제10트랜지스터(T10)는 Q노드(Q)의 전위를 기반으로 턴온된다. 제10트랜지스터(T10)가 턴온되면 QB1노드(QB1)에 고전위전압이 인가된다. 이 경우, QB1노드(QB1)는 고전위전압에 의해 방전된다.The tenth transistor T10 has a gate electrode connected to the Q node Q, a first electrode connected to the QB1 node QB1, and a second electrode connected to the high potential voltage line VEH. The tenth transistor T10 is turned on based on the potential of the Q node Q. When the tenth transistor T10 is turned on, a high potential voltage is applied to the QB1 node QB1. In this case, the QB1 node QB1 is discharged by the high potential voltage.

제1커패시터(CQ)는 제2트랜지스터(T2)의 제2전극에 일단이 연결되고 Q노드(Q) 및 제3트랜지스터(T3)의 제1전극에 타단이 연결된다. 제1커패시터(CQ)는 로직로우의 발광제어신호가 출력된 이후 Q노드(Q)의 전위를 로직하이로 유지시키는 역할을 한다.The first capacitor CQ has one end connected to the second electrode of the second transistor T2 and the other end connected to the first electrode of the Q node Q and the third transistor T3. The first capacitor CQ serves to maintain the potential of the Q node Q at a logic high level after the emission control signal of the logic low is outputted.

제2커패시터(CQP)는 QP노드(QP)에 일단이 연결되고 QB2노드(QB2)에 타단이 연결된다. 제2커패시터(CQP)는 제m-1 QB2노드(QB2[m-1])의 전위(Qb2[m-1])를 기반으로 제1클록신호(Eclk1)의 로직로우의 전위를 낮게 유지시키는 역할을 한다.The second capacitor CQP is connected at one end to the QP node QP and at the other end to the QB2 node QB2. The second capacitor CQP keeps the potential of the logic low of the first clock signal Eclk1 low based on the potential Qb2 [m-1] of the m-1 QB2 node QB2 [m-1] It plays a role.

제3커패시터(CQB)는 QB1노드(QB1)에 일단이 연결되고 고전위전압라인(VEH)에 타단이 연결된다. 제3커패시터(CQB)는 로직하이의 발광제어신호가 출력된 이후 QB1노드(QB1)의 전위를 로직하이로 유지시키는 역할을 한다.The third capacitor CQB is connected at one end to the QB1 node QB1 and at the other end to the high voltage line VEH. The third capacitor CQB serves to keep the potential of the QB1 node QB1 at a logic high level after the emission control signal of the logic high is outputted.

Q노드 제어부(Q Control)는 제1트랜지스터(T1), 제2트랜지스터(T2), 제3트랜지스터(T3) 및 제1커패시터(CQ)를 포함한다. QB1노드 제어부(QB1 Control)는 제5트랜지스터(T5), 제10트랜지스터(T10) 및 제3커패시터(CQB)를 포함한다. QB2노드 제어부(QB2 Control)는 제4트랜지스터(T4), 제8트랜지스터(T8), 및 제2커패시터(CQP)를 포함한다. 제1출력 버퍼부(T6)는 제6트랜지스터(T6)를 포함한다. 제2출력 버퍼부(T7a, T7b)는 제7-1트랜지스터(T7a) 및 제7-2트랜지스터(T7b)를 포함한다.The Q node controller Q Control includes a first transistor T1, a second transistor T2, a third transistor T3, and a first capacitor CQ. The QB1 node control unit QB1 Control includes a fifth transistor T5, a tenth transistor T10 and a third capacitor CQB. The QB2 node control unit QB2 Control includes a fourth transistor T4, an eighth transistor T8, and a second capacitor CQP. The first output buffer unit T6 includes a sixth transistor T6. The second output buffer units T7a and T7b include a seventh transistor T7a and a seventh transistor T7b.

이하, 도 14 내지 도 16을 참조하여, 도 12의 QB2노드 제어부(134)에 포함된 제4트랜지스터(T4), 제8트랜지스터(T8), 및 제2커패시터(CQP)와 관련된 설명을 보충하면 다음과 같다.Hereinafter, with reference to FIG. 14 to FIG. 16, supplements the description related to the fourth transistor T4, the eighth transistor T8, and the second capacitor CQP included in the QB2 node control unit 134 of FIG. 12 As follows.

실시예의 QB2노드 제어부(134)는 제m-1 QB2노드(QB2[m-1])의 전위(Qb2[m-1])를 입력으로 받는다. 이 때문에, 제m-1 QB2노드(QB2[m-1])의 전위(Qb2[m-1])가 로직하이일 때와 로직로우일 때의 동작과 출력 특성이 달라지는데 이를 설명하면 다음과 같다.The QB2 node controller 134 of the embodiment receives as input the potential Qb2 [m-1] of the (m-1) th QB2 node QB2 [m-1]. Therefore, the operation and output characteristics when the potential Qb2 [m-1] of the (m-1) th QB2 node QB2 [m-1] are logic high and logic low are different from each other .

제m-1 QB2노드(QB2[m-1])에 로직하이의 전위(Qb2[m-1])가 형성되는 구간 동안 제4트랜지스터(T4)는 로직하이와 로직로우로 변하는 제2클록신호(Eclk2)에 의해 턴온과 턴오프 동작이 반복된다.The fourth transistor T4 during the period in which the logic high potential Qb2 [m-1] is formed in the m-1 QB2 node QB2 [m-1] The turn-on and turn-off operations are repeated by the control signal Eclk2.

제4트랜지스터(T4)가 턴온 상태일 때 QP노드(QP)에는 제m-1 QB2노드(QB2[m-1])의 로직하이의 전위(Qb2[m-1])가 인가된다. 이 구간 동안 제8트랜지스터(T8)는 제m-1 QB2노드(QB2[m-1])의 로직하이의 전위(Qb2[m-1])에 의해 턴오프된 상태가 된다. 이 경우, 제8트랜지스터(T8)와 함께 QB2노드(QB2)에 접속된 제5트랜지스터(T5)는 Q노드(Q)의 로직로우의 전위(q)에 의해 턴온된 상태이므로 QB2노드(QB2)는 로직하이 상태로 유지된다.The logic high potential Qb2 [m-1] of the (m-1) th QB2 node QB2 [m-1] is applied to the QP node QP when the fourth transistor T4 is turned on. During this period, the eighth transistor T8 is turned off by the logic high potential Qb2 [m-1] of the (m-1) th QB2 node QB2 [m-1]. In this case, since the fifth transistor T5 connected to the QB2 node QB2 together with the eighth transistor T8 is turned on by the potential q of the logic low of the Q node Q, Lt; / RTI > remains in a logic high state.

제m-1 QB2노드(QB2[m-1])에 로직로우의 전위(Qb2[m-1])가 형성되는 구간 동안 제8트랜지스터(T8)는 제m-1 QB2노드(QB2[m-1])의 로직로우의 전위(Qb2[m-1])에 의해 턴온 상태가 된다. 제8트랜지스터(T8)가 턴온 상태가 됨에 따라, 제1클록신호(Eclk1)가 QB2노드(QB2)에 인가되고 제1클록신호(Eclk1)와 동기된 QB2노드(QB2)는 QP노드(QP)의 전위를 이전에 형성된 로직로우보다 더 낮은 로직로우로 변경하게 된다. 이 경우, 제8트랜지스터(T8)와 함께 QB2노드(QB2)에 접속된 제5트랜지스터(T5)는 Q노드(Q)의 로직하이의 전위(q)에 의해 턴오프된 상태이므로 QB2노드(QB2)는 로직로우 상태로 유지된다. 이와 같은 동작이 수행되는 동안 QB2노드(QB2)에는 제2커패시터(CQP)에 의한 저전위전압 부트스트래핑 효과를 받기 때문에 제2클록신호(Eclk2)의 로직로우의 전위가 더 확실히 유지된다.The eighth transistor T8 is connected to the (m-1) th QB2 node QB2 [m-1] during the period in which the logic low potential Qb2 [m-1] is formed in the (m- 1] of the logic low of Qb2 [m-1]. As the eighth transistor T8 is turned on, the first clock signal Eclk1 is applied to the QB2 node QB2 and the QB2 node QB2 synchronized with the first clock signal Eclk1 is connected to the QP node QP2, Lt; RTI ID = 0.0 > logiclow < / RTI > In this case, since the fifth transistor T5 connected to the QB2 node QB2 together with the eighth transistor T8 is turned off by the potential q of the logic high of the Q node Q, the QB2 node QB2 Is held in a logic low state. Since the QB2 node QB2 is subjected to the low potential voltage bootstrapping effect by the second capacitor CQP during the above operation, the potential of the logic low of the second clock signal Eclk2 is more reliably maintained.

이처럼, 실시예는 제m-1 QB2노드(QB2[m-1])의 전위(Qb2[m-1)를 시프트 레지스터처럼 이동시켜 QB2노드(QB2)에 인가할 수 있는 QB2 노드 제어부(134)를 포함한다. 그리고, 실시예는 QB1노드(QB1)의 전위(Qb1)를 기반으로 제2-1출력 버퍼부(T7a)를 통해 로직하이 출력이 이루어지도록 하고, QB2노드(QB2)의 전위(Qb2)를 기반으로 제2-2출력 버퍼부(T7b)를 통해 로직하이 출력이 이루어지도록 구현된다.As described above, the embodiment includes the QB2 node controller 134 which can move the potential (Qb2 [m-1]) of the (m-1) th QB2 node QB2 [m-1] like a shift register and apply it to the QB2 node QB2. . The embodiment allows the logic high output to be made through the second-1 output buffer unit T7a based on the potential Qb1 of the QB1 node QB1 and the potential Qb2 of the QB2 node QB2 based on the potential Qb1 of the QB1 node QB1 And a logic high output is performed through the second-2 output buffer unit T7b.

도 16을 통해 알 수 있듯이, QB1노드(QB1)의 전위(Qb1)는 턴온된 제9트랜지스터(T9)에 의해 QB2노드(QB2)로부터 전달된 것이므로 제9트랜지스터(T9)에 의한 전위 드랍이 존재한다. 하지만, QB2노드(QB2)의 전위(Qb2)는 턴온된 제9트랜지스터(T9)를 거치지 않은 상태로 QB2노드(QB2) 상에 존재하므로 QB1노드(QB1)의 전위(Qb1)만큼 전위 드랍이 존재하지 않는다. 따라서, 제2-2출력 버퍼부(T7b)는 제2-1출력 버퍼부(T7a) 대비 드랍이 존재하지 않은 전위를 기반으로 동작하게 된다. 따라서, 실시예는 전위 드랍의 영향으로 제2-1출력 버퍼부(T7a)의 출력 특성이 저하되더라도 제2-2출력 버퍼부(T7b)의 출력으로 보상될 수 있다.16, since the potential Qb1 of the QB1 node QB1 is transferred from the QB2 node QB2 by the turned-on ninth transistor T9, the potential drop by the ninth transistor T9 is present do. However, since the potential Qb2 of the QB2 node QB2 is on the QB2 node QB2 without passing through the turned-on ninth transistor T9, there is a potential drop by the potential Qb1 of the QB1 node QB1 I never do that. Therefore, the second-2 output buffer unit T7b operates based on the potential having no drop compared to the second-1 output buffer unit T7a. Therefore, the embodiment can be compensated by the output of the second-2 output buffer unit T7b even if the output characteristic of the second-1 output buffer unit T7a is lowered due to the influence of the potential drop.

실시예는 적어도 두 개의 제7-1 및 제7-2트랜지스터(T7a, T7b)를 기반으로 제2출력 버퍼부(T7a, T7b)가 구성된다. 실험예에 따른 제2 출력 버퍼부(T7)는 로직하이 신호의 출력 및 유지(Holding) 등의 안정적인 구동을 위해 제2 출력 버퍼부(T7)의 크기(폭과 길이, WL 값이라고도 함)가 다소 클 수 있다. 하지만, 실시예에 따른 제2 출력 버퍼부(T7a, T7b)는 병렬로 연결된 두 개의 트랜지스터로 구현됨으로써, 제2 출력 버퍼부(T7a, T7b)의 크기를는 실험예에 따른 제2출력 버퍼부(T7)의 크기(폭과 길이, WL값이라고도 함)보다 작게 형성할 수 있다.The embodiment comprises second output buffer units T7a and T7b based on at least two seventh and seventh transistors T7a and T7b. The second output buffer unit T7 according to the experimental example has a size (width, length, and WL value) of the second output buffer unit T7 for stable operation such as outputting and holding a logic high signal It can be somewhat large. However, since the second output buffer units T7a and T7b according to the embodiment are implemented with two transistors connected in parallel, the sizes of the second output buffer units T7a and T7b are the same as those of the second output buffer unit T7) (width, length, and WL value).

실시예는 적어도 두 개의 제7-1 및 제7-2트랜지스터(T7a, T7b)의 크기(폭과 길이, WL값이라고도 함)를 실험예 대비 낮출 수 있다. 이 경우, 제2출력 버퍼부(T7a, T7b)의 크기 감소로 표시 패널의 네로우 베젤(Narrow Bezel) 구현에 이점을 줄 수 있다. 또한, 제2출력 버퍼부(T7a, T7b)의 문턱전압 이동으로 인한 구동 마진(Margin) 감소 위험성을 배제할 수 있으므로, 제2출력 버퍼부(T7a, T7b) 중 하나에서 문턱전압 이동(Vth Shift)이 발생하더라도 다른 하나의 동작으로 보완 및 보상할 수 있다.The embodiment can lower the size (also called width and length, WL value) of at least two of the seventh and seventh transistors T7a and T7b compared to the experimental example. In this case, the size of the second output buffer units T7a and T7b may be reduced to provide an advantage of Narrow Bezel implementation of the display panel. It is also possible to eliminate the risk of margin reduction due to the shift of the threshold voltage of the second output buffer units T7a and T7b so that the threshold voltage shift Vth Shift in one of the second output buffer units T7a and T7b ) Can be complemented and compensated by another operation.

이 밖에, 실험예와 같이 인버터 회로 기반의 발광신호 생성회로는 제2클록신호에 대응하여 제4트랜지스터(T4)의 턴온-턴오프 상태가 반복됨에 따라, 제4트랜지스터(T4)의 영향을 받는 제2커패시터(CQP)에 지속적인 전압 변동에 따른 충방전이 일어나지만, 실시예와 같이 시프트 레지스터 기반의 발광신호 생성회로는 제2클록신호의 영향을 받지 않도록 제2커패시터(CQP)가 구비되어 있어 전압 변동에 따른 충방전이 거의 일어나지 않는다. 따라서, 실시예는 제2커패시터(CQP)의 충방전 동작이 클록신호라인의 로드(load)에 큰 영향을 받지 않으므로 클록신호라인의 로드로 인한 신호 지연(delay) 현상을 해소할 수 있다.In addition, as in the experimental example, the light emitting signal generation circuit based on the inverter circuit repeats the turn-on and turn-off states of the fourth transistor T4 corresponding to the second clock signal, The second capacitor CQP is charged and discharged according to the constant voltage fluctuation. However, as in the embodiment, the shift register based light emitting signal generating circuit is provided with the second capacitor CQP so as not to be influenced by the second clock signal Charging and discharging due to voltage fluctuations hardly occur. Therefore, in the embodiment, the charging / discharging operation of the second capacitor CQP is not greatly affected by the load of the clock signal line, so that the signal delay due to the load of the clock signal line can be solved.

따라서, 본 명세서는 트랜지스터의 구동 능력 향상 및 안정적인 출력 특성 유지가 가능할 수 있으며, 네로우 베젤에 유리한 내장형 스캔 구동부를 제공할 수 있는 효과가 있다. 그리고, 본 명세서는 출력 버퍼로 동작하는 트랜지스터의 문턱전압이 이동하더라도 문턱전압을 보상하여 정상적인 출력을 유지할 수 있으므로, 구동 신뢰성을 향상할 수 있는 효과가 있다.Therefore, the present specification can improve the driving capability of the transistor and maintain the stable output characteristics, and it is possible to provide the built-in scan driver which is advantageous to the narrow bezel. In this specification, even when the threshold voltage of a transistor operating as an output buffer is shifted, a normal output can be maintained by compensating for a threshold voltage, so that driving reliability can be improved.

본 명세서의 실시예들에 따른 스캔 구동부 및 이를 포함한 전계발광표시장치는 다음과 같이 설명될 수 있다.The scan driver according to embodiments of the present invention and the electroluminescent display including the scan driver may be described as follows.

본 발명의 일 실시예에 따른 스캔 구동부는 Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부, 및 더블 버퍼(Double Buffer)로 구성된 제2 출력 버퍼부를 포함하며, 더블 버퍼는 두 개의 트랜지스터들을 포함하고, 두 개의 트랜지스터들은 서로 다른 노드에 게이트전극이 각각 연결되고 동일한 제2발광제어신호를 출력한다.The scan driver according to an embodiment of the present invention includes a first output buffer unit turned on based on a potential of a Q node to output a first emission control signal and a second output buffer unit configured with a double buffer, , The double buffer includes two transistors, and the two transistors are connected to gate electrodes of different nodes, respectively, and output the same second emission control signal.

본 발명의 다른 특징에 따르면, Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부와, QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부를 더 포함하고, QB1노드와 QB2노드는 다른 전위를 가질 수 있다.According to another aspect of the present invention, there is provided a QB2 node controller for controlling a QB2 node based on a potential of a Q node and a QB1 node controller for controlling a QB1 node based on a potential of the QB2 node, May have different potentials.

본 발명의 다른 특징에 따르면, 제2출력 버퍼부는 QB1노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와, QB2노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함할 수 있다.According to another aspect of the present invention, the second output buffer unit includes a 2-1 output buffer unit including a transistor operating in correspondence to the potential of the QB1 node, a 2-1 output buffer unit including a transistor operating in correspondence with the potential of the QB2 node, And an output buffer unit.

본 발명의 일 실시예에 따른 스캔 구동부는 스타트신호라인을 통해 전달된 스타트신호를 기반으로 Q노드를 제어하는 Q노드 제어부, Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부, QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부, Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부, 및 서로 다른 노드의 전위를 기반으로 턴온되어 제2발광제어신호를 출력하도록 적어도 두 개의 트랜지스터들을 갖는 제2출력 버퍼부를 포함할 수 있다.The QB2 node controller controls the QB2 node based on the potential of the Q node. The QB2 node controller controls the QB2 node based on the potential of the Q node. The QB2 node controller controls the QB2 node based on the start signal transmitted through the start signal line. A first output buffer unit that is turned on based on the potential of the Q node to output a first emission control signal, and a second output buffer unit that is turned on based on the potential of the second node, And a second output buffer portion having at least two transistors for outputting the emission control signal.

본 발명의 다른 특징에 따르면, 제1출력 버퍼부는 로직로우의 발광제어신호를 출력하고, 제2출력 버퍼부는 로직로우 보다 높은 전압인 로직하이의 발광제어신호를 출력할 수 있다.According to another aspect of the present invention, the first output buffer section outputs a logic low light emission control signal, and the second output buffer section outputs a logic high light emission control signal which is a voltage higher than a logic low.

본 발명의 다른 특징에 따르면, 제2출력 버퍼부는 적어도 두 개의 트랜지스터들의 제1전극은 제1전극끼리, 제2전극은 제2전극끼리 접속되고, 적어도 두 개의 트랜지스터들의 게이트전극은 서로 다른 노드에 연결된 병렬접속 구조를 가질 수 있다.According to another aspect of the present invention, in the second output buffer section, the first electrode of the at least two transistors is connected to the first electrode, the second electrode is connected to the second electrode, and the gate electrode of the at least two transistors is connected to a different node And may have a connected parallel connection structure.

본 발명의 다른 특징에 따르면, 제2출력 버퍼부는 제1전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와, 제1전위와 다른 제2전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함할 수 있다.According to another aspect of the present invention, the second output buffer section includes: a 2-1 output buffer section composed of a transistor operating in correspondence with the first potential; and a 2-1 output buffer section composed of a transistor operating in correspondence with the second potential, 2-2 output buffer unit.

본 발명의 다른 특징에 따르면, 제1전위는 QB1노드의 전위이고, 제2전위는 QB2노드의 전위일 수 있다.According to another aspect of the present invention, the first potential may be the potential of the QB1 node and the second potential may be the potential of the QB2 node.

본 발명의 일 실시예에 따른 전계발광표시장치는 영상을 표시하는 표시 패널; 및 표시 패널에 스캔신호를 출력하는 스캔신호 생성회로들과 표시 패널에 발광신호를 출력하는 발광신호 생성회로들을 포함하는 스캔 구동부를 포함하고, 발광신호 생성회로들 중 제m(m은 양의 정수)발광신호 생성회로는 Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부; 및 더블 버퍼(Double Buffer)로 구성된 제2출력 버퍼부를 포함하며, 더블 버퍼는 두 개의 트랜지스터들을 포함하고, 두 개의 트랜지스터들은 서로 다른 노드에 게이트전극이 각각 연결되고 동일한 제2발광제어신호를 출력한다.An electroluminescent display device according to an embodiment of the present invention includes a display panel for displaying an image; And a scan driver including scan signal generating circuits for outputting a scan signal to the display panel and emission signal generating circuits for outputting an emission signal to the display panel, wherein m is a positive integer ) The emission signal generation circuit includes: a first output buffer unit that is turned on based on the potential of the Q node and outputs a first emission control signal; And a second output buffer unit composed of a double buffer, wherein the double buffer includes two transistors, and the two transistors are connected to gate electrodes of different transistors and output the same second emission control signal .

본 발명의 다른 특징에 따르면, 제2출력 버퍼부는 적어도 두 개의 트랜지스터들의 제1전극은 제1전극끼리, 제2전극은 제2전극끼리 접속되고, 적어도 두 개의 트랜지스터들의 게이트전극은 서로 다른 노드에 연결된 병렬접속 구조를 가질 수 있다.According to another aspect of the present invention, in the second output buffer section, the first electrode of the at least two transistors is connected to the first electrode, the second electrode is connected to the second electrode, and the gate electrode of the at least two transistors is connected to a different node And may have a connected parallel connection structure.

본 발명의 다른 특징에 따르면, 제2출력 버퍼부는 제1전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와, 제1전위와 다른 제2전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함할 수 있다.According to another aspect of the present invention, the second output buffer section includes: a 2-1 output buffer section composed of a transistor operating in correspondence with the first potential; and a 2-1 output buffer section composed of a transistor operating in correspondence with the second potential, 2-2 output buffer unit.

본 발명의 다른 특징에 따르면, 제m발광신호 생성회로는 Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부와, QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부를 더 포함하고, QB1노드와 QB2노드는 다른 전위를 가질 수 있다.According to another aspect of the present invention, the mth emission signal generating circuit further includes a QB2 node controller for controlling a QB2 node based on a potential of a Q node and a QB1 node controller for controlling a QB1 node based on a potential of the QB2 node , And the QB1 node and the QB2 node may have different potentials.

본 발명의 다른 특징에 따르면, 제2출력 버퍼부는 QB1노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와, QB2노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함할 수 있다.According to another aspect of the present invention, the second output buffer unit includes a 2-1 output buffer unit including a transistor operating in correspondence to the potential of the QB1 node, a 2-1 output buffer unit including a transistor operating in correspondence with the potential of the QB2 node, And an output buffer unit.

본 발명의 다른 특징에 따르면, 제m발광신호 생성회로는 제2클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제1트랜지스터와, Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결된 제2트랜지스터와, QB2노드에 게이트전극이 연결되고 Q노드에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제3트랜지스터와, 제2클록신호라인에 게이트전극이 연결되고 제m-1발광신호 생성회로의 제m-1 QB2노드에 제1전극이 연결되고 QP노드에 제2전극이 연결된 제4트랜지스터와, Q노드에 게이트전극이 연결되고 QB2노드에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제5트랜지스터와, Q노드에 게이트전극이 연결되고 저전위전압라인에 제1전극이 연결되고 제m발광신호 생성회로의 출력단에 제2전극이 연결된 제6트랜지스터와, QB1노드에 게이트전극이 연결되고 제m발광신호 생성회로의 출력단에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제7-1트랜지스터와, QB2노드에 게이트전극이 연결되고 제m발광신호 생성회로의 출력단에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제7-2트랜지스터와, QP노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 QB2노드에 제2전극이 연결된 제8트랜지스터와, 제1클록신호라인에 게이트전극이 연결되고 QB2노드에 제1전극이 연결되고 QB1노드에 제2전극이 연결된 제9트랜지스터와, Q노드에 게이트전극이 연결되고 QB1노드에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제10트랜지스터를 포함할 수 있다.According to another aspect of the present invention, there is provided an mth light emitting signal generating circuit including a first transistor having a gate electrode connected to a second clock signal line, a first electrode connected to a start signal line and a second electrode connected to a Q node, A second transistor having a gate electrode connected to the node and a first electrode connected to the first clock signal line, a gate electrode connected to the QB2 node, a first electrode connected to the Q node, and a second electrode connected to the high- A fourth transistor having a gate electrode connected to the second clock signal line and a first electrode connected to the (m-1) th QB2 node of the (m-1) th emission signal generating circuit and a second electrode connected to the QP node; A fifth transistor having a gate electrode connected to the Q node, a first electrode connected to the QB2 node, and a second electrode connected to the high voltage line, a gate electrode connected to the Q node, and a first electrode connected to the low potential voltage line And the m < th > A seventh transistor having a gate electrode connected to the node QB1 and having a first electrode connected to the output terminal of the mth emission signal generating circuit and a second electrode connected to the high potential voltage line, A 7-2 transistor having a gate electrode connected to the node QB2 and having a first electrode connected to the output terminal of the mth emission signal generating circuit and a second electrode connected to the high potential voltage line, and a gate electrode connected to the QP node A first electrode connected to the first clock signal line and a second electrode connected to the QB2 node, a gate electrode connected to the first clock signal line, a first electrode connected to the QB2 node, and a second electrode connected to the QB1 node, And a tenth transistor having a gate connected to a node Q, a first electrode connected to a node QB1, and a second electrode connected to a high potential line.

본 발명의 다른 특징에 따르면, 제m발광신호 생성회로는 제2트랜지스터의 제2전극에 일단이 연결되고 Q노드 및 제3트랜지스터의 제1전극에 타단이 연결된 제1커패시터와, QP노드에 일단이 연결되고 QB2노드에 타단이 연결된 제2커패시터와, QB1노드에 일단이 연결되고 고전위전압라인에 타단이 연결된 제3커패시터를 더 포함할 수 있다.According to another aspect of the present invention, the m-th light emitting signal generating circuit includes a first capacitor having one end connected to the second electrode of the second transistor and the other end connected to the Q electrode and the first electrode of the third transistor, And a third capacitor having one end connected to the node QB1 and the other end connected to the high potential voltage line.

본 발명의 다른 특징에 따르면, 제1트랜지스터, 제2트랜지스터, 제3트랜지스터 및 제1커패시터는 Q노드를 제어하는 Q노드 제어부에 포함되고, 제5트랜지스터, 제10트랜지스터 및 제3커패시터는 QB1노드를 제어하는 QB1노드 제어부에 포함되고, 제4트랜지스터, 제8트랜지스터, 및 제2커패시터는 QB2노드를 제어하는 QB2노드 제어부에 포함되고, 제6트랜지스터는 제1발광제어신호를 출력하는 제1출력 버퍼부에 포함되고, 제7-1트랜지스터와 제7-2트랜지스터는 제2발광제어신호를 출력하는 제2출력 버퍼부에 포함될 수 있다.According to another aspect of the present invention, the first transistor, the second transistor, the third transistor and the first capacitor are included in a Q-node control unit for controlling the Q-node, and the fifth transistor, the tenth transistor, The fourth transistor, the eighth transistor, and the second capacitor are included in a QB2 node control unit for controlling a QB2 node, and the sixth transistor is included in a QB1 node control unit for controlling a first output And the seventh and eighth transistors may be included in a second output buffer unit for outputting a second emission control signal.

본 발명의 일 실시예에 따른 전계발광표시장치는 영상을 표시하는 표시 패널, 및 표시 패널에 스캔신호를 출력하는 스캔신호 생성회로들과 표시 패널에 발광신호를 출력하는 발광신호 생성회로들을 포함하는 스캔 구동부를 포함하고, 발광신호 생성회로들 중 제m(m은 양의 정수)발광신호 생성회로는 스타트신호라인을 통해 전달된 스타트신호를 기반으로 Q노드를 제어하는 Q노드 제어부, Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부, QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부, Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부, 및 적어도 두 개의 트랜지스터들을 갖는 제2출력 버퍼부를 포함하고, 적어도 두 개의 트랜지스터들은 서로 다른 노드의 전위를 기반으로 턴온되어 제2발광제어신호를 출력한다.An electroluminescent display according to an embodiment of the present invention includes a display panel for displaying an image, scan signal generating circuits for outputting a scan signal to the display panel, and emission signal generating circuits for outputting an emission signal to the display panel (M is a positive integer) emission signal generation circuit of the emission signal generation circuits includes a Q node controller for controlling a Q node based on a start signal transmitted through a start signal line, A QB2 node controller for controlling the QB2 node based on the potential, a QB1 node controller for controlling the QB1 node based on the potential of the QB2 node, a first output buffer for turning on the first node based on the potential of the Q node, And a second output buffer portion having at least two transistors, wherein at least two transistors are turned on based on the potential of the different node, And outputs a call.

본 발명의 다른 특징에 따르면, 제2출력 버퍼부는 적어도 두 개의 트랜지스터들의 제1전극은 제1전극끼리, 제2전극은 제2전극끼리 접속되고, 적어도 두 개의 트랜지스터들의 게이트전극은 서로 다른 노드에 연결된 병렬접속 구조를 가질 수 있다.According to another aspect of the present invention, in the second output buffer section, the first electrode of the at least two transistors is connected to the first electrode, the second electrode is connected to the second electrode, and the gate electrode of the at least two transistors is connected to a different node And may have a connected parallel connection structure.

본 발명의 다른 특징에 따르면, 제2출력 버퍼부는 QB1노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와, QB2노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함할 수 있다.According to another aspect of the present invention, the second output buffer unit includes a 2-1 output buffer unit including a transistor operating in correspondence to the potential of the QB1 node, a 2-1 output buffer unit including a transistor operating in correspondence with the potential of the QB2 node, And an output buffer unit.

본 발명의 다른 특징에 따르면, 제m발광신호 생성회로는 제2클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 Q노드에 제2전극이 연결된 제1트랜지스터와, Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결된 제2트랜지스터와, QB2노드에 게이트전극이 연결되고 Q노드에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제3트랜지스터와, 제2클록신호라인에 게이트전극이 연결되고 제m-1발광신호 생성회로의 제m-1 QB2노드에 제1전극이 연결되고 QP노드에 제2전극이 연결된 제4트랜지스터와, Q노드에 게이트전극이 연결되고 QB2노드에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제5트랜지스터와, Q노드에 게이트전극이 연결되고 저전위전압라인에 제1전극이 연결되고 제m발광신호 생성회로의 출력단에 제2전극이 연결된 제6트랜지스터와, QB1노드에 게이트전극이 연결되고 제m발광신호 생성회로의 출력단에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제7-1트랜지스터와, QB2노드에 게이트전극이 연결되고 제m발광신호 생성회로의 출력단에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제7-2트랜지스터와, QP노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 QB2노드에 제2전극이 연결된 제8트랜지스터와, 제1클록신호라인에 게이트전극이 연결되고 QB2노드에 제1전극이 연결되고 QB1노드에 제2전극이 연결된 제9트랜지스터와, Q노드에 게이트전극이 연결되고 QB1노드에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제10트랜지스터를 포함할 수 있다.According to another aspect of the present invention, there is provided an mth light emitting signal generating circuit including a first transistor having a gate electrode connected to a second clock signal line, a first electrode connected to a start signal line and a second electrode connected to a Q node, A second transistor having a gate electrode connected to the node and a first electrode connected to the first clock signal line, a gate electrode connected to the QB2 node, a first electrode connected to the Q node, and a second electrode connected to the high- A fourth transistor having a gate electrode connected to the second clock signal line and a first electrode connected to the (m-1) th QB2 node of the (m-1) th emission signal generating circuit and a second electrode connected to the QP node; A fifth transistor having a gate electrode connected to the Q node, a first electrode connected to the QB2 node, and a second electrode connected to the high voltage line, a gate electrode connected to the Q node, and a first electrode connected to the low potential voltage line And the m < th > A seventh transistor having a gate electrode connected to the node QB1 and having a first electrode connected to the output terminal of the mth emission signal generating circuit and a second electrode connected to the high potential voltage line, A 7-2 transistor having a gate electrode connected to the QB2 node and having a first electrode connected to the output terminal of the mth emission signal generating circuit and a second electrode connected to the high potential voltage line, and a gate electrode connected to the QP node A first electrode connected to the first clock signal line and a second electrode connected to the QB2 node, a gate electrode connected to the first clock signal line, a first electrode connected to the QB2 node, and a second electrode connected to the QB1 node, And a tenth transistor having a gate connected to a node Q, a first electrode connected to a node QB1, and a second electrode connected to a high potential line.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.While the present invention has been described in connection with what is presently considered to be practical exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood that the invention may be practiced. It is therefore to be understood that the embodiments described above are to be considered in all respects only as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the detailed description. Also, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included within the scope of the present invention.

120: 타이밍 제어부 140: 데이터 구동부
130: 스캔 구동부 150: 표시 패널
133: Q노드 제어부 1 34: QB2노드 제어부
137: QB1노드 제어부 T6: 제1출력 버퍼부
T7, T7a, T7b: 제2출력 버퍼부120: timing control unit 140:
130: scan driver 150: display panel
133: Q node control unit 1 34: QB2 node control unit
137: QB1 node control unit T6: first output buffer unit
T7, T7a, and T7b: the second output buffer unit

Claims (20)

Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부; 및
더블 버퍼(Double Buffer)로 구성된 제2 출력 버퍼부를 포함하며,
상기 더블 버퍼는 두 개의 트랜지스터들을 포함하고, 상기 두 개의 트랜지스터들은 서로 다른 노드에 게이트전극이 각각 연결되고 동일한 제2발광제어신호를 출력하는 스캔 구동부.A first output buffer unit that is turned on based on the potential of the Q node to output a first emission control signal; And
And a second output buffer unit composed of a double buffer,
Wherein the double buffer includes two transistors and the gate electrodes of the two transistors are connected to different nodes and output the same second emission control signal. 제1항에 있어서,
상기 Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부와,
상기 QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부를 더 포함하고,
상기 QB1노드와 상기 QB2노드는 다른 전위를 갖는 스캔 구동부.The method according to claim 1,
A QB2 node controller for controlling a QB2 node based on the potential of the Q node,
And a QB1 node controller for controlling the QB1 node based on the potential of the QB2 node,
Wherein the QB1 node and the QB2 node have different potentials. 제2항에 있어서,
상기 제2출력 버퍼부는
상기 QB1노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와,
상기 QB2노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함하는 스캔 구동부.3. The method of claim 2,
The second output buffer unit
A 2-1 output buffer unit composed of transistors operating in correspondence with the potential of the QB1 node,
And a 2-2 output buffer unit including a transistor operating in accordance with the potential of the QB2 node. 스타트신호라인을 통해 전달된 스타트신호를 기반으로 Q노드를 제어하는 Q노드 제어부;
상기 Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부;
상기 QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부;
상기 Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부; 및
서로 다른 노드의 전위를 기반으로 턴온되어 제2발광제어신호를 출력하도록 적어도 두 개의 트랜지스터를 갖는 제2출력 버퍼부를 포함하는 스캔 구동부.A Q node controller for controlling a Q node based on a start signal transmitted through a start signal line;
A QB2 node controller for controlling a QB2 node based on the potential of the Q node;
A QB1 node controller for controlling the QB1 node based on the potential of the QB2 node;
A first output buffer unit that is turned on based on the potential of the Q node and outputs a first emission control signal; And
And a second output buffer unit having at least two transistors for turning on the second node and outputting a second emission control signal based on the potentials of the different nodes. 제4항에 있어서,
상기 제1출력 버퍼부는 로직로우의 발광제어신호를 출력하고,
상기 제2출력 버퍼부는 상기 로직로우 보다 높은 전압인 로직하이의 발광제어신호를 출력하는 스캔 구동부.5. The method of claim 4,
Wherein the first output buffer unit outputs a logic low light emission control signal,
And the second output buffer unit outputs a light emission control signal of a logic high which is higher than the logic low. 제4항에 있어서,
상기 제2출력 버퍼부는
상기 적어도 두 개의 트랜지스터들의 제1전극은 제1전극끼리, 제2전극은 제2전극끼리 접속되고, 상기 적어도 두 개의 트랜지스터들의 게이트전극은 서로 다른 노드에 연결된 병렬접속 구조를 갖는 스캔 구동부.5. The method of claim 4,
The second output buffer unit
Wherein the first electrode of the at least two transistors is connected to the first electrode, the second electrode is connected to the second electrode, and the gate electrodes of the at least two transistors are connected to different nodes. 제6항에 있어서,
상기 제2출력 버퍼부는
제1전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와,
상기 제1전위와 다른 제2전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함하는 스캔 구동부.The method according to claim 6,
The second output buffer unit
A second-1 output buffer section composed of transistors operating in correspondence with the first potential,
And a second-2 output buffer unit including a transistor which operates in correspondence to the first potential and the second potential. 제7항에 있어서,
상기 제1전위는 상기 QB1노드의 전위이고,
상기 제2전위는 상기 QB2노드의 전위인 스캔 구동부.8. The method of claim 7,
The first potential is a potential of the QB1 node,
And the second potential is a potential of the QB2 node. 영상을 표시하는 표시 패널; 및
상기 표시 패널에 스캔신호를 출력하는 스캔신호 생성회로들과 상기 표시 패널에 발광신호를 출력하는 발광신호 생성회로들을 포함하는 스캔 구동부를 포함하고,
상기 발광신호 생성회로들 중 제m(m은 양의 정수)발광신호 생성회로는
Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부; 및
더블 버퍼(Double Buffer)로 구성된 제2출력 버퍼부를 포함하며,
상기 더블 버퍼는 두 개의 트랜지스터들을 포함하고, 상기 두 개의 트랜지스터들은 서로 다른 노드에 게이트전극이 각각 연결되고 동일한 제2발광제어신호를 출력하는 전계발광표시장치.A display panel for displaying an image; And
And a scan driver including scan signal generating circuits for outputting a scan signal to the display panel and emission signal generating circuits for outputting an emission signal to the display panel,
The mth (m is a positive integer) emission signal generating circuit of the emission signal generating circuits
A first output buffer unit that is turned on based on the potential of the Q node to output a first emission control signal; And
And a second output buffer unit composed of a double buffer,
Wherein the double buffer includes two transistors, and the two transistors have gate electrodes connected to different nodes, respectively, and output the same second emission control signal. 제9항에 있어서,
상기 제2출력 버퍼부는
상기 적어도 두 개의 트랜지스터들의 제1전극은 제1전극끼리, 제2전극은 제2전극끼리 접속되고, 상기 적어도 두 개의 트랜지스터들의 게이트전극은 서로 다른 노드에 연결된 병렬접속 구조를 갖는 전계발광표시장치.10. The method of claim 9,
The second output buffer unit
Wherein the first electrode of the at least two transistors is connected to the first electrode, the second electrode is connected to the second electrode, and the gate electrodes of the at least two transistors are connected to different nodes. 제9항에 있어서,
상기 제2출력 버퍼부는
제1전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와,
상기 제1전위와 다른 제2전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함하는 전계발광표시장치.10. The method of claim 9,
The second output buffer unit
A second-1 output buffer section composed of transistors operating in correspondence with the first potential,
And a second-2 output buffer unit including a transistor that operates in correspondence with the first potential and a second potential different from the first potential. 제9항에 있어서,
상기 제N발광신호 생성회로는
상기 Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부와,
상기 QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부를 더 포함하고,
상기 QB1노드와 상기 QB2노드는 다른 전위를 갖는 전계발광표시장치.10. The method of claim 9,
The Nth emission signal generation circuit
A QB2 node controller for controlling a QB2 node based on the potential of the Q node,
And a QB1 node controller for controlling the QB1 node based on the potential of the QB2 node,
And the QB1 node and the QB2 node have different potentials. 제12항에 있어서,
상기 제2출력 버퍼부는
상기 QB1노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와,
상기 QB2노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함하는 전계발광표시장치.13. The method of claim 12,
The second output buffer unit
A 2-1 output buffer unit composed of transistors operating in correspondence with the potential of the QB1 node,
And a 2-2 output buffer unit including a transistor operating in correspondence to the potential of the QB2 node. 제9항에 있어서,
상기 제m발광신호 생성회로는
제2클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제1트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결된 제2트랜지스터와,
QB2노드에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제3트랜지스터와,
상기 제2클록신호라인에 게이트전극이 연결되고 제m-1발광신호 생성회로의 제m-1 QB2노드에 제1전극이 연결되고 QP노드에 제2전극이 연결된 제4트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 QB2노드에 제1전극이 연결되고 상기 고전위전압라인에 제2전극이 연결된 제5트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 저전위전압라인에 제1전극이 연결되고 상기 제m발광신호 생성회로의 출력단에 제2전극이 연결된 제6트랜지스터와,
QB1노드에 게이트전극이 연결되고 상기 제m발광신호 생성회로의 출력단에 제1전극이 연결되고 상기 고전위전압라인에 제2전극이 연결된 제7-1트랜지스터와,
상기 QB2노드에 게이트전극이 연결되고 상기 제m발광신호 생성회로의 출력단에 제1전극이 연결되고 상기 고전위전압라인에 제2전극이 연결된 제7-2트랜지스터와,
상기 QP노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 상기 QB2노드에 제2전극이 연결된 제8트랜지스터와,
상기 제1클록신호라인에 게이트전극이 연결되고 상기 QB2노드에 제1전극이 연결되고 상기 QB1노드에 제2전극이 연결된 제9트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 QB1노드에 제1전극이 연결되고 상기 고전위전압라인에 제2전극이 연결된 제10트랜지스터를 포함하는 전계발광표시장치.10. The method of claim 9,
The m < th >
A first transistor having a gate electrode connected to the second clock signal line, a first electrode connected to the start signal line and a second electrode connected to the Q node,
A second transistor having a gate electrode connected to the Q node and a first electrode connected to a first clock signal line,
A third transistor having a gate electrode connected to the QB2 node, a first node connected to the Q node and a second electrode connected to the high potential voltage line,
A fourth transistor having a gate electrode connected to the second clock signal line and having a first electrode connected to the (m-1) th QB2 node of the (m-1) th emission signal generating circuit and a second electrode connected to the QP node,
A fifth transistor having a gate electrode connected to the Q node, a first electrode connected to the node QB2 and a second electrode connected to the high potential voltage line,
A sixth transistor having a gate electrode connected to the Q node, a first electrode connected to a low potential voltage line, and a second electrode connected to an output terminal of the mth emission signal generating circuit,
A seventh transistor having a gate electrode connected to the QB1 node and having a first electrode connected to an output terminal of the mth emission signal generating circuit and a second electrode connected to the high potential voltage line;
A seventh transistor having a gate electrode connected to the QB2 node and having a first electrode connected to an output terminal of the mth emission signal generating circuit and a second electrode connected to the high potential voltage line,
An eighth transistor having a gate electrode connected to the QP node, a first electrode connected to the first clock signal line and a second electrode connected to the QB2 node,
A ninth transistor having a gate electrode connected to the first clock signal line, a first electrode connected to the QB2 node and a second electrode connected to the QB1 node,
And a tenth transistor having a gate electrode connected to the Q node, a first electrode connected to the node QB1, and a second electrode connected to the high potential voltage line. 제14항에 있어서,
상기 제m발광신호 생성회로는
상기 제2트랜지스터의 제2전극에 일단이 연결되고 상기 Q노드 및 상기 제3트랜지스터의 제1전극에 타단이 연결된 제1커패시터와,
상기 QP노드에 일단이 연결되고 상기 QB2노드에 타단이 연결된 제2커패시터와,
상기 QB1노드에 일단이 연결되고 상기 고전위전압라인에 타단이 연결된 제3커패시터를 더 포함하는 전계발광표시장치.15. The method of claim 14,
The m < th >
A first capacitor having one end connected to the second electrode of the second transistor and the other end connected to the Q node and the first electrode of the third transistor;
A second capacitor having one end connected to the QP node and the other end connected to the QB2 node,
And a third capacitor having one end connected to the node QB1 and the other end connected to the high potential voltage line. 제15항에 있어서,
상기 제1트랜지스터, 상기 제2트랜지스터, 상기 제3트랜지스터 및 상기 제1커패시터는 상기 Q노드를 제어하는 Q노드 제어부에 포함되고,
상기 제5트랜지스터, 상기 제10트랜지스터 및 상기 제3커패시터는 상기 QB1노드를 제어하는 QB1노드 제어부에 포함되고,
상기 제4트랜지스터, 상기 제8트랜지스터, 및 상기 제2커패시터는 상기 QB2노드를 제어하는 QB2노드 제어부에 포함되고,
상기 제6트랜지스터는 상기 제1발광제어신호를 출력하는 상기 제1출력 버퍼부에 포함되고,
상기 제7-1트랜지스터와 상기 제7-2트랜지스터는 상기 제2발광제어신호를 출력하는 상기 제2출력 버퍼부에 포함되는 전계발광표시장치.16. The method of claim 15,
Wherein the first transistor, the second transistor, the third transistor, and the first capacitor are included in a Q-node control unit that controls the Q-node,
Wherein the fifth transistor, the tenth transistor, and the third capacitor are included in a QB1 node controller for controlling the QB1 node,
Wherein the fourth transistor, the eighth transistor, and the second capacitor are included in a QB2 node controller for controlling the QB2 node,
The sixth transistor is included in the first output buffer unit for outputting the first emission control signal,
And the seventh transistor and the seventh transistor are included in the second output buffer unit for outputting the second emission control signal. 영상을 표시하는 표시 패널; 및
상기 표시 패널에 스캔신호를 출력하는 스캔신호 생성회로들과 상기 표시 패널에 발광신호를 출력하는 발광신호 생성회로들을 포함하는 스캔 구동부를 포함하고,
상기 발광신호 생성회로들 중 제m(m은 양의 정수)발광신호 생성회로는
스타트신호라인을 통해 전달된 스타트신호를 기반으로 Q노드를 제어하는 Q노드 제어부;
상기 Q노드의 전위를 기반으로 QB2노드를 제어하는 QB2노드 제어부;
상기 QB2노드의 전위를 기반으로 QB1노드를 제어하는 QB1노드 제어부;
상기 Q노드의 전위를 기반으로 턴온되어 제1발광제어신호를 출력하는 제1출력 버퍼부; 및
적어도 두 개의 트랜지스터들을 갖는 제2출력 버퍼부를 포함하고,
상기 적어도 두 개의 트랜지스터들은 서로 다른 노드의 전위를 기반으로 턴온되어 제2발광제어신호를 출력하는 전계발광표시장치.A display panel for displaying an image; And
And a scan driver including scan signal generating circuits for outputting a scan signal to the display panel and emission signal generating circuits for outputting an emission signal to the display panel,
The mth (m is a positive integer) emission signal generating circuit of the emission signal generating circuits
A Q node controller for controlling a Q node based on a start signal transmitted through a start signal line;
A QB2 node controller for controlling a QB2 node based on the potential of the Q node;
A QB1 node controller for controlling the QB1 node based on the potential of the QB2 node;
A first output buffer unit that is turned on based on the potential of the Q node and outputs a first emission control signal; And
And a second output buffer portion having at least two transistors,
Wherein the at least two transistors are turned on based on a potential of a different node to output a second emission control signal. 제17항에 있어서,
상기 제2출력 버퍼부는
상기 적어도 두 개의 트랜지스터들의 제1전극은 제1전극끼리, 제2전극은 제2전극끼리 접속되고, 상기 적어도 두 개의 트랜지스터들의 게이트전극은 서로 다른 노드에 연결된 병렬접속 구조를 갖는 전계발광표시장치.18. The method of claim 17,
The second output buffer unit
Wherein the first electrode of the at least two transistors is connected to the first electrode, the second electrode is connected to the second electrode, and the gate electrodes of the at least two transistors are connected to different nodes. 제17항에 있어서,
상기 제2출력 버퍼부는
상기 QB1노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-1출력 버퍼부와,
상기 QB2노드의 전위에 대응하여 동작하는 트랜지스터로 이루어진 제2-2출력 버퍼부를 포함하는 전계발광표시장치.18. The method of claim 17,
The second output buffer unit
A 2-1 output buffer unit composed of transistors operating in correspondence with the potential of the QB1 node,
And a 2-2 output buffer unit including a transistor operating in correspondence to the potential of the QB2 node. 제17항에 있어서,
상기 제m발광신호 생성회로는
제2클록신호라인에 게이트전극이 연결되고 스타트신호라인에 제1전극이 연결되고 상기 Q노드에 제2전극이 연결된 제1트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결된 제2트랜지스터와,
QB2노드에 게이트전극이 연결되고 상기 Q노드에 제1전극이 연결되고 고전위전압라인에 제2전극이 연결된 제3트랜지스터와,
상기 제2클록신호라인에 게이트전극이 연결되고 제m-1발광신호 생성회로의 제m-1 QB2노드에 제1전극이 연결되고 QP노드에 제2전극이 연결된 제4트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 QB2노드에 제1전극이 연결되고 상기 고전위전압라인에 제2전극이 연결된 제5트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 저전위전압라인에 제1전극이 연결되고 상기 제m발광신호 생성회로의 출력단에 제2전극이 연결된 제6트랜지스터와,
QB1노드에 게이트전극이 연결되고 상기 제m발광신호 생성회로의 출력단에 제1전극이 연결되고 상기 고전위전압라인에 제2전극이 연결된 제7-1트랜지스터와,
상기 QB2노드에 게이트전극이 연결되고 상기 제m발광신호 생성회로의 출력단에 제1전극이 연결되고 상기 고전위전압라인에 제2전극이 연결된 제7-2트랜지스터와,
상기 QP노드에 게이트전극이 연결되고 제1클록신호라인에 제1전극이 연결되고 상기 QB2노드에 제2전극이 연결된 제8트랜지스터와,
상기 제1클록신호라인에 게이트전극이 연결되고 상기 QB2노드에 제1전극이 연결되고 상기 QB1노드에 제2전극이 연결된 제9트랜지스터와,
상기 Q노드에 게이트전극이 연결되고 상기 QB1노드에 제1전극이 연결되고 상기 고전위전압라인에 제2전극이 연결된 제10트랜지스터를 포함하는 전계발광표시장치.18. The method of claim 17,
The m < th >
A first transistor having a gate electrode connected to the second clock signal line, a first electrode connected to the start signal line and a second electrode connected to the Q node,
A second transistor having a gate electrode connected to the Q node and a first electrode connected to a first clock signal line,
A third transistor having a gate electrode connected to the QB2 node, a first node connected to the Q node and a second electrode connected to the high potential voltage line,
A fourth transistor having a gate electrode connected to the second clock signal line and having a first electrode connected to the (m-1) th QB2 node of the (m-1) th emission signal generating circuit and a second electrode connected to the QP node,
A fifth transistor having a gate electrode connected to the Q node, a first electrode connected to the node QB2 and a second electrode connected to the high potential voltage line,
A sixth transistor having a gate electrode connected to the Q node, a first electrode connected to a low potential voltage line, and a second electrode connected to an output terminal of the mth emission signal generating circuit,
A seventh transistor having a gate electrode connected to the QB1 node and having a first electrode connected to an output terminal of the mth emission signal generating circuit and a second electrode connected to the high potential voltage line,
A seventh transistor having a gate electrode connected to the QB2 node and having a first electrode connected to an output terminal of the mth emission signal generating circuit and a second electrode connected to the high potential voltage line,
An eighth transistor having a gate electrode connected to the QP node, a first electrode connected to the first clock signal line and a second electrode connected to the QB2 node,
A ninth transistor having a gate electrode connected to the first clock signal line, a first electrode connected to the QB2 node and a second electrode connected to the QB1 node,
And a tenth transistor having a gate electrode connected to the Q node, a first electrode connected to the node QB1, and a second electrode connected to the high potential voltage line.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060078570A (en) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 Shift register
KR20080091996A (en) * 2007-04-10 2008-10-15 엘지디스플레이 주식회사 Shift register, liquid crystal display device having the same, and method of driving the same
KR20100013931A (en) * 2008-08-01 2010-02-10 삼성전자주식회사 Gate driving circuit, display device having the same, and method for manufacturing display device
KR20140025149A (en) * 2012-08-21 2014-03-04 삼성디스플레이 주식회사 Emission driver and organic light emitting display deivce including the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060078570A (en) * 2004-12-31 2006-07-05 엘지.필립스 엘시디 주식회사 Shift register
KR20080091996A (en) * 2007-04-10 2008-10-15 엘지디스플레이 주식회사 Shift register, liquid crystal display device having the same, and method of driving the same
KR20100013931A (en) * 2008-08-01 2010-02-10 삼성전자주식회사 Gate driving circuit, display device having the same, and method for manufacturing display device
KR20140025149A (en) * 2012-08-21 2014-03-04 삼성디스플레이 주식회사 Emission driver and organic light emitting display deivce including the same

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