KR20190028759A - Display device and display device substrate - Google Patents

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KR20190028759A
KR20190028759A KR1020197004132A KR20197004132A KR20190028759A KR 20190028759 A KR20190028759 A KR 20190028759A KR 1020197004132 A KR1020197004132 A KR 1020197004132A KR 20197004132 A KR20197004132 A KR 20197004132A KR 20190028759 A KR20190028759 A KR 20190028759A
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준이치 시라이시
겐조 후쿠요시
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도판 인사츠 가부시키가이샤
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Abstract

본 발명의 표시 장치는, 은 혹은 은 합금층이 도전성 금속 산화물층에 의해 끼움 지지된 구성을 갖는 전극과, 상기 전극으로부터 인가되는 구동 전압으로 발광하는 발광층과, 게이트 절연층과 접촉하고, 또한 산화물 반도체로 구성된 채널층을 가짐과 함께 상기 발광층을 갖는 능동 소자를 구비하는 어레이 기판과, 상기 어레이 기판과 대향하는 투명 기판과, 관찰 방향에 있어서 흑색층과 도전층이 순서대로 적층된 구성을 갖고 평면으로 보아 직교하는 복수의 제1 터치 센싱 배선 및 복수의 제2 터치 센싱 배선과, 평면으로 보아 제1 터치 센싱 배선과 제2 터치 센싱 배선에 의해 구획되는 화소를 구비하는 표시 장치 기판과, 터치 센싱을 행하는 제어부를 포함한다.A display device of the present invention includes: an electrode having a structure in which a silver or silver alloy layer is sandwiched by a conductive metal oxide layer; a light emitting layer that emits light at a driving voltage applied from the electrode; 1. A display device comprising: an array substrate having a channel layer made of a semiconductor and having an active element having the light emitting layer; a transparent substrate facing the array substrate; a black layer and a conductive layer stacked in order in the viewing direction; A display device substrate including a plurality of first touch sensing lines and a plurality of second touch sensing lines orthogonal to each other and defined by a first touch sensing line and a second touch sensing line in plan view, And a controller.

Figure P1020197004132
Figure P1020197004132

Description

표시 장치 및 표시 장치 기판 Display device and display device substrate

본 발명은, 유기 일렉트로루미네센스 또는 LED를 포함하는 발광층을 구비한 표시 장치 및 표시 장치 기판에 관한 것이며, 특히 터치 센싱 기능을 구비하는 표시 장치와, 그 표시 장치에 사용되는 표시 장치 기판에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device and a display device substrate having a light emitting layer including an organic electroluminescence or an LED and more particularly to a display device having a touch sensing function and a display device substrate used for the display device will be.

최근 몇년간, 액정 표시 장치, 혹은 발광 소자가 매트릭스 형상으로 배열되어 있는 표시 장치(유기 일렉트로루미네센스 표시 장치나 LED 매트릭스 표시 장치)의 해상도가 향상되고, 박형화가 진행되고 있다. 또한, 5인치나 8인치 등의 화면 사이즈를 가지면서도 고화질이 실현 가능한 표시 장치를 구비한 모바일 기기, 예를 들어 스마트폰, 태블릿이 시판되고 있다. 특히, 유기 일렉트로루미네센스 표시 장치(이하, 유기 EL이라 부름)는, 이러한 모바일 기기의 박형화에 공헌할 수 있다.2. Description of the Related Art In recent years, a liquid crystal display device or a display device (an organic electroluminescence display device or an LED matrix display device) in which light emitting elements are arranged in a matrix is improved in resolution and thinner. In addition, mobile devices, such as smart phones and tablets, having a display device capable of achieving high picture quality while having a screen size of 5 inches or 8 inches are commercially available. In particular, an organic electroluminescence display device (hereinafter referred to as an organic EL) can contribute to the thinning of such a mobile device.

유기 EL 표시 장치에 있어서는, 백색 유기 EL을 구비한 유기 EL 기판과, 컬러 표시를 실현하는 컬러 필터를 구비하면서도 유기 EL 기판에 대향 배치된 대향 기판을 사용하는 경우가 있다. 가일층의 고화질을 얻기 위해, 예를 들어 적색 발광 LED 칩, 녹색 발광 LED 칩 및 청색 발광 LED 칩이 작은 발광 유닛에 적재되고, 복수의 발광 유닛이 어레이 기판 상에 매트릭스 형상으로 배열되어 있는 LED 매트릭스 표시 장치의 개발도 진행되고 있다. LED로서, 발광 효율이 높은 청색 발광 다이오드가 알려져 있으며, 청색 LED 칩 상에 녹색 형광체 및 적색 형광체가 배치된 백색 LED가 사용되는 경우가 있다.In an organic EL display device, an organic EL substrate provided with a white organic EL and a counter substrate arranged opposite to the organic EL substrate are provided, while having a color filter for realizing color display. An LED matrix display in which a red light emitting LED chip, a green light emitting LED chip and a blue light emitting LED chip are mounted on a small light emitting unit and a plurality of light emitting units are arrayed in a matrix on an array substrate Devices are also under development. As a LED, a blue light emitting diode having a high luminous efficiency is known, and a white LED having a green phosphor and a red phosphor disposed on a blue LED chip is sometimes used.

유기 EL(Organic Electroluminescence)이나 LED(Light Emitting Diode)를 포함하는 발광층을 구비한 표시 장치에 있어서는, 관찰자측으로부터 표시 장치를 보았을 때의 밝기를 향상시키기 위해, 알루미늄이나 은으로 형성된 하부 전극(광 반사성의 화소 전극)이 불가결하다. 또한, 하부 전극이란, 관찰자측으로부터 표시 장치를 본 경우에 먼 위치에 있는 전극이며, 상부 전극이란, 하부 전극에 대하여 상대적으로 관찰자에 가까운 위치에 있는 전극이다.In a display device having a light emitting layer including an organic EL (Organic Electroluminescence) or an LED (Light Emitting Diode), in order to improve the brightness when the display device is viewed from the observer side, Of the pixel electrode) is indispensable. The lower electrode is an electrode located at a far position when viewing the display device from the observer side, and the upper electrode is an electrode located at a position closer to the observer relative to the lower electrode.

특허문헌 1에는, 유기 발광 다이오드와, 용량성 터치 센서 전극과, 터치 센서 신호를 반송하는 컨트롤선 사이에, 박막화 캡슐화층을 구비하는 터치 감지 디스플레이가 기재되어 있다. 특허문헌 1의 청구항 2에는, 블랙 매트릭스로 덮인 도전성 그리드가 개시되어 있다. 컨트롤선은, 특허문헌 1의 청구항 9에 나타난 바와 같이 공통 기판 상에 형성된다. 특허문헌 1에 있어서, 터치 센서 신호를 반송하는 컨트롤선은, 도 10, 도 39, 단락 [0031] 및 [0032]에 나타난 바와 같이, 픽셀 어레이가 형성된 기판 상에 마련되어 있다. 특허문헌 1의 단락 [0064] 내지 [0066]에 기재된 바와 같이, 선(640)에는 디스플레이 컨트롤 신호가 반송되고, 센서 드라이브 신호도 반송된다. 픽셀(화소) 구동을 행하기 위해, 시분할 멀티플렉스가 제안되어 있다. 시분할 멀티플렉스의 상세한 설명은 특허문헌 1에 개시되어 있지 않지만, 시분할 구동 기술 뿐만 아니라, 선(640)이 디스플레이 컨트롤 및 센서 드라이브의 양쪽의 역할을 겸용하는 배선 구조는 복잡하며, 또한 그 배선 구조를 사용하는 제어는 복잡하다. 용량성 터치 센서 커패시턴스 동작 중에 픽셀 구동에 대한 간섭을 방지할 필요성이, 특허문헌 1의 단락 [0066]에 기재되어 있다.Patent Document 1 discloses a touch-sensitive display having a thinned encapsulation layer between an organic light emitting diode, a capacitive touch sensor electrode, and a control line carrying a touch sensor signal. Claim 2 of Patent Document 1 discloses a conductive grid covered with a black matrix. The control line is formed on the common substrate as shown in claim 9 of Patent Document 1. In Patent Document 1, a control line for carrying a touch sensor signal is provided on a substrate on which a pixel array is formed, as shown in Figs. 10 and 39, paragraphs [0031] and [0032]. As described in paragraphs [0064] to [0066] of Patent Document 1, a display control signal is carried on a line 640, and a sensor drive signal is also carried. In order to perform pixel (pixel) driving, a time division multiplex is proposed. Although the detailed description of the time division multiplex is not disclosed in Patent Document 1, the wiring structure in which the line 640 serves both as the display control and the sensor drive is complex as well as the time division driving technology, and the wiring structure The control used is complex. The need to prevent interference with pixel driving during capacitive touch sensor capacitance operation is described in paragraph [0066] of the patent document 1.

또한, 선(640)은 상기 컨트롤선이라 추정되지만, 특허문헌 1에는 명기되어 있지 않다. 또한, 특허문헌 1에 있어서의 청구항 9에 기재된 「공통 기판」은, 「공통 기판」이라 특정하는 것이 명세서 내에 명확하게 기재되어 있지 않다. 또한, 특허문헌 1의 단락 [0036]에는, 터치 센서선이 구리나 금과 같은 금속으로 형성되는 것이 기재되어 있다. 그러나, 구리, 은, 금과 같은 동족 원소는, 유리 기판이나 플라스틱 필름에 대하여 실용적인 밀착성을 갖고 있지 않으며, 특허문헌 1에는 구리, 은, 금과 같은 금속의 기판에 대한 밀착성을 개선하는 실용적 기술이 제안 되어 있지 않다.The line 640 is assumed to be the control line, but is not described in the patent document 1. Further, the "common substrate" described in claim 9 of Patent Document 1 is not clearly described in the specification to be specified as "common substrate". Further, in paragraph [0036] of Patent Document 1, it is described that the touch sensor wire is formed of a metal such as copper or gold. However, copper, silver and gold have no practical adhesion to a glass substrate or a plastic film, and Patent Document 1 discloses a practical technique for improving the adhesion of a metal such as copper, silver and gold to a substrate It is not proposed.

특허문헌 2는, 터치 센서와 표시 장치가 일체가 된 액정 표시 장치에 관한 것이다. 특허문헌 2는, 바이패스 터널 등을 사용하여 어레이 기판에 터치 스크린을 만들어 넣는 기술을 개시하고 있다.Patent Document 2 relates to a liquid crystal display device in which a touch sensor and a display device are integrated. Patent Document 2 discloses a technique of forming a touch screen on an array substrate by using a bypass tunnel or the like.

특허문헌 3에 있어서는, 폴리실리콘 트랜지스터에 접속되는 신호선(게이트선과 소스선)이나 화소 전극 뿐만 아니라, 터치 센싱에 관한 센스 영역과 드라이브-센스 접지 영역 및 바이패스 터널 등을 동일한 어레이 기판 상에 배치할 필요가 있다. 이 때문에, 특허문헌 3에 있어서는 어레이 구조가 매우 복잡하며, 기생 용량의 증가를 초래하기 쉽고, 또한 어레이 기판의 제조 공정에 있어서의 부하가 크다. 특허문헌 3에는, 유기 EL 장치 등의 표시 장치에 사용되는 전극을 형성하는 기술이 개시되어 있다. 특허문헌 3의 단락 [0008]에는, 순Ag막이나 Ag 합금막의 밀착성이 불충분하며, 실용성이 부족하다는 것이 기재되어 있다.In Patent Document 3, not only a signal line (gate line and source line) and a pixel electrode connected to a polysilicon transistor but also a sense region for touch sensing, a drive-sense ground region and a bypass tunnel are arranged on the same array substrate There is a need. For this reason, in Patent Document 3, the array structure is very complicated, the parasitic capacitance is liable to increase, and the load in the manufacturing process of the array substrate is large. Patent Document 3 discloses a technique for forming an electrode used in a display device such as an organic EL device. Patent Document 3 discloses that the adhesiveness between the pure Ag film and the Ag alloy film is insufficient and the practicality is insufficient.

특허문헌 4에 있어서는, 유기 EL 소자의 하부 전극으로서 알루미늄 함유 금속층을 사용하는 것이 개시되어 있다.Patent Document 4 discloses the use of an aluminum-containing metal layer as a lower electrode of an organic EL device.

특허문헌 5에 있어서는, 흑색층 상에 구리 함유층이 인듐 함유층에 끼움 지지된 구성을 갖는 터치 센싱 배선을 구비한 흑색 기판과, 흑색 기판의 제조 방법이 개시되어 있다. 그러나, 특허문헌 5에 있어서는, 유기 EL이나 LED 등의 발광층을 구비하는 표시 장치는 고려되어 있지 않으며, 발광층을 구비하는 어레이 기판이 적용된 표시 장치에 있어서의 기술 과제는 개시되어 있지 않다. 또한, 그 흑색 기판에 있어서, 2조의 흑색 배선으로 터치 센싱을 행하는 구성도 개시되어 있지 않다.Patent Document 5 discloses a black substrate provided with a touch sensing wiring having a structure in which a copper-containing layer is sandwiched by an indium-containing layer on a black layer, and a method of manufacturing a black substrate. However, in Patent Document 5, a display device including a light emitting layer such as an organic EL or an LED is not considered, and a technical problem in a display device to which an array substrate having a light emitting layer is applied is not disclosed. In addition, the black substrate does not disclose a structure for performing touch sensing with two pairs of black wirings.

특허문헌 6에 있어서는, 배선 구조로서 흑색층과 금속층이 적층된 터치 패널이 개시되어 있다. 그러나, 발광층과, 산화물 반도체에 의한 능동 소자를 구비한 표시 장치가 개시되어 있지 않다. 또한, 구리 합금이나 은 합금이 도전성 금속 산화물에 끼움 지지된 구성도 개시되어 있지 않다.Patent Document 6 discloses a touch panel in which a black layer and a metal layer are laminated as a wiring structure. However, a display device provided with a light emitting layer and an active element made of an oxide semiconductor is not disclosed. Also, no structure is disclosed in which a copper alloy or a silver alloy is sandwiched between conductive metal oxides.

일본 특허 제586471호 공보Japanese Patent No. 586471 일본 특허 제5746736호 공보Japanese Patent No. 5746736 일본 특허 공개2014-120487호 공보Japanese Patent Application Laid-Open No. 2014-120487 일본 특허 공개2016-76418호 공보Japanese Patent Application Laid-Open No. 2016-76418 일본 특허 제5807726호 공보Japanese Patent No. 5807726 일본 특허 공개2013-129183호 공보Japanese Patent Application Laid-Open No. 2013-129183

유기 EL이나 LED 등을 포함하는 발광층을 구비한 표시 장치에 있어서는, 반사 전극(이하, 하부 전극이라 부르는 경우가 있음)의 재료로서 알루미늄이나 알루미늄 합금을 사용하는 경우가 많다. 또한, 마찬가지로, 발광 다이오드 등의 발광층을 구동하는 박막 트랜지스터를 구성하는 전극이나 배선의 재료나, 터치 센싱 배선의 재료로서, 알루미늄이나 알루미늄 합금을 사용하는 것이 일반적이다. 그러나, 알루미늄이나 알루미늄 합금은, 은이나 은 합금, 또한 구리나 구리 합금과 비교하여 도전율이 떨어진다.In a display device having a light emitting layer including an organic EL or an LED, aluminum or an aluminum alloy is often used as a material of a reflective electrode (hereinafter, also referred to as a lower electrode). Similarly, aluminum or an aluminum alloy is generally used as a material for an electrode or wiring constituting a thin film transistor for driving a light emitting layer such as a light emitting diode, or a material for a touch sensing wiring. However, aluminum or aluminum alloy has a lower conductivity than silver or silver alloy, or copper or copper alloy.

또한, 화소 전극(이하, 반사 전극이라 부르는 경우가 있음)의 재료로서는, 광 반사성의 면에서 은이나 합금이 우수하다.Further, the material of the pixel electrode (which may be hereinafter referred to as a reflective electrode) is excellent in silver or an alloy in light reflectivity.

또한, 상술한 바와 같이, 은이나 은 합금, 또한 구리나 구리 합금은, 기판 등에 대한 밀착성이 떨어진다. 또한, 은은 마이그레이션이나 확산에 의해, 은으로 구성되는 부재의 주변에 위치하는 구성 재료에 대하여 전기 특성에 악영향을 준다는 결점이 있다.Further, as described above, silver or silver alloy, and copper or copper alloy have poor adhesion to a substrate or the like. Silver also has a drawback that it gives an adverse effect on the electrical characteristics of the constituent material located around the member composed of silver by migration or diffusion.

본 발명은 상기한 과제를 감안하여 이루어진 것이며, 은이나 은 합금, 또한 구리나 구리 합금을, 유기 EL이나 발광 다이오드를 사용하는 표시 장치를 구성하는 전극이나 배선에 활용하여, 가일층의 양호한 터치 센싱 기능 및 고화질을 실현하는 표시 장치 및 표시 장치 기판을 제공한다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a display device using a silver or silver alloy or copper or a copper alloy for an electrode or wiring constituting a display device using an organic EL or a light emitting diode, And a display device and a display device substrate for realizing high picture quality.

본 발명의 제1 형태에 관한 표시 장치는, 은 혹은 은 합금층이 도전성 금속 산화물층에 의해 끼움 지지된 구성을 갖는 전극과, 상기 전극으로부터 인가되는 구동 전압으로 발광하는 발광층과, 게이트 절연층과 접촉하고 또한 산화물 반도체로 구성된 채널층을 가짐과 함께 상기 발광층을 구동하는 능동 소자를 구비하는 어레이 기판과, 상기 어레이 기판에 대향하는 제1면과 상기 제1면과는 반대측의 제2면을 갖는 투명 기판과, 상기 제2면으로부터 상기 제1면을 향한 관찰 방향에 있어서 제1 흑색층과 제1 도전층이 순서대로 적층된 구성을 갖고, 또한 상기 제2면 상에서 제1 방향으로 배열되도록 서로 평행하게 연장되는 복수의 제1 터치 센싱 배선과, 상기 관찰 방향에 있어서 제2 흑색층과 제2 도전층이 순서대로 적층된 구성을 갖고, 또한 상기 복수의 제1 터치 센싱 배선과 상기 어레이 기판 사이에 위치함과 함께 평면으로 보아 상기 제1 방향과 직교하는 제2 방향으로 배열되도록 서로 평행하게 연장되는 복수의 제2 터치 센싱 배선과, 평면으로 보아 상기 복수의 제1 터치 센싱 배선과 상기 복수의 제2 터치 센싱 배선에 의해 구획되는 복수의 화소를 구비하는 표시 장치 기판과, 제1 터치 센싱 배선과 제2 터치 센싱 배선 사이의 정전 용량의 변화를 검지하여 터치 센싱을 행하는 제어부를 포함한다.A display device according to a first aspect of the present invention includes: an electrode having a structure in which a silver or silver alloy layer is sandwiched by a conductive metal oxide layer; a light emitting layer that emits light with a driving voltage applied from the electrode; An array substrate having an active element which has a channel layer made of an oxide semiconductor and drives the light emitting layer, and a second surface opposite to the first surface, the first surface being opposite to the array substrate A liquid crystal display device comprising: a transparent substrate; a first black layer and a first conductive layer stacked in this order on the second surface in the viewing direction from the second surface to the first surface; A plurality of first touch sensing wirings extending in parallel to each other and a second black layer and a second conductive layer stacked in this order in the viewing direction, A plurality of second touch sensing wirings extending in parallel to each other so as to be arranged in a second direction orthogonal to the first direction as viewed in a plan view and being positioned between the dicing wiring and the array substrate, A display device substrate having a plurality of pixels divided by one touch sensing wiring and the plurality of second touch sensing wirings; a display device substrate which detects a change in electrostatic capacitance between the first touch sensing wiring and the second touch sensing wiring, And a controller.

본 발명의 제1 형태에 관한 표시 장치에 있어서는, 상기 제1 터치 센싱 배선 및 상기 제2 터치 센싱 배선은, 상기 제2면 상에 형성되고, 상기 제1 터치 센싱 배선과 상기 제2 터치 센싱 배선 사이에는 절연층이 마련되고, 상기 제1 터치 센싱 배선 및 상기 제2 터치 센싱 배선은 서로 전기적으로 절연되어도 된다.In the display device according to the first aspect of the present invention, the first touch sensing wiring and the second touch sensing wiring are formed on the second surface, and the first touch sensing wiring and the second touch sensing wiring And the first touch sensing wiring and the second touch sensing wiring may be electrically insulated from each other.

본 발명의 제1 형태에 관한 표시 장치에 있어서는, 상기 제1 터치 센싱 배선은 상기 제2면 상에 형성되고, 상기 제2 터치 센싱 배선은 상기 제1면 상에 형성되어도 된다.In the display device according to the first aspect of the present invention, the first touch sensing wiring may be formed on the second surface, and the second touch sensing wiring may be formed on the first surface.

본 발명의 제1 형태에 관한 표시 장치에 있어서는, 상기 제1면 상에, 상기 관찰 방향에 있어서, 순서대로 상기 제1 터치 센싱 배선 및 상기 제2 터치 센싱 배선이 형성되고, 상기 제1 터치 센싱 배선과 상기 제2 터치 센싱 배선 사이에는 절연층이 마련되고, 상기 제1 터치 센싱 배선 및 상기 제2 터치 센싱 배선은, 서로 전기적으로 절연되어도 된다.In the display device according to the first aspect of the present invention, the first touch sensing wiring and the second touch sensing wiring are formed in order on the first surface in the observation direction, and the first touch sensing wiring An insulating layer may be provided between the wiring and the second touch sensing wiring, and the first touch sensing wiring and the second touch sensing wiring may be electrically insulated from each other.

본 발명의 제1 형태에 관한 표시 장치에 있어서는, 상기 산화물 반도체는 갈륨, 인듐, 아연, 주석, 알루미늄, 게르마늄 및 세륨으로 구성되는 군으로부터 선택되는 1종 이상을 함유하는 금속 산화물과, 적어도 안티몬, 비스무트 중 어느 것을 함유하는 금속 산화물을 포함해도 된다.In the display device according to the first aspect of the present invention, the oxide semiconductor is a metal oxide containing at least one selected from the group consisting of gallium, indium, zinc, tin, aluminum, germanium and cerium, And a bismuth metal oxide.

본 발명의 제1 형태에 관한 표시 장치에 있어서는, 상기 게이트 절연층은, 산화세륨을 포함하는 복합 산화물로 형성되어도 된다.In the display device according to the first aspect of the present invention, the gate insulating layer may be formed of a composite oxide containing cerium oxide.

본 발명의 제1 형태에 관한 표시 장치에 있어서는, 상기 능동 소자에 전기적으로 연계된 복수의 배선 중 적어도 게이트 배선은, 은층, 은 합금층, 구리층 및 구리 합금층으로 구성되는 군으로부터 선택되는 층이 도전성 금속 산화물층에 의해 끼움 지지된 3층 구조를 가져도 된다.In the display device according to the first aspect of the present invention, at least the gate wiring among the plurality of wirings electrically connected to the active element is a layer selected from the group consisting of a silver layer, a silver alloy layer, a copper layer and a copper alloy layer And a three-layer structure sandwiched by the conductive metal oxide layer.

본 발명의 제1 형태에 관한 표시 장치에 있어서는, 상기 발광층이 발광 다이오드층을 포함해도 된다.In the display device according to the first aspect of the present invention, the light emitting layer may include a light emitting diode layer.

본 발명의 제1 형태에 관한 표시 장치에 있어서는, 상기 발광층이 유기 일렉트로루미네센스층을 포함해도 된다.In the display device according to the first aspect of the present invention, the light emitting layer may include an organic electroluminescence layer.

본 발명의 제2 형태에 관한 표시 장치 기판은, 본 발명의 제1 형태에 관한 표시 장치에 사용되는 표시 장치 기판이며, 상기 제1 도전층 및 상기 제2 도전층은 은층, 은 합금층, 구리층 및 구리 합금층으로 구성되는 군으로부터 선택되는 층이 도전성 금속 산화물층에 의해 끼움 지지된 3층 구조를 갖는다.A display device substrate according to a second aspect of the present invention is a display device substrate used in a display device according to the first aspect of the present invention, wherein the first conductive layer and the second conductive layer are formed of a silver layer, a silver alloy layer, Layer and a copper alloy layer is sandwiched by a conductive metal oxide layer.

본 발명의 제2 형태에 관한 표시 장치 기판에 있어서는, 상기 도전성 금속 산화물층은 산화인듐, 산화아연, 산화안티몬, 산화주석, 산화갈륨 및 산화비스무트로 구성되는 군으로부터 선택되는 2종 이상의 금속 산화물을 포함하는 복합 산화물로 형성되어도 된다.In the display device substrate according to the second aspect of the present invention, the conductive metal oxide layer may be formed of at least two kinds of metal oxides selected from the group consisting of indium oxide, zinc oxide, antimony oxide, tin oxide, gallium oxide and bismuth oxide Or may be formed of a complex oxide containing

본 발명의 제2 형태에 관한 표시 장치 기판에 있어서는, 상기 도전성 금속 산화물층은 산화인듐, 산화아연 및 산화주석을 포함하는 복합 산화물로 형성되고, 상기 복합 산화물에 포함되는 인듐(In)과 아연(Zn)과 주석(Sn)의 In/(In+Zn+Sn)으로 표시되는 원자비는 0.8보다 크고, 또한 Zn/Sn의 원자비가 1보다 커도 된다.In the display device substrate according to the second aspect of the present invention, the conductive metal oxide layer is formed of a complex oxide containing indium oxide, zinc oxide and tin oxide, and the indium (In) and zinc (In + Zn + Sn) of tin (Zn) and tin (Sn) is greater than 0.8 and the atomic ratio of Zn / Sn is greater than 1. [

본 발명의 제2 형태에 관한 표시 장치 기판에 있어서는, 상기 복수의 화소는 컬러 필터를 구비해도 된다.In the display device substrate according to the second aspect of the present invention, the plurality of pixels may include a color filter.

본 발명의 형태에 관한 표시 장치 및 표시 장치 기판에 의하면, 높은 도전율을 갖는 은이나 은 합금, 또한 구리나 구리 합금을 유기 EL이나 발광 다이오드를 사용하는 표시 장치를 구성하는 전극이나 배선에 활용할 수 있으며, 가일층의 양호한 터치 센싱 기능 및 고화질을 실현할 수 있다.According to the display device and the display device substrate according to the embodiment of the present invention, silver or silver alloy having high conductivity, or copper or copper alloy can be used for electrodes or wiring constituting a display device using organic EL or light emitting diodes , A good touch sensing function and a high image quality can be achieved.

도 1은 본 발명의 제1 실시 형태에 관한 표시 장치를 구성하는 제어부(영상 신호 제어부, 시스템 제어부 및 터치 센싱 제어부) 및 표시부를 도시하는 블록도이다.
도 2는 본 발명의 제1 실시 형태에 관한 표시 장치를 부분적으로 도시하는 도면이며, 도 3의 A-A'선을 따른 단면도이다.
도 3은 본 발명의 제1 실시 형태에 관한 표시 장치가 구비하는 대향 기판을 도시하는 도면이며, 관찰자측으로부터 표시 장치를 본 평면도이다.
도 4는 본 발명의 제1 실시 형태에 관한 대향 기판에 마련된 제1 터치 센싱 배선을 구성하는 제1 도전층의 패턴을 도시하는 평면도이다.
도 5는 본 발명의 제1 실시 형태에 관한 대향 기판에 마련된 제2 터치 센싱 배선을 구성하는 제2 도전층의 패턴을 도시하는 평면도이다.
도 6은 본 발명의 제1 실시 형태에 관한 대향 기판에 마련된 제1 터치 센싱 배선, 절연층 및 제2 터치 센싱 배선을 도시하는 도면이며, 도 2에 있어서의 부호 W1로 표시된 부분을 도시하는 확대 단면도이다.
도 7은 본 발명의 제1 실시 형태에 관한 표시 장치를 부분적으로 도시하는 확대도이며, 도 3의 B-B'선을 따른 단면도이다.
도 8은 본 발명의 제1 실시 형태에 관한 표시 장치를 구성하는 하부 전극(화소 전극)을 부분적으로 도시하는 도면이며, 도 7에 있어서의 부호 W2로 표시된 부분을 도시하는 확대 단면도이다.
도 9는 본 발명의 제1 실시 형태에 관한 표시 장치를 구성하는 게이트 전극을 부분적으로 도시하는 확대도이다.
도 10은 본 발명의 제2 실시 형태에 관한 표시 장치를 부분적으로 도시하는 단면도이다.
도 11은 본 발명의 제3 실시 형태에 관한 표시 장치를 부분적으로 도시하는 단면도이다.
도 12는 본 발명의 제3 실시 형태에 관한 표시 장치를 구성하는 제2 터치 센싱 배선을 도시하는 도면이며, 도 11에 있어서의 부호 W3으로 표시된 부분을 도시하는 확대 단면도이다.
도 13은 본 발명의 제4 실시 형태에 관한 표시 장치를 부분적으로 도시하는 단면도이다.
1 is a block diagram showing a control section (a video signal control section, a system control section and a touch sensing control section) and a display section which constitute a display device according to the first embodiment of the present invention.
Fig. 2 is a partial view of the display device according to the first embodiment of the present invention, and is a cross-sectional view taken along the line A-A 'in Fig. 3;
Fig. 3 is a plan view of a counter substrate included in the display device according to the first embodiment of the present invention, and is a view of the display device from the observer side. Fig.
4 is a plan view showing a pattern of the first conductive layer constituting the first touch sensing wiring provided in the counter substrate according to the first embodiment of the present invention.
5 is a plan view showing a pattern of a second conductive layer constituting a second touch sensing wiring provided in the counter substrate according to the first embodiment of the present invention.
6 is a view showing a first touch sensing wiring, an insulating layer, and a second touch sensing wiring provided on the counter substrate according to the first embodiment of the present invention, and is an enlarged view showing a portion denoted by W1 in Fig. 2 Sectional view.
Fig. 7 is an enlarged view partially showing the display device according to the first embodiment of the present invention, and is a cross-sectional view taken along the line B-B 'in Fig. 3;
FIG. 8 is a partial view of a lower electrode (pixel electrode) constituting the display device according to the first embodiment of the present invention, and is an enlarged cross-sectional view showing a portion indicated by reference numeral W2 in FIG.
9 is an enlarged view partially showing a gate electrode constituting a display device according to the first embodiment of the present invention.
10 is a cross-sectional view partially showing a display device according to a second embodiment of the present invention.
11 is a sectional view partially showing a display device according to a third embodiment of the present invention.
Fig. 12 is a diagram showing a second touch sensing wiring constituting the display device according to the third embodiment of the present invention, and is an enlarged cross-sectional view showing a portion indicated by reference numeral W3 in Fig.
13 is a cross-sectional view partially showing a display device according to a fourth embodiment of the present invention.

이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

이하의 설명에 있어서, 동일하거나 또는 실질적으로 동일한 기능 및 구성 요소에는 동일한 부호를 부여하여, 그 설명을 생략 또는 간략화거나, 혹은 필요한 경우만 설명을 행한다. 각 도면에 있어서는, 각 구성 요소를 도면 상에서 인식할 수 있을 정도의 크기로 하기 위해, 각 구성 요소의 치수 및 비율을 실제의 것과는 적절히 상이하게 하였다. 또한, 필요에 따라 도시가 어려운 요소, 예를 들어 반도체의 채널층을 형성하는 복수층의 구성, 또한 도전층을 형성하는 복수층의 구성 등의 도시나 일부의 도시가 생략되어 있다.In the following description, the same or substantially the same functions and components are denoted by the same reference numerals, and the description thereof is omitted, simplified, or explained only when necessary. In the drawings, the sizes and ratios of the respective components are made different from the actual ones in order to make each component as large as can be recognized on the drawings. In addition, as shown in the drawings, some components such as a plurality of layers forming a channel layer of a semiconductor and a plurality of layers forming a conductive layer are omitted, if necessary.

이하에 설명하는 각 실시 형태에 있어서는 특징적인 부분에 대하여 설명하며, 예를 들어 통상의 표시 장치에 사용되고 있는 구성 요소와 본 실시 형태에 관한 표시 장치의 차이가 없는 부분에 대해서는 설명을 생략한다.In the following embodiments, the characteristic parts will be described. For example, the description of the parts of the display device according to the present embodiment that are different from those of the components used in the conventional display device will be omitted.

이하의 기재에 있어서, 터치 센싱에 관한 배선, 전극 및 신호를 간단히 터치 구동 배선, 터치 검출 배선, 터치 배선, 터치 전극 및 터치 신호라 부르는 경우가 있다. 또한, 제1 터치 센싱 배선 및 제2 터치 센싱 배선을 간단히 터치 센싱 배선이라 부르는 경우가 있다. 터치 센싱 구동을 행하기 위해 터치 센싱 배선에 인가되는 전압을 터치 구동 전압이라 부른다.In the following description, a wiring, an electrode, and a signal relating to touch sensing may be simply referred to as a touch drive wiring, a touch detection wiring, a touch wiring, a touch electrode, and a touch signal. Further, the first touch sensing wiring and the second touch sensing wiring may be simply referred to as a touch sensing wiring. The voltage applied to the touch sensing wiring for performing the touch sensing drive is referred to as a touch drive voltage.

제1 흑색층 및 제2 흑색층을 간단히 흑색층이라 부르는 경우가 있으며, 또한 제1 도전층 및 제2 도전층을 간단히 도전층이라 부르는 경우가 있다.The first black layer and the second black layer may be simply referred to as a black layer, and the first conductive layer and the second conductive layer may be simply referred to as a conductive layer.

발광층(유기 EL이나 LED)을 구동하기 위해 상부 전극과 하부 전극(이하, 하부 전극을 화소 전극 혹은 반사 전극이라 부르는 경우가 있음)간에 인가되는 전압을 화소 구동 전압이라 부른다. 발광층의 구동을 간단히 화소 구동이라 부르는 경우가 있다.A voltage applied between the upper electrode and the lower electrode (hereinafter, the lower electrode is sometimes referred to as a pixel electrode or a reflective electrode) for driving the light emitting layer (organic EL or LED) is called a pixel driving voltage. Driving of the light emitting layer may be simply referred to as pixel driving.

(제1 실시 형태) (First Embodiment)

(표시 장치(DSP1)의 기능 구성) (Functional configuration of the display device DSP1)

이하, 본 발명의 제1 실시 형태에 관한 표시 장치(DSP1)를 도 1 내지 도 9를 참조하면서 설명한다.Hereinafter, a display device DSP1 according to a first embodiment of the present invention will be described with reference to Figs. 1 to 9. Fig.

도 1은, 본 발명의 제1 실시 형태에 관한 표시 장치(DSP1)를 구성하는 제어부 및 표시부를 도시하는 블록도이다.Fig. 1 is a block diagram showing a control section and a display section constituting the display device DSP1 according to the first embodiment of the present invention.

제어부(120)는 공지된 구성을 갖고, 영상 신호 제어부(121)(제1 제어부)와, 터치 센싱 제어부(122)(제2 제어부)와, 시스템 제어부(123)(제3 제어부)를 구비하고 있다.The control unit 120 has a known configuration and includes a video signal control unit 121 (first control unit), a touch sensing control unit 122 (second control unit), and a system control unit 123 (third control unit) have.

영상 신호 제어부(121)는, 표시부(110)에 있어서의 화상 표시를 제어한다. 구체적으로, 영상 신호 제어부(121)는, 어레이 기판(200)에 마련된 상부 전극과 하부 전극 사이에 공급되는 전압(화소 구동 전압)을 제어함으로써, 상부 전극 및 하부 전극에 의해 끼움 지지된 발광층(92)의 발광(화소 구동)을 제어한다. 이러한 화소 구동은, 어레이 기판(200) 상에 어레이 형상으로 마련된 복수의 발광층(92) 각각에 있어서 행해지며, 표시부(110)에 화상이 표시된다.The video signal control unit 121 controls the image display on the display unit 110. [ Specifically, the video signal control unit 121 controls the voltage (pixel driving voltage) supplied between the upper electrode and the lower electrode provided on the array substrate 200 to control the voltage applied to the light emitting layer 92 (Pixel driving). Such pixel driving is performed in each of a plurality of light emitting layers 92 arranged in an array on the array substrate 200, and an image is displayed on the display portion 110. [

터치 센싱 제어부(122)는, 예를 들어 제2 터치 센싱 배선(2)에 터치 센싱 구동 전압을 인가하고, 후술하는 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2) 사이에 발생하는 정전 용량의 변화를 검출하여, 터치 센싱을 행한다.The touch sensing control unit 122 applies a touch sensing driving voltage to the second touch sensing wiring 2 and generates a voltage between the first touch sensing wiring 1 and the second touch sensing wiring 2 And the touch sensing is performed.

시스템 제어부(123)는, 영상 신호 제어부(121) 및 터치 센싱 제어부(122)를 제어하고, 화소 구동과, 터치 구동에 의한 정전 용량의 변화의 검출을 교대로 행한다. 즉, 시스템 제어부(123)는, 시분할 구동에 의해 표시부(110)에 있어서의 화상 표시(화소 구동)와, 터치 센싱 구동을 행하는 것이 가능하다. 시스템 제어부(123)는, 화소 구동 및 터치 센싱 구동의 주파수를 서로 상이하게 하여 상술한 구동을 행하는 기능을 가져도 되고, 화소 구동 및 터치 센싱 구동의 구동 전압을 서로 상이하게 하여 상술한 구동을 행하는 기능을 가져도 된다. 이러한 기능을 갖는 시스템 제어부(123)에 있어서는, 예를 들어 표시 장치(DSP1)가 골라내는 외부 환경으로부터의 노이즈의 주파수를 검지하고, 노이즈 주파수와는 상이한 터치 센싱 구동 주파수를 선택한다. 이에 의해, 노이즈의 영향을 경감할 수 있다. 또한, 이러한 시스템 제어부(123)에 있어서는, 손가락이나 펜 등의 포인터의 주사 속도에 맞춘 터치 센싱 구동 주파수를 선정할 수도 있다.The system control unit 123 controls the video signal control unit 121 and the touch sensing control unit 122 to alternately perform pixel driving and detection of change in capacitance due to touch driving. That is, the system control section 123 can perform image display (pixel driving) and touch sensing drive in the display section 110 by time division driving. The system control section 123 may have a function of performing the above-described driving by making the frequencies of the pixel driving and the touch sensing drive different from each other, and the driving voltage of the pixel driving and the touch sensing driving may be made different from each other, Function. In the system controller 123 having such a function, for example, the frequency of noise from the external environment picked up by the display device DSP1 is detected, and a touch sensing drive frequency different from the noise frequency is selected. Thereby, the influence of noise can be reduced. In addition, in the system control section 123, a touch sensing driving frequency that matches the scanning speed of a pointer such as a finger or a pen may be selected.

상기한 제어부(120)를 구비한 표시 장치(DSP1)는, 터치 센싱 기능과 화상 표시 기능을 겸비한 터치 센싱 기능 일체형의 표시 장치이다. 표시 장치(DSP1)는 절연층을 통해 배치된 두 배선 그룹, 즉 복수의 제1 터치 센싱 배선(1)과 복수의 제2 터치 센싱 배선(2)을 사용한 정전 용량 방식의 터치 센싱 기술을 이용하고 있다. 예를 들어, 손가락 등의 포인터가 대향 기판(후술)에 접촉 혹은 근접했을 때에, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)의 교점에 발생하는 정전 용량의 변화를 검지하여, 손가락 등의 포인터의 위치가 검지된다.The display device DSP1 having the above-described control unit 120 is a display device having a touch sensing function integrated with a touch sensing function and an image display function. The display device DSP1 uses a capacitive touch sensing technique using two wiring groups arranged through an insulating layer, that is, a plurality of first touch sensing wiring lines 1 and a plurality of second touch sensing wiring lines 2 have. For example, when a pointer such as a finger touches or comes close to a counter substrate (described later), a change in electrostatic capacitance occurring at the intersection of the first touch sensing wiring 1 and the second touch sensing wiring 2 is detected , The position of a pointer such as a finger is detected.

(표시 장치(DSP1)의 구조) (Structure of the display device DSP1)

도 2는, 본 발명의 제1 실시 형태에 관한 표시 장치(DSP1)를 부분적으로 도시하는 도면이며, 도 3의 A-A'선을 따른 단면도이다.Fig. 2 is a partial view of the display device DSP1 according to the first embodiment of the present invention, and is a sectional view taken along the line A-A 'in Fig. 3. Fig.

본 실시 형태에 관한 표시 장치(DSP1)는, 후술하는 실시 형태에 관한 표시 장치 기판을 구비한다. 또한, 이하에 기재하는 「평면으로 보아」란, 관찰자가 표시 장치(DSP1)의 표시면(표시 장치 기판의 평면)을 관찰하는 방향으로부터 본 평면을 의미한다. 본 발명의 실시 형태에 관한 표시 장치의 표시부의 형상, 또는 화소를 규정하는 화소 개구부의 형상, 표시 장치를 구성하는 화소수는 한정되지는 않는다.The display device DSP1 according to the present embodiment includes a display device substrate according to an embodiment to be described later. The "viewed in plan" described below means a plane viewed from a direction in which the observer observes the display surface (plane of the display device substrate) of the display device DSP1. The shape of the display portion of the display device according to the embodiment of the present invention, the shape of the pixel aperture defining the pixel, and the number of pixels constituting the display device are not limited.

이하에 상세하게 설명하는 실시 형태에서는, 표시부의 짧은 변을 따른 방향을 X 방향(제1 방향)이라 규정하고, 표시부의 긴 변을 따른 방향을 Y 방향(제2 방향)이라 규정하고, 또한 투명 기판의 두께 방향을 Z 방향이라 규정하여, 표시 장치를 설명한다.In the embodiment described below in detail, the direction along the short side of the display portion is defined as X direction (first direction), the direction along the long side of the display portion is defined as Y direction (second direction) And the thickness direction of the substrate is defined as the Z direction, the display device will be described.

또한, 이하의 실시 형태에 있어서, 상기와 같이 규정된 X 방향과 Y 방향을 전환하여, 즉 X 방향을 제2 방향이라 정의하고, 또 Y 방향을 제1 방향이라 정의하여, 표시 장치를 구성해도 된다.In the following embodiments, it is also possible to configure the display device by switching the X direction and the Y direction defined as described above, that is, defining the X direction as the second direction and defining the Y direction as the first direction do.

도 2에 도시한 바와 같이, 표시 장치(DSP1)는 대향 기판(100)(표시 장치 기판)과, 대향 기판(100)을 서로 향하도록 접합된 어레이 기판(200)을 구비한다. 또한, 도 2에 도시하는 표시 장치(DSP1)에 있어서는, 각종 광학 기능을 갖는 광학 필름, 대향 기판(100)을 보호하는 커버 유리 등은 생략되어 있다.As shown in Fig. 2, the display device DSP1 includes an opposing substrate 100 (display device substrate) and an array substrate 200 bonded to the opposing substrate 100 so as to face each other. In the display device DSP1 shown in Fig. 2, an optical film having various optical functions, a cover glass for protecting the counter substrate 100, and the like are omitted.

(대향 기판(100)의 구조) (Structure of the counter substrate 100)

도 2에 도시한 바와 같이, 대향 기판(100)은 제1면(F)과, 제1면(F)과는 반대측의 제2면(S)을 갖는 투명 기판(40)을 구비한다. 제1면(F)은, 어레이 기판(200)에 대향하는 면이다. 제2면(S)은, 관찰자에 대향하는 면이다.2, the counter substrate 100 includes a transparent substrate 40 having a first surface F and a second surface S opposite to the first surface F. As shown in FIG. The first surface (F) is a surface facing the array substrate (200). The second surface S is a surface facing the observer.

투명 기판(40)에 사용하는 것이 가능한 기판은, 가시 영역에 있어서 투명한 기판이면 되고, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 플라스틱 기판 등을 사용할 수 있다.The substrate that can be used for the transparent substrate 40 may be a transparent substrate in a visible region, and a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, a plastic substrate, or the like can be used.

투명 기판(40)의 제2면(S)의 상방에는 복수의 제1 터치 센싱 배선(1)과, 복수의 제2 터치 센싱 배선(2)이 마련되어 있다. 복수의 제1 터치 센싱 배선(1)과 복수의 제2 터치 센싱 배선(2) 사이에는, 절연층(I)(터치 배선 절연층)이 마련되어 있으며, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)은 절연층(I)에 의해 서로 전기적으로 절연되어 있다.A plurality of first touch sensing wiring lines 1 and a plurality of second touch sensing wiring lines 2 are provided above the second surface S of the transparent substrate 40. An insulating layer I (touch wiring insulating layer) is provided between a plurality of first touch sensing wiring lines 1 and a plurality of second touch sensing wiring lines 2, The touch sensing wiring 2 is electrically insulated from each other by the insulating layer I.

도 3은, 본 발명의 제1 실시 형태에 관한 표시 장치(DSP1)가 구비하는 대향 기판(100)을 도시하는 도면이며, 관찰자측(P)으로부터 표시 장치(DSP1)를 본 평면도이다.Fig. 3 is a plan view of the counter substrate 100 included in the display device DSP1 according to the first embodiment of the present invention, and is a view from the observer side P to the display device DSP1.

도 4는, 본 발명의 제1 실시 형태에 관한 대향 기판(100)에 마련된 제1 터치 센싱 배선(1)을 구성하는 제1 도전층의 패턴을 도시하는 평면도이다.4 is a plan view showing a pattern of the first conductive layer constituting the first touch sensing wiring 1 provided in the counter substrate 100 according to the first embodiment of the present invention.

도 5는, 본 발명의 제1 실시 형태에 관한 대향 기판(100)에 마련된 제2 터치 센싱 배선(2)을 구성하는 제2 도전층의 패턴을 도시하는 평면도이다.5 is a plan view showing a pattern of the second conductive layer constituting the second touch sensing wiring 2 provided in the counter substrate 100 according to the first embodiment of the present invention.

(터치 센싱 배선) (Touch sensing wiring)

복수의 제1 터치 센싱 배선(1)은 제2면(S)의 상방에 위치하고, X 방향으로 배열되어 있으며, 서로 평행하게 Y 방향으로 연장되어 있다. Y 방향에 있어서의 제1 터치 센싱 배선(1)의 단부에는, 제1 단자(TM1)가 마련되어 있다. 복수의 제1 터치 센싱 배선(1)은, 제1 배선 패턴을 형성하고 있다.The plurality of first touch sensing wirings 1 are located above the second surface S, are arranged in the X direction, and extend in parallel to each other in the Y direction. At the end of the first touch sensing wiring 1 in the Y direction, a first terminal TM1 is provided. A plurality of first touch sensing wirings (1) form a first wiring pattern.

복수의 제2 터치 센싱 배선(2)(제2 배선 패턴)은, 복수의 제1 터치 센싱 배선(1)과 어레이 기판(200) 사이에 위치하고 있으며, 본 실시 형태에서는 제2면(S)의 상방에 위치하고 있다. 제2 터치 센싱 배선(2)은 센스 배선(2A)과, 인출 배선(2B)을 갖고 있다. 센스 배선(2A)은 Y 방향으로 배열되어 있으며, 서로 평행하게 X 방향으로 연장되어 있다. 센스 배선(2A)은, 표시부(110)의 외측에 있어서 인출 배선(2B)과 접속되어 있다. 인출 배선(2B)은 X 방향으로 배열되어 있으며, 서로 평행하게 Y 방향으로 연장되어 있다. Y 방향에 있어서의 인출 배선(2B)의 단부에는, 제2 단자(TM2)가 마련되어 있다. 복수의 제2 터치 센싱 배선(2)은, 제2 배선 패턴을 형성하고 있다.The plurality of second touch sensing wirings 2 (second wiring patterns) are located between the plurality of first touch sensing wirings 1 and the array substrate 200. In this embodiment, the second touch sensing wirings 2 . The second touch sensing wiring 2 has a sense wiring 2A and a lead wiring 2B. The sense wirings 2A are arranged in the Y direction and extend in parallel to each other in the X direction. The sense wiring 2A is connected to the lead wiring 2B on the outside of the display portion 110. [ The lead wirings 2B are arranged in the X direction and extend in parallel to each other in the Y direction. A second terminal TM2 is provided at an end of the lead wiring 2B in the Y direction. The plurality of second touch sensing wirings (2) form a second wiring pattern.

복수의 제1 터치 센싱 배선(1) 각각과, 복수의 제2 터치 센싱 배선(2) 각각은 전기적으로 독립되어 있다. 제1 터치 센싱 배선(1)과 센스 배선(2A)은, 관찰자측(P)으로부터 본 평면으로 보아 직교하고 있다. 복수의 제1 터치 센싱 배선(1)과 복수의 센스 배선(2A)에 의해 구획되어 있는 영역은, 화소(PX)이다. 복수의 화소(PX)는, 표시부(110)에 있어서 매트릭스 형상으로 배치되어 있다. 화소(PX)에 있어서의 개구부의 형상은, 정사각형 패턴, 직사각형 패턴, 평행사변형 패턴 등이어도 된다. 또한, 화소(PX)에 있어서의 개구부의 배열이 무아레 대책을 실시한 배열, 지그재그 형상의 배열이어도 된다.Each of the plurality of first touch sensing wirings 1 and each of the plurality of second touch sensing wirings 2 are electrically independent. The first touch sensing wiring 1 and the sense wiring 2A are orthogonal to each other in a plane viewed from the observer side P. [ The region partitioned by the plurality of first touch sensing wiring lines 1 and the plurality of sense wiring lines 2A is a pixel PX. The plurality of pixels PX are arranged in a matrix in the display section 110. [ The shape of the opening in the pixel PX may be a square pattern, a rectangular pattern, a parallelogram pattern, or the like. Further, the arrangement of the openings in the pixel PX may be an arrangement in which a moiré countermeasure is applied, or a zigzag arrangement.

복수의 제1 단자(TM1) 및 복수의 제2 단자(TM2)는, 터치 센싱 제어부(122)에 접속되어 있다. 이에 의해, 터치 센싱 제어부(122)는 제1 단자(TM1) 및 제2 단자(TM2)를 통해, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)과 전기적으로 접속되어 있다.The plurality of first terminals TM1 and the plurality of second terminals TM2 are connected to the touch sensing control section 122. [ Thereby, the touch sensing controller 122 is electrically connected to the first touch sensing wiring 1 and the second touch sensing wiring 2 through the first terminal TM1 and the second terminal TM2.

예를 들어, 제1 터치 센싱 배선(1)을 터치 검출 전극으로서 사용하고, 제2 터치 센싱 배선(2)을 터치 구동 전극으로서 사용할 수 있다. 터치 센싱 제어부(122)는, 터치 신호로서 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2) 사이에 발생하는 정전 용량(C1)의 변화를 검출한다.For example, the first touch sensing wiring 1 can be used as a touch detection electrode, and the second touch sensing wiring 2 can be used as a touch driving electrode. The touch sensing control unit 122 detects a change in the capacitance C1 generated between the first touch sensing wiring 1 and the second touch sensing wiring 2 as a touch signal.

또한, 제1 터치 센싱 배선(1)의 역할과 제2 터치 센싱 배선(2)의 역할을 교체해도 된다. 구체적으로, 제1 터치 센싱 배선(1)을 터치 구동 전극으로서 사용하고, 제2 터치 센싱 배선(2)을 터치 검출 전극으로서 사용해도 된다.Also, the role of the first touch sensing wiring 1 and the role of the second touch sensing wiring 2 may be replaced. Specifically, the first touch sensing wiring 1 may be used as a touch driving electrode, and the second touch sensing wiring 2 may be used as a touch detecting electrode.

또한, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)을 모두 터치 센싱에 사용하지 않아도 된다. 복수의 제1 터치 센싱 배선(1) 및 복수의 제2 터치 센싱 배선(2) 중, 터치 센싱에 사용하는 배선을 제외하고, 터치 센싱에 사용하지 않는 배선을 시닝해도 된다. 즉, 시닝 구동을 행해도 된다.Also, the first touch sensing wiring 1 and the second touch sensing wiring 2 need not be used for touch sensing. A wiring not used for touch sensing may be thinned out of the plurality of first touch sensing wiring 1 and the plurality of second touch sensing wiring 2 except for the wiring used for touch sensing. That is, thinning driving may be performed.

이어서, 제1 터치 센싱 배선(1)을 시닝 구동시키는 경우에 대하여 설명한다. 우선, 모든 제1 터치 센싱 배선(1)을 복수의 그룹으로 구분한다. 그룹의 수는, 모든 제1 터치 센싱 배선(1)의 수보다 적다. 하나의 그룹을 구성하는 배선수를, 예를 들어 6개로 한다. 여기서, 모든 배선(배선수는 6개) 중, 예를 들어 2개의 배선을 선택한다(모든 배선의 개수보다도 적은 개수, 2개<6개). 하나의 그룹에 있어서는, 선택된 2개의 배선을 사용하여 터치 센싱이 행해지며, 나머지 4개의 배선에 있어서의 전위가 플로팅 전위로 설정된다. 표시 장치(DSP1)는, 복수의 그룹을 갖는다는 점에서, 상기와 같이 배선의 기능이 정의되어 있는 그룹별로 터치 센싱을 행할 수 있다. 마찬가지로, 제2 터치 센싱 배선(2)에 있어서도, 시닝 구동을 행해도 된다.Next, the case where the first touch sensing wiring 1 is driven for thinning will be described. First, all the first touch sensing wirings 1 are divided into a plurality of groups. The number of groups is smaller than the number of all the first touch sensing wirings (1). The number of ship players constituting one group, for example, six. Here, of all the wiring lines (six lines), for example, two wiring lines are selected (fewer than all the wiring lines, two <6). In one group, touch sensing is performed using the two selected wirings, and the potential in the remaining four wirings is set to the floating potential. Since the display device DSP1 has a plurality of groups, the touch sensing can be performed for each group in which the function of the wiring is defined as described above. Likewise, the second touch sensing wiring 2 may be subjected to thinning drive.

터치에 사용되는 포인터가 손가락인 경우와 펜인 경우는, 접촉 혹은 근접하는 포인터의 면적이나 용량이 상이하다. 이러한 포인터의 크기에 따라, 시닝할 배선의 개수를 조정할 수 있다. 펜이나 바늘끝 등 선단이 미세한 포인터에서는, 배선의 시닝 개수를 줄여 고밀도의 터치 센싱 배선의 매트릭스를 사용할 수 있다. 지문 인증시에도 고밀도의 터치 센싱 배선의 매트릭스를 사용할 수 있다.In the case where the pointer used for the touch is a finger or the case where the pointer is a pen, the area or the capacity of the pointer or the contact which comes into contact or approaches is different. Depending on the size of the pointer, the number of wires to be thinned can be adjusted. In a pointer with a fine tip such as a pen or a needle tip, a matrix of a high-density touch sensing wiring can be used by reducing the number of wiring thinnings. A matrix of high-density touch sensing wiring can be used for fingerprint authentication.

이와 같이 그룹별로 터치 센싱 구동을 행함으로써, 주사 혹은 검출에 사용되는 배선수가 줄기 때문에, 터치 센싱 속도를 높일 수 있다. 또한, 상기한 예에서는, 하나의 그룹을 구성하는 배선수가 6개였지만, 예를 들어 10 이상의 배선수로 하나의 그룹을 형성하고, 하나의 그룹에 있어서 선택된 2개의 배선을 사용하여 터치 센싱을 행해도 된다. 즉, 시닝되는 배선의 수(플로팅 전위가 되는 배선의 수)를 증가시키고, 이에 의해 터치 센싱에 사용되는 선택 배선의 밀도(전체 배선수에 대한 선택 배선의 밀도)를 저하시키고, 선택 배선에 의해 주사 혹은 검출을 행함으로써, 소비 전력의 삭감이나 터치 검출 정밀도의 향상에 기여한다. 반대로, 시닝되는 배선의 수를 저감시키고, 터치 센싱에 사용되는 선택 배선의 밀도를 높게 하고, 선택 배선에 의해 주사 혹은 검출을 행함으로써, 예를 들어 지문 인증이나 터치펜에 의한 입력에 활용할 수 있다.By performing the touch sensing drive for each group in this manner, the number of wires used for scanning or detection is reduced, so that the speed of touch sensing can be increased. In the example described above, the number of wirings constituting one group is 6. For example, one group is formed by a multiplier of 10 or more, touch sensing is performed using two wirings selected in one group . That is, the number of wirings to be thinned (the number of wirings serving as the floating potential) is increased, thereby reducing the density of the selective wirings used for the touch sensing (the density of the selective wirings with respect to the total wirings) Scanning or detection is performed, which contributes to reduction of power consumption and improvement of touch detection accuracy. Conversely, the number of wirings to be thinned can be reduced, the density of the selective wiring used for touch sensing can be increased, and scanning or detection can be performed by the selective wirings, for example, for fingerprint authentication or input by a touch pen .

시닝된 배선(터치 센싱에 사용하지 않는 배선)은, 예를 들어 전기적으로 들뜬 상태, 즉 전위가 플로팅 상태가 된다. 표시 장치(DSP1)의 표면(관찰자를 바라보는 면)과 손가락 등의 포인터의 근접 거리를 얻기 위해, 제1 터치 센싱 배선(1) 혹은 제2 터치 센싱 배선(2)의 전위를 플로팅 상태로 할 수도 있다. 손가락 등의 포인터의 위치를 검출한 후, 다음 검출 신호의 정밀도를 향상시키기 위해, 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2) 중 어느 한쪽을 접지시키고, 리셋해도 된다(전위를 0V로 함). 또한, 검출 신호의 정밀도를 향상시키기 위해, 터치 구동 전압의 위상을 교대로 반전하는 전압이 채용되어도 된다. 이러한 터치 검출 신호의 정밀도를 향상시키는 수단은, 포인터가 액티브 포인터(예를 들어, 펜 형상의 포인터로부터 검출의 지시 신호가 발생하는 포인터)인 경우에도 유효하다.The thinned wiring (wiring not used for touch sensing), for example, becomes an electrically excited state, that is, a potential becomes a floating state. The potential of the first touch sensing wiring 1 or the second touch sensing wiring 2 is set to the floating state in order to obtain the proximity distance between the surface of the display device DSP1 (surface facing the observer) and the pointer such as a finger It is possible. Either the first touch sensing wiring 1 or the second touch sensing wiring 2 may be grounded and reset after detecting the position of the pointer such as a finger or the like in order to improve the accuracy of the next detection signal Is set to 0V). Further, in order to improve the accuracy of the detection signal, a voltage for alternately inverting the phase of the touch driving voltage may be employed. The means for improving the accuracy of the touch detection signal is also effective when the pointer is an active pointer (for example, a pointer for generating a detection instruction signal from a pen-shaped pointer).

상술한 시닝 구동에 있어서의 플로팅 패턴에 관하여, 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)에 있어서는, 스위칭 소자의 구동에 의해 검출 전극과 구동 전극을 전환하여, 고정밀도의 터치 센싱을 행해도 된다.With respect to the floating pattern in the thinning drive described above, in the first touch sensing wiring 1 and the second touch sensing wiring 2, by switching the detection electrode and the driving electrode by driving the switching element, Touch sensing may be performed.

또한, 상술한 시닝 구동에 있어서의 플로팅 패턴은, 그라운드(하우징에 접지)와 전기적으로 접속하도록 전환할 수도 있다. 터치 센싱의 S/N비를 개선시키기 위해, 터치 센싱의 신호가 검출되었을 때에, TFT(박막 트랜지스터) 등 능동 소자의 신호 배선을 일시 그라운드(하우징 등)에 접지해도 된다.Further, the floating pattern in the thinning drive described above may be switched so as to be electrically connected to the ground (ground to the housing). In order to improve the S / N ratio of the touch sensing, the signal wiring of the active element such as the TFT (thin film transistor) may be grounded to the temporary ground (the housing or the like) when the touch sensing signal is detected.

또한, 터치 센싱 제어에서 검출되는 정전 용량을 리셋하기 위해 필요한 시간이 비교적 긴 터치 배선, 즉 터치 센싱에 있어서의 시상수(용량과 저항값의 곱)가 큰 터치 배선을 사용하는 경우가 있다. 이 경우, 예를 들어 터치 배선의 배열에 있어서, 홀수행의 배선과 짝수행의 배선을 교대로 터치 센싱에 이용하여, 시상수의 크기를 조정한 구동을 행해도 된다.There is also a case where a touch wiring having a relatively long time required for resetting the capacitance detected in the touch sensing control, that is, a touch wiring having a large time constant (product of capacitance and resistance value) in touch sensing is used. In this case, for example, in the arrangement of the touch wirings, the wirings for performing the hole and the wirings for the even wirings may alternately be used for touch sensing to perform driving in which the size of the time constant is adjusted.

또한, 복수 개수의 터치 배선을 그루핑하여 구동이나 검출을 행해도 된다. 복수 개수의 터치 배선의 그루핑 구동에 있어서는, 선 순차 구동을 채용하지 않고, 그룹 단위로 셀프 검출 방식이라고도 불리는, 일괄 검출의 구동 방법을 채용해도 된다. 또한, 그룹 단위로 병렬 구동을 행해도 된다. 또한, 기생 용량 등의 노이즈를 캔슬하기 위해, 서로 근접 또는 인접하는 터치 배선의 검출 신호의 차를 취하는 차분 검출 방식을 채용해도 된다. 프레임부에 가까운 영역(표시부(110)의 외측 영역, 화상 표시를 행하지 않는 영역)에 위치하는 터치 센싱 배선은, 표시부(110)의 중앙에 위치하는 터치 센싱 배선보다도 터치 센싱의 감도가 낮은 경향이 있다. 이 때문에, 터치 센싱 배선의 폭이나 형상을 조정하여 감도 차를 적게 해도 된다.Further, a plurality of touch wirings may be grouped and driven or detected. In the grouping drive of a plurality of touch wirings, a line-sequential drive method may be employed, and a batch detection drive method, which is also called a self-detection method, may be employed in units of groups. Further, parallel driving may be performed on a group basis. Further, in order to cancel the noise such as the parasitic capacitance, a difference detection method that takes a difference between the detection signals of the touch wirings close to or adjacent to each other may be employed. The touch sensing wiring located in the area near the frame part (the area outside the display part 110 and the area where the image is not displayed) tends to have lower sensitivity of touch sensing than the touch sensing wiring located at the center of the display part 110 have. Therefore, the sensitivity difference may be reduced by adjusting the width and shape of the touch sensing wiring.

터치 센싱 제어부(122) 및 영상 신호 제어부(121)에 있어서는, 터치 구동과 화소 구동을 시분할 구동에 의해 제어할 수도 있다. 요구되는 터치 입력의 속도에 맞춰서 터치 구동의 주파수를 조정해도 된다. 터치 구동 주파수는, 화소 구동 주파수보다 높은 주파수로 할 수 있다. 손가락 등의 포인터에 의한 터치 타이밍은 부정기적이면서도 단시간이라는 점에서, 터치 구동 주파수는 높은 것이 바람직하다.In the touch sensing control unit 122 and the video signal control unit 121, the touch driving and the pixel driving can be controlled by time division driving. The frequency of the touch driving may be adjusted in accordance with the required speed of the touch input. The touch driving frequency can be higher than the pixel driving frequency. Since the touch timing by a pointer such as a finger is irregular and has a short time, it is preferable that the touch driving frequency is high.

터치 구동과 화소 구동 각각의 주파수를 상이하게 하는 수단은 몇 가지 알려져 있다. 예를 들어, 표시 화면에 있어서, 영상을 표시하는 연속된 복수의 백색 표시(영상 신호의 출력 있을 때)의 사이에 흑색 표시를 삽입하고, 이 흑색 표시의 기간에 터치 센싱을 행함으로써, 영상에 관한 노이즈의 영향을 받지 않는 터치 센싱이 가능하다. 흑색 표시의 기간에서는, 터치 구동의 주파수를 다양하게 임의로 선택할 수 있다.Several means for differentiating the frequencies of the touch driving and the pixel driving are known. For example, in a display screen, a black display is inserted between a plurality of consecutive white displays (when there is an output of a video signal) for displaying an image, and touch sensing is performed during the black display period, It is possible to perform the touch sensing which is not affected by the noise related to the noise. In the period of black display, the frequency of the touch drive can be arbitrarily selected in various ways.

(터치 센싱 배선의 적층 구조) (Lamination structure of touch sensing wiring)

도 6은, 본 발명의 제1 실시 형태에 관한 대향 기판(100)에 마련된 제1 터치 센싱 배선(1), 절연층(I) 및 제2 터치 센싱 배선(2)을 도시하는 도면이며, 도 2에 있어서의 부호 W1로 표시된 부분을 도시하는 확대 단면도이다.6 is a view showing the first touch sensing wiring 1, the insulating layer I and the second touch sensing wiring 2 provided on the counter substrate 100 according to the first embodiment of the present invention, 2 is an enlarged cross-sectional view showing a portion denoted by reference numeral W1 in Fig.

본 실시 형태에서는, 관찰자(P)가 표시 장치(DSP1)를 관찰하는 방향, 즉 투명 기판(40)의 제2면(S)으로부터 제1면(F)을 향한 방향을, 관찰 방향(OB)(도 2에 도시하는 Z 방향과는 반대 방향)이라 부르고 있다.The direction in which the observer P observes the display device DSP1, that is, the direction from the second surface S of the transparent substrate 40 toward the first surface F is referred to as the observation direction OB, (The direction opposite to the Z direction shown in Fig. 2).

복수의 제1 터치 센싱 배선(1)은, 관찰 방향(OB)에 있어서 제1 흑색층(16)과 제1 도전층(15)이 순서대로 적층된 구성을 갖고 있다. 복수의 제2 터치 센싱 배선(2)은, 관찰 방향(OB)에 있어서 제2 흑색층(26)과 제2 도전층(25)이 순서대로 적층된 구성을 갖고 있다. 제2 흑색층(26)은, 제1 흑색층(16)과 동일한 구성을 갖는다. 제2 도전층(25)은, 제1 도전층(15)과 동일한 구성을 갖는다. 즉, 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)은 동일한 층 구조를 갖는다.The plurality of first touch sensing wirings 1 have a structure in which the first black layer 16 and the first conductive layer 15 are stacked in order in the viewing direction OB. The plurality of second touch sensing wirings 2 have a structure in which the second black layer 26 and the second conductive layer 25 are stacked in order in the viewing direction OB. The second black layer 26 has the same structure as the first black layer 16. The second conductive layer 25 has the same structure as the first conductive layer 15. That is, the first touch sensing wiring 1 and the second touch sensing wiring 2 have the same layer structure.

절연층(I)은 제2면(S)의 상방에 마련되어 있으며, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2) 사이에 배치되어 있다.The insulating layer I is provided above the second surface S and is disposed between the first touch sensing wiring 1 and the second touch sensing wiring 2. [

제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2) 각각은 흑색층을 구비한다는 점에서, 격자 형상으로 직교하는 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)은 블랙 매트릭스로서 기능하여, 표시 콘트라스트를 향상시킨다.Since the first touch sensing wiring 1 and the second touch sensing wiring 2 each include a black layer, the first touch sensing wiring 1 and the second touch sensing wiring 2, which are orthogonal to each other in a lattice pattern, And functions as a black matrix to improve the display contrast.

도 6에 있어서는, 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2) 각각이 흑색층과 도전층으로 구성된 2층 적층 구조를 갖고 있지만, 본 발명은 이 구조를 한정하지 않는다. 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2) 각각이 2층보다도 많은 층수를 갖는 적층 구조로 형성되어도 된다. 또한, 2개의 흑색층에 의해 도전층이 끼움 지지된 3층 적층 구조가 채용되어도 된다.In FIG. 6, each of the first touch sensing wiring 1 and the second touch sensing wiring 2 has a two-layer laminated structure composed of a black layer and a conductive layer, but the present invention is not limited to this structure. Each of the first touch sensing wiring 1 and the second touch sensing wiring 2 may be formed in a laminated structure having more layers than two layers. Further, a three-layer laminated structure in which a conductive layer is sandwiched between two black layers may be adopted.

제1 도전층(15)은, 예를 들어 금속층(20)인 구리 합금층이 제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)에 의해 끼움 지지된 3층 구조를 가질 수 있다.The first conductive layer 15 has a three-layer structure in which, for example, a copper alloy layer of the metal layer 20 is sandwiched by the first conductive metal oxide layer 21 and the second conductive metal oxide layer 22 .

단면으로 보아, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2) 각각을 구성하는 흑색층 및 도전층의 선 폭을 대략 동일하게 할 수 있다. 구체적으로 공지된 포토리소그래피의 방법을 사용하여, 도전층을 형성한 후, 패터닝된 도전층을 마스크로서 사용한 드라이 에칭을 행함으로써, 흑색층과 도전층의 단면으로 본 선 폭이 대략 동일해지도록 터치 센싱 배선을 형성할 수 있다. 예를 들어, 일본 특허 공개 제2015-004710호 공보에 기재된 기술을 적용할 수 있다.The line widths of the black layer and the conductive layer constituting each of the first touch sensing wiring 1 and the second touch sensing wiring 2 can be made substantially equal. Dry etching is performed using a patterned conductive layer as a mask after forming a conductive layer by using a known photolithography method so as to form a touch The sensing wiring can be formed. For example, the technique disclosed in Japanese Patent Application Laid-Open No. 2015-004710 can be applied.

(도전성 금속 산화물층) (Conductive metal oxide layer)

제1 도전층(15) 및 제2 도전층(25)의 적어도 일부를 구성하는 금속층(20)을, 도전성 금속 산화물층(21, 22)에 끼움 지지할 수 있다. 바꾸어 말하면, 제1 도전층(15)이나 제2 도전층(25)의 구조로서, 제1 도전성 금속 산화물층(21), 금속층(20) 및 제2 도전성 금속 산화물층(22)으로 구성된 3층 구조를 채용할 수 있다. 제1 도전성 금속 산화물층(21)과 금속층(20)의 계면, 또는 제2 도전성 금속 산화물층(22)과 금속층(20)의 계면에, 니켈, 아연, 인듐, 티타늄, 몰리브덴, 텅스텐 등, 구리와 상이한 금속이나 이들 금속의 합금층을 더 삽입해도 된다.The metal layer 20 constituting at least a part of the first conductive layer 15 and the second conductive layer 25 can be sandwiched between the conductive metal oxide layers 21 and 22. In other words, as the structure of the first conductive layer 15 and the second conductive layer 25, a three-layer structure composed of the first conductive metal oxide layer 21, the metal layer 20 and the second conductive metal oxide layer 22 Structure can be adopted. A metal such as nickel, zinc, indium, titanium, molybdenum, or tungsten may be formed on the interface between the first conductive metal oxide layer 21 and the metal layer 20 or between the second conductive metal oxide layer 22 and the metal layer 20, Or an alloy layer of these metals may be further inserted.

구체적으로 제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)의 재료로서는, 예를 들어 산화인듐, 산화아연, 산화안티몬, 산화주석, 산화갈륨 및 산화비스무트로 구성되는 군으로부터 선택되는 2종 이상의 금속 산화물을 포함하는 복합 산화물을 채용할 수 있다. 이들 금속 산화물의 조성을 조정함으로써, 일함수의 값을 조정할 수 있으며, 발광층으로서 유기 EL을 채용한 경우의 캐리어 방출성을 조정할 수 있다.Specifically, examples of the material of the first conductive metal oxide layer 21 and the second conductive metal oxide layer 22 include materials selected from the group consisting of indium oxide, zinc oxide, antimony oxide, tin oxide, gallium oxide and bismuth oxide A composite oxide containing two or more kinds of metal oxides to be selected may be employed. By adjusting the composition of these metal oxides, the value of the work function can be adjusted, and the carrier emissivity in the case of employing the organic EL as the light emitting layer can be adjusted.

제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)에 포함되는 인듐(In)의 양은, 80at%보다 많이 함유시킬 필요가 있다.The amount of indium (In) contained in the first conductive metal oxide layer 21 and the second conductive metal oxide layer 22 needs to be more than 80 at%.

즉, 도전성 금속 산화물층은, 산화인듐, 산화아연 및 산화주석을 포함하는 복합 산화물로 형성되며, 복합 산화물에 포함되는 인듐(In)과 아연(Zn)과 주석(Sn)의 In/(In+Zn+Sn)으로 표시되는 원자비는 0.8보다 크고, 또한 Zn/Sn의 원자비가 1보다 크다.That is, the conductive metal oxide layer is formed of a composite oxide containing indium oxide, zinc oxide, and tin oxide, and the indium (In), zinc (Zn), and tin (Sn) Zn + Sn) is greater than 0.8, and the atomic ratio of Zn / Sn is greater than 1.

인듐(In)의 양은, 80at%보다 많은 것이 바람직하다. 인듐(In)의 양은, 90at%보다 많은 것이 더욱 바람직하다. 인듐(In)의 양이 80at%보다 적은 경우, 형성되는 도전성 금속 산화물층의 비저항이 커져, 바람직하지 않다. 아연(Zn)의 양이 20at%를 초과하면, 도전성 금속 산화물(혼합 산화물)의 내알칼리성이 저하되기 때문에 바람직하지 않다. 상기한 제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)에 있어서는, 모두 혼합 산화물 중의 금속 원소에서의 아토믹 퍼센트(산소 원소를 카운트하지 않는 금속 원소만의 카운트)이다. 산화안티몬이나 산화비스무트는, 금속 안티몬이나 금속 비스무트가 구리와의 고용 영역을 형성하기 어렵고, 적층 구조에서의 구리의 확산을 억제하기 위해, 상기 도전성 금속 산화물층에 가할 수 있다.The amount of indium (In) is preferably more than 80 at%. The amount of indium (In) is more preferably more than 90 at%. If the amount of indium (In) is less than 80 at%, the resistivity of the conductive metal oxide layer to be formed becomes large, which is not preferable. When the amount of zinc (Zn) exceeds 20 at%, the alkali resistance of the conductive metal oxide (mixed oxide) is lowered, which is not preferable. In the first conductive metal oxide layer 21 and the second conductive metal oxide layer 22, the atomic percent of the metal element in the mixed oxide (the count of only the metal element that does not count the oxygen element) is all. Antimony oxide or bismuth oxide may be added to the conductive metal oxide layer in order to prevent the diffusion of copper in the laminate structure, because metal antimony or metal bismuth hardly forms a solid solution region with copper.

제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)이 산화주석과 산화아연을 포함하는 경우, 아연(Zn)의 양은 주석(Sn)의 양보다 많게 할 필요가 있다. 주석의 함유량이 아연 함유량을 초과하면, 후속 공정에서의 웨트 에칭에서 지장이 발생한다. 바꾸어 말하면, 구리 혹은 구리 합금인 금속층이 도전성 금속 산화물층보다도 에칭되기 쉬워지고, 제1 도전성 금속 산화물층(21)과 금속층(20), 제2 도전성 금속 산화물층(22)과 금속층(20)의 폭에 차를 일으키기 쉬워진다.When the first conductive metal oxide layer 21 and the second conductive metal oxide layer 22 include tin oxide and zinc oxide, the amount of zinc (Zn) needs to be greater than the amount of tin (Sn). If the content of tin exceeds the zinc content, a trouble occurs in the wet etching in a subsequent process. In other words, a metal layer of copper or a copper alloy is easier to etch than the conductive metal oxide layer, and the first conductive metal oxide layer 21 and the metal layer 20, the second conductive metal oxide layer 22, and the metal layer 20 It becomes easy to make tea in width.

제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)이 산화주석과 산화아연을 포함하는 경우, 제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)에 포함되는 주석(Sn)의 양은 0.5at% 이상 6at% 이하의 범위 내가 바람직하다. 인듐 원소에 대한 비교에서, 0.5at% 이상 6at% 이하의 주석을 도전성 금속 산화물층에 첨가함으로써, 상기 인듐, 아연 및 주석과의 3원계 혼합 산화물막(도전성의 복합 산화물층)의 비저항을 작게 할 수 있다. 주석의 양이 6at%를 초과하면, 도전성 금속 산화물층에 대한 아연의 첨가도 동반되기 때문에, 3원계 혼합 산화물막(도전성의 복합 산화물층)의 비저항이 지나치게 커진다. 상기한 범위(0.5at% 이상 6at% 이하) 내에서 아연 및 주석의 양을 조정함으로써, 비저항을 대략, 혼합 산화물막의 단층막의 비저항으로서 3×10-4Ωcm 이상 5×10-4Ωcm 이하의 작은 범위 내에 수렴시킬 수 있다. 상기 혼합 산화물 중에는, 티타늄, 지르코늄, 마그네슘, 알루미늄, 게르마늄 등의 다른 원소를 소량 첨가할 수도 있다. 단, 본 실시 형태에 있어서, 혼합 산화물의 비저항은 상기한 범위로 한정되지 않는다.When the first conductive metal oxide layer 21 and the second conductive metal oxide layer 22 include tin oxide and zinc oxide, the first conductive metal oxide layer 21 and the second conductive metal oxide layer 22 The amount of tin (Sn) contained is preferably in the range of 0.5 at% to 6 at%. In comparison with the indium element, by adding tin of 0.5 at% to 6 at% or less to the conductive metal oxide layer, the resistivity of the ternary mixed oxide film (conductive complex oxide layer) with indium, zinc and tin is made small . If the amount of tin exceeds 6 at%, the addition of zinc to the conductive metal oxide layer is also accompanied, so that the resistivity of the ternary mixed oxide film (conductive complex oxide layer) becomes excessively large. By adjusting the amounts of zinc and tin in the above range (0.5 at% or more and 6 at% or less), it is possible to adjust the resistivity to approximately 3 × 10 -4 Ωcm or more and 5 × 10 -4 Ωcm or less as a resistivity of the monolayer film of the mixed oxide film It is possible to converge within the range. A small amount of other elements such as titanium, zirconium, magnesium, aluminum, and germanium may be added to the mixed oxide. However, in the present embodiment, the specific resistance of the mixed oxide is not limited to the above range.

(도전층) (Conductive layer)

제1 도전층(15) 및 제2 도전층(25)은, 금속층(20) 등의 도전 재료로 형성할 수 있다. 금속층(20)으로서는, 예를 들어 구리층이나 구리 합금층, 은층이나 은 합금층, 혹은 알루미늄을 함유하는 알루미늄 합금층(알루미늄 함유층), 나아가 금, 티타늄, 몰리브덴, 혹은 이들의 합금을 채용할 수 있다. 니켈은 강자성체이기 때문에 성막 레이트가 떨어지기는 하지만, 스퍼터링 등의 진공 성막으로 형성할 수 있다. 크롬은, 환경 오염의 문제나 저항값이 크다는 단점을 갖지만, 본 실시 형태에 관한 금속층의 재료로서 사용할 수 있다. 투명 기판(40)이나 투명 수지층에 대한 도전층의 밀착성을 얻기 위해, 구리나 은, 혹은 알루미늄에 마그네슘, 칼슘, 티타늄, 몰리브덴, 인듐, 주석, 아연, 네오디뮴, 니켈, 알루미늄, 안티몬으로 구성되는 군으로부터 선택되는 하나 이상의 금속 원소가 첨가된 합금을 채용하는 것이 바람직하다.The first conductive layer 15 and the second conductive layer 25 may be formed of a conductive material such as the metal layer 20. As the metal layer 20, for example, a copper layer, a copper alloy layer, a silver layer or a silver alloy layer, or an aluminum alloy layer (aluminum-containing layer) containing aluminum, furthermore gold, titanium, molybdenum, have. Since nickel is a ferromagnetic material, the film formation rate is lowered, but it can be formed by vacuum film formation such as sputtering. Chromium has the disadvantage of large environmental resistance and a large resistance value, but it can be used as a material for the metal layer according to the present embodiment. In order to obtain adhesion of the conductive layer to the transparent substrate 40 or the transparent resin layer, it is preferable that the conductive layer is made of copper, silver, or aluminum and is made of magnesium, calcium, titanium, molybdenum, indium, tin, zinc, neodymium, nickel, It is preferable to employ an alloy to which at least one metal element selected from the group is added.

제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)의 각각을 구성하는 제1 도전층(15) 및 제2 도전층(25)에 사용되는 금속층으로서는, 은에 대하여 칼슘이 1.5at% 첨가된 은 합금을 사용할 수 있다. 제1 도전층(15) 및 제2 도전층(25) 중 어느 것에 있어서도, 산화인듐과 산화아연과 산화주석을 포함하는 복합 산화물층에 의해 상기 은 합금층이 끼움 지지된 3층 구조를 사용할 수 있다.As the metal layer used for the first conductive layer 15 and the second conductive layer 25 constituting each of the first touch sensing wiring 1 and the second touch sensing wiring 2, % Silver alloy can be used. In either of the first conductive layer 15 and the second conductive layer 25, a three-layer structure in which the silver alloy layer is sandwiched by a composite oxide layer containing indium oxide, zinc oxide and tin oxide can be used have.

도전성 금속 산화물층에 끼움 지지된 3층의 적층 구조에 있어서, 예를 들어 구리나 은에 첨가된 마그네슘이나 칼슘은 열 처리시에 선택적으로 산화되어, 도전성 금속 산화물과 금속층의 계면에 석출되기 쉽다. 혹은, 산화에 의해 구리 합금이나 은 합금의 표면이나 단면에 산화마그네슘이나 산화칼슘이 석출되기 쉽다. 이러한 선택적인 산화나 석출은 구리나 은의 마이그레이션을 억제하고, 결과적으로 상기 3층 적층 구조의 신뢰성을 향상시킬 수 있다. 금속 원소를 금속층(20)에 첨가하는 양은, 4at% 이하이면 구리 합금이나 은 합금의 저항값을 크게 높이는 경우가 없기 때문에 바람직하다. 구리 합금이나 은 합금의 성막 방법으로서는, 예를 들어 스퍼터링 등의 진공 성막법을 사용할 수 있다.In the three-layer laminated structure sandwiched between the conductive metal oxide layers, for example, magnesium or calcium added to copper or silver is selectively oxidized during the heat treatment and is liable to precipitate at the interface between the conductive metal oxide and the metal layer. Alternatively, magnesium oxide or calcium oxide is liable to precipitate on the surface or end face of the copper alloy or silver alloy by oxidation. This selective oxidation or precipitation suppresses the migration of copper or silver, and as a result, the reliability of the three-layer laminated structure can be improved. The amount of the metal element added to the metal layer 20 is preferably 4 at% or less because the resistance value of the copper alloy or silver alloy is not greatly increased. As the film forming method of the copper alloy or the silver alloy, for example, a vacuum film forming method such as sputtering can be used.

금속층(20)으로서, 구리 합금 박막, 은 합금 박막, 혹은 알루미늄 합금의 박막을 채용하는 경우, 막 두께를 100nm 이상 혹은 150nm 이상으로 하면, 가시광을 거의 투과하지 않게 된다. 따라서, 본 실시 형태에 관한 금속층(20)은, 예를 들어 100nm 내지 300nm의 막 두께를 갖고 있으면 충분한 차광성을 얻을 수 있다. 금속층(20)의 막 두께는, 300nm를 초과해도 된다. 또한, 후술하는 바와 같이, 상기 도전층의 재료는 후술하는 어레이 기판에 마련되는 배선이나 전극에도 적용할 수 있다. 또한, 본 실시 형태에 있어서는, 능동 소자와 전기적으로 연계하는 배선의 구조로서, 예를 들어 게이트 전극이나 게이트 배선의 구조로서, 도전성 금속 산화물층에 의해 금속층이 끼움 지지된 적층 구조를 채용할 수 있다.When a thin film of a copper alloy thin film, a silver alloy thin film, or an aluminum alloy is used as the metal layer 20, when the film thickness is 100 nm or more or 150 nm or more, almost no visible light is transmitted. Therefore, when the metal layer 20 of the present embodiment has a film thickness of, for example, 100 nm to 300 nm, sufficient light shielding property can be obtained. The film thickness of the metal layer 20 may exceed 300 nm. Further, as described later, the material of the conductive layer can also be applied to wirings and electrodes provided on an array substrate to be described later. In the present embodiment, a stacked structure in which a metal layer is sandwiched by a conductive metal oxide layer can be adopted as a structure of a wiring electrically connected to the active element, for example, as a structure of a gate electrode or a gate wiring .

금속층(20)이 구리층이나 구리 합금층, 혹은 은층이나 은 합금인 경우, 상술한 도전성 금속 산화물층은 산화인듐, 산화아연, 산화안티몬, 산화갈륨, 산화비스무트 및 산화주석으로부터 선택되는 2종 이상의 금속 산화물을 포함하는 복합 산화물인 것이 바람직하다. 구리층이나 구리 합금층, 혹은 은층이나 은 합금은, 컬러 필터를 구성하는 투명 수지층이나 유리 기판(투명 기판)에 대한 밀착성이 낮다. 이 때문에, 구리층이나 구리 합금층, 혹은 은층이나 은 합금 구리층을 이대로 표시 장치 기판에 적용한 경우, 실용적인 표시 장치 기판을 실현하는 것은 어렵다. 그러나, 상술한 복합 산화물은, 컬러 필터(복수색의 착색 패턴)나 블랙 매트릭스 BM(흑색층) 및 유리 기판(투명 기판) 등에 대한 밀착성을 충분히 갖고 있으며, 또한 구리층이나 구리 합금층에 대한 밀착성도 충분하다. 이 때문에, 복합 산화물을 사용하여 구리 합금층 혹은 은 합금층을 표시 장치 기판에 적용한 경우, 실용적인 표시 장치 기판을 실현하는 것이 가능하게 된다.When the metal layer 20 is a copper layer, a copper alloy layer, a silver layer, or a silver alloy, the above-described conductive metal oxide layer may be formed of two or more kinds selected from indium oxide, zinc oxide, antimony oxide, gallium oxide, bismuth oxide, And is preferably a composite oxide containing a metal oxide. The copper layer, the copper alloy layer, the silver layer or the silver alloy has low adhesion to the transparent resin layer or the glass substrate (transparent substrate) constituting the color filter. Therefore, when a copper layer, a copper alloy layer, a silver layer or a silver alloy copper layer is applied to a display device substrate, it is difficult to realize a practical display device substrate. However, the above-described complex oxide has a sufficient adhesion to color filters (colored patterns of a plurality of colors), black matrix BM (black layer) and glass substrate (transparent substrate) Is enough. Therefore, when a copper alloy layer or a silver alloy layer is applied to a display device substrate using a composite oxide, a practical display device substrate can be realized.

또한, 박막 트랜지스터를 구성하는 게이트 전극과 게이트 배선에 사용되는 금속층(20)으로서는, 은에 대하여 칼슘이 1.5at% 첨가된 은 합금을 사용할 수 있다. 산화인듐과 산화아연과 산화주석을 포함하는 복합 산화물층에 의해 상기 은 합금층이 끼움 지지된 3층 구조를 사용할 수 있다.As the metal layer 20 used for the gate electrode and gate wiring constituting the thin film transistor, a silver alloy containing 1.5 at% of calcium added to silver can be used. A three-layer structure in which the silver alloy layer is sandwiched by a composite oxide layer containing indium oxide, zinc oxide and tin oxide can be used.

구리, 구리 합금, 은, 은 합금, 혹은 이들의 산화물, 질화물은, 유리 등의 투명 기판이나 블랙 매트릭스 등에 대한 충분한 밀착성을 일반적으로 갖고 있지 않다. 그 때문에, 도전성 금속 산화물층을 마련하지 않는 경우, 터치 센싱 배선과 유리 등의 투명 기판의 계면, 혹은 터치 센싱 배선과 흑색층의 계면에서 박리가 발생할 가능성이 있다. 미세한 배선 패턴을 갖는 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)으로서 구리 혹은 구리 합금을 사용하는 경우, 금속층(구리 혹은 구리 합금)의 하지층으로서 도전성 금속 산화물층이 형성되지 않은 표시 장치 기판(대향 기판)에 있어서는, 박리에 의한 불량 이외에도, 표시 장치 기판의 제조 공정의 도중에 터치 센싱 배선에 정전 파괴에 의한 불량이 발생하는 경우가 있어, 실용적이지 않다. 이러한 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)에 있어서의 정전 파괴는, 컬러 필터나 블랙 매트릭스 등을 투명 기판 상에 적층하는 후속 공정, 표시 장치 기판과 어레이 기판을 접합하는 공정, 또는 세정 공정 등에 의해 배선 패턴에 정전기가 축적되어, 정전 파괴에 의해 패턴 결함, 단선 등을 일으키는 현상이다.Copper, a copper alloy, silver, a silver alloy, or their oxides and nitrides generally do not have sufficient adhesion to a transparent substrate such as glass or a black matrix. Therefore, when the conductive metal oxide layer is not provided, peeling may occur at the interface between the touch sensing wiring and the transparent substrate such as glass, or at the interface between the touch sensing wiring and the black layer. When copper or a copper alloy is used as the first touch sensing wiring 1 and the second touch sensing wiring 2 having a fine wiring pattern, a conductive metal oxide layer is not formed as a base layer of a metal layer (copper or copper alloy) In the display device substrate (opposing substrate) not having a defect due to peeling, defects due to electrostatic failure may occur in the touch sensing wiring during the manufacturing process of the display device substrate, which is not practical. The electrostatic discharge destruction in the first touch sensing wiring 1 and the second touch sensing wiring 2 is carried out in a subsequent step of laminating a color filter, a black matrix or the like on a transparent substrate, a step of bonding the display substrate and the array substrate Static electricity accumulates in the wiring pattern by a process, a cleaning process, or the like, and causes pattern defects, disconnection, and the like due to electrostatic breakdown.

구리나 구리 합금 혹은 은이나 은 합금은 도전율이 높아, 배선 재료로서 바람직하다. 그러나, 구리 합금의 표면에는, 도전성을 갖지 않는 구리 산화물이 경시적으로 형성되어, 전기적인 콘택트가 곤란해지는 경우가 있다. 은이나 은 합금은, 황화물이나 산화물을 형성하기 쉽다. 한편, 산화인듐, 산화아연, 산화안티몬, 산화주석 등의 복합 산화물층으로 구리 합금층이나 은 합금층을 덮음으로써, 안정된 오믹 콘택트를 실현할 수 있으며, 이러한 복합 산화물층을 사용하는 경우에는 후술하는 제3 실시 형태에서의, 트랜스퍼 등의 전기적 실장을 용이하게 행할 수 있다.Copper, a copper alloy, or a silver or silver alloy has a high conductivity and is preferable as a wiring material. However, on the surface of the copper alloy, a copper oxide having no conductivity is formed over time, and electrical contact becomes difficult in some cases. Silver or silver alloys are prone to form sulfides or oxides. On the other hand, a stable ohmic contact can be realized by covering a copper alloy layer or a silver alloy layer with a composite oxide layer of indium oxide, zinc oxide, antimony oxide, tin oxide, or the like. When such a composite oxide layer is used, The electrical mounting of the transfer or the like in the third embodiment can be easily performed.

본 발명의 실시 형태에 적용 가능한 제1 도전성 금속 산화물층(21), 금속층(20) 및 제2 도전성 금속 산화물층(22)으로 구성되는 층 구조로서는, 이하와 같은 변형예를 들 수 있다. 예를 들어, 중심 기재로서 산화인듐을 함유하는 ITO(Indium Tin Oxide)나 IZTO(Indium Zinc Tin Oxide, Z는 산화아연)에 있어서 산소가 부족한 상태에서, 예를 들어 구리 합금층 등 금속층 상에 도전성 금속 산화물층을 성막함으로써 얻어지는 층 구조, 혹은 산화몰리브덴, 산화텅스텐, 산화니켈과 산화구리의 혼합 산화물, 산화티타늄 등을 알루미늄 합금이나 구리 합금 등 금속층 상에 이들 금속 산화물을 적층함으로써 얻어지는 층 구조 등을 들 수 있다. 도전성 금속 산화물층에 금속층을 끼움 지지하는 3층 구조는, 스퍼터 장치 등의 진공 성막 장치로 연속 성막할 수 있다는 장점이 있다.As the layer structure constituted by the first conductive metal oxide layer 21, the metal layer 20 and the second conductive metal oxide layer 22 applicable to the embodiment of the present invention, the following modifications are exemplified. For example, in a state in which oxygen is insufficient in ITO (Indium Tin Oxide) or IZTO (Indium Zinc Tin Oxide) containing indium oxide as a center substrate and Z is zinc oxide, A layer structure obtained by laminating these metal oxides on a metal layer such as molybdenum oxide, tungsten oxide, mixed oxide of nickel oxide and copper oxide, titanium oxide or the like such as aluminum alloy or copper alloy, . The three-layer structure in which the metal layer is sandwiched between the conductive metal oxide layers is advantageous in that continuous film formation can be achieved by a vacuum deposition apparatus such as a sputtering apparatus.

예를 들어, 은 합금층과 도전성 금속 산화물층을 일괄 에칭하는 관점에서, 은 합금을 끼움 지지하는 도전성 금속 산화물층에는, 산화아연이나 산화갈륨을 포함하는 복합 산화물을 사용할 수 있다. 이러한 은 합금층과 도전성 금속 산화물층의 적층 구조는 주지된 포토리소그래피 방법으로, 1액의 에천트로 1회의 에칭으로 패턴 형성할 수 있다. 예를 들어, 후술하는 유기 EL의 광 반사성의 화소 전극으로서, 산화인듐과 산화갈륨과 산화안티몬의 복합 산화물을 도전성 금속 산화물층으로서 적용할 수 있다. 산화인듐과 산화갈륨과 산화안티몬의 복합 산화물은 일함수가 높다. 유기 EL 표시 장치의 양극으로서, 산화인듐과 산화갈륨과 산화안티몬의 복합 산화물과 은 합금층의 적층 구조는 화소 전극에 적합하다.For example, from the viewpoint of collectively etching the silver alloy layer and the conductive metal oxide layer, a composite oxide containing zinc oxide or gallium oxide can be used for the conductive metal oxide layer that sandwiches the silver alloy. The lamination structure of the silver alloy layer and the conductive metal oxide layer can be formed by a known photolithography method and by one etching with one solution of etchant. For example, a composite oxide of indium oxide, gallium oxide, and antimony oxide can be used as the conductive metal oxide layer as the light-reflective pixel electrode of the organic EL described below. The composite oxide of indium oxide, gallium oxide and antimony oxide has a high work function. A laminated structure of a composite oxide of indium oxide, gallium oxide and antimony oxide and a silver alloy layer as an anode of an organic EL display device is suitable for a pixel electrode.

제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)은, 구리나 은에 대한 배리어성을 갖는다. 도전성 금속 산화물에 의해 구리 배선이나 은 배선이 끼움 지지된 구조에 있어서는, 구리나 은의 마이그레이션 등에 의한 능동 소자의 열화를 억제할 수 있으며, 능동 소자용의 고도전성 배선으로서 바람직하다.The first conductive metal oxide layer 21 and the second conductive metal oxide layer 22 have barrier properties against copper or silver. In the structure in which the copper wiring or the silver wiring is sandwiched and supported by the conductive metal oxide, deterioration of the active element due to migration of copper or silver can be suppressed and it is preferable as the high-conductivity wiring for the active element.

(흑색층) (Black layer)

제1 흑색층(16) 및 제2 흑색층(26)은, 표시 장치(DSP1)의 블랙 매트릭스로서 기능한다. 흑색층은, 예를 들어 흑색의 색재를 분산시킨 착색 수지로 구성되어 있다. 구리의 산화물이나 구리 합금의 산화물은, 충분한 흑색이나 낮은 반사율을 얻기 어렵다. 예를 들어, 흑색층을 금속 산화물로 형성하는 경우, 대략 10% 내지 30%의 가시 영역의 광 반사율이며, 또한 가시 영역에 있어서 편평한 반사율을 얻기 어렵고 착색되어 보인다. 본 실시 형태에 관한 흑색층과 유리 등의 기판이나, 투명 수지층 사이의 계면에 있어서의 가시광의 반사율은 대략 3% 이하로 억제할 수 있으며, 높은 시인성이 얻어진다. 상기 투명 수지는, 표시 장치로의 보호 유리 부착을 위한 접착층을 포함한다.The first black layer 16 and the second black layer 26 function as a black matrix of the display device DSP1. The black layer is made of, for example, a colored resin in which a black color material is dispersed. Copper oxides and oxides of copper alloys are not sufficiently black and have low reflectance. For example, when the black layer is formed of a metal oxide, it has a light reflectance of approximately 10% to 30% in a visible region, and it is difficult to obtain a flat reflectance in a visible region and appears to be colored. The reflectance of the visible light at the interface between the black layer and the substrate such as glass or the transparent resin layer according to the present embodiment can be suppressed to approximately 3% or less, and high visibility can be obtained. The transparent resin includes an adhesive layer for attaching a protective glass to a display device.

흑색의 색재로서는, 카본, 카본 나노 튜브, 카본 나노혼, 카본 나노 브러시, 혹은 복수의 유기 안료의 혼합물이 적용 가능하다. 예를 들어, 흑색의 색재 전체의 양에 대하여 51질량% 이상의 비율로, 즉 주된 색재로서 카본을 사용한다. 반사색을 조정하기 위해, 청색 혹은 적색 등의 유기 안료를 흑색의 색재에 첨가하여 사용할 수 있다. 예를 들어, 출발 재료인 감광성 흑색 도포액에 포함되는 카본의 농도를 조정함(카본 농도를 내림)으로써, 포토리소그래피 공정에서의 흑색층의 재현성을 향상시킬 수 있다.As the black coloring material, a mixture of carbon, carbon nanotube, carbon nanohorn, carbon nanobrush or a plurality of organic pigments is applicable. For example, carbon is used as a main coloring material at a ratio of 51 mass% or more with respect to the total amount of the black coloring material. To adjust the reflection color, an organic pigment such as blue or red may be added to the black coloring material. For example, it is possible to improve the reproducibility of the black layer in the photolithography process by adjusting the concentration of the carbon contained in the photosensitive black coating liquid as the starting material (lowering the carbon concentration).

표시 장치(DSP1)의 제조 장치인 대형 노광 장치를 사용한 경우에도, 예를 들어 1 내지 9㎛의 폭(세선)을 갖는 패턴을 갖는 흑색층을 형성할 수 있다(패터닝). 또한, 본 실시 형태에 있어서의 카본 농도의 범위는, 수지나 경화제와 안료를 포함한 전체의 고형분에 대하여, 4 이상 50 이하의 질량%의 범위 내로 설정하고 있다. 여기서, 카본양으로서 카본 농도가 50질량%를 초과해도 되지만, 전체의 고형분에 대하여 카본 농도가 50질량%를 초과하면 도막 적성이 저하되는 경향이 있다. 또한, 카본 농도를 4질량% 미만으로 설정한 경우, 충분한 흑색을 얻을 수 없으며, 흑색층 아래에 위치하는 하지의 금속층에서 발생하는 반사광이 크게 시인되어, 시인성을 저하시키는 경우가 있다.A black layer having a pattern having a width (thin line) of 1 to 9 占 퐉 can be formed (patterning) even when a large-sized exposure apparatus as a manufacturing apparatus for the display device DSP1 is used. The carbon concentration in the present embodiment is set in the range of 4 to 50 mass% with respect to the total solid content including the resin and the curing agent and the pigment. Here, the carbon concentration may exceed 50 mass% as the amount of carbon, but if the carbon concentration exceeds 50 mass% with respect to the total solid content, the coating film suitability tends to decrease. Further, when the carbon concentration is set to less than 4 mass%, sufficient black can not be obtained, and the reflected light generated in the underlying metal layer located below the black layer is largely visually observed, which may lower the visibility.

후속 공정인 포토리소그래피에 있어서 노광 처리를 행하는 경우, 노광 대상의 기판과, 마스크의 위치 정렬(얼라인먼트)이 행해진다. 이때, 얼라인먼트를 우선하여, 예를 들어 투과 측정에 의한 흑색층의 광학 농도를 2 이하로 할 수 있다. 카본 이외에, 흑색의 색 조정으로서 복수의 유기 안료의 혼합물을 사용하여 흑색층을 형성해도 된다. 유리나 투명 수지 등의 기재의 굴절률(약 1.5)을 고려하여, 흑색층과 그들 기재 사이의 계면에 있어서의 반사율이 3% 이하가 되도록 흑색층의 반사율이 설정된다. 이 경우, 흑색 색재의 함유량, 종류, 색재에 사용되는 수지, 막 두께를 조정하는 것이 바람직하다. 이러한 조건을 최적화함으로써, 굴절률이 약 1.5인 유리 등의 기재와 흑색층 사이의 계면에 있어서의 반사율을 가시광의 파장 영역 내에서 3% 이하로 할 수 있으며, 저반사율을 실현할 수 있다. 발광층으로부터 출사된 광에 기인하는 반사광이, 예를 들어 능동 소자에 입사하여, 오동작하는 것을 방지할 수 있다. 어레이 기판이 구비하는 능동 소자가 가시광 영역에 감도를 갖고 있는 경우, 도전층의 이면으로부터의 반사광이 능동 소자에 입사하여, 능동 소자의 오동작을 초래하는 경우가 있다. 흑색층을 표시 기능층에 가까운 반대측(도전층의 이면)에 함께 배치함으로써 반사광의 입사에 의한 능동 소자의 오동작을 방지할 수 있다.In the case of performing the exposure process in the subsequent photolithography process, the substrate to be exposed and the mask are aligned (aligned). At this time, the optical density of the black layer by permeation measurement can be made 2 or less, for example, by prioritizing alignment. In addition to carbon, a black layer may be formed by using a mixture of plural organic pigments as the color adjustment of black. The reflectance of the black layer is set so that the reflectance at the interface between the black layer and the substrate is 3% or less in consideration of the refractive index (about 1.5) of the substrate such as glass or transparent resin. In this case, it is preferable to adjust the content and type of the black colorant, the resin used for the colorant, and the film thickness. By optimizing these conditions, the reflectance at the interface between the substrate such as glass having a refractive index of about 1.5 and the black layer can be made 3% or less in the wavelength region of visible light, and low reflectance can be realized. It is possible to prevent the reflected light originating from the light emitted from the light emitting layer from entering the active element, for example, and malfunctioning. When the active element provided in the array substrate has sensitivity in the visible light region, the reflected light from the back surface of the conductive layer is incident on the active element, which may cause malfunction of the active element. By arranging the black layer on the opposite side (the backside of the conductive layer) close to the display function layer, it is possible to prevent malfunction of the active element due to incidence of reflected light.

또한, 관찰자의 시인성의 향상을 배려하여, 흑색층의 반사율은 3% 이하로 하는 것이 바람직하다. 또한, 통상, 컬러 필터에 사용되는 아크릴 수지, 또한 액정 재료의 굴절률은 대략 1.5 이상 1.7 이하의 범위이다. 또한, 적색, 녹색, 청색의 각각 복수 착색 화소를 구비하는 컬러 필터를 대향 기판 상에 배치해도 된다.Further, in consideration of the improvement of the visibility of the observer, it is preferable that the reflectance of the black layer is 3% or less. Further, the refractive index of the acrylic resin used in the color filter and the liquid crystal material is usually in the range of about 1.5 to 1.7. Further, a color filter including a plurality of colored pixels each of red, green, and blue may be disposed on a counter substrate.

(어레이 기판(200)의 구조) (Structure of the array substrate 200)

이어서, 표시 장치(DSP1)를 구성하는 어레이 기판(200)의 구조에 대하여 설명한다.Next, the structure of the array substrate 200 constituting the display device DSP1 will be described.

어레이 기판(200)의 기판(45)으로서는, 투명 기판을 사용할 필요는 없으며, 예를 들어 어레이 기판(200)에 적용 가능한 기판으로서 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판, 실리콘, 탄화 실리콘이나 실리콘 게르마늄 등의 반도체 기판, 혹은 플라스틱 기판 등을 들 수 있다.It is not necessary to use a transparent substrate as the substrate 45 of the array substrate 200. For example, a glass substrate, a ceramic substrate, a quartz substrate, a sapphire substrate, silicon, silicon carbide A semiconductor substrate such as silicon germanium, or a plastic substrate.

어레이 기판(200)에 있어서는, 제4 절연층(14), 제4 절연층(14) 상에 형성된 능동 소자(68), 제4 절연층(14) 및 능동 소자(68)을 덮도록 형성된 제3 절연층(13), 능동 소자(68)의 채널층(58)에 대향하도록 제3 절연층(13) 상에 형성된 게이트 전극(95), 제3 절연층(13) 및 게이트 전극(95)을 덮도록 형성된 제2 절연층(12) 및 제2 절연층(12) 상에 형성된 평탄화층(96)이 기판(45) 상에 순서대로 적층되어 있다.In the array substrate 200, the active element 68 formed on the fourth insulating layer 14, the fourth insulating layer 14, the fourth insulating layer 14, and the active element 68 A third insulating layer 13 and a gate electrode 95 formed on the third insulating layer 13 so as to face the channel layer 58 of the first insulating layer 13 and the channel layer 58 of the active element 68, And a planarization layer 96 formed on the second insulation layer 12 are stacked on the substrate 45 in this order.

평탄화층(96)에는, 능동 소자(68)의 드레인 전극(56)에 대응하는 위치에 콘택트 홀(93)이 형성되어 있다. 또한, 평탄화층(96) 상에는, 채널층(58)에 대응하는 위치에 뱅크(94)가 형성되어 있다. 단면으로 보아 서로 인접하는 뱅크(94)의 사이의 영역에 있어서는, 즉 평면으로 보아 뱅크(94)에 둘러싸인 영역에 있어서는, 평탄화층(96)의 상면, 콘택트 홀(93)의 내부 및 드레인 전극(56)을 덮도록 하부 전극(88)(화소 전극)이 형성되어 있다. 또한, 하부 전극(88)은, 뱅크(94)의 상면에는 형성되어 있지 않아도 된다.In the planarization layer 96, a contact hole 93 is formed at a position corresponding to the drain electrode 56 of the active element 68. On the planarization layer 96, a bank 94 is formed at a position corresponding to the channel layer 58. The upper surface of the planarization layer 96, the inside of the contact hole 93, and the drain electrode (not shown) in the region between the banks 94 adjacent to each other, that is, The lower electrode 88 (pixel electrode) is formed so as to cover the pixel electrodes 56 and 56. In addition, the lower electrode 88 may not be formed on the upper surface of the bank 94.

또한, 하부 전극(88), 뱅크(94) 및 평탄화층(96)을 덮도록 홀 주입층(91)이 형성되어 있다. 홀 주입층(91) 상에는, 순서대로 발광층(92), 상부 전극(87) 및 밀봉층(109)이 적층되어 있다.A hole injection layer 91 is formed to cover the lower electrode 88, the bank 94, and the planarization layer 96. On the hole injection layer 91, a light emitting layer 92, an upper electrode 87, and a sealing layer 109 are sequentially laminated.

하부 전극(88)은, 후술하는 바와 같이 은 혹은 은 합금층이 도전성 금속 산화물층에 의해 끼움 지지된 구성을 갖는다.The lower electrode 88 has a structure in which a silver or silver alloy layer is sandwiched by a conductive metal oxide layer as described later.

또한, 도 2에 있어서, 부호 29는 하부 전극(88), 홀 주입층(91), 발광층(92) 및 상부 전극(87)으로 구성된 발광 영역을 나타내고 있다.2, reference numeral 29 denotes a light emitting region composed of a lower electrode 88, a hole injection layer 91, a light emitting layer 92, and an upper electrode 87.

상부 전극(87)은, 예를 들어 막 두께 11nm의 은 합금층이 막 두께 40nm의 복합 산화물에 끼움 지지된 투명 도전막이다. 하부 전극(88)은, 막 두께 250nm의 은 합금층이 막 두께 30nm의 복합 산화물에 끼움 지지된 구성을 갖는다. 또한, 상기 복합 산화물층을 도전성 금속 산화물층에 적용하여, 은 합금층의 막 두께를 예를 들어 9nm 내지 15nm의 범위로 설정하고, 도전성 금속 산화물층에 의해 은 합금층이 끼움 지지된 3층 적층 구조를 사용하는 것이 바람직하다. 이 경우, 높은 투과율의 투명 도전막을 실현할 수 있다.The upper electrode 87 is, for example, a transparent conductive film in which a silver alloy layer having a thickness of 11 nm is sandwiched by a complex oxide having a thickness of 40 nm. The lower electrode 88 has a structure in which a silver alloy layer having a thickness of 250 nm is sandwiched by a composite oxide having a film thickness of 30 nm. It is also possible to apply the composite oxide layer to the conductive metal oxide layer to set the thickness of the silver alloy layer in the range of, for example, 9 nm to 15 nm, to form a three-layer stacked structure in which the silver alloy layer is sandwiched by the conductive metal oxide layer Structure is preferably used. In this case, a transparent conductive film having a high transmittance can be realized.

또한, 상기 복합 산화물층을 도전성 금속 산화물층에 적용하여, 은 합금층의 막 두께를 예를 들어 100nm 내지 250nm의 범위 내, 혹은 300nm 이상의 막 두께로 설정하고, 도전성 금속 산화물층에 의해 은 합금층이 끼움 지지된 3층 적층 구조를 채용해도 된다. 이 경우, 가시광에 대하여 높은 반사율을 갖는 반사 전극을 실현할 수 있다.It is also possible to apply the composite oxide layer to the conductive metal oxide layer to set the thickness of the silver alloy layer within a range of, for example, 100 nm to 250 nm, or 300 nm or more, May be employed. In this case, it is possible to realize a reflective electrode having a high reflectance with respect to visible light.

뱅크(94)의 재료로서는, 아크릴 수지, 폴리이미드 수지, 노볼락 페놀 수지 등의 유기 수지를 사용할 수 있다. 뱅크(94)에는, 산화 실리콘, 산질화 실리콘 등의 무기 재료를 더 적층해도 된다.As the material of the bank 94, an organic resin such as an acrylic resin, a polyimide resin, or a novolak phenol resin can be used. In the bank 94, an inorganic material such as silicon oxide, silicon oxynitride, or the like may be further stacked.

평탄화층(96)의 재료로서는, 아크릴 수지, 폴리이미드 수지, 벤조시클로부텐 수지, 폴리아미드 수지 등을 사용해도 된다. 저유전율 재료(low-k 재료)를 사용할 수도 있다.As the material of the planarization layer 96, an acrylic resin, a polyimide resin, a benzocyclobutene resin, a polyamide resin, or the like may be used. A low dielectric constant material (low-k material) may also be used.

또한, 시인성 향상을 위해, 평탄화층(96)이나 밀봉층(109), 혹은 기판(45) 중 어느 것이 광산란의 기능을 가져도 된다. 혹은, 기판(45)의 상방에 광산란층을 형성해도 된다.In order to improve the visibility, either the planarization layer 96, the sealing layer 109, or the substrate 45 may have a light scattering function. Alternatively, a light scattering layer may be formed above the substrate 45.

(능동 소자(68)) (Active element 68)

도 7은, 본 발명의 제1 실시 형태에 관한 표시 장치(DSP1)를 부분적으로 도시하는 확대도이며, 도 3의 B-B'선을 따른 단면도이다. 또한, 도 7은, 화소 전극에 접속되어 있는 능동 소자(68)로서 사용되는 톱 게이트 구조를 갖는 박막 트랜지스터(TFT)의 구조의 일례를 나타내고 있다. 또한, 도 7에 있어서는, 대향 기판(100)과 밀봉층(109)을 생략하고 있다.Fig. 7 is an enlarged view partially showing the display device DSP1 according to the first embodiment of the present invention, and is a cross-sectional view taken along the line B-B 'in Fig. 3. 7 shows an example of a structure of a thin film transistor (TFT) having a top gate structure used as an active element 68 connected to a pixel electrode. In FIG. 7, the counter substrate 100 and the sealing layer 109 are omitted.

능동 소자(68)는, 채널층(58)과, 채널층(58)의 일단부(제 일단부, 도 7에 있어서의 채널층(58)의 좌측 단부)에 접속된 드레인 전극(56)과, 채널층(58)의 타단부(제2 단, 도 7에 있어서의 채널층(58)의 우측 단부)에 접속된 소스 전극(54)과, 제3 절연층(13)을 통해 채널층(58)에 대향 배치된 게이트 전극(95)을 구비한다. 후술하는 바와 같이, 채널층(58)은 게이트 절연층과 접촉하고 있으며, 산화물 반도체로 구성되어 있다. 능동 소자(68)는, 발광층을 구동한다.The active element 68 includes a channel layer 58 and a drain electrode 56 connected to one end of the channel layer 58 (the first end, the left end of the channel layer 58 in FIG. 7) A source electrode 54 connected to the other end of the channel layer 58 (the second end, the right end of the channel layer 58 in Fig. 7), and the channel layer 58 via the third insulating layer 13 And a gate electrode 95 opposed to the gate electrode 58. As will be described later, the channel layer 58 is in contact with the gate insulating layer and is composed of an oxide semiconductor. The active element 68 drives the light emitting layer.

도 7은, 능동 소자(68)를 구성하는 채널층(58), 드레인 전극(56) 및 소스 전극(54)이 제4 절연층(14) 상에 형성되어 있는 구조를 나타내고 있지만, 본 발명은 이러한 구조를 한정하지 않는다. 제4 절연층(14)을 마련하지 않고, 기판(45) 상에 능동 소자(68)를 직접 형성해도 된다. 또한, 보텀 게이트 구조의 박막 트랜지스터를 적용해도 된다.7 shows a structure in which the channel layer 58, the drain electrode 56 and the source electrode 54 constituting the active element 68 are formed on the fourth insulating layer 14. However, This structure is not limited. The active element 68 may be directly formed on the substrate 45 without providing the fourth insulating layer 14. [ A thin film transistor having a bottom gate structure may also be applied.

도 7에 도시하는 소스 전극(54) 및 드레인 전극(56)은, 동일 공정에 있어서 동시에 형성된다. 또한, 소스 전극(54) 및 드레인 전극(56)은, 동일한 구성의 도전층을 구비한다. 제1 실시 형태에서는, 소스 전극(54) 및 드레인 전극(56)의 구조로서, 티타늄/알루미늄 합금/티타늄, 몰리브덴/알루미늄 합금/ 몰리브덴 등의 3층 구조를 채용할 수 있다. 여기서, 알루미늄 합금은, 알루미늄-네오디뮴의 합금이다.The source electrode 54 and the drain electrode 56 shown in Fig. 7 are formed simultaneously in the same step. The source electrode 54 and the drain electrode 56 are provided with a conductive layer having the same structure. In the first embodiment, as the structure of the source electrode 54 and the drain electrode 56, a three-layer structure of titanium / aluminum alloy / titanium, molybdenum / aluminum alloy / molybdenum, etc. can be adopted. Here, the aluminum alloy is an alloy of aluminum-neodymium.

게이트 전극(95)의 하부에 위치하는 제3 절연층(13)은, 게이트 전극(95)과 동일한 폭을 갖는 절연층이어도 된다. 이 경우, 예를 들어 게이트 전극(95)을 마스크로서 사용한 드라이 에칭을 행하여, 게이트 전극(95)의 주위의 제3 절연층(13)을 제거한다. 이에 의해, 게이트 전극(95)과 동일한 폭을 갖는 절연층을 형성할 수 있다. 게이트 전극(95)을 마스크로서 사용하여 절연층을 드라이 에칭으로 가공하는 기술은, 일반적으로 자기 정합이라 불린다.The third insulating layer 13 located under the gate electrode 95 may be an insulating layer having the same width as the gate electrode 95. [ In this case, for example, dry etching is performed using the gate electrode 95 as a mask to remove the third insulating layer 13 around the gate electrode 95. Thus, an insulating layer having the same width as that of the gate electrode 95 can be formed. The technique of processing the insulating layer by dry etching using the gate electrode 95 as a mask is generally called self-alignment.

산화물 반도체로 형성된 채널층을 구비하는 박막 트랜지스터에 의한 유기 EL이나 LED의 구동은, 폴리실리콘 반도체로 형성된 채널층을 구비하는 박막 트랜지스터에 의한 구동보다 바람직하다.The driving of the organic EL or the LED by the thin film transistor having the channel layer formed of the oxide semiconductor is preferable to the driving by the thin film transistor having the channel layer formed of the polysilicon semiconductor.

예를 들어, IGZO라 불리는 산화물 반도체는, 스퍼터링 등의 진공 성막으로 일괄하여 형성된다. 산화물 반도체가 성막된 후에 있어서는, TFT 등의 패턴 형성 후의 열처리도 일괄하여 행해진다. 이 때문에, 채널층에 관한 전기적 특성(예를 들어, Vth)의 변동이 매우 적다. 유기 EL이나 LED의 구동은 그 휘도의 변동을 억제하기 위해, 상기 박막 트랜지스터의 Vth의 변동을 작은 범위로 억제할 필요가 있다.For example, an oxide semiconductor called IGZO is formed collectively by vacuum film formation such as sputtering. After the formation of the oxide semiconductor, the heat treatment after the pattern formation of the TFT or the like is also performed collectively. For this reason, the fluctuation of electrical characteristics (for example, Vth) with respect to the channel layer is very small. In order to suppress variations in the luminance of the organic EL or LED driving, it is necessary to suppress the fluctuation of the Vth of the thin film transistor to a small range.

한편, 폴리실리콘 반도체로 형성된 채널층을 구비하는 박막 트랜지스터에 있어서는, 박막 트랜지스터의 전구체인 아몰퍼스 실리콘을, 트랜지스터 개개에 레이저 어닐을 실시할 필요가 있으며, 개개의 레이저 어닐이 박막 트랜지스터의 Vth의 변동을 초래해버린다. 이 관점에서, 유기 EL이나 LED를 구비한 표시 장치에 사용되는 박막 트랜지스터는, 산화물 반도체로 형성된 채널층을 구비하는 박막 트랜지스터인 것이 바람직하다.On the other hand, in the case of a thin film transistor having a channel layer formed of a polysilicon semiconductor, it is necessary to perform laser annealing for each transistor in the amorphous silicon which is a precursor of the thin film transistor. It causes it. From this viewpoint, it is preferable that the thin film transistor used in a display device having an organic EL or LED is a thin film transistor having a channel layer formed of an oxide semiconductor.

또한, 산화물 반도체로 형성된 채널층을 구비하는 박막 트랜지스터는 누설 전류가 매우 적기 때문에, 주사 신호나 영상 신호의 입력 후의 안정성이 높다. 폴리실리콘 반도체로 형성된 채널층을 구비하는 박막 트랜지스터는, 산화물 반도체의 트랜지스터와 비교하여 2자리 이상 누설 전류가 크다. 이 누설 전류가 적은 것은, 고정밀도의 터치 센싱으로 이어져, 바람직하다.In addition, since the thin film transistor including the channel layer formed of an oxide semiconductor has very little leakage current, stability after input of a scanning signal or a video signal is high. A thin film transistor having a channel layer formed of a polysilicon semiconductor has a leakage current of 2 or more digits larger than that of a transistor of an oxide semiconductor. The leakage current is small because it leads to high-precision touch sensing.

채널층(58)의 재료로서는, 예를 들어 IGZO라 불리는 산화물 반도체를 사용할 수 있다. 채널층(58)을 구성하는 산화물 반도체의 재료로서는, 갈륨, 인듐, 아연, 주석, 알루미늄, 게르마늄 및 세륨으로 구성되는 군으로부터 선택되는 1종 이상을 함유하는 금속 산화물과, 적어도 안티몬 및 비스무트 중 어느 한쪽을 함유하는 금속 산화물을 포함하는 재료를 사용할 수 있다.As a material of the channel layer 58, for example, an oxide semiconductor called IGZO can be used. As the material of the oxide semiconductor constituting the channel layer 58, a metal oxide containing at least one element selected from the group consisting of gallium, indium, zinc, tin, aluminum, germanium and cerium and at least one of antimony and bismuth A material containing one metal oxide may be used.

본 실시 형태에서는, 산화인듐, 산화갈륨 및 산화아연을 포함하는 산화물 반도체를 사용하고 있다. 산화물 반도체로 형성되는 채널층(58)의 재료는, 단결정, 다결정, 미결정, 미결정과 아몰퍼스의 혼합체, 혹은 아몰퍼스 중 어느 것이어도 된다. 산화물 반도체의 막 두께로서는, 2nm 내지 50nm의 범위 내의 막 두께로 할 수 있다. 채널층(58)은, 폴리실리콘 반도체로 형성해도 된다.In this embodiment mode, an oxide semiconductor containing indium oxide, gallium oxide, and zinc oxide is used. The material of the channel layer 58 formed of an oxide semiconductor may be a single crystal, a polycrystal, a microcrystalline, a mixture of microcrystalline and amorphous, or an amorphous. The film thickness of the oxide semiconductor may be in the range of 2 nm to 50 nm. The channel layer 58 may be formed of a polysilicon semiconductor.

또한, 2개의 박막 트랜지스터가 적층된 구조가 채용되어도 된다. 이 경우, 하층에 위치하는 박막 트랜지스터로서, 폴리실리콘 반도체로 형성된 채널층을 구비하는 박막 트랜지스터를 사용한다. 상층에 위치하는 박막 트랜지스터로서, 산화물 반도체로 형성된 채널층을 구비하는 박막 트랜지스터를 사용한다. 이러한 2개의 박막 트랜지스터가 적층된 구조에 있어서는, 평면으로 보아 매트릭스 형상으로 박막 트랜지스터가 배치된다. 이 구조에 있어서는, 폴리실리콘 반도체에 의해 높은 이동도가 얻어지고, 산화물 반도체에 의해 저누설 전류를 실현할 수 있다. 즉, 폴리실리콘 반도체의 장점과 산화물 반도체의 장점 양쪽을 모두 살릴 수 있다.Further, a structure in which two thin film transistors are stacked may be employed. In this case, a thin film transistor having a channel layer formed of a polysilicon semiconductor is used as the thin film transistor positioned in the lower layer. As the thin film transistor located on the upper layer, a thin film transistor having a channel layer formed of an oxide semiconductor is used. In a structure in which these two thin film transistors are stacked, a thin film transistor is arranged in a matrix in a plan view. In this structure, a high mobility is obtained by the polysilicon semiconductor, and a low leakage current can be realized by the oxide semiconductor. In other words, both the advantages of the polysilicon semiconductor and the advantages of the oxide semiconductor can be alleviated.

산화물 반도체 혹은 폴리실리콘 반도체를, 예를 들어 p/n 접합을 갖는 상보형의 트랜지스터의 구성에 사용할 수 있거나, 혹은 n형 접합만을 갖는 단채널형 트랜지스터의 구성으로 사용할 수 있다. 산화물 반도체의 적층 구조로서, 예를 들어 n형 산화물 반도체와, 이 n형의 산화물 반도체와 전기적 특성이 상이한 n형 산화물 반도체가 적층된 적층 구조가 채용되어도 된다. 적층되는 n형 산화물 반도체는, 복수층으로 구성되어도 된다. 적층되는 n형 산화물 반도체에 있어서는, 하지의 n형 반도체의 밴드 갭을, 상층에 위치하는 n형 반도체의 밴드 갭과는 상이하게 할 수 있다.An oxide semiconductor or a polysilicon semiconductor can be used for a constitution of a complementary transistor having a p / n junction or a single channel transistor having only an n-type junction, for example. As a laminated structure of the oxide semiconductor, for example, a laminated structure in which an n-type oxide semiconductor and an n-type oxide semiconductor having different electric characteristics from the n-type oxide semiconductor are laminated may be employed. The n-type oxide semiconductor to be laminated may be composed of a plurality of layers. In the stacked n-type oxide semiconductor, the band gap of the underlying n-type semiconductor can be made different from the band gap of the n-type semiconductor located in the upper layer.

채널층의 상면이, 예를 들어 상이한 산화물 반도체로 덮인 구성을 채용해도 된다.The upper surface of the channel layer may be covered with, for example, a different oxide semiconductor.

혹은, 예를 들어 결정성의 n형 산화물 반도체 상에, 미결정의(비정질에 가까운) 산화물 반도체가 적층된 적층 구조를 채용해도 된다. 여기서 미결정이란, 예를 들어 스퍼터링 장치에서 성막된 비정질의 산화물 반도체를 180℃ 이상 450℃ 이하의 범위에서 열 처리한 미결정 형상의 산화물 반도체막을 말한다. 혹은, 성막시의 기판 온도를 200℃ 전후로 설정한 상태에서 성막된 미결정 형상의 산화물 반도체막을 말한다. 미결정 형상의 산화물 반도체막은, TEM 등의 관찰 방법에 의해 적어도 1nm 내지 3nm 전후, 혹은 3nm보다 큰 결정립을 관찰할 수 있는 산화물 반도체막이다.Alternatively, for example, a laminated structure in which a microcrystalline (close to amorphous) oxide semiconductor is laminated on a crystalline n-type oxide semiconductor may be employed. Here, microcrystalline refers to, for example, a microcrystalline oxide semiconductor film formed by thermally treating an amorphous oxide semiconductor formed in a sputtering apparatus at a temperature of 180 ° C or higher and 450 ° C or lower. Or a microcrystalline oxide semiconductor film formed in a state where the substrate temperature at the time of film formation is set at about 200 캜. The oxide semiconductor film of a microcrystalline shape is an oxide semiconductor film which can observe crystal grains of at least about 1 nm to 3 nm or larger than 3 nm by an observation method such as TEM.

산화물 반도체는, 비정질로부터 결정질로 변화시킴으로써, 캐리어 이동도의 개선이나 신뢰성의 향상을 실현할 수 있다. 산화인듐이나 산화갈륨의 산화물로서의 융점은 높다. 산화안티몬이나 산화비스무트의 융점은 모두 1000℃ 이하이며, 산화물의 융점이 낮다. 예를 들어, 산화인듐과 산화갈륨과 산화안티몬의 3원계 복합 산화물을 채용한 경우, 융점이 낮은 산화안티몬의 효과로, 이 복합 산화물의 결정화 온도를 낮출 수 있다. 바꾸어 말하면, 비정질 상태로부터 미결정 상태 등으로 결정화시키기 쉬운 산화물 반도체를 제공할 수 있다. 산화물 반도체는 그 결정성을 높임으로써, 캐리어 이동도나 신뢰성을 향상시킬 수 있다.By changing the oxide semiconductor from amorphous to crystalline, improvement in carrier mobility and improvement in reliability can be realized. The melting point of indium oxide or gallium oxide as an oxide is high. The melting point of antimony oxide or bismuth oxide is 1000 占 폚 or less, and the melting point of the oxide is low. For example, when a ternary complex oxide of indium oxide, gallium oxide and antimony oxide is employed, the crystallization temperature of the complex oxide can be lowered by the effect of antimony oxide having a low melting point. In other words, it is possible to provide an oxide semiconductor which is easily crystallized from an amorphous state to a microcrystalline state or the like. By increasing the crystallinity of the oxide semiconductor, carrier mobility and reliability can be improved.

산화물 반도체로서는, 후속 공정의 웨트 에칭에 있어서 용해 용이성이 요구된다는 점에서, 산화아연, 산화갈륨 혹은 산화안티몬이 풍부한 복합 산화물을 사용할 수 있다. 예를 들어, 스퍼터링에 사용하는 타깃의 금속 원소의 원자비로서는, In:Ga:Zn=1:2:2, In:Ga:Zn=1:3:3, In:Ga:Zn=2:1:1 혹은 In:Ga:Zn=1:1:1을 예시할 수 있다. 여기서 Zn은, 예를 들어 Sb(안티몬)나 Bi(비스무트)로 치환할 수 있다. As oxide semiconductors, complex oxides rich in zinc oxide, gallium oxide or antimony oxide can be used in view of ease of dissolution in wet etching in the subsequent process. For example, the atomic ratios of the target metal elements used for sputtering are In: Ga: Zn = 1: 2: 2, In: Ga: Zn = 1: : 1 or In: Ga: Zn = 1: 1: 1. Here, Zn can be substituted with, for example, Sb (antimony) or Bi (bismuth).

예를 들어, In:Sb=1:1의 원자비로, 산화인듐 및 산화안티몬의 2원계 복합 산화물로 해도 된다. 예를 들어, In:Bi=1:1의 원자비로, 산화인듐 및 산화비스무트의 2원계 복합 산화물로 해도 된다.For example, a binary composite oxide of indium oxide and antimony oxide may be used at an atomic ratio of In: Sb = 1: 1. For example, a binary composite oxide of indium oxide and bismuth oxide may be used with an atomic ratio of In: Bi = 1: 1.

또한, 상기 원자비에 있어서는, In의 함유량을 더욱 증가시켜도 된다.In the above atomic ratio, the content of In may be further increased.

또한, 복합 산화물의 조성은, 상기 조성으로 한정되지 않는다.The composition of the composite oxide is not limited to the above composition.

예를 들어, 상기한 복합 산화물에 Sn을 더 첨가해도 된다. 이 경우, In2O3, Ga2O3, Sb2O3 및 SnO2를 포함하는 4원계의 조성을 포함하는 복합 산화물이 얻어지거나, 혹은 In2O3, Sb2O3 및 SnO2를 포함하는 3원계의 조성을 포함하는 복합 산화물이 얻어지며, 캐리어 농도를 조정하는 것이 가능하게 된다. In2O3, Ga2O3, Sb2O3, Bi2O3과 가수가 상이한 SnO2는, 캐리어 도펀트의 역할을 한다.For example, Sn may be further added to the composite oxide. In this case, a complex oxide containing a quaternary compound including In 2 O 3 , Ga 2 O 3 , Sb 2 O 3 and SnO 2 can be obtained, or a composite oxide containing In 2 O 3 , Sb 2 O 3 and SnO 2 A composite oxide containing a composition of a ternary system is obtained, and it becomes possible to adjust the carrier concentration. SnO 2 having a different valence from In 2 O 3 , Ga 2 O 3 , Sb 2 O 3 and Bi 2 O 3 serves as a carrier dopant.

예를 들어, 산화인듐, 산화갈륨 및 산화안티몬을 포함하는 3원계 금속 산화물에 산화주석을 가하여 얻어진 타깃을 사용하여 스퍼터링 성막을 행한다. 이에 의해, 캐리어 농도가 향상된 복합 산화물을 성막할 수 있다. 마찬가지로, 예를 들어 산화인듐, 산화갈륨, 산화비스무트의 3원계 금속 산화물에 산화주석을 가하여 얻어진 타깃을 사용하여 스퍼터링 성막을 행함으로써, 캐리어 농도가 향상된 복합 산화물을 성막할 수 있다.For example, a target obtained by adding tin oxide to a ternary metal oxide including indium oxide, gallium oxide, and antimony oxide is used for sputtering deposition. As a result, the composite oxide having an improved carrier concentration can be formed. Similarly, a composite oxide having an improved carrier concentration can be formed by performing sputtering deposition using a target obtained by adding tin oxide to a ternary metal oxide such as indium oxide, gallium oxide, or bismuth oxide, for example.

단, 캐리어 농도가 지나치게 높아지면, 복합 산화물로 형성된 채널층을 갖는 트랜지스터의 역치 Vth가 마이너스가 되기 쉽다(노멀리 온이 되기 쉬움). 이 때문에, 캐리어 농도가 1×1018cm-3 미만이 되도록 산화주석 첨가량을 조정하는 것이 바람직하다. 또한, 캐리어 농도나 캐리어 이동도에 대해서는, 상기 복합 산화물의 성막 조건(도입 가스에 사용되는 산소 가스, 기판 온도, 성막 레이트 등), 성막 후의 어닐 조건 및 복합 산화물의 조성 등을 조정함으로써, 원하는 캐리어 농도나 캐리어 이동도를 얻을 수 있다. 예를 들어, 산화인듐의 조성비를 높게 하는 것은, 캐리어 이동도를 향상시키기 쉽다. 예를 들어, 250℃ 내지 700℃의 온도 조건으로 열 처리를 행하는 어닐링 공정에 의해 상기 복합 산화물의 결정화를 진행시켜, 복합 산화물의 캐리어 이동도를 향상시킬 수 있다.However, if the carrier concentration is excessively high, the threshold value Vth of the transistor having the channel layer formed of the complex oxide tends to be negative (it is likely to become normally on). Therefore, it is preferable to adjust the addition amount of tin oxide so that the carrier concentration is less than 1 x 10 18 cm -3 . The carrier concentration and the carrier mobility can be controlled by adjusting the deposition conditions of the composite oxide (oxygen gas used for the introduction gas, the substrate temperature, the deposition rate, etc.), the annealing conditions after the deposition and the composition of the composite oxide, Concentration or carrier mobility can be obtained. For example, increasing the composition ratio of indium oxide facilitates improving the carrier mobility. For example, the crystallization of the complex oxide is promoted by an annealing process in which a heat treatment is performed at a temperature of 250 ° C to 700 ° C, whereby the carrier mobility of the complex oxide can be improved.

또한, 동일 화소에 n형 산화물 반도체로 형성된 채널층을 갖는 박막 트랜지스터(능동 소자)와, n형 실리콘 반도체로 형성된 채널층을 갖는 박막 트랜지스터(능동 소자)를 하나씩 배치하고, 박막 트랜지스터 각각의 채널층의 특성을 살리도록, LED나 유기 EL(OLED)과 같은 발광층을 구동할 수도 있다. 발광층으로서 LED나 유기 EL(OLED)을 사용하는 경우, 발광층에 전압(전류)을 인가하는 구동 트랜지스터로서 n형의 폴리실리콘 박막 트랜지스터를 채용하고, 이 폴리실리콘 박막 트랜지스터에 신호를 보내는 스위칭 트랜지스터로서 n형 산화물 반도체의 박막 트랜지스터를 채용할 수 있다.A thin film transistor (active element) having a channel layer formed of an n-type oxide semiconductor and a thin film transistor (active element) having a channel layer formed of an n-type silicon semiconductor are arranged one by one in the same pixel, A light emitting layer such as an LED or an organic EL (OLED) may be driven so as to utilize the characteristics of the light emitting layer. When an LED or an organic EL (OLED) is used as the light emitting layer, an n-type polysilicon thin film transistor is employed as a driving transistor for applying a voltage (current) to the light emitting layer, and a switching transistor for transmitting a signal to the polysilicon thin film transistor Type oxide semiconductor thin film transistor can be employed.

드레인 전극(56) 및 소스 전극(54)은, 동일한 구조를 채용할 수 있다. 예를 들어, 다층의 도전층을 드레인 전극(56) 및 소스 전극(54)에 사용할 수 있다. 예를 들어, 알루미늄, 구리, 혹은 이들의 합금층을 몰리브덴, 티타늄, 탄탈륨, 텅스텐, 도전성 금속 산화물층 등에 끼움 지지하는 전극 구조를 채용할 수 있다. 제4 절연층(14) 상에 먼저 드레인 전극(56) 및 소스 전극(54)을 형성하고, 이들 2개의 전극에 적층하도록 채널층(58)을 형성해도 된다. 트랜지스터의 구조는, 더블 게이트 구조 등의 멀티 게이트 구조여도 된다.The drain electrode 56 and the source electrode 54 may have the same structure. For example, a multilayered conductive layer can be used for the drain electrode 56 and the source electrode 54. [ For example, an electrode structure in which aluminum, copper, or an alloy layer thereof is inserted and supported in molybdenum, titanium, tantalum, tungsten, a conductive metal oxide layer, or the like can be employed. The drain electrode 56 and the source electrode 54 may be formed first on the fourth insulating layer 14 and the channel layer 58 may be formed on the two electrodes. The structure of the transistor may be a multi-gate structure such as a double gate structure.

반도체층 혹은 채널층은, 그 두께 방향으로 이동도나 전자 농도를 조정해도 된다. 반도체층 혹은 채널층은, 상이한 산화물 반도체가 적층된 적층 구조여도 된다. 소스 전극과 드레인 전극의 최소의 간격에 의해 결정되는 트랜지스터의 채널 길이는, 10nm 이상 10㎛ 이하, 예를 들어 20nm 내지 0.5㎛로 할 수 있다.The semiconductor layer or the channel layer may be adjusted in mobility or electron concentration in its thickness direction. The semiconductor layer or the channel layer may be a stacked structure in which different oxide semiconductors are stacked. The channel length of the transistor, which is determined by the minimum distance between the source electrode and the drain electrode, may be 10 nm or more and 10 占 퐉 or less, for example, 20 nm to 0.5 占 퐉.

제3 절연층(13)은, 게이트 절연층으로서 기능한다. 이러한 절연층 재료로서는, 하프늄 실리케이트(HfSiOx), 산화실리콘, 산화알루미늄, 질화실리콘, 산화질화실리콘, 산화질화알루미늄, 산화지르코늄, 산화갈륨, 산화아연, 산화하프늄, 산화세륨, 산화란탄, 혹은 이들 재료를 혼합하여 얻어진 절연층 등이 채용된다. 산화세륨은 유전율이 높고, 또한 세륨과 산소 원자의 결합이 견고하다. 이 때문에, 게이트 절연층을, 산화세륨을 포함하는 복합 산화물로 하는 것은 바람직하다. 복합 산화물을 구성하는 산화물 중 하나로서 산화세륨을 채용한 경우에도, 비정질 상태여도 높은 유전율을 유지하기 쉽다. 산화세륨은, 산화력을 구비하고 있다. 산화세륨은 산소의 저장과 방출을 행하는 것이 가능하다. 이 때문에, 산화물 반도체와 산화세륨이 접촉하는 구조로, 산화세륨으로부터 산화물 반도체로 산소를 공급하여, 산화물 반도체의 산소 결손을 피할 수 있으며, 안정된 산화물 반도체(채널층)을 실현할 수 있다. 질화물을 게이트 절연층에 사용하는 구성에서는, 상기와 같은 작용이 발현하지 않는다. 또한, 게이트 절연층의 재료는, 세륨 실리케이트(CeSiOx)로 대표되는 란타노이드 금속 실리케이트를 포함해도 된다. 혹은, 란탄 세륨 복합 산화물, 나아가 란탄세륨 실리케이트를 포함해도 된다.The third insulating layer 13 functions as a gate insulating layer. Examples of such insulating layer materials include hafnium silicate (HfSiOx), silicon oxide, aluminum oxide, silicon nitride, silicon oxynitride, aluminum oxynitride, zirconium oxide, gallium oxide, zinc oxide, hafnium oxide, lanthanum oxide, And the like are adopted. Cerium oxide has a high dielectric constant, and is firmly bonded to cerium and oxygen atoms. For this reason, it is preferable that the gate insulating layer is made of a composite oxide containing cerium oxide. Even when cerium oxide is employed as one of oxides constituting the composite oxide, it is easy to maintain a high dielectric constant even in an amorphous state. Cerium oxide has oxidizing power. Cerium oxide is capable of storing and releasing oxygen. Therefore, oxygen is supplied from the cerium oxide to the oxide semiconductor with the structure in which the oxide semiconductor and the cerium oxide are in contact with each other, so that oxygen deficiency of the oxide semiconductor can be avoided and a stable oxide semiconductor (channel layer) can be realized. In the structure in which nitride is used for the gate insulating layer, the above-described action does not occur. The material of the gate insulating layer may include a lanthanoid metal silicate represented by cerium silicate (CeSiOx). Or a lanthanum cerium composite oxide, and further, lanthanum cerium silicate.

제3 절연층(13)의 구조로서는, 단층막, 혼합막, 혹은 다층막이어도 된다. 혼합막이나 다층막의 경우, 상기 절연층 재료로부터 선택된 재료에 의해 혼합막이나 다층막을 형성할 수 있다. 제3 절연층(13)의 막 두께는, 예를 들어 2nm 이상 300nm 이하의 범위 내로부터 선택 가능한 막 두께이다. 채널층(58)을 산화물 반도체로 형성하는 경우, 산소가 많이 포함되는 상태(성막 분위기)에서 채널층(58)과 접촉하는 제3 절연층(13)의 계면을 형성할 수 있다.The structure of the third insulating layer 13 may be a single layer film, a mixed film, or a multilayer film. In the case of a mixed film or a multilayer film, a mixed film or a multilayer film can be formed by a material selected from the above-mentioned insulating layer material. The film thickness of the third insulating layer 13 is selectable from within a range of 2 nm to 300 nm, for example. When the channel layer 58 is formed of an oxide semiconductor, the interface of the third insulating layer 13 in contact with the channel layer 58 can be formed in a state containing a large amount of oxygen (film forming atmosphere).

박막 트랜지스터의 제조 공정에 있어서, 톱 게이트 구조를 갖는 박막 트랜지스터에서는 산화물 반도체를 형성한 후, 산소를 포함하는 도입 가스 중에서 산화세륨을 포함하는 게이트 절연층을 형성할 수 있다. 이때, 게이트 절연층 아래에 위치하는 산화물 반도체의 표면을 산화시킬 수 있으며, 또한 그 표면의 산화 정도를 조정할 수 있다. 보텀 게이트 구조를 갖는 박막 트랜지스터에서는, 게이트 절연층의 형성 공정이 산화물 반도체의 공정보다 먼저 행해지기 때문에, 산화물 반도체의 표면의 산화 정도를 조정하는 것이 어렵다. 톱 게이트 구조를 갖는 박막 트랜지스터에 있어서는, 산화물 반도체의 표면의 산화를 보텀 게이트 구조의 경우보다도 촉진시킬 수 있으며, 산화물 반도체의 산소 결손이 발생하기 어렵다.In a thin film transistor having a top gate structure in a manufacturing process of a thin film transistor, after forming an oxide semiconductor, a gate insulating layer containing cerium oxide can be formed in an introducing gas containing oxygen. At this time, the surface of the oxide semiconductor located under the gate insulating layer can be oxidized and the degree of oxidation of the surface thereof can be adjusted. In the thin film transistor having the bottom gate structure, since the step of forming the gate insulating layer is performed before the step of the oxide semiconductor, it is difficult to adjust the degree of oxidation of the surface of the oxide semiconductor. In the thin film transistor having the top gate structure, the oxidation of the surface of the oxide semiconductor can be promoted more than that of the bottom gate structure, and oxygen deficiency of the oxide semiconductor hardly occurs.

평탄화층(96), 제2 절연층(12), 제3 절연층(13) 및 산화물 반도체의 하지의 절연층(제4 절연층(14))을 포함하는 복수의 절연층은, 무기 절연 재료 또는 유기 절연 재료를 사용하여 형성할 수 있다. 절연층의 재료로서는, 산화실리콘, 산화질화실리콘, 산화알루미늄을 사용할 수 있으며, 절연층의 구조로서는, 상기 재료를 포함하는 단층이나 복수층을 사용할 수 있다. 상이한 절연 재료로 형성된 복수의 층이 적층된 구성이어도 된다. 절연층의 상면을 평탄화하는 효과를 얻기 위해, 아크릴 수지, 폴리이미드 수지, 벤조시클로부텐 수지, 폴리아미드 수지 등을 일부의 절연층에 사용해도 된다. 저유전율 재료(low-k 재료)를 사용할 수도 있다.The plurality of insulating layers including the planarization layer 96, the second insulating layer 12, the third insulating layer 13, and the insulating layer (the fourth insulating layer 14) Or an organic insulating material. As the material of the insulating layer, silicon oxide, silicon oxynitride, or aluminum oxide can be used. As the structure of the insulating layer, a single layer or a plurality of layers including the above materials can be used. Or a structure in which a plurality of layers formed of different insulating materials are laminated. An acrylic resin, a polyimide resin, a benzocyclobutene resin, a polyamide resin, or the like may be used for a part of the insulating layer in order to obtain an effect of planarizing the upper surface of the insulating layer. A low dielectric constant material (low-k material) may also be used.

채널층(58) 상에는, 제3 절연층(13)을 통해 게이트 전극(95)이 배치된다. 또한, 게이트 전극(95)은, 상술한 드레인 전극(56) 및 소스 전극(54)과 동일한 재료를 사용하여, 동일한 층 구조를 갖도록 형성해도 된다. 게이트 전극(95)의 구조로서는, 구리층 혹은 구리 합금층이 도전성 금속 산화물에 끼움 지지된 구성, 혹은 은 혹은 은 합금이 도전성 금속 산화물에 끼움 지지된 구성을 채용할 수 있다.On the channel layer 58, a gate electrode 95 is disposed through the third insulating layer 13. The gate electrode 95 may be formed to have the same layer structure by using the same material as the drain electrode 56 and the source electrode 54 described above. As the structure of the gate electrode 95, a structure in which a copper layer or a copper alloy layer is sandwiched by a conductive metal oxide, or a structure in which a silver or silver alloy is sandwiched by a conductive metal oxide can be adopted.

도 9는, 본 발명의 제1 실시 형태에 관한 표시 장치(DSP1)를 구성하는 게이트 전극(95)의 일례를 부분적으로 도시하는 확대도이다.Fig. 9 is an enlarged view partially showing an example of the gate electrode 95 constituting the display device DSP1 according to the first embodiment of the present invention.

도 9에 도시하는 구조에 있어서, 게이트 전극(95)을 구성하는 금속층(20)은 구리층 혹은 구리 합금층, 또는 은 혹은 은 합금으로 형성되어 있다. 게이트 전극(95)에 있어서는, 금속층(20)은 도전성 금속 산화물층(97, 98)에 끼움 지지되어 있다. 도전성 금속 산화물층(97, 98)의 재료로서는, 제1 실시 형태에서 설명한 도전성 금속 산화물층(21, 22)을 구성하는 도전성 금속 산화물을 사용할 수 있다.In the structure shown in Fig. 9, the metal layer 20 constituting the gate electrode 95 is formed of a copper layer, a copper alloy layer, or a silver or silver alloy. In the gate electrode 95, the metal layer 20 is sandwiched between the conductive metal oxide layers 97 and 98. As the material of the conductive metal oxide layers 97 and 98, a conductive metal oxide constituting the conductive metal oxide layers 21 and 22 described in the first embodiment can be used.

게이트 전극(95)의 단부에 노출되는 금속층(20)의 표면을, 인듐을 포함하는 복합 산화물로 덮을 수도 있다. 혹은, 질화규소나 질화몰리브덴 등의 질화물로 게이트 전극(95)의 단부(단면)를 포함하도록 게이트 전극(95) 전체를 덮어도 된다. 혹은, 상술한 게이트 절연층과 동일한 조성을 갖는 절연막을 50nm보다 두꺼운 막 두께로 적층해도 된다.The surface of the metal layer 20 exposed at the end of the gate electrode 95 may be covered with a composite oxide containing indium. Alternatively, the entire gate electrode 95 may be covered with a nitride such as silicon nitride or molybdenum nitride so as to include the end (end surface) of the gate electrode 95. Alternatively, an insulating film having the same composition as that of the above-described gate insulating layer may be laminated to a thickness greater than 50 nm.

게이트 전극(95)의 형성 방법으로서, 게이트 전극(95)의 형성에 앞서, 능동 소자(68)의 채널층(58) 바로 위에 위치하는 제3 절연층(13)에만 드라이 에칭 등을 실시하여, 제3 절연층(13)의 두께를 얇게 할 수도 있다.As a method for forming the gate electrode 95, dry etching or the like is performed only on the third insulating layer 13 located immediately above the channel layer 58 of the active element 68 prior to the formation of the gate electrode 95, The thickness of the third insulating layer 13 may be reduced.

제3 절연층(13)과 접촉하는 게이트 전극(95)의 계면에, 전기적 성질이 상이한 산화물 반도체를 더 삽입해도 된다. 혹은, 제3 절연층(13)을 산화세륨이나 산화갈륨을 포함하는 절연성의 금속 산화물층으로 형성해도 된다.An oxide semiconductor having a different electrical property may be further inserted into the interface of the gate electrode 95 in contact with the third insulating layer 13. [ Alternatively, the third insulating layer 13 may be formed of an insulating metal oxide layer containing cerium oxide or gallium oxide.

게이트 전극(95)의 구성의 일부에 구리 합금을 채용하는 경우, 구리에 대하여 0.1at% 이상 4at% 이하의 범위 내의 금속 원소 혹은 반금속 원소를 첨가할 수 있다. 이와 같이 원소를 구리에 첨가함으로써, 구리의 마이그레이션을 억제할 수 있다는 효과가 얻어진다. 특히, 구리층의 결정(그레인) 내에서 구리 원자의 일부와 치환함으로써 구리의 격자 위치에 배치할 수 있는 원소와, 구리층의 결정립계에 석출되어 구리의 그레인 근방의 구리 원자의 움직임을 억제하는 원소를 모두 구리에 첨가하는 것이 바람직하다. 혹은, 구리 원자의 움직임을 억제하기 위해서는 구리 원자보다 무거운(원자량이 큰) 원소를 구리에 첨가하는 것이 바람직하다. 또한, 구리에 대하여 0.1at% 내지 4at%의 범위 내의 첨가량으로, 구리의 도전율이 저하되기 어려운 첨가 원소를 선택하는 것이 바람직하다. 또한, 스퍼터링 등의 진공 성막을 고려하면, 스퍼터링 등의 성막 레이트가 구리에 가까운 원소가 바람직하다. 상술한 바와 같이 원소를 구리에 첨가하는 기술은, 가령 구리를 은이나 알루미늄으로 치환한 경우에도 적용할 수 있다. 바꾸어 말하면, 구리 합금 대신에 은 합금이나 알루미늄 합금을 사용해도 된다.When a copper alloy is used for a part of the constitution of the gate electrode 95, a metal element or a semimetal element within a range of 0.1 at% to 4 at% with respect to copper can be added. By adding the element to copper in this way, the effect of suppressing the migration of copper can be obtained. In particular, an element that can be placed at the lattice position of copper by substituting a part of the copper atom in the crystal (grain) of the copper layer and an element that is deposited at the grain boundary of the copper layer and inhibits the movement of copper atoms in the vicinity of the grain of copper Are all added to copper. Alternatively, in order to suppress the movement of copper atoms, it is preferable to add copper (which is larger in atomic weight) than copper atoms to copper. Further, it is preferable to select an additive element which is less likely to deteriorate the conductivity of copper with an addition amount within a range of 0.1 at% to 4 at% with respect to copper. Further, in consideration of vacuum film formation such as sputtering, an element whose deposition rate such as sputtering is close to copper is preferable. The technique of adding an element to copper as described above can also be applied to a case where copper is replaced with silver or aluminum, for example. In other words, a silver alloy or an aluminum alloy may be used instead of the copper alloy.

구리층의 결정(그레인) 내에서 구리 원자의 일부와 치환되어 구리의 격자 위치에 배치할 수 있는 원소를 구리에 첨가하는 것은, 바꾸어 말하면, 상온 부근에서 구리와 고용체를 형성하는 금속이나 반금속을 구리에 첨가하는 것이다. 구리와 고용체를 형성하기 쉬운 금속은, 망간, 니켈, 아연, 팔라듐, 갈륨, 금(Au) 등을 들 수 있다. 구리층의 결정립계에 석출되어 구리의 그레인 근방의 구리 원자의 움직임을 억제하는 원소를 구리에 첨가하는 것은, 바꾸어 말하면, 상온 부근에서 구리와 고용체를 형성하지 않는 금속이나 반금속을 첨가하는 것이다. 구리와 고용체를 형성하지 않거나 혹은 구리와 고용체를 형성하기 어려운 금속이나 반금속에는 다양한 재료를 들 수 있다. 예를 들어, 티타늄, 지르코늄, 몰리브덴, 텅스텐 등의 고 융점 금속, 실리콘, 게르마늄, 안티몬, 비스무트 등의 반금속이라 불리는 원소 등을 들 수 있다. 상기 합금 원소는, 은 합금에 첨가되는 첨가 원소로서 사용할 수 있다.The addition of an element which can be placed at the lattice position of copper in the crystal of the copper layer to substitute a part of the copper atom in the copper at the lattice position of the copper is a metal or a half metal which forms copper and solid solution near room temperature It is added to copper. Examples of the metal which can easily form copper and solid solution include manganese, nickel, zinc, palladium, gallium, gold (Au) and the like. An element which is deposited on the grain boundary of the copper layer and inhibits the movement of copper atoms in the vicinity of the grain of the copper is added to the copper. In other words, a metal or semi-metal which does not form a solid solution with copper is added near room temperature. A variety of materials can be mentioned for metals or semi-metals that do not form copper and solid solutions or are difficult to form copper and solid solutions. For example, high melting point metals such as titanium, zirconium, molybdenum, and tungsten; and elements called semi-metals such as silicon, germanium, antimony, and bismuth. The alloy element may be used as an additive element added to the silver alloy.

구리나 은은, 마이그레이션의 관점에서 신뢰성 면에 문제가 있다. 상기한 금속이나 반금속을 구리에 첨가함으로써 신뢰성 면을 보충할 수 있다. 구리나 은에 대하여, 상기 금속이나 반금속을 0.1at% 이상 첨가함으로써 마이그레이션을 억제하는 효과가 얻어진다. 그러나, 구리 혹은 은에 대하여 4at%를 초과하는 함유량으로 상기 금속이나 반금속을 첨가하는 경우에는, 구리나 은의 도전율의 악화가 현저해져, 구리 합금 혹은 은 합금을 선정하는 장점이 얻어지지 않는다.Copper and silver have a reliability problem in terms of migration. By adding the above metal or semimetal to copper, the reliability can be supplemented. By adding 0.1 at% or more of the above metal or semi-metal to copper or silver, an effect of suppressing migration is obtained. However, when the above metal or semi-metal is added in a content exceeding 4 at% with respect to copper or silver, the deterioration of the conductivity of copper or silver becomes remarkable, and the advantage of selecting a copper alloy or a silver alloy is not obtained.

(발광층(92)) (Light emitting layer 92)

도 7에 도시한 바와 같이, 어레이 기판(200)은 표시 기능층인 발광층(92)(유기 EL층)을 포함한다. 발광층(92)은, 한 쌍의 전극간에 전계가 부여되었을 때에, 양극(예를 들어, 상부 전극)으로부터 주입되는 홀과, 음극(예를 들어, 하부 전극, 화소 전극)으로부터 주입되는 전자가 재결합함으로써 여기되어, 발광하는 표시 기능층이다.As shown in Fig. 7, the array substrate 200 includes a light-emitting layer 92 (organic EL layer) which is a display functional layer. The hole injected from the anode (for example, the upper electrode) and the electrons injected from the cathode (for example, the lower electrode and the pixel electrode) are recombined when an electric field is applied between the pair of electrodes, And is a display functional layer that emits light.

발광층(92)은, 적어도 발광의 성질을 갖는 재료(발광 재료)를 함유함과 함께, 바람직하게는 전자 수송성을 갖는 재료를 함유한다. 발광층(92)은, 양극과 음극의 사이에 형성되는 층이며, 하부 전극(88)(양극) 상에 홀 주입층(91)이 형성되어 있는 경우에는, 홀 주입층(91)과 상부 전극(87)(음극) 사이에 발광층(92)이 형성된다. 또한, 양극 상에 홀 수송층이 형성되어 있는 경우에는, 홀 수송층과 음극 사이에 발광층(92)이 형성된다. 상부 전극(87)과 하부 전극(88)의 역할은 교체할 수 있다.The light-emitting layer 92 contains a material having at least light-emitting properties (light-emitting material), and preferably a material having an electron-transporting property. When the hole injection layer 91 is formed on the lower electrode 88 (anode), the light emitting layer 92 is formed between the anode and the cathode. The hole injection layer 91 and the upper electrode 87 (negative electrode). When the hole transporting layer is formed on the anode, the light emitting layer 92 is formed between the hole transporting layer and the cathode. The roles of the upper electrode 87 and the lower electrode 88 can be interchanged.

발광층(92)의 막 두께는, 본 발명의 효과를 현저하게 손상시키지 않는 한 임의이지만, 막에 결함이 발생하기 어렵다는 점에서는 막 두께는 큰 것이 바람직하다. 한편, 막 두께가 작은 경우, 구동 전압이 낮아지기 때문에 바람직하다. 이 때문에, 발광층(92)의 막 두께는 3nm 이상인 것이 바람직하고, 5nm 이상인 것이 더욱 바람직하고, 또한 한편, 통상 200nm 이하인 것이 바람직하고, 100nm 이하인 것이 더욱 바람직하다.The film thickness of the light emitting layer 92 is arbitrary as long as it does not significantly impair the effect of the present invention, but it is preferable that the film thickness is large in view of the fact that defects are hardly generated in the film. On the other hand, when the film thickness is small, the driving voltage is preferably low. Therefore, the thickness of the light-emitting layer 92 is preferably 3 nm or more, more preferably 5 nm or more, and further preferably 200 nm or less, more preferably 100 nm or less.

발광층(92)의 재료는 원하는 발광 파장으로 발광하고, 본 발명의 효과를 손상시키지 않는 한 특별히 제한은 없으며, 공지된 발광 재료를 적용 가능하다. 발광 재료는, 형광 발광 재료여도, 인광 발광 재료여도 되지만, 발광 효율이 양호한 재료가 바람직하고, 내부 양자 효율의 관점에서 인광 발광 재료가 바람직하다.The material of the light emitting layer 92 is not particularly limited as long as it emits light at a desired wavelength and does not impair the effect of the present invention, and known light emitting materials can be applied. The light emitting material may be either a fluorescent light emitting material or a phosphorescent light emitting material, but a material having good light emitting efficiency is preferable, and a phosphorescent light emitting material is preferable from the viewpoint of internal quantum efficiency.

청색 발광을 부여하는 발광 재료로서는, 예를 들어 나프탈렌, 페릴렌, 피렌, 안트라센, 쿠마린, 크리센, p-비스(2-페닐에테닐)벤젠 및 그들의 유도체 등을 들 수 있다. 녹색 발광을 부여하는 발광 재료로서는, 예를 들어 퀴나크리돈 유도체, 쿠마린 유도체, Al(C9H6NO)3 등의 알루미늄 착체 등을 들 수 있다.Examples of the light emitting material that emits blue light include naphthalene, perylene, pyrene, anthracene, coumarin, chrysene, p-bis (2-phenylethenyl) benzene and derivatives thereof. Examples of the luminescent material that gives green luminescence include quinacridone derivatives, coumarin derivatives, and aluminum complexes such as Al (C 9 H 6 NO) 3 .

적색 발광을 부여하는 발광 재료로서는, 예를 들어 DCM(4-(dicyanomethylene)-2-methyl-6-(p-dimethylaminostyryl)-4H-pyran)계 화합물, 벤조 피란 유도체, 로다민 유도체, 벤조티옥산텐 유도체, 아자벤조티옥산텐 등을 들 수 있다.Examples of the light-emitting material that emits red light include a compound based on DCM (4- (dicyanomethylene) -2-methyl-6- (p-dimethylaminostyryl) -4H-pyran), a benzopyran derivative, a rhodamine derivative, benzothioxane Tin derivatives, and azabenzothioxanthone.

상기한 발광층(92)을 구성하는 유기 EL층의 구성이나 발광 재료 등은, 상기 재료로 한정되지 않는다.The configuration of the organic EL layer constituting the light emitting layer 92, the light emitting material, and the like are not limited to the above materials.

도 7에 도시한 바와 같이, 발광층(92)은 홀 주입층(91) 상에 형성되어 있으며고, 상부 전극(87)과 하부 전극(88) 사이에 인가되는 구동 전압으로 구동된다.7, the light emitting layer 92 is formed on the hole injection layer 91 and is driven by a drive voltage applied between the upper electrode 87 and the lower electrode 88. [

하부 전극(88)은, 반사층(89)과 도전성 금속 산화물층(97, 98)이 적층된 구조를 갖는다. 또한, 상부 전극(87)과 하부 전극(88)의 사이에, 발광층(92) 이외에 전자 주입층, 전자 수송층, 홀 수송층 등을 삽입해도 된다.The lower electrode 88 has a structure in which the reflective layer 89 and the conductive metal oxide layers 97 and 98 are laminated. An electron injection layer, an electron transport layer, a hole transport layer, and the like may be interposed between the upper electrode 87 and the lower electrode 88 in addition to the light emitting layer 92.

홀 주입층(91)에는, 산화텅스텐이나 산화몰리브덴 등의 고융점 금속 산화물을 사용할 수 있다. 반사층(89)에는, 광의 반사율이 높은 은 합금, 알루미늄 합금 등을 적용할 수 있다. 또한, ITO 등의 도전성 금속 산화물은, 알루미늄과의 밀착성이 양호하지 않다. 전극이나 콘택트 홀 등의 계면이, 예를 들어 ITO와 알루미늄 합금의 경우에는 전기적 접속 불량을 발생하기 쉽다. 은이나 은 합금은, ITO 등의 도전성 금속 산화물과의 밀착성이 양호하고, 또한 ITO 등의 도전성 금속 산화물은 오믹 콘택트를 얻기 쉽다.As the hole injection layer 91, a high melting point metal oxide such as tungsten oxide or molybdenum oxide can be used. As the reflective layer 89, a silver alloy or an aluminum alloy having a high reflectance of light can be applied. In addition, the conductive metal oxide such as ITO has poor adhesion with aluminum. In the case where the interface of the electrode or the contact hole is, for example, ITO and an aluminum alloy, electrical connection failure is liable to occur. The silver or silver alloy has good adhesion with a conductive metal oxide such as ITO, and a conductive metal oxide such as ITO is easy to obtain an ohmic contact.

도 8은, 본 발명의 제1 실시 형태에 관한 표시 장치(DSP1)를 구성하는 하부 전극(88)(화소 전극)을 부분적으로 도시하는 도면이며, 도 7에 있어서의 부호 W2로 표시된 부분을 도시하는 확대 단면도이다.8 is a partial view showing the lower electrode 88 (pixel electrode) constituting the display device DSP1 according to the first embodiment of the present invention. The portion indicated by the reference symbol W2 in Fig. Fig.

도 8에 도시한 바와 같이, 본 실시 형태에서는 은의 마이그레이션을 억제하기 위해, 하부 전극(88)은 은 혹은 은 합금층(반사층(89))이 도전성 금속 산화물층(97, 98)에 끼움 지지된 3층 구조를 갖는다. 도전성 금속 산화물층(97, 98)의 재료로서는, 제1 실시 형태에서 설명한 도전성 금속 산화물층(21, 22)을 구성하는 도전성 금속 산화물을 사용할 수 있다.8, in order to suppress the migration of silver in the present embodiment, the lower electrode 88 is formed so that a silver or silver alloy layer (reflection layer 89) is sandwiched between the conductive metal oxide layers 97 and 98 Layer structure. As the material of the conductive metal oxide layers 97 and 98, a conductive metal oxide constituting the conductive metal oxide layers 21 and 22 described in the first embodiment can be used.

은 합금층을 광 반사성의 화소 전극(하부 전극)에 적용하는 경우, 은 합금층의 막 두께는, 예를 들어 100nm 내지 500nm의 범위로부터 선택할 수 있다. 필요에 따라, 막 두께는 500nm보다 두껍게 형성해도 된다. 또한, 은 합금층의 막 두께를 예를 들어 9nm 내지 15nm로 하면, 광투과성의 상부 전극 혹은 대향 전극에 은 합금층을 사용할 수 있다.When the silver alloy layer is applied to a light-reflective pixel electrode (lower electrode), the thickness of the silver alloy layer can be selected from the range of, for example, 100 nm to 500 nm. If necessary, the film thickness may be formed thicker than 500 nm. When the thickness of the silver alloy layer is, for example, 9 nm to 15 nm, a silver alloy layer may be used for the light-transmitting upper electrode or the counter electrode.

또한, 표시 기능층에 관하여, 발광층(92)(유기 EL층) 대신에 액정층을 사용하는 경우, 은 합금층의 막 두께를 100nm 내지 500nm 막 두께로 함으로써, 은 합금층을 화소 전극(하부 전극)에 사용할 수 있으며, 반사형의 액정 표시 장치를 실현할 수 있다.When a liquid crystal layer is used in place of the light emitting layer 92 (organic EL layer), the thickness of the silver alloy layer is set to a thickness of 100 nm to 500 nm, so that the silver alloy layer is used as the pixel electrode ), And a reflection type liquid crystal display device can be realized.

본 실시 형태에서는, 도전성 금속 산화물로서 산화인듐, 산화갈륨, 산화안티몬의 복합 산화물을 사용하였다. 은 합금층의 재료로서는, 도전층으로서 기능하는 은 합금을 적용할 수 있다. 은으로 첨가되는 첨가 원소로서는, 마그네슘, 칼슘, 티타늄, 몰리브덴, 인듐, 주석, 아연 프탈로 녹색 안료, 네오디뮴, 니켈, 안티몬, 비스무트, 구리 등으로 구성되는 군으로부터 선택되는 하나이상의 금속 원소를 사용할 수 있다. 본 실시 형태의 은 합금층은, 은에 대하여 1.5at% 칼슘이 첨가된 은 합금을 사용하였다. 칼슘은, 상기 도전성 금속 산화물에 의해 은 합금이 끼움 지지된 구성에 있어서, 후속 공정에 있어서의 열 처리 등으로 선택적으로 산화된다. 이러한 산화물의 형성에 의해, 도전성 금속 산화물층에 의해 은 합금층이 끼움 지지된 구조의 신뢰성을 향상시킬 수 있다. 또한, 질화규소나 질화몰리브덴 등의 질화물에 의해, 도전성 금속 산화물층에 의해 은 합금층이 끼움 지지된 구조를 덮음으로써, 신뢰성을 더욱 향상시킬 수 있다.In this embodiment, a composite oxide of indium oxide, gallium oxide, and antimony oxide is used as the conductive metal oxide. As the material of the silver alloy layer, a silver alloy functioning as a conductive layer can be applied. As the additive element added to silver, one or more metal elements selected from the group consisting of magnesium, calcium, titanium, molybdenum, indium, tin, zinc phthalo green pigment, neodymium, nickel, antimony, bismuth, have. The silver alloy layer of this embodiment used a silver alloy to which 1.5 at% calcium was added to silver. Calcium is selectively oxidized by heat treatment or the like in a subsequent step in a structure in which a silver alloy is sandwiched between the conductive metal oxides. By the formation of such an oxide, the reliability of the structure in which the silver alloy layer is sandwiched and supported by the conductive metal oxide layer can be improved. Further, by covering the structure in which the silver alloy layer is sandwiched and supported by the conductive metal oxide layer by the nitride such as silicon nitride or molybdenum nitride, the reliability can be further improved.

상술한 대향 기판(100) 및 어레이 기판(200)은, 도 2에 도시한 바와 같이 제1 투명 수지층(108)을 통해 접합된다.The above-described counter substrate 100 and the array substrate 200 are bonded to each other through the first transparent resin layer 108 as shown in Fig.

또한, 대향 기판(100)과 어레이 기판(200)이 접합되는 시일부(도시하지 않음)에 있어서, 대향 기판(100)으로부터 어레이 기판(200)으로의 도통의 전이(트랜스퍼)를, 시일부의 두께 방향으로 행하는 것도 가능하다. 이방성 도전막, 미소한 금속구, 혹은 금속막으로 덮은 수지구 등으로부터 선택되는 도체를 시일부에 배치함으로써, 대향 기판(100)과 어레이 기판(200)을 도통할 수 있다.In the sealing portion (not shown) where the counter substrate 100 and the array substrate 200 are bonded to each other, the conduction of conduction from the counter substrate 100 to the array substrate 200 is controlled by changing the thickness of the seal portion Direction. The counter substrate 100 and the array substrate 200 can be made conductive by disposing a conductor selected from an anisotropic conductive film, a minute metal sphere, or a resin film covered with a metal film on the sealing portion.

(제1 실시 형태의 변형예) (Modification of First Embodiment)

또한, 상기 실시 형태에서는, 발광층(92)으로서 유기 일렉트로루미네센스층(유기 EL)을 채용한 구조를 설명하였다. 발광층(92)은, 무기의 발광 다이오드층이어도 된다. 또한, 발광층(92)은, 무기의 LED 칩이 매트릭스 형상으로 배열된 구조를 가져도 된다. 이 경우, 적색 발광, 녹색 발광, 청색 발광의 각각 미소한 LED 칩을 어레이 기판(200) 상에 마운트해도 된다. LED 칩을 어레이 기판(200)에 실장하는 방법으로서는, 페이스 다운에 의한 실장을 행해도 된다.Further, in the above-described embodiment, a structure adopting the organic electroluminescence layer (organic EL) as the light emitting layer 92 has been described. The light emitting layer 92 may be an inorganic light emitting diode layer. The light emitting layer 92 may have a structure in which inorganic LED chips are arranged in a matrix. In this case, the minute LED chips each emitting red light, green light, and blue light may be mounted on the array substrate 200. As a method for mounting the LED chip on the array substrate 200, the face-down mounting may be performed.

발광층(92)이 무기 LED로 구성되어 있는 경우, 발광층(92)으로서 청색 발광 다이오드 혹은 청자색 발광 다이오드를 어레이 기판(200)(기판(45))에 배치한다. 질화물 반도체층과 상부 전극을 형성한 후, 녹색 화소에 녹색 형광체를 적층하고, 적색 발광의 화소에 적색 형광체를 적층한다. 이에 의해, 어레이 기판(200)에 무기 LED를 간편하게 형성할 수 있다. 이러한 형광체를 사용하는 경우, 청자색 발광 다이오드로부터 발생하는 청색광에 의한 여기에 의해, 녹색 형광체 및 적색 형광체 각각으로부터 녹색 발광 및 적색 발광을 얻을 수 있다.When the light emitting layer 92 is formed of an inorganic LED, a blue light emitting diode or a blue light emitting diode is disposed on the array substrate 200 (substrate 45) as the light emitting layer 92. After the nitride semiconductor layer and the upper electrode are formed, a green phosphor is laminated on a green pixel, and a red phosphor is laminated on a red light emitting pixel. As a result, an inorganic LED can be easily formed on the array substrate 200. When such a phosphor is used, green light emission and red light emission can be obtained from each of the green phosphor and the red phosphor by the excitation by the blue light generated from the blue-violet light emitting diode.

혹은, 발광층(92)으로서 자외 발광 다이오드를 어레이 기판(200)(기판(45))에 배치해도 된다. 이 경우, 질화물 반도체층과 상부 전극을 형성한 후, 청색 화소에 청색 형광체를 적층하고, 녹색 화소에 녹색 형광체를 적층하고, 적색 화소에 적색 형광체를 적층한다. 이에 의해, 어레이 기판(200)에 무기 LED를 간편하게 형성할 수 있다. 이러한 형광체를 사용하는 경우, 예를 들어 인쇄법 등의 간편한 방법으로 녹색 화소, 적색 화소 혹은 청색 화소를 형성할 수 있다. 이들 화소는, 각각의 색의 발광 효율이나 색 밸런스의 관점에서, 화소의 크기를 조정하는 것은 바람직하다.Alternatively, the ultraviolet light emitting diode may be disposed on the array substrate 200 (substrate 45) as the light emitting layer 92. In this case, after the nitride semiconductor layer and the upper electrode are formed, a blue phosphor is laminated on the blue pixel, a green phosphor is laminated on the green pixel, and a red phosphor is laminated on the red pixel. As a result, an inorganic LED can be easily formed on the array substrate 200. When such a phosphor is used, a green pixel, a red pixel or a blue pixel can be formed by a simple method such as a printing method. These pixels are preferably adjusted in size from the viewpoint of the light emission efficiency and the color balance of each color.

상술한 실시 형태에 있어서는, 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)이 제2면(S)의 상방에 배치되어 있다. 본 발명은, 이 구조를 한정하지 않는다. 예를 들어, 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2) 중 한쪽의 배선이 제2면(S) 상에 배치되고, 다른쪽의 배선이 제1면(F) 상에 배치되어도 된다. 또한, 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)이 제1면(F) 상에 배치되어도 된다. 이러한 구조에 대하여 이하에 설명한다.In the above-described embodiment, the first touch sensing wiring 1 and the second touch sensing wiring 2 are disposed above the second surface S, respectively. The present invention is not limited to this structure. For example, when one of the first touch sensing wiring 1 and the second touch sensing wiring 2 is arranged on the second surface S and the other wiring is arranged on the first surface F . Also, the first touch sensing wiring 1 and the second touch sensing wiring 2 may be disposed on the first surface F. Such a structure will be described below.

(제2 실시 형태) (Second Embodiment)

이하, 도면을 참조하면서 본 발명의 제2 실시 형태에 대하여 설명한다.Hereinafter, a second embodiment of the present invention will be described with reference to the drawings.

제2 실시 형태에 있어서는, 제1 실시 형태와 동일 부재에는 동일 부호를 붙여, 그 설명은 생략 또는 간략화한다.In the second embodiment, the same members as those in the first embodiment are denoted by the same reference numerals, and the description thereof will be omitted or simplified.

도 10은, 본 발명의 제2 실시 형태에 관한 표시 장치(DSP2)를 부분적으로 도시하는 단면도이다. 표시 장치(DSP2)에 있어서는, 유기 EL을 표시 기능층(발광층)으로서 사용하고 있다.10 is a sectional view partially showing the display device DSP2 according to the second embodiment of the present invention. In the display device DSP2, an organic EL is used as a display functional layer (light emitting layer).

제2 실시 형태의 표시 장치(DSP2)를 구성하는 대향 기판(300)은, 제1면(F)과, 제1면(F)과는 반대측의 제2면(S)을 갖는 투명 기판(42)을 구비한다. 제2면(S)에는, 복수의 제1 터치 센싱 배선(1)이 마련되어 있다. 제1면(F)에는, 복수의 제2 터치 센싱 배선(2)이 마련되어 있다. 즉, 제2 터치 센싱 배선(2)은, 제1 터치 센싱 배선(1)과 어레이 기판(400) 사이에 위치하고 있다. 복수의 제2 터치 센싱 배선(2) 및 제1면(F)은, 제2 투명 수지층(105)으로 덮여 있다. 도 10에 도시하는 구조에서는, 제1 투명 수지층(108)과 제2 투명 수지층(105)이 접합되어 있다.The counter substrate 300 constituting the display device DSP2 of the second embodiment includes a transparent substrate 42 having a first surface F and a second surface S opposite to the first surface F ). On the second surface (S), a plurality of first touch sensing wirings (1) are provided. On the first surface (F), a plurality of second touch sensing wirings (2) are provided. That is, the second touch sensing wiring 2 is located between the first touch sensing wiring 1 and the array substrate 400. A plurality of second touch sensing wirings (2) and a first surface (F) are covered with a second transparent resin layer (105). In the structure shown in Fig. 10, the first transparent resin layer 108 and the second transparent resin layer 105 are bonded.

터치 센싱 구동에 있어서는, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)이 직교하는 교점에 있어서의 정전 용량(C2)의 변화를 검지한다. 복수의 제1 터치 센싱 배선(1) 및 복수의 제2 터치 센싱 배선(2) 각각은 전기적으로 독립되어 있다. 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)은, 평면으로 보아 직교하고 있다. 예를 들어, 제1 터치 센싱 배선(1)을 터치 검출 전극으로서 사용하고, 제2 터치 센싱 배선(2)을 터치 구동 전극으로서 사용할 수 있다. 터치 센싱 제어부(122)는, 터치 신호로서, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2) 사이에 발생하는 정전 용량(C2)의 변화를 검출한다.In the touch sensing drive, a change in the capacitance C2 at the intersection where the first touch sensing wiring 1 and the second touch sensing wiring 2 are orthogonal to each other is detected. Each of the plurality of first touch sensing wiring 1 and the plurality of second touch sensing wiring 2 is electrically independent. The first touch sensing wiring 1 and the second touch sensing wiring 2 are orthogonal to each other in plan view. For example, the first touch sensing wiring 1 can be used as a touch detection electrode, and the second touch sensing wiring 2 can be used as a touch driving electrode. The touch sensing control unit 122 detects a change in the electrostatic capacitance C2 generated between the first touch sensing wiring 1 and the second touch sensing wiring 2 as a touch signal.

또한, 제1 터치 센싱 배선(1)의 역할과 제2 터치 센싱 배선(2)의 역할을 교체해도 된다. 구체적으로, 제1 터치 센싱 배선(1)을 터치 구동 전극으로서 사용하고, 제2 터치 센싱 배선(2)을 터치 검출 전극으로서 사용해도 된다.Also, the role of the first touch sensing wiring 1 and the role of the second touch sensing wiring 2 may be replaced. Specifically, the first touch sensing wiring 1 may be used as a touch driving electrode, and the second touch sensing wiring 2 may be used as a touch detecting electrode.

제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2) 각각의 구조로서는, 제1 실시 형태에서 설명한 도 6에 도시하는 단면 구조와 동일한 구조를 채용할 수 있다. 제1 터치 센싱 배선(1)은, 제1 흑색층(16)과 제1 도전층(15)이 순서대로 적층된 구성을 갖고 있다. 제1 도전층(15)의 구조로서는, 예를 들어 금속층(20)인 구리 합금층 혹은 은 합금층이 제1 도전성 금속 산화물층(21) 및 제2 도전성 금속 산화물층(22)에 끼움 지지된 3층 구조로 할 수 있다. 격자 형상으로 직교하는 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)은, 표시 콘트라스트를 향상시키는 블랙 매트릭스의 역할도 겸용한다.As the structure of each of the first touch sensing wiring 1 and the second touch sensing wiring 2, the same structure as the sectional structure shown in Fig. 6 described in the first embodiment can be adopted. The first touch sensing wiring 1 has a structure in which the first black layer 16 and the first conductive layer 15 are laminated in order. As the structure of the first conductive layer 15, for example, a copper alloy layer or a silver alloy layer, which is a metal layer 20, is embedded in the first conductive metal oxide layer 21 and the second conductive metal oxide layer 22 Three-layer structure. The first touch sensing wiring 1 and the second touch sensing wiring 2 orthogonal to each other in a lattice form also serve as a black matrix for improving display contrast.

제2 실시 형태에 있어서, 능동 소자(68)는 제1 실시 형태와 동일한 톱 게이트 구조를 갖고 있다. 제2 실시 형태의 채널층도, 제1 실시 형태와 마찬가지로 산화물 반도체로 형성되어 있다. 또한, 트랜지스터의 전자 이동도의 관점에서, 폴리실리콘 반도체로 형성된 채널층을 구비하는 액티브 매트릭스로 구성되는 제1 레이어와, 산화물 반도체로 형성된 채널층을 구비하는 액티브 매트릭스로 구성되는 제2 레이어가 적층된 구조를 채용하는 것이 바람직하다. 이와 같이 제1 레이어와 제2 레이어가 적층된 구조에서는, 예를 들어 폴리실리콘 반도체로 형성된 채널층을 구비하는 능동 소자(제1 레이어)는 발광층(92)인 유기 EL층에 캐리어(전자 혹은 홀)를 주입하기 위한 구동 소자에 사용된다. 또한, 산화물 반도체로 형성된 채널층을 구비하는 능동 소자(제2 레이어)는, 폴리실리콘 반도체로 형성된 채널층을 구비하는 능동 소자를 선택하는 스위칭 소자로서 사용된다. 이 구동 소자에 전기적으로 연계되는 유기 EL층을 발광시키기 위한 전원선에는, 도전성 금속 산화물층에 끼움 지지된 은 합금층 혹은 구리 합금층을 사용할 수 있다. 이러한 구조는, 예를 들어 도 9에 도시하는 배선 구조가 사용된다. 전원선 등의 능동 소자에 연계되는 배선에, 도전율이 양호한 은 합금이나 구리 합금을 적용하는 것이 바람직하다.In the second embodiment, the active element 68 has the same top gate structure as that of the first embodiment. The channel layer of the second embodiment is also formed of an oxide semiconductor as in the first embodiment. From the viewpoint of electron mobility of the transistor, a first layer composed of an active matrix having a channel layer formed of a polysilicon semiconductor and a second layer composed of an active matrix having a channel layer formed of an oxide semiconductor are stacked It is preferable to adopt a structure in which In the structure in which the first layer and the second layer are stacked as described above, for example, an active element (first layer) having a channel layer formed of a polysilicon semiconductor is provided with a carrier ) Is injected. Further, an active element (second layer) having a channel layer formed of an oxide semiconductor is used as a switching element for selecting an active element having a channel layer formed of a polysilicon semiconductor. A silver alloy layer or a copper alloy layer sandwiched between the conductive metal oxide layers may be used for the power source line for emitting the organic EL layer electrically connected to the driving element. For this structure, for example, the wiring structure shown in Fig. 9 is used. It is preferable to apply a silver alloy or a copper alloy having a good conductivity to a wiring connected to an active element such as a power line.

제2 실시 형태에 있어서는, 구리 합금인 금속층(20)을 게이트 전극(95)에 사용하고 있다. 도 9에 도시한 바와 같이, 게이트 전극(95)을 구성하는 금속층(20)은, 제1 도전성 금속 산화물층(97)과 제2 도전성 금속 산화물층(98)에 끼움 지지되어 있다. 제3 절연층(13)인 게이트 절연층에 사용하는 재료는, 제1 실시 형태와 마찬가지이다.In the second embodiment, the metal layer 20, which is a copper alloy, is used for the gate electrode 95. The metal layer 20 constituting the gate electrode 95 is sandwiched between the first conductive metal oxide layer 97 and the second conductive metal oxide layer 98 as shown in Fig. The material used for the gate insulating layer which is the third insulating layer 13 is the same as that of the first embodiment.

(제3 실시 형태) (Third Embodiment)

이하, 도면을 참조하면서 본 발명의 제3 실시 형태에 대하여 설명한다.Hereinafter, a third embodiment of the present invention will be described with reference to the drawings.

제3 실시 형태에 있어서는, 제1 실시 형태 및 제2 실시 형태와 동일 부재에는 동일 부호를 붙여, 그 설명은 생략 또는 간략화한다.In the third embodiment, the same members as those of the first embodiment and the second embodiment are denoted by the same reference numerals, and the description thereof is omitted or simplified.

도 11은, 본 발명의 제3 실시 형태에 관한 표시 장치(DSP3)를 부분적으로 도시하는 단면도이다.11 is a sectional view partially showing the display device DSP3 according to the third embodiment of the present invention.

제3 실시 형태의 표시 장치(DSP3)를 구성하는 대향 기판(500)은, 제1면(F)과, 제1면(F)과는 반대측의 제2면(S)을 갖는 투명 기판(44)을 구비한다. 제2면(S)에는, 터치 센싱 배선은 마련되어 있지 않다. 제1면(F)에는, 관찰 방향(OB)(도 6 참조, Z 방향과는 반대 방향)에 있어서, 순서대로 복수의 제1 터치 센싱 배선(1)과, 복수의 제2 터치 센싱 배선(2)이 형성되어 있다. 즉, 제2 터치 센싱 배선(2)은, 제1 터치 센싱 배선(1)과 어레이 기판(600) 사이에 위치하고 있다. 복수의 제2 터치 센싱 배선(2) 및 제1면(F)은, 제2 투명 수지층(105)으로 덮여 있다.The counter substrate 500 constituting the display device DSP3 of the third embodiment has a first surface F and a transparent substrate 44 having a second surface S opposite to the first surface F ). On the second surface S, the touch sensing wiring is not provided. A plurality of first touch sensing wirings 1 and a plurality of second touch sensing wirings 1 are sequentially formed on the first surface F in the observation direction OB (see Fig. 6, opposite to the Z direction) 2 are formed. That is, the second touch sensing wiring 2 is located between the first touch sensing wiring 1 and the array substrate 600. A plurality of second touch sensing wirings (2) and a first surface (F) are covered with a second transparent resin layer (105).

복수의 제1 터치 센싱 배선(1)과 복수의 제2 터치 센싱 배선(2) 사이에는, 절연층(I)(터치 배선 절연층)이 마련되어 있으며, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)은, 절연층(I)에 의해 서로 전기적으로 절연되어 있다.An insulating layer I (touch wiring insulating layer) is provided between a plurality of first touch sensing wiring lines 1 and a plurality of second touch sensing wiring lines 2, The touch sensing wiring 2 is electrically insulated from each other by the insulating layer I.

도 11에 도시하는 구조에서는, 제1 투명 수지층(108)과 제2 투명 수지층(105)이 접합되어 있다.In the structure shown in Fig. 11, the first transparent resin layer 108 and the second transparent resin layer 105 are bonded.

도 12는, 본 발명의 제3 실시 형태에 관한 표시 장치(DSP3)를 구성하는 제2 터치 센싱 배선(2)을 도시하는 도면이며, 도 11에 있어서의 부호 W3으로 표시된 부분을 도시하는 확대 단면도이다.12 is a view showing the second touch sensing wiring 2 constituting the display device DSP3 according to the third embodiment of the present invention, and is an enlarged cross-sectional view showing a portion indicated by reference symbol W3 in Fig. 11 to be.

도 12에 도시한 바와 같이, 제2 터치 센싱 배선(2)은 관찰 방향(OB)에 있어서 제2 흑색층(76)과 제2 도전층(75)이 순서대로 적층된 구성을 갖고 있다. 제2 흑색층(76)은, 제1 실시 형태의 제2 흑색층(26)과 동일한 구성을 갖는다. 제2 도전층(75)은, 제1 실시 형태의 제2 도전층(25)과 동일한 구성을 갖는다.As shown in Fig. 12, the second touch sensing wiring 2 has a structure in which the second black layer 76 and the second conductive layer 75 are stacked in order in the viewing direction OB. The second black layer 76 has the same structure as the second black layer 26 of the first embodiment. The second conductive layer 75 has the same structure as the second conductive layer 25 of the first embodiment.

터치 센싱 구동에 있어서는, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)이 직교하는 교점에 있어서의 정전 용량(C3)의 변화를 검지한다. 복수의 제1 터치 센싱 배선(1) 및 복수의 제2 터치 센싱 배선(2) 각각은 전기적으로 독립되어 있다. 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)은, 평면으로 보아 직교하고 있다. 예를 들어, 제1 터치 센싱 배선(1)을 터치 검출 전극으로서 사용하고, 제2 터치 센싱 배선(2)을 터치 구동 전극으로서 사용할 수 있다. 터치 센싱 제어부(122)는, 터치 신호로서, 제1 터치 센싱 배선(1)과 제2 터치 센싱 배선(2)의 사이에 발생하는 정전 용량(C3)의 변화를 검출한다.In the touch sensing drive, a change in the capacitance C3 at an intersection where the first touch sensing wiring 1 and the second touch sensing wiring 2 cross at right angles is detected. Each of the plurality of first touch sensing wiring 1 and the plurality of second touch sensing wiring 2 is electrically independent. The first touch sensing wiring 1 and the second touch sensing wiring 2 are orthogonal to each other in plan view. For example, the first touch sensing wiring 1 can be used as a touch detection electrode, and the second touch sensing wiring 2 can be used as a touch driving electrode. The touch sensing controller 122 detects a change in the electrostatic capacitance C3 generated between the first touch sensing wiring 1 and the second touch sensing wiring 2 as a touch signal.

또한, 제1 터치 센싱 배선(1)의 역할과 제2 터치 센싱 배선(2)의 역할을 교체해도 된다. 구체적으로, 제1 터치 센싱 배선(1)을 터치 구동 전극으로서 사용하고, 제2 터치 센싱 배선(2)을 터치 검출 전극으로서 사용해도 된다.Also, the role of the first touch sensing wiring 1 and the role of the second touch sensing wiring 2 may be replaced. Specifically, the first touch sensing wiring 1 may be used as a touch driving electrode, and the second touch sensing wiring 2 may be used as a touch detecting electrode.

제3 실시 형태의 능동 소자(68)는, 제1 실시 형태 및 제2 실시 형태와 마찬가지로 산화물 반도체의 채널층을 구비하고, 능동 소자(68)의 게이트 절연층은 산화세륨을 포함하는 복합 산화물로 형성되어 있다.The active element 68 of the third embodiment includes a channel layer of an oxide semiconductor as in the first and second embodiments and the gate insulating layer of the active element 68 is a composite oxide containing cerium oxide Respectively.

(제4 실시 형태) (Fourth Embodiment)

이하, 도면을 참조하면서 본 발명의 제4 실시 형태에 대하여 설명한다.Hereinafter, a fourth embodiment of the present invention will be described with reference to the drawings.

제4 실시 형태에 있어서는, 제1 실시 형태와 동일 부재에는 동일 부호를 붙여, 그 설명은 생략 또는 간략화한다.In the fourth embodiment, the same members as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted or simplified.

도 13은, 본 발명의 제4 실시 형태에 관한 표시 장치(DSP4)를 부분적으로 도시하는 단면도이다.Fig. 13 is a sectional view partially showing the display device DSP4 according to the fourth embodiment of the present invention.

도 13에 도시한 바와 같이, 투명 기판(40)의 제1면(F) 상에는 컬러 필터(CF)가 마련되어 있다. 컬러 필터(CF)를 구성하는 적색 착색층(R), 녹색 착색층(G) 및 청색 착색층(B)은, 발광층(92)에 대향하고 있다. 이 때문에, 복수의 화소(PX) 각각은, 컬러 필터를 구비하고 있다. 적색 착색층(R)과 녹색 착색층(G)의 경계부, 녹색 착색층(G)과 청색 착색층(B)의 경계부, 청색 착색층(B)과 적색 착색층(R)의 경계부는, 평면으로 보아 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)과 겹쳐 있다. 제1 터치 센싱 배선(1) 및 제2 터치 센싱 배선(2)을 구성하는 제1 흑색층(16) 및 제2 흑색층(26)은, 블랙 매트릭스로서 기능하기 때문에, 상기 경계부는 블랙 매트릭스와 겹쳐 있다. 이 때문에, 관찰자로부터 보아, 적색 착색층(R), 녹색 착색층(G) 및 청색 착색층(B)의 혼색의 발생이 방지되어 있다.As shown in Fig. 13, on the first surface F of the transparent substrate 40, a color filter CF is provided. The red coloring layer R, the green coloring layer G and the blue coloring layer B constituting the color filter CF are opposed to the light emitting layer 92. For this reason, each of the plurality of pixels PX is provided with a color filter. The boundary portion between the red coloring layer R and the green coloring layer G, the boundary between the green coloring layer G and the blue coloring layer B and the boundary between the blue coloring layer B and the red coloring layer R, The first touch sensing wiring 1 and the second touch sensing wiring 2 are overlapped with each other. Since the first black layer 16 and the second black layer 26 constituting the first touch sensing wiring 1 and the second touch sensing wiring 2 function as a black matrix, Overlapping. Therefore, the occurrence of color mixture of the red coloring layer (R), the green coloring layer (G) and the blue coloring layer (B) is prevented from the viewer's eyes.

제1 투명 수지층(108)은, 컬러 필터(CF)를 덮도록 배치되어 있다. 제1 투명 수지층(108)을 통해, 대향 기판(700)과 어레이 기판(200)은 접합되어 있다.The first transparent resin layer 108 is disposed so as to cover the color filter CF. The counter substrate 700 and the array substrate 200 are bonded to each other through the first transparent resin layer 108. [

제4 실시 형태에 따르면, 발광층(92)의 발광에 따라 풀컬러 표시를 실현할 수 있다.According to the fourth embodiment, full color display can be realized according to the light emission of the light emitting layer 92. [

예를 들어, 상술의 실시 형태에 관한 표시 장치는, 다양한 응용이 가능하다. 상술한 실시 형태에 관한 표시 장치가 적용 가능한 전자 기기로서는, 휴대 전화, 휴대형 게임 기기, 휴대 정보 단말기, 퍼스널 컴퓨터, 전자 서적, 비디오 카메라, 디지털 스틸 카메라, 헤드 마운트 디스플레이, 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 자동 판매기, 현금 자동 입출금기(ATM), 개인 인증 기기, 광통신 기기 등을 들 수 있다. 상기한 각 실시 형태는, 자유롭게 조합하여 사용할 수 있다.For example, the display device according to the above-described embodiments can be applied in various applications. Examples of electronic devices to which the display device according to the above-described embodiment is applicable include mobile phones, portable game devices, portable information terminals, personal computers, electronic books, video cameras, digital still cameras, head mount displays, navigation systems, A copying machine, a facsimile, a printer, a multifunctional printer, a vending machine, an ATM, a personal authentication device, and an optical communication device. The above-described embodiments can be freely combined and used.

본 발명의 바람직한 실시 형태를 설명하여, 상기에서 설명해 왔지만, 이들은 본 발명의 예시적인 것이며, 한정하는 것으로서 고려되어서는 안되는 것을 이해해야 한다. 추가, 생략, 치환 및 그 밖의 변경은, 본 발명의 범위로부터 일탈하지 않고 행할 수 있다. 따라서, 본 발명은, 상술한 설명에 의해 한정되어 있다고 간주되어서는 안되고, 청구범위에 의해 제한되어 있다.Having described preferred embodiments of the invention and described above, it should be understood that they are illustrative of the invention and should not be construed as limiting. Additions, omissions, substitutions, and other modifications may be made without departing from the scope of the present invention. Therefore, the present invention should not be construed as being limited by the foregoing description, but is limited by the claims.

1: 제1 터치 센싱 배선
2: 제2 터치 센싱 배선
2A: 센스 배선(제2 터치 센싱 배선(2))
2B: 인출 배선(제2 터치 센싱 배선(2))
15: 제1 도전층
16: 제1 흑색층
12: 제2 절연층
13: 제3 절연층
14: 제4 절연층
20: 금속층
21, 97: 제1 도전성 금속 산화물층
22, 98: 제2 도전성 금속 산화물층
25, 75: 제2 도전층
26, 76: 제2 흑색층
40: 투명 기판
42: 투명 기판
44: 투명 기판
45: 기판
54: 소스 전극
56: 드레인 전극
58: 채널층
68: 능동 소자
87: 상부 전극
88: 하부 전극(화소 전극)
89: 반사층
91: 홀 주입층
92: 발광층
93: 콘택트 홀
94: 뱅크
95: 게이트 전극
96: 평탄화층
100, 300, 500, 700: 대향 기판(표시 장치 기판)
105: 제2 투명 수지층
108: 제1 투명 수지층
109: 밀봉층
110: 표시부
120: 제어부
121: 영상 신호 제어부
122: 터치 센싱 제어부
123: 시스템 제어부
200, 400, 600: 어레이 기판
F: 제1면
S: 제2면
I: 절연층
P: 관찰자
R: 적색 착색층(컬러 필터)
G: 녹색 착색층(컬러 필터)
B: 청색 착색층(컬러 필터)
OB: 관찰 방향
BM: 블랙 매트릭스
PX: 화소
TFT: 박막 트랜지스터
TM1: 제1 단자
TM2: 제2 단자
C1, C2, C3: 정전 용량
CF: 컬러 필터
DSP1, DSP2, DSP3, DSP4: 표시 장치
1: first touch sensing wiring
2: 2nd touch sensing wiring
2A: sense wiring (second touch sensing wiring 2)
2B: lead-out wiring (second touch sensing wiring 2)
15: first conductive layer
16: First black layer
12: second insulating layer
13: third insulating layer
14: fourth insulating layer
20: metal layer
21, 97: a first conductive metal oxide layer
22, 98: second conductive metal oxide layer
25, 75: second conductive layer
26, 76: second black layer
40: transparent substrate
42: transparent substrate
44: transparent substrate
45: substrate
54: source electrode
56: drain electrode
58: channel layer
68: active element
87: upper electrode
88: lower electrode (pixel electrode)
89: Reflective layer
91: hole injection layer
92: light emitting layer
93: Contact hole
94: Bank
95: gate electrode
96: planarization layer
100, 300, 500, 700: opposing substrate (display device substrate)
105: second transparent resin layer
108: First transparent resin layer
109: sealing layer
110:
120:
121:
122: Touch sensing control unit
123:
200, 400, 600: array substrate
F: first side
S: Second side
I: Insulating layer
P: observer
R: Red coloring layer (color filter)
G: Green colored layer (color filter)
B: blue coloring layer (color filter)
OB: Observation direction
BM: Black Matrix
PX: Pixels
TFT: Thin film transistor
TM1: First terminal
TM2: Second terminal
C1, C2, C3: Capacitance
CF: color filter
DSP1, DSP2, DSP3, DSP4: Display device

Claims (13)

표시 장치이며,
은에 칼슘이 첨가된 은 합금층이 도전성 금속 산화물층에 의해 끼움 지지된 구성을 갖는 전극과, 상기 전극으로부터 인가되는 구동 전압으로 발광하는 발광층과, 게이트 절연층과 접촉하고 또한 산화물 반도체로 구성된 채널층을 가짐과 함께 상기 발광층을 구동하는 능동 소자를 구비하는 어레이 기판과,
상기 어레이 기판에 대향하는 제1면과 상기 제1면과는 반대측의 제2면을 갖는 투명 기판과, 상기 제2면으로부터 상기 제1면을 향한 관찰 방향에 있어서 제1 흑색층과 제1 도전층이 순서대로 적층된 구성을 갖고, 또한 상기 제2면 상에서 제1 방향으로 배열되도록 서로 평행하게 연장되는 복수의 제1 터치 센싱 배선과, 상기 관찰 방향에 있어서 제2 흑색층과 제2 도전층이 순서대로 적층된 구성을 갖고, 또한 상기 복수의 제1 터치 센싱 배선과 상기 어레이 기판 사이에 위치함과 함께 평면으로 보아 상기 제1 방향과 직교하는 제2 방향으로 배열되도록 서로 평행하게 연장되는 복수의 제2 터치 센싱 배선과, 평면으로 보아 상기 복수의 제1 터치 센싱 배선과 상기 복수의 제2 터치 센싱 배선에 의해 구획되는 복수의 화소를 구비하는 표시 장치 기판과,
제1 터치 센싱 배선과 제2 터치 센싱 배선 사이의 정전 용량의 변화를 검지하여 터치 센싱을 행하는 제어부를 포함하는, 표시 장치.
Display device,
A light emitting layer which emits light at a driving voltage applied from the electrode; and a light emitting layer which is in contact with the gate insulating layer and which is made of an oxide semiconductor and which is made of an oxide semiconductor, And an active element for driving the light emitting layer,
A transparent substrate having a first surface facing the array substrate and a second surface opposite to the first surface, and a second black layer disposed between the first surface and the first black layer in the observation direction from the second surface toward the first surface, A plurality of first touch sensing lines extending in parallel to each other so as to be arranged in a first direction on the second surface and a plurality of second touch sensing lines extending in parallel in the second direction, A plurality of first touch sensing lines and a plurality of second touch sensing lines extending in parallel to each other so as to be arranged in a second direction orthogonal to the first direction as viewed in a plan view A plurality of pixels divided by the plurality of first touch sensing wirings and the plurality of second touch sensing wirings in plan view;
And a control unit for detecting a change in capacitance between the first touch sensing wiring and the second touch sensing wiring to perform touch sensing.
제1항에 있어서,
상기 제1 터치 센싱 배선 및 상기 제2 터치 센싱 배선은, 상기 제2면 상에 형성되고,
상기 제1 터치 센싱 배선과 상기 제2 터치 센싱 배선 사이에는 절연층이 마련되고,
상기 제1 터치 센싱 배선 및 상기 제2 터치 센싱 배선은 서로 전기적으로 절연되어 있는, 표시 장치.
The method according to claim 1,
The first touch sensing wiring and the second touch sensing wiring are formed on the second surface,
An insulating layer is provided between the first touch sensing wiring and the second touch sensing wiring,
Wherein the first touch sensing wiring and the second touch sensing wiring are electrically insulated from each other.
제1항에 있어서,
상기 제1 터치 센싱 배선은 상기 제2면 상에 형성되고,
상기 제2 터치 센싱 배선은 상기 제1면 상에 형성되어 있는, 표시 장치.
The method according to claim 1,
The first touch sensing wiring is formed on the second surface,
And the second touch sensing wiring is formed on the first surface.
제1항에 있어서,
상기 제1면 상에, 상기 관찰 방향에 있어서, 순서대로 상기 제1 터치 센싱 배선 및 상기 제2 터치 센싱 배선이 형성되고,
상기 제1 터치 센싱 배선과 상기 제2 터치 센싱 배선 사이에는 절연층이 마련되고,
상기 제1 터치 센싱 배선 및 상기 제2 터치 센싱 배선은 서로 전기적으로 절연되어 있는, 표시 장치.
The method according to claim 1,
The first touch sensing wiring and the second touch sensing wiring are formed in order on the first surface in the observation direction,
An insulating layer is provided between the first touch sensing wiring and the second touch sensing wiring,
Wherein the first touch sensing wiring and the second touch sensing wiring are electrically insulated from each other.
제1항에 있어서,
상기 산화물 반도체는,
갈륨, 인듐, 아연, 주석, 알루미늄, 게르마늄 및 세륨으로 구성되는 군으로부터 선택되는 1종 이상을 함유하는 금속 산화물과,
적어도 안티몬, 비스무트 중 어느 것을 함유하는 금속 산화물을 포함하는, 표시 장치.
The method according to claim 1,
The oxide semiconductor may be formed,
A metal oxide containing at least one element selected from the group consisting of gallium, indium, zinc, tin, aluminum, germanium and cerium,
And a metal oxide containing at least either antimony or bismuth.
제1항에 있어서,
상기 게이트 절연층은, 산화세륨을 포함하는 복합 산화물로 형성되어 있는, 표시 장치.
The method according to claim 1,
Wherein the gate insulating layer is formed of a composite oxide containing cerium oxide.
제1항에 있어서,
상기 능동 소자에 전기적으로 연계된 복수의 배선 중, 적어도 게이트 배선은, 은층, 은 합금층, 구리층 및 구리 합금층으로 구성되는 군으로부터 선택되는 층이 도전성 금속 산화물층에 의해 끼움 지지된 3층 구조를 갖는, 표시 장치.
The method according to claim 1,
Wherein at least a gate wiring out of a plurality of wirings electrically connected to the active element is a three-layered structure in which a layer selected from the group consisting of a silver layer, a silver alloy layer, a copper layer and a copper alloy layer is sandwiched by a conductive metal oxide layer Structure.
제1항에 있어서,
상기 발광층이 발광 다이오드층을 포함하는, 표시 장치.
The method according to claim 1,
Wherein the light emitting layer comprises a light emitting diode layer.
제1항에 있어서,
상기 발광층이 유기 일렉트로루미네센스층을 포함하는, 표시 장치.
The method according to claim 1,
Wherein the light emitting layer comprises an organic electroluminescence layer.
제1항에 기재된 표시 장치에 사용되는 표시 장치 기판이며,
상기 제1 도전층 및 상기 제2 도전층은, 은층, 은 합금층, 구리층 및 구리 합금층으로 구성되는 군으로부터 선택되는 층이 도전성 금속 산화물층에 의해 끼움 지지된 3층 구조를 갖는, 표시 장치 기판.
A display device substrate for use in the display device according to claim 1,
Wherein the first conductive layer and the second conductive layer have a three-layer structure in which a layer selected from the group consisting of a silver layer, a silver alloy layer, a copper layer and a copper alloy layer is sandwiched by a conductive metal oxide layer, Device substrate.
제10항에 있어서,
상기 도전성 금속 산화물층은,
산화인듐, 산화아연, 산화안티몬, 산화주석, 산화갈륨 및 산화비스무트로 구성되는 군으로부터 선택되는 2종 이상의 금속 산화물을 포함하는 복합 산화물로 형성되어 있는, 표시 장치 기판.
11. The method of claim 10,
The conductive metal oxide layer may be formed,
And a composite oxide comprising at least two metal oxides selected from the group consisting of indium oxide, zinc oxide, antimony oxide, tin oxide, gallium oxide and bismuth oxide.
제10항에 있어서,
상기 도전성 금속 산화물층은 산화인듐, 산화아연 및 산화주석을 포함하는 복합 산화물로 형성되고,
상기 복합 산화물에 포함되는 인듐(In)과 아연(Zn)과 주석(Sn)의 In/(In+Zn+Sn)으로 표시되는 원자비는 0.8보다 크고, 또한 Zn/Sn의 원자비가 1보다 큰, 표시 장치 기판.
11. The method of claim 10,
Wherein the conductive metal oxide layer is formed of a composite oxide containing indium oxide, zinc oxide and tin oxide,
The atom ratio of In / (In + Zn + Sn) of indium (In), zinc (Zn) and tin (Sn) contained in the composite oxide is greater than 0.8 and the atomic ratio of Zn / Sn is greater than 1 , A display device substrate.
제10항에 있어서,
상기 복수의 화소는 컬러 필터를 구비하는, 표시 장치 기판.
11. The method of claim 10,
Wherein the plurality of pixels comprise color filters.
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