KR20190027315A - 완전 차동 증폭기의 공통 모드 피드백의 폴 스플릿 및 피드포워드 커패시터 - Google Patents

완전 차동 증폭기의 공통 모드 피드백의 폴 스플릿 및 피드포워드 커패시터 Download PDF

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Abstract

증폭기 회로가 제공된다. 본 발명의 일 실시예에 따른 증폭기 회로는, 텔레스코픽 증폭기(telescopic amplifier); 및 공통 모드 피드백 증폭기(common mode feedback amplifier)를 포함한다. 텔레스코픽 증폭기는 제1 신호 입력, 제2 신호 입력, 제1 출력, 제2 출력, 공통 모드 피드백 입력, 제1 폴 스플릿 커패시터(pole-splitting capacitor) 및 제2 폴 스플릿 커패시터를 포함한다. 공통 모드 피드백 증폭기는, 텔레스코픽 증폭기의 공통 모드 피드백 입력에 연결된 출력을 포함한다. 제1 폴 스플릿 커패시터는, 텔레스코픽 증폭기의 공통 모드 피드백 입력과 텔레스코픽 증폭기의 제1 출력 사이에 연결되고, 제2 폴 스플릿 커패시터는, 텔레스코픽 증폭기의 공통 모드 피드백 입력과 텔레스코픽 증폭기의 제2 출력 사이에 연결된다.

Description

완전 차동 증폭기의 공통 모드 피드백의 폴 스플릿 및 피드포워드 커패시터{POLE-SPLITTING AND FEEDFORWARD CAPACITORS IN COMMON MODE FEEDBACK OF FULLY DIFFERENTIAL AMPLIFIER}
본 발명은 증폭기, 더욱 구체적으로는 공통 모드 피드백 루프(common mode feedback loop)를 포함하는 차동 증폭기(differential amplifier)에 관한 것이다.
공통 모드 피드백 루프는, 차동 증폭기의 출력의 공통 모드 성분의 스윙(swing)을 제어하기 위해 일부 어플리케이션에서 사용될 수 있다. 그러나, 몇몇의 회로에서, 공통 모드 피드백 루프의 안정성이 떨어질 수 있다.
따라서 공통 모드 피드백을 제공하는 개선된 회로가 요구된다.
본 발명이 해결하고자 하는 기술적 과제는, 공통 모드 피드백을 제공하는 개선된 증폭기 회로를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 증폭기 회로는, 텔레스코픽 증폭기(telescopic amplifier); 및 공통 모드 피드백 증폭기(common mode feedback amplifier)를 포함하고, 상기 텔레스코픽 증폭기는, 제1 신호 입력, 제2 신호 입력, 제1 출력, 제2 출력, 공통 모드 피드백 입력, 제1 폴 스플릿 커패시터(pole-splitting capacitor), 및 제2 폴 스플릿 커패시터를 포함하고, 상기 공통 모드 피드백 증폭기는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 출력을 포함하고, 상기 제1 폴 스플릿 커패시터는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력과 상기 텔레스코픽 증폭기의 상기 제1 출력 사이에 연결되고, 상기 제2 폴 스플릿 커패시터는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력과 상기 텔레스코픽 증폭기의 상기 제2 출력 사이에 연결된다.
본 발명의 몇몇의 실시예에서, 상기 텔레스코픽 증폭기는, 제1 캐스코드(cascode); 제2 캐스코드; 및 부하 네트워크를 포함하고, 상기 제1 캐스코드는, 상기 텔레스코픽 증폭기의 상기 제1 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성(common-source configuration)으로 연결되는 제1 트랜지스터; 및 상기 제1 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성(common-gate configuration)으로 연결되는 제2 트랜지스터를 포함하고, 상기 제2 캐스코드는, 상기 텔레스코픽 증폭기의 상기 제2 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제2 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 부하 네트워크는 상기 공통 모드 피드백 입력을 포함하고, 상기 부하 네트워크는, 상기 제1 캐스코드의 상기 제2 트랜지스터의 상기 드레인 및 상기 제2 캐스코드의 상기 제2 트랜지스터의 상기 드레인에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 부하 네트워크는, 제3 캐스코드, 제4 캐스코드, 제1 부하 전류 소오스 트랜지스터 및 제2 부하 전류 소오스 트랜지스터를 포함하고, 상기 제3 캐스코드는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제3 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 제4 캐스코드는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제4 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 제1 부하 전류 소오스 트랜지스터는 제1 공급 전압에 연결된 소오스 및 상기 제3 캐스코드의 상기 제1 트랜지스터의 상기 드레인에 연결된 드레인을 포함하고, 상기 제2 부하 전류 소오스 트랜지스터는 상기 제1 공급 전압에 연결된 소오스 및 상기 제4 캐스코드의 상기 제1 트랜지스터의 상기 드레인에 연결된 드레인을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 증폭기 회로는, 상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제1 출력 사이에 연결된 제1 피드포워드 커패시터(feedforward capacitor) 및 상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제2 출력 사이에 연결된 제2 피드포워드 커패시터를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 증폭기 회로는, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 제1 입력, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 제2 출력, 상기 증폭기 회로의 제1 출력에 연결된 제1 출력 및 상기 증폭기 회로의 제2 출력에 연결된 제2 출력을 포함하는 차동 소오스 팔로워(differential source follower)를 더 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 차동 소오스 팔로워는 제1 암(arm) 및 제2 암을 포함하고, 상기 제1 암은, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 게이트 및 상기 증폭기 회로의 상기 제1 출력에 연결된 소오스를 포함하는 소오스 팔로워 트랜지스터; 및 제2 공급 전압에 연결된 소오스 및, 상기 제1 암의 상기 소오스 팔로워 트랜지스터의 상기 소오스에 연결된 드레인을 포함하는 전류 소오스 트랜지스터를 포함하고, 상기 제2 암은, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 게이트 및 상기 증폭기 회로의 상기 제2 출력에 연결된 소오스를 포함하는 소오스 팔로워 트랜지스터; 및 상기 제2 공급 전압에 연결된 소오스 및, 상기 제2 암의 상기 소오스 팔로워 트랜지스터의 상기 소오스에 연결된 드레인을 포함하는 전류 소오스 트랜지스터를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제1 출력 사이에 연결된 제1 피드포워드 커패시터 및 상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제2 출력 사이에 연결된 제2 패드포워드 커패시터를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 공통 모드 피드백 증폭기는, 제1 암 및 제2 암을 포함하고, 상기 제1 암은, 공통 소오스 구성으로 연결된 제1 트랜지스터 및 다이오드 연결된(diode-connected) 제2 트랜지스터를 포함하고, 상기 제2 암은, 공통 소오스 구성으로 연결된 제1 트랜지스터 및 다이오드 연결된 제2 트랜지스터를 포함하고, 상기 제1 암의 상기 제1 트랜지스터의 드레인은, 상기 제1 암의 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제2 암의 상기 제1 트랜지스터의 드레인은, 상기 제2 암의 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제1 암의 상기 제1 트랜지스터의 게이트는, 상기 공통 모드 피드백 증폭기의 입력에 연결되고, 상기 제2 암의 상기 제1 트랜지스터의 상기 드레인은, 상기 공통 모드 피드백 증폭기의 상기 출력에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 증폭기 회로는, 상기 증폭기 회로의 상기 제1 출력 및 상기 증폭기 회로의 상기 제2 출력으로부터의 결합 신호(combined signal)에 연결된 저항성 결합 소자(resistive combiner)를 더 포함하고, 상기 저항성 결합 소자는 상기 공통 모드 피드백 증폭기의 상기 입력에 연결되는 출력을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 텔레스코픽 증폭기는, 제1 캐스코드; 제2 캐스코드 및 부하 네트워크를 포함하고, 상기 제1 캐스코드는, 상기 텔레스코픽 증폭기의 상기 제1 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제1 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 제2 캐스코드는, 상기 텔레스코픽 증폭기의 상기 제2 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제2 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 부하 네트워크는 상기 공통 모드 피드백 입력을 포함하고, 상기 부하 네트워크는, 상기 제1 캐스코드의 상기 제2 트랜지스터의 상기 드레인 및 상기 제2 캐스코드의 상기 제2 트랜지스터의 상기 드레인에 연결되고, 상기 부하 네트워크는, 제3 캐스코드, 제4 캐스코드, 제1 부하 전류 소오스 트랜지스터 및 제2 부하 전류 소오스 트랜지스터를 더 포함하고, 상기 제3 캐스코드는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제3 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 제4 캐스코드는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제4 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 제1 부하 전류 소오스 트랜지스터는 제1 공급 전압에 연결된 소오스 및 상기 제3 캐스코드의 상기 제1 트랜지스터의 상기 드레인에 연결된 드레인을 포함하고, 상기 제2 부하 전류 소오스 트랜지스터는 상기 제1 공급 전압에 연결된 소오스 및 상기 제4 캐스코드의 상기 제1 트랜지스터의 상기 드레인에 연결된 드레인을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 차동 소오스 팔로워는 제1 암 및 제2 암을 포함하고, 상기 제1 암은, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 게이트 및 상기 증폭기 회로의 상기 제1 출력에 연결된 소오스를 포함하는 소오스 팔로워 트랜지스터; 및 제2 공급 전압에 연결된 소오스 및, 상기 제1 암의 상기 소오스 팔로워 트랜지스터의 상기 소오스에 연결된 드레인을 포함하는 전류 소오스 트랜지스터를 포함하고, 상기 제2 암은, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 게이트 및 상기 증폭기 회로의 상기 제2 출력에 연결된 소오스를 포함하는 소오스 팔로워 트랜지스터; 및 상기 제2 공급 전압에 연결된 소오스 및, 상기 제2 암의 상기 소오스 팔로워 트랜지스터의 상기 소오스에 연결된 드레인을 포함하는 전류 소오스 트랜지스터를 포함할 수 있다.
본 발명의 다른 실시예에 따른 증폭기 회로는, 텔레스코픽 증폭기(telescopic amplifier); 차동 소오스 팔로워(differential source follower); 공통 모드 피드백 증폭기(common mode feedback amplifier); 제1 피드포워드 커패시터(feedforward capacitor); 및 제2 피드포워드 커패시터를 포함하고, 상기 텔레스코픽 증폭기는, 제1 신호 입력, 제2 신호 입력, 제1 출력, 제2 출력 및 공통 모드 피드백 입력을 포함하고, 상기 차동 소오스 팔로워는, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 제1 입력, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 제2 입력, 상기 증폭기 회로의 제1 출력에 연결된 제1 출력 및 상기 증폭기 회로의 제2 출력에 연결된 제2 출력을 포함하고, 상기 공통 모드 피드백 증폭기는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 출력을 포함하고, 상기 제1 피드포워드 커패시터는 상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제1 출력 사이에 연결되고, 상기 제2 피드포워드 커패시터는 상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제2 출력 사이에 연결된다.
본 발명의 몇몇의 실시예에서, 상기 증폭기 회로는, 제1 폴 스플릿 커패시터(pole-splitting capacitor), 및 제2 폴 스플릿 커패시터를 더 포함하고, 상기 제1 폴 스플릿 커패시터는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력과 상기 텔레스코픽 증폭기의 상기 제1 출력 사이에 연결되고, 상기 제2 폴 스플릿 커패시터는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력과 상기 텔레스코픽 증폭기의 상기 제2 출력 사이에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 폴 스플릿 커패시터 및 상기 제2 폴 스플릿 커패시터는, 공통 모드 단일 이득 주파수(common mode unity-gain frequency)에서의 위상 마진(phase margin)이 적어도 10 도 증가하도록 할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 제1 피드포워드 커패시터 및 상기 제2 피드포워드 커패시터는, 공통 모드 단일 이득 주파수에서의 위상 마진이 적어도 10 도 증가하도록 할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 텔레스코픽 증폭기는, 제1 캐스코드(cascode); 제2 캐스코드; 및 부하 네트워크를 포함하고, 상기 제1 캐스코드는, 상기 텔레스코픽 증폭기의 상기 제1 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성(common-source configuration)으로 연결되는 제1 트랜지스터; 및 상기 제1 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성(common-gate configuration)으로 연결되는 제2 트랜지스터를 포함하고, 상기 제2 캐스코드는, 상기 텔레스코픽 증폭기의 상기 제2 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제2 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 부하 네트워크는 상기 공통 모드 피드백 입력을 포함하고, 상기 부하 네트워크는, 상기 제1 캐스코드의 상기 제2 트랜지스터의 상기 드레인 및 상기 제2 캐스코드의 상기 제2 트랜지스터의 상기 드레인에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 부하 네트워크는, 제3 캐스코드, 제4 캐스코드, 제1 부하 전류 소오스 트랜지스터 및 제2 부하 전류 소오스 트랜지스터를 포함하고, 상기 제3 캐스코드는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제3 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 제4 캐스코드는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및 상기 제4 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고, 상기 제1 부하 전류 소오스 트랜지스터는 제1 공급 전압에 연결된 소오스 및 상기 제3 캐스코드의 상기 제1 트랜지스터의 상기 드레인에 연결된 드레인을 포함하고, 상기 제2 부하 전류 소오스 트랜지스터는 상기 제1 공급 전압에 연결된 소오스 및 상기 제4 캐스코드의 상기 제1 트랜지스터의 상기 드레인에 연결된 드레인을 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 차동 소오스 팔로워는 제1 암(arm) 및 제2 암을 포함하고, 상기 제1 암은, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 게이트 및 상기 증폭기 회로의 상기 제1 출력에 연결된 소오스를 포함하는 소오스 팔로워 트랜지스터; 및 제2 공급 전압에 연결된 소오스 및, 상기 제1 암의 상기 소오스 팔로워 트랜지스터의 상기 소오스에 연결된 드레인을 포함하는 전류 소오스 트랜지스터를 포함하고, 상기 제2 암은, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 게이트 및 상기 증폭기 회로의 상기 제2 출력에 연결된 소오스를 포함하는 소오스 팔로워 트랜지스터; 및 상기 제2 공급 전압에 연결된 소오스 및, 상기 제2 암의 상기 소오스 팔로워 트랜지스터의 상기 소오스에 연결된 드레인을 포함하는 전류 소오스 트랜지스터를 포함할 수 있다.
본 발명의 몇몇의 실시예에서, 상기 공통 모드 피드백 증폭기는, 제1 암 및 제2 암을 포함하고, 상기 제1 암은, 공통 소오스 구성으로 연결된 제1 트랜지스터 및 다이오드 연결된(diode-connected) 제2 트랜지스터를 포함하고, 상기 제2 암은, 공통 소오스 구성으로 연결된 제1 트랜지스터 및 다이오드 연결된 제2 트랜지스터를 포함하고, 상기 제1 암의 상기 제1 트랜지스터의 드레인은, 상기 제1 암의 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제2 암의 상기 제1 트랜지스터의 드레인은, 상기 제2 암의 상기 제2 트랜지스터의 드레인에 연결되고, 상기 제1 암의 상기 제1 트랜지스터의 게이트는, 상기 공통 모드 피드백 증폭기의 입력에 연결되고, 상기 제2 암의 상기 제1 트랜지스터의 상기 드레인은, 상기 공통 모드 피드백 증폭기의 상기 출력에 연결될 수 있다.
본 발명의 몇몇의 실시예에서, 상기 증폭기 회로는, 상기 증폭기 회로의 상기 제1 출력 및 상기 증폭기 회로의 상기 제2 출력으로부터의 결합 신호(combined signal)에 연결된 저항성 결합 소자(resistive combiner)를 더 포함하고, 상기 저항성 결합 소자는 상기 공통 모드 피드백 증폭기의 상기 입력에 연결되는 출력을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 신호 체인(signal chain)을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른, 공통 모드 피드백을 포함하는 차동 증폭기를 설명하기 위한 개략도이다.
도 3은 본 발명의 일 실시예에 따른, 공통 모드 피드백을 포함하는 차동 증폭기를 설명하기 위한 개략도이다.
도 4는 본 발명의 일 실시예에 따른, 루프 이득 크기 및 루프 이득 위상을 설명하기 위한 그래프도이다.
첨부된 도면을 참조하여 이하에서 논의되는 상세한 설명은, 본 발명의 실시예들에 따라 제공되는 폴 스플릿 및 피드포워드 커패시터를 포함하는 공통 모드 피드백을 포함하는 완전 차동 증폭기에 대한 예시적인 실시예를 설명하기 위한 것이며, 본 발명이 구성되거나 이용될 수 있는 유일한 형태를 나타내기 위한 것이 아니다. 이하의 설명은 예시된 실시예와 관련하여 본 발명의 특징을 설명한다. 그러나, 동일한 또는 동등한 기능 및 구조가 본 발명의 범위 내에 포함되도록 의도된 다른 실시예에 의해 달성될 수 있다는 것을 이해해야 한다. 본 명세서의 다른 곳에서 언급 된 바와 같이, 유사한 참조 부호는 유사한 요소 또는 특징을 나타내기 위한 것이다.
도 1은 본 발명의 일 실시예에 따른 5G 신호 체인(signal chain)을 나타낸다. 본 실시예에서, 완전 차동 증폭기는 제1 칩(Chip 1)에 의해 생성된 아날로그 기저 대역 신호를 수신 및 증폭하며, 제1 칩(Chip 1)은 안테나로부터 RF(또는 mm 웨이브(mm-wave)) 신호를 수신하고, 그것을 증폭하고, 그것을 기저 대역으로 다운 믹스(mix down)한다. 완전 차동 증폭기의 출력은 아날로그 기저 대역 신호를 디지털화하는 10 비트 아날로그 디지털 변환기에 제공되고, 디지털화된 신호는 모뎀으로 전송된다.
도 2를 참조하면, 본 발명의 몇몇의 실시예에서, 완전 차동 증폭기 회로는 차동 증폭기(205) 및 공통 모드 피드백 루프(common mode feedback loop, CMFB loop)를 포함한다. 이러한 루프는, 증폭기의 성능 저하를 초래할 수 있는 큰 공통 모드 신호를 회피하기 위해, 출력 신호의 공통 모드 성분을 거의 0으로 유지하도록 작용할 수 있다. 공통 모드 피드백 루프는, (차동 증폭기(205)의 두 입력으로부터의 신호를 평균하는) 저항성 결합 소자(225)에 연결된 입력과, 차동 증폭기(205)의 공통 모드 피드백 입력(300)에 연결된 출력을 포함하는 공통 모드 피드백 증폭기(215)를 포함한다.
도 3을 참조하면, 완전 차동 증폭기(205)는, 제1 암(310) 및 제2 암(320)을 포함하는 차동 소오스 팔로워일 수 있는 제2 스테이지가 후속되는, 텔레스코픽 증폭기(350)일 수 있는 제1 스테이지를 포함한다. 증폭기 회로는 앞서 설명한 바와 같은 공통 모드 피드백 증폭기(215)를 더 포함할 수 있다. 본 발명의 몇몇의 실시예에서, 차동 소오스 팔로워는, 완전 차동 증폭기의 일부분이 아닌 공통 모드 피드백 증폭기의 일부분일 수 있거나, 완전히 존재하지 않을 수 있다.
본 발명의 몇몇의 실시예에서, 텔레스코픽 증폭기(350)는 (i) 제1 신호 입력(210) 및 제2 신호 입력(220)을 포함하는 차동 입력 (ii) 제1 출력(410) 및 제2 출력(420)을 포함하는 차동 출력 및 (iii) 공통 모드 피드백 입력(300)을 포함한다. 텔레스코픽 증폭기(350)는 차동 캐스코드 전류 미러 부하(differential cascode current mirror load) 및 테일 전류 소오스(tail current source)를 포함하는 차동 캐스코드 증폭기이다. 텔레스코픽 증폭기(350)는 (i) 함께 캐스코드 증폭기를 형성하는 (도시된 바와 같이 포지티브 NMOS 캐스코드 증폭기일 수 있는) 제1 캐스코드 및 (도시된 바와 같이 네거티브 NMOS 캐스코드 증폭기일 수 있는) 제2 캐스코드 (ii) 차동 캐스코드 증폭기에 대한 부하로서 연결되는 캐스코드 전류 미러 부하(365) 및 (iii) 아래에서 더욱 상세하게 설명되는 차동 캐스코드 증폭기의 테일 전류 소오스(400)를 포함한다. 본 명세서에서 사용된 바와 같이, "캐스코드"는 2 개의 트랜지스터를 포함하며, 이 중 하나는 공통 소오스 구성으로 연결되고, 이 중 다른 하나는 공통 게이트 구성으로 연결된다. 그리고 공통 게이트 구성으로 연결되는 트랜지스터의 소오스는 공통 소오스 구성으로 연결되는 트랜지스터의 드레인에 연결된다. 제1 캐스코드는 제1 트랜지스터(411) 및 제2 트랜지스터(412)를 포함한다. 제1 캐스코드의 제1 트랜지스터(411)는 공통 소오스 구성으로 연결되며, 텔레스코픽 증폭기(350)의 제1 신호 입력(210)에 연결되는 게이트를 포함한다. 제1 캐스코드의 제2 트랜지스터(412)는 공통 게이트 구성으로 연결되며, 제1 캐스코드의 제1 트랜지스터(411)의 드레인에 연결되는 소오스와, 텔레스코픽 증폭기(350)의 제1 출력(410)에 연결되는 드레인을 포함한다.
제2 캐스코드는 제1 트랜지스터(421) 및 제2 트랜지스터(422)를 포함한다. 제2 캐스코드의 제1 트랜지스터(421)는 공통 소오스 구성으로 연결되며, 텔레스코픽 증폭기(350)의 제2 신호 입력(220)에 연결되는 게이트를 포함한다. 제2 캐스코드의 제2 트랜지스터(422)는 공통 게이트 구성으로 연결되며, 제2 캐스코드의 제1 트랜지스터(421)의 드레인에 연결되는 소오스와, 텔레스코픽 증폭기(350)의 제2 출력(420)에 연결되는 드레인을 포함한다.
본 발명의 몇몇의 실시예에서, 캐스코드 전류 미러 부하(365)는 (도시된 바와 같이 포지티브 PMOS 캐스코드 증폭기일 수 있는) 제3 캐스코드, (도시된 바와 같이 네거티브 PMOS 캐스코드 증폭기일 수 있는) 제4 캐스코드, 제1 부하 전류 소오스 트랜지스터(415) 및 제2 부하 전류 소오스 트랜지스터(425)를 포함한다. 제3 캐스코드는 제1 트랜지스터(431) 및 제2 트랜지스터(432)를 포함한다. 제3 캐스코드의 제1 트랜지스터(431)는 공통 소오스 구성으로 연결되며, 텔레스코픽 증폭기(350)의 공통 모드 피드백 입력(300)에 연결되는 게이트를 포함한다. 제3 캐스코드의 제2 트랜지스터(432)는 공통 게이트 구성으로 연결되며, 제3 캐스코드의 제1 트랜지스터(431)의 드레인에 연결되는 소오스와, 텔레스코픽 증폭기(350)의 제1 출력(410)에 연결되는 드레인을 포함한다.
제4 캐스코드는 제1 트랜지스터(441) 및 제2 트랜지스터(442)를 포함한다. 제4 캐스코드의 제1 트랜지스터(441)는 공통 소오스 구성으로 연결되며, 텔레스코픽 증폭기(350)의 공통 모드 피드백 입력(300)에 연결되는 게이트를 포함한다. 제4 캐스코드의 제2 트랜지스터(442)는 공통 게이트 구성으로 연결되며, 제4 캐스코드의 제1 트랜지스터(441)의 드레인에 연결되는 소오스와, 텔레스코픽 증폭기(350)의 제2 출력(420)에 연결되는 드레인을 포함한다.
제1 부하 전류 소오스 트랜지스터(415)는 제1 공급 전압(예컨대 Vdd로 참조될 수 있는 포지티브 공급 전압)에 연결되는 소오스와, 제3 캐스코드의 제1 트랜지스터(431)의 드레인에 연결되는 드레인을 포함할 수 있다. 제2 부하 전류 소오스 트랜지스터(425)는 제1 공급 전압에 연결되는 소오스와, 제4 캐스코드의 제1 트랜지스터(441)의 드레인에 연결되는 드레인을 포함할 수 있다.
제1 캐스코드 및 제2 캐스코드의 모든 트랜지스터는 NMOS 트랜지스터(N-channel metal oxide semiconductor field effect transistor)일 수 있다. 제1 캐스코드의 제1 트랜지스터(411) 및 제2 캐스코드의 제1 트랜지스터(421) 각각에 대한 소오스 각각은, 공통 노드 또는 차동 캐스코드 증폭기의 "테일"에 연결될 수 있고, 이것은 차동 캐스코드 증폭기의 테일 전류 소오스(400)를 통해 제2 공급 전압(예컨대, Vss로 참조될 수 있는, 제1 공급 전압보다 낮은 공급 전압)에 연결될 수 있다.
완전 차동 증폭기(205)의 제2 스테이지로서 작용할 수 있는 차동 소오스 팔로워는, 앞서 설명한 바와 같이, 제1 암(310) 및 제2 암(320)을 포함할 수 있다. 차동 소오스 팔로워의 제1 암(310)은 소오스 팔로워 트랜지스터(311) 및 전류 소오스 트랜지스터(312)를 포함할 수 있다. 제1 암(310)의 소오스 팔로워 트랜지스터(311)는 텔레스코픽 증폭기(350)의 제1 출력(410)에 연결되는 게이트와, 증폭기 회로의 제1 출력(315)에 연결되는 소오스를 포함할 수 있다. 제1 암(310)의 전류 소오스 트랜지스터(312)는, 제2 공급 전압에 연결되는 소오스와, 제1 암(310)의 소오스 팔로워 트랜지스터(311)의 소오스에 연결되는 드레인을 포함할 수 있다.
차동 소오스 팔로워의 제2 암(320)은 소오스 팔로워 트랜지스터(321) 및 전류 소오스 트랜지스터(322)를 포함할 수 있다. 제2 암(320)의 소오스 팔로워 트랜지스터(321)는 텔레스코픽 증폭기(350)의 제2 출력(420)에 연결되는 게이트와, 증폭기 회로의 제2 출력(325)에 연결되는 소오스를 포함할 수 있다. 제2 암(320)의 전류 소오스 트랜지스터(322)는, 제2 공급 전압에 연결되는 소오스와, 제2 암(320)의 소오스 팔로워 트랜지스터(321)의 소오스에 연결되는 드레인을 포함할 수 있다.
공통 모드 피드백 증폭기(215)는, 한 쌍의 다이오드 연결 트랜지스터를 이용하여 함께 차동 쌍(differential pair)을 형성하는 제1 암(510) 및 제2 암(520)을 포함할 수 있고, 한 쌍의 다이오드 연결 트랜지스터는 차동 쌍에 대한 차동 부하(differential load)로 작용한다. 공통 모드 피드백 증폭기(215)의 제1 암(510)은 제1 트랜지스터(511) 및 제2 트랜지스터(512)를 포함할 수 있다. 공통 모드 피드백 증폭기(215)의 제1 암(510)의 제1 트랜지스터(511)는 공통 소오스 구성으로 연결될 수 있고, 공통 모드 피드백 증폭기(215)의 제1 암(510)의 제2 트랜지스터(512)는 다이오드 연결될 수 있다. 공통 모드 피드백 증폭기(215)의 제1 암(510)의 제1 트랜지스터(511)의 드레인은, 공통 모드 피드백 증폭기(215)의 제1 암(510)의 제2 트랜지스터(512)의 드레인과 연결될 수 있다.
공통 모드 피드백 증폭기(215)의 제2 암(520)은 제1 트랜지스터(521) 및 제2 트랜지스터(522)를 포함할 수 있다. 공통 모드 피드백 증폭기(215)의 제2 암(520)의 제1 트랜지스터(521)는 공통 소오스 구성으로 연결될 수 있고, 공통 모드 피드백 증폭기(215)의 제2 암(520)의 제2 트랜지스터(522)는 다이오드 연결될 수 있다. 공통 모드 피드백 증폭기(215)의 제2 암(520)의 제1 트랜지스터(521)의 드레인은, 공통 모드 피드백 증폭기(215)의 제2 암(520)의 제2 트랜지스터(522)의 드레인과 연결될 수 있다.
공통 모드 피드백 증폭기(215)의 제1 암(510)의 제1 트랜지스터(511)의 게이트는 공통 모드 피드백 증폭기(215)의 입력(530)에 연결될 수 있고, 공통 모드 피드백 증폭기(215)의 제2 암(520)의 제1 트랜지스터(521)의 드레인은 공통 모드 피드백 증폭기(215)의 출력(540)에 연결될 수 있다. 공통 모드 피드백 증폭기(215)의 제1 암(510)의 제1 트랜지스터(511) 및 공통 모드 피드백 증폭기(215)의 제2 암(520)의 제1 트랜지스터(521) 각각의 소오스는, 공통 노드 또는 공통 모드 피드백 증폭기(215)의 "테일"에 연결될 수 있고, 이것은 공통 모드 피드백 증폭기(215)의 전류 소오스 트랜지스터(500)을 통해 제2 공급 전압에 연결될 수 있다. 공통 모드 피드백 증폭기(215)의 제2 암(520)의 제1 트랜지스터(521)의 게이트(550)는, 공통 모드 피드백 루프에 대한 세트포인트(setpoint)로서 작용하는 전압 레퍼런스에 연결된다.
회로의 수 개의 n 채널 MOSFET은, 그 게이트가, (n 채널 MOSFET을 바이어싱하기 위해 사용되므로) 본 명세서에서 "n 바이어스" 전압으로 참조되는 서로 다른 두 바이어스 중 하나에 연결될 수 있으며, 회로의 수 개의 p 채널 MOSFET(또는 "PMOS 트랜지스터")은, 그 게이트가, 유사한 이유로, 본 명세서에서 "p 바이어스" 전압으로 참조되는 서로 다른 두 바이어스 중 하나에 연결될 수 있다. 이들 n 바이어스 전압 및 p 바이어스 전압은, 적절하게 설정된 전류 미러 레퍼런스 트랜지스터(및 바이어스 전압이 인가되어 미러 트랜지스터로서 작용하는 트랜지스터)에 의해 생성될 수 있다.
예를 들어, 본 발명의 몇몇의 실시예에서, 다양한 트랜지스터의 게이트는 다음과 같이 바이어스 전압에 연결된다. 차동 캐스코드 증폭기의 테일 전류 소오스(400)의 게이트, 차동 소오스 팔로워의 제1 암(310)의 전류 소오스 트랜지스터(312)의 게이트, 차동 소오스 팔로워의 제2 암(320)의 전류 소오스 트랜지스터(322)의 게이트 및 공통 모드 피드백 증폭기(215)의 전류 소오스 트랜지스터(500)의 게이트는 제1 n 바이어스 전압에 연결된다. 제1 캐스코드의 제2 트랜지스터(412)의 게이트 및 제2 캐스코드의 제2 트랜지스터(422)의 게이트는 제2 n 바이어스 전압에 연결된다. 캐스코드 전류 미러 부하(365)의 제1 부하 전류 소오스 트랜지스터(415)의 게이트 및 캐스코드 전류 미러 부하(365)의 제2 부하 전류 소오스 트랜지스터(425)의 게이트는 제1 p 바이어스 전압에 연결되고, 제3 캐스코드의 제2 트랜지스터(432)의 게이트 및 제4 캐스코드의 제2 트랜지스터(442)의 게이트는 제2 p 바이어스 전압에 연결된다.
완전 차동 증폭기(205)는 1.8 V 공급 전압부터 동작할 수 있다. 완전 차동 증폭기(205)는 고주파 비 도미넌트 폴(high-frequency non-dominant pole)을 가질 수 있고, 차동 피드백 루프에서 명시적 보상(explicit compensation)은 요구되지 않을 수 있다. 그러나 적절한 조치가 없으면 공통 모드 피드백 루프의 안정성이 떨어지거나 공통 모드 피드백 루프가 불안정해질 수 있다.
따라서, 공통 모드 피드백 루프의 위상 마진을 개선하기 위해 커패시터가 사용될 수 있다. 본 발명의 몇몇의 실시예에서, 증폭기 회로는, 예를 들어, 제1 폴 스플릿 커패시터(610) 및 제2 폴 스플릿 커패시터(620)를 포함한다. 제1 폴 스플릿 커패시터(610)는 텔레스코픽 증폭기(350)의 공통 모드 피드백 입력(300)과 텔레스코픽 증폭기(350)의 제1 출력(410) 사이에 연결되고, 제2 폴 스플릿 커패시터(620)는 텔레스코픽 증폭기(350)의 공통 모드 피드백 입력(300)과 텔레스코픽 증폭기(350)의 제2 출력(420) 사이에 연결된다. 이들 커패시터는 폴을 2 개의 폴 쌍으로 스플릿한다. 각각의 폴 쌍의 두 폴은 (i) 공통 모드 피드백 증폭기(215)의 출력(540)에, 그리고 (ii) 텔레스코픽 증폭기(350)의 출력(410, 420)에 있다. 폴 스플릿 커패시터(610, 620)의 존재는 이들 두 폴 중 처음 것을 더 낮은 주파수로 푸시(push)하고, 이들 두 폴 중 두번째를 더 높은 주파수로 푸시하여, 위상 마진을 개선하고 이에 따라 안정성을 개선한다. 그러나, 본 발명의 몇몇의 실시예에서, 폴 스플릿 커패시터(610, 620)는 차동 파드백 루프를 로드(load)하고, 이에 따라 폴 스플릿 커패시터(610, 620)는, 대역폭 감소의 결과가 10 % 미만이 되도록 선택될 수 있다. 폴 스플릿 커패시터(610, 620)는 MOM(metal-oxide-metal) 구조를 이용하여 구현될 수 있다.
또한, 공통 모드 피드백 증폭기의 출력(540)과 증폭기 회로의 제1 출력(315) 사이에 연결된 제1 피드포워드 커패시터(710) 및 공통 모드 피드백 증폭기의 출력(540)과 증폭기 회로의 제2 출력(325) 사이에 연결된 제2 피드포워드 커패시터(720)에 의해 피드포워드 보상이 제공될 수 있다. 피드포워드 커패시터(710, 720)의 존재는 공통 모드 피드백 루프 안정성을 더욱 개선시키고, 공정 및 온도에 대한 강건한 디자인을 보장할 수 있다. 피드포워드 커패시터(710, 720)는 또한 MOM(metal-oxide-metal) 구조를 이용하여 구현될 수 있다.
본 발명의 몇몇의 실시예에서, 도 3의 회로에 따른 공통 모드 피드백 증폭기는 50 uA의 전류만을 소모하며 300 MHz가 넘는 루프 대역폭을 갖는다. 도 4는 본 발명의 일 실시예에 따른 (제1 커브(481)의) 루프 이득 크기 및 (제2 커브(482)의) 루프 이득 위상에 대한 플롯을 나타낸다. 이와 함께, 폴 스플릿 커패시터(610, 620) 및 피드포워드 커패시터(710, 720) 모두의 존재는, 도 4에 도시된 바와 같이, 55 도를 초과하는 공통 모드 피드백 루프 위상 마진을 만들 수 있다. 커패시턴스 값 및 디바이스 크기는, 타겟 증폭기 대역폭 및 전력 소모에 의존적일 수 있다. 본 발명의 몇몇의 실시예에서, 커패시터 값은, 피드포워드 커패시터에 대해 10 단위의 fF일 수 있고, 폴 스플릿 커패시터에 대해 50-100 fF일 수 있다.
본 발명의 몇몇의 실시예들은 본 명세서에서 전계 효과 트랜지스터로 구성되는 것으로 설명되지만, 일부 실시예에서는 대신에, 또는 유사한 효과로 다른 트랜지스터(예컨대 바이폴라 트랜지스터)가 사용될 수 있음을 이해할 수 있을 것이다. 본 명세서에서 사용된 바와 같이, 트랜지스터의 2 개의 주요 단자(예를 들어, MOSFET의 경우 소오스 및 드레인, 또는 바이폴라 트랜지스터의 경우 컬렉터 및 이미터)는 트랜지스터의 "주" 단자로서 참조될 수 있고, 트랜지스터를 제어하는 데 사용되는 단자(예를 들어, MOSFET의 경우 게이트, 또는 바이폴라 트랜지스터의 경우 베이스)는 트랜지스터의 "제어" 단자로서 참조될 수 있다. 본 명세서에 사용된 바와 같이, 트랜지스터에 대한 접속이 2-단자 장치에 사용되는 용어로 설명될 때, 이는 설명되는 트랜지스터의 주 단자에 대한 접속이다. 예를 들어, 하나의 회로의 두 노드 "사이에 연결된" 트랜지스터는, 두 개의 노드 중 첫 번째 노드에 연결된 트랜지스터의 주 단자 중 첫 번째 단자와, 두 개의 노드 중 두 번째 노드에 연결된 트랜지스터의 주 단자 중 두 번째 단자를 포함한다. 다른 예로서, (CMOS 인버터의 경우에서와 같이) 2 개의 트랜지스터가 "직렬로" 연결되는 것은, 2 개의 트랜지스터 중 하나의 트랜지스터의 주 단자가, 2 개의 트랜지스터 중 다른 하나의 주 단자에 연결되는 것이다. 본 명세서에서 사용된 바와 같이, 바이폴라 트랜지스터의 "게이트"는 바이폴라 트랜지스터의 베이스를 의미하고, 바이폴라 트랜지스터의 "소오스"는 바이폴라 트랜지스터의 이미터를 의미하고, 바이폴라 트랜지스터의 "드레인"는 바이폴라 트랜지스터의 컬렉터를 의미한다.
"제1", "제2", "제3"등의 용어는 본 명세서에서 다양한 요소들, 구성 요소들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이들 요소들, 구성 요소들, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 제한되어서는 안된다. 이들 용어들은 하나의 요소, 구성 요소, 영역, 층 또는 섹션을 다른 요소, 구성 요소, 영역, 층 또는 섹션으로부터 구별하기 위해서만 사용된다. 따라서, 본 명세서에서 논의되는 제1 요소, 구성 요소, 영역, 층 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않고 제2 요소, 구성 요소, 영역, 층 또는 섹션으로 지칭될 수 있다.
"아래(beneath)", "아래(below)", "아래(lower)", "아래(under)", "위(above)", "위(upper)" 등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 바와 같이 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들)과의 관계를 설명하기 위해, 그 설명의 용이함을 위해 사용될 수 있다. 이러한 공간적으로 상대적인 용어는 도면에 도시된 방위(orientation)에 추가하여, 사용 또는 작동 중인 장치의 다른 방위를 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면의 장치가 뒤집힌다면, 다른 요소들 또는 특징들의 "아래(below)" 또는 "아래(beneath)" 또는 "아래(under)"로 기술된 요소는 다른 요소들 또는 특징들의 "위(above)"에 배향될 것이다. 따라서, "아래(below)" 및 "아래(under)"의 예시적인 용어는 위와 아래의 방향 모두를 포함할 수 있다. 장치는 다른 방향으로 배향 될 수 있고 (예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 이에 따라 해석되어야 한다. 또한, 하나의 층이 2 개의 층 "사이에" 있는 것으로 언급될 때, 그것은 2 개의 층 사이의 유일한 층일 수 있거나, 하나 또는 그 이상의 개재된 층이 또한 존재할 수 있음이 이해될 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위한 것이며, 본 발명의 개념을 제한하고자 하는 것은 아니다. 본 명세서에서 사용되는 용어 "실질적으로", "약" 및 이와 유사한 용어는 근사 용어로 사용되며 정도(degree)의 용어로 사용되지 않으며, 해당 기술 분야의 통상의 기술자에 의해 이해될 수 있는, 측정되거나 계산된 값의 고유한 편차를 설명하기 위한 것이다.
본 명세서에서 사용된 단수 형태는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는(comprises)" 및/또는 "포함하는(comprising)"이라는 용어는 명시된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소의 존재를 나타내지만, 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 그 그룹의 존재 또는 추가를 배제하지는 않는다는 점이 더 이해될 것이다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련된 열거된 항목의 임의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현식은 요소들의 목록 앞에서 요소의 전체 목록을 수정하며 목록의 개별 요소를 수정하지 않는다. 또한, 본 발명의 개념의 실시 예를 기술할 때 "할 수 있다"를 사용하는 것은 "본 발명의 하나 이상의 실시예"를 의미한다. 또한, "예시적인"이라는 용어는 예 또는 설명을 의미하기 위한 것이다. 본 명세서에 사용된 바와 같이, 용어 "사용", "사용하는" 및 "사용된"은 각각 용어 "이용", "이용" 및 "이용된"과 동의어로 간주될 수 있다.
요소 또는 층이 다른 요소 또는 층의 "위에", "연결된", "결합된" 또는 "인접한"으로 언급될 때, 그것은 직접 위에, 직접 연결된, 직접 결합된 또는 바로 인접한을 의미할 수 있거나, 하나 이상의 개재 요소 또는 층이 존재할 수 있음을 이해할 수 있을 것이다. 대조적으로, 요소 또는 층이 다른 요소 또는 층에 "직접적으로 위에", "직접 연결된다", "직접 결합된다" 또는 "바로 인접한"으로 언급될 때, 개재하는 요소 또는 층은 존재하지 않는다.
본 명세서에서 기재된 임의의 수치 범위는, 기재된 범위 내에 포함된 동일한 수치 정밀도의 모든 하위 범위를 포함하도록 의도된다. 예를 들어, "1.0 내지 10.0"의 범위는, 기재된 최소 값 1.0과 기재된 최대 값 10.0 사이(및 포함)의 모든 하위 범위를 포함하도록 의도되어, 상기 하위 범위는 예컨대 2.4 내지 7.6과 같이 1.0 이상의 최소 값과 10.0 이하의 최대 값을 가질 수 있다. 여기에 기재된 최대 수치 제한은 여기에 포함되는 더 낮은 모든 수치 제한을 포함하도록 의도되며, 본 명세서에 인용된 임의의 최소 수치 제한은 여기에 포함되는 모든 더 높은 수치 제한을 포함하도록 의도된 것이다.
본 명세서에서 폴 스플릿 및 피드포워드 커패시터를 구비하는 공통 모드 피드백을 포함하는 완전 차동 증폭기에 대한 예시적인 실시예들이 상세하게 설명되고 도시되었으나, 수많은 수정 및 변형이 해당 기술 분야의 통상의 기술자에게 자명할 것이다. 따라서, 본 개시의 원리에 따라 구성된 폴 스플릿 및 피드포워드 커패시터를 구비하는 공통 모드 피드백을 포함하는 완전 차동 증폭기는, 본 명세서에서 수체적으로 설명된 것고 다른 방식으로 구현될 수 있다. 본 발명은 또한 다음의 특허 청구 범위 및 그 등가물에서 정의된다.
이상 첨부된 도면을 참조하여 본 발명에 따른 다양한 실시예들 및 특징들이 설명되었으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 텔레스코픽 증폭기(telescopic amplifier); 및
    공통 모드 피드백 증폭기(common mode feedback amplifier)를 포함하고,
    상기 텔레스코픽 증폭기는,
    제1 신호 입력,
    제2 신호 입력,
    제1 출력,
    제2 출력,
    공통 모드 피드백 입력,
    제1 폴 스플릿 커패시터(pole-splitting capacitor), 및
    제2 폴 스플릿 커패시터를 포함하고,
    상기 공통 모드 피드백 증폭기는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 출력을 포함하고,
    상기 제1 폴 스플릿 커패시터는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력과 상기 텔레스코픽 증폭기의 상기 제1 출력 사이에 연결되고,
    상기 제2 폴 스플릿 커패시터는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력과 상기 텔레스코픽 증폭기의 상기 제2 출력 사이에 연결되는 증폭기 회로.
  2. 제1항에 있어서,
    상기 텔레스코픽 증폭기는,
    제1 캐스코드(cascode);
    제2 캐스코드; 및
    부하 네트워크를 포함하고,
    상기 제1 캐스코드는,
    상기 텔레스코픽 증폭기의 상기 제1 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성(common-source configuration)으로 연결되는 제1 트랜지스터; 및
    상기 제1 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성(common-gate configuration)으로 연결되는 제2 트랜지스터를 포함하고,
    상기 제2 캐스코드는,
    상기 텔레스코픽 증폭기의 상기 제2 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및
    상기 제2 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고,
    상기 부하 네트워크는 상기 공통 모드 피드백 입력을 포함하고,
    상기 부하 네트워크는,
    상기 제1 캐스코드의 상기 제2 트랜지스터의 상기 드레인 및
    상기 제2 캐스코드의 상기 제2 트랜지스터의 상기 드레인에 연결되는 증폭기 회로.
  3. 제2항에 있어서,
    상기 부하 네트워크는,
    제3 캐스코드,
    제4 캐스코드,
    제1 부하 전류 소오스 트랜지스터 및
    제2 부하 전류 소오스 트랜지스터를 포함하고,
    상기 제3 캐스코드는,
    상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및
    상기 제3 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고,
    상기 제4 캐스코드는,
    상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및
    상기 제4 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고,
    상기 제1 부하 전류 소오스 트랜지스터는 제1 공급 전압에 연결된 소오스 및 상기 제3 캐스코드의 상기 제1 트랜지스터의 상기 드레인에 연결된 드레인을 포함하고,
    상기 제2 부하 전류 소오스 트랜지스터는 상기 제1 공급 전압에 연결된 소오스 및 상기 제4 캐스코드의 상기 제1 트랜지스터의 상기 드레인에 연결된 드레인을 포함하는 증폭기 회로.
  4. 제1항에 있어서,
    상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제1 출력 사이에 연결된 제1 피드포워드 커패시터(feedforward capacitor) 및
    상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제2 출력 사이에 연결된 제2 피드포워드 커패시터를 더 포함하는 증폭기 회로.
  5. 제1항에 있어서,
    상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 제1 입력,
    상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 제2 출력,
    상기 증폭기 회로의 제1 출력에 연결된 제1 출력 및
    상기 증폭기 회로의 제2 출력에 연결된 제2 출력을 포함하는 차동 소오스 팔로워(differential source follower)를 더 포함하는 증폭기 회로.
  6. 텔레스코픽 증폭기(telescopic amplifier);
    차동 소오스 팔로워(differential source follower);
    공통 모드 피드백 증폭기(common mode feedback amplifier);
    제1 피드포워드 커패시터(feedforward capacitor); 및
    제2 피드포워드 커패시터를 포함하고,
    상기 텔레스코픽 증폭기는,
    제1 신호 입력,
    제2 신호 입력,
    제1 출력,
    제2 출력 및
    공통 모드 피드백 입력을 포함하고,
    상기 차동 소오스 팔로워는,
    상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 제1 입력,
    상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 제2 입력,
    상기 증폭기 회로의 제1 출력에 연결된 제1 출력 및
    상기 증폭기 회로의 제2 출력에 연결된 제2 출력을 포함하고,
    상기 공통 모드 피드백 증폭기는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력에 연결된 출력을 포함하고,
    상기 제1 피드포워드 커패시터는 상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제1 출력 사이에 연결되고,
    상기 제2 피드포워드 커패시터는 상기 공통 모드 피드백 증폭기의 상기 출력과 상기 증폭기 회로의 상기 제2 출력 사이에 연결되는 증폭기 회로.
  7. 제6항에 있어서,
    제1 폴 스플릿 커패시터(pole-splitting capacitor), 및
    제2 폴 스플릿 커패시터를 더 포함하고,
    상기 제1 폴 스플릿 커패시터는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력과 상기 텔레스코픽 증폭기의 상기 제1 출력 사이에 연결되고,
    상기 제2 폴 스플릿 커패시터는, 상기 텔레스코픽 증폭기의 상기 공통 모드 피드백 입력과 상기 텔레스코픽 증폭기의 상기 제2 출력 사이에 연결되는 증폭기 회로.
  8. 제7항에 있어서,
    상기 제1 폴 스플릿 커패시터 및 상기 제2 폴 스플릿 커패시터는, 공통 모드 단일 이득 주파수(common mode unity-gain frequency)에서의 위상 마진(phase margin)이 적어도 10 도 증가하도록 하는 증폭기 회로.
  9. 제7항에 있어서,
    상기 제1 피드포워드 커패시터 및 상기 제2 피드포워드 커패시터는, 공통 모드 단일 이득 주파수에서의 위상 마진이 적어도 10 도 증가하도록 하는 증폭기 회로.
  10. 제9항에 있어서,
    상기 텔레스코픽 증폭기는,
    제1 캐스코드(cascode);
    제2 캐스코드; 및
    부하 네트워크를 포함하고,
    상기 제1 캐스코드는,
    상기 텔레스코픽 증폭기의 상기 제1 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성(common-source configuration)으로 연결되는 제1 트랜지스터; 및
    상기 제1 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제1 출력에 연결된 드레인을 포함하고, 공통 게이트 구성(common-gate configuration)으로 연결되는 제2 트랜지스터를 포함하고,
    상기 제2 캐스코드는,
    상기 텔레스코픽 증폭기의 상기 제2 신호 입력에 연결된 게이트를 포함하고, 공통 소오스 구성으로 연결되는 제1 트랜지스터; 및
    상기 제2 캐스코드의 상기 제1 트랜지스터의 드레인에 연결되는 소오스와, 상기 텔레스코픽 증폭기의 상기 제2 출력에 연결된 드레인을 포함하고, 공통 게이트 구성으로 연결되는 제2 트랜지스터를 포함하고,
    상기 부하 네트워크는 상기 공통 모드 피드백 입력을 포함하고,
    상기 부하 네트워크는,
    상기 제1 캐스코드의 상기 제2 트랜지스터의 상기 드레인 및
    상기 제2 캐스코드의 상기 제2 트랜지스터의 상기 드레인에 연결되는 증폭기 회로.
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