KR20190023922A - 물리적 복제방지 기능을 위한 집적 회로 및 이를 포함하는 장치 - Google Patents

물리적 복제방지 기능을 위한 집적 회로 및 이를 포함하는 장치 Download PDF

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KR20190023922A
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Abstract

본 개시의 예시적 실시예에 따라, 물리적 복제 방지 기능(Physically Unclonable Function; PUF)을 위한 집적 회로는, 로직 게이트의 문턱 레벨에 기초하여 고유한 레벨들을 각각 가지는 제1 및 제2 셀 신호를 각각 출력하는 제1 및 제2 PUF 셀, 및 제1 및 제2 셀 신호로부터 제1 조합 신호를 생성하는 제1 단(stage)을 포함하는 조합 회로를 포함할 수 있고, 제1 및 제2 PUF 셀은 제1 및 제2 셀 신호를 각각 출력하는 제1 및 제2 로직 게이트를 각각 포함할 수 있고, 조합 회로는 제1 및 제2 셀 신호를 수신하고 제1 조합 신호를 출력하는, 제1 및 제2 로직 게이트와 동일한 제3 로직 게이트를 포함할 수 있다.

Description

물리적 복제방지 기능을 위한 집적 회로 및 이를 포함하는 장치{INTEGRATED CIRCUIT FOR PHYSICALLY UNCLONABLE FUNCTION AND DEVICE INCLUDING THE SAME}
본 개시의 기술적 사상은 물리적 복제방지 기능(physically unclonable function)에 관한 것으로서, 자세하게는 물리적 복제방지 기능을 위한 집적 회로 및 이를 포함하는 장치에 관한 것이다.
물리적 복제방지 기능(Physical Unclonable Function; PUF)은 하드웨어의 본질적인(intrinsic) 특성에 기초하여 하드웨어에 대응하는 고유한(unique) 값을 제공할 수 있다. 예를 들면, 칩들과 같은 복수의 하드웨어들이 동일한 공정에 의해서 제조되더라도, 복수의 하드웨어들 각각은 물리적으로 완전히 일치하지 아니할 수 있고, 복수의 하드웨어들에서 약간의 변동(variation)들이 발생할 수 있다. 이러한 변동들에 기초하여, 하드웨어의 고유한 값이 추출될 수 있고, 추출된 값은 보안이 필요한 어플리케이션, 예컨대 보안 통신, 보안 데이터 처리, 사용자 식별 등에 사용될 수 있다. 이와 같이, 물리적 복제방지 기능을 제공하는 부품은, 다양한 어플리케이션들에 사용될 수 있고, 높은 엔트로피 또는 낮은 예측가능성을 가지면서도 효율적인 구조를 가질 것이 요구되고 있다.
본 개시의 기술적 사상은 물리적 복제방지 기능을 위한 집적 회로 및 이를 포함하는 장치에 관한 것으로서, 물리적 복제방지 기능을 제공하기 위하여 디지털 로직으로 구현된 집적 회로 및 이를 포함하는 장치에 관한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른, 물리적 복제방지 기능(PUF)을 위한 집적 회로는, 로직 게이트의 문턱 레벨에 기초하여 고유한 레벨들을 각각 가지는 제1 및 제2 셀 신호를 각각 출력하는 제1 및 제2 PUF 셀, 및 제1 및 제2 셀 신호로부터 제1 조합 신호를 생성하는 제1 단(stage)을 포함하는 조합 회로를 포함할 수 있고, 제1 및 제2 PUF 셀은 제1 및 제2 셀 신호를 각각 출력하는 제1 및 제2 로직 게이트를 각각 포함할 수 있고, 조합 회로는 제1 및 제2 셀 신호를 수신하고 제1 조합 신호를 출력하는, 제1 및 제2 로직 게이트와 동일한 제3 로직 게이트를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 물리적 복제방지 기능(PUF)을 위한 집적 회로는, 고유한 레벨을 가지는 셀 신호를 각각 생성하는 복수의 PUF 셀들, 및 복수의 PUF 셀들로부터 복수의 셀 신호들을 수신하고, 복수의 셀 신호들 중 적어도 하나에 대응하는 출력 신호를 생성하는 조합 회로를 포함할 수 있고, 복수의 PUF 셀들 각각은 복수의 로직 게이트들을 포함할 수 있고, 셀 신호의 고유한 레벨은 복수의 로직 게이트들의 문턱 레벨들에 기초하여 결정될 수 있다.
본 개시의 기술적 사상의 일측면에 따른, 물리적 복제방지 기능을 위한 장치는, 물리적 복제 방지 기능(Physically Unclonable Function; PUF)를 위한 장치로서, 복수의 로직 게이트들의 문턱 레벨들에 기초하여 결정된 고유한 레벨을 가지는 셀 신호를 각각 생성하는 복수의 PUF 셀들을 포함하고, 복수의 인에이블 신호들에 기초하여 복수의 셀 신호들 중 적어도 하나에 대응하는 출력 신호를 출력하는 로직 블록, 및 복수의 PUF 셀들 중 적어도 하나를 선택하기 위하여 활성화된 인에이블 신호를 포함하는 복수의 인에이블 신호들을 생성하고, 출력 신호에 기초하여 장치의 키를 생성하는 컨트롤러를 포함할 수 있다.
본 개시의 예시적 실시예에 따른 집적 회로는, 로직 게이트와 같은 디지털 회로로 구현됨으로써 용이하게 구현될 수 있고, 강건한 특성을 가질 수 있다.
또한, 본 개시의 예시적 실시예에 따른 집적 회로는, 작은 면적 및 작은 전력 소모를 가짐으로써 높은 효율성을 제공할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 물리적 복제방지 기능(PUF)을 위한 집적 회로의 블록도이다.
도 2a 내지 도 2d는 본 개시의 예시적 실시예들에 따라 PUF 셀의 예시들을 나타내는 도면이다.
도 3a는 본 개시의 예시적 실시예에 따라 도 1의 PUF 셀의 예시를 나타내고, 도 3b는 본 개시의 예시적 실시예들에 따라 도 1의 PUF 셀의 내부 신호들의 레벨들을 나타낸다.
도 4a 및 도 4b는 본 개시의 예시적 실시예들에 따라 도 1의 로직 블록의 예시들을 나타내는 블록도들이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따라 도 1의 로직 블록의 예시들을 나타내는 블록도이다.
도 6은 본 개시의 예시적 실시예에 따른 도 1의 로직 블록의 예시를 나타내는 도면이다.
도 7은 본 개시의 예시적 실시예에 따라 도 1의 컨트롤러의 동작의 예시를 나타내는 순서도이다.
도 8a 내지 도 8c는 본 개시의 예시적 실시예들에 따라 도 1의 컨트롤러가 복수의 PUF 셀들을 독출하는 동작의 예시들을 나타내는 타이밍도들이다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따른 물리적 복제방지 기능(PUF)을 위한 집적 회로들을 나타내는 블록도들이다.
도 10a 내지 도 10c는 본 개시의 예시적 실시예에 따른 물리적 복제방지 기능을 위한 집적 회로를 포함하는 장치의 예시들의 블록도들이다.
도 1은 본 개시의 예시적 실시예에 따른 물리적 복제방지 기능(PUF)을 위한 집적 회로(10)의 블록도이다. 도 1에 도시된 바와 같이, 집적 회로(10)는 집적 회로(10)의 고유한 값으로서 키(KEY)를 생성할 수 있고, 로직 블록(100) 및 컨트롤러(200)를 포함할 수 있다. 일부 실시예들에서, 집적 회로(10)는 반도체 공정을 통해서 제조될 수 있고, 로직 블록(100) 및 컨트롤러(200)는 하나의 패키지에 패키징되거나 상이한 패키지들에 각각 패키징될 수도 있다.
도 1을 참조하면, 로직 블록(100)은 컨트롤러(200)로부터 인에이블 신호들(ENAs)을 수신할 수 있고, 출력 신호(OUT)를 컨트롤러에 제공할 수 있다. 로직 블록(100)은 논리 합성을 통해서 설계될 수 있고, 디지털 로직들로서 구현될 수 있다. 예를 들면, 도 2a 로직 블록(100)은 복수의 로직 게이트들을 정의하는 표준 셀 라이브러리를 참조하여 설계될 수 있고, 로직 게이트의 인스턴스들로서 구현될 수 있다. 도 1에 도시된 바와 같이, 로직 블록(100)은 복수의 PUF 셀들(110) 및 조합 회로(120)를 포함할 수 있다.
복수의 PUF 셀들(110)은 활성화된 인에이블 신호들(ENAs)에 응답하여 고유한 레벨을 가지는 셀 신호들을 출력할 수 있다. 예를 들면, 제1 PUF 셀(110_1)은 인에이블 신호들(ENAs) 중 대응하는 활성화된 인에이블 신호에 응답하여 고유한 레벨을 가지는 제1 셀 신호(CS1)를 출력할 수 있다. 도 2a 내지 도 2d를 참조하여 후술되는 바와 같이, 제1 PUF 셀(110_1)은 적어도 하나의 로직 게이트를 포함할 수 있고, 제1 셀 신호(CS1)의 고유한 레벨은 적어도 하나의 로직 게이트의 문턱 레벨에 기초하여 결정될 수 있다. 로직 게이트의 문턱 레벨은 로직 게이트가 로직 하이(high) 및 로직 로우(low)를 구별하는데 기준이 되는 전압 레벨을 지칭할 수 있다. 일부 실시예들에서, 제1 PUF 셀(110_1)에서 하나의 로직 게이트의 문턱 레벨을 가지는 신호가 생성될 수 있고, 생성된 신호는 다른 로직 게이트의 문턱 레벨에 따라 처리될 수 있다. 이와 같이, 로직 게이트가 자신의 문턱 레벨에 기초하여 수신된 신호를 처리함으로써 출력 신호를 생성하는 동작은 전파(propagation) 또는 증폭(amplification)으로 지칭될 수 있다. 도 2a 내지 도 2d를 참조하여 후술되는 바와 같이, 복수의 PUF 셀들(110) 각각은 문턱 레벨을 생성하는 소스(source) 부분 및 생성된 문턱 레벨을 하나 이상의 다른 문턱 레벨과 비교하는 전파 부분으로 구성될 수 있다. 일부 실시예들에서, 복수의 PUF 셀들(110) 각각은 동일한 구조를 가질 수 있다.
반도체 공정에 의해서 제조되는 집적 회로인 로직 블록(100)에 포함된 트랜지스터들 및 패턴들에서 변동(variation)들(예컨대, 높이, 폭, 길이, 도핑 농도 등의 변동들)이 발생할 수 있다. 또한, 동일한 반도체 공정에 의해서 제조된 로직 블록들 각각에 포함된 트랜지스터들 및 패턴들에서도 변동들이 발생할 수 있다. 이에 따라, 트랜지스터들 및 패턴들로서 구성된 로직 게이트들은 로직 블록(100) 내에서 또는 로직 블록들 사이에서 상이한 문턱 레벨들을 각각 가질 수 있고, 복수의 PUF 셀들(110)이 출력하는 셀 신호들 각각은 고유한 레벨을 가질 수 있다. 예를 들면, 로직 블록(100)에서 제1 내지 제k PUF 셀(110_1 내지 110_k)이 출력하는 제1 내지 제k 셀 신호(CS1 내지 CSk)는 로직 블록(100)의 음의 전원 전압(또는 접지 전압) 및 양의 전원 전압(또는 전원 전압) 사이에서 상이한 레벨들을 각각 가질 수 있다. 또한, 제1 내지 제k 셀 신호(CS1 내지 CSk)는, 도 1의 로직 블록(100)이 제조된 반도체 공정에서 제조된 다른 로직 블록에 포함된 PUF 셀들로부터 생성된 셀 신호들과 상이한 레벨들을 가질 수 있다. 이에 따라, 제1 내지 제k 셀 신호(CS1 내지 CSk)로부터 생성되는 키(KEY)는 집적 회로(10)의 고유한 값을 가질 수 있다.
일부 실시예들에서, 복수의 PUF 셀들(110)은 비활성화된 인에이블 신호들(ENAs)에 따라 미리 정해진 레벨을 가지는 셀 신호들을 출력할 수 있다. 예를 들면, 제1 PUF 셀(110_1)은 인에이블 신호들(ENAs) 중 대응하는 인에이블 신호가 비활성화되면, 미리 정해진 제1 로직 레벨(예컨대, 로직 하이)을 가지는 제1 셀 신호(CS1)를 출력할 수 있다. 일부 실시예들에서 복수의 PUF 셀들(110)은 동일한 구조를 가질 수 있고, 이에 따라 복수의 PUF 셀들(110) 중 비활성화된 인에이블 신호를 수신한 PUF 셀들은 제1 로직 레벨을 가지는 셀 신호들을 출력할 수 있다.
조합 회로(120)는 로직 게이트를 포함할 수 있고, 복수의 PUF 셀들(110)로부터 수신된 복수의 셀 신호들 중 적어도 하나에 대응하는 출력 신호(OUT)를 생성할 수 있다. 예를 들면, 비활성화된 인에이블 신호에 기인하여 제1 셀 신호(CS1)은 제1 로직 레벨을 가질 수 있고, 조합 회로(120)는 제1 로직 레벨에 독립적인 출력 신호(OUT)를 생성할 수 있다. 즉, 조합 회로(120)는 활성화된 인에이블 신호를 수신한 PUF 셀이 출력하는 셀 신호의 레벨에만 의존하는 출력 신호(OUT)를 생성할 수 있다. 이에 따라, 컨트롤러(200)는 인에이블 신호들(ENAs)을 조절함으로써 복수의 PUF 셀들(110) 중 원하는 PUF 셀의 셀 신호에 대응하는 출력 신호(OUT)를 수신할 수 있다. 본 명세서에서, 컨트롤러(200)가 인에이블 신호들(ENAs)을 조절함으로써 원하는 PUF 셀의 셀 신호에 대응하는 출력 신호(OUT)를 수신하는 동작은, 원하는 PUF 셀을 독출하는 것으로 지칭될 수 있다. 또한, 도 4a 및 도 4b 등을 참조하여 후술되는 바와 같이, 조합 회로(120)는 복수의 셀 신호들 중 적어도 하나를 선택하는 기능뿐만 아니라 복수의 셀 신호들 각각을 증폭하는 기능을 더 수행할 수도 있다.
조합 회로(120)는 로직 게이트들을 포함할 수 있고, 전술된 바와 같이 추가적인 선택 신호(예컨대, 멀티플렉서(multiplexer)의 선택 신호)없이 복수의 셀 신호들 중 적어도 하나에 의존하는 출력 신호(OUT)를 생성할 수 있다. 이에 따라, 조합 회로(120)는 동일한 기능을 제공하는 멀티플렉서와 비교할 때 감소된 면적(또는 감소된 게이트 카운트)을 가질 수 있다. 예를 들면, 동일한 공정에서 제조되는 방대한 수의 집적 회로들을 커버하기 위하여, 로직 블록(100)은 다수의 PUF 셀들을 포함할 수 있고, 그 결과 다수의 PUF 셀들에서 출력되는 셀 신호들을 선택하기 위한 회로 부분의 면적이 로직 블록(100)에서 지배적(dominant)일 수 있다. 이에 따라, 멀티플렉서에 비하여 감소된 면적을 제공하는 조합 회로(120)는 로직 블록(100)의 면적을 현저하게 (예컨대, 약 40% 이상) 감소시킬 수 있다.
전술된 바와 같이, 로직 블록(100)은 아날로그 신호를 처리하기 위한 회로, 예컨대 비교기, 아날로그 멀티플렉서, 캐패시터, 저항 등이 생략되고, 로직 게이트와 같은 디지털 회로로서 구성될 수 있다. 이에 따라, 로직 블록(100)은 용이하게 구현될 수 있을 뿐만 아니라 강건한 특성을 가질 수 있다. 또한, 집적 회로(10)의 감소된 면적에 기인하여, 집적 회로(10)는 다양한 어플리케이션, 예컨대 스마트 카드, IoT 기기 등에 널리 사용될 수 있다.
컨트롤러(200)는 로직 블록(100)에 인에이블 신호들(ENAs)을 제공할 수 있고, 로직 블록(100)으로부터 수신된 출력 신호(OUT)에 기초하여 키(KEY)를 생성할 수 있다. 예를 들면, 컨트롤러(200)는 인에이블 신호들(ENAs) 중 적어도 하나를 활성화시킴으로써 로직 블록(100)의 복수의 PUF 셀들(110) 중 적어도 하나로부터 출력되는 셀 신호에 대응하는 출력 신호(OUT)를 수신할 수 있다. 컨트롤러(200)는 인에이블 신호들(ENAs)을 조절함으로써 복수회 수신된 출력 신호(OUT)의 값들로부터 키(KEY)를 생성할 수 있다. 컨트롤러(200)의 동작의 예시들은 도 7등을 참조하여 후술될 것이다.
도 2a 내지 도 2d는 본 개시의 예시적 실시예들에 따라 PUF 셀의 예시들을 나타내는 도면이다. 구체적으로, 도 2a 내지 도 2d는 도 1의 제1 PUF 셀(110_1)의 예시들을 도시하며, 도 1의 다른 PUF 셀들에도 도 2a 내지 도 2d의 예시들이 적용될 수 있는 점은 이해될 것이다. 이하에서, 도 2a 내지 도 2d에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 2a 내지 도 2d를 참조하여 후술되는 바와 같이, PUF 셀은 입력 신호를 반전시킴으로서 출력 신호를 생성하는 로직 게이트를 포함할 수 있고, 로직 게이트의 입력 및 출력을 연결함으로서 로직 게이트의 문턱 레벨을 가지는 신호를 생성할 수 있다. 또한, 셀 신호의 엔트로피를 증가시키기 위하여, 로직 게이트의 문턱 레벨을 가지는 신호는 동일한 구조의 다른 로직 게이트의 문턱 레벨과 비교될 수 있고, 비교 결과에 따른 셀 신호가 생성될 수 있다. 도 2a 내지 도 2d에서, 제1 PUF 셀(110_1a, 110_1b, 110_1c, 110_1d)은 제1 인에이블 신호(ENA1)를 수신할 수 있고, 제1 셀 신호(CS1)를 출력할 수 있다.
도 2a를 참조하면, 제1 PUF 셀(110_1a)은 제1 및 제2 NAND 게이트(G21a, G22a)를 포함할 수 있고, 제1 및 제2 NAND 게이트(G21a, G22a)는 동일한 NAND 게이트의 인스턴스들일 수 있다. 즉, 제1 및 제2 NAND 게이트(G21a, G22a)는 동일한 구조를 가질 수 있다. 제1 NAND 게이트(G21a)는 출력과 연결된 A 입력 및 제1 인에이블 신호(ENA1)를 수신하는 B 입력을 가질 수 있고, 신호(Y2a)를 출력할 수 있다. 또한, 제2 NAND 게이트(G22a)는 제1 NAND 게이트(G21a)가 출력하는 신호(Y2a)를 수신하는 A 입력 및 제1 인에이블 신호(ENA1)를 수신하는 B 입력을 가질 수 있고, 제1 셀 신호(CS1)를 출력할 수 있다. 이에 따라, 제1 인에이블 신호(ENA1)가 로직 로우인 경우 제1 셀 신호(CS1)는 로직 하이인 한편, 제1 인에이블 신호(ENA1)가 로직 하이인 경우 제1 셀 신호(CS1)는 제1 NAND 게이트(G21a)가 출력하는 신호(Y2a)에 의존할 수 있다. 즉, 도 2a의 제1 PUF 셀(110_1a)에서 제1 인에이블 신호(ENA1)는 액티브 하이 신호로서, 제1 PUF 셀(110_1a)의 선택을 의미하는 활성화된 제1 인에이블 신호(ENA1)는 로직 하이일 수 있고, 제1 PUF 셀(110_1a)의 비선택을 의미하는 비활성화된 제1 인에이블 신호(ENA1)는 로직 로우일 수 있다.
제1 인에이블 신호(ENA1)가 로직 로우(또는 비활성화)인 경우 제1 NAND 게이트(G21a)가 출력하는 신호(Y2a)는 로직 하이인 한편, 제1 인에이블 신호(ENA1)가 로직 하이(또는 활성화)인 경우 제1 NAND 게이트(G21a)는 A 입력으로 수신되는 신호를 반전시킨 신호를 출력하는 인버터로서 기능할 수 있다. 제1 NAND 게이트(G21a)의 A 입력이 출력과 연결되어 있으므로, 제1 인에이블 신호(ENA1)가 로직 하이인 경우 신호(Y2a)는 제1 NAND 게이트(G21a)의 A 입력에 관계된 문턱 레벨을 가질 수 있다. 예를 들면, 제1 NAND 게이트(G21a)에 전원이 공급되거나 제1 인에이블 신호(ENA1)가 로직 로우로부터 로직 하이로 천이된 시점으로부터 수렴(convergence) 시간이 도과된 후, 신호(Y2a)는 A 입력에 관계된 문턱 레벨을 가질 수 있다. 신호(Y2a)가 문턱 레벨을 가질 때, 신호(Y2a)는 준안정 상태(metastable state)를 가지는 것으로 지칭될 수도 있다. 도 1을 참조하여 전술된 바와 같이, 비록 도 1의 복수의 PUF 셀들(110) 각각이 도 2a의 제1 PUF 셀(110_1a)과 동일한 구조를 가지더라도, 복수의 PUF 셀들(110) 각각에 포함된 제1 NAND 게이트는 물리적으로 완전히 일치하지 아니하므로, 복수의 PUF 셀들(110)에서 제1 NAND 게이트들의 출력 신호의 레벨들은 상이할 수 있다.
제1 인에이블 신호(ENA1)가 로직 하이인 경우 제2 NAND 게이트(G22a)는 인버터로서 기능할 수 있고, A 입력으로 수신되는 신호(Y2a)를 반전시킴으로써 제1 셀 신호(CS1)를 출력할 수 있다. 제2 NAND 게이트(G22a)는 A 입력에 관계된 문턱 레벨에 따라 신호(Y2a)를 반전시킬 수 있고, 신호(Y2a)는 제1 NAND 게이트(G21a)의 문턱 레벨을 가지므로, 제1 셀 신호(CS1)의 레벨은 제1 NAND 게이트(G21a)의 (A 입력과 관계된) 문턱 레벨 및 제2 NAND 게이트(G22a)의 (A 입력과 관계된) 문턱 레벨에 따라 결정될 수 있다. 예를 들면, 제1 셀 신호(CS1)는 NAND 게이트(G21a)의 문턱 레벨이 제2 NAND 게이트(G22a)의 문턱 레벨 보다 높은 경우 로직 로우일 수 있는 한편, 그렇지 아니한 경우 제1 셀 신호(CS1)는 로직 하이일 수 있다. 또한, 제1 NAND 게이트(G21a)의 문턱 레벨 및 제2 NAND 게이트(G22a)의 문턱 레벨의 차이가 미약한 경우, 제1 셀 신호(CS1)는 로직 하이 및 로직 로우 사이의 레벨을 가질 수 있고, 준안정 상태를 가질 수도 있다. 이와 같이, 준안정 상태의 신호(Y2a)로부터 제1 셀 신호(CS1)를 출력하는 제2 NAND 게이트(G22a)의 동작은, 신호(Y2a)를 증폭 또는 전파하는 것으로 지칭될 수 있다. 일부 실시예들에서, 도 3a를 참조하여 후술되는 바와 같이, PUF 셀은 제2 NAND 게이트(G22a)처럼 신호의 전파(또는 증폭)를 수행하기 위한 2이상의 케스케이디드(cascaded) 로직 게이트들을 포함할 수 있다. 본 개시의 예시적 실시예에 따라, 도 2a에 도시된 바와 상이하게 제1 및 제2 NAND 게이트(G21a, G22a)의 B 입력이 문턱 레벨을 가지는 신호를 생성하고 증폭하는데 사용될 수도 있는 점은 이해될 것이다.
일부 실시예들에서, 문턱 레벨의 생성 및 전파에 사용되는 로직 게이트들의 입력들은 동일할 수 있다. 예를 들면, 도 2a에 도시된 바와 같이, 제1 NAND 게이트(G21a)의 문턱 레벨을 가지는 신호(Y2a)를 생성하는데 제1 NAND 게이트(G21a)의 A 입력이 사용될 수 있고, 신호(Y2a)를 전파하는데에도 제2 NAND 게이트(G22a)의 A 입력이 사용될 수 있다. 일부 실시예들에서, 입력들에 대한 비대칭적인 구조에 기인하여, 로직 게이트는 입력들에 따라 상이한 문턱 레벨들을 가질 수 있다. 하나의 로직 게이트에서 입력들에 따른 문턱 레벨들간 차이가 크거나 일관된 방향성이 있는 경우, 다른 입력에 관계된 문턱 레벨을 가지는 신호를 증폭한 신호는 고정된 레벨을 가질 수 있고, 결과적으로 감소된 엔트로피가 유발될 수도 있다. 이에 따라, 일부 실시예들에서 셀 신호의 엔트로피를 증가시키기 위하여, PUF 셀에서 문턱 레벨의 생성 및 전파에 사용되는 로직 게이트들의 입력들(예컨대, 도 2a에서 A 입력들)은 동일할 수 있고, 결과적으로, 로직 게이트들에서 인에이블 신호를 수신하는 입력들 역시 동일할 수 있다.
도 2b를 참조하면, 제1 PUF 셀(110_1b)은 제1 및 제2 NOR 게이트(G21b, G22b)를 포함할 수 있고, 제1 및 제2 NOR 게이트(G21b, G22b)는 동일한 NOR 게이트의 인스턴스들일 수 있다. 도 2a의 제1 PUF 셀(110_1a)과 유사하게, 제1 PUF 셀(110_1b)의 제1 및 제2 NOR 게이트(G21b, G22b)가 상호 연결될 수 있다. 제1 인에이블 신호(ENA1)가 로직 하이인 경우 제1 셀 신호(CS1)는 로직 로우인 한편, 제1 인에이블 신호(ENA1)가 로직 로우인 경우 제1 셀 신호(CS1)는 제1 NOR 게이트(G21b)가 출력하는 신호(Y2b)에 의존할 수 있다. 즉, 도 2a의 제1 PUF 셀(110_1a)과 상이하게, 도 2b의 제1 PUF 셀(110_1b)에서 제1 인에이블 신호(ENA1)는 액티브 로우 신호로서, 제1 PUF 셀(110_1b)의 선택을 의미하는 활성화된 제1 인에이블 신호(ENA1)는 로직 로우일 수 있고, 제1 PUF 셀(110_1b)의 비선택을 의미하는 비활성화된 제1 인에이블 신호(ENA1)는 로직 하이일 수 있다.
제1 인에이블 신호(ENA1)가 로직 로우(또는 활성화)인 경우 제1 및 제2 NOR 게이트(G21b, G22b)는 A 입력으로 수신되는 신호를 반전시킨 신호를 출력하는 인버터로서 기능할 수 있다. 제1 NOR 게이트(G21b)는 A 입력이 출력과 연결되어 있으므로, 제1 NOR 게이트(G21a)의 A 입력과 관계된 문턱 레벨을 가지는 신호(Y2b)를 출력할 수 있고, 제2 NOR 게이트(G22b)는 A 입력에 관계된 문턱 레벨에 따라 신호(Y2b)를 반전시킴으로써 제1 셀 신호(CS1)를 출력할 수 있다. 본 개시의 예시적 실시예에 따라, 도 2b에 도시된 바와 상이하게 제1 및 제2 NOR 게이트(G21b, G22b)의 B 입력이 문턱 레벨을 가지는 신호를 생성하고 증폭하는데 사용될 수도 있는 점은 이해될 것이다.
도 2c를 참조하면, 일부 실시예들에서 PUF 셀은 동일한 문턱 레벨을 가지는 상이한 로직 게이트들을 포함할 수 있다. 예를 들면, 도 2c에 도시된 바와 같이, 제1 PUF 셀(110_1c)은 인버터(G21c) 및 NAND 게이트(G22c)를 포함할 수 있고, 인버터(G21c) 및 NAND 게이트(G22c)의 문턱 레벨은 근사적으로 동일할 수 있다. 즉, 동일한 반도체 공정에서 제조된 상이한 로직 게이트들의 문턱 레벨들이 ±편차를 모두 가지는 경우, PUF 셀은 상이한 로직 게이트들을 포함할 수 있다. 일부 실시예들에서, NAND 게이트(G22c)는, 전력이 차단된 파워 게이티드 블록(예컨대, 도 2d의 B11)으로부터 출력되는 신호가 고정된 로직 레벨을 가지도록 하는 ISO 로직 게이트일 수도 있다. 도 2a의 제1 PUF 셀(110_1a)과 유사하게, 도 2c의 제1 PUF 셀(110_1c)에서 제1 인에이블 신호(ENA1)는 액티브 하이 신호일 수 있다. 본 개시의 예시적 실시예에 따라, 도 2c에 도시된 바와 상이하게 NAND 게이트(G22c)의 B 입력이 문턱 레벨을 가지는 신호를 증폭하는데 사용될 수도 있는 점은 이해될 것이다.
도 2d를 참조하면, PUF 셀은 로직 게이트의 문턱 레벨을 생성하고 증폭하는 로직 게이트들을 포함하는 파워 게이티드 블록(power gated block)을 포함할 수 있고, 인에이블 신호에 따라 파워 게이티드 블록에 전력이 공급되거나 차단될 수 있다. 예를 들면, 도 2d에 도시된 바와 같이, 제1 PUF 셀(110_1d)은 파워 게이티드 블록(B110) 및 스위치(SW110)를 포함할 수 있고, 스위치(SW110)는 파워 게이티드 블록(B110)에 전원 전압(VDD)을, 활성화된 제1 인에이블 신호(ENA1)에 따라 공급할 수도 있고, 비활성화된 제1 인에이블 신호(ENA1)에 따라 차단할 수도 있다.
파워 게이티드 블록(B110)은 제1 및 제2 인버터(G21d, G22d)를 포함할 수 있고, 제1 인이에블 신호(ENA1)에 따라 전원 전압(VDD)이 제1 및 제2 인버터(G21d, G22d)에 공급되거나 차단될 수 있다. 제1 인버터(G21d)는 자신의 문턱 레벨을 가지는 신호(Y21d)를 출력할 수 있고, 제2 인버터(G22d)는 신호(Y21d)를 자신의 문턱 레벨에 따라 반전시킴으로써 신호(Y22d)를 출력할 수 있다. 도 2d에 도시된 바와 상이하게, 도 1의 제1 PUF 셀(110_1)은, 일부 실시예들에서 접지 전압(GND)이 제1 인에이블 신호(ENA1)에 따라 공급되거나 차단되는 파워 게이티드 블록을 포함할 수도 있고, 일부 실시예들에서 전원 전압(VDD) 및 접지 전압(GND) 모두가 제1 인에이블 신호(ENA1)에 따라 공급되거나 차단되는 파워 게이티드 블록을 포함할 수도 있다.
NAND 게이트(G23d)는 ISO 로직 게이트로서, 활성화된(즉, 로직 하이인) 제1 인에이블 신호(ENA1)에 따라 신호(Y22d)를 반전시킴으로써 제1 셀 신호(CS1)를 출력하는 인버터로서 기능할 수 있는 한편, 비활성화된(즉, 로직 로우인) 제1 인에이블 신호(ENA1)에 따라 로직 하이인 제1 셀 신호(CS1)를 출력할 수 있다. 이에 따라, 비활성화된 인에이블 신호(ENA1)에 따라 제1 및 제2 인버터(G21d, G22d)에 공급되는 전력이 차단되더라도, 제1 셀 신호(CS1)는 NAND 게이트(G23d)에 의해서 고정된 레벨, 즉 로직 하이일 수 있다.
도 2d에 도시된 바와 같이, 문턱 레벨을 생성하고 증폭하는데 사용되는 로직 게이트들이 파워 게이티드 블록에 포함되고, 해당 PUF 셀의 셀 신호가 사용되지 아니하는 동안 비활성화된 인에이블 신호에 따라 로직 게이트들에 공급되는 전력이 차단되는 경우 BTI(Bias Temperature Instability) 에이징(aging)이 방지될 수 있다. 제1 및 제2 인버터(G21d, G22d)의 문턱 레벨은 포함된 PMOS 트랜지스터 및 NMOS 트랜지스터뿐만 아니라 전원 전압(VDD) 및 접지 전압(GND) 사이 전류 등 다양한 요인들에 의해서 결정될 수 있으므로, BTI 에이징의 방지는, 제1 PUF 셀(110_1d)의 강건한 특징을 향상시킬 수 있다.
도 3a는 본 개시의 예시적 실시예에 따라 도 1의 PUF 셀의 예시를 나타내고, 도 3b는 본 개시의 예시적 실시예들에 따라 도 1의 PUF 셀의 내부 신호들의 레벨들을 나타낸다. 구체적으로, 도 3a는 도 1의 제1 PUF 셀(110_1)의 예시를 도시하며, 도 3b는 도 3a의 제1 PUF 셀(110_1e)의 내부 신호들의 예시적인 레벨들을 나타낸다. 도 1의 다른 PUF 셀들에도 도 3a의 예시가 적용될 수 있는 점은 이해될 것이다.
도 3a를 참조하면, 제1 PUF 셀(110_1e)은 복수의 NAND 게이트들(G31 내지 G33)을 포함할 수 있고, 소스 부분 및 전파 부분으로 구성될 수 있다. 복수의 NAND 게이트들(G31 내지 G33)은 제1 인에이블 신호(ENA1)를 수신하는 B 입력을 가질 수 있고, 활성화된(즉, 로직 하이인) 제1 인에이블 신호(ENA1)에 따라 A 입력으로 수신되는 신호를 반전시키는 인버터로서 기능할 수 있다.
소스 부분의 제1 NAND 게이트(G31)는 A 입력에 관계된 문턱 레벨을 가지는 신호(Y31)를 출력할 수 있고, 전파 부분의 제2 NAND 게이트(G32)는 A 입력에 관계된 문턱 레벨에 기초하여 신호(Y31)를 반전시킴으로써 신호(Y32)를 출력할 수 있다. 도 3a에 도시된 바와 같이, 전파 부분은 2이상의 케이케이디드 NAND 게이트들을 포함할 수 있고, 최종 NAND 게이트(G33)는 제1 셀 신호(CS1)를 출력할 수 있다.
도 3b를 참조하면, 도 3a의 소스 부분 및 전파 부분의 NAND 게이트들의 출력 신호들의 예시들이 도시된다. 도 3b의 제1 및 제2 케이스는 설명을 위한 예시들에 불과하며, 도 3a의 제1 PUF 셀(110_1e)의 내부 신호들이 도 3b에 도시된 예시들에 제한되지 아니하는 점이 유의된다.
도 3b의 제1 케이스를 참조하면, 소스 부분의 제1 NAND 게이트(G31)가 출력하는 신호(Y31)는 전파 부분의 NAND 게이트들에 의해서 점진적으로 증폭될 수 있다. 즉, 전파 부분의 NAND 게이트들의 출력 신호들(Y32 내지 Y25)은 점진적으로 로직 하이(H) 또는 로직 로우(L)에 가까워지는 레벨을 가질 수 있다.
도 3b의 제2 케이스를 참조하면, 소스 부분의 제1 NAND 게이트(G31)가 출력하는 신호(Y31)는 전파 부분의 NAND 게이트들에 의해서 로직 하이(H) 또는 로직 로우(L) 신호로 증폭될 수 있다. 예를 들면, 제1 NAND 게이트(G31)의 A 입력에 관계된 문턱 레벨이 제2 NAND 게이트(G32)의 A 입력에 관계된 문턱 레벨보다 높고, 양 문턱 레벨들간 차이가 큰 경우, 도 3b의 제2 케이스에 도시된 바와 같이, 제2 NAND 게이트(G32)는 로직 로우(L)인 신호(Y32)를 출력할 수 있다. 제2 NAND 게이트(G32)에 후속하는 전파 부분의 NAND 게이트들은 로직 하이(H) 또는 로직 로우(L)인 신호들(Y33 내지 Y35)을 출력할 수 있다.
도 4a 및 도 4b는 본 개시의 예시적 실시예들에 따라 도 1의 로직 블록(100)의 예시들을 나타내는 블록도들이다. 구체적으로, 도 4a의 로직 블록(100a)은 셀 신호를 출력하는 NAND 게이트를 포함하는 PUF 셀을 포함할 수 있는 한편, 도 4b의 로직 블록(100b)은 셀 신호를 출력하는 NOR 게이트를 포함하는 PUF 셀을 포함할 수 있다. 도해의 편의상 도 4a 및 도 4b에서, 셀 신호를 출력하는, PUF 셀의 마지막 로직 게이트만이 도시되며, 4개의 PUF 셀들만이 도시된다. 도 4a 및 도 4b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 4a를 참조하면, 로직 블록(100a)은 복수의 PUF 셀들(111a 내지 114a) 및 조합 회로(120a)를 포함할 수 있고, 복수의 PUF 셀들(111a 내지 114a)은 셀 신호들(CS1 내지 CS4)을 출력하는 NAND 게이트들(G111a 내지 G114a)을 각각 포함할 수 있다. 이에 따라, 인에이블 신호들(ENAs)은 액티브 하이 신호들로서, 복수의 PUF 셀들(111a 내지 114a) 중 선택된 PUF 셀에 제공되는 인에이블 신호는 로직 하이일 수 있다. 예를 들면, 제1 PUF 셀(111a)은 로직 하이인 제1 인에이블 신호(ENA1)에 따라 고유한 레벨을 가지는 제1 셀 신호(CS1)를 출력할 수 있다. 유사하게 제2 내지 제4 PUF 셀(112a 내지 114a)은 로직 하이인 제2 내지 제4 인에이블 신호(ENA2 내지 ENA4)에 따라 고유한 레벨을 가지는 제2 내지 제4 셀 신호(CS2 내지 CS4)를 각각 출력할 수 있다.
조합 회로(120a)는 일련의 단(stage)들(SG1a 내지 SG4a)로서 구성될 수 있고, 일련의 단들(SG1a 내지 SG4a)에 포함된 로직 게이트들은 트리 구조와 같이 상호 연결될 수 있다. 도 1을 참조하여 전술된 바와 같이, 조합 회로(120a)는 선택되지 아니한 PUF 셀, 즉 비활성화된 인에이블 신호를 수신하는 PUF 셀로부터 출력되는 셀 신호에 독립적인 출력 신호(OUT)를 생성할 수 있다. 이에 따라, 도 4a에 도시된 바와 같이, 제1 내지 제4 PUF 셀(111a 내지 114a)의 제1 내지 제4 셀 신호(CS1 내지 CS4)가 NAND 게이트들(G111a 내지 G114a)로부터 출력되는 경우, 조합 회로(120a)의 제1 단(SG1a)은 제1 내지 제4 셀 신호(CS1 내지 CS4)를 수신하는 NAND 게이트들(G121a, G122a)을 포함할 수 있다. 즉, 도 4a의 예시에서 비활성화된 인에이블 신호에 따른 셀 신호는 로직 하이이므로, 활성화된 인에이블 신호에 대응하는 셀 신호에 출력 신호(OUT)가 의존하도록, 제1 단(SG1a)은 NAND 게이트들(G121a, G122a)을 포함할 수 있다. 조합 회로(120a)의 일련의 단들(SG1a 내지 SG4a)에서 출력되는 신호들(예컨대, CC11a, CC12a)은 조합 신호들로서 지칭될 수 있다.
제1 단(SG1a)의 NAND 게이트들(G121a, G122a) 중 로직 하이인 셀 신호들만을 수신하는 NAND 게이트는 로직 로우인 신호를 출력하므로, 제2 단(SG1a)은 제1 단(SG1a)과 상이하게 NOR 게이트(G123a)를 포함할 수 있다. 예를 들면, 제1 인에이블 신호(ENA1)가 활성화되고 제2 내지 제4 인에이블 신호(ENA2 내지 ENA4)가 비활성화된 경우, 제2 내지 제4 셀 신호(CS2 내지 CS4)는 로직 하이일 수 있고, 이에 따라 제1 단(SG1a)의 NAND 게이트(G122a)는 로직 로우인 신호(또는 제1 조합 신호)(CC12a)를 출력할 수 있다. 제1 셀 신호(CS1)에 의존하는 신호(또는 제1 조합 신호)(CC11a)를 제3 단(SG3a)으로 전달하기 위하여, 제2 단(SG2a)은 로직 로우인 신호(CC12a)에 독립적인 NOR 게이트(G123a)를 포함할 수 있다. 유사한 방식으로, 제3 단(SG3a)은 NAND 게이트를 포함할 수 있다. 결과적으로 조합 회로(120a)의 일련의 단들(SG1a 내지 SG4a)은 NAND 게이트 및 NOR 게이트를 교번적으로 포함할 수 있다. 이에 따라, 조합 회로(120a)는 별도의 선택 신호 없이, 인에이블 신호들(ENAs)에 의해서 선택된 PUF 셀이 출력하는 셀 신호에 의존하는 출력 신호(OUT)를 생성할 수 있다.
도 4a의 예시에서, 출력 신호(OUT)를 출력하는, 조합 회로(120a)의 최종 단(SG4a)은, NOR 게이트(G125a)를 포함하는 것으로 도시되었으나, 본 개시의 예시적 실시예들에 따라, 조합 회로(120a)의 최종 단(SG4a)은 NAND 게이트를 포함할 수도 있다. 즉, 조합 회로(120a)에서 일련의 단들(SG1a 내지 SG4a)은 NAND 게이트 및 NOR 게이트를 교번적으로 포함하므로, 셀 신호들의 개수(또는 PUF 셀들의 개수)에 따라 최종단에 포함된 로직 게이트가 결정될 수 있다. 비록 도 4a에서, 조합 회로(120a)는 2-입력 NAND 게이트 및 2-입력 NOR 게이트를 포함하는 것으로 도시되었으나, 일부 실시예들에서 AND 게이트들을 포함할 수도 있고, 일부 실시예들에서 3이상의 입력들을 가지는 로직 게이트를 포함할 수도 있다.
도 4b를 참조하면, 로직 블록(100b)은 복수의 PUF 셀들(111b 내지 114b) 및 조합 회로(120b)를 포함할 수 있고, 복수의 PUF 셀들(111b 내지 114b)은 셀 신호들(CS1 내지 CS4)을 출력하는 NOR 게이트들(G111b 내지 G114b)을 각각 포함할 수 있다. 이에 따라, 인에이블 신호들(ENAs)은 액티브 로우 신호들로서, 복수의 PUF 셀들(111b 내지 114b) 중 선택된 PUF 셀에 제공되는 인에이블 신호는 로직 로우일 수 있다.
조합 회로(120b)는 일련의 단들(SG1b 내지 SG4b)로서 구성될 수 있고, 일련의 단들(SG1b 내지 SG4b)에 포함된 로직 게이트들은 트리 구조와 같이 상호 연결될 수 있다. 도 4b에 도시된 바와 같이, 제1 내지 제4 PUF 셀(111b 내지 114b)의 제1 내지 제4 셀 신호들(CS1 내지 CS4)이 NOR 게이트들(G111b 내지 G114b)로부터 출력되는 경우, 조합 회로(120b)의 제1 단(SG1b)은 제1 내지 제4 셀 신호(CS1 내지 CS4)가 NOR 게이트들(G111b 내지 G114b)로부터 출력되는 경우, 조합 회로(120b)의 제1 단(SG1b)은 제1 내지 제4 셀 신호(CS1 내지 CS4)를 수신하는 NOR 게이트들(CC11b, CC12b)을 포함할 수 있다. 즉, 도 4b의 예시에서 비활성화된 인에이블 신호에 따른 셀 신호는 로직 로우이므로, 활성화된 인에이블 신호에 대응하는 셀 신호에 출력 신호(OUT)가 의존하도록 제1 단(SG1b)은 NOR 게이트들(G121b, G122b)을 포함할 수 있다.
도 4a의 조합 회로(120a)와 유사하게, 도 4b의 조합 회로(120b)의 일련의 단들(SG1b 내지 SG4b)은 NOR 게이트 및 NAND 게이트를 교번적으로 포함할 수 있다. 즉, 제1 단(SG1b)은 NOR 게이트들(G121b)을 포함할 수 있고, 제2 단(SG2b)은 NAND 게이트들(예컨대, G123b)을 포함할 수 있고, 제3 단(SG3b)은 NOR 게이트들(예컨대, G124b)을 포함할 수 있다. 도 4b의 예시에서, 출력 신호(OUT)를 출력하는, 조합 회로(120b)의 최종 단(SG4b)은 NAND 게이트(G125b)를 포함하는 것으로 도시되었으나, PUF 셀들의 개수에 따라 조합 회로(120b)의 최종 단(SG4b)은 NOR 게이트를 포함할 수도 있다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따라 도 1의 로직 블록(100)의 예시들을 나타내는 블록도이다. 구체적으로, 도 5a 및 도 5b는 하나의 NAND 게이트를 포함하는 PUF 셀을 포함하는 로직 블록들(100c, 100d)을 각각 나타낸다. 이하에서, 도 5a 및 도 5b를 참조하여 로직 블록들(100c, 100d)이 설명되나, NAND 게이트와 다른 로직 게이트(예컨대, NOR 게이트)를 포함하는 PUF 셀에도 로직 블록들(100c, 100d)에 관한 내용이 적용될 수 있는 점은 이해될 것이다. 이하에서, 도 5a 및 도 5b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 로직 블록(100c)은 제1 및 제2 PUF 셀(111c, 112c)을 포함할 수 있고, 조합 회로(120c)를 포함할 수 있다. 제1 및 제2 PUF 셀(111c, 112c)은 B 입력으로 제1 및 제2 인에이블 신호(ENA1, ENA2)를 각각 수신하는 NAND 게이트들(G111c, G112c)을 각각 포함할 수 있다. NAND 게이트들(G111c, G112c)은 출력과 연결된 A 입력을 가질 수 있고, 제1 및 제2 셀 신호(CS1, CS2)를 각각 출력할 수 있다. 이에 따라, 제1 및 제2 셀 신호(CS1, CS2)은 활성화된 제1 및 제2 인에이블 신호(ENA1, ENA2)에 따라 A 입력에 관계된 문턱 레벨들을 각각 가질 수 있다. 비록, 도 5a의 예시에서 제1 및 제2 PUF 셀(111c, 112c)은 하나의 NAND 게이트(G111c 또는 G112c)를 포함하는 것으로 도시되었으나, 도면들을 참조하여 전술된 바와 같이, NAND 게이트(G111c 또는 G112c)의 출력 신호를 증폭하기 위한 하나 이상의 추가적인 로직 게이트(예컨대, NAND 게이트)를 더 포함할 수 있는 점은 이해될 것이다.
조합 회로(120c)의 제1 단(SG1c)은 2이상의 셀 신호들을 조합하는 기능뿐만 아니라 전파(또는 증폭)하는 기능을 수행할 수 있다. 예를 들면, 제1 인에이블 신호(ENA1)가 활성화된 경우, 제1 셀 신호(CS1)는 NAND 게이트(G111c)의 A 입력에 관계된 문턱 레벨을 가질 수 있다. 또한, 도 5a에 도시된 바와 상이하게, 제1 PUF 셀(111c)이 전파 부분에 포함되는 하나이상의 로직 게이트(예컨대, NAND 게이트들)를 더 포함하는 경우, 전파 부분의 로직 게이트에 의해서 충분히 증폭되지 아니한 제1 셀 신호(CS1)가 출력될 수 있다. 이에 따라, 제1 단(SG1c)의 NAND 게이트(G121c)는 A 입력에 관계된 문턱 레벨에 따라 제1 셀 신호(CS1)를 처리할 수 있고, 제1 셀 신호(CS1)를 전파(또는 증폭)하는 역할을 수행할 수 있다. 유사하게, 제1 단(SG1c)의 NAND 게이트(G121c)는 B 입력에 관계된 문턱 레벨에 따라 제2 셀 신호(CS2)를 처리할 수 있다. 따라서, 일부 실시예들에서, 조합 회로(120c)의 제1 단(SG1c)에 포함된 NAND 게이트는 제1 및 제2 PUF 셀(111c, 112c)에 포함된 NAND 게이트와 동일한 구조를 가질 수 있다. 즉, 조합 회로(120c)의 제1 단(SG1c)에 포함된 로직 게이트들 및 PUF 셀들(111c, 112c)에 포함된 로직 게이트들은 동일한 로직 게이트의 인스턴스들일 수 있다.
도 5b를 참조하면, 로직 블록(100d)은 제1 및 제2 PUF 셀(111d, 112d)을 포함할 수 있고, 조합 회로(120d)를 포함할 수 있다. 제1 PUF 셀(111d)은 출력과 연결된 A 입력 및 제1 인에이블 신호(ENA1)를 수신하는 B 입력을 가질 수 있다. 제2 PUF 셀(112d)은 제2 인에이블 신호(ENA2)를 수신하는 A 입력 및 출력과 연결된 B 입력을 가질 수 있다. 도 5a의 조합 회로(120c)와 유사하게, 도 5b의 조합 회로(120d)의 제1 단(SG1d)에 포함된 NAND 게이트(G121d)는 제1 및 제2 셀 신호(CS1, CS2)를 전파(또는 증폭)하는 기능을 수행할 수 있다. 도 2a를 참조하여 전술된 바와 같이, 로직 게이트는 입력들에 대하여 비대칭적인 구조를 가질 수 있고, 이에 따라 입력들에 따라 상이한 문턱 레벨들을 가질 수 있다. 따라서, 제2 PUF 셀(112d)이 출력하는 제2 셀 신호(CS2)는 제1 단(SG1d)의 NAND 게이트(G121d)의 B 입력에 인가되므로, 출력 신호(OUT)의 엔트로피를 증가시키기 위해 제2 셀 신호(CS2)가 NAND 게이트(G112d)의 B 입력에 관계된 문턱 레벨을 가지도록, 도 5b에 도시된 바와 같이, 제2 PUF 셀(112d)에 포함된 NAND 게이트(G112d)는 출력에 연결된 B 입력을 가질 수 있다. 또한, NAND 게이트(G121d)의 A 입력에 인가되는 제1 셀 신호(CS1)를 출력하는 제1 PUF 셀(111d)은, 출력에 연결된 A 입력을 가지는 NAND 게이트(G111d)를 포함할 수 있다. 일부 실시예들에서, NAND 게이트들(G111d, G112d, G121d)은 동일한 구조를 가질 수 있고, 동일 NAND 게이트의 인스턴스들일 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 도 1의 로직 블록(100)의 예시를 나타내는 도면이다. 도 1을 참조하여 전술된 바와 같이, 도 6의 로직 블록(100e)은 컨트롤러(200)로부터 인에이블 신호들(ENAs)을 수신할 수 있고, 컨트롤러(200)에 출력 신호(OUT)를 출력할 수 있다.
도 6을 참조하면, 로직 블록(100e)은 인에이블 신호들(ENAs) 중 하나를 공유하는 2이상의 PUF 셀들을 포함할 수 있고, 멀티-비트의 출력 신호(OUT)를 생성할 수 있다. 예를 들면, 도 6에 도시된 바와 같이, 로직 블록(100e)은 제1 내지 제k 인에이블 신호(ENA1 내지 ENAk)를 수신할 수 있고, 제1 내지 제k 인에이블 신호(ENA1 내지 ENAk)를 수신하는 제1 및 제2 PUF 셀 그룹(110_10, 110_20)을 포함할 수 있다. 제1 PUF 셀 그룹(110_10)은 k개의 PUF 셀들(110_11 내지 110_1k)을 포함할 수 있고, k개의 PUF 셀들(110_11 내지 110_1k)은 k개의 셀 신호들(CS11 내지 CS1k)을 출력할 수 있다. 제1 조합 회로(121)는 제1 PUF 셀 그룹(110_10)으로부터 수신되는 k개의 셀 신호들(CS11 내지 CS1k)로부터 제1 출력 신호(OUT1)를 생성할 수 있다. 유사하게, 제2 PUF 셀 그룹(110_20) 또한 k개의 PUF 셀들(110_21 내지 110_2k)을 포함할 수 있고, k개의 PUF 셀들(110_21 내지 110_2k)은 k개의 셀 신호들(CS21 내지 CS2k)을 출력할 수 있다. 제2 조합 회로(122)는 제2 PUF 셀 그룹(110_20)으로부터 수신되는 k개의 셀 신호들(CS21 내지 CS2k)로부터 제2 출력 신호(OUT2)를 생성할 수 있다.
동일한 인에이블 신호에 연결된 제1 PUF 셀 그룹(110_10)의 PUF 셀 및 제2 PUF 셀 그룹(110_20)의 PUF 셀은 동시에 선택되거나 비선택될 수 있다. 예를 들면, 제2 인에이블 신호(ENA2)에 연결된, 제1 PUF 셀 그룹(110_10)의 PUF 셀(110_12) 및 제2 PUF 셀 그룹(110_20)의 PUF 셀(110_22)은, 활성화된 제2 인에이블 신호(ENA2)에 따라 고유한 레벨들을 각각 가지는 셀 신호들(CS12, CS22)을 동시에 각각 출력할 수 있는 한편, 비활성화된 제2 인에이블 신호(ENA2)에 따라 미리 정해진 고정된 레벨(예컨대, 로직 하이)을 가지는 셀 신호들(CS12, CS22)을 동시에 각각 출력할 수 있다.
일부 실시예들에서, 제1 PUF 셀 그룹(110_10)의 k개의 PUF 셀들(110_11 내지 110_1k) 및 제2 PUF 셀 그룹(110_20)의 k개의 PUF 셀들(110_21 내지 110_2k)은 동일한 구조, 예컨대 동일한 로직 게이트의 인스턴스들을 포함할 수 있다. 일부 실시예들에서, 제2 PUF 셀 그룹(110_20)이 제1 내지 제k ENA 신호들(ENA1 내지 ENAk)을 반전시킨 신호들을 수신하는 경우, 제1 PUF 셀 그룹(110_10)의 k개의 PUF 셀들(110_11 내지 110_1k) 및 제2 PUF 셀 그룹(110_20)의 k개의 PUF 셀들(110_21 내지 110_2k)은 상이한 로직 게이트의 인스턴스들을 포함할 수 있다. 예를 들면, 제1 PUF 셀 그룹(110_10)의 PUF 셀(110_12)이 NAND 게이트를 포함하는 한편, 제2 PUF 셀 그룹(110_20)의 PUF 셀(110_22)이 NOR 게이트를 포함할 수 있다. 비록 도 6은 2개의 PUF 셀 그룹들(110_10, 110_20)을 포함하는 로직 블록(110e)이 도시되었으나, 본 개시의 예시적 실시예들에 따라 로직 블록은 3이상의 PUF 셀 그룹들을 포함할 수 있고, 3-비트 이상의 출력 신호(OUT)를 생성할 수도 있다.
도 7은 본 개시의 예시적 실시예에 따라 도 1의 컨트롤러(200)의 동작의 예시를 나타내는 순서도이다. 도 1을 참조하여 전술된 바와 같이, 컨트롤러(200)는 인에이블 신호들(ENAs)을 조절함으로써 복수의 PUF 셀들(110) 중 적어도 하나를 선택할 수 있고, 선택된 PUF 셀에 의존하는 출력 신호(OUT)를 수신할 수 있다. 컨트롤러(200)는 수신된 출력 신호(OUT)에 기초하여 키(KEY)를 생성할 수 있다. 이하에서 도 7은 도 1을 참조하여 설명될 것이다.
단계 S10에서, 독출할 적어도 하나의 PUF 셀을 결정하는 동작이 수행될 수 있다. 즉, 컨트롤러(200)가 인에이블 신호들(ENAs)을 조절함으로써 복수의 PUF 셀들(110) 중 적어도 하나를 선택하고, 선택된 PUF 셀에 의존하는 출력 신호(OUT)를 수신할 수 있다. 본 개시의 예시적 실시예들에 따라, 컨트롤러(200)는 다양한 방식들에 따라 독출할 PUF 셀을 결정할 수 있다. 예를 들면, 미리 정해진 순서로 하나이상의 PUF 셀을 선택할 수도 있고, 시간에 따라 변경되는 순서로 하나이상의 PUF 셀을 선택할 수도 있다. 단계 S10에 대한 예시들은 도 8a 내지 도 9b를 참조하여 후술될 것이다.
단계 S20에서, 적어도 하나의 활성화된 인에이블 신호를 출력하는 동작이 수행될 수 있다. 예를 들면, 단계 S10에서 결정된 PUF 셀, 즉 독출할 PUF 셀이 고유한 레벨의 셀 신호를 출력하도록, 컨트롤러(200)는 독출할 PUF 셀에 대응하는 인에이블 신호를 활성화시키는 한편 다른 PUF 셀에 대응하는 인에이블 신호를 비활성화시킬 수 있다. 이에 따라, 활성화된 인에이블 신호를 수신한 PUF 셀은 고유한 레벨의 셀 신호를 출력하는 한편, 비활성화된 인에이블 신호를 수신한 PUF 셀은 고정된 레벨의 셀 신호를 출력할 수 있다.
단계 S30에서, 조합 회로(120)의 출력 신호(OUT)를 수신하는 동작이 수행될 수 있다. 단계 S20에서 출력된, 활성화된 인에이블 신호에 따라, 조합 회로(120)는 활성화된 인에이블 신호에 대응하는 셀 신호에 의존하는 출력 신호(OUT)를 생성할 수 있다. 예를 들면, 도 2a를 참조하여 전술된 바와 같이, 활성화된 인에이블 신호에 응답하여 로직 블록(100)의 PUF 셀에서 고유한 문턱 레벨을 가지는 내부 신호가 생성되는데 걸리는 수렴 시간이 요구될 수 있으므로, 컨트롤러(200)는 수렴 시간이 도과된 후 출력 신호(OUT)를 래치할 수 있다. 컨트롤러(200)는 래치된 출력 신호(OUT)의 값(즉, 로직 레벨)을 저장할 수 있다.
단계 S40에서, 인에이블 신호들의 재전송 여부를 판단하는 동작이 수행될 수 있다. 컨트롤러(200)는 키(KEY)를 생성하는데 필요한 출력 신호(OUT)의 값들의 수집이 완료되었는지 여부에 기초하여, 인에이블 신호의 재전송이 필요한지 여부를 판단할 수 있다. 예를 들면, 컨트롤러(200)는 키(KEY)를 생성하기 위하여, 복수의 PUF 셀들(110) 전부를 독출할 수도 있는 한편, 복수의 PUF 셀들(110) 중 일부만을 독출할 수도 있다. 인에이블 신호의 재전송이 필요한 경우 단계 S10가 후속하여 수행될 수 있는 한편, 인에이블 신호의 재전송이 필요하지 아니한 경우 단계 S50이 후속하여 수행될 수 있다.
단계 S50에서, 비활성화된 인에이블 신호들을 출력하는 동작이 수행될 수 있다. 예를 들면, 컨트롤러(200)는 키(KEY)를 생성하는데 필요한 출력 신호(OUT)의 값들의 수집이 완료되면 비활성화된 인에이블 신호들을 출력할 수 있고, 이에 따라 로직 블록(100)에서 소비되는 전력이 감소할 수 있다. 예를 들면, 도 2a의 제1 PUF 셀(110_1a)에서, 활성화된 제1 인에이블 신호(ENA1)에 따라 제1 NAND 게이트(G21a)가 인버터로서 기능하는 경우, A 입력 및 출력이 연결됨으로써 제1 NAND 게이트(G21a)에서 양의 전원 전압 및 음의 전원 전압 사이에 전류 경로가 형성될 수 있다. 따라서, 제1 PUF 셀(110_1a)의 독출이 완료된 경우, 제1 인에이블 신호(ENA1)가 비활성화, 즉 로직 로우로 천이됨으로써 제1 NAND 게이트(G21a)는 로직 하이인 신호(Y2a)를 출력할 수 있고, 제1 NAND 게이트(G21a) 에서 양의 전원 전압 및 음의 전원 전압 사이에 전류 경로가 차단될 수 있다. 또한, 도 2d를 참조하여 전술된 바와 같이, 제1 PUF 셀(110_1d)이 파워 게이티드 블록(B110)을 포함하는 경우, 비활성화된 제1 인에이블 신호(ENA1)는 파워 게이티드 블록(B110)에 공급되는 전원 전압을 차단함으로써 제1 PUF 셀(110_1d)의 전력 소모를 감소시킬 수 있다.
단계 S60에서, 출력 신호(OUT)의 값에 기초하여 키(KEY)를 생성하는 동작이 수행될 수 있다. 컨트롤러(200)는 활성화된 인에이블 신호 및 비활성화된 인에이블 신호의 상이하거나 동일한 조합들에 따라 복수회 수신된 출력 신호(OUT)로부터 래치된 값들을 저장할 수 있다. 컨트롤러는 출력 신호(OUT)의 값들에 기초하여 키(KEY)를 생성할 수 있고, 키(KEY)는 집적 회로(10)의 고유한 값을 가질 수 있다.
도 8a 내지 도 8c는 본 개시의 예시적 실시예들에 따라 도 1의 컨트롤러(200)가 복수의 PUF 셀들(110)을 독출하는 동작의 예시들을 나타내는 타이밍도들이다. 도 7의 단계 S10을 참조하여 전술된 바와 같이, 컨트롤러(200)는 독출할 적어도 하나의 PUF 셀을 결정할 수 있다. 일부 실시예들에서, 도 8a 내지 도 8c에 도시된 바와 같이, 미리 정해진 순서에 따라 복수의 PUF 셀들을 독출할 수 있다. 도 8a 내지 도 8c에서 로직 하이는 '1'로서 표시되는 한편, 로직 로우는 '0'으로서 표시될 수 있다. 도 8a 내지 도 8c는 도 1을 참조하여 설명될 것이고, 도 8a 내지 도 8c에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 8a를 참조하면, 제1 내지 제k PUF 셀(110_1 내지 110_k)은 순차적으로 하나씩 독출될 수 있다. 예를 들면, 제1 내지 제k PUF 셀(110_1 내지 110_k) 각각은 도 2a의 예시와 같이 로직 하이인 인에이블 신호에 따라 고유한 레벨의 셀 신호를 출력할 수 있고, 이에 따라, 도 8a에 도시된 바와 같이, 'One-hot' 인코딩에 의해서 인에이블 신호들(ENAs) 각각이 순차적으로 로직 하이가 될 수 있다. 순차적으로 로직 하이가 되는 인에이블 신호들(ENAs)에 응답하여 제1 내지 제k 셀 신호(CS1 내지 CSk)로부터 각각 생성된 값들(V1 내지 Vk)을 순차적으로 가지는 출력 신호(OUT)가 생성될 수 있다.
유사하게, 도 8b를 참조하면, 제1 내지 제k PUF 셀(110_1 내지 110_k)은 순차적으로 하나씩 독출될 수 있다. 예를 들면, 제1 내지 제k PUF 셀(110_1 내지 110_k) 각각은 도 2b의 예시와 같이 로직 로우인 인에이블 신호에 따라 고유한 레벨의 셀 신호를 출력할 수 있고, 이에 따라, 도 8b에 도시된 바와 같이, 'One-cold' 인코딩에 의해서 인에이블 신호들(ENAs) 각각이 순차적으로 로직 로우가 될 수 있다. 순차적으로 로직 로우가 되는 인에이블 신호들(ENAs)에 응답하여 제1 내지 제k 셀 신호(CS1 내지 CSk)로부터 각각 생성된 값들(V1' 내지 Vk')을 순차적으로 가지는 출력 신호(OUT)가 생성될 수 있다.
일부 실시예들에서, 인에이블 신호들(ENAs) 각각은 임의의 순서로 활성화될 수 있다. 즉, 도 8a 및 도 8b는 제1 내지 제k 인에이블 신호(ENA1 내지 ENAk)가 순차적으로 로직 하이가 되거나 로직 로우가 되는 예시들을 도시하고, 일부 실시예들에서 제1 내지 제k 인에이블 신호(ENA1 내지 ENAk)는 임의의 미리 정해진 순서로 로직 하이가 되거나 로직 로우가 될 수 있다. 또한, 도 7의 단계 S40을 참조하여 전술된 바와 같이, 일부 실시예들에서 제1 내지 제k 인에이블 신호(ENA1 내지 ENAk) 중 일부만이 활성화될 수도 있다.
도 8c를 참조하면, 제1 내지 제k PUF 셀(101_1 내지 101_k) 중 2이상의 PUF 셀들이 동시에 독출될 수 있다. 예를 들면, 도 8c에 도시된 바와 같이, 제1 내지 제k 셀(110_1 내지 110_k) 중 2개의 PUF 셀들이 동시에 독출될 수 있다. 즉, 활성화된 인에이블 신호를 수신하는 한 쌍의 PUF 셀들로부터 출력된 셀 신호들에 의존하는 값을 가지는 출력 신호(OUT)가 생성될 수 있다. 이에 따라, 도 8c에 도시된 바와 같이, PUF 셀들의 복수의 쌍들에 대응하여 생성된 값들(V1" 내지 V(k-1)")을 순차적으로 가지는 출력 신호(OUT)가 생성될 수 있다.
일부 실시예들에서, 활성화된 인에이블 신호들을 동시에 수신하는 PUF 셀들의 쌍들은 상호배타적일 수 있다. 즉, 도 8c는 제1 내지 제k PUF 셀(110_1 내지 110_k)로부터 출력 신호(OUT)가 'k-1'개의 값들(V1 내지 V(k-1))을 가지는 예시가 도시되었으나, PUF 셀들의 복수의 쌍들이 상호배타적인 경우 출력 신호(OUT)는 최대 'k/2'개의 값들을 가질 수 있다. 또한, 일부 실시예들에서 PUF 셀들의 복수의 쌍들은 임의의 순서로 선택될 수 있고, 일부 실시예들에서, 3개 이상의 PUF 셀들이 동시에 독출되도록 3개 이상의 인에이블 신호들이 동시에 활성화될 수도 있다.
도 9a 및 도 9b는 본 개시의 예시적 실시예들에 따른 물리적 복제방지 기능(PUF)을 위한 집적 회로들을 나타내는 블록도들이다. 구체적으로, 도 9a 및 도 9b는 복수의 PUF 셀들(110', 110")의 독출 순서를 변경할 수 있는 컨트롤러(200', 200")를 포함하는 집적 회로들(10', 10")을 나타낸다. 도 1의 집적 회로(10)와 유사하게, 도 9a 및 도 9b의 집적 회로들(10', 10")은 로직 블록들(100', 100") 및 컨트롤러들(200', 200")을 포함할 수 있고, 로직 블록들(100', 100")은 복수의 셀 신호들(CS1 내지 CSk)을 출력하는 복수의 PUF 셀들(110', 110") 및 조합 회로들(120', 120")을 포함할 수 있다. 도 9a 및 도 9b에 대한 설명 중 도 1에 대한 설명과 중복되는 내용은 생략될 것이다.
도 9a를 참조하면, 컨트롤러(200')는 레지스터(210)를 포함할 수 있고, 컨트롤러(200')의 외부로부터 수신되는 설정 신호(SET)에 따라 레지스터(210)에 저장되는 데이터가 변경될 수 있다. 컨트롤러(200')는 레지스터(210)에 저장된 데이터에 기초하여 인에이블 신호들(ENAs)을 출력할 수 있고, 설정 신호(SET)에 의해서 데이터가 변경되는 경우 변경된 데이터에 기초하여 인에이블 신호들(ENAs) 중 활성화된 인에이블 신호를 생성하는 순서를 변경할 수 있다. 이에 따라, 설정 신호(SET)에 기초하여 제1 내지 제k PUF 셀(110_1' 내지 110_k')이 독출되는 순서가 결정될 수 있다. 일부 실시예들에서, 설정 신호(SET)는 제1 내지 제k PUF 셀(110_1' 내지 110_k')의 독출 순서뿐만 아니라 동시에 독출되는 PUF 셀들의 개수도 변경할 수 있다. 레지스터(210)는 DRAM, SRAM 등과 같은 휘발성 메모리를 포함할 수도 있고, 플래시, EEPROM 등과 같은 비회발성 메모리를 포함할 수도 있다. 이에 따라, 예컨대 집적 회로(10')의 키(KEY)가 노출된 경우, 설정 신호(SET)를 통해서 이전과 다른 고유한 값으로 키(KEY)를 변경할 수 있다.
도 9b를 참조하면, 컨트롤러(200")는 난수 생성기(220)를 포함할 수 있고, 컨트롤러(200")는 난수 생성기(220)에 의해서 생성되는 난수(random number)에 기초하여 인에이블 신호들(ENAs) 중 활성화된 인에이블 신호를 생성하는 순서를 변경할 수 있다. 이에 따라, 키(KEY)의 엔트로피는 더욱 증가할 수 있다. 일부 실시예들에서, 컨트롤러(200")는 제1 내지 제k PUF 셀(110_1 내지 110_k)의 독출 순서뿐만 아니라 동시에 독출되는 PUF 셀들의 개수도 난수 생성기(220)가 생성하는 난수에 기초하여 변경할 수 있다. 일부 실시예들에서, 난수 생성기(220)는 집적 회로(10")의 외부로부터 수신된 제어 신호에 응답하여 난수를 생성할 수 있다.
도 10a 내지 도 10c는 본 개시의 예시적 실시예에 따른 물리적 복제방지 기능을 위한 집적 회로를 포함하는 장치의 예시들의 블록도들이다. 이상의 도면들을 참조하여 전술된 바와 같이, 물리적 복제방지 기능을 위한 장치로서 집적 회로는, 로직 게이트의 문턱 레벨에 의한 고유한 레벨을 가지는 셀 신호를 각각 출력하는 복수의 PUF 셀들을 포함할 수 있고, 복수의 PUF 셀들이 출력하는 복수의 셀 신호들을 단순한 구조로 획득함으로써, 작은 면적을 가지고 낮은 예측가능성을 가지는 키(KEY)를 생성할 수 있다. 도 10a 내지 도 10c의 장치들(20, 30, 40)에 포함된 구성요소들은 독립적인 집적 회로들로서 각각 구현될 수도 있고, 구성 요소들 중 적어도 2개 이상이 하나의 집적 회로로서 구현될 수도 있다.
도 10a를 참조하면, 식별 장치(20)는 PUF 집적 회로(21) 및 통신 인터페이스(22)를 포함할 수 있다. 식별 장치(20)는 외부로부터 수신되는 요청(REQ)에 응답하여 식별 장치(20)의 식별 정보를 포함하는 응답(RES)을 외부로 전송할 수 있다. 예를 들면, 식별 장치(20)는 RFID일 수 있고, 응답(RES)에 포함된 식별 정보는 식별 장치(20) 사용자를 식별하는데 사용될 수 있다. 응답(RES)에 포함된 식별 정보는 PUF 집적 회로(21)가 생성하는 키(KEY)에 기초하여 생성될 수 있다. PUF 집적 회로(21)의 작은 면적, 단순한 구조 및 낮은 전력 소모 등에 기초하여, 식별 장치(20)는 소형화, 경량화가 가능할 수 있다.
도 10b를 참조하면, 저장 장치(30)는 PUF 집적 회로(31), 암호화 엔진(32) 및 메모리(33)를 포함할 수 있다. 저장 장치(30)는 외부로부터 수신된 데이터(DATA)를 저장하거나 저장된 데이터(DATA)를 외부에 전송할 수 있다. 저장 장치(30)는 저장된 데이터의 보안을 위하여, 외부로부터 수신된 데이터(DATA)를 키(KEY)를 사용하여 암호화할 수 있고, 암호화된 데이터(ENC)를 메모리(33)에 저장할 수 있다. 또한, 암호화 엔진(32)은 메모리(33)로부터 독출한 암호화된 데이터(ENC)를 키(KEY)를 사용하여 복호화할 수 있고, 복호화된 데이터(DATA)를 외부로 전송할 수 있다. 예를 들면, 저장 장치(30)는 휴대용 저장 장치 또는 스토리지 서버의 저장 장치일 수 있고, PUF 집적 회로(31)가 생성하는 키(KEY)의 높은 엔트로피에 기초하여 메모리(33)에 저장된 암호화된 데이터(ENC)에 대한 보안이 강화될 수 있다.
도 10c를 참조하면, 통신 장치(40)는 PUF 집적 회로(41), 공개키 생성기(42) 및 모뎀(43)을 포함할 수 있다. 통신 장치(40)는 다른 통신 장치로 신호(RX)를 수신하거나 다른 통신 장치에 신호(TX)를 송신함으로써 다른 통신 장치와 통신할 수 있다. 공개키 생성기(42)는 PUF 집적 회로(41)가 생성하는 키(KEY)에 기초하여 공개키(P_KEY)를 생성할 수 있고, 모뎀(43)은 공개키(P_KEY)에 기초하여 암호화된 신호(TX)를 전송하거나 신호(RX)를 복호화할 수 있다. 즉, 통신 장치(40)는 키(KEY)에 기초하여 다른 통신 장치와 보안 통신을 수행할 수 있다. 예를 들면, 통신 장치(40)는 휴대용 무선 통신 장치일 수 있고, PUF 집적 회로(31)의 작은 면적, 단순한 구조 및 낮은 전력 소모에 기인하여 통신 장치(40)는 소형화, 경량화가 가능할 뿐만 아니라, 키(KEY)의 높은 엔트로피에 기초하여 높은 보안성을 가지는 보안 통신을 수행할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 물리적 복제 방지 기능(Physically Unclonable Function; PUF)을 위한 집적 회로로서,
    로직 게이트의 문턱 레벨에 기초하여 고유한 레벨들을 각각 가지는 제1 및 제2 셀 신호를 각각 출력하는 제1 및 제2 PUF 셀; 및
    상기 제1 및 제2 셀 신호로부터 제1 조합 신호를 생성하는 제1 단(stage)을 포함하는 조합 회로를 포함하고,
    상기 제1 및 제2 PUF 셀은, 상기 제1 및 제2 셀 신호를 각각 출력하는 제1 및 제2 로직 게이트를 각각 포함하고,
    상기 조합 회로는, 상기 제1 및 제2 셀 신호를 수신하고 상기 제1 조합 신호를 출력하는, 상기 제1 및 제2 로직 게이트와 동일한 제3 로직 게이트를 포함하는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 제1 및 제2 PUF 셀은, 비활성화된 제1 및 제2 인에이블 신호에 각각 응답하여 제1 로직 레벨을 가지는 상기 제1 및 제2 셀 신호를 각각 출력하고,
    상기 제3 로직 게이트는, 상기 제1 로직 레벨의 입력 신호에 독립적인 상기 제1 조합 신호를 생성하는 것을 특징으로 하는 집적 회로.
  3. 청구항 2에 있어서,
    상기 제1 및 제2 로직 게이트는, 상기 제1 및 제2 인에이블 신호를 각각 수신하는 것을 특징으로 하는 집적 회로.
  4. 청구항 3에 있어서,
    상기 제1 내지 제3 로직 게이트는 NAND 게이트의 인스턴스들이고,
    비활성화된 상기 제1 및 제2 인에이블 신호의 레벨은 로직 로우(low)인 것을 것을 특징으로 하는 집적 회로.
  5. 청구항 3에 있어서,
    상기 제1 내지 제3 로직 게이트는 NOR 게이트의 인스턴스들이고,
    비활성화된 상기 제1 및 제2 인에이블 신호의 레벨은 로직 하이(high)인 것을 것을 특징으로 하는 집적 회로.
  6. 청구항 3에 있어서,
    상기 제1 내지 제3 로직 게이트는 2-입력 로직 게이트로서 제1 및 제2 입력을 가지고,
    상기 제3 로직 게이트는, 제1 및 제2 입력을 통해서 상기 제1 및 제2 셀 신호를 각각 수신하고,
    상기 제1 PUF 셀의 제1 및 제2 로직 게이트는, 제2 입력을 통해서 상기 제1 인에이블 신호를 수신하고,
    상기 제2 PUF 셀의 제1 및 제2 로직 게이트는, 제1 입력을 통해서 상기 제2 인에이블 신호를 수신하는 것을 특징으로 하는 집적 회로.
  7. 청구항 1에 있어서,
    상기 조합 회로는 상기 제1 및 제2 셀 신호를 포함하는 복수의 셀 신호들을 수신하고,
    상기 조합 회로의 상기 제1 단은, 상기 복수의 셀 신호들 중 제1 로직 레벨을 가지는 셀 신호에 독립적인 복수의 제1 조합 신호들을 생성하고,
    상기 조합 회로는, 상기 복수의 제1 조합 신호들 중 상기 제1 로직 레벨과 상이한 제2 로직 레벨을 가지는 제1 조합 신호에 독립적인 적어도 하나의 제2 조합 신호를 상기 제1 조합 신호들로부터 생성하는 제2 단을 포함하는 것을 특징으로 하는 집적 회로.
  8. 청구항 7에 있어서,
    상기 제1 로직 레벨이 로직 하이(high)인 경우, 상기 조합 회로의 제1 단은 상기 제3 로직 게이트로서 복수의 NAND 게이트들을 포함하고, 상기 조합 회로의 제2 단은 적어도 하나의 NOR 게이트들을 포함하고,
    상기 제2 로직 레벨이 로직 로우(low)인 경우, 상기 조합 회로의 제1 단은 상기 제3 로직 게이트로서 복수의 NOR 게이트들을 포함하고, 상기 조합 회로의 제2 단은 적어도 하나의 NAND 게이트를 포함하는 것을 특징으로 하는 집적 회로.
  9. 청구항 2에 있어서,
    상기 제1 PUF 셀은,
    자신의 문턱 레벨을 가지는 신호를 생성하여 상기 제1 로직 게이트에 제공하는 제4 로직 게이트; 및
    활성화된 상기 제1 인에이블 신호에 따라 상기 제4 로직 게이트에 전력을 공급하고, 비활성화된 상기 제1 인에이블 신호에 따라 상기 제4 로직 게이트에 전력을 차단하는 스위치를 포함하는 것을 특징으로 하는 집적 회로.
  10. 물리적 복제 방지 기능(Physically Unclonable Function; PUF)를 위한 집적 회로로서,
    복수의 로직 게이트들의 문턱 레벨들에 기초하여 결정된 고유한 레벨을 가지는 셀 신호를 각각 생성하는 복수의 PUF 셀들을 포함하고, 복수의 인에이블 신호들에 기초하여 복수의 셀 신호들 중 적어도 하나에 대응하는 출력 신호를 출력하는 로직 블록; 및
    상기 복수의 PUF 셀들 중 적어도 하나를 선택하기 위하여 활성화된 인에이블 신호를 포함하는 상기 복수의 인에이블 신호들을 생성하고, 상기 출력 신호에 기초하여 상기 장치의 키를 생성하는 컨트롤러를 포함하는 집적 회로.
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