TW201944279A - 用於去偏的物理不可複製函數位元的方法與電路 - Google Patents

用於去偏的物理不可複製函數位元的方法與電路

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Abstract

本發明實施例提供一種裝置，該裝置包含：一陣列，其包含配置成複數個列及行的複數個位元產生單元；及一PUF產生器。該PUF產生器包含：複數個行多工器，各行多工器耦合至來自該陣列的複數個該等行；複數個感測放大器，各感測放大器與該等行多工器的一各自者相關聯；及複數個去偏電路，各去偏電路與一各自行多工器相關聯且耦合至該等感測放大器之一各自者之一輸出。各去偏電路可操作以取決於來自與耦合至該去偏電路的各自行多工器的該等行相關聯的該等位元產生單元的一個以上所感測位元來提供用於產生一PUF簽章的一輸出，藉此減小該去偏電路所耦合至之該感測放大器的一感測偏壓。

Description

用於去偏的物理不可複製函數位元的方法與電路
本發明實施例係有關用於去偏的物理不可複製函數位元的方法與電路。
隨著愈來愈多地使用利用積體電路來為各種不同應用提供不同類型的資訊的電子裝置，愈來愈需要充分保護可儲存於一電子裝置中的敏感及/或關鍵資訊以將對此資訊的存取僅限於有權存取該資訊的此等其他裝置。應用的一些實例包含鑑認裝置，保護一裝置內的機密資訊，及保全兩個或更多個裝置之間的一通信。
一物理不可複製函數(PUF)係通常在一積體電路內回應於至PUF的輸入(例如，查問/請求)而提供數個對應輸出(例如，回應)的一物理結構。各PUF提供一或多組請求-回應對。可藉由由PUF提供的此等請求-回應對來確立積體電路的一身份。在身份確立之情況下，可在裝置之間提供安全通信。PUF亦可用於現有鑑認目的以替換將一身份指派給一電子裝置的當前方法。由於PUF基於一製程的本質性質，所以PUF具有優於將可更容易地被模仿及/或逆向工程設計之一身份刻在一裝置上的習知鑑認方法的各種優點。
本發明的一實施例係關於一種積體電路裝置，其包括：一陣列，其包括配置成複數個列及行的複數個位元產生單元，各位元產生單元與一各自列及行組合相關聯；一物理不可複製函數(PUF)產生器，其包括：複數個行多工器，各行多工器經耦合至來自該陣列的複數個該等行；複數個感測放大器，各感測放大器與該等行多工器之一各自者相關聯；及複數個去偏電路，各去偏電路與一各自行多工器相關聯且經耦合至該等感測放大器之一各自者之一輸出；其中各去偏電路可操作以取決於來自與耦合至該去偏電路的各自行多工器的該等行相關聯的該等位元產生單元的一個以上所感測位元來提供用於產生一PUF簽章的一輸出，藉此減小該去偏電路所耦合至的該感測放大器之一感測偏壓。
本發明的一實施例係關於一種在產生一物理不可複製函數(PUF)簽章時減小感測放大器偏壓之方法，其包括：提供配置成複數個列及行的一位元產生單元陣列，各位元產生單元與一各自列及行組合相關聯；透過一行多工器將該等行之一第一集合耦合至一第一感測放大器；選擇一列；使用該第一感測放大器來感測來自該選定列中且與該第一行集合相關聯的該等位元產生單元的多個位元；及取決於該多個位元使用一邏輯運算來產生用於產生一PUF簽章的一輸出，其減小該第一感測放大器之該感測放大器偏壓。
本發明的一實施例係關於一種積體電路裝置，其包括：一陣列，其包括配置成複數個列及行的複數個位元產生單元，各位元產生單元與一各自列及行組合相關聯，各行對應於耦合至該行中的位元產生單元的一各自位元線對；一物理不可複製函數(PUF)產生器，其包括：複數個行多工器，各行多工器耦合至來自該陣列的一各自行集合；複數個感測放大器，各感測放大器耦合至該等行多工器之一各自者；及複數個去偏電路，各去偏電路耦合至該等感測放大器之一各自者之一輸出，其中各去偏電路包括具有第一及第二輸入與一輸出之一XOR或XNOR邏輯閘及具有一資料輸入及一資料輸出之資料鎖存器，其中該邏輯閘之該第一輸入經耦合至該各自感測放大器之該輸出且該第二輸入經耦合至該資料鎖存器之該資料輸出；及一控制器，該控制器可操作以控制該PUF產生器以輸出PUF位元之一向量，在該等去偏電路之該等資料鎖存器之該資料輸出處產生用於產生該等PUF位元之輸出，其中用於產生該PUF位元之各輸出取決於來自該等位元產生單元的一個以上所感測位元使得減小該等感測放大器之感測偏壓。
下文揭示內容描述用於實施標的物的不同特徵的各種實例性實施例。下文描述組件及配置的特定實例以簡化本發明實施例。當然，此等僅僅係實例且並非意欲於限制性。例如，將理解，當一元件稱為「連接至」或「耦合至」另一元件時，該元件可直接連接至或耦合至另一元件，或可存在一或多個中介元件。
儘管大批量製造，但即使使用相同製程及相同材料，各積體電路(IC)仍歸因於物理隨機性而係唯一的。此固有變動可經提取且用作其唯一識別，如人類的DNA。最近，安全研究人員已提出一種稱為物理不可複製函數(PUF)的物理「函數」。密碼學中的PUF係易於評估且產生一輸出的一物理物件，但該輸出極難預測。PUF可用作安全計算及通信中的一唯一識別或密鑰。PUF應具有以下性質：
唯一性 ( 個性化 ) ：各PUF係獨特的且不同於相同晶片或其他晶片上的所有其他PUF。
固有 ( 天生 ) ：各PUF基於PUF的本質性質來產生其唯一輸出。
不可複製 ( 無法模仿或複制 ) ：即使在使用精確製程時，仍無法製成一精確複本。
可重複 ( 可靠 ) ：PUF的輸出不應受操作環境及老化的影響。
PUF通常用於鑑認及秘密金鑰儲存，而無需安全電可擦除可程式化唯讀記憶體(EEPROM)及/或其他昂貴硬體(例如，電池供電靜態隨機存取記憶體)及/或一些其他種類的非揮發性記憶體。如上文所描述，PUF自一積體電路(IC)的物理特性導出一秘密，而非將秘密儲存於一數位記憶體中。PUF產生一確定性隨機位元向量。此位元向量係利用存在於一晶片上的靜態隨機製程變動來建構。兩個相同設計的晶片，即使在相同批次中製造，仍展現差異。獲得此等差異以產生唯一位元向量。出於安全目的，可將此位元向量用作一簽章(一ID或一DNA)。PUF利用此可變性來導出各IC所獨有的「秘密」資訊(例如，矽「生物度量」)。通常，此秘密資訊稱為IC的「PUF簽章」。另外，歸因於定義簽章的製造可變性，即使完全瞭解IC的設計，吾人仍無法製造兩個相同IC。可使用一IC的各種類型的可變性來定義此一簽章，舉例而言諸如(若干)閘延遲、(若干)臨限電壓、一靜態隨機存取記憶體(SRAM)裝置的(若干)通電狀態及/或一IC之各種物理特性之任一者。
一種類型的PUF係基於SRAM。SRAM單元係一數位IC晶片的最小功能單元。其用來評估新技術的產量且因此可用於所有節點。此外，歸因於其小實體尺寸，一小靜態實體尺寸偏差轉化為一大百分比差，其很好地構建PUF。PUF可利用由一對交叉耦合反相器形成的各單元的「感測放大器」。然而，感測放大器可具有引入偏壓的一偏移。若感測放大器具有朝向一個方向的一偏移，則存在具有更多輸出位元朝向該方向偏壓之傾向。由於感測放大器偏移的大部分亦係隨機的，所以若存在諸多感測放大器，則平衡總偏壓。當行數目為小時，感測放大器偏移在PUF中變得更成問題。
感測放大器的偏移係歸因於據說相同的匹配電晶體對的電晶體失配。此失配起因於製程變動，諸如隨機摻雜劑數目波動、介面狀態密度波動及其他變動。一SRAM陣列函數的一感測放大器用來偵測位元線與位元線條之間的小電壓差(例如，〜10 mV至80 mV)。例如，若位元線具有高於位元線條的一電壓，則感測放大器輸出一邏輯1，且若位元線條具有一更高電壓，則感測放大器輸出一邏輯0。此電壓差起因於SRAM單元中的所儲存值。一感測放大器的一偏移使此偵測函數的結果偏斜。若偏移偏向位元線側，則即使位元線條側處的電壓略高(但差異可能不足以克服SA偏移)，輸出將仍為1。此引起輸出位元之偏壓。
另一形式的PUF係基於速度差。此方法使用一完全SRAM或一簡化SRAM單元，其基本上係由相同字線定址但耦合至不同位元線的兩個離散電晶體(例如，用於一完全SRAM單元的位元線及位元線條)。此方法取決於感測放大器來區分相鄰單元(在一完全SRAM單元的情況下)之間的讀取速度或一單元位置處的相鄰電晶體之間的讀取速度之間的差。當兩個位元線產生一電壓差時，由感測放大器感測此電壓差。然而，若感測放大器具有朝向一個方向的一偏移，則存在具有更多輸出位元朝向該方向偏壓之傾向。輸出位元的此偏壓係高度非所要的。
歸因於對製程容差的苛刻要求，預期感測放大器中的電晶體失配隨著技術發展而變得更嚴重。因此，應認知，開發減少歸因於PUF中的感測放大器偏移之偏壓的技術係極其重要的，尤其在使用「速度比較」型之PUF的應用中。在本文中所描述的實施例中，實施利用壓縮概念(平均化或不平均化)的一演算法(及實施該演算法的電路)以減少歸咎於PUF中的感測放大器偏移的偏壓。
歸因於SRAM單元及感測放大器的佈局實體尺寸差異，諸多SRAM單元行通常共用單個感測放大器。此係可能的，因為SRAM讀取係非破壞性的(不同於DRAM)。在讀取操作之後，無需將讀取資料寫回至儲存單元中。行選擇邏輯用來在若干位元線間多工，作為至一相關聯感測放大器的輸入。
為達成PUF設計的裝置間唯一性，期望確保所產生的確定性隨機位元不具有朝向0或1的任何偏壓。在最壞情況下，若所有位元係0或1(總偏壓)，則不同晶片上的一PUF絕非唯一。此轉化為漢明間距離(Inter-HD) 0。最好的情況係所有晶片Inter-HD達到50% (0.5)。朝向0或1的任何偏壓傾向於使Inter-HD自0.5減小。
本文中所描述的去偏技術的實施例背後的基本理念係利用一邏輯XOR函數來消除偏壓。特定而言，XOR函數用於自相同感測放大器感測或產生的多個位元且因此共用相同電位感測放大器偏壓。XOR邏輯運算具有在0及1中給出平衡輸出位元的一真值表。假定XOR閘的兩個輸入為00、01、10、11，則平衡各自輸出，即，0、1、1、0。具有類似平衡性質的另一函數係XNOR函數。因而，在某些實施例中，可使用XNOR邏輯。
使用簡單XOR(或XNOR)，偏壓(B)可減小達2B2 。此可使用一簡單概率計算來展示。假定硬幣拋擲的結果偏向HEAD(1)之概率為0.6而非0.5，則偏壓係0.1。因此，達到TAIL(0)的概率僅為0.4。兩次硬幣拋擲現存在4種不同的可能排列，表示11、01、10、00的HH、TH、HT及TT。獲得此四個不同結果的概率分別係0.6*0.6 (即，0.36)、0.6*0.4 (即，0.24)、0.4*0.6 (即，0.24)及0.4*0.4 (0.16)。對此四次硬幣拋擲之可能結果的一XOR運算之輸出係0、1、1、0 (對應於HH、TH、HT及TT)。此意謂所得結果具有0.36+0.16 (0.52)的機率為1 (因為獲得HH的機率係0.36且獲得TT的機率係0.16，兩者提供一XOR輸出1)且具有0.24+0.24 (0.48)的機率為0 (因為獲得TH的機率係0.24且獲得HT的機率係0.24，兩者提供一XOR輸出0)。可見，偏壓自0.1 (10%)減小至0.02 (2%)。為了更一般化，假定獲得1的概率係(0.5+B)，其中B係偏壓。此意謂獲得0的概率係(0.5-B)。獲得10及01的組合概率係2*(0.52 -B2 ) (即，(0.5-B)*(0.5+B)+(0.5-B)*(0.5+B))，即，0.5-2B2 。例如，一更小B (諸如0.04 (4%))可減小至0.0032 (0.32%)，即，2B2 。
可見，若再次重複此程序，可進一步減小偏壓。例如，例如藉由首先對兩對執行一邏輯XOR接著對此兩個XOR對的輸出執行一邏輯XOR，可將4n個位元壓縮為n個位元。圖7中展示且結合圖7更詳細論述此配置。減小將自B至4B4 。使用一更小B (諸如0.04 (4%))的相同實例，所得偏壓減小至0.00001024 (~0.001%)。
在某些實施例中，一去偏電路(在本文中的某些實施例中亦稱為壓縮器電路)經耦合至感測放大器之各者。此去偏電路將執行如下文所描述的一簡單邏輯運算，例如感測放大器之輸出之一XOR或XNOR。
在實施例中，自共用相同感測放大器的相同行MUX群組中的位元線讀取多個位元，且藉由XOR邏輯運算多個位元以形成一新位元。此壓縮電路(XOR(或XNOR)閘外加一鎖存電路，在下文所描述的實施例中)經構建靠近感測放大器。由於此等位元皆共用相同感測放大器，所以減小來自感測放大器偏移的任何偏壓。在實施例中，使用用於循序地組合此等位元之一組合方法，因此不存在簽章位元之損耗，即，存在不具有總體壓縮或具有減小的總體壓縮之平均化。
圖1繪示一積體電路裝置10的一實施例，其中一位元產生單元陣列12及一物理不可複製函數(PUF)產生器實施4:1行多工。應理解，4:1行多工僅僅用於圖解目的且不失一般性。圖1中所繪示及下文所描述的技術可應用於多工之其他整數比，例如，2:1、3:1、5:1等。積體電路裝置10包含在本文中稱為位元產生單元18之一陣列12。經由一各自字線16及位元線/位元線條對14a/14b組合存取各單元18位置。在實施例中，各單元係一SRAM單元。在某些實施例中，各單元由在其等閘極處耦合至相同字線的兩個獨立電晶體組成，其中第一電晶體具有耦合至位元線14a的一源極/汲極端子且第二電晶體具有耦合至位元線條14b的源極/汲極端子。
積體電路裝置10包含用於解碼一位址且選擇一字線16的一列解碼器20及用於解碼一位址且選擇一位元線14/位元線條對的一行解碼器22。在所繪示實施例中，總列數目係2n 且總行數目係2m 。感測放大器26a、26b至26x各與一各自4:1行多工器24a、24b至24x相關聯。為簡化起見，術語「x」用來表示「2m-2 」，即，2m 除以4。各行多工器24經耦合至四個行，即，四個位元線對14a、14b。例如，行(0)至行(3)的位元線對14a、14b經耦合至第一行多工器24a，第一行多工器24a經耦合至第一感測放大器26a；行(4)至行(7)的位元線對14a、14b經耦合至第二行多工器24b，第二行多工器24b經耦合至第二感測放大器26b；且行(2m -4)至行(2m -1)的位元線對14a、14b經耦合至第x行多工器24x，第x行多工器24x經耦合至第x感測放大器26x。耦合至相同感測放大器26的行經受相同感測放大器偏移，從而導致相同電位感測偏壓。
各感測放大器24之輸出經耦合至一各自去偏電路28，即，感測放大器26a經耦合至去偏電路28a；感測放大器26b經耦合至去偏電路28b；且感測放大器26x經耦合至去偏電路28x。在實施例中，去偏電路係如下文所描述的一壓縮器電路。控制器30經耦合至行解碼器22 (其經耦合至行多工器24)及去偏電路28。控制器30用來對用於產生去偏簽章位元的步驟定序，即，一去偏簽章向量。在實施例中，控制器30係一有限狀態機。下文結合圖4至圖5論述此等定序步驟之實施例。
針對各感測放大器26，存在一對應去偏電路28。去偏電路28應簡單且小，使得其可如同感測放大器般配裝於SRAM單元節距內。在實施例中，去偏電路包括一XOR閘(或XNOR閘)及一鎖存電路，諸如一D型正反器。熟習此項技術者將理解，D型正反器在時脈循環之一明確部分(諸如時脈的上升邊緣)處捕獲D輸入之值。該所捕獲值變成Q輸出。在其他時間，輸出Q不改變。D型正反器可被視為一記憶體單元、一零階保持或一延遲線。應理解，亦可使用實施用於促進本文中所論述的去偏目的的類似功能性的其他鎖存器。使用行多工有助於為感測放大器及去偏電路提供更多空間。壓縮(或如下文所描述的平均化)之功能需要針對各PUF存取之多次讀取以產生簽章位元。在此情況下，對所有位元線預充電且一次僅啟動一個列(即，字線)。行電路將多次讀取之每次讀取隔離至相同行群組。如下文所描述，在實施例中，感測放大器需要多次循環。
行多工器24、感測放大器26、去偏電路28及控制器30可共同視為PUF產生器或鑑認電路。
圖2繪示一去偏電路28之實施例，其可將多次位元讀取(即，由多個位元產生單元18之相同感測放大器感測)壓縮成單個輸出PUF位元。壓縮器包含一XOR閘32及一鎖存器，諸如一D型正反器34。至XOR閘之輸入包含來自感測放大器之輸出(即，來自圖1的感測放大器26)及D型正反器34之Q輸出。D型正反器亦包含用於接收一時脈信號CLK之一時脈輸入及用於接收一RESET信號之一重設輸入。在實施例中，XOR閘可用一XNOR閘替換。
圖3繪示圖2之壓縮器28之一實施例之一電路圖。對應於XOR閘的電路組件經定位於用元件符號32標記的虛線框中，且對應於D型正反器鎖存器的電路組件經定位於用元件符號34標記的虛線框中。
圖4繪示對應於在控制器30的控制下由積體電路實施以將一多工位元線行群組的多個位元壓縮成單個位元且由此針對一IC之一唯一位元向量(即，PUF簽章)之該輸出位元減小可歸咎於感測放大器的偏壓之步驟序列之一方法100。應理解，圖4之方法可針對一選定字線之其他多工行群組及其等相關聯感測放大器並列實施。此後，針對各字線連續地重複此方法，直至讀取整個陣列12且產生完全位元向量。當然，如此項技術中已知，預期此輸出向量之後續處理例如實施解決錯誤的錯誤校正。本文中所描述的去偏技術係除該等已知技術外之技術。
在方法100之步驟102處，執行一預充電操作。特定而言，對與一給定多工位元線群組的所有位元線(例如，耦合至圖1中的行多工器24a的所有位元線14)及資料線(例如，耦合至去偏電路28a的感測放大器26a之輸出線)預充電。
在可與步驟102同時發生的步驟104處，重設壓縮器之D型正反器(DFF)鎖存器。
在步驟106處，執行位址解碼且選擇與所解碼位址相關聯的字線。此步驟涉及使用列解碼器20解碼一位址且驅動選定字線。
在步驟108處，使用行多工器24選擇來自多工位元線對群組的一位元線對(例如，圖1中的14a、14b)。選定位元線對與行多工器24處的其他多工位元線對隔離。
在步驟110處，由感測放大器感測行群組之選定位元線對。此步驟涉及基於耦合至選定位元線對的位元產生單元18處的值來將感測放大器之資料線驅動至全擺幅。
在步驟112處，使用D型正反器之當前Q輸出對所感測值(即，資料線上的感測放大器的輸出)進行XOR(或XNOR)運算。此步驟可涉及將所感測值提供為至一XOR(或XNOR)閘的一第一輸入且將D型正反器之當前Q輸出提供為第二輸入。在此第一遍次，Q輸出採用重設之後正反器採用的任何值。
在步驟114處，將XOR運算之輸出鎖存至D型正反器之Q輸出。
在步驟116處，判定是否已感測最後一個所要位元線對。假定每行MUX群組四個行，則可期望感測所有四個位元線對或少於所有四個位元線對的某一數目。
若在步驟116處判定已感測所有位元線對，則程序在步驟120處結束，其中D型正反器之Q輸出係PUF輸出位元，其係去偏壓縮結果。
若在步驟116處判定尚未感測所有位元線對，則在步驟118處再次對資料線預充電，且該方法返回至步驟108以自行多工選擇下一對位元線用於感測。重複該程序，直至不再需要感測更多位元線對。
如上文結合圖4所論述，在每次讀取之後，使新讀取資料與儲存於鎖存器(例如，D型正反器)中的先前讀取資料進行XOR運算且將新結果儲存於鎖存器中。雖然上文所描述的方法顯著減小可歸咎於感測放大器的任何偏移偏壓，但該方法依賴於壓縮，其相較於其他PUF設計導致資訊之損耗。例如，在圖1中所繪示的實施例中，其中存在4:1多工及壓縮，假定X次讀取，則輸出係具有X/4長度之一向量。即，各去偏電路將4次位元讀取壓縮成單個PUF位元，儘管一PUF位元具有減小的偏壓。結合圖5描述一平均化方法，其可不導致資訊之損耗或導致較少資訊損耗。
在圖5之方法中，重複上文結合圖4所描述的PUF位元產生程序以針對一多工行群組中的位元線對的不同子集組合提供一平均化或抵消。(關於在效應類似於壓縮而無位元損耗的意義上的平均化/抵消。返回至上文關於硬幣拋擲的實例，該實例繪示一平均化。若拋擲一有缺陷的硬幣兩次且取得HH、HT、TH及TT之組合結果以表示正在進行平均化的結果。將「平均化」一偏壓。即，拋擲相同的有缺陷硬幣(針對H的概率係0.6且針對T的概率係0.4)三次，可獲得8種可能結果及XOR結果(在靠近結果的括號中展示):(i) HHH (1)；(ii) HHT (0)；(iii) HTH (0)；(iv) HTT (1)；(v) THH (0)；(vi) THT (1)；(vii) TTH (1)；(viii) TTT (0)，其中各自概率如下：0.216、0.144、0.144、0.096、0.144、0.096、0.096、0.064。因而獲得1的「平均值」係：0.216+0.096+0.096+0.096=0.504。獲得「0」的平均值係=0.144+0.144+0.144+0.064=0.496。由於列解碼僅需要進行一次，所以關於該操作之延遲未增加。預充電亦僅進行一次，因此不存在與預充電操作相關聯的額外耗用。任何額外延遲可歸咎於用於感測多個位元線的感測放大器之多次循環。
使用圖1之實例(其中每多工行群組存在四對位元線且因此每感測放大器存在四個行)，(在圖4之去偏方法中)可使用任意三個(總共四個)位元線對來產生一PUF位元輸出。給定此四個位元線，則存在三個位元線對之四種可能組合，即，(i) BL1、BL2、BL3；(ii)BL1、BL2、BL4；(iii) BL1、BL3、BL4；及(iv) BL2、BL3、BL4。若在圖4之方法中單獨使用此等組合之各者，則結果係4個輸出位元(即，輸出位元＃1對應於BL1/BL2/BL3組合；輸出位元＃2對應於BL1/BL2/BL4組合；輸出位元＃3對應於BL1/BL3/BL4組合；且輸出位元＃4對應於BL2/BL3/BL4組合)而非僅1個位元(即，對應於BL1/BL2/BL3/BL4之組合的一個輸出位元)，此意謂不存在資訊之損耗(相較於使用不涉及使用壓縮之去偏的一方法)。此操作基本上執行偏壓輸出之平均化或偏壓之抵消。將各行之輸出視為無偏壓。但共用感測放大器將一偏壓加至各輸出，因為其等皆使用相同感測放大器。現在，此所增加偏壓將相互抵消，因為其等經組合以形成最終輸出。存在來自相同感測放大器的三個偏壓輸出且其等經組合以抵消偏壓。當然，若使用(可能四個組合中的)三個組合，則資訊之損耗僅係25%。且若使用2個組合，則資訊之損耗僅係50%。下文結合圖5描述此組合方法。
圖5中所繪示的方法200之步驟202、204及206相同於圖4之方法100之步驟102、104及106。即，在步驟202處，執行一預充電操作。特定而言，對與一給定多工位元線群組相關聯的所有位元線(例如，耦合至圖1中的行多工器24a的所有位元線14)及資料線(例如，耦合至壓縮器28a的感測放大器26a之輸出線)預充電。且在可與步驟202同時發生的步驟204處，重設壓縮器之D型正反器(DFF)鎖存器。在步驟206處，選擇對應於所解碼位址的字線。
在步驟208處，選擇來自多工行群組的位元線對之一子集組合。使用上述實例，第一組合可為位元線對BL1、BL2、BL3。使用此位元線對組合，在步驟210處，執行圖4之方法100之步驟108至120。即，感測BL1且對其輸出進行XOR運算並鎖存至鎖存器之輸出。接著感測BL2，且使其輸出與鎖存器之當前輸出進行XOR運算並接著將該結果鎖存至鎖存器之輸出。最後，感測BL3，且使其輸出與鎖存器之當前輸出進行XOR運算並接著將該結果鎖存至鎖存器之輸出。此最終輸出表示位元向量之一個PUF位元。
在步驟212處，檢查剛剛在步驟208及210中使用的組合是否係透過行多工器耦合至感測放大器的行集合之待處理最終組合。若在步驟212處判定其係待處理最終組合，則該方法在步驟214處結束。
若在步驟212處判定其並非最終組合，則在步驟214處重設鎖存器，在步驟216處對資料線預充電，且該方法返回至步驟208以選擇下一組合，例如，組合BL1、BL2、BL4。接著處理此組合以提供上文所描述的第二PUF位元輸出。使用實例，將重複程序以處理第三組合(BL1、BL3、BL4)及第四組合(BL2、BL3、BL4)，從而導致總共四個輸出PUF位元，其中感測放大器偏壓減小且無資訊之損耗，即，使用四個位元產生單元來產生總共四個PUF位元。
應明白，在某些實施例中，可藉由自相同行重複讀取來減小感測放大器偏壓。此方法實際上如同拋擲相同的有缺陷硬幣。圖8中繪示方法400之一實施例。在步驟402處，重設去偏電路之鎖存器。在步驟404處，選擇字線。在步驟406處，選擇行多工器之位元線對。在步驟408處，對選定位元線對及資料線預充電。在步驟410處，感測位元。在步驟412處，使感測操作之輸出與D型正反器之當前Q輸出進行XOR (或XNOR)運算。在步驟416處，判定是否已讀取選定單元達預選次數。若否，則方法返回至步驟408，此係因為由於在感測放大器操作之後對相同行的讀取將干擾位元線電壓而需要再次對行預充電。當在步驟416處達到預選數目次讀取(例如，在某些實施例中2次至4次讀取)時，該方法結束。
本文中所描述的去偏技術之實施例在「速度比較」型之PUF中提供特定益處。在2016年10月7日申請、標題為「SRAM-based Authentication Circuit」的同在申請中、共同讓與的美國專利申請案第No.15/288,342號中詳細描述此類型的PUF之實施例，所述案之全部內容以引用方式併入本文中。如上文所描述，且在'342專利申請案中，位元產生單元可經實施為在速度比較型的PUF中使用的簡單電晶體對。圖6中繪示此實施方案，儘管應理解，亦可使用其他PUF位元產生技術，諸如使用'342專利申請案中所描述的SRAM單元。
參考圖6，圖6中使用相同元件符號繪示圖1中所繪示的組件。為簡潔起見，圖6中展示僅一個行及兩個列。特定而言，圖6展示圖1之一部分，包含一個去偏電路28a、一個感測放大器26a、一個行多工器24a、與一對位元線14a、14b相關聯之一個行及兩個列16 (被標記為「第一列」及「第二列」)。圖6展示PUF位元產生元件18之陣列12經實施為一邏輯NMOS陣列12a。如'342申請案中所描述，該陣列亦可經實施為一PMOS陣列或一混合邏輯NMOS及PMOS陣列。
圖6之的MOS陣列12a包含配置成一行列組態的複數個邏輯NMOS電晶體40a、40b、40c、40d。邏輯NMOS陣列12a進一步包含複數個預充電電晶體42(特定而言，針對各位元線之一預充電電晶體)。據此，各位元線14經耦合至放置於其中的邏輯NMOS電晶體，且各列包含一字線16，字線16經耦合至放置於其中的邏輯NMOS電晶體。如所展示，第一位元線14a包含沿第一位元線14a放置的邏輯NMOS電晶體40a、40c等；第二位元線14b包含沿第二位元線14b放置的邏輯NMOS電晶體40b、40d等；第一列包含沿第一列放置且耦合至一字線16的邏輯NMOS電晶體40a、40b等；第二列包含沿第二列放置且耦合至一各自字線16的邏輯NMOS電晶體40c、40d等；以此類推。在一些實施例中，邏輯NMOS電晶體之各者在其汲極端處耦合至各自位元線且在其源極端處耦合至一電壓位準(例如，接地)。此外，各字線16經組態以將一確證信號提供至所耦合邏輯NMOS電晶體之閘極以導通一或多個各自邏輯NMOS電晶體。
關於預充電電晶體42a、42b，在圖6之所繪示實施例中，預充電電晶體之各者可經實施為一PMOS電晶體。此一預充電電晶體經耦合至一位元線，且經組態以接收一預充電控制信號以便引起其自身導通。耦合至邏輯NMOS陣列12a的鑑認電路實質上類似於上文所描述包含複數個感測放大器26的實施例，其中各感測放大器透過一各自行多工器24耦合至一位元線對14a、14b。在一些實施例中，驗證電路之感測放大器26之各者可包含一電壓模式感測放大器。在一些其他實施例中，感測放大器可包含一電流模式感測放大器。下文所論述的邏輯NMOS陣列12a及對應鑑認電路之操作將係關於將感測放大器實施為一電壓模式感測放大器。
在一些實施例中，為使感測放大器26a及去偏電路28a基於放電速率差來產生一去偏輸出位元46，在一些實施例中，首先將位元線14a、14b預充電至Vdd。接著選擇一列使得允許鑑認電路之感測放大器比較存在於各自位元線上的放電速率。使用行多工器選擇一行，使得對應位元線對耦合至感測放大器。
例如，藉由將一確證信號設定為高來選擇第1列。因而，導通邏輯NMOS電晶體(例如，40a、40b等)。在一些實施例中，同時將預充電控制信號確證為高，其據此關斷預充電電晶體42a、42b。因此，分別形成自位元線14a通過邏輯NMOS電晶體40a至接地及自位元線14b通過邏輯NMOS電晶體40b至接地的放電路徑46a、46b，且因而，存在於位元線14a及14b上的電壓位準開始隨各自放電速率下降。一旦位元線14a上的電壓位準與位元線14b上的電壓位準之間的差超過一預定臨限值(ΔV)，便由感測放大器26a產生一輸出位元44且將輸出位元44提供至去偏電路28a以產生一PUF簽章之一輸出PUF位元46。應理解，如上文結合圖4及圖5所描述，基於感測放大器自耦合至行多工器24a的多個行之多次讀取來產生輸出PUF位元46。
返回至上文所描述的實例，其中連續重複程序以進一步減小偏壓，即，例如藉由首先對兩對執行一邏輯XOR接著對此兩個XOR對之輸出執行一邏輯XOR，可將4n個位元壓縮為n個位元，圖7中展示一去偏配置之實施例。圖7展示耦合至一感測放大器326之一輸出的一經修改去偏電路328之一實施例。此去偏電路328可代替圖1中之各去偏電路28。在去偏電路328之某些實施例中，總共存在配置成樹的3個XOR閘。第一層級具有兩個XOR閘332a及332b。去偏電路亦包含串聯配置的三個鎖存器334a、334b、334c，其中鎖存器334c之輸出經耦合至XOR 332b之一個輸入，鎖存器334b之輸出經耦合至XOR 332b之另一輸入，且鎖存器334a之輸出經耦合至XOR 332a之一個輸入。XOR 332a之另一輸入經耦合至感測放大器326之輸出。
在根據一實施例的操作中，在一第一循環期間，選擇一第一行(例如，Col0 )以使用感測放大器326來產生一第一感測輸出。在下一循環期間，由鎖存器334a鎖存第一輸出且選擇一第二行(例如，Col1 )以使用感測放大器326來產生一第二感測輸出。在下一循環期間，將第一輸出鎖存至鎖存器334b之輸出，將第二輸出鎖存至鎖存器334a之輸出，且選擇一第三行(例如，Col2 )以使用感測放大器326來產生一第三感測輸出。最後，在一第四循環期間，將第一輸出鎖存至鎖存器334c之輸出，將第二輸出鎖存至鎖存器334b之輸出，將第三輸出鎖存至鎖存器334a之輸出，且選擇一第四行(例如，Col3 )以在感測放大器326之輸出處產生一第四輸出。應明白，串聯連接之鎖存器334操作為一移位暫存器。此時，來自Col0 及Col1 之輸出係至XOR 332b之輸入，且來自Col2 及Col3 之輸出係至XOR 332a之輸入。此兩個XOR 332a、332b之輸出係至最後一個XOR 332c之輸入，其提供壓縮電路之輸出。
如上文所描述，某些實施例提供移除或實質上減小可歸咎於產生一PUF簽章中使用的感測放大器的感測偏壓。在某些實施例中，此去偏導致用於一IC的一鑑認技術中的一改良式PUF簽章。某些實施例不涉及無額外耗用之資訊之損耗。
在一積體電路裝置之一實施例中，該積體電路裝置包含：一陣列，其包含配置成複數個列及行的複數個位元產生單元，各位元產生單元與一各自列及行組合相關聯；及一物理不可複製函數(PUF)產生器。該PUF產生器包含：複數個行多工器，各行多工器經耦合至來自該陣列的複數個行；複數個感測放大器，各感測放大器與該等行多工器之一各自者相關聯；及複數個去偏電路，各去偏電路與一各自行多工器相關聯且經耦合至該等感測放大器之一各自者之一輸出。各去偏電路可操作以取決於來自與耦合至該去偏電路的各自行多工器的該等行相關聯的該等位元產生單元的一個以上所感測位元來提供用於產生一PUF簽章的一輸出，藉此減小該去偏電路所耦合至之感測放大器之一感測偏壓。在某些實施例中，各去偏電路包含：一XOR或XNOR邏輯閘；及一資料鎖存器，其具有耦合至該邏輯閘之一輸出的一輸入。在某些實施例中，該資料鎖存器具有耦合至該邏輯閘之一第一輸入的一輸出且該邏輯閘具有耦合至該各自感測放大器之輸出的一第二輸入。在某些實施例中，該資料鎖存器係一D型正反器。在某些實施例中，該積體電路裝置進一步包含一控制器，該控制器可操作以控制各行多工器以將該等行之一不同者循序地連接至與該行多工器相關聯的該感測放大器。在某些實施例中，取決於來自與耦合至該行多工器的所有行相關聯的位元產生單元的所感測位元來產生用於產生該PUF簽章的該輸出。在某些實施例中，取決於來自與耦合至該行多工器的所有行之一第一子集相關聯的位元產生單元的所感測位元來產生該去偏電路輸出。在某些實施例中，該積體電路裝置經組態以取決於來自與耦合至該行多工器的所有行之一第二子集相關聯的位元產生單元的所感測位元來產生用於產生一第二PUP簽章的一第二去偏電路輸出。在某些實施例中，X數目個行經耦合至各行多工器，其中針對各選定字線及各行多工器，該積體電路裝置經組態以取決於來自與耦合至該行多工器的該X數目個行的X數目個子集相關聯的位元產生單元的所感測位元來產生X數目個輸出，其中X係4或更大的一整數。在某些實施例中，該PUF產生器經組態以藉由比較與該位元產生單元內的不同元件相關聯的速度來提供用於產生該PUF簽章的該輸出。在某些實施例中，針對各產生單元，該等元件包含耦合至一第一位元線及一字線的一第一電晶體以及耦合至一第二位元線及該字線的一第二電晶體。在某些實施例中，該第一位元線及該第二位元線係相鄰位元線且形成對應於一行的一位元線對，而其中各行多工器經耦合至複數個位元線對且經組態以自該複數個位元線對中選擇以耦合至該各自的感測放大器。
在另一實施例中，一種在產生一PUF簽章時減小感測放大器偏壓之方法包含：提供配置成複數個列及行的一位元產生單元陣列，各位元產生單元與一各自列及行組合相關聯；透過一行多工器將該等行之一第一集合耦合至一第一感測放大器；選擇一列；使用該第一感測放大器來感測來自該選定列中且與該第一行集合相關聯的該等位元產生單元的多個位元；及取決於該多個位元使用一邏輯運算來產生用於產生一PUF簽章的一輸出，其減小該第一感測放大器之該感測放大器偏壓。在某些實施例中，該邏輯運算包含一XOR或XNOR運算。在某些實施例中，該感測步驟及該產生步驟包含以下步驟：(a)自該第一行集合選擇一第一行；(b)使用該第一感測放大器感測來自該第一行中的一第一位元產生單元的一第一位元；(c)使用該等所感測第一位元作為一輸入來執行該邏輯運算；(d)鎖存該邏輯運算之一輸出以提供一所鎖存輸出；(e)自該第一行集合選擇另一行；(f)使用該第一感測放大器感測來自該另一行中的另一位元產生單元的另一位元；(g)使用該另一位元作為一第一輸入且使用來自步驟(d)的所鎖存輸出作為一第二輸入來執行該邏輯運算以提供另一輸出；(h)將該邏輯運算之該另一輸出鎖存至該所鎖存輸出；及(i)重複步驟(e)至(h)，直至已使用來自該第一行集合的最後一個選定行，其中在步驟(i)完成之後，該所鎖存輸出對應於用於產生一PUF簽章之輸出。在某些實施例中，取決於來自與來自該第一行集合的所有行相關聯的位元產生單元的所感測位元來產生用於產生該PUF簽章之輸出。在某些實施例中，取決於來自與該第一行集合之一第一子集相關聯的位元產生單元的所感測位元來產生用於產生該PUF簽章之該輸出。在某些實施例中，方法進一步包含取決於來自與該第一行集合之一第二子集相關聯的位元產生單元的所感測位元來產生用於產生一第二PUF簽章之一第二輸出。在某些實施例中，在該第一行集合中存在X數目個行，且該方法包含取決於來自與該第一行集合中的該X數目個行的X數目個各自子集相關聯的位元產生單元的所感測位元來產生X數目個輸出，其中X係4或更大的一整數。
在又一實施例中，一種積體電路裝置包含：一陣列，其包含配置成複數個列及行的複數個位元產生單元，各位元產生單元與一各自列及行組合相關聯，各行對應於耦合至該行中的位元產生單元的一各自位元線對；一物理不可複製函數(PUF)產生器，其包含：複數個行多工器，各行多工器經耦合至來自該陣列之一各自行集合；複數個感測放大器，各感測放大器經耦合至該等行多工器之一各自者；及複數個去偏電路，各去偏電路耦合至該等感測放大器之一各自者之一輸出，其中各去偏電路包含：具有第一及第二輸入與一輸出之一XOR或XNOR邏輯閘及具有一資料輸入及一資料輸出之資料鎖存器，其中該邏輯閘之第一輸入經耦合至該各自感測放大器之輸出且第二輸入經耦合至該資料鎖存器之資料輸出；及一控制器，該控制器可操作以控制該PUF產生器以輸出PUF位元之一向量，在該等去偏電路之資料鎖存器之資料輸出處產生用於產生該等PUF位元之輸出，其中用於產生該PUF位元的各輸出取決於來自該等位元產生單元的一個以上所感測位元使得減小該等感測放大器之感測偏壓。
前文概述若干實施例之特徵使得熟習此項技術者可更佳理解本發明實施例之態樣。熟習此項技術者應明白，其等可容易將本發明實施例用作用於設計或修改其他程序及結構以實行相同目的及/或達成本文中所介紹的實施例的相同優點的一基礎。熟習此項技術者亦應認知，此等等效構造不背離本發明實施例的精神及範疇，且其等可在不背離本發明實施例的精神及範疇的情況下在本文中作出各種改變、替換及更改。
10‧‧‧積體電路裝置
12‧‧‧位元產生單元陣列
12a‧‧‧邏輯NMOS陣列
14a‧‧‧第一位元線
14b‧‧‧第二位元線/位元線條
16‧‧‧字線
18‧‧‧位元產生單元
20‧‧‧列解碼器
22‧‧‧行解碼器
24a至24x‧‧‧行多工器
26a至26x‧‧‧感測放大器
28a至28x‧‧‧去偏電路
30‧‧‧控制器
32‧‧‧XOR閘
34‧‧‧D型正反器
40a‧‧‧邏輯NMOS電晶體
40b‧‧‧邏輯NMOS電晶體
40c‧‧‧邏輯NMOS電晶體
40d‧‧‧邏輯NMOS電晶體
42a‧‧‧預充電電晶體
42b‧‧‧預充電電晶體
44‧‧‧輸出位元
46‧‧‧輸出PUF位元
46a‧‧‧放電路徑
46b‧‧‧放電路徑
100‧‧‧方法
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧步驟
110‧‧‧步驟
112‧‧‧步驟
114‧‧‧步驟
116‧‧‧步驟
120‧‧‧步驟
200‧‧‧方法
202‧‧‧步驟
204‧‧‧步驟
206‧‧‧步驟
208‧‧‧步驟
210‧‧‧步驟
212‧‧‧步驟
214‧‧‧步驟
216‧‧‧步驟
326‧‧‧感測放大器
328‧‧‧去偏電路
332a‧‧‧XOR閘
332b‧‧‧XOR閘
332c‧‧‧XOR閘
334a‧‧‧鎖存器
334b‧‧‧鎖存器
334c‧‧‧鎖存器
400‧‧‧方法
402‧‧‧步驟
404‧‧‧步驟
406‧‧‧步驟
408‧‧‧步驟
410‧‧‧步驟
412‧‧‧步驟
414‧‧‧步驟
416‧‧‧步驟
CLK‧‧‧時脈信號
RESET‧‧‧信號
當結合隨附圖閱讀時，自下文詳細描述最佳地理解本發明實施例的態樣。應注意，各種構件不必按比例繪製。實際上，為清楚論述起見，可任意地增大或減小各種構件的尺寸。
圖1繪示根據一些實施例之具有用於產生一PUF位元向量之一位元產生單元陣列及相關聯電路之一積體電路裝置。
圖2繪示根據一些實施例之結合圖1的積體電路裝置使用之一壓縮電路之一實施例。
圖3係根據一些實施例之圖2之壓縮電路之一更詳細電路實施方案。
圖4繪示根據一些實施例之去偏PUF位元之一方法。
圖5繪示根據一些實施例之在無資訊損耗或減少資訊損耗的情況下去偏PUF位元之一方法。
圖6繪示根據一些實施例之圖1之積體電路裝置之額外細節。
圖7繪示根據一些實施例之結合圖1之積體電路裝置使用的另一壓縮電路。
圖8繪示根據一些實施例之去偏PUF位元之一方法。

Claims (1)

  1. 一種積體電路裝置，其包括： 一陣列，其包括配置成複數個列及行的複數個位元產生單元，各位元產生單元與一各自列及行組合相關聯； 一物理不可複製函數(PUF)產生器，其包括： 複數個行多工器，各行多工器經耦合至來自該陣列的複數個該等行； 複數個感測放大器，各感測放大器與該等行多工器之一各自者相關聯；及 複數個去偏電路，各去偏電路與一各自行多工器相關聯且經耦合至該等感測放大器之一各自者之一輸出； 其中各去偏電路可操作以取決於來自與耦合至該去偏電路的各自行多工器的該等行相關聯的該等位元產生單元的一個以上所感測位元來提供用於產生一PUF簽章的一輸出，藉此減小該去偏電路所耦合至的該感測放大器之一感測偏壓。
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