KR20190021650A - 2차원 반도체 물질로 이루어진 채널층을 포함한 시냅스 소자 - Google Patents

2차원 반도체 물질로 이루어진 채널층을 포함한 시냅스 소자 Download PDF

Info

Publication number
KR20190021650A
KR20190021650A KR1020170106653A KR20170106653A KR20190021650A KR 20190021650 A KR20190021650 A KR 20190021650A KR 1020170106653 A KR1020170106653 A KR 1020170106653A KR 20170106653 A KR20170106653 A KR 20170106653A KR 20190021650 A KR20190021650 A KR 20190021650A
Authority
KR
South Korea
Prior art keywords
synaptic
semiconductor material
temperature
channel layer
synaptic device
Prior art date
Application number
KR1020170106653A
Other languages
English (en)
Other versions
KR102052390B1 (ko
Inventor
양희준
썬린팽
Original Assignee
성균관대학교산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 성균관대학교산학협력단 filed Critical 성균관대학교산학협력단
Priority to KR1020170106653A priority Critical patent/KR102052390B1/ko
Publication of KR20190021650A publication Critical patent/KR20190021650A/ko
Application granted granted Critical
Publication of KR102052390B1 publication Critical patent/KR102052390B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N3/00—Computing arrangements based on biological models
    • G06N3/02—Neural networks
    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Biomedical Technology (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Biophysics (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Neurology (AREA)
  • General Health & Medical Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Artificial Intelligence (AREA)
  • Computational Linguistics (AREA)
  • Data Mining & Analysis (AREA)
  • Evolutionary Computation (AREA)
  • Computer Hardware Design (AREA)
  • Molecular Biology (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 일실시예에 따른 시냅스 소자는 기판, 상기 기판의 일면에 위치한 절연층, 상기 절연층의 일면에 위치한 소스 전극 및 드레인 전극, 및 상기 소스 전극 및 드레인 전극을 전기적으로 연결하는 채널층을 포함하며, 상기 채널층은 2차원 반도체 물질로 이루어진 단일층으로 구성되며, 국소적으로 2차원 반도체 물질이 다중층으로 구성된다.

Description

2차원 반도체 물질로 이루어진 채널층을 포함한 시냅스 소자 {Synaptic device including 2D semiconductor material channel layer}
본 발명은 시냅스 소자에 관한 것으로서, 2차원 반도체 물질로 이루어진 채널층을 이용한 단기 메모리 특성을 구현한 2-단자 시냅스 소자에 관한 것이다.
인간은 현존하는 어떠한 컴퓨터보다 효율적으로 주위 환경들에 대한 시각적 정보들을 이해하고 다양한 물체를 구별할 수 있다. 이는 인간의 두뇌가 약 1015개의 시냅스로 연결된 약 1012개의 뉴런의 네트워크로 이루어졌기 때문이다.
뉴런은 수상돌기(dendrite)와 축색돌기(axon)로 이루어져 있으며, 시냅스를 통해 정보가 전달되는 구조로 이루어져 있다. 시냅스는 반복 학습에 따라 그 형성이 강화되는 특징이 있다. 이에 최근에는 학습 기능을 갖는 신경 칩을 개발하여 시냅스 소자를 제조하고자 하는 연구가 계속되고 있다.
즉, 인간의 뇌는 시냅스로 전기적 신호를 전달하고 신호의 잔상이 시냅스에 남는 방식으로 기억을 저장한다.　시냅스는　2개의 신호전달 돌기(소자의 전극)로 신호를 입력받고 전달하며, 동시에 저장한다.　이러한 시냅스의 기능을 구현하는 소자를 만들기 위해서는 시냅스와 같이　2개의 신호전달 전극을 갖는 기억저장소자(메모리)가 필요하다.　
반면,컴퓨터 기억저장소자인 플래시 메모리는 신호의 입력,전달,저장을 각각 담당하는 3개의 전극(Drain, Source, Gate)로 구성되어, 시냅스 기반 정보처리 기술의 적용에 구조적 한계를 갖고 있었다. 또한, 종래 기술에서는 메모리 역할을 담당하는 장기 시냅스 가소성 소자가 주로 개발되었고, 정보처리 역할을 담당하는 1분에서 5분의 기억 시간을 갖는 단기 가소성 소자를 구현할 수 없었다.
따라서, 전기적 뉴로모픽 소자에 필수적인 저전력 단기 시냅스 가소성 구현이 가능한 2-단자 시스템이 적용된 시냅스 소자에 대한 연구가 필요한 시점이다.
본 발명의 일 목적은, 단기 시냅스 가소성 소자를 통해, 생물학적 단기 메모리 구현이 가능하고, 2차원 반도체 물질을 활용한 2-단자 시냅스 소자를 제공하고자 한다.
본 발명의 일 실시예에 따른 시냅스 소자는, 기판; 상기 기판의 일면에 위치한 절연층; 상기 절연층의 일면에 위치한 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극을 전기적으로 연결하는 채널층을 포함하며, 상기 채널층은 2차원 반도체 물질로 이루어진 단일층으로 구성되며, 국소적으로 2차원 반도체 물질이 다중층으로 구성된다.
상기 다중층의 비율이 증가할수록, 소자의 전기 전도도 변화율이 증가한다.
상기 소자는 전류가 인가되면, 줄 히팅(Joule heating)에 의하여 에너지가 발생하여 소자의 온도가 증가하여 전기 전도도가 증가한다.
상기 소자는 온도가 증가한 후, 1 내지 5분 사이에 원래의 온도로 감소되어 전기 전도도가 감소한다.
상기 소자는 전기적 게이팅(carrier control)에 의하여 저장 시간 제어가 가능하다.
상기 소자는 2단자 소자이다.
상기 소자의 메모리 특성은 on/off ratio는 8을 초과한다.
상기 절연층은 SiO2을 포함한다.
상기 소스 전극 및 드레인 전극 각각은 텅스텐을 포함한다.
상기 2차원 반도체 물질은 MoS2, MoSe2, WS2, WSe2 중 어느 하나를 포함한다.
상기 시냅스 소자는 단기 메모리 소자로 이용 가능하다.
본 발명에 따르면, 2단자 시스템을 적용하여, 단기 메모리 특성을 구현할 수 있는 시냅스 소자를 제공할 수 있다.
또한, 2차원 채널층의 2차원 반도체 물질을 국소적으로 다층으로 적용하는 비율을 제어함으로써, 단기 가소성 특성 시간을 안정적으로 제어할 수 있다.
또한, 1분 내지 5분 정도로 제어 가능한 단기 가소성 특성 시간을 확보할 수 있다.
또한, 일반적인 이황화몰리브덴의 경우 강한 전자 도핑으로 인해 도체 성질이 강하여 약한 메모리 특성(on/off ratio 2 이하)을 보이나, 본 발명에 따르면, 전자 도핑을 최소화한 이황화몰리브덴을 통해 강한 메모리 특성(on/off ratio>8)을 제공할 수 있다.
이를 통하여, 차세대 뉴로모픽 소자를 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 시냅스 소자의 모식도이다.
도 2는 본 발명의 일실시예에 따른 국소적 이중층 구조의 이황화몰리브덴에 대한 개략도이다.
도 3은 이황화몰리브덴이 단일층일 때와 이중층(국소적 이중층 포함)일 때 밴드 에너지 크기를 비교하는 그래프이다.
도 4는 본 발명의 일실시예에 따른 국소적으로 다중층을 포함하는 이황화몰리브덴 채널층을 제조하는 공정에 대한 모식도이다.
도 5는 단일층 이황화몰리브덴(monolayer, ML), 국소적 이중층 이황화몰리브덴(bilayer island, BLI), 및 이중층 이황화몰리브덴(bilayer, BL) 시료에 대한 Photoluminescence 및 Raman 특성을 측정한 결과그래프이다.
도 6은 본 발명의 일실시예에 따른 이황화몰리브덴 채널층의 확대 이미지이다.
도 7은 본 발명의 일실시예에 따른 시냅스 소자의 일부 모식도이다.
도 8은 본 발명의 일실시예에 따른 시냅스 소자의 모식도이다.
도 9는 본 발명의 일실시예에 따른 시냅스 소자에 전류를 인가하고, 시간에 따른 전기 전도도의 변화에 대한 결과 그래프이다.
도 10은 본 발명의 일실시예에 따른 시냅스 소자에 대한 IV 커브 그래프이다.
다양한 실시예들이 이제 도면을 참조하여 설명되며, 전체 도면에서 걸쳐 유사한 도면번호는 유사한 엘리먼트를 나타내기 위해서 사용된다. 설명을 위해 본 명세서에서, 다양한 설명들이 본 발명의 이해를 제공하기 위해서 제시된다. 그러나 이러한 실시예들은 이러한 특정 설명 없이도 실행될 수 있음이 명백하다. 다른 예들에서, 공지된 구조 및 장치들은 실시예들의 설명을 용이하게 하기 위해서 블록 다이아그램 형태로 제시된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1에 본 발명의 일실시예에 따른 시냅스 소자를 설명하는 모식도를 나타내었다. 도 1에 나타낸 바와 같이, 본 발명의 일실시예에 따른 시냅스 소자는 기판, 상기 기판의 일면에 위치한 절연층, 상기 절연층의 일면에 위치한 소스 전극 및 드레인 전극 및 상기 소스 전극 및 드레인 전극을 전기적으로 연결하는 채널층을 포함한다. 또한, 도 1에 개시된 텅스텐(tungsten), 이산화규소(SiO2), 및 실리콘(Silicon)은 본 발명의 일실시예로서, 본 발명을 설명하기 위한 목적으로 기재된 것일뿐, 본 발명을 제한하는 것은 아니다.
반도체 물질의 경우, 온도에 따라서, 저항의 변화가 크다. 이는 온도에 따른 자유전자의 양이 변하기 때문이다. 물질의 온도는 외부 환경에 따라 쉽게 변하는 물리량이다. 특히, 온도가 높은 소재를 냉각하는 방법으로 공기를 통한 냉각방법, 물을 통한 방법 등이 있으며, 각 방법에 따라 냉각 속도 등이 다를 수 있다. 2차원 소재를 이용한 소자의 경우, 흐르는 전류의 양에 따라 줄 히팅에 의한 온도 상승이 수반된다. 이런 온도 상승은 반도체의 경우 저항을 감소시킨다. 도체의 경우 온도 변화에 의한 온도 변화가 적은데 반하여, 반도체의 경우와 다른 '저항-온도' 관계를 갖는다. 줄 히팅에 의해 가열된 2차원 소재는 일반적인 공기를 통한 냉각법을 통해 1분~5분 사이에 원래 온도로 냉각될 수 있다. 이를 활용하여 단기 메모리 소자를 구현할 수 있다. 본 발명에서는 전기적 게이팅을 이용하여 단일 원자층을 갖는 이황화몰리브덴 소재를 반도체-도체로 변화시키며 각 상태에 따른 '온도-저항' 관계를 활용한 단기 메모리 소자를 제공한다. 냉각하는 방법에 따른 저장 시간 제어와 이황화몰리브덴의 전기적 게이팅에 의한 저장 시간 제어가 가능하며, 본 발명에서 활용된 소자는 공기 중(air)에서 작동 가능하다.
상기 소스 전극과 드레인 전극 사이를 연결하는 채널층은 2차원 반도체 물질이 이용된다. 이러한 2차원 반도체 물질은 기본적으로 단일층으로 구성된다.
이용 가능한 2차원 반도체 물질은 MoS2, MoSe2, WS2, WSe2 등이 이용될 수 있으며, 이하에서는 대표적으로 MoS2를 기준으로 설명하도록 하겠다.
이황화몰리브덴은 전이금속인 몰리브데늄(Mo) 원자에 주기율표상 산소와 같은 족에 속하는 황(S) 두 개가 결합하여 2차원 평면을 이루고 있는 2차원 물질이다. 단일층 이황화몰리브덴은 반도체 특성을 보이며, 전자소자 및 광전자 소자에 응용 가능성이 매우 높은 소재이다.
이황화몰리브덴은 다층일 경우, 간접 밴드갭을 가지지만, 단층일 경우, 밴드갭 천이로 인해 직접 밴드갭을 갖는다. 또한 밴드갭이 약 1.3에서 1.9eV로 변하여, 다층의 이황화몰리브덴과는 다른 전기적 특성을 보인다. 이황화몰리브덴은 전자밴드갭 뿐만 아니라 두께에 따라서 라만 분광스펙트럼의 모양도 다르다. 이황화몰리브덴의 층간 상호 작용에 의해 나타나는 E2g와 A1g peak는 두께가 두꺼워질수록 간격이 벌어지게 되는데, 이 두가지 peak를 이용하여 정확한 층수의 구별이 가능하며, 이를 통하여, 두께에 따른 물성의 변화를 정확하게 측정할 수 있다.
또한, 이황화몰리브덴은 실리콘 정도의 밴드갭을 가지고 있어 스윗칭 기능을 의미하는 on/off ratio가 탁월하다. 뿐만 아니라 이황화몰리브덴은 거의 투명하며, 차세대 전자기기 및 디스플레이 기기에 적용가능하다.
상술한 바와 같이, 채널층은 이황화몰리브덴을 기본적으로 단일층으로 구성된다. 그러나, 국소적으로 이황화몰리브덴이 다중층으로 구성된다.
도 2에 이중층의 영역에서 전기 전도도가 향상되는 모습을 나타내었다. 도 2에 도시한 바와 같이, 이중층 부분에서 국소적으로 n-doping 경향이 약해지는 (전자 carrier 수가 줄어들어 반도체 경향이 강해지는 또는 저항이 커지는) 모습을 보이며, 전자가 상위층으로 옮겨가며 아랫층에서는 less n-doped 경향을 보인다.
또한, 온도에 따라 큰 저항의 변화를 나타낸다. 즉, 온도가 증가하면 저항이 감소하고 자유 전자가 증가하여 전자 밀도가 증가하면서 도체의 특성을 나타낸다.
도 3에 이황화몰리브덴이 단일층일 때와 이중층(국소적 이중층 포함)일 때 에너지를 나타낸다. 도 3에 나타낸 바와 같이, 단일층과 이중층이 이웃하고 있을 때에는 단일층의 전자를 이중층이 뺏어간다. 이는, 이중층의 밴드갭이 더 작고, 일함수(또는 electron affinity)가 크기 때문이다. 즉, 국소적인 다중층이 존재한다면, 채널의 대부분을 차지하는 단일층 이황화몰리브덴은 전하를 뺏겨 저항이 증가하게 된다. 따라서, 저항이 더 증가하여, 전류를 흘려줄 경우 온도 상승에 따른 전자 밀도가 증가하여 전기 전도도가 향상된다.
상기 기판은 본 발명이 의도하는 기판에 해당된다면, 어떠한 기판을 이용하여도 무관하다. 또한, 상기 절연층은 여기서 개시한 종류에 제한되는 것은 아니지만, SiO2을 포함한다. 또한, 소스 전극 및 드레인 전극은 여기서 개시한 종류에 제한되는 것은 아니지만, 텅스텐을 포함한다.
이러한 국소적인 이황화몰리브덴 이중층을 포함하는 채널층을 제조하기 위한 장치의 모식도를 도 4에 나타내었다. 다만, 본 발명의 이황화몰리브덴의 제조방법이 이러한 장치를 이용하는 것으로 제한되는 것은 아니다. 도 4에 나타낸 바와 같이, 삼산화몰리브덴(MoO3)과 황 분말(S powder)을 배치한 후, 아르곤(Ar) 가스를 투입하며, 800℃로 ~30분 정도 가열하여, 국소적 다중층 이황화몰리브덴을 제공할 수 있다.
이하, 본 발명을 실시예를 통하여 보다 상세히 설명한다.
국소적 이중층 이황화몰리브덴의 특성을 확인하기 위하여, 단일층 이황화몰리브덴(monolayer, ML), 국소적 이중층 이황화몰리브덴(bilayer island, BLI), 및 이중층 이황화몰리브덴(bilayer, BL) 시료를 제작하고, Photoluminescence 및 Raman 특성을 측정하여, 도 5(a) 및 (b)에 각각 나타내었다. 도 5(a) 및 (b)에 나타낸 바와 같이, 국소적 이중층 이황화몰리브덴은 단일층과 이중층 사이의 특성을 나타내는 것을 확인할 수 있었다.
본 발명의 일실시예에 따라, 이황화몰리브덴 채널층을 제조하였으며, 그 확대 이미지를 도 6에 나타내었다. 도 6(a)는 삼각형으로 나타내는 단일층 이황화몰리브덴을 제작하고, 단일층 이황화몰리브덴을 이동시켜 서로 겹쳐지게 함으로써, 이중층을 형성한 것이고, 도 6(b)는 이황화몰리브덴을 국소적으로 이중층으로 성장시킨 것이다.
이렇게 제조한 채널층을 이용하여, 시냅스 소자를 제작하였다. 도 7에 시냅스 소자의 일부 모식도를 나타내었다. 도 7에 나타낸 바와 같이, 노란색으로 2개의 전극이 위치하고, 그 사이에 이황화몰리브덴 채널층이 위치하고, 상기 이황화몰리브덴은 국소적으로 이중층을 포함함을 알 수 있다. 도 7에서 흰색 화살표가 가르키는 부분이 국소적 이중층을 나타낸다.
전기전도도의 변화를 관찰하는 실험을 추가로 실시하였다. 도 8에 본 발명의 일실시예에 따른 시냅스 소자의 모식도를 나타내었다. 도 8에 나타낸 바와 같이, 실리콘 상에, 이산화규소를 적층하고, 그 위에 소스 전극 및 드레인 전극을 적층하였다. 여기서, 상기 전극은 텅스텐으로서, 2단자 시스템이며, 채널층은 이황화몰리브덴을 포함하였다. 이러한 소자에 전류를 흘려주고, 시간에 따라, 전기 전도도를 측정하여, 도 9에 나타내었다. 도 9에 나타낸 바와 같이, 이중층의 면적 비율에 따라, 전도도 변화가 증가하는 것을 확인할 수 있었다. 즉, 이중층의 면적 비율이 증가함에 따라, 전기전도도가 크게 증가하였다.
즉, 국소적 이중층(다중층)에 의해, 전류를 흘려줄 경우 줄 히팅에 의해 온도 상승이 수반되고, 온도 상승에 의해 반도체의 저항 감소가 나타나게 된다. 또한, 이황화몰리브덴은 공기를 통한 냉각에 의해 1-5분 사이에 다시 원래 온도로 냉각이 된다. 도 9에 나타낸 바와 같이, 2, 3, 4번에서 보듯이, 전류를 흘려줄 경우 온도 상승에 따른 전도도가 상승(온도-저항 관계 활용)하고 이후 냉각이 진행됨에 따라 다시 원위치로 복귀함을 확인할 수 있었다. 이러한 특성을 이용해 단기적인 1-5분 정도의 메모리 소자로의 응용이 가능함을 확인할 수 있었다.
또한, 도 8에 기재된 리허설이란 시냅스 소자의 반복에 의한 기억력 강화를 의미한다. 도 8의 리허설을 보이기 위한 결과로서, 동일한 소자에 대한 IV 커브를 측정하고, 도 10에 나타내었다. 구체적으로, 파랑색 커브를 확인하여 보면, 상기 소자에서 IV를 측정하기 위해, 전압을 2V까지 올리면, 점차 온도가 증가하고 저항이 감소하였다. 0V->2V 증가할 때 전류와 2V->0V로 돌아갈 때 전류가 다른 것을 확인할 수 있었다. 빨간색 커브를 확인하여 보면, 첫 측정 후 두 번째 측정에서는 소자의 온도가 이미 조금 올라간 상황이기 때문에, 0V->2V 증가할 때 전류가 더 커지며, 돌아올 때 역시 더 큰 전류를 나타냄을 확인할 수 있었다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.

Claims (11)

  1. 기판;
    상기 기판의 일면에 위치한 절연층;
    상기 절연층의 일면에 위치한 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 드레인 전극을 전기적으로 연결하는 채널층을 포함하며,
    상기 채널층은 2차원 반도체 물질로 이루어진 단일층으로 구성되며, 국소적으로 2차원 반도체 물질이 다중층으로 구성된,
    시냅스 소자.
  2. 제1항에 있어서,
    상기 다중층의 비율이 증가할수록, 소자의 전기 전도도 변화율이 증가하는,
    시냅스 소자.
  3. 제1항에 있어서,
    상기 소자는 전류가 인가되면, 줄 히팅(Joule heating)에 의하여 에너지가 발생하여 소자의 온도가 증가하여 전기 전도도가 증가하는,
    시냅스 소자.
  4. 제3항에 있어서,
    상기 소자는 온도가 증가한 후, 1 내지 5분 사이에 원래의 온도로 감소되어 전기 전도도가 감소하는,
    시냅스 소자.
  5. 제1항에 있어서,
    상기 소자는 전기적 게이팅(carrier control)에 의하여 저장 시간 제어가 가능한,
    시냅스 소자.
  6. 제1항에 있어서,
    상기 소자는 2단자 소자인,
    시냅스 소자.
  7. 제1항에 있어서,
    상기 소자의 메모리 특성은 on/off ratio는 8을 초과하는,
    시냅스 소자.
  8. 제1항에 있어서,
    상기 절연층은 SiO2을 포함하는,
    시냅스 소자.
  9. 제1항에 있어서,
    상기 소스 전극 및 드레인 전극 각각은 텅스텐을 포함하는,
    시냅스 소자.
  10. 제1항에 있어서,
    상기 2차원 반도체 물질은 MoS2, MoSe2, WS2, WSe2 중 어느 하나를 포함하는,
    시냅스 소자.
  11. 제 1 항 내지 제 9 항 중 어느 한 항에 따른 시냅스 소자를 이용한, 단기 메모리 소자.
KR1020170106653A 2017-08-23 2017-08-23 2차원 반도체 물질로 이루어진 채널층을 포함한 시냅스 소자 KR102052390B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020170106653A KR102052390B1 (ko) 2017-08-23 2017-08-23 2차원 반도체 물질로 이루어진 채널층을 포함한 시냅스 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170106653A KR102052390B1 (ko) 2017-08-23 2017-08-23 2차원 반도체 물질로 이루어진 채널층을 포함한 시냅스 소자

Publications (2)

Publication Number Publication Date
KR20190021650A true KR20190021650A (ko) 2019-03-06
KR102052390B1 KR102052390B1 (ko) 2020-01-08

Family

ID=65761094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170106653A KR102052390B1 (ko) 2017-08-23 2017-08-23 2차원 반도체 물질로 이루어진 채널층을 포함한 시냅스 소자

Country Status (1)

Country Link
KR (1) KR102052390B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180012351A (ko) * 2016-07-26 2018-02-06 한양대학교 산학협력단 수직 원자 트랜지스터 및 이의 동작방법
CN111987173A (zh) * 2020-09-15 2020-11-24 电子科技大学 一种可集成的二维光电突触器件阵列及其制备方法
KR102188653B1 (ko) * 2020-06-19 2020-12-08 인천대학교 산학협력단 2차원 물질 기반 인공 시냅스 및 그 제조방법
KR20210065746A (ko) 2019-11-27 2021-06-04 광운대학교 산학협력단 이온에 대한 배리어층을 포함하는 시냅스 소자 및 이의 제조방법
KR20220130406A (ko) * 2021-03-18 2022-09-27 충북대학교 산학협력단 시냅스 소자
JP2023013949A (ja) * 2021-07-16 2023-01-26 韓国科学技術院 シナプス素子、これを含むリザーバーコンピューティング装置、及びこれを利用したリザーバーコンピューティング方法
KR20230026276A (ko) * 2021-08-17 2023-02-24 서울대학교산학협력단 3차원 시냅스 소자 스택 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 시냅스 소자 스택의 제조 방법
KR20230057016A (ko) * 2021-10-21 2023-04-28 포항공과대학교 산학협력단 발열 소자가 집적화 된 이온 기반 3단자 시냅스 소자, 이를 구비하는 3단자 시냅스 어레이 및 이의 동작 방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Jiang, Jie, et al. 2D MoS2 Neuromorphic Devices for Brain-Like Computational Systems. Small 13.29. 2017.5.31. *
Sharma, Deepak, et al. Transfer characteristics and low-frequency noise in single-and multi-layer MoS2 field-effect transistors. Applied Physics Letters 107.16. 2015.10.19. *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180012351A (ko) * 2016-07-26 2018-02-06 한양대학교 산학협력단 수직 원자 트랜지스터 및 이의 동작방법
KR20210065746A (ko) 2019-11-27 2021-06-04 광운대학교 산학협력단 이온에 대한 배리어층을 포함하는 시냅스 소자 및 이의 제조방법
KR102188653B1 (ko) * 2020-06-19 2020-12-08 인천대학교 산학협력단 2차원 물질 기반 인공 시냅스 및 그 제조방법
CN111987173A (zh) * 2020-09-15 2020-11-24 电子科技大学 一种可集成的二维光电突触器件阵列及其制备方法
CN111987173B (zh) * 2020-09-15 2022-11-15 电子科技大学 一种可集成的二维光电突触器件阵列及其制备方法
KR20220130406A (ko) * 2021-03-18 2022-09-27 충북대학교 산학협력단 시냅스 소자
JP2023013949A (ja) * 2021-07-16 2023-01-26 韓国科学技術院 シナプス素子、これを含むリザーバーコンピューティング装置、及びこれを利用したリザーバーコンピューティング方法
KR20230026276A (ko) * 2021-08-17 2023-02-24 서울대학교산학협력단 3차원 시냅스 소자 스택 및 이를 이용한 3차원 적층형 시냅스 어레이 및 3차원 시냅스 소자 스택의 제조 방법
KR20230057016A (ko) * 2021-10-21 2023-04-28 포항공과대학교 산학협력단 발열 소자가 집적화 된 이온 기반 3단자 시냅스 소자, 이를 구비하는 3단자 시냅스 어레이 및 이의 동작 방법

Also Published As

Publication number Publication date
KR102052390B1 (ko) 2020-01-08

Similar Documents

Publication Publication Date Title
KR20190021650A (ko) 2차원 반도체 물질로 이루어진 채널층을 포함한 시냅스 소자
Li et al. Photo-induced non-volatile VO2 phase transition for neuromorphic ultraviolet sensors
Liang et al. Fully printed optoelectronic synaptic transistors based on quantum dot–metal oxide semiconductor heterojunctions
Wang et al. Memristor-based biomimetic compound eye for real-time collision detection
Yi et al. Artificial synaptic emulators based on MoS2 flash memory devices with double floating gates
KR101056078B1 (ko) 다단자 칼코겐화물 스위칭 소자
KR20160019682A (ko) 시냅스 모방 소자 및 이의 제조방법
US10139693B2 (en) Synaptic electronic devices with electrochromic device
Baldi et al. Logic with memory: and gates made of organic and inorganic memristive devices
Xie et al. Artificial Visual Systems With Tunable Photoconductivity Based on Organic Molecule‐Nanowire Heterojunctions
Zhang et al. Functional Materials for Memristor‐Based Reservoir Computing: Dynamics and Applications
Ye et al. Overview of memristor-based neural network design and applications
Kumar et al. Artificial visual perception neural system using a solution-processable MoS2-based in-memory light sensor
Leng et al. Recent progress in multiterminal memristors for neuromorphic applications
Zhang et al. 2D materials and van der Waals heterojunctions for neuromorphic computing
Murdoch et al. Light-gated amorphous carbon memristors with indium-free transparent electrodes
Zhang et al. A neuromorphic bionic eye with broadband vision and biocompatibility using TIPS-pentacene-based phototransistor array retina
Zotov et al. Multilevel memristive structures based on bismuth selenide microcrystals
KR102619096B1 (ko) 인공 시냅스 모방 이종 인터페이스 포토트랜지스터 및 이의 제조 방법
Hu et al. A MoS2-based coplanar neuron transistor for logic applications
Dimonte et al. Hysteresis loop and cross-talk of organic memristive devices
Murria et al. Capacitance-voltage profiling of aluminium junctioned PVA/CdSe nanocomposite schottky diode
Jacob et al. Tin incorporation in AgInSe2 thin films: influence on conductivity
Dai et al. A newly developed transparent and flexible one-transistor memory device using advanced nanomaterials for medical and artificial intelligence applications
Gong et al. Study of short-term synaptic plasticity in Ion-Gel gated graphene electric-double-layer synaptic transistors

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right