KR20190013449A - 반도체 디바이스 및 방법 - Google Patents

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Abstract

반도체 디바이스의 제조 방법은 채널리스(channel-less) 다공성 로우 k 물질을 형성하는 단계를 포함한다. 상기 물질은, 매트릭스 물질을 형성하기 위한 실리콘 백본 전구체 및 탄화수소 전구체를 사용하여 형성될 수 있다. 포로겐을 제거하고 물질 내의 채널을 붕괴시키는데 도움을 주기 위해 상기 물질이 경화될 수 있다. 이와 같이, 상기 물질은 약 1.8 이하의 스케일 인자로 형성될 수 있다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 출원은 2017년 7월 31일에 출원되고, 발명의 명칭이 "Semiconductor Device and Method"인 미국 가출원 62/539,270에 대한 이익을 주장하며, 그 내용은 여기에 참조로 포함되어 있다.
반도체 디바이스는 예컨대 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비 등의 다양한 전자 애플리케이션에서 사용된다. 통상적으로, 반도체 기판 상에 절연 또는 유전체층, 도전층, 및 반도체층의 물질을 순차적으로 성막함으로써, 그리고 회로 콤포넌트 및 엘리먼트를 그 위에 형성하기 위해 리소그래피 및 에칭 프로세스를 사용하여 다양한 물질층을 패턴화함으로써 반도체 디바이스가 제조된다.
반도체 산업은 더 많은 콤포넌트들이 소정 면적에 집적될 수 있도록 하는 최소 피쳐 사이즈(feature size)에 있어서의 연속적인 감소에 의해 다양한 전자 콤포넌트들(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도를 계속해서 향상시키고 있다. 그러나, 최소 피쳐 사이즈가 감소됨에 따라, 사용되는 각 프로세스에서 추가적인 문제점이 발생하고, 이 추가적인 문제점이 해결되어야 한다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1a 내지 도 1d는 일부 실시형태에 따른 제1 유전체 층의 형성을 도시한다.
도 2는 일부 실시형태에 따른 성막 챔버를 도시한다.
도 3은 일부 실시형태에 따른 성막 챔버를 위한 제어 유닛을 도시한다.
도 4는 일부 실시형태에 따른 개구의 형성을 도시한다.
도 5는 일부 실시형태에 따른 비아의 형성을 도시한다.
도 6은 일부 실시형태에 따른 포토레지스트의 제거를 도시한다.
도 7은 일부 실시형태에 따른 장벽 층의 형성을 도시한다.
도 8은 일부 실시형태에 따른 상호접속부의 형성을 도시한다.
도 9는 일부 실시형태에 따른 싱글 다마신 실시형태(single damascene embodiment)에서의 상호접속부의 형성을 도시한다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
실시형태 라인 상호접속 프로세스의 백 엔드(back end of line interconnection process)를 위한 금속 간 유전체 층으로서 사용되는 유전체 물질에 대하여 이하에서 설명될 것이다. 그러나, 실시형태는 이러한 용도로만 제한되지 않는다.
이제 도 1a를 참조하면, 도 1a는 능동 디바이스(별도로 도시되지 않음)를 가진 기판(101), 기판 위의 금속화 층(103), 금속화 층(103) 내의 도전성 엘리먼트(105), 제1 에치 스탑 층(107), 선택적인 제2 에치 스탑 층(109), 및 제1 유전체 층(111)을 도시한다. 실시형태에서, 기판(101)은 벌크 실리콘, 도핑된 또는 도핑되지 않은, 또는 실리콘-온-인슐레이터(SOI : silicon-on-insulator) 기판의 활성 층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 사용될 수 있는 다른 기판은 멀티-레이어 기판(multi-layered substrate), 그라디언트 기판(gradient substrate), 또는 하이브리드 오리엔테이션 기판(hybrid orientation substrate)을 포함한다.
능동 디바이스는, 설계(design)의 원하는 구조적 및 기능적 파트를 생성하는데 사용될 수 있는, 트랜지스터 등의 매우 다양한 능동 디바이스 및 커패시터, 저항기, 인덕터 등의 수동 디바이스를 포함할 수 있다. 능동 디바이스 및 수동 디바이스는 기판(101) 내 또는 기판(101) 상에 임의의 적절한 방법을 사용하여 형성될 수 있다.
금속화층(103)은, 기판(101) 및 능동 디바이스 위에 형성되고, 설계용 기능 회로를 형성하기 위해 다양한 능동 디바이스를 접속하도록 설계된다. 실시형태에서, 금속화 층(205)은 유전체의 교대 층(alternating layer)과 도전성 물질로 형성되고, 임의의 적합한 프로세스(성막, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 실시형태에서, 적어도 하나의 ILD(interlayer dielectric) 층에 의해 기판(101)으로부터 분리된 1개 내지 12개의 금속화 층이 있지만, 금속화 층의 정확한 수는 설계에 의존한다.
도전성 엘리먼트(105)는, 금속화 층(103)의 상부 부분 내에 형성될 수 있고, 상호접속부(801)(도 1a에 도시되지 않았지만 이하 도 8에 관하여 도시되고 설명됨)가 물리적 및 전기적 접속을 만드는 영역이다. 실시형태에서, 도전성 엘리먼트(105)는 예컨대 다마신 또는 듀얼 다마신 프로세스를 사용하여 형성되는 구리와 같은 물질이 될 수 있고, 이에 따라 금속화 층(103)의 상부 부분 내에 개구가 형성되고, 구리와 같은 도전성 물질로 개구가 충전 및/또는 과충전되고(overfilled), 금속화 층(103) 내에 도전성 물질을 매립하기 위해 평탄화 프로세스가 수행된다. 그러나, 도전성 엘리먼트(105)를 형성하기 위해 임의의 적합한 물질 및 임의의 적합한 프로세스가 사용될 수 있다.
제1 에치 스탑 층(107)은, 하부 구조를 보호하고 예컨대 제2 에치 스탑 층(109)을 통한 후속 에칭 프로세스를 위한 제어 포인트를 제공하기 위해 사용된다. 일 실시형태에서, 제1 에치 스탑 층(107)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산화물(SiCO), 또는 알루미늄 산화물(AlOx), AlNx, AlOxNy, TiOx, TiOxNy, ZnOx, MnOx 등의 금속 산화물이나 질화물 등으로 형성될 수 있다. 제1 에치 스탑 층(107)은 PECVD(plasma enhanced chemical vapor deposition), PEALD(plasma enhanced atomic layer deposition), 열적 원자 층 성막(thermal atomic layer deposition), 또는 물리적 증착 프로세스를 사용하여 형성될 수 있다. 제1 에치 스탑 층(107)은 약 5 Å 내지 약 100 Å의, 예컨대 약 30 Å의 두께를 가질 수 있다.
일단 제1 에치 스탑 층(107)이 도전성 엘리먼트(105)를 커버하도록 형성되면, 하부 구조를 보호하고, 예컨대 제1 유전체 층(111)을 통한 후속 에칭 프로세스를 위한 제어 포인트를 제공하기 위해 제2 에치 스탑 층(109)이 제1 에치 스탑 층(107) 위에 형성된다. 일 실시형태에서, 제2 에치 스탑 층(109)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄소 질화물(SiCN), 실리콘 탄소 산화물(SiCO), 또는 알루미늄 산화물(AlOx), AlNx, AlOxNy, TiOx, TiOxNy, ZnOx, MnOx 등의 금속 산화물이나 질화물 등으로 형성될 수 있다. 제2 에치 스탑 층(109)은 PECVD(plasma enhanced chemical vapor deposition), PEALD(plasma enhanced atomic layer deposition), 열적 원자 층 성막(thermal atomic layer deposition), 또는 물리적 증착 프로세스를 사용하여 형성될 수 있다. 제2 에치 스탑 층(109)은 약 25 Å 내지 약 100 Å의, 예컨대 약 40 Å의 두께를 가질 수 있다.
제2 에치 스탑 층(109)이 형성되면, 다른 인접한 전기 라우팅 라인으로부터 상호접속부(801)를 격리시키는 것을 돕기 위해 제1 유전체 층(111)이 형성될 수 있다. 실시형태에서, 제1 유전체 층(111)은 예컨대 다른 구조체로부터 상호접속부(801)를 격리시키는 것을 돕기 위해 로우 k 유전체 필름이 될 수 있다. 상호접속부(801)를 격리시킴으로써, 상호접속부(801)의 저항-커패시턴스(RC: resistance-capacitance) 지연이 감소될 수 있고, 이에 따라 상호접속부(801)를 통한 전기의 전체 효율 및 속도가 개선될 수 있다.
실시형태에서, 제1 유전체 층(111)은, SiOC:H와 같은 낮은 확산율의 채널리스 (channel-less) 다공성 로우 k 물질이 될 수 있고, 제2 에치 스탑 층(109) 위에 초기에 성막된 필름(as-deposited film)을 형성함으로써 형성될 수 있다. 성막된 필름은 매트릭스 물질 및 매트릭스 물질 내에 산재된 포로겐(porogen)(매트릭스 물질에 공유 결합되거나 산란되지만 매트릭스 물질에 본딩되지 않음) 모두를 포함할 수 있다. 실시형태에서, 성막된 필름은 예컨대 LPCVD(low pressure CVD), 열적 CVD, 이들의 조합과 같은 화학 증착 프로세스를 사용하여 매트릭스 및 포로겐을 함께 성막(co-depositing)함으로써 형성될 수 있고, 매트릭스 물질은 포로겐과 동일한 시간에 성막되고, 이에 따라 매트릭스 물질과 포로겐이 함께 혼합된 성막된 필름을 형성한다. 그러나, 임의의 적합한 프로세스가 사용될 수 있다.
성막된 필름은 제1 유전체 층(111)에 요구되는 격리 및 라우팅 특성을 제공하기에 충분한 두께로 형성될 수 있다. 실시형태에서, 성막된 필름은 약 100 Å 내지 약 2000 Å의, 예컨대 약 500 Å의 제1 두께(T1)로 형성될 수 있다. 그러나, 이 두께는 예시만을 위한 것이고 실시형태의 범위를 한정하기 위한 것이 아니며, 성막된 필름의 정확한 두께는 임의의 적합한 원하는 두께가 될 수 있다.
도 2 및 도 3은 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)으로부터의 전구체 물질을 받고(receive) 기판(101) 상에 물질의 층들을 형성하기 위해 사용될 수 있는 성막 시스템(200)을 도시한다.
실시형태에서, 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)은 기판(101)이 배치되는 성막 챔버(203)에 다수의 상이한 전구체 물질을 공급하도록 서로 협력할 수 있다. 그러나, 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)은 서로 유사한 물리적 콤포넌트를 가질 수 있다.
예컨대, 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)은 가스 공급부(207) 및 흐름 제어기(209)를 각각 포함할 수 있다(도 2에서 제1 전구체 전달 시스템(205)는 라벨링되어 있지만, 명확함을 위해 제2 전구체 전달 시스템(206) 또는 반응물 전달 시스템(208)과 관련하여 라벨링되어 있지 않음). 제1 처리 전구체가 가스 상태로 저장되는 실시형태에서, 가스 공급부(207)는 성막 챔버(203)에 제1 처리 전구체를 공급할 수 있다. 가스 공급부(207)는, 성막 챔버(203)에 국부적으로 위치되거나 성막 챔버(203)로부터 원격으로 위치될 수 있는 가스 저장 탱크와 같은 베셀(vessel)이 될 수 있다. 대안적으로, 가스 공급부(207)는 독립적으로 준비하여 흐름 제어기(209)에 제1 처리 전구체를 전달하는 설비(facility)가 될 수 있다. 제1 처리 전구체를 위해 임의의 적합한 소스가 가스 공급부(207)로서 사용될 수 있고, 이러한 모든 소스는 완전히 실시형태의 범위 내에 포함되는 것으로 의도된다.
가스 공급부(207)는 원하는 전구체를 흐름 제어기(209)에 공급할 수 있다. 흐름 제어기(209)는 전구체 가스 제어기(213)로, 그리고 결국 성막 챔버(203)로의 전구체의 흐름을 제어하는데 사용될 수 있고, 이에 따라 성막 챔버(203) 내의 압력을 제어하는 것도 돕는다. 흐름 제어기(209)는 예컨대 비례 밸브(proportional valve), 조절 밸브(modulating valve), 니들 밸브(needle valve), 압력 조절기(pressure regulator), 질량 유량 제어기(mass flow controller), 이들의 조합 등이 될 수 있다. 그러나, 전구체 캐니스터(precursor canister)(211)로의 캐리어 가스의 흐름을 제어하고 조절하기 위한 임의의 적합한 방법이 이용될 수 있으며, 이러한 모든 콤포넌트 및 방법은 실시형태의 범위 내에 완전히 포함되는 것으로 의도된다.
그러나, 통상의 기술자는 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)이 동일한 콤포넌트를 갖는 것으로 설명되었지만, 이는 단지 예시적인 것이며, 임의의 방식으로 실시형태를 제한하려는 것은 아니다. 성막 시스템(200) 내의 임의의 다른 전구체 전달 시스템과 동일하거나 상이한 개별 콤포넌트의 임의의 타입 및 수를 갖는 임의의 타입의 적합한 전구체 전달 시스템이 대안적으로 사용될 수 있다. 이러한 모든 전구체 시스템은 실시형태들의 범위 내에 포함되는 것으로 의도된다.
또한, 제1 처리 전구체가 고체 또는 액체 상태로 저장되는 실시형태에서, 가스 공급부(207)는 캐리어 가스를 저장할 수 있고, 캐리어 가스는 고체 또는 액체 상태로 제1 처리 전구체를 저장하는 전구체 캐니스터(별도로 도시되지 않음)으로 도입될(introduced) 수 있다. 캐리어 가스는 전구체 가스 제어기(213)로 보내지기 전에 전구체 캐니스터의 가스 섹션 내로 증발되거나 승화될 때 제1 처리 전구체를 푸쉬(push)하고 운반하는데 사용된다. 제1 처리 전구체를 제공하기 위해 임의의 적합한 방법 및 유닛의 조합이 사용될 수 있고, 이러한 모든 유닛의 조합은 실시형태의 범위 내에 완전히 포함되는 것으로 의도된다.
제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)은 각각의 개별 전구체 물질을 전구체 가스 제어기(213)에 공급할 수 있다. 성막 챔버(203)에 원하는 전구체 물질을 전달하기 위해, 전구체 가스 제어기(213)는 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)을 성막 챔버(203)에 접속시키고 성막 챔버(203)로부터 격리시킨다. 전구체 가스 제어기(213)는 각 전구체의 전달 속도를 제어하는 밸브, 유량계, 센서 등과 같은 디바이스를 포함할 수 있으며, 제어 유닛(215)으로부터 수신된 명령에 의해 제어될 수 있다(도 3에 관하여 더 후술됨).
제어 유닛(215)으로부터 명령을 수신하면, 전구체 가스 제어기(213)는, 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208) 중 하나 이상을 성막 챔버(203)에 접속시키고 매니폴드(manifold)(216)를 통해 성막 챔버(203)로 그리고 샤워헤드(showerhead)(217)로 원하는 전구체 물질을 디렉팅하기 위해, 밸브를 개폐할 수 있다. 샤워헤드(217)는 선택된 전구체 물질(들)을 성막 챔버(203) 내로 분산시키는데 사용될 수 있고, 불균일한 분산으로부터 발생할 수 있는 바람직하지 않은 프로세스 조건을 최소화하기 위해 전구체 물질을 고르게 분산시키도록 설계될 수 있다. 실시형태에서, 샤워헤드(217)는 성막 챔버(203)로의 원하는 전구체 물질의 분산을 가능하게 하기 위해 샤워헤드(217) 주위에 균등하게 분산된 개구를 갖는 원형 설계를 가질 수 있다.
그러나, 통상의 기술자가 인식하게 되는 바와 같이, 단일 샤워헤드(217)를 통한 또는 예시의 의도로만 위에서 설명된 도입의 단일 포인트를 통한 성막 챔버(203)로의 전구체 물질의 도입은 실시형태를 한정하는 것을 의도하지 않는다. 성막 챔버(203)로 전구체 물질을 도입하기 위해 임의의 수의 개별 및 독립적인 샤워헤드(217) 또는 다른 개구가 대안적으로 사용될 수 있다. 이러한 샤워헤드와 도입의 다른 포인트들의 모든 조합은 실시형태의 범위 내에 완전히 포함되는 것으로 의도된다.
성막 챔버(203)는 원하는 전구체 물질을 받고 제2 에치 스탑 층(109)에 전구체 물질을 노출시킬 수 있고, 성막 챔버(203)는 전구제 물질을 분산시키고 제2 에치 스탑 층(109)과 전구체 물질을 접촉시키기에 적합한 임의의 원하는 형상으로 될 수 있다. 도 2에 도시된 실시형태에서, 성막 챔버(203)는 원통형 측벽 및 바닥부를 갖는다. 그러나, 성막 챔버(203)는 원통형 형상에 제한되지 않고, 중공 사각 튜브(hollow square tube), 팔각형 형상 등과 같은 임의의 다른 적합한 형상이 사용될 수 있다. 또한, 성막 챔버(203)는 다수의 프로세스 물질에 불활성인 물질로 만들어진 하우징(219)에 의해 둘러싸일 수 있다. 이와 같이, 하우징(219)은 성막 프로세스에 포함된 화학제 및 압력을 견딜 수 있는 임의의 적합한 물질일 수 있지만, 실시형태에서 하우징(219)은 강철, 스테인레스 스틸, 니켈, 알루미늄, 이들의 합금, 이들의 조합 등이 될 수 있다.
성막 챔버(203) 내에서, 처리 및 성막 프로세스 중에 기판(101) 및 제2 에치 스탑 층(109)을 위치 결정 및 제어하기 위해, 기판(101)이 마운팅 플랫폼(221) 상에 배치될 수 있다. 처리 및 성막 프로세스 중에 기판(101)을 가열하기 위해 마운팅 플랫폼(221)은 가열 메카니즘을 포함할 수 있다. 또한, 단일 마운팅 플랫폼(221)이 도 2에 도시되어 있지만, 임의의 수의 마운팅 플랫폼(221)이 추가적으로 성막 챔버(203) 내에 포함될 수 있다.
또한, 성막 챔버(203) 및 마운팅 플랫폼(221)은 클러스터 툴 시스템(cluster tool system)(미도시)의 일부가 될 수 있다. 처리 및 성막 프로세스들 이전에 기판(101)을 성막 챔버(203) 내에 위치 결정 및 배치하고, 처리 및 성막 프로세스 동안 기판(101)을 위치 결정, 유지하며, 처리 및 성막 프로세스 후에 성막 챔버(203)로부터 기판(101)을 제거하기 위해, 클러스터 툴 시스템이 자동화 핸들링 시스템과 함께 사용될 수 있다.
성막 챔버(203)는 배기 가스가 성막 챔버(203)를 빠져 나가기 위한 배기 출구(225)도 가질 수 있다. 진공 펌프(223)는 배기 가스를 배출시키는 것을 돕기 위해 성막 챔버(203)의 배기 출구(225)에 접속될 수 있다. 제어 유닛(215)의 제어 하에서, 진공 펌프(223)는 성막 챔버(203) 내의 압력을 원하는 압력으로 감소시키고 제어하기 위해 사용될 수도 있고, 다음 전구체 물질의 도입을 위한 준비에서 성막 챔버(203)로부터 전구체 물질을 배출시키는데 사용될 수도 있다.
도 3은 전구체 가스 제어기(213) 및 (도 2에 도시된 바와 같은) 진공 펌프(223)을 제어하기 위해 사용될 수 있는 제어 유닛(215)의 실시형태를 도시한다. 제어 유닛(215)은 프로세스 머신을 제어하기 위한 산업 세팅에서 사용될 수 있는 임의의 형태의 컴퓨터 프로세서가 될 수 있다. 실시형태에서, 제어 유닛(215)은 데스크탑 컴퓨터, 워크스테이션, 랩탑 컴퓨터, 또는 특정 애플리케이션을 위해 커스터마이징된 전용 유닛과 같은 프로세싱 유닛(201)을 포함할 수 있다. 제어 유닛(215)에는 명령어 출력, 센서 입력, 마우스, 키보드, 프린터, 이들의 조합 등의 하나 이상의 입력/출력 콤포넌트(305) 및 디스플레이(303)가 장착될 수 있다. 프로세싱 유닛(301)은 버스(312)에 접속된 I/O 인터페이스(316), 비디오 어뎁터(314), 대용량 저장 디바이스(310), 메모리(308), 및 CPU(central processing unit)(306)를 포함할 수 있다.
버스(312)는 메모리 버스 또는 메모리 제어기, 주변 버스, 또는 비디오 버스를 포함하는 임의의 타입의 몇가지 버스 아키텍쳐 중 하나 이상이 될 수 있다. CPU(306)는 임의의 타입의 전자 데이터 프로세서를 포함할 수 있고, 메모리(308)는 SRAM(static random access memory), DRAM(dynamic random access memory), 또는 ROM(read-only memory) 등의 임의의 타입의 시스템 메모리를 포함할 수 있다. 대용량 저장 디바이스(310)는 데이터, 프로그램 및 다른 정보를 저장하고 버스(312)를 통해 액세스 가능한 데이터, 프로그램 및 다른 정보를 생성하도록 구성되는 임의의 타입의 저장 디바이스를 포함할 수 있다. 대용량 저장 디바이스(310)는 예컨대 하드 디스크 드라이브, 자기 디스크 드라이브, 또는 광학 디스크 드라이브 중 하나 이상을 포함할 수 있다.
비디오 어뎁터(314) 및 I/O 인터페이스(316)는 외부 입력 및 출력 디바이스를 프로세싱 유닛(301)에 연결하기 위한 인터페이스를 제공한다. 도 3에 도시된 바와 같이, 입력 및 출력 디바이스의 실시예는, 비디오 어뎁터(314)에 연결된 디스플레이(303) 및 I/O 인터페이스(316)에 연결된 마우스, 키보드, 프린터, 등의 I/O 콤포넌트(305)를 포함한다. 다른 디바이스는 프로세싱 유닛(301)에 연결될 수 있고, 추가적이거나 더 적은 인터페이스 카드가 사용될 수 있다. 예컨대, 프린터용 직렬 인터페이스를 제공하기 위해 직렬 인터페이스 카드(미도시)가 사용될 수 있다. 프로세싱 유닛(301)은 또한 LAN(local area network) 또는 WAN(wide area network)(320)에 대한 유선 링크 및/또는 무선 링크가 될 수 있는 네트워크 인터페이스(318)를 포함할 수 있다.
제어 유닛(215)은 다른 콤포넌트를 포함할 수 있다. 예컨대, 제어 유닛(215)은 전원, 케이블, 마더보드, 착탈식 저장 매체, 케이스 등을 포함할 수 있다. 이 다른 콤포넌트들은, 도 3에 도시되진 않았지만, 제어 유닛(215)의 일부로 고려된다.
이제 도 1a로 돌아가면, 성막 시스템(200)은 제2 에치 스탑 층(109) 상에 제1 유전체 층(111)을 성막하기 위해 사용될 수 있다. 실시형태에서, 제1 유전체 층(111)의 형성은 제1 전구체 전달 시스템(205)에 제1 전구체 물질을 넣음(putting)으로써 개시될 수 있다. 예컨대, 제1 유전체 층(111)이 SiOC:H와 같은 물질인 것이 바람직한 실시형태에서, 제1 전구체는 실리콘-산소 본딩 매트릭스를 형성하기 위한 실리콘 백본(silicon backbone)을 가진 백본 전구체(backbone precursor)(또는 매트릭스 전구체)가 될 수 있다. 특정 실시형태에서, 백본 전구체는 알콕시실란(alkoxysilane), 아미노실란(aminosilane), 또는 사이클릭 타입 알콕시실란계 전구체(cyclic type alkoxysilane-based precursor)가 될 수 있다.
일부 실시형태에서, 백본 전구체는 알콕시실란만을 포함한다. 예컨대, 이러한 실시형태에서, 백본 전구체는, Si(OR)4, Si(OR)3L, Si(OR1)2(OR2)2, Si(OR1)3(OR2)1, Si(OR1)2(OR2)L, Si(OR1)(OR2)(OR3)L, Si(OR1)(OR2)(OR3)(OR4)를 포함하는 알콕시실란을 함유할 수 있고, R, R1, R2, R3, R4는 CH3, C2H5, C3H7, C4H9 등이 될 수 있으며, R1≠R2≠R3≠R4이고, L은 H가 될 수 있다. 이들을 사용하여, 사용될 수 있는 백본 전구체의 일 실시예는 아래의 구조를 갖는 Si(OCH3)2H2이다.
Figure pat00001
다른 실시형태에서, 백본 전구체는 아미노실란만을 포함한다. 이러한 실시형태에서, 백본 전구체는 Si(N(CH3)2)aL4-a, Si(N(C2H5)2)bL4-b를 포함할 수 있고, 1≤a,b≤4이고, L은 H가 될 수 있다.이들을 사용하여, 사용될 수 있는 백본 전구체의 일 실시예는 아래의 구조를 갖는 SiH(N(CH3)2)3이다.
Figure pat00002
또 다른 실시형태에서, 백본 전구체는 알콕시- 또는 아미노- 기(group)만을 포함하지 않고, 알콕시- 및 아미노- 기 모두를 포함할 수 있다. 예컨대, 이러한 실시형태에서, 백본 전구체는, Si(OR)2(N(CH3)2)2, Si(OR)3(N(CH3)2)1, Si(OR)1(N(CH3)2)3, Si(OR)(OR1)(N(CH3)2)(N(C2H5), Si(OR)a(N(CH3)2)bLc , Si(OR)a(N(C2H5)2)bLc를 함유하는 매트릭스를 가질 수 있고, R, R1은 CH3, C2H5, C3H7, C4H9가 될 수 있으며, R≠R1, a, b ≥1이고, L은 H가 될 수 있다. 이들을 사용하여, 사용될 수 있는 백본 전구체의 일 실시예는 아래의 구조를 갖는 Si(OCH3)2(N(CH3)2)2이다.
Figure pat00003
또 다른 실시형태에서, 백본 전구체는 사이클릭 구조를 포함한다. 예컨대, 본 실시형태에서, 백본 전구체는 (SiO)xH2x와 같은 사이클릭 알콕시실란이 될 수 있고, x는 4 이상이며 8 이하이다. 일 실시형태에서, 백본 전구체는 아래 구조를 갖는 사이클로테트라실록산(cyclotetrasiloxane), Si4O4H8과 같은 사이클릭 알콕시실란이 될 수 있다.
Figure pat00004
그러나, 제1 전구체 물질에 대해 위에서 설명한 물질은 예시를 위한 것이고 한정을 의도하지 않는다. 대신, 임의의 적합한 물질이 제1 전구체 물질로 사용될 수 있다. 이러한 모든 물질들은 실시형태들의 범위 내에 포함되는 것으로 의도된다.
또한, 제2 전구체 물질은 제2 전구체 전달 시스템(206)에 배치될 수 있다. 실시형태에서, 제2 전구체 물질은 포로겐 전구체 또는 비사슬형(non-chain type), 사이클릭 타입 또는 하이브리드 타입의 탄화수소일 수 있는 탄화수소계 전구체이다. 제2 전구체 물질이 비사슬형 탄화수소인 실시형태에서, 제2 전구체 물질은 화학식 CH(R1)(R2)(R3)로 표현될 수 있고, R1, R2, 및 R3은 독립적으로 CH3, C2H5, C3H7 등이 될 수 있다. 또한, 제2 전구체 물질의 x와 y와 z의 합은 3이고, 제2 전구체 물질 내의 x, y, 및 z 각각은 3 이하이다. 특정 실시형태에서, 비사슬형 탄화수소는 아래의 구조를 갖는 CH(CH3)(CH3)(CH3)가 될 수 있다.
Figure pat00005
제2 전구체 물질이 비사슬형 탄화수소인 다른 실시형태에서, 제2 전구체 물질은 화학식 C(R1)(R2)(R3)(R4)에 의해 표현될 수 있고, R1, R2, R3, 및 R4는 각각 독립적으로 CH3, C2H5, C3H7 등이며, w, x, y, 및 z의 합은 4이고, w, x, y, z 각각은 1 이상이다. 특정 실시형태에서, 비사슬형 탄화수소는 아래의 구조를 갖는 C(CH3)(CH3)(CH3)(CH3)가 될 수 있다.
Figure pat00006
이들 전구체의 반응 동안, 실리콘 전구체는 산소와 반응하여 Si-O-Si 중간체를 형성하고, 포 로젠과 반응하여 포로겐을 실리콘 염기 전구체에 혼입시키고 전구체 내의 위치를 차지할 것이다. UV 경화 후, 포로겐이 연소되어 제1 유전체 층(111)이 남는다.
제1 전구체 물질이 사이클릭 탄화수소인 실시형태에서, 사이클릭 탄화수소는 탄소-탄소 단일 결합만을 포함할 수 있다. 특정 실시형태에서, 사이클릭 탄화수소는 CxHy가 될 수 있고, x는 8 이하이고, y는 16 이하이다. 예컨대, 이러한 실시형태에서, 사이클릭 탄화수소는 아래의 구조를 갖는 C6H12이 될 수 있다.
Figure pat00007
제2 전구체 물질이 사이클릭 탄화수소인 다른 실시형태에서, 사이클릭 탄화수소는 적어도 하나의 탄소-탄소 이중 결합을 포함할 수 있다. 특정 실시형태에서, 사이클릭 탄화수소는 CxHy가 될 수 있고, x는 8 이하이고, y는 14 이하이다. 예컨대, 이러한 실시형태에서, 사이클릭 탄화수소는 아래의 구조를 갖는 C4H4가 될 수 있다.
Figure pat00008
제2 전구체 물질이 하이브리드 탄화수소 구조를 포함하는 실시형태에서, 제2 전구체 물질은 탄소-탄소 단일 결합, 적어도 하나의 사이클릭 구조, 및 적어도 하나의 브랜치형 탄소 기(branched carbon group)만을 포함할 수 있다. 특정 실시형태에서, 제2 전구체 물질은 CxHyRz를 포함하고, R은 CH3, C2H5, C3H7 등이며, x는 3 이상 8 이하이고, z는 1 이상 2x 이하이고, y와 z의 합은 2x와 동일하다. 예컨대, 이러한 실시형태에서, 하이브리드 탄화수소는 아래의 구조를 갖는 C3H3(CH3)3가 될 수 있다.
Figure pat00009
제2 전구체 물질이 탄소-탄소 단일 결합, 적어도 하나의 사이클릭 구조, 및 적어도 하나의 브랜치형 탄소 기만을 포함하는 다른 실시형태에서, 제2 전구체 물질은 CvHw(R1)x(R2)y(R3)z가 될 수 있고, R1, R2, 및 R3은 각각 독립적으로 CH3, C2H5, C3H7 등이다. 또한, v는 3 이상 8 이하이고, x와 y와 z의 합은 2 이상이고, w와 x와 y와 z의 합은 2v와 동일하다. 예컨대, 이러한 실시형태에서, 하이브리드 탄화수소는 아래의 구조를 갖는 C3H4(CH3)(C3H7)가 될 수 있다.
Figure pat00010
다른 실시형태에서, 하이브리드 탄화수소는, 적어도 하나의 탄소-탄소 이중 결합 및 적어도 하나의 브랜치 탄화수소를 포함하는 적어도 하나의 사이클릭 구조를 포함한다. n이 탄소-탄소 이중 결합의 수인 특정 실시형태에서, 제2 전구체 물질은 CxHyRz가 될 수 있고, R은 CH3, C2H5, C3H7 등이며, x는 3 이상 8 이하이고, y는 1 이상 2x 이하이고, y와 z의 합은 2x-2n과 동일하다. 예컨대, 이러한 실시형태에서, 하이브리드 탄화수소는 아래의 구조를 갖는 C3H2(CH3)2가 될 수 있다.
Figure pat00011
제2 전구체 물질이 적어도 하나의 탄소-탄소 이중 결합을 가진 하이브리드 구조이고 n이 탄소-탄소 이중 결합의 수인 또 다른 실시형태에서, 제2 전구체 물질은 CvHw(R1)x(R2)y(R3)z가 될 수 있고, R1, R2, 및 R3은 각각 독립적으로 CH3, C2H5, 또는 C3H7이고, v는 3 이상 8 이하이고, x와 y와 z의 합은 2 이상이고, w와 x와 y와 z의 합은 2v-2n과 동일하다. 예컨대, 이러한 실시형태에서, 하이브리드 탄화수소는 아래의 구조를 갖는 C5H6(CH3)(C2H5)가 될 수 있다.
Figure pat00012
반응 가스(또는 반응 물질)는 반응물 전달 시스템(208)에 배치될 수 있다. 실시형태에서, 반응 가스는 O2, CO2, N2O, N2O2, 이들의 조합 등의 산소 기반 반응 가스이다. 그러나, 임의의 적합한 전구체 물질이 사용될 수 있다. 반응 동안, 일부 탄소는 아래에 설명된 파라미터를 사용함으로써 CO 및 CO2 중 하나로 연소되고, 파라미터는 CO 및 CO2로의 탄소 연소를 최소화하도록 조정될(tuned) 수 있다.
제1 전구체 물질, 제2 전구체 물질, 및 반응 물질이 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)에 각각 배치되면, 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)을 성막 챔버(203)에 접속하기 위해 전구체 가스 제어기(213)에 명령을 보내는 제어 유닛(215)에 의해 제1 유전체 층(111)의 형성이 개시될 수 있다. 접속되면, 제1 전구체 전달 시스템(205), 제2 전구체 전달 시스템(206), 및 반응물 전달 시스템(208)은 제1 전구체 물질, 제2 전구체 물질, 및 반응 물질을 전구체 가스 제어기(213) 및 매니폴드(216)를 통해 샤워헤드(217)로 전달할 수 있다. 이어서, 샤워헤드(217)는 제1 전구체 물질, 제2 전구체 물질, 및 반응 물질을 성막 챔버(203)로 분산시킬 수 있고, 제1 전구체 물질, 제2 전구체 물질, 및 반응 물질은 제2 에치 스탑 층(109) 상에 제1 유전체 층(111)을 형성하기 위해 서로 흡수되고 반응할 수 있다.
SiOC:H의 층을 형성하기 위한 실시형태에서, 제1 전구체 물질은 약 100 mgm 내지 약 5000 mgm의 유량으로 성막 챔버(203)로 흐를 수 있고, 제2 전구체 물질은 약 50 mgm 내지 약 2000 mgm의, 예컨대 약 100 mgm의 유량으로 성막 챔버(203)로 흐를 수 있고, 반응 물질은 약 10 sccm 내지 약 500 sccm의, 예컨대 약 100 sccm의 유량으로 성막 챔버로 흐를 수 있다. 또한, 성막 챔버(203)는 약 5 torr 내지 약 12 torr의, 예컨대 약 9 torr의 압력 및 약 100 ℃ 내지 약 400 ℃의, 예컨대 약 200 ℃의 온도로 유지될 수 있다. 그러나, 통상의 기술자가 인식하게 되는 바와 같이, 이러한 프로세스 조건들은 예시만을 의도하는 것이며, 실시형태의 범위 내에 유지되면서 임의의 적합한 프로세스 조건들이 사용될 수 있다.
도 1b에 도시된 바와 같이, 위에서 설명한 전구체 및 파라미터를 사용하여 제1 유전체 층(111)을 형성함으로써, (매트릭스 물질 및 포로겐 물질 모두 갖는) 제1 유전체 층(111)은 다수의 사이즈를 갖는 공극(pore)으로 형성될 수 있다. 예컨대, 제1 유전체 층(111)은 메소 격리 공극(meso-isolated pore)(113)(예컨대, 약 5 Å 내지 약 20 Å의 직경을 갖는 공극) 및 마이크로 격리 공극(micro-isolated pore)(115)(예컨대, 약 20 Å 내지 약 200 Å의 직경을 갖는 공극)으로 형성될 수 있다. 이들 공극 각각은 개별 공극 내에 포로겐 물질을 포집(trap)하는 것 이외에 탄화수소 기 (예컨대, CH3)로 종단되는 측벽을 가질 수 있다.
또한, 제1 유전체 층(111)은 매트릭스 물질 내에 형성된 채널(117)을 추가적으로 구비할 것이다. 이 채널(117)은 개별 공극들을 상호접속시킨다(예컨대, 메소 격리 공극(113)을 마이크로 격리 공극(115) 또는 다른 메소 격리 공극(113)과 상호접속시킴). 또한, 채널(117)은 탄화수소 기가 아닌 OH 기 또는 H 기에 의해 종단되는(terminated) 측벽을 가질 것이다.
이와 같이, 제1 유전체 층(111)은 OH 및 H 기로 종단된 채널(117)을 갖기 때문에, 채널(117)의 측벽은 CH3와 같은 탄화수소 기로 종단되지 않는다. 채널 내에 이러한 탄화수소 종단 기(hydrocarbon terminal group)가 없으면, 채널의 측벽은 가능한 다른 것보다 서로 가깝게 될 것이고, 메소 격리 공극(113)과 마이크로 격리 공극(115)을 상호접속하는 더 작은 공극의 존재는 감소되거나 제거될 수 있다. 예컨대, 채널(117)의 측벽은 약 2 Å 내지 약 20 Å의, 예컨대 약 4 Å의 거리만큼 분리될 수 있다.
도 1c는, 성막된 필름(as-deposited film)이 매트릭스 물질 내에 분산된 포로겐으로 형성된 후에, 포로겐이 매트릭스로부터 제거되어 제1 유전체 층(111) 내에 공극이 남는 것을 도시한다. 실시형태에서, 포로겐의 제거는 자외선 경화 프로세스에 의해 수행된다. 예컨대, 제1 유전체 층(111)은 약 10초 내지 약 180초의, 예컨대 약 90초의 시간 동안 경화될 수 있다. 그러나, 임의의 적합한 시간이 사용될 수 있다.
또한, 통상의 기술자가 인식하게 되는 바와 같이, 위에서 설명한 UV 경화 프로세스는 매트릭스 물질로부터 포로겐을 제거하기 위해 사용될 수 있는 유일한 방법이 아니다. 포로겐을 분해하기 위해 마이크로파를 사용하는 열적 어닐링과 같은 다른 적합한 프로세스가 대안적으로 사용될 수 있다. 포로겐의 전부 또는 일부를 제거하기 위한 이러한 프로세스 및 임의의 다른 적합한 프로세스는 모두 실시형태의 범위 내에 완전히 포함되는 것으로 의도된다.
또한, 포로겐이 제거됨에 따라, 제1 유전체 층(111)의 경화는 채널(117) 내에서 반응이 발생하게 할 것이다. 특히, UV 경화 중에 제거될 수도 있는 물(H2O)을 형성하기 위해 OH 기 및 H 기는 분해되고 서로 반응할 것이다. 또한, 탄화수소 기가 존재하지 않기 때문에, OH 및 H 기[예컨대, 댕글링 Si+ 본드(dangling Si+ bond)와 같은 종단 기]의 반응으로부터 남겨진 종단 기가 서로 반응하기에 충분히 가깝도록 채널(117)의 측벽은 충분히 가깝고, 이에 따라 채널(117)을 수리 및 폐쇄하고, 또한 메소 격리 공극(113)과 마이크로 격리 공극(115)을 분리시킨다. 이와 같이, 제1 유전체 층(111)의 매트릭스 물질은 채널(117)이 없거나 감소된 수의 채널(117)로 형성되고, 공극의 외부의 매트릭스 물질(예컨대, 메소 격리 공극(113) 및 마이크로 격리 공극(115))은 종단 유기 기(terminal organic groups)(예컨대, 종단 메틸 기) 없이 형성될 수 있고, 공극은 여전히 종단 유기 기를 포함할 수 있다.
채널(117)의 존재를 감소시키거나 폐쇄함으로써, 제1 유전체 층(111)은 무채널 다공성 로우 k 물질(channel-less porous low K material)이 되도록 형성된다. 또한, 제1 유전체 층(111)은 톨루엔(toluene)에서 약 10-7㎠/s 미만의 확산율을 갖지만, 약 11 Å보다 큰 공극 직경을 갖는 메소 격리 공극 구조 또는 마이크로 격리 공극 구조를 갖는다. 제1 유전체 층(111)이 SiOC:H로 형성되는 특정 실시형태에서, 제1 유전체 층(111)은 약 8 at% 미만의 탄소 백분율로 형성된다. 공극의 격리를 증가시킴으로써, 제1 유전체 층(111)의 다공성이 약 10 % 내지 약 35 %가 되어, K 값이 약 2.4 내지 약 3.5가 될 수 있다. 또한, 공극의 표면에 탄소를 남김으로써, 공극 표면은 소수성을 유지하고 습식 화학 에칭 프로세스에 더 잘 견딜 수 있다.
도 1d는 제1 유전체 층(111)에 의해 얻어질 수 있는 공극 사이즈 분포를 도시한다. 본 실시형태에서, 제1 유전체 층(111)은 스케일링 인자 S를 갖는 공극 사이즈 분포(119)를 가지며, S는 피크 직경(Dpeak)에 대한 10 % 피크 모집단(population)에서의 높은 경계 직경(DHB)의 비율로서 정의된다. 이들 실시형태에서, 여기에 개시된 프로세스 및 물질을 사용하는 공극 사이즈 분포는 약 1.8 이하의 배율 인자(S)를 갖는다. 이것은 2.6 또는 3.3과 같은 배율 인자(S)를 가질 수 있는 다른 성막 프로세스보다 훨씬 작다.
다른 특정 실시형태에서, 제1 전구체는 적어도 하나의 알콕시- 및 적어도 하나의 아미노-기 (예컨, Si(OCH3)2(N(CH3)2)2)를 포함할 수 있고, 제2 전구체는 두 개의 이중 결합(예컨대, C4H4)을 가진 사이클릭 탄화수소를 포함한다. 이러한 실시형태에서, Si 결합은 쉽게 파괴되고, 이어서 Si는 산소와 반응하여 포로겐이 Si-O 결합을 포함하게 한다. 포로겐을 제거하기 위한 UV 경화 후, 얻어진 제1 유전체 층(111)은 약 2.8 내지 약 3.1의 k 값을 가질 것이다. 또한, 탄소 백분율은 약 6 % 내지 약 8 %가 될 수 있고, 약 18 % 내지 약 30 %의 공극률을 가질 수 있다.
제1 전구체가 알콕시실란 또는 아미노실란(예컨대, SiH(N(C2H5)2)3)을 포함하고, 제2 전구체가 단일 결합을 가진 비사슬형 탄화수소(예컨대, CH(CH3)(CH3)(CH3))를 포함하는 다른 특정 실시형태에서, 알콕시실란 또는 아미노실란은 제1 유전체 층(111)을 형성하기 위한 단일 결합을 갖는 비사슬형 탄화수소와 용이하게 반응하게 될 Si-(N(CH3)2)2로 분리될 것이다. 본 실시형태에서, 제1 유전체 층(111)은 약 3.0 내지 약 3.5의 k 값을 얻을 수 있다. 또한, 탄소 백분율은 약 5 % 내지 약 7 %가 될 수 있고, 약 10 % 내지 약 20 %의 공극률을 가질 수 있다.
제1 전구체가 사이클릭 타입 알콕시실란계 전구체(예컨대, (SiO)4H8)를 포함하고, 제2 전구체는 하나의 탄소-탄소 이중 결합(예컨대, C5H6(CH3)(C2H5))을 포함하는 하이브리드 사이클릭 구조를 포함하는 또 다른 특정 실시형태에서, 제1 유전체 층(111)은 약 2.4 내지 약 3.0의 k 값을 얻을 수 있다. 또한, 탄소 백분율은 약 4 % 내지 약 6 %가 될 수 있고, 약 28 % 내지 약 35 %의 공극률을 가질 수 있다.
도 4는 반사 방지 층(401), 제1 하드마스크(403), 및 제1 하드마스크(403) 위의 제1 포토레지스트(405)의 배치를 도시한다. 실시형태에서, 반사 방지 층(401)은 질소가 없는 반사 방지 코팅일 수 있고, 중합체 수지, 촉매, 및 가교 결합제(cross-linking agent)를 포함할 수 있으며, 이들은 모두 분산용 용매로 배치된다. 반사 방지 층(401)의 물질이 준비되면, 반사 방지 층(401)의 물질을 제1 유전체 층(111)에 초기에 도포함으로써 반사 방지 층(401)의 물질이 사용될 수 있다. 반사 방지 층(401)의 물질은, 반사 방지 층(401)의 물질이 제1 유전체 층(111)의 상부 노출 표면을 코팅하도록 제1 유전체 층(111)에 도포될 수 있고, 스핀 온 코팅 프로세스, 딥 코팅 방법, 에어 나이프 코팅 방법, 커튼 코팅 방법, 와이어 바 코팅 방법, 그라비어 코팅 방법, 라미네이션 방법, 압출 코팅 방법, 또는 이들의 조합 등의 프로세스를 사용하여 도포될 수 있다. 실시형태에서, 반사 방지 층(401)의 물질은 약 50 ㎚ 내지 약 500 ㎚의, 예컨대 약 300 ㎚의 두께를 갖도록 도포될 수 있다.
반사 방지 층(401)이 형성되면, 제1 하드마스크(403)이 반사 방지 층(401) 위에 형성될 수 있다. 실시형태에서, 티타늄 산화물과 같은 임의의 다른 적합한 물질이 사용될 수도 있지만, 제1 하드마스크(403)는 티타늄 질화물(TiN)과 같은 마스킹 물질이 될 수 있다. 제1 하드 마스크(403)는 화학 증착, 물리적 기상 증착, 원자 층 증착, 이들의 조합 등과 같은 성막 프로세스를 이용하여 형성될 수 있으며, 약 50 Å 내지 약 800 Å의, 예컨대 약 300 Å의 초기 두께로 형성될 수 있다. 그러나, 임의의 적합한 두께가 사용될 수 있다.
형성되면, 하나 이상의 트렌치 개구(409)를 형성하기 위한 후속 에칭 프로세스(예컨대, 후술하는 제1 에칭 프로세스(407))를 위한 마스킹 층을 제공하도록, 제1 하드마스크(403)가 패턴화될 수 있다. 실시형태에서, 제1 포토레지스트(405)를 제1 하드마스크(403) 위에 배치하고, 이어서 패턴화된 포토레지스트를 형성하기 위한 제1 포토레지스트(405)를 노출시키고 현상(developing)함으로써 제1 하드마스크(403)가 패턴화될 수 있다. 제1 포토레지스트(405)가 패턴화되면, 예컨대 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스를 사용하여 제1 하드마스크(403)로 제1 포토레지스트(405)의 패턴이 전사된다. 그러나, 임의의 적합한 프로세스가 사용될 수 있다.
실시형태에서, 제1 하드마스크(403)는 트렌치 개구(409)용 마스크를 형성하기 위해 패턴화될 수 있다. 이와 같이, 제1 하드마스크(403)는, 트렌치 개구(409)가 약 10 ㎚ 내지 약 300 ㎚의, 예컨대 약 40 ㎚의 제1 폭(W1)을 갖도록, 패턴화될 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
제1 하드마스크(403)가 패턴화되면, 제1 하드마스크(403)의 패턴은 제1 에칭 프로세스(도 4에서 물결 모양 라인(407)으로 표시됨)를 사용하여 제1 유전체 층(111)으로 전사될 수 있다. 실시형태에서, 제1 에칭 프로세스(407)는, 예컨대 CF4 또는 C2F6과 같은 제1 유전체 층(111)을 에칭하기에 적합한 에칭제로 반응성 이온 에칭과 같은 이방성 에칭 프로세스가 될 수 있다. 그러나, 임의의 적합한 에칭 방법 또는 에칭 방법들의 조합이 사용될 수 있다.
제1 에칭 프로세스(407) 및 제1 하드마스크(403)를 사용함으로써, 트렌치 개구(409)를 형성하기 위해 제1 하드마스크(403)의 패턴이 반사 방지 층(401)으로 전사되고, 이어서 제1 유전체 층(111)으로 전사된다. 실시형태에서, 제1 하드마스크(403)롭터 제1 유전체 층(111)으로의 패턴의 전사는 상호접속부(801)의 트렌치 부분(805)을 제1 유전체 층(111)으로 형성하는 것을 돕는다. 특정 실시형태에서, 상호접속부(801)의 트렌치 부분(805)은 약 200 Å 내지 약 2000 Å의, 예컨대 약 800 Å의 제1 깊이(D1)로 제1 유전체 층(111)으로 연장되도록 형성될 수 있다. 그러나, 임의의 적합한 깊이가 사용될 수 있다.
도 5는, 트렌치 개구(409)가 형성되면 제1 포토레지스트(405)가 제거되는 것을 도시한다. 실시형태에서, 제1 포토레지스트(405)는 애싱(ashing)과 같은 프로세스를 사용하여 제거되고, 제1 포토레지스트(405)의 온도는 열분해 될 때까지 증가되고 그 포인트(point)에서 제1 포토레지스트(405)가 쉽게 제거될 수 있다. 그러나, 습식 에칭 또는 건식 에칭 또는 트렌치 개구(409)를 형성하는 것과 동일한 에칭 프로세스를 사용하여 제1 포토레지스트(405)를 제거하는 임의의 다른 적합한 프로세스가 사용될 수 있다.
제1 포토레지스트(405)가 제거되면, 트렌치 개구(409)를 통한 비아 개구(503)의 패터닝을 돕기 위한 개구를 형성하도록 제2 포토레지스트(501)가 성막 및 패턴화될 수 있다. 실시형태에서, 제2 포토레지스트(501)는, 하부 반사 방지 코팅(BARC: bottom anti-reflective coating) 층, 중간 마스크 층, 및 상부 포토레지스트 층(도 5 내에 개별적으로 도시되지 않음)을 갖는 3층(tri-layer) 포토레지스트이다. 그러나, 임의의 적합한 타입의 감광성 물질 또는 물질들의 조합이 사용될 수 있다.
제1 하드마스크(403) 및 트렌치 개구(409) 위에 제2 포토레지스트(501)가 배치되면, 제2 포토레지스트(501)가 패턴화된다. 실시형태에서, 제2 포토레지스트(501)는 제2 포토레지스트(501) 내의 감광성 물질(예컨대, 3층 포토레지스트 내의 상부 포토레지스트)을 예컨대 레티클을 통해 패턴화된 에너지 소스(예컨대, 광)로 노출시킴으로써 패턴화될 수 있다. 에너지의 영향은 패턴화된 에너지 소스에 의해 영향을 받은 감광성 물질의 부분에서 화학 반응을 일으키고 이로 인해 포토레지스트의 노출된 부분의 물리적 특성을 변형시켜서 제2 포토레지스트(501)의 노출된 부분의 물리적 특성이 제2 포토레지스트(501)의 비노출 부분의 물리적 특성과 상이하게 된다. 제2 포토레지스트(501)의 비노출 부분으로부터 제2 포토레지스트(501)의 노출 부분을 분리시키기 위해 제2 포토레지스트(501)가 예컨대 현상기(별도로 도시되지 않음)로 현상될 수 있고, 상부 포토레지스트 층의 패턴은 중간 마스크 층 및 하부 반사 방지 코팅 층을 통해 연장될 수 있다.
실시형태에서, 제2 포토레지스트(501)가 제1 유전체 층(111)을 통해 비아 개구(503)을 형성하는데 사용될 수 있도록, 제2 포토레지스트(501)가 패턴화될 수 있다. 이와 같이, 제2 포토레지스트(501)는 약 10 ㎚ 내지 약 300 ㎚의, 예컨대 약 40 ㎚의 제2 폭(W2)을 갖는 개구를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수가 사용될 수 있다.
제2 포토레지스트(501)가 배치되고 패턴화되면, 상호접속부(801)의 비아 부분(803)을 형성하도록 충전될 비아 개구(503)를 형성하는데 제2 에칭 프로세스(도 5에서 물결 모양 라인(501)으로 표시됨)가 사용될 수 있다. 실시형태에서, 제2 에칭 프로세스(505)는 제1 에칭 프로세스(407)와 유사할 수 있다. 예컨대, 제2 에칭 프로세스(505)는 제1 유전체 층(111)에 대하여 선택적인 에칭제를 사용하는 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스가 될 수 있다. 그러나, 임의의 적합한 프로세스 또는 에칭제가 사용될 수 있다.
제2 에칭 프로세스(505)는 트렌치 개구(409)로부터 제1 유전체 층(111)을 통해 비아 개구(503)를 연장시키고 제2 에칭 프로세스(505)를 정지시키거나 적어도 감속시켜서 제2 에칭 프로세스(505)가 제2 에치 스탑 층(109)을 지나서 에칭하는 것을 방지하기 위한 물질이 선택되는 아래에 놓인 제2 에치 스탑 층(109)을 노출시킨다.
도 6은 비아 개구(503)가 제2 에치 스탑 층(109)을 통해 연장될 수 있는 것을 도시한다. 실시형태에서, 제2 에치 스탑 층(109)을 통한 비아 개구(503)의 관통(breakthrough)은 제2 습식 에칭 프로세스에 의해 수행된다. 실시형태에서, 제2 습식 에칭 프로세스는 구조의 나머지 부분과 함께 제2 에치 스탑 층(109)과 접촉하게 되는 액체 제2 에칭제를 사용할 수 있다. 예컨대, 제2 에치 스탑 층(109)은 약 25 ℃ 내지 약 80 ℃의, 예컨대 약 60 ℃의 온도에서 제2 에칭제의 액체 풀(liquid pool)에 침지될 수 있다. 그러나, 제2 에치 스탑 층(109)에 제2 에칭제를 접촉시키는 임의의 적합한 방법이 사용될 수 있다.
도 6은 또한 상호접속부(801)를 형성하기 위해 사용될 수 있는 프로세싱을 도시한다. 실시형태에서, 비아 개구(503)를 연장하기 위해 제2 에치 스탑 층(109)이 패턴화된 후에, 비아 개구(503)는 제1 에치 스탑 층(107)을 통해 연장될 수 있다. 실시형태에서, 제1 에치 스탑 층(107)을 통한 비아 개구(503)의 연장은 아래에 놓인 도전성 엘리먼트(105)를 노출시키고 예컨대 습식 또는 건식 에칭 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적합한 패터닝 또는 제거 프로세스가 사용될 수 있다.
또한, 프로세스 중에 이 포인트에서 또는 임의의 다른 적합한 포인트에서, 제2 포토레지스트(501)가 제거될 수 있다. 실시형태에서, 제2 포토레지스트(501)는 애싱(ashing)과 같은 프로세스를 사용하여 제거되고, 제2 포토레지스트(501)의 온도는 열분해 될 때까지 증가되고 그 포인트(point)에서 제2 포토레지스트(501)가 쉽게 제거될 수 있다. 그러나, 습식 또는 건식 에칭과 같은 임의의 다른 적합한 프로세스가 사용될 수 있다.
도전성 엘리먼트(105)가 노출되면, 비아 개구(503) 및 트렌치 개구(409)의 표면을 준비하기 위해 선택적 세정 프로세스가 수행될 수 있다. 실시형태에서, 제1 장벽 층(701)을 수용하도록 트렌치 개구(409) 및 비아 개구(503)의 측벽을 세정 및 준비하기 위해, 제1 장벽 층(701)(도 6에 도시되지는 않았지만 도 7과 관련하여 도시되고 설명됨)의 형성 이전에 선택적 플라즈마 애싱 세정 프로세스가 사용될 수 있다. 산소와 같은 세정 전구체로부터 플라즈마를 생성하고 질소, 아르곤 등의 불활성 환경 내에서 제1 유전체 층(111)을 플라즈마에 노출시킴으로써 플라즈마 애싱 세정 프로세스가 수행될 수 있다. 그러나, 임의의 적합한 세정 프로세스가 대안적으로 사용될 수 있다.
도 7은, 세정 프로세스가 완료된 후에, 후속하여 형성된 도전성 물질(이하 논의됨)을 격리시키고 보호하는 것을 돕기 위해, 제1 장벽 층(701)이 성막될 수 있는 것을 도시한다. 실시형태에서, 제1 장벽 층(701)은 티타늄, 티타늄 질화물, 이들의 조합 등의 장벽 물질을 포함할 수 있고, CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition) 등의 프로세스를 사용하여 형성될 수 있다. 제1 장벽 층(701)은 약 0.1 ㎛ 내지 약 20 ㎛의, 예컨대 약 0.5 ㎛의 두께를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 물질, 프로세스, 또는 두께가 사용될 수 있다.
도 8은, 비아 개구(503) 및 트렌치 개구(409)를 라이닝하기(line) 위해 제1 장벽 층(701)이 형성되면, 비아 부분(803)(비아 개구(503) 내에 있음) 및 트렌치 부분(805)(트렌치 개구(409) 내에 있고, 별도의 물리적 표시가 되거나 안될 수도 있지만, 점선을 사용하여 비아 부분(803)으로부터 분리된 것으로 도시됨)을 가진 상호접속부(801)를 형성하기 위해 비아 개구(503) 및 트렌치 개구(409)가 도전성 물질로 충전되는 것을 도시한다. 알루미늄, 합금, 도핑된 폴리실리콘, 이들의 조합 등의 다른 적합한 물질이 대안적으로 사용될 수 있지만, 도전성 물질을 구리를 포함할 수 있다. 시드 층(seed layer)(별도로 도시되지 않음)을 성막하고, 구리를 시드 층 상에 전기 도금하고, 비아 개구(503) 및 트렌치 개구(409)를 과충전시킴으로써 도전성 물질이 형성될 수 있다. 비아 개구(503) 및 트렌치 개구(409)가 충전되면, 임의의 적합한 제거 프로세스가 사용될 수도 있지만, 제1 장벽 층(701), 시드 층, 반사 방지 층(401), 제1 하드마스크(403), 제1 포토레지스트(405), 및 비아 개구(503) 및 트렌치 개구(409) 외측의 도전성 물질은 CMP(chemical mechanical polishing) 등의 평탄화 프로세스를 통해 제거될 수 있다.
도 9는 상기 프로세스가 (도 1 내지 도 8과 관련하여 위에서 설명한 바와 같은 듀얼 다마신 프로세스 대신) 단일 다마신 프로세스에서 사용되는 다른 실시형태를 도시한다. 본 실시형태에서, 제1 유전체 층(111), 제2 에치 스탑 층(109), 및 제1 에치 스탑 층(107)을 통해 연장되는 비아를 형성하기 위해 하나 이상의 에칭 프로세스가 사용된다. 개구가 형성되면, 제1 장벽 층(701) 및 도전성 물질이 개구를 충전시킬 수 있고, 예컨대 화학 기계 연마 프로세스와 같은 평탄화 프로세스를 사용하여 개구의 외측 초과 물질이 제거될 수 있다. 그러나, 임의의 적합한 프로세스가 사용될 수 있다.
실시형태에 따르면, 기판 상에 실리콘 백본 전구체를 포함하는 제1 전구체를 도입하는 단계를 포함하는 반도체 디바이스의 제조 방법이 제공된다. 제1 전구체와 제2 전구체가 서로 반응하여 포로겐을 가진 유전체 층 및 탄화수소를 포함하는 제2 전구체를 형성하기 위해 기판 상에 제2 전구체가 도입된다. 포로겐은 다공성 유전체 층을 형성하기 위해 유전체 층으로부터 제거된다.
다른 실시형태에 따르면, 적어도 탄화수소 포로겐 전구체 및 실리콘 백본 전구체를 사용하는 화학 증착 프로세스를 사용하여 기판 상에 유전체 층을 성막하는 단계를 포함하는 반도체 디바이스의 제조 방법이 제공된다. 유전체 층이 경화되어 실리콘계 매트릭스(silicon-based matrix) 내의 공극으로부터 포로겐을 제거하고, 경화는 또한 실리콘계 매트릭스 내의 채널을 폐쇄한다.
또 다른 실시형태에 따르면, 기판 내에 매립된 도전성 구조체를 포함하는 반도체 디바이스가 제공된다. 로우 k 유전체 물질은 기판 상에 있고, 로우 k 유전체 물질은 톨루엔 내에 10-7 이하의 확산도 및 약 11 Å보다 큰 공극 직경을 갖는다.
1) 본 발명의 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 기판 상에, 매트릭스 전구체인 제1 전구체를 도입하는(introducing) 단계; 상기 기판 상에 상기 제2 전구체를 도입하는 단계로서, 상기 제1 전구체 및 제2 전구체 - 상기 제2 전구체는 포로겐(progen) 전구체이고 탄화수소를 포함함 - 가 서로 반응하여 포로겐을 갖는 유전체 층을 형성하는 단계; 및 상기 유전체 층으로부터 상기 포로겐을 제거하는 단계를 포함하고, 상기 포로겐을 제거하는 단계는 또한 상기 유전체 층 내의 하나 이상의 채널을 폐쇄하는 것이다.
2) 본 발명의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 매트릭스 전구체는 알콕시실란기(alkoxysilane group)를 포함하는 것이다.
3) 본 발명의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 매트릭스 전구체는 아미노실란기(aminosilane group)를 포함하는 것이다.
4) 본 발명의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 매트릭스 전구체는 아미노실란기 및 알콕시실란기 모두를 포함하는 것이다.
5) 본 발명의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 매트릭스 전구체는 사이클릭 알콕시실란(cyclic alkoxysilane)을 포함하는 이다.
6) 본 발명의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 포로겐 전구체는 사이클릭 구조체를 포함하는 것이다.
7) 본 발명의 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 포로겐 전구체는 비사슬형기(non-chain type group)를 포함하는 것이다.
8) 본 발명의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법은, 탄화수소 포로겐 및 매트릭스 전구체를 사용하는 화학 증착 프로세스를 사용하여 기판 상에 유전체 층을 성막하는 단계; 및 Si-O-Si를 가교 결합하고 상기 포로겐을 제거하여, 격리된 공극을 갖는 채널리스 로우 k 필름을 형성하기 위해, 상기 유전체 층을 경화시키는 단계를 포함한다.
9) 본 발명의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 유전체 층을 경화시키는 단계는, 상기 격리된 공극을 남기면서 상기 포로겐을 제거하는 단계를 더 포함하고, 상기 격리된 공극은 소수성인 표면을 갖는 것이다.
10) 본 발명의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 격리된 공극은 약 5 Å 내지 약 20 Å의 공극 직경을 갖는 것이다.
11) 본 발명의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 격리된 공극은 약 20 Å 내지 약 200 Å의 공극 직경을 갖는 것이다.
12) 본 발명의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 격리된 공극은 메소 격리 공극(meso-isolated pore) 및 마이크로 격리 공극(micro-isolated pore)을 모두 포함하는 것이다.
13) 본 발명의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 유전체 층을 경화시키는 단계 이후에, 상기 유전체 층은 약 1.8 이하의 스케일 인자(scaling factor)를 갖는 것이다.
14) 본 발명의 다른 실시형태에 따른 반도체 디바이스를 제조하는 방법에 있어서, 상기 유전체 층을 경화시키는 단계는 자외선 경화 프로세스로 적어도 부분적으로 수행되는 것이다.
15) 본 발명의 또 다른 실시형태에 따른 반도체 디바이스는, 기판 내에 매립된 도전성 구조체; 및 상기 기판 위의 로우 k 유전체 물질을 포함하고, 상기 로우 k 유전체 물질은 톨루엔(toluene)에서의 10-7 미만의 확산도 및 약 11 Å보다 큰 공극 직경을 갖는 것이다.
16) 본 발명의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 로우 k 물질은 SiOC:H인 것이다.
17) 본 발명의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 SiOC:H의 탄소 함량은 8% 미만인 것이다.
18) 본 발명의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 로우 k 유전체 물질은 약 10% 내지 약 35%의 다공성을 갖는 것이다.
19) 본 발명의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 로우 k 유전체 물질은 약 1.8 이하의 스케일 인자를 갖는 것이다.
20) 본 발명의 또 다른 실시형태에 따른 반도체 디바이스에 있어서, 상기 로우 k 물질은 약 2.4 내지 약 3.5의 k 값을 갖는 것이다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    기판 상에, 매트릭스 전구체인 제1 전구체를 도입하는(introducing) 단계;
    상기 기판 상에 상기 제2 전구체를 도입하는 단계로서, 상기 제1 전구체 및 제2 전구체 - 상기 제2 전구체는 포로겐(progen) 전구체이고 탄화수소를 포함함 - 가 서로 반응하여 포로겐을 갖는 유전체 층을 형성하는 단계; 및
    상기 유전체 층으로부터 상기 포로겐을 제거하는 단계
    를 포함하고,
    상기 포로겐을 제거하는 단계는 또한 상기 유전체 층 내의 하나 이상의 채널을 폐쇄하는 것인, 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 매트릭스 전구체는 알콕시실란기(alkoxysilane group) 또는 아미노실란기(aminosilane group) 중 적어도 하나를 포함하는 것인, 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서,
    상기 매트릭스 전구체는 아미노실란기 및 알콕시실란기 모두를 포함하는 것인, 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 매트릭스 전구체는 사이클릭 알콕시실란(cyclic alkoxysilane)을 포함하는 것인, 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서,
    상기 포로겐 전구체는 사이클릭 구조체 또는 비사슬형기(non-chain type group) 중 적어도 하나를 포함하는 것인, 반도체 디바이스의 제조 방법.
  6. 반도체 디바이스를 제조하는 방법에 있어서,
    탄화수소 포로겐 및 매트릭스 전구체를 사용하는 화학 증착 프로세스를 사용하여 기판 상에 유전체 층을 성막하는 단계; 및
    Si-O-Si를 가교 결합하고 상기 포로겐을 제거하여, 격리된 공극을 갖는 채널리스 로우 k 필름을 형성하기 위해, 상기 유전체 층을 경화시키는 단계
    를 포함하는 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서,
    상기 유전체 층을 경화시키는 단계는, 상기 격리된 공극을 남기면서 상기 포로겐을 제거하는 단계를 더 포함하고, 상기 격리된 공극은 소수성인 표면을 갖는 것인, 반도체 디바이스의 제조 방법.
  8. 제6항에 있어서,
    상기 격리된 공극은 메소 격리 공극(meso-isolated pore) 및 마이크로 격리 공극(micro-isolated pore)을 모두 포함하는 것인, 반도체 디바이스의 제조 방법.
  9. 제6항에 있어서,
    상기 유전체 층을 경화시키는 단계 이후에, 상기 유전체 층은 1.8 이하의 스케일 인자(scaling factor)를 갖는 것인, 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스에 있어서,
    기판 내에 매립된 도전성 구조체; 및
    상기 기판 위의 로우 k 유전체 물질
    을 포함하고,
    상기 로우 k 유전체 물질은 톨루엔(toluene)에서의 10-7 미만의 확산도 및 11 Å보다 큰 공극 직경을 갖는 것인, 반도체 디바이스.
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