KR20190002938A - Display panel and electroluminescence display using the same - Google Patents

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KR20190002938A
KR20190002938A KR1020170083265A KR20170083265A KR20190002938A KR 20190002938 A KR20190002938 A KR 20190002938A KR 1020170083265 A KR1020170083265 A KR 1020170083265A KR 20170083265 A KR20170083265 A KR 20170083265A KR 20190002938 A KR20190002938 A KR 20190002938A
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Abstract

The present invention relates to a display panel capable of minimizing voltage drop of a power source applied to pixels and an electroluminescent display using the same. The display panel has a plurality of sub pixels including a light emitting device, a driving device driving the light emitting device, a capacitor connected to the driving device, and a plurality of switch devices and driven by an initialization step, a sensing step of sensing a threshold voltage of the driving device, and a driving step for a light emitting period in which the light emitting device emits light. The display panel of the present invention further includes a power switch circuit supplying a first driving voltage to the sub pixels in the initialization step and sensing step. The sub pixels are supplied with a second driving voltage in the driving period using an internal switch device.

Description

표시패널과 이를 이용한 전계 발광 표시장치{DISPLAY PANEL AND ELECTROLUMINESCENCE DISPLAY USING THE SAME}[0001] The present invention relates to a display panel and an electroluminescent display using the same,

본 발명은 픽셀들 각각에서 구동 소자의 전기적 특성 편차를 실시간 보상할 수 있는 표시패널과 이를 이용한 전계 발광 표시장치에 관한 것이다.The present invention relates to a display panel capable of real-time compensation of electric characteristic deviations of a driving element in each of pixels, and an electroluminescent display using the same.

평판 표시장치는 액정 표시장치(Liquid Crystal Display : LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등이 있다. The flat panel display device includes a liquid crystal display (LCD), an electroluminescence display, a field emission display (FED), and a plasma display panel (PDP).

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. An electroluminescent display device is classified into an inorganic light emitting display device and an organic light emitting display device depending on the material of the light emitting layer. An active matrix type organic light emitting display device includes an organic light emitting diode (OLED) which emits light by itself, and has a high response speed, a high luminous efficiency, a high brightness and a wide viewing angle There are advantages.

평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등을 포함한다. 게이트 구동회로는 화면을 구성하는 액티브 영역의 TFT(Thin film transistor) 어레이와 함께 동일 기판 상에 직접 형성될 수 있다. The driving circuit of the flat panel display includes a data driving circuit for supplying a data signal to data lines, a gate driving circuit for supplying a gate signal (or a scanning signal) to gate lines (or scan lines), and the like. The gate drive circuit can be formed directly on the same substrate together with the TFT (Thin film transistor) array of the active region constituting the screen.

유기 발광 표시장치의 픽셀들 각각은 발광소자 즉, OLED에 흐르는 전류를 제어하는 구동 소자를 포함한다. 구동 소자는 트랜지스터(Transistor)로 구현될 수 있다. 문턱 전압, 이동도 등과 같은 구동 소자의 전기적 특성은 모든 픽셀들에서 동일하여야 하지만, 공정 조건, 구동 환경 등에 의해 구동 소자의 전기적 특성이 균일하지 않다. 구동 소자는 구동 시간이 길어질수록 많은 스트레스(stress)를 받게 된다. 또한, 입력 영상의 데이터에 따라 구동 소자의 스트레스가 달라진다. 구동 소자의 전기적 특성은 스트레스에 영향을 받는다. 따라서, 구동 소자들은 구동 시간이 경과되면 전기적 특성이 달라질 수 있다. Each of the pixels of the organic light emitting display includes a light emitting element, i.e., a driving element for controlling a current flowing in the OLED. The driving element may be implemented as a transistor. Though the electrical characteristics of the driving device such as threshold voltage and mobility should be the same in all the pixels, the electrical characteristics of the driving device are not uniform due to process conditions, driving environment, and the like. The longer the driving time of the driving device, the more stress is applied to the driving device. In addition, the stress of the driving element varies depending on the data of the input image. The electrical characteristics of the driving device are affected by the stress. Therefore, the driving characteristics of the driving elements can be changed when the driving time elapses.

유기 발광 표시장치의 화질과 수명을 개선하기 위하여, 픽셀들의 구동 특성을 실시간 보상하기 위한 보상 회로가 픽셀 회로에 적용되고 있다. 그런데 이러한 보상 회로는 IR 드롭(drop)의 영향을 배제할 수 없다. IR 드롭은 저항체(R)에 전 류(I)가 흘러 발생하는 픽셀의 구동 전압 강하를 초래한다. 이러한 전압 강하는 화면의 위치에 따라 달라진다. 이로 인하여, 표시패널 상의 화면 위치에 따라 픽셀들 간에 휘도 차이가 발생할 수 있다.In order to improve the image quality and lifetime of the organic light emitting diode display, a compensation circuit for compensating the driving characteristics of the pixels in real time has been applied to the pixel circuit. However, this compensation circuit can not rule out the effect of IR drop. The IR drop causes a driving voltage drop of the pixel generated by the current (I) flowing through the resistor R. This voltage drop depends on the position of the screen. Accordingly, a luminance difference may occur between the pixels depending on the screen position on the display panel.

본 발명은 픽셀들 각각에서 구동 소자의 전기적 특성 편차를 실시간 보상할 수 있고 픽셀들에 인가되는 전원의 전압 강하 영향을 최소화할 수 있는 표시패널과 이를 이용한 전계 발광 표시장치를 제공한다.The present invention provides a display panel capable of real-time compensation of electric characteristic deviations of a driving element in each of pixels and minimizing the influence of a voltage drop of a power source applied to pixels, and an electroluminescent display using the same.

본 발명의 표시패널은 발광 소자, 상기 발광 소자를 구동하는 구동 소자, 상기 구동 소자에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하고 초기화 단계와 상기 구동 소자의 문턱 전압이 센싱되는 센싱 단계에 이어서 상기 발광 소자가 발광되는 발광 기간으로 구동 단계로 구동되는 다수의 서브 픽셀들을 구비한다. 본 발명의 표시패널은 상기 초기화 단계와 상기 센싱 단계에 제1 구동 전압을 상기 서브 픽셀들에 공급하는 전원 스위치 회로를 더 구비한다. 상기 서브 픽셀들은 내부 스위치 소자를 이용하여 상기 구동 기간에 제2 구동 전압을 공급 받는다. The display panel of the present invention includes a light emitting element, a driving element for driving the light emitting element, a capacitor connected to the driving element, and a plurality of switch elements, and after the initialization step and the sensing step of sensing the threshold voltage of the driving element, And a plurality of sub-pixels driven to a driving stage in a light emission period during which the light emitting device emits light. The display panel of the present invention further includes a power switch circuit for supplying a first driving voltage to the sub pixels in the initializing step and the sensing step. The subpixels are supplied with a second driving voltage in the driving period using an internal switch element.

상기 초기화 단계와 상기 센싱 단계에서 상기 커패시터의 제1 전극에 상기 제1 구동 전압이 공급된다. 상기 구동 단계에서 상기 커패시터의 제1 전극에 상기 제2 구동 전압이 공급된다. 상기 커패시터의 제2 전극이 상기 구동 소자의 게이트에 연결된다. In the initializing step and the sensing step, the first driving voltage is supplied to the first electrode of the capacitor. And the second driving voltage is supplied to the first electrode of the capacitor in the driving step. A second electrode of the capacitor is connected to the gate of the driving element.

상기 표시패널은 상기 제1 구동 전압이 공급되고 픽셀 라인별로 분리되도록 픽셀 라인들의 서브 픽셀들에 연결된 다수의 제1 전원 배선, 및 상기 제2 구동 전압이 공급되고 모든 픽셀 라인들의 서브 픽셀들에 공통으로 연결된 다수의 제2 전원 배선을 더 구비한다. 상기 제1 전원 배선들은 상기 픽셀 라인들 사이에서 분리된다. 상기 초기화 단계와 상기 센싱 단계에서 상기 제1 구동 전압이 상기 제1 전원 배선에 공급된다. 상기 제1 전원 배선을 통해 한 개의 픽셀 라인에 배치된 서브 픽셀들에 상기 제1 구동 전압이 공급될 때, 상기 제2 전원 배선을 통해 상기 한 개의 픽셀 라인을 제외한 다른 픽셀 라인들의 서브 픽셀들에 상기 제2 구동 전압이 공급된다. The display panel includes a plurality of first power supply lines connected to the subpixels of the pixel lines so that the first driving voltage is supplied and separated for each pixel line, And a plurality of second power supply wirings connected to the second power supply line. The first power supply lines are separated between the pixel lines. In the initializing step and the sensing step, the first driving voltage is supplied to the first power wiring. When the first driving voltage is supplied to the subpixels arranged on one pixel line through the first power supply line, the subpixels of the other pixel lines excluding the one pixel line through the second power supply line And the second driving voltage is supplied.

상기 커패시터의 제1 전극은 상기 제1 전원 배선 상의 제1 노드를 경유하여 상기 내부 스위치 소자에 연결되고, 상기 커패시터의 제2 전극은 제2 노드를 경유하여 상기 구동 소자의 게이트에 연결된다. 상기 내부 스위치 소자는 상기 구동 단계의 시간을 정의하는 EM 신호에 응답하여 상기 구동 단계에서 상기 제2 구동 전압이 공급되는 제3 노드를 상기 제1 노드를 연결한다. A first electrode of the capacitor is connected to the internal switch element via a first node on the first power supply wiring and a second electrode of the capacitor is connected to a gate of the driving element via a second node. The internal switch element connects the first node to a third node to which the second driving voltage is supplied in the driving step in response to an EM signal defining a time of the driving step.

상기 구동 소자가 상기 제2 노드에 연결된 게이트, 상기 제3 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함한다.The driving element includes a gate connected to the second node, a first electrode connected to the third node, and a second electrode connected to the fourth node.

상기 서브 픽셀들 각각은 상기 EM 신호에 응답하여 상기 구동 단계에서 상기 제2 전원 배선을 상기 제3 노드에 연결하는 제2 스위치 소자, 상기 제2 스캔 신호에 응답하여 상기 센싱 단계에서 입력 영상의 데이터 전압이 인가되는 데이터 라인을 상기 제3 노드에 공급하는 제3 스위치 소자, 상기 제2 스캔 신호에 응답하여 상기 센싱 단계에서 상기 제2 노드와 상기 제4 노드를 연결하는 제4 스위치 소자, 상기 제1 스캔 신호에 응답하여 상기 초기화 단계에서 상기 제2 노드를 제5 노드에 연결하는 제5 스위치 소자, 상기 제1 스캔 신호에 응답하여 상기 초기화 단계에서 상기 제5 노드를 제6 노드에 연결하는 제6 스위치 소자, 및 상기 EM 신호에 응답하여 상기 구동 단계에서 상기 제4 노드를 상기 제6 노드에 연결하는 제7 스위치 소자를 더 포함한다. 상기 제5 노드는 소정의 초기화 전압이 공급되는 제3 전원 배선 상에서 상기 제5 스위치 소자와 상기 제6 스위치 소자 사이에 형성된다. 상기 제6 노드는 상기 제6 스위치 소자, 상기 제7 스위치 소자, 및 상기 발광 소자의 애노드 사이에 형성된다. Wherein each of the subpixels includes a second switch element responsive to the EM signal for connecting the second power supply line to the third node in the driving step, A third switch element for supplying a data line to which the voltage is applied to the third node, a fourth switch element for connecting the second node and the fourth node in the sensing step in response to the second scan signal, A fifth switch element for connecting the second node to the fifth node in the initialization step in response to the first scan signal, a fifth switch element for connecting the fifth node to the sixth node in the initialization step in response to the first scan signal, And a seventh switching element for connecting the fourth node to the sixth node in the driving step in response to the EM signal. And the fifth node is formed between the fifth switch element and the sixth switch element on a third power supply wiring to which a predetermined initialization voltage is supplied. The sixth node is formed between the sixth switch element, the seventh switch element, and the anode of the light emitting element.

본 발명의 전계 발광 표시장치는 입력 영상의 데이터 전압을 데이터 라인으로 출력하는 데이터 구동부, 게이트 신호를 게이트 라인들로 출력하는 게이트 구동부, 다수의 서브 픽셀들, 및 상기 게이트 신호에 응답하여 상기 초기화 단계와 상기 센싱 단계에 제1 구동 전압을 상기 서브 픽셀들에 공급하는 전원 스위치 회로를 구비한다. 상기 서브 픽셀들 각각은 발광 소자, 상기 발광 소자를 구동하는 구동 소자, 상기 구동 소자에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하고 초기화 단계와 상기 구동 소자의 문턱 전압이 센싱되는 센싱 단계에 이어서 상기 발광 소자가 발광되는 발광 기간으로 구동 단계로 구동된다. 상기 서브 픽셀들은 내부 스위치 소자를 이용하여 상기 구동 기간에 제2 구동 전압을 공급 받는다.An electroluminescent display device includes a data driver for outputting a data voltage of an input image to a data line, a gate driver for outputting a gate signal to gate lines, a plurality of sub-pixels, And a power switch circuit for supplying a first driving voltage to the sub-pixels in the sensing step. Wherein each of the subpixels includes a light emitting element, a driving element for driving the light emitting element, a capacitor connected to the driving element, and a plurality of switch elements, and after a sensing step of sensing a threshold voltage of the driving element, And is driven to a driving stage in a light emitting period in which the light emitting element emits light. The subpixels are supplied with a second driving voltage in the driving period using an internal switch element.

본 발명은 화면 상의 모든 픽셀들에서 구동 소자의 문턱전압을 실시간 보상하고, 픽셀 구동 전압(VDD)의 편차에 영향을 받지 않고 구동 소자의 전류(Ids)을 일정하게 제어함으로써 화면 전체에서 균일한 휘도를 구현할 수 있다. 본 발명은 별도의 알고리즘이나 픽셀에 IR 드롭 보상 회로를 추가하지 않고 VDD의 IR 드롭 편차를 보상할 수 있다. The present invention real time compensates the threshold voltage of the driving element in all the pixels on the screen and controls the current Ids of the driving element constantly without being influenced by the deviation of the pixel driving voltage VDD, Can be implemented. The present invention can compensate for the IR drop deviation of VDD without adding a separate algorithm or IR drop compensation circuit to the pixel.

도 1은 본 발명의 실시예에 따른 전계 발광 표시장치를 보여 주는 블록도이다.
도 2는 도 1에 도시된 픽셀 어레이의 일부와 전원 스위치 회로를 보여 주는 도면이다.
도 3은 IR 드롭으로 인한 전압 강하를 보여 주는 도면이다.
도 4는 서브 픽셀의 커패시터 양단에 인가되는 전압을 보여 주는 도면이다.
도 5 및 도 6은 픽셀 회로의 구동 소자를 경유한 폐루프를 보여 주는 도면들이다.
도 7 내지 도 9는 모바일 기기에서 LOG 배선과 제2 VDD 배선의 일부를 확대한 도면들이다.
도 10 및 도 11은 제2 VDD 배선 상에서의 IR 드롭으로 인한 전압 강하를 보여 주는 도면들이다.
도 12a 및 도 12b는 본 발명의 실시예 따른 전원 회로와 표시패널 사이의 VDD 경로를 보여 주는 도면들이다.
도 13은 공통 VDD로 모든 픽셀 라인들의 픽셀들을 구동하는 예를 보여 주는 도면이다.
도 14는 센싱 단계의 픽셀 라인에 인가되는 VDD와 구동 단계의 픽셀 라인에 인가되는 VDD가 분리된 예를 보여 주는 도면이다.
도 15 및 도 16은 전원 스위치 회로와 픽셀 회로의 연결 관계를 보여 주는 회로도들이다.
도 17은 본 발명의 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 18 내지 도 20은 도 17에 도시된 픽셀 회로의 실시간 보상 방법을 단계적으로 보여 주는 회로도들이다.1 is a block diagram showing an electroluminescent display device according to an embodiment of the present invention.
Fig. 2 is a view showing a part of the pixel array shown in Fig. 1 and a power switch circuit. Fig.
3 is a graph showing the voltage drop due to the IR drop.
4 is a view showing a voltage applied across a capacitor of a subpixel.
5 and 6 are views showing a closed loop via a driving element of a pixel circuit.
7 to 9 are enlarged views of a part of the LOG wiring and the second VDD wiring in the mobile device.
10 and 11 are diagrams showing the voltage drop due to the IR drop on the second VDD wiring.
12A and 12B are views showing a VDD path between a power supply circuit and a display panel according to an embodiment of the present invention.
13 is a diagram showing an example of driving pixels of all pixel lines to a common VDD.
14 is a diagram showing an example in which VDD applied to the pixel line in the sensing step and VDD applied to the pixel line in the driving step are separated.
15 and 16 are circuit diagrams showing the connection relationship between the power supply switch circuit and the pixel circuit.
17 is a circuit diagram showing a pixel circuit according to an embodiment of the present invention.
Figs. 18 to 20 are circuit diagrams showing the real-time compensation method of the pixel circuit shown in Fig. 17 step by step.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. BRIEF DESCRIPTION OF THE DRAWINGS The advantages and features of the present invention, and the manner of achieving them, will be apparent from and elucidated with reference to the embodiments described hereinafter in conjunction with the accompanying drawings. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the present invention as defined by the following claims and their equivalents. To fully disclose the scope of the invention, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. The shapes, sizes, ratios, angles, numbers, and the like disclosed in the drawings for describing the embodiments of the present invention are illustrative, and thus the present invention is not limited to those shown in the drawings. Like reference numerals refer to like elements throughout the specification. In the following description of the present invention, detailed description of known related arts will be omitted when it is determined that the gist of the present invention may be unnecessarily blurred.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. Where the term "comprises", "comprising", "having", "having", or the like is used herein, other parts may be added as long as "only" is not used. The singular forms of the components may be construed in plural unless otherwise expressly stated.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the constituent elements, it is construed to include the error range even if there is no separate description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of the positional relationship, for example, if the positional relationship between two components is described as 'on', 'on top', 'under', or 'next to' Quot; directly " or " direct " may be interposed between those components that are not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. The first, second, etc. may be used to distinguish the components, but these components are not limited to the function or structure of the component or the names of components attached to the components.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments can be combined or combined with each other partly or entirely, and technically various interlocking and driving are possible. Each embodiment may be feasible independently of one another and may be feasible in conjunction.

본 발명의 전계 발광 표시장치에서 픽셀 회로는 n 타입 TFT(NMOS)와 p 타입 TFT(PMOS) 중 하나 이상을 포함할 수 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. TFT에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. TFT의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, TFT의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 TFT의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.In the electroluminescent display device of the present invention, the pixel circuit may include at least one of an n-type TFT (NMOS) and a p-type TFT (PMOS). A TFT is a three-electrode element including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. In the TFT, carriers begin to flow from the source. The drain is an electrode in which the carrier exits from the TFT. The flow of carriers in the TFT flows from the source to the drain. In the case of an n-type TFT, since the carrier is an electron, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In an n-type TFT, the direction of current flows from drain to source. In the case of the p-type TFT (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type TFT, the current flows from the source to the drain because the holes flow from the source to the drain. It should be noted that the source and drain of the TFT are not fixed. For example, the source and the drain may be changed depending on the applied voltage. Therefore, the invention is not limited due to the source and drain of the TFT. In the following description, the source and the drain of the TFT will be referred to as first and second electrodes.

픽셀 회로에 인가되는 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. TFT는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 타입 TFT의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 타입 TFT의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.The gate signal applied to the pixel circuit swings between the gate on voltage and the gate off voltage. The gate-on voltage is set to a voltage higher than the threshold voltage of the TFT, and the gate-off voltage is set to a voltage lower than the threshold voltage of the TFT. The TFT is turned-on in response to the gate-on voltage, while turning off in response to the gate-off voltage. In the case of an n-type TFT, the gate-on voltage may be a gate high voltage (VGH) and the gate-off voltage may be a gate low voltage (VGL). In the case of a p-type TFT, the gate-on voltage may be a gate-low voltage (VGL) and the gate-off voltage may be a gate-high voltage (VGH).

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다. 무기발광 표시장치는 양자점(quantum dot) 표시장치를 예로 들 수 있으나, 이에 한정되는 것은 아니다. Various embodiments of the present invention will now be described in detail with reference to the accompanying drawings. In the following embodiments, an electroluminescent display device will be described mainly with respect to an organic light emitting display device including an organic light emitting material. The technical idea of the present invention is not limited to the organic light emitting display, but can be applied to an inorganic light emitting display including an inorganic light emitting material. The inorganic light emitting display device may be, but not limited to, a quantum dot display device.

도 1은 본 발명의 실시예에 따른 전계 발광 표시장치를 보여 주는 블록도이다. 도 2는 도 1에 도시된 픽셀 어레이의 일부와 전원 스위치 회로를 보여 주는 도면이다. 도 2에서, 픽셀 어레이의 일부 구성 요소들은 생략되어 있다.1 is a block diagram showing an electroluminescent display device according to an embodiment of the present invention. Fig. 2 is a view showing a part of the pixel array shown in Fig. 1 and a power switch circuit. Fig. In Fig. 2, some components of the pixel array are omitted.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 전계 발광 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다. 1 and 2, an electroluminescent display device according to an embodiment of the present invention includes a display panel 100 and a display panel driving circuit.

표시패널(100)은 화면 상에서 입력 영상을 표시하는 액티브 영역(AA)을 포함한다. 액티브 영역(AA)에 픽셀 어레이가 배치된다. 픽셀 어레이는 신호 배선들과 픽셀들을 포함한다. 신호 배선들은 데이터 라인들(102)과, 데이터 라인들(102)과 교차되는 게이트 라인들(103)을 포함한다. 픽셀 어레이에 VDD, Vini, VSS 등의 전원을 픽셀들에 공급하기 위한 전원 배선들과 전극들이 배치될 수 있다. 픽셀들은 매트릭스 형태로 배치되는 픽셀들을 포함한다. 도 2에서, LINE1~LINE3은 픽셀 어레이에서 게이트 라인들을 공유하는 픽셀들을 포함한 픽셀 라인들을 나타낸다. The display panel 100 includes an active area AA for displaying an input image on the screen. A pixel array is arranged in the active area AA. The pixel array includes signal lines and pixels. The signal wirings include data lines 102 and gate lines 103 that intersect the data lines 102. Power lines and electrodes for supplying power to the pixels in the pixel array such as VDD, Vini, VSS, etc. can be arranged. The pixels include pixels arranged in a matrix form. In Fig. 2, LINE1 to LINE3 represent pixel lines including pixels sharing gate lines in a pixel array.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다. 픽셀 회로는 발광 소자, 구동 소자, 다수의 스위치 소자, 커패시터를 포함한다. 픽셀 회로는 스위치 소자들을 이용하여 픽셀들 각각에서 구동 소자의 전기적 특성 편차를 실시간 보상할 수 있는 보상 회로를 포함한다. 구동 소자와 스위치 소자들은 PMOS 구조의 TFT로 구현될 수 있으나 이에 한정되지 않는다. Each of the pixels may be divided into a red subpixel, a green subpixel, and a blue subpixel for color implementation. Each of the pixels may further include a white subpixel. Each of the subpixels 101 includes a pixel circuit. The pixel circuit includes a light emitting element, a driving element, a plurality of switching elements, and a capacitor. The pixel circuit includes a compensation circuit capable of real-time compensation of the electrical characteristic deviation of the driving element in each of the pixels using switch elements. The driving elements and the switching elements may be implemented by TFTs of a PMOS structure, but are not limited thereto.

표시패널(100)은 픽셀 구동 전압(VDD)을 서브 픽셀들(101)에 공급하기 위한 VDD 배선(21, 22), 픽셀 회로를 초기화하기 위한 초기화 전압(Vini)을 서브 픽셀들(101)에 공급하기 위한 Vini 배선(22), 저전위 전원 전압(VSS)을 서브 픽셀들에 공급하기 위한 VSS 배선 및 VSS 전극, VGH가 인가되는 VGH 배선, VGL이 인가되는 VGL 배선 등을 더 포함할 수 있다. VDD 배선은 VDD1이 인가되는 제1 VDD 배선(21)과, VDD2가 인가되는 제2 VDD 배선(22)으로 분리된다. 제1 VDD 배선(21)은 전원 회로(150)를 통해 VDD1이 공급되고 픽셀 라인별로 분리되도록 픽셀 라인들의 서브 픽셀들에 연결된다. 제2 VDD 배선(22)은 VDD2가 공급되고 모든 픽셀 라인들의 서브 픽셀들에 공통으로 연결된다. The display panel 100 includes VDD wiring lines 21 and 22 for supplying the pixel driving voltage VDD to the sub pixels 101 and an initializing voltage Vini for initializing the pixel circuit to the sub pixels 101 A Vinci wiring 22 for supplying a low potential power source voltage VSS to the subpixels, a VSS wiring and a VSS electrode for supplying the low potential power source voltage VSS to the subpixels, a VGH wiring to which VGH is applied, a VGL wiring to which VGL is applied . The VDD wiring is divided into a first VDD wiring 21 to which VDD1 is applied and a second VDD wiring 22 to which VDD2 is applied. The first VDD wiring 21 is connected to the subpixels of the pixel lines so that VDD1 is supplied through the power supply circuit 150 and is separated per pixel line. The second VDD wiring 22 is supplied with VDD2 and is commonly connected to the subpixels of all the pixel lines.

제1 VDD 배선(21)은 게이트 라인과 나란한 금속 배선으로 형성된다. 제1 VDD 배선(21)은 VDD1이 픽셀 라인들(LINE1~LINE3)에 독립적으로 인가될 수 있도록 픽셀 라인들(LINE1~LINE3) 사이에서 분리된다. VDD1은 전원 스위치 회로(140)의 스위치 소자(S11~S14)를 통해 제1 VDD 배선(21)에 인가된다. 전원 스위치 회로(140)는 1 픽셀 라인씩 순차적으로 VDD1을 픽셀 라인들(LINE1~LINE3)에 공급한다. The first VDD wiring 21 is formed of a metal wiring parallel to the gate line. The first VDD wiring 21 is separated between the pixel lines LINE1 to LINE3 so that VDD1 can be independently applied to the pixel lines LINE1 to LINE3. VDD1 is applied to the first VDD wiring 21 through the switch elements S11 to S14 of the power source switch circuit 140. [ The power switch circuit 140 sequentially supplies VDD1 to the pixel lines LINE1 to LINE3 by one pixel line at a time.

VDD, Vini, VSS 등의 전원 전압은 전원 회로(150)로부터 발생된다. VDD = VDD1 = VDD2 = 4.5V, VSS = -2.5V, Vini -3.5V, VGH = 7.0V, VGL = - 5.5V 등으로 전원 전압이 설정될 수 있으나 이에 한정되지 않는다. 전원 전압은 표시패널(100)의 구동 특성이나 모델에 따라 달라질 수 있다. Power supply voltages such as VDD, Vini, and VSS are generated from the power supply circuit 150. The power supply voltage may be set to VDD = VDD1 = VDD2 = 4.5V, VSS = -2.5V, Vini = -3.5V, VGH = 7.0V, VGL = The power supply voltage may vary depending on the driving characteristics and the model of the display panel 100.

표시패널(100) 상에 도시하지 않은 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다. Touch sensors (not shown) may be disposed on the display panel 100. The touch input may be sensed using separate touch sensors or may be sensed through pixels. The touch sensors may be implemented as in-cell type touch sensors disposed on the screen of a display panel or embedded in a pixel array as an on-cell type or an add-on type .

전원 회로(150)는 직류-직류 변환기(DC-DC converter), 차지 펌프(Charge pump), 레귤레이터(Regulator) 등을 이용하여 픽셀들의 구동에 필요한 전원을 발생한다. 전원 회로(150)는 PMIC(Power Module Integrated Circuit)로 구현될 수 있으나 이에 한정되지 않는다. The power supply circuit 150 generates power necessary for driving the pixels by using a DC-DC converter, a charge pump, a regulator, or the like. The power supply circuit 150 may be implemented as a PMIC (Power Module Integrated Circuit), but is not limited thereto.

표시패널 구동회로는 데이터 구동부(110), 게이트 구동부(120), 전원 스위치 회로(140) 등을 구비한다. 표시패널 구동회로는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서(112)를 더 구비할 수 있다. The display panel drive circuit includes a data driver 110, a gate driver 120, a power switch circuit 140, and the like. The display panel driving circuit may further include a demultiplexer 112 disposed between the data driver 110 and the data lines 102.

표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 데이터를 기입한다. 표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 구비할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 모바일 기기에서 표시패널 구동회로, 타이밍 콘트롤러(130), 전원 회로(150) 등은 하나의 집적 회로에 집적될 수 있다. The display panel driving circuit writes the data of the input image to the pixels of the display panel 100 under the control of a timing controller (TCON) The display panel driving circuit may further include a touch sensor driving unit for driving the touch sensors. The touch sensor driving unit is omitted in Fig. In the mobile device, the display panel driving circuit, the timing controller 130, the power supply circuit 150, and the like can be integrated into one integrated circuit.

표시패널 구동회로는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 시간 만큼 변화가 없을 때 표시장치의 소비 전력을 줄인다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate 또는 Frame rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.The display panel drive circuit can operate in the low speed drive mode. The low speed drive mode analyzes the input image and reduces the power consumption of the display device when the input image has not changed by a preset time. In the low-speed driving mode, when the still image is input for a predetermined time or more, the refresh rate or frame rate of the pixels is lowered, so that the data writing period of the pixels is controlled to be long to reduce the power consumption. The low-speed drive mode is not limited to when a still image is input. The display panel drive circuit can operate in the low speed drive mode when the display device operates in the standby mode or when the user command or the input video is not input to the display panel drive circuit for a predetermined time or more.

데이터 구동부(110)는 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 디지털 데이터를 감마 보상 전압으로 변환하여 픽셀들에 인가될 데이터 신호를 발생한다. 데이터 구동부(110)는 출력 단자들 각각에서 출력 버퍼(AMP)를 통해 데이터 신호의 전압(이하 “데이터 전압”이라 함)을 출력한다.The data driver 110 converts digital data of an input image received from the timing controller 130 every frame period into a gamma compensation voltage to generate a data signal to be applied to the pixels. The data driver 110 outputs voltages (hereinafter referred to as " data voltages ") of the data signals through the output buffers AMP at the output terminals.

디멀티플렉서(112)는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치되어 데이터 구동부(110)로부터 출력되는 데이터 전압을 데이터 라인들(102)로 분배한다. 디멀티플렉서(112)로 인하여, 데이터 구동부(110)의 출력 채널 수를 데이터 라인들에 비하여 1/2 이하로 줄일 수 있다.The demultiplexer 112 is disposed between the data driver 110 and the data lines 102 and distributes the data voltages output from the data driver 110 to the data lines 102. Due to the demultiplexer 112, the number of output channels of the data driver 110 can be reduced to 1/2 or less of the data lines.

게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트(shift)함으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호는 데이터가 기입될 라인의 픽셀들을 선택하기 위한 스캔 신호(SCAN(0)~SCAN(3))와, 데이터 전압이 충전된 픽셀들의 발광 시간을 정의하는 발광 스위칭 신호(이하, “EM 신호”라 함)(EM(1)~EM(3))를 포함한다. 게이트 라인들(103)은 스캔 신호(SCAN(0)~SCAN(3))가 공급되는 게이트 라인들(23, 24)와, EM 신호(EM(1)~EM(3))가 공급되는 게이트 라인들(25)을 포함한다. The gate driver 120 outputs a gate signal to the gate lines 103 under the control of the timing controller 130. The gate driver 120 may sequentially shift the gate signals to the gate lines 103 by shifting the gate signals using a shift register. The gate signal includes scan signals SCAN (0) to SCAN (3) for selecting pixels of a line on which data is to be written and an emission switching signal (hereinafter referred to as " EM signal (EM (1) to EM (3)). The gate lines 103 are connected to the gate lines 23 and 24 to which the scan signals SCAN (0) to SCAN (3) Lines < / RTI >

전원 스위치 회로(140)는 타이밍 콘트롤러(130)로부터 출력된 제어 신호 또는 게이트 구동부(120)로부터 출력된 스캔 신호에 따라 VDD1 경로를 스위칭할 수 있다. 전원 스위치 회로(140)는 도 2에서 게이트 구동부(120)로부터의 스캔 신호(SCAN(0)~SCAN(3))에 응답하여 VDD1을 시프트(shift)하여 1 픽셀 라인씩 순차적으로 VDD1을 픽셀 라인들(LINE1~LINE3)에 공급한다. 따라서, VDD1은 1 픽셀 라인씩 픽셀들에 공급된다. VDD1은 1 픽셀 라인에 배치된 픽셀들의 초기화 과정(이하, "초기화 단계(Tini)"라 함)과, 1 픽셀 라인의 픽셀들에 형성된 구동 소자의 문턱 전압 센싱 및 데이터 기입 과정(이하, "센싱 단계(Twr)"라 함)에서 픽셀 회로에 공급된다. VDD1은 초기화 단계(Tini)용 VDD와, 센싱 단계(Twr)용 VDD로 분리될 수 있으나 이에 한정되지 않는다. The power switch circuit 140 may switch the VDD1 path according to the control signal output from the timing controller 130 or the scan signal output from the gate driver 120. [ The power switch circuit 140 shifts VDD1 in response to the scan signals SCAN (0) to SCAN (3) from the gate driver 120 in FIG. 2 to sequentially sequentially supply VDD1 to the pixel lines (LINE1 to LINE3). Thus, VDD1 is supplied to the pixels by one pixel line. (Hereinafter referred to as " initialization step (Tini) ") of the pixels arranged in one pixel line, a threshold voltage sensing and data writing process Quot; Twr "). VDD1 may be divided into VDD for initialization (Tini) and VDD for sensing (Twr), but is not limited thereto.

표시패널(100)은 픽셀 라인들의 개수 만큼 다수의 제1 VDD 배선들(21)이 형성될 수 있다. 제1 VDD 배선(21)은 픽셀 라인들(LINE1~LINE3) 간에 분리되고 1 픽셀 라인의 픽셀들에 연결된다. 전원 스위치 회로(140)의 VDD 스위치 소자들(S11~S14)은 초기화 단계(Tini)에서 VDD1을 제1 VDD 배선(21)에 공급하는 제1 스위치 소자들(S11, S12, S13)과, 센싱 단계(Twr에서 VDD1을 VDD1 배선(21)에 공급하는 제2 스위치 소자들(S21, S22, S23)로 나뉘어질 수 있다. 제1 스위치 소자들(S11, S12, S13)은 스캔 신호(SCAN(0)~SCAN(2))에 응답하여 제1 VDD 입단부 배선(31)을 제1 VDD 배선(21)에 공급한다. 제2 스위치 소자들(S21, S22, S23)은 스캔 신호(SCAN(1)~SCAN(3))에 응답하여 제2 VDD 입단부 배선(32)을 제1 VDD 배선(21)에 공급한다. The display panel 100 may have a plurality of first VDD wirings 21 as many as the number of pixel lines. The first VDD wiring 21 is separated between the pixel lines LINE 1 to LINE 3 and connected to pixels of one pixel line. The VDD switch elements S11 to S14 of the power switch circuit 140 are connected to the first switch elements S11, S12 and S13 for supplying VDD1 to the first VDD wiring 21 in the initialization step Tini, S12 and S13 that supply VDD1 to the VDD1 wiring 21 in the step Twr. The first switch elements S11, S12 and S13 are connected to the scan signal SCAN The second switch elements S21, S22 and S23 supply scan signals SCAN (0) to SCAN (2) to the first VDD input wiring 31 in response to the scan signals SCAN 1) to SCAN (3)), the second VDD entrance wiring 32 is supplied to the first VDD wiring 21.

전원 스위치 회로(140)의 구성은 도 2에 한정되지 않는다. 예를 들어, 도 16에 도시된 바와 같이 초기화 단계(Tini)와 센싱 단계(Twr)에서 VDD1이 단일 경로를 통해 픽셀들에 공급될 수 있다. 이 경우에, 하나의 제1 VDD 배선에 연결되는 VDD 스위치 소자가 한 개만 필요하기 때문에 전원 스위치 회로(140)의 점유 면적을 최소화하여 전원 스위치 회로(140)로 인한 표시패널(100)의 베젤(bezel) 영역 증가를 최소화할 수 있다. The configuration of the power switch circuit 140 is not limited to Fig. For example, VDD1 may be supplied to pixels through a single path in an initialization step (Tini) and a sensing step (Twr), as shown in FIG. In this case, since only one VDD switch element connected to one first VDD line is needed, the occupied area of the power switch circuit 140 is minimized, and the occupied area of the bezel bezel region can be minimized.

서브 픽셀들의 픽셀 회로, 디멀티플렉서(112), 게이트 구동부(120) 및 전원 스위치 회로(140)는 동일한 제조 공정으로 표시패널(100)의 기판 상에 직접 형성될 수 있다. 픽셀 회로, 디멀티플렉서(112), 게이트 구동부(120), 및 전원 스위치 회로(140)의 트랜지스터들은 NMOS 또는 PMOS 트랜지스터로 구현될 수 있고, 동일한 타입의 트랜지스터로 구현될 수 있다.The pixel circuit of the subpixels, the demultiplexer 112, the gate driver 120 and the power supply switch circuit 140 can be formed directly on the substrate of the display panel 100 in the same manufacturing process. The transistors of the pixel circuit, the demultiplexer 112, the gate driver 120, and the power switch circuit 140 may be implemented by NMOS or PMOS transistors and may be implemented by transistors of the same type.

타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기의 시스템 중 어느 하나일 수 있다.The timing controller 130 receives digital video data (DATA) of an input video from a host system (not shown) and a timing signal synchronized with the digital video data (DATA). The timing signal includes a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a clock signal DCLK, and a data enable signal DE. The host system may be any one of a TV (Television) system, a set-top box, a navigation system, a personal computer (PC), a home theater system, and a mobile device.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120, 140)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다. The timing controller 130 multiplies the input frame frequency by i times and outputs the operation timing of the display panel driving units 110, 112, 120, and 140 to the frame frequency of the input frame frequency xi (i is a positive integer larger than 0) Can be controlled. The input frame frequency is 60 Hz in the National Television Standards Committee (NTSC) system and 50 Hz in the PAL (Phase-Alternating Line) system. The timing controller may lower the frame frequency to a frequency between 1 Hz and 30 Hz to lower the refresh rate of the pixels in the low speed drive mode.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)를 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서(112)를 제어하기 위한 스위치 제어신호, 게이트 구동부(120)를 제어하기 위한 게이트 타이밍 제어신호 등을 발생하여 표시패널 구동회로의 동작 타이밍을 제어한다. The timing controller 130 generates a data timing control signal for controlling the data driver 110 based on the timing signals Vsync, Hsync and DE received from the host system, a switch control signal for controlling the demultiplexer 112, A gate timing control signal or the like for controlling the driver 120 and controls the operation timing of the display panel driving circuit.

타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호는 도시하지 않은 레벨 시프터(level shifter)를 통해 게이트 온 전압과 게이트 오프 전압으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH)으로 변환한다. The gate timing control signal output from the timing controller 130 may be converted to a gate-on voltage and a gate-off voltage through a level shifter (not shown) and supplied to the gate driver 120. The level shifter converts the low level voltage of the gate timing control signal to the gate low voltage VGL and converts the high level voltage of the gate timing control signal to the gate high voltage VGH .

본 발명은 보상 회로를 포함한 픽셀 회로를 이용하여 픽셀들 각각에서 구동 소자의 전기적 특성 편차를 실시간 보상한다. 실시간 보상 과정은 Tini 단계, Twr 단계, 및 픽셀들이 발광되는 구동 단계(Tem)로 나뉘어진다. 본 발명은 실시간 보상 과정에서 IR 드롭에 대한 영향을 최소화하기 위하여 VDD1과 VDD2로 분리한다. VDD1은 초기화 단계(Tini)와 센싱 단계(Twr)에서 1 픽셀 라인 단위로 픽셀들의 스토리지 커패시터(Cst)에 인가된다. VDD2는 VDD1이 인가되는 픽셀 라인을 제외한 픽셀들의 스토리지 커패시터(Cst)에 인가된다. VDD2는 구동 단계(Tem)에서 구동되는 픽셀들에 공급된다. 예를 들어, 도 2에서 제2 픽셀 라인(LINE2)이 초기화 단계(Tini) 또는 센싱 단계(Twr)일 때 제2 픽셀 라인에 배치된 픽셀들에 VDD1이 인가되고, 그 이외의 나머지 픽셀 라인들(LINE1, LINE3)에 VDD2가 인가된다.The present invention uses a pixel circuit including a compensation circuit to compensate the electrical characteristic deviations of the driving elements in each of the pixels in real time. The real-time compensation process is divided into a Tini step, a Twr step, and a driving step (Tem) in which pixels are emitted. The present invention separates VDD1 and VDD2 in order to minimize the influence on the IR drop in the real-time compensation process. VDD1 is applied to the storage capacitor Cst of the pixels in the unit of one pixel line in the initialization step Tini and the sensing step Twr. VDD2 is applied to the storage capacitor Cst of the pixels excluding the pixel line to which VDD1 is applied. VDD2 is supplied to the pixels driven in the driving stage (Tem). For example, in FIG. 2, VDD1 is applied to the pixels arranged in the second pixel line when the second pixel line LINE2 is the initialization step (Tini) or the sensing step Twr, and the rest of the pixel lines VDD2 is applied to the lines LINE1 and LINE3.

VDD1은 전원 스위치 회로(140)의 스위치 소자와 제1 VDD 배선(21)을 통해 초기화 단계(Tini) 또는 센싱 단계(Twr)에서 동작하는 1 픽셀 라인의 픽셀들에 공급된다. VDD1은 스캔 신호에 따라 순차적으로 1 픽셀 라인씩 시프트되면서 모든 픽셀 라인들(LINE1~LINE3)에 순차적으로 공급된다. VDD2는 메쉬(mesh) 형태의 제2 VDD 배선(22)을 통해 모든 픽셀 라인들(LINE1~LINE3)에 공통으로 공급된다.VDD1 is supplied to the pixels of the one pixel line operating in the initialization step (Tini) or the sensing step (Twr) through the switch element of the power switch circuit 140 and the first VDD wiring line 21. [ VDD1 are sequentially supplied to all the pixel lines LINE1 to LINE3 while being sequentially shifted by one pixel line in accordance with the scan signal. VDD2 is commonly supplied to all the pixel lines LINE1 to LINE3 through the second VDD wiring line 22 in the form of a mesh.

도 3 내지 도 9를 결부하여 픽셀들에 영향을 주는 IR 드롭에 대하여 설명하기로 한다. Referring to FIGS. 3 to 9, an IR drop affecting pixels will be described.

IR 드롭은 도 3에 도시된 바와 같이 저항(R)을 통해 전류(I)가 흐를 때 발생하는 전압 강하(Voltage Drop)를 의미한다. 도 3에서, Vext는 외부 입력 전압이고, Vin은 부하(Load)에 공급되는 실제 입력 전압이다. Vout은 부하(Load)를 통과한 출력 전압(Vout)이다. 실제 입력 전압(Vin)은 Vin = Vext - IR이다. The IR drop refers to a voltage drop that occurs when the current I flows through the resistor R as shown in FIG. In Fig. 3, Vext is the external input voltage, and Vin is the actual input voltage supplied to the load. Vout is the output voltage (Vout) that passes through the load. The actual input voltage (Vin) is Vin = Vext - IR.

픽셀 회로는 센싱 단계(Twr)에서 구동 소자의 문턱 전압이 샘플링되는 스토리지 커패시터(Cst)를 포함한다. 도 4에 도시된 바와 같이 서브 픽셀에 형성된 스토리지 커패시터(Cst)의 일측 전극에 VDD가 인가되고 타측 전극에 VDD-DATA-Vth가 인가된다. DATA는 서브 픽셀에 인가되는 데이터 전압이고, Vth는 구동 소자의 문턱 전압이다. 도 5는 픽셀 회로의 구동 단계(Tem)에서 흐르는 전류를 나타낸다. 도 6은 픽셀 회로의 센싱 단계(Tem)에서 흐르는 전류를 나타낸다. The pixel circuit includes a storage capacitor Cst at which the threshold voltage of the driving device is sampled in the sensing step Twr. As shown in FIG. 4, VDD is applied to one electrode of the storage capacitor Cst formed in the subpixel, and VDD-DATA-Vth is applied to the other electrode. DATA is the data voltage applied to the subpixel, and Vth is the threshold voltage of the driving element. Fig. 5 shows the current flowing in the driving step (Tem) of the pixel circuit. 6 shows the current flowing in the sensing step (Tem) of the pixel circuit.

구동 단계(Tem)에서 전류(I)는 도 5에 도시된 바와 같이 전원 회로(150)의 VDD 단자로부터 PCB (Printed Circuit Board, PCB) 배선, 표시패널(100) 내의 VDD 배선 및 구동 소자(Driving TR)로 흐르고, 다시 표시패널(100) 내의 VSS 배선 을 통해 전원 회로(150)의 VSS 단자로 흐른다. PCB에는 타이밍 콘트롤러(130), 전원 회로(150), 다수의 배선들이 형성된다. PCB에 형성된 배선들은 타이밍 콘트롤러(130)과 전원 회로(150)를 표시패널 구동회로에 연결한다. 모바일 기기의 경우에, PCB는 FPCB(Flexible Printed Circuit Board)으로 구현될 수 있다. 5, the current I flows from the VDD terminal of the power supply circuit 150 to the PCB (Printed Circuit Board, PCB) wiring, VDD wiring in the display panel 100, and Driving TR and flows to the VSS terminal of the power supply circuit 150 through the VSS wiring in the display panel 100 again. A timing controller 130, a power supply circuit 150, and a plurality of wirings are formed on the PCB. The wirings formed on the PCB connect the timing controller 130 and the power supply circuit 150 to the display panel drive circuit. In the case of a mobile device, the PCB may be implemented as an FPCB (Flexible Printed Circuit Board).

표시패널(100) 내의 VDD 배선은 LOG(Line on glass) 배선과, LOG 배선에 연결된 VDD 배선을 포함한다. LOG 배선은 표시패널의 기판 상에 형성되어 PCB 배선을 VDD 배선에 연결한다. The VDD wiring in the display panel 100 includes a line on glass (LOG) wiring and a VDD wiring connected to the LOG wiring. LOG wiring is formed on the substrate of the display panel and the PCB wiring is connected to the VDD wiring.

표시패널(100) 내의 VDD 배선은 표시패널의 기판 상에 형성되어 PCB 배선과 연결된 LOG(Line on glass) 배선과, LOG 배선에 연결된 VDD 배선을 포함한다.The VDD wiring in the display panel 100 is formed on the substrate of the display panel and includes a LOG (Line on glass) wiring connected to the PCB wiring and a VDD wiring connected to the LOG wiring.

센싱 단계(Twr)에서 전류(I)는 도 6에 도시된 바와 같이 전원 회로(150)의 D-IC Amp로부터 PCB 배선, 표시패널(100) 내의 데이터 라인(102), 구동 소자(Driving TR), 및 스토리지 커패시터(Cst)로 흐르고, 다시 표시패널(100) 내의 VDD 배선과 PCB 배선을 통해 전원 회로의 VSS 단자로 흐른다. The current I in the sensing step Twr is supplied from the D-IC Amp of the power supply circuit 150 to the PCB wiring, the data line 102 in the display panel 100, the driving element TR, And the storage capacitor Cst, and then flows to the VSS terminal of the power supply circuit via the VDD wiring and the PCB wiring in the display panel 100 again.

도 7 내지 도 9는 표시패널(100) 내의 제2 VDD 배선을 보여 주는 도면들이다. 도 7 내지 도 9에서 제1 VDD 배선(21)은 생략되어 있다. 도 7에서 “D-IC”는 모바일 기기의 드라이브 IC를 나타낸다. 드라이브 IC(D-IC)에 전원 회로(150), 타이밍 콘트롤러(130), 데이터 구동부(110) 등이 집적될 수 있다. Figs. 7 to 9 are views showing a second VDD wiring in the display panel 100. Fig. 7 to 9, the first VDD wiring 21 is omitted. In Fig. 7, " D-IC " represents a drive IC of a mobile device. The power supply circuit 150, the timing controller 130, the data driver 110, and the like may be integrated in the drive IC (D-IC).

도 7 내지 도 9를 참조하면, 표시패널(100) 내의 VDD 배선은 PCB(또는 FPCB) 를 통해 전원 회로(150)로부터 VDD2를 공급 받는 LOG 배선(20), LOG 배선(20)에 연결된 메쉬 형태의 제2 VDD 배선(22)을 포함한다. LOG 배선(20)의 저항이 제2 VDD 배선(22) 보다 크다. 7 to 9, the VDD wiring in the display panel 100 includes a LOG wiring 20 for receiving VDD2 from the power supply circuit 150 through a PCB (or FPCB), a mesh type The second VDD wiring 22 of FIG. The resistance of the LOG wiring 20 is larger than that of the second VDD wiring 22. [

제2 VDD 배선(22)은 도 8에 도시된 수직 배선들(22a)과, 도 9에 도시된 수평 배선들(22b)을 포함한다. 수직 배선들(22a)과 수평 배선들(22b)은 절연층을 사이에 두고 직교하고 적어도 일부 교차점들에서 절연층을 관통하는 콘택홀들(Contact hole)을 통해 서로 연결된다. 도 7 내지 도 9에서 B, C, D, E 위치에 콘택홀이 형성될 수 있다. The second VDD wiring 22 includes the vertical wirings 22a shown in Fig. 8 and the horizontal wirings 22b shown in Fig. The vertical interconnection lines 22a and the horizontal interconnection lines 22b are connected to each other through contact holes which are orthogonal to each other with an insulating layer interposed therebetween and penetrate the insulating layer at at least some intersections. 7 to 9, contact holes may be formed at positions B, C, D, and E, respectively.

LOG 배선 저항을 통해 입력 IR 드롭이 발생한다. LOG 배선 저항이 크기 때문에 VDD2의 전압은 입력 IR 드롭에 의해 변동될 수 있다. LOG 배선(20) 상의 A 지점의 전류 Ia는 B, C, D, E 위치의 픽셀들의 구동에 필요한 전류를 각각 Ib, Ic, Id, Ie라 할 때, Ia는 Ib+Ic+Id+Ie 이다. 따라서, A 지점 상의 전압 Va = VDD2 - (Ra*Ia) = VDD2 - {Ra*(Ib+Ic+Id+Ie)}이다. 여기서, IR 드롭은 Ra*( Ib+ Ic+Id+Ie)이다. Ra는 A 지점에서 LOG 배선 저항이다. IR 드롭은 모든 픽셀들에서 요구되는 전류량에 따라 변동되는 전압이고 LOG 배선(20)의 저항이 크기 때문에 입력 IR 드롭이 제2 VDD 배선(22) 상의 IR 드롭 보다 크다.An input IR drop occurs through the LOG wiring resistance. Since the LOG wiring resistance is large, the voltage of VDD2 can be varied by the input IR drop. The current Ia at the point A on the LOG wiring 20 is represented by Ib + Ic + Id + Ie, where Ia is the current required for driving the pixels at positions B, C, D and E, . Therefore, the voltage Va on the point A is VDD2 - (Ra * Ia) = VDD2 - (Ra * (Ib + Ic + Id + Ie)}. Here, the IR drop is Ra * (Ib + Ic + Id + Ie). Ra is the LOG wiring resistance at point A. The input IR drop is larger than the IR drop on the second VDD wiring 22 because the IR drop is a voltage that varies with the amount of current required in all pixels and the resistance of the LOG wiring 20 is large.

제2 VDD 배선(22)의 IR 드롭은 수직 배선들(22a)에서 발생하는 수직 IR 드롭과, 수평 배선들(22b)에서 발생하는 수평 IR 드롭으로 나뉘어질 수 있다. 수직 IR 드롭은 도 8에 도시된 바와 같이, 수직 배선(22a) 상에서 나타나는 IR 드롭이다. 제2 VDD 배선(22)에서 수평 배선들(22b)을 제거하고 수직 IR 드롭을 해석할 때 B 지점에 흐르는 전류는 B 지점에서 요구되는 전류(Ib)에 C 지점에서 요구되는 전류(Ic)가 더해진 것이다. B 지점의 전압 Vb는 Vb = Va-{Rb*(Ib+Ic)}이다. Rb는 b 지점에서의 저항이다. The IR drop of the second VDD wiring 22 can be divided into a vertical IR drop generated in the vertical wirings 22a and a horizontal IR drop generated in the horizontal wirings 22b. The vertical IR drop is an IR drop appearing on the vertical wiring 22a, as shown in Fig. When removing the horizontal lines 22b in the second VDD wiring 22 and analyzing the vertical IR drop, the current flowing in the point B is the current (Ib) required at the point C at the point B, It is added. The voltage Vb at point B is Vb = Va- {Rb * (Ib + Ic)}. Rb is the resistance at point b.

수평 IR 드롭은 도 9에 도시된 바와 같이, 수평 배선(22b) 상에서 나타나는 IR 드롭이다. 제2 VDD 배선(22)에서 수직 배선들(22a)을 제거하고 수평 IR 드롭을 해석할 때 B 지점에 흐르는 전류는 B 지점에서 요구되는 전류(Ib)에 D 지점에서 요구되는 전류(Id)가 더해진 것이다. B 지점의 전압 Vb는 Vb = Va-{Rb*(Ib+Id)}이다.The horizontal IR drop is an IR drop appearing on the horizontal wiring 22b, as shown in Fig. When removing the vertical interconnection lines 22a from the second VDD line 22 and interpreting the horizontal IR drop, the current flowing at the point B corresponds to the current Ib required at the point B and the current Id required at the point D It is added. The voltage Vb at the point B is Vb = Va- {Rb * (Ib + Id)}.

전계 발광 표시장치에서 다른 픽셀들에서 발생되는 VDD의 IR 드롭 영향을 받아 픽셀의 휘도가 달라질 수 있다. 예를 들어, 도 10에 도시된 바와 같이, 모든 픽셀들이 화이트 계조로 점등된 경우에 P1 위치의 점등 픽셀에 인가되는 VDD의 전압 강하가 커진다. 이에 비하여, 일부 픽셀들이 점등되고 대부분의 픽셀들이 소등되어 있다면, P1 위치의 점등 픽셀에 인가되는 VDD의 전압 강하가 상대적으로 작다. The brightness of a pixel may be affected by an IR drop of VDD generated in other pixels in an electroluminescent display. For example, as shown in FIG. 10, when all the pixels are turned on in white gradation, the voltage drop of VDD applied to the lit pixel at the P1 position becomes large. On the other hand, if some pixels are turned on and most pixels are turned off, the voltage drop of VDD applied to the lit pixel at the P1 position is relatively small.

픽셀들의 구동 소자를 통해 발광 소자에 일정한 전류가 흘러야 모든 픽셀들이 같은 계조에서 동일한 휘도로 발광될 수 있다. 고 PPI(pixel per inch) 모델의 경우, VDD 배선의 저항이 커져 도 11에 도시된 바와 같이 표시패널(100)의 하단(P1, P2)으로 갈수록 IR 드롭이 커진다. IR 드롭으로 인한 구동 소자에 인가되는 VDD의 전압 강하는 표시패널의 위치 별로 발광 소자에 흐르는 전류가 변동되며, 이로 인해 휘도 불균일이 발생할 수 있다. A constant current must flow through the light emitting element through the driving elements of the pixels so that all pixels can emit light at the same gray level and at the same luminance. In the case of a high PPI (pixel per inch) model, the resistance of the VDD wiring increases, and as shown in FIG. 11, the IR drop becomes larger toward the lower ends P1 and P2 of the display panel 100. [ The voltage drop of the VDD applied to the driving device due to the IR drop varies depending on the position of the display panel and thus the luminance may be uneven.

표시패널의 상단 위치(PO)에 VDD가 인가되면 IR 드롭으로 인하여 중간 위치(P1)에서 VDD는 VDD-α로 낮아지고, 하단 위치(P2)에서 VDD는 VDD-β로 더 낮아진다. When VDD is applied to the upper position (PO) of the display panel, VDD is lowered to VDD-? At the intermediate position (P1) due to the IR drop, and VDD is lowered to VDD-? At the lower position (P2).

P0, P1, P2 위치의 발광 소자에 흐르는 전류를 IP0, IP1, IP2라 할 때 발광소자들의 전류는 아래와 같이 다르게 되어 동일 계조에서 픽셀들 간에 휘도 차이가 발생될 수 있다. When the currents flowing through the light emitting elements at the positions P0, P1 and P2 are IP0, IP1 and IP2, the currents of the light emitting elements are different as described below, so that a luminance difference may occur between the pixels at the same gray level.

Figure pat00001
Figure pat00001

Figure pat00002
Figure pat00002

Figure pat00003
Figure pat00003

여기서, k는 MOSFET의 전자 이동도, 절연막의 기생 용량, 채널비(W/L)로 결정되는 상수값이다. Here, k is a constant value determined by the electron mobility of the MOSFET, the parasitic capacitance of the insulating film, and the channel ratio (W / L).

본 발명은 구동 단계(Tem)에서 픽셀 회로에 인가되는 VDD(VDD2)와, 초기화 단계(Tini) 및 센싱 단계(Twr)에서 픽셀 회로에 인가되는 VDD(VDD1)를 분리함으로써 구동 단계(Tem)에서 발생하는 IR 드롭으로 인한 VDD의 전압 강하 영향 없이 구동 소자를 통해 발광 소자에 흐르는 전류를 일정하게 제어할 수 있다. 그 결과, 본 발명은 IR 드롭을 보상하기 위한 별도의 알고리즘이나 보상 회로의 추가 개발 없이, VDD 배선 상의 IR 드롭을 보상하고 구동 소자의 전류 편차로 인한 픽셀들 간의 휘도 차이를 방지할 수 있다. The present invention is characterized by separating VDD (VDD2) applied to the pixel circuit in the driving step (Tem) and VDD (VDD1) applied to the pixel circuit in the initializing step (Tini) and the sensing step (Twr) The current flowing to the light emitting element through the driving element can be controlled to be constant without influencing the voltage drop of the VDD due to the IR drop that occurs. As a result, the present invention can compensate the IR drop on the VDD wiring and prevent the luminance difference between the pixels due to the current deviation of the driving element, without further development of a separate algorithm or compensation circuit for compensating the IR drop.

도 12a 및 도 12b는 본 발명의 실시예 따른 전원 회로와 표시패널 사이의 VDD 경로를 보여 주는 도면들이다. 12A and 12B are views showing a VDD path between a power supply circuit and a display panel according to an embodiment of the present invention.

본 발명의 전원 회로(150)는 도 12a에 도시된 바와 같이 별개의 출력 채널들을 통해 VDD1과 VDD2를 출력하여 표시패널(100)에 공급할 수 있다. VDD1은 전원 회로(150)의 제1 출력 단자(CH1)를 통해 출력되어 PCB 상의 제1 배선(42)과 표시패널(100)의 VDD 입단부 배선들(31, 32)과 제1 VDD 배선(21)에 공급된다. VDD2는 전원 회로(150)의 제2 출력 단자(CH2)를 통해 출력되어 PCB 상의 제2 배선(44)과 표시패널(100)의 LOG 배선(20)과 제2 VDD 배선(22)에 공급된다. 도 12a의 경우에 전원 회로(150)로부터 VDD1과 VDD2는 동일 전압 레벨로 출력될 수 있으나 서로 다른 전압 레벨로 출력될 수도 있다. 표시패널의 구동 특성이나 응용 분야에 따라 VDD1과 VDD2의 전압이 결정될 수 있다. The power supply circuit 150 of the present invention can output VDD1 and VDD2 to the display panel 100 through separate output channels as shown in FIG. 12A. VDD1 is outputted through the first output terminal CH1 of the power supply circuit 150 and is connected to the first wiring 42 on the PCB and the VDD entrance wiring lines 31 and 32 of the display panel 100 and the first VDD wiring 21). VDD2 is outputted through the second output terminal CH2 of the power supply circuit 150 and supplied to the second wiring 44 on the PCB and the LOG wiring 20 and the second VDD wiring 22 of the display panel 100 . In the case of FIG. 12A, VDD1 and VDD2 from the power supply circuit 150 may be output at the same voltage level, but may be output at different voltage levels. The voltages of VDD1 and VDD2 can be determined depending on the driving characteristics and application fields of the display panel.

도 12b의 경우에 VDD1과 VDD2는 전원 회로(150)로부터 동일 전압으로 출력된다. 본 발명의 전원 회로(150)는 도 12b에 도시된 바와 같이 단일 채널을 통해 VDD1과 VDD2를 출력하여 표시패널(100)에 공급할 수 있다. 전원 회로(150)의 제1 출력 단자(CH1)를 통해 출력되는 VDD는 PCB 상의 입단부 단일 배선(50)에 공급된다. 입단부 단일 배선(50)은 두 개의 분기 배선들(46, 48)로 분리된다. 제1 분기 배선(46)에 인가된 VDD1은 표시패널(100)의 VDD 입단부 배선들(31, 32)과 제1 VDD 배선(21)에 공급된다. 제2 분기 배선(48)에 인가된 VDD2는 표시패널(100)의 LOG 배선(20)과 제2 VDD 배선(22)에 공급된다. In the case of Fig. 12B, VDD1 and VDD2 are output from the power supply circuit 150 at the same voltage. The power supply circuit 150 of the present invention can supply VDD1 and VDD2 to the display panel 100 through a single channel, as shown in FIG. 12B. The VDD output through the first output terminal CH1 of the power supply circuit 150 is supplied to the input single wiring 50 on the PCB. The entrance single wiring 50 is separated into two branch wirings 46 and 48. [ The VDD1 applied to the first branch wiring 46 is supplied to the VDD entry wirings 31 and 32 of the display panel 100 and the first VDD wiring 21. [ VDD2 applied to the second branch wiring 48 is supplied to the LOG wiring 20 and the second VDD wiring 22 of the display panel 100. [

도 12b에서 입단부 단일 배선(50)의 저항은 최소로 설계되어야 한다. 입단부 단일 배선(50)의 저항(Rt)에 흐르는 전류(It)는 It = I1+I2 로 X 노드의 전압 (Vx) = Rt * It = Rt * (I1+I2)가 된다. 제2 분기 배선(48)을 통해 흐르는 전류(I2)에 의해 센싱 단계(Twr)에 서브 픽셀들에 공급되는 VDD1이 변경될 수 있다. 이 때문에 Rt를 분기 배선들(46, 48)의 저항 R1, R2 대비 1%미만으로 설정하여 분기 배선의 전류(I2)로 인한 VDD1의 변동을 1% 미만으로 억제하여야 한다. In Fig. 12B, the resistance of the entrance single wiring 50 should be designed to be minimum. The current It flowing through the resistor Rt of the single-ended single wiring line 50 becomes the voltage Vx of the X node = Itt = Rt * It = Rt * (I1 + I2) at It = I1 + I2. The VDD1 supplied to the subpixels in the sensing step Twr may be changed by the current I2 flowing through the second branch wiring 48. [ Therefore, Rt should be set to less than 1% of the resistances R1 and R2 of the branch wirings 46 and 48, and the variation of VDD1 due to the current I2 of the branch wirings should be suppressed to less than 1%.

도 13은 공통 VDD로 모든 픽셀 라인들의 픽셀들을 구동하는 예를 보여 주는 도면이다. 도 14는 센싱 단계의 픽셀 라인에 인가되는 VDD와 구동 단계의 픽셀 라인에 인가되는 VDD가 분리된 예를 보여 주는 도면이다. 13 is a diagram showing an example of driving pixels of all pixel lines to a common VDD. 14 is a diagram showing an example in which VDD applied to the pixel line in the sensing step and VDD applied to the pixel line in the driving step are separated.

도 13에 도시된 바와 같이, 전원 회로(150)로부터 출력된 공통 VDD는 입단 저항(Rin)을 통해 구동 단계(Tem)로 동작하는 서브 픽셀들(62)에 공급된다. 또한, 공통 VDD는 입단 저항(Rin)을 통해 초기화 단계(Tini) 또는 센싱 단계(Twr)로 동작하는 서브 픽셀들(61)에 공급된다. 이 경우, 초기화 단계(Tini) 또는 센싱 단계(Twr)로 동작하는 서브 픽셀들(61)에 인가되는 VDD는 다른 서브 픽셀들(62)로 인하여 IR 드롭의 변동이 커진다. 도 13에서, “Idr”은 구동 단계(Tem)로 동작하는 서브 픽셀들(62)의 구동 소자를 통해 흐르는 전류이다. “Isc”는 초기화 단계(Tini) 또는 센싱 단계(Twr)로 동작하는 서브 픽셀(61)의 구동 소자를 통해 흐르는 전류이다. Isc = Idr이라 할 때 도 13에 도시된 서브 픽셀(61)에 공급되는 전압(Vsc)은 Vsc = VDDPMIC - (Isc * N * M * 서브 픽셀 수 * Rin) 이다. 여기서, VDDPMIC는 전원 회로(150)로부터 출력되는 공통 VDD의 전압이다. N*M은 표시패널(100)의 해상도이다. 13, the common VDD output from the power supply circuit 150 is supplied to the subpixels 62 operating in the driving stage (Tem) through the input resistance Rin. Further, the common VDD is supplied to the subpixels 61 operating in the initialization step (Tini) or the sensing step (Twr) through the incoming resistance Rin. In this case, the VDD applied to the subpixels 61 operating in the initialization step (Tini) or the sensing step (Twr) becomes larger due to the different subpixels 62. [ 13, " Idr " is a current flowing through the driving element of the sub-pixels 62 operating in the driving stage (Tem). "Isc" is a current flowing through the driving element of the sub-pixel 61 operating in the initialization step (Tini) or the sensing step (Twr). The voltage Vsc supplied to the subpixel 61 shown in FIG. 13 is Vsc = VDD PMIC- (Isc * N * M * number of subpixels * Rin). Here, VDD PMIC is the voltage of the common VDD output from the power supply circuit 150. N * M is the resolution of the display panel 100.

도 14를 참조하면, 전원 회로(150)는 VDD 스위치 소자를 이용하여 초기화 단계(Tini)와 센싱 단계(Twr)에서 VDD1을 제1 VDD 배선(21)에 공급한다. 제1 VDD 배선(21)을 통해 한 개의 픽셀 라인에 배치된 서브 픽셀들에 VDD1이 공급될 때, 제2 VDD 배선(22)을 통해 VDD1이 인가되는 한 개의 픽셀 라인을 제외한 다른 픽셀 라인들의 서브 픽셀들에 VDD2가 공급된다. Referring to FIG. 14, the power supply circuit 150 supplies VDD1 to the first VDD wiring 21 in an initialization step (Tini) and a sensing step (Twr) using a VDD switch element. When VDD1 is supplied to the subpixels arranged in one pixel line through the first VDD wiring line 21, the potential of the subpixel lines other than one pixel line to which VDD1 is applied through the second VDD wiring 22 VDD2 is supplied to the pixels.

도 14에 도시된 바와 같이, 전원 회로(150)로부터 출력된 VDD1은 제1 입단 저항(Rin1)을 통해 초기화 단계(Tini) 또는 센싱 단계(Twr)로 동작하는 서브 픽셀(63)에 공급된다. 전원 회로(150)로부터 출력된 VDD2는 제2 입단 저항(Rin2)을 통해 구동 단계(Tem) 로 동작하는 서브 픽셀(64)에 공급된다. Isc = Idr이라 할 때 도 14에 도시된 서브 픽셀(63)에 공급되는 전압(Vsc)은 Vsc = VDDPMIC - (Isc * Rin2) 이다. 여기서, VDDPMIC는 전원 회로(150)로부터 출력되는 공통 VDD의 전압이다. 따라서, 서브 픽셀(63)에 공급되는 VDD1은 다른 서브 픽셀들의 영향을 받지 않기 때문에 IR 드롭으로 인한 전압 강하가 거의 없다. 14, VDD1 outputted from the power supply circuit 150 is supplied to the subpixel 63 operating in the initialization step (Tini) or the sensing step (Twr) through the first entrance resistance Rin1. VDD2 outputted from the power supply circuit 150 is supplied to the subpixel 64 which operates in the driving stage (Tem) through the second entrance resistance Rin2. Assuming that Isc = Idr, the voltage Vsc supplied to the subpixel 63 shown in Fig. 14 is Vsc = VDD PMIC - (Isc * Rin2). Here, VDD PMIC is the voltage of the common VDD output from the power supply circuit 150. Therefore, since VDD1 supplied to the subpixel 63 is not influenced by other subpixels, there is almost no voltage drop due to the IR drop.

도 15 및 도 16은 전원 스위치 회로와 픽셀 회로의 연결 관계를 보여 주는 회로도들이다.15 and 16 are circuit diagrams showing the connection relationship between the power supply switch circuit and the pixel circuit.

전원 스위치 회로(140)는 도 15에 도시된 바와 같이, 제1 VDD 배선(21)에 연결된 제1 및 제2 VDD 스위치 소자들(S1, S2)을 포함할 수 있다. 제1 VDD 스위치 소자(S1)는 제N-1(N은 양의 정수) 스캔 신호(SCAN(N-1))에 응답하여 초기화 단계용 VDD1(Tini)의 경로를 스위칭한다. 제N-1 스캔 신호(SCAN(N-1))는 제N 픽셀 라인의 초기화 단계(Tini)를 정의한다. 제2 VDD 스위치 소자(S2)는 제N 스캔 신호(SCAN(N))에 응답하여 센싱 단계용 VDD1(Twr)의 경로를 스위칭한다. 제N 스캔 신호(SCAN(N))는 제N 픽셀 라인의 센싱 단계(Twr)를 정의한다. VDD 스위치 소자들(S1, S2)과 제1 VDD 배선(21)을 통해 픽셀 회로에 인가된 VDD1은 픽셀 회로의 스토리지 커패시터(Cst)에 인가된다. 도 15에서 T1은 픽셀 회로의 내부 스위치 소자이다. 스위치 소자(T1)는 서브 픽셀들(101) 각각에 배치되어 EM 신호에 응답하여 구동 단계(Tem)에서 VDD2를 스토리지 커패시터(Cst)에 공급한다. 스토리지 커패시터(Cst)는 픽셀 회로의 보상부(70)에 연결된다. The power switch circuit 140 may include first and second VDD switch elements S1 and S2 connected to the first VDD wiring 21 as shown in FIG. The first VDD switch element S1 switches the path of VDD1 (Tini) for the initialization step in response to the N-1 (N is a positive integer) scan signal SCAN (N-1). The (N-1) th scan signal SCAN (N-1) defines an initialization stage (Tini) of the Nth pixel line. The second VDD switch element S2 switches the path of the sensing step VDD1 (Twr) in response to the Nth scan signal SCAN (N). The N scan signal SCAN (N) defines a sensing step Twr of the Nth pixel line. VDD1 applied to the pixel circuit through the VDD switch elements S1 and S2 and the first VDD wiring 21 is applied to the storage capacitor Cst of the pixel circuit. In Fig. 15, T1 is an internal switch element of the pixel circuit. The switch element T1 is disposed in each of the subpixels 101 and supplies VDD2 to the storage capacitor Cst in the driving stage Tem in response to the EM signal. The storage capacitor Cst is connected to the compensation section 70 of the pixel circuit.

전원 스위치 회로(140)는 도 16에 도시된 바와 같이, 제1 VDD 배선(21)에 연결된 단일 VDD 스위치 소자(S0)를 포함할 수 있다. 단일 VDD 스위치 소자(S0)는 게이트 신호(SCAN)에 응답하여 초기화 단계(Tini)와 센싱 단계(Twr)에서 VDD1 경로를 스위칭한다. 게이트 신호(SCAN)는 초기화 단계(Tini)와 센싱 단계(Twr)의 시간을 정의한다. 이 게이트 신호(SCAN)는 게이트 구동부(120)로부터 발생될 수 있다. 단일 VDD 스위치 소자(S0)와 제1 VDD 배선(21)을 통해 픽셀 회로에 인가된 VDD1은 픽셀 회로의 스토리지 커패시터(Cst)에 인가된다. 픽셀 회로의 스위치 소자(T1)는 EM 신호에 응답하여 구동 단계(Tem)에서 VDD2를 스토리지 커패시터(Cst)에 공급한다. 스토리지 커패시터(Cst)는 픽셀 회로의 보상부(70)에 연결된다. 보상부(70)는 발광 소자, 구동 소자, 다수의 스위치 소자들을 포함한다. 구동 소자와 스위치 소자들은 도 17에 도시된 바와 같이 트랜지스터들로 구현될 수 있다. The power switch circuit 140 may include a single VDD switch element S0 coupled to the first VDD line 21, as shown in FIG. A single VDD switch element S0 switches the VDD1 path in the initialization phase (Tini) and the sensing phase (Twr) in response to the gate signal (SCAN). The gate signal SCAN defines the time of the initialization step Tini and the sensing step Twr. The gate signal SCAN may be generated from the gate driver 120. [ VDD1 applied to the pixel circuit through the single VDD switch element SO and the first VDD wiring 21 is applied to the storage capacitor Cst of the pixel circuit. The switching element T1 of the pixel circuit supplies VDD2 to the storage capacitor Cst in the driving stage Tem in response to the EM signal. The storage capacitor Cst is connected to the compensation section 70 of the pixel circuit. The compensating section 70 includes a light emitting element, a driving element, and a plurality of switch elements. The driving elements and the switching elements may be implemented by transistors as shown in FIG.

도 17 내지 도 20은 본 발명의 실시예에 따른 픽셀 회로와 그 실시간 보상 방법을 단계적으로 보여 주는 도면들이다. FIGS. 17 to 20 are diagrams illustrating a pixel circuit and a real-time compensation method thereof according to an embodiment of the present invention.

서브 픽셀들 각각은 도 17 내지 도 20에 도시된 픽셀 회로를 포함한다. Each of the subpixels includes the pixel circuit shown in Figs.

도 17을 참조하면, 픽셀 회로는 발광 소자(EL), 구동 소자(DT), 스토리지 커패시터(Cst) 및 다수의 스위치 소자들(T1~T7)을 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T7)은 PMOS 구조의 TFT들로 구현될 수 있으나 이에 한정되지 않는다.Referring to Fig. 17, the pixel circuit includes a light emitting element EL, a driving element DT, a storage capacitor Cst, and a plurality of switch elements T1 to T7. The driving device DT and the switching devices T1 to T7 may be implemented with TFTs of a PMOS structure, but are not limited thereto.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED가 턴-온(turn-on)될 때, 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되어 발광층(EML)에서 가시광이 발광된다. OLED는 구동 소자(DT)의 게이트-소스 간 전압(Vgs)에 따라 조절되는 전류로 발광한다. OLED의 애노드는 제6 노드(n6)를 통해 제6 및 제7 스위치 소자들(T6, T7)에 연결된다. OLED의 캐소드는 VSS가 인가되는 VSS 전극에 연결된다. OLED의 전류패스는 제2 및 제7 스위치 소자(T7)에 의해 스위칭된다. The light emitting element EL can be implemented as an OLED. The OLED includes an organic compound layer formed between the anode and the cathode. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer EIL), and the like. When the OLED is turned on, holes passing through the hole transport layer (HTL) and electrons passing through the electron transport layer (ETL) are transferred to the emission layer (EML) to form excitons, . The OLED emits light with a current adjusted in accordance with the gate-source voltage (Vgs) of the driving element DT. The anode of the OLED is connected to the sixth and seventh switch elements T6 and T7 through the sixth node n6. The cathode of the OLED is connected to the VSS electrode to which VSS is applied. The current path of the OLED is switched by the second and seventh switch elements T7.

스토리지 커패시터(Cst)의 제1 전극은 제1 노드(n1)를 경유하여 전원 스위치 회로(140)의 스위치 소자들(S1, S2)과, 픽셀 회로의 제1 스위치 소자(T1)에 연결된다. 제1 노드(n1)는 제1 VDD 배선(21) 상에서 전원 스위치 회로(140)의 출력 단자, 픽셀 회로의 제1 스위치 소자(T1)의 제1 전극 및 스토리지 커패시터(Cst)의 제1 전극 사이에 존재한다. 스토리지 커패시터(Cst)의 제2 전극은 제2 노드(n2)를 통해 구동 소자(DT)의 게이트, 제4 스위치 소자(T4)의 제1 전극, 및 제5 스위치 소자(T5)의 제1 전극에 연결된다. 제2 노드(n2)는 스토리지 커패시터(Cst)의 제2 전극, 구동 소자(DT)의 게이트, 제4 스위치 소자(T4)의 제1 전극, 및 제5 스위치 소자(T5)의 제1 전극 사이에 존재한다. The first electrode of the storage capacitor Cst is connected to the switch elements S1 and S2 of the power supply switch circuit 140 and the first switch element T1 of the pixel circuit via the first node n1. The first node n1 is connected between the output terminal of the power switch circuit 140 on the first VDD wiring 21, the first electrode of the first switch element T1 of the pixel circuit and the first electrode of the storage capacitor Cst Lt; / RTI > The second electrode of the storage capacitor Cst is connected to the gate of the driving element DT through the second node n2, the first electrode of the fourth switching element T4, and the first electrode of the fifth switching element T5, Lt; / RTI > The second node n2 is connected between the second electrode of the storage capacitor Cst and the gate of the driving element DT and between the first electrode of the fourth switch element T4 and the first electrode of the fifth switch element T5 Lt; / RTI >

제1 스위치 소자(T1)는 EM 신호(EM(N))에 응답하여 구동 단계(Tem)에서 VDD2가 공급되는 제3 노드(n3)를 제1 노드(n1)에 연결하여 스토리지 커패시터(Cst)에 VDD2를 공급한다. 도 17 내지 도 20에 도시된 “VDD2-α”에서 α 는 IR 드롭으로 인한 전압 강하분이다. 제1 스위치 소자(T1)는 EM 신호(EM(N))가 인가되는 게이트 라인(25)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제3 노드(n3)는 제1 스위치 소자(T1)의 제2 전극, 제2 스위치 소자(T20의 제2 전극, 제3 스위치 소자의 제1 전극, 및 구동 소자(DT)의 제1 전극 사이에 존재한다. The first switch element T1 connects the third node n3 supplied with VDD2 in the driving step Tem to the first node n1 in response to the EM signal EM (N) To VDD2. In Fig. 17 to Fig. 20, "? VDD2-? &Quot; is the voltage drop caused by the IR drop. The first switch element T1 has a gate connected to the gate line 25 to which the EM signal EM (N) is applied, a first electrode connected to the first node n1, and a first electrode connected to the third node n3. Two electrodes. The third node n3 is connected between the second electrode of the first switch element T1, the second electrode of the second switch element T20, the first electrode of the third switch element, and the first electrode of the drive element DT Lt; / RTI >

제2 스위치 소자(T2)는 EM 신호(EM(N))에 응답하여 구동 단계(Tem)에서 제2 VDD 배선(22)을 제3 노드(n3)를 연결한다. 제2 스위치 소자(T2)는 EM 신호(EM(N))가 인가되는 게이트 라인(25)에 연결된 게이트, 제2 VDD 배선(22)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.The second switch element T2 connects the second VDD wiring 22 to the third node n3 in the driving step Tem in response to the EM signal EM (N). The second switch element T2 is connected to the gate connected to the gate line 25 to which the EM signal EM (N) is applied, the first electrode connected to the second VDD wiring 22 and the third node n3 And a second electrode.

제3 스위치 소자(T3)는 제N 스캔 신호(SCAN(N))에 응답하여 센싱 단계(Twr)에서 데이터 라인(102)을 제3 노드(n3)에 공급하는 스위치 소자이다. 제3 스위치 소자(T3)는 제N 스캔 신호(SCAN(N))가 인가되는 게이트 라인(24)에 연결된 게이트, 제3 노드(n3)에 연결된 제1 전극, 및 데이터 라인(102)에 연결된 제2 전극을 포함한다. The third switch element T3 is a switch element that supplies the data line 102 to the third node n3 in the sensing step Twr in response to the N scan signal SCAN (N). The third switch element T3 is connected to the gate line 24 to which the Nth scan signal SCAN (N) is applied, the first electrode connected to the third node n3, and the data line 102 And a second electrode.

제4 스위치 소자(T4)는 제N 스캔 신호(SCAN(N))에 응답하여 센싱 단계(Twr)에서 제2 노드(n2)와 제4 노드(n4)를 연결한다. 제4 스위치 소자(T4)는 게이트 라인(24)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다. 제4 노드(n4)는 구동 소자(DT)의 제2 전극, 제4 스위치 소자(T4)의 제2 전극, 제7 스위치 소자(T7)의 제1 전극 사이에 존재한다. The fourth switch element T4 connects the second node n2 and the fourth node n4 in the sensing step Twr in response to the N scan signal SCAN (N). The fourth switch element T4 includes a gate connected to the gate line 24, a first electrode connected to the second node n2, and a second electrode connected to the fourth node n4. The fourth node n4 is present between the second electrode of the driving element DT, the second electrode of the fourth switching element T4, and the first electrode of the seventh switching element T7.

제5 스위치 소자(T5)는 제N-1 스캔 신호(SCAN(N-1))에 응답하여 초기화 단계(Tini)에서 제2 노드(n2)를 제5 노드(n5)에 연결한다. 제5 스위치 소자(T5)는 제N-1 스캔 신호(SCAN(N-1))가 인가되는 게이트 라인(23)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다. 제5 노드(n5)는 Vini 배선(22) 상에서 제5 스위치 소자(T2)의 제2 전극과 제6 스위치 소자(T6)의 제1 전극 사이에 존재한다.The fifth switch element T5 connects the second node n2 to the fifth node n5 in the initialization step Tini in response to the (N-1) th scan signal SCAN (N-1). The fifth switch element T5 has a gate connected to the gate line 23 to which the (N-1) th scan signal SCAN (N-1) is applied, a first electrode connected to the second node n2, and a second electrode connected to the second node n5. The fifth node n5 is present between the second electrode of the fifth switch element T2 and the first electrode of the sixth switch element T6 on the Vini wire 22.

제6 스위치 소자(T6)는 제N-1 스캔 신호(SCAN(N-1))에 응답하여 초기화 단계(Tini)에서 제5 노드(n5)를 제6 노드(n6)에 연결한다. 제6 스위치 소자(T6)는 게이트 라인(23)에 연결된 게이트, 제5 노드(n5)에 연결된 제1 전극, 및 제6 노드(n6)에 연결된 제2 전극을 포함한다. 제6 노드(n6)는 제6 스위치 소자(T6)의 제2 전극, 제7 스위치 소자(T6)의 제2 전극 및 발광 소자(EL)의 애노드 사이에 존재한다.The sixth switch element T6 connects the fifth node n5 to the sixth node n6 in the initialization step Tini in response to the (N-1) th scan signal SCAN (N-1). The sixth switch element T6 includes a gate connected to the gate line 23, a first electrode connected to the fifth node n5, and a second electrode connected to the sixth node n6. The sixth node n6 is present between the second electrode of the sixth switch element T6, the second electrode of the seventh switch element T6 and the anode of the light emitting element EL.

제7 스위치 소자(T7)는 EM 신호(EM(N))에 응답하여 구동 단계(Tem)에서 제4 노드(n4)를 제6 노드(n6)에 연결한다. 제7 스위치 소자(T7)는 EM 신호(EM(N))가 인가되는 게이트 라인(25)에 연결된 게이트, 제4 노드(n4)에 연결된 제1 전극, 및 발광 소자(EL)의 애노드에 연결된 제2 전극을 포함한다.The seventh switching device T7 connects the fourth node n4 to the sixth node n6 in the driving stage Tem in response to the EM signal EM (N). The seventh switch element T7 is connected to the gate of the gate line 25 to which the EM signal EM (N) is applied, the first electrode connected to the fourth node n4, and the anode of the light emitting element EL And a second electrode.

구동 소자(DT)의 문턱 전압(Vth)은 센싱 단계(Twr)에서 스토리지 커패시터(Cst)에 저장된다. 구동 소자(DT)는 구동 단계(Tem)에서 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제3 노드(n3)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다. The threshold voltage Vth of the driving element DT is stored in the storage capacitor Cst in the sensing step Twr. The driving element DT regulates the current flowing in the light emitting element EL in accordance with the gate-source voltage Vgs in the driving stage Tem. The driving element DT includes a gate connected to the second node n2, a first electrode connected to the third node n3, and a second electrode connected to the fourth node n4.

제N-1 스캔 신호(SCAN(N-1))의 펄스가 발생되는 1 수평 기간(1H) 동안 제N-1 픽셀 라인의 픽셀들은 센싱 단계(Twr)로 동작하고, 제N 픽셀 라인의 픽셀들은 초기화 단계(Tini)로 동작한다. 제N-1 스캔 신호(SCAN(N-1)는 제N-1 픽셀 라인의 센싱 단계 시간과, 제N 픽셀 라인의 초기화 단계 시간을 정의한다. 제N 스캔 신호(SCAN(N))의 펄스가 발생되는 1 수평 기간(1H) 동안 제N 픽셀 라인의 픽셀들은 센싱 단계(Twr)로 동작하고, 제N+1 픽셀 라인의 픽셀들은 초기화 단계(Tini)로 동작한다. 제N 스캔 신호(SCAN(N)는 제N 픽셀 라인의 센싱 단계 시간과, 제N+1 픽셀 라인의 초기화 단계 시간을 정의한다. 이하에서, 도 18 내지 도 20을 결부하여 제N 픽셀 라인에 배치된 서브 픽셀의 실시간 보상 동작을 설명하기로 한다. 도 18 내지 도 20에서 화살표는 전류 경로(current path)를 나타낸다.The pixels of the (N-1) -th pixel line during the one horizontal period 1H during which the pulse of the (N-1) -th scan signal SCAN (N-1) is generated operate in the sensing step Twr, (Tini). The N-th scan signal SCAN (N-1) defines the sensing step time of the (N-1) th pixel line and the initialization step time of the N th pixel line. The pixels of the Nth pixel line operate in the sensing step Twr and the pixels of the N + 1th pixel line operate in the initialization stage (Tini) during one horizontal period (1H) (N) defines the sensing step time of the N-th pixel line and the initialization step time of the (N + 1) -th pixel line. The compensation operation will be described. In Figs. 18 to 20, arrows indicate current paths.

도 18을 참조하면, 초기화 단계(Tini)에서 픽셀 회로의 주요 노드들이 초기화된다. 초기화 단계(Tini)에서, 제N-1 스캔 신호(SCAN(N-1))은 게이트 온 전압의 펄스로 발생된다. 초기화 단계(Tini)에서, 제N 스캔 신호(SCAN(N))와 EM 신호(EM(N))는 게이트 오프 전압이다. 제1 VDD 스위치 소자(S1), 제5 스위치 소자(T5) 및 제6 스위치 소자(T6)는 초기화 단계(Tini)에서 제N-1 스캔 신호(SCAN(N-1))에 응답하여 턴-온(turn-on)되고, 그 이외의 스위치 소자들은 오프 상태이다. Referring to FIG. 18, in the initialization step (Tini), the main nodes of the pixel circuit are initialized. In the initialization step Tini, the (N-1) th scan signal SCAN (N-1) is generated as a pulse of the gate-on voltage. In the initialization step Tini, the N scan signal SCAN (N) and the EM signal EM (N) are gate off voltages. The first VDD switch element S1, the fifth switch element T5 and the sixth switch element T6 are turned on in response to the N-1 scan signal SCAN (N-1) in the initialization step Tini, And the other switch elements are turned off.

초기화 단계에서, 제1 노드(n1)에 VDD1이 인가되고, 제2, 제5 및 제6 노드(n2, n5, n6)에 Vini가 인가된다. 따라서, 스토리지 커패시터(Cst)의 제1 전극 전압은 VDD1으로 초기화되고, 스토리지 커패시터(Cst)의 제2 전극 전압은 Vini로 초기화된다. 또한, 초기화 단계(Tini)에서 발광 소자(EL)의 애노드 전압이 Vini로 초기화된다. 초기화 단계(Tini)에서 구동 소자(DT)의 게이트 전압(Vg)은 Vini로 초기화된다. 초기화 단계(Tini)에서 제3 노드(n3)에 연결된 스위치 소자들(T2, T2, T3)이 모드 턴-오프(tur-off)되어 있기 때문에 구동 소자(DT)의 소스(source)인 제1 전극은 플로팅(floating)된다. In the initialization step, VDD1 is applied to the first node n1, and Vini is applied to the second, fifth, and sixth nodes n2, n5, and n6. Therefore, the first electrode voltage of the storage capacitor Cst is initialized to VDD1, and the second electrode voltage of the storage capacitor Cst is initialized to Vini. Further, in the initialization step Tini, the anode voltage of the light emitting element EL is initialized to Vini. In the initialization step Tini, the gate voltage Vg of the driving element DT is initialized to Vini. Since the switch elements T2, T2, and T3 connected to the third node n3 in the initialization step Tini are turned off in the mode, the first The electrode is floating.

도 19를 참조하면, 센싱 단계(Twr)에서 데이터 전압(Vdata)이 구동 소자(DT)에 인가되어 구동 소자(DT)의 문턱 전압이 센싱된다. 센싱 단계(Twr)에서 제N 스캔 신호(SCAN(N))은 게이트 온 전압의 펄스로 발생된다. 초기화 단계(Tini)에서, 제N-1 스캔 신호(SCAN(N-1))는 게이트 오프 전압으로 반전되고, EM 신호(EM(N))는 게이트 오프 전압을 유지한다. 제2 VDD 스위치 소자(S2), 제3 스위치 소자(T3) 및 제4 스위치 소자(T4)는 센싱 단계(Twr)에서 제N 스캔 신호(SCAN(N))에 응답하여 턴-온되고, 그 이외의 스위치 소자들은 오프 상태이다. 스토리지 커패시터(Cst)의 제1 전극 전압은 제2 VDD 스위치 소자(S2)를 통해 인가되는 VDD1으로 인하여 센싱 단계(Twr)에서 VDD1을 유지한다. Referring to FIG. 19, in the sensing step Twr, a data voltage Vdata is applied to the driving element DT to sense the threshold voltage of the driving element DT. In the sensing step Twr, the Nth scan signal SCAN (N) is generated as a pulse of the gate-on voltage. In the initialization step Tini, the N-1 scan signal SCAN (N-1) is inverted to the gate-off voltage and the EM signal EM (N) maintains the gate-off voltage. The second VDD switch element S2, the third switch element T3 and the fourth switch element T4 are turned on in response to the N scan signal SCAN (N) in the sensing step Twr, The other switch elements are off. The first electrode voltage of the storage capacitor Cst is maintained at VDD1 in the sensing step Twr due to the VDD1 applied through the second VDD switch element S2.

센싱 단계(Twr)에서 구동 소자(DT)의 게이트-소스간 전압(Vgs)은 문턱 전압(Vth)에 도달할 때까지 상승한다. 센싱 단계(Twr)에서 구동 소자(DT)가 게이트-소스 간 전압(Vgs)이 문턱 전압(Vth)에 도달할 때까지 턴-온되기 때문에 구동 소자(DT)의 문턱 전압(Vth)이 센싱되어 스토리지 커패시터(Cst)에 저장된다. 초기화 단계(Tini)에서 구동 소자(DT)의 게이트 전압(Vg)은 Vdata+Vth로 변하고, 구동 소자(DT)의 소스 전압(Vs)은 Vdata이다. In the sensing step Twr, the gate-source voltage Vgs of the driving element DT rises until it reaches the threshold voltage Vth. Since the driving element DT is turned on until the gate-source voltage Vgs reaches the threshold voltage Vth in the sensing step Twr, the threshold voltage Vth of the driving element DT is sensed And is stored in the storage capacitor Cst. In the initialization step Tini, the gate voltage Vg of the driving element DT changes to Vdata + Vth, and the source voltage Vs of the driving element DT is Vdata.

초기화 단계(Vini)와 센싱 단계(Twr)에서 픽셀 회로에 인가되는 VDD1은 구동 단계(Tem)로 동작하는 다른 서브 픽셀들의 영향을 받지 않기 때문에 화면 전체에서 IR 드롭이 없다. 따라서, IR 드롭 편차 없이 화면 상의 모든 픽셀들에서 스토리지 커패시터의 전압이 균일하게 초기화될 수 있고, 구동 소자(DT)의 문턱 전압을 센싱할 수 있다. VDD1 applied to the pixel circuit in the initialization step (Vini) and the sensing step (Twr) is not affected by other subpixels operating in the driving step (Tem), so there is no IR drop across the screen. Therefore, the voltage of the storage capacitor can be uniformly initialized in all the pixels on the screen without IR drop deviation, and the threshold voltage of the driving element DT can be sensed.

도 20을 참조하면, 구동 단계(Tem)에서 구동 소자(DT)의 게이트-소스 간 전압(Vgs)으로 결정되는 전류로 발광 소자(EL)가 발광한다. 구동 단계(Tem)에서 EM 신호(EM(N))가 게이트 온 전압으로 발생되어 제1, 제2 및 제7 스위치 소자들(T1, T2, T7)이 턴-온된다. 구동 단계(Tem)에서 제N-1 및 제N 스캔 신호(SCAN(N-1), SCAN(N))은 게이트 오프 전압이기 때문에 VDD 스위치 소자들(S1, S2)과, 픽셀 회로에서 스캔 신호에 따라 온/오프되는 스위치 소자들(T3, T4, T5, T6)은 오프 상태를 유지한다. Referring to Fig. 20, the light emitting device EL emits light with a current determined by the gate-source voltage Vgs of the driving device DT in the driving stage Tem. The EM signal EM (N) is generated at the gate-on voltage at the driving stage Tem so that the first, second and seventh switching elements T1, T2 and T7 are turned on. Since the N-1 and Nth scan signals SCAN (N-1) and SCAN (N) in the driving stage Tem are gate off voltages, the VDD switch elements S1 and S2, The switch elements T3, T4, T5, and T6 that are turned on / off in accordance with the control signal are kept off.

구동 단계(Tem)에서 발광 소자(EL)의 밝기는 구동 소자(DT)를 통해 흐르는 전류(Ids)로 제어된다. The brightness of the light emitting element EL in the driving stage Tem is controlled to the current Ids flowing through the driving element DT.

구동 단계(Tem)에서 픽셀 회로에는 IR 드롭으로 인하여 α 만큼 전압 강하가 발생한 VDD2-α가 공급된다. 이 때 스토리지 커패시터(Cst)의 제1 전극 전압은 VDD2-α로 변하고, 이로 인하여 구동 소자(DT)의 게이트 전압이 Vdata+Vth-α로 변한다. 구동 소자(DT)의 게이트 전압(Vg)이 Vdata+Vth-α이고 소스 전압(Vs)이 VDD2-α=VDD-α이기 때문에 구동 소자(DT)의 드레인-소스 전류(Ids)는 아래와 같이 IR 드롭으로 인한 VDD2의 전압 강하 영향을 받지 않는다. In the driving phase (Tem), the pixel circuit is supplied with VDD2-α, which has a voltage drop by α due to the IR drop. At this time, the first electrode voltage of the storage capacitor Cst is changed to VDD2-?, Whereby the gate voltage of the driving device DT changes to Vdata + Vth-a. The drain-source current Ids of the driving element DT is expressed by the following equation (4) as follows because the gate voltage Vg of the driving element DT is Vdata + Vth-a and the source voltage Vs is VDD2- It is not affected by the voltage drop of VDD2 due to the drop.

Figure pat00004
Figure pat00004

Figure pat00005
Figure pat00005

Figure pat00006
Figure pat00006

또한, 구동 소자(DT)를 통해 흐르는 전류(Ids)는 구동 소자(DT)의 문턱 전압(Vth)에 영향을 받지 않는다. 따라서, 화면 전체에서 구동 소자의 문턱 전압 편차가 실시간 보상된다. In addition, the current Ids flowing through the driving element DT is not affected by the threshold voltage Vth of the driving element DT. Therefore, the threshold voltage deviation of the driving element over the entire screen is compensated in real time.

따라서, 본 발명은 화면 상의 모든 픽셀들에서 VDD의 전압 강하 편차와 Vth 편차에 영향을 받지 않고 구동 소자의 전류(Ids)를 일정하게 제어함으로써 화면 전체에서 균일한 휘도를 구현할 수 있다. 화면 상의 모든 픽셀들은 Vth 편차와 VDD의 전압 강하 편차에 영향을 받지 않고 균일한 휘도로 발광된다. Therefore, according to the present invention, uniform brightness can be realized over the entire screen by controlling the current Ids of the driving device constantly without being influenced by the voltage drop variation and Vth deviation of VDD in all the pixels on the screen. All the pixels on the screen emit with uniform brightness without being affected by Vth deviation and voltage drop variation of VDD.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

102, D1~D4 : 데이터 라인 103, G1~G3 : 게이트 라인
100 : 표시패널 101, 101A, 101B : 서브 픽셀
110 : 데이터 구동부 120 : 게이트 구동부
140 : 전원 스위치 회로102, D1 to D4: data line 103, G1 to G3: gate line
100: display panel 101, 101A, 101B: sub-pixel
110: Data driver 120: Gate driver
140: Power switch circuit

Claims (14)

발광 소자, 상기 발광 소자를 구동하는 구동 소자, 상기 구동 소자에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하고 초기화 단계와 상기 구동 소자의 문턱 전압이 센싱되는 센싱 단계에 이어서 상기 발광 소자가 발광되는 발광 기간으로 구동 단계로 구동되는 다수의 서브 픽셀들; 및
상기 초기화 단계와 상기 센싱 단계에 제1 구동 전압을 상기 서브 픽셀들에 공급하는 전원 스위치 회로를 구비하고,
상기 서브 픽셀들은 내부 스위치 소자를 이용하여 상기 구동 기간에 제2 구동 전압을 공급 받는 표시패널.A sensing step of sensing a threshold voltage of the driving device and a sensing step of sensing a threshold voltage of the driving device, the sensing device comprising: a light emitting element, a driving element for driving the light emitting element, a capacitor connected to the driving element, A plurality of sub-pixels driven to a driving stage in a period; And
And a power switch circuit for supplying a first driving voltage to the subpixels in the initializing step and the sensing step,
Wherein the subpixels are supplied with a second driving voltage in the driving period using an internal switch element. 제 1 항에 있어서,
상기 초기화 단계와 상기 센싱 단계에서 상기 커패시터의 제1 전극에 상기 제1 구동 전압이 공급되고,
상기 구동 단계에서 상기 커패시터의 제1 전극에 상기 제2 구동 전압이 공급되며,
상기 커패시터의 제2 전극이 상기 구동 소자의 게이트에 연결되는 표시패널.The method according to claim 1,
Wherein the first driving voltage is supplied to the first electrode of the capacitor in the initialization step and the sensing step,
The second driving voltage is supplied to the first electrode of the capacitor in the driving step,
And a second electrode of the capacitor is connected to the gate of the driving element. 제 1 항에 있어서,
상기 제1 구동 전압이 공급되고 픽셀 라인별로 분리되도록 픽셀 라인들의 서브 픽셀들에 연결된 다수의 제1 전원 배선; 및
상기 제2 구동 전압이 공급되고 모든 픽셀 라인들의 서브 픽셀들에 공통으로 연결된 다수의 제2 전원 배선을 더 구비하고,
상기 제1 전원 배선들은 상기 픽셀 라인들 사이에서 분리되고,
상기 초기화 단계와 상기 센싱 단계에서 상기 제1 구동 전압이 상기 제1 전원 배선에 공급되고,
상기 제1 전원 배선을 통해 한 개의 픽셀 라인에 배치된 서브 픽셀들에 상기 제1 구동 전압이 공급될 때, 상기 제2 전원 배선을 통해 상기 한 개의 픽셀 라인을 제외한 다른 픽셀 라인들의 서브 픽셀들에 상기 제2 구동 전압이 공급되는 표시패널.The method according to claim 1,
A plurality of first power supply lines connected to the subpixels of the pixel lines such that the first driving voltage is supplied and separated per pixel line; And
Further comprising a plurality of second power supply lines supplied with the second driving voltage and commonly connected to subpixels of all the pixel lines,
The first power supply lines are separated between the pixel lines,
Wherein the first driving voltage is supplied to the first power supply wiring in the initialization step and the sensing step,
When the first driving voltage is supplied to the subpixels arranged on one pixel line through the first power supply line, the subpixels of the other pixel lines excluding the one pixel line through the second power supply line And the second driving voltage is supplied. 제 1 항에 있어서,
상기 커패시터의 제1 전극은 상기 제1 전원 배선 상의 제1 노드를 경유하여 상기 내부 스위치 소자에 연결되고, 상기 커패시터의 제2 전극은 제2 노드를 경유하여 상기 구동 소자의 게이트에 연결되며,
상기 내부 스위치 소자는 상기 구동 단계의 시간을 정의하는 EM 신호에 응답하여 상기 구동 단계에서 상기 제2 구동 전압이 공급되는 제3 노드를 상기 제1 노드를 연결하고,
상기 구동 소자가 상기 제2 노드에 연결된 게이트, 상기 제3 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 표시패널.The method according to claim 1,
Wherein a first electrode of the capacitor is connected to the internal switch element via a first node on the first power supply wiring and a second electrode of the capacitor is connected to a gate of the driving element via a second node,
Wherein the internal switch element connects the first node to a third node to which the second driving voltage is supplied in the driving step in response to an EM signal defining a time of the driving step,
The driving element including a gate connected to the second node, a first electrode connected to the third node, and a second electrode connected to the fourth node. 제 4 항에 있어서,
상기 서브 픽셀들 각각은
상기 EM 신호에 응답하여 상기 구동 단계에서 상기 제2 전원 배선을 상기 제3 노드에 연결하는 제2 스위치 소자;
상기 제2 스캔 신호에 응답하여 상기 센싱 단계에서 입력 영상의 데이터 전압이 인가되는 데이터 라인을 상기 제3 노드에 공급하는 제3 스위치 소자;
상기 제2 스캔 신호에 응답하여 상기 센싱 단계에서 상기 제2 노드와 상기 제4 노드를 연결하는 제4 스위치 소자;
상기 제1 스캔 신호에 응답하여 상기 초기화 단계에서 상기 제2 노드를 제5 노드에 연결하는 제5 스위치 소자
상기 제1 스캔 신호에 응답하여 상기 초기화 단계에서 상기 제5 노드를 제6 노드에 연결하는 제6 스위치 소자; 및
상기 EM 신호에 응답하여 상기 구동 단계에서 상기 제4 노드를 상기 제6 노드에 연결하는 제7 스위치 소자를 더 포함하고,
상기 제5 노드는 소정의 초기화 전압이 공급되는 제3 전원 배선 상에서 상기 제5 스위치 소자와 상기 제6 스위치 소자 사이에 형성되고,
상기 제6 노드는 상기 제6 스위치 소자, 상기 제7 스위치 소자, 및 상기 발광 소자의 애노드 사이에 형성되는 표시패널.5. The method of claim 4,
Each of the sub-
A second switch element for connecting the second power supply line to the third node in the driving step in response to the EM signal;
A third switch element responsive to the second scan signal for supplying a data line to which the data voltage of the input image is applied in the sensing step to the third node;
A fourth switch element for connecting the second node and the fourth node in the sensing step in response to the second scan signal;
And a fifth switch element for connecting the second node to the fifth node in the initialization step in response to the first scan signal,
A sixth switch element for connecting the fifth node to the sixth node in the initialization step in response to the first scan signal; And
And a seventh switch element for connecting the fourth node to the sixth node in the driving step in response to the EM signal,
The fifth node is formed between the fifth switch element and the sixth switch element on a third power supply wiring to which a predetermined initialization voltage is supplied,
And the sixth node is formed between the sixth switch element, the seventh switch element, and the anode of the light emitting element. 입력 영상의 데이터 전압을 데이터 라인으로 출력하는 데이터 구동부;
게이트 신호를 게이트 라인들로 출력하는 게이트 구동부;
발광 소자, 상기 발광 소자를 구동하는 구동 소자, 상기 구동 소자에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하고 초기화 단계와 상기 구동 소자의 문턱 전압이 센싱되는 센싱 단계에 이어서 상기 발광 소자가 발광되는 발광 기간으로 구동 단계로 구동되는 다수의 서브 픽셀들; 및
상기 게이트 신호에 응답하여 상기 초기화 단계와 상기 센싱 단계에 제1 구동 전압을 상기 서브 픽셀들에 공급하는 전원 스위치 회로를 구비하고,
상기 서브 픽셀들은 내부 스위치 소자를 이용하여 상기 구동 기간에 제2 구동 전압을 공급 받는 전계 발광 표시장치.A data driver for outputting a data voltage of an input image to a data line;
A gate driver for outputting a gate signal to gate lines;
A sensing step of sensing a threshold voltage of the driving device and a sensing step of sensing a threshold voltage of the driving device, the sensing device comprising: a light emitting element, a driving element for driving the light emitting element, a capacitor connected to the driving element, A plurality of sub-pixels driven to a driving stage in a period; And
And a power switch circuit for supplying a first driving voltage to the subpixels in the initialization step and the sensing step in response to the gate signal,
Wherein the subpixels are supplied with a second driving voltage in the driving period using an internal switch device. 제 6 항에 있어서,
상기 초기화 단계와 상기 센싱 단계에서 상기 커패시터의 제1 전극에 상기 제1 구동 전압이 공급되고,
상기 구동 단계에서 상기 커패시터의 제1 전극에 상기 제2 구동 전압이 공급되며,
상기 커패시터의 제2 전극이 상기 구동 소자의 게이트에 연결되는 전계 발광 표시장치.The method according to claim 6,
Wherein the first driving voltage is supplied to the first electrode of the capacitor in the initialization step and the sensing step,
The second driving voltage is supplied to the first electrode of the capacitor in the driving step,
And a second electrode of the capacitor is connected to a gate of the driving element. 제 6 항에 있어서,
상기 제1 구동 전압과 상기 제2 구동 전압을 출력하는 전원 회로를 더 구비하고,
상기 전원 회로는 제1 구동 전압을 출력하는 제1 출력 단자와, 제2 구동 전압을 출력하는 제2 출력 단자를 포함하고,
상기 전원 회로로부터 상기 제1 및 제2 구동 전압이 동일 전압 레벨로 출력되는 전계 발광 표시장치.The method according to claim 6,
And a power supply circuit for outputting the first driving voltage and the second driving voltage,
Wherein the power supply circuit includes a first output terminal for outputting a first drive voltage and a second output terminal for outputting a second drive voltage,
And the first and second driving voltages are output from the power supply circuit at the same voltage level. 제 6 항에 있어서,
상기 제1 구동 전압과 상기 제2 구동 전압을 출력하는 전원 회로를 더 구비하고,
상기 전원 회로는 하나의 출력 채널을 통해 단일 구동 전압을 단일 배선으로,
상기 단일 배선이 제1 및 제2 분기 배선들로 분리되고,
상기 제1 구동 전압이 상기 제1 분기 배선을 통해 상기 서브 픽셀들에 공급되고,
상기 제2 구동 전압이 상기 제2 분기 배선을 통해 상기 서브 픽셀들에 공급되는 전계 발광 표시장치.The method according to claim 6,
And a power supply circuit for outputting the first driving voltage and the second driving voltage,
The power supply circuit supplies a single driving voltage through a single output channel into a single wiring,
The single wiring is divided into first and second branch wirings,
The first driving voltage is supplied to the subpixels through the first branch wiring,
And the second driving voltage is supplied to the subpixels through the second branch wiring. 제 6 항에 있어서,
상기 제1 구동 전압이 공급되고 픽셀 라인별로 분리되도록 픽셀 라인들의 서브 픽셀들에 연결된 다수의 제1 전원 배선; 및
상기 제2 구동 전압이 공급되고 모든 픽셀 라인들의 서브 픽셀들에 공통으로 연결된 다수의 제2 전원 배선을 더 구비하고,
상기 제1 전원 배선들은 상기 픽셀 라인들 사이에서 분리되고,
상기 전원 회로는 상기 초기화 단계와 상기 센싱 단계에서 상기 제1 구동 전압을 상기 제1 전원 배선에 공급하고,
상기 제1 전원 배선을 통해 한 개의 픽셀 라인에 배치된 서브 픽셀들에 상기 제1 구동 전압이 공급될 때, 상기 제2 전원 배선을 통해 상기 한 개의 픽셀 라인을 제외한 다른 픽셀 라인들의 서브 픽셀들에 상기 제2 구동 전압이 공급되는 전계 발광 표시장치.The method according to claim 6,
A plurality of first power supply lines connected to the subpixels of the pixel lines such that the first driving voltage is supplied and separated per pixel line; And
Further comprising a plurality of second power supply lines supplied with the second driving voltage and commonly connected to subpixels of all the pixel lines,
The first power supply lines are separated between the pixel lines,
The power supply circuit supplies the first driving voltage to the first power supply wiring in the initializing step and the sensing step,
When the first driving voltage is supplied to the subpixels arranged on one pixel line through the first power supply line, the subpixels of the other pixel lines excluding the one pixel line through the second power supply line And the second driving voltage is supplied. 제 10 항에 있어서,
상기 게이트 신호는 상기 초기화 단계와 상기 센싱 단계의 시간을 정의하고,
상기 전원 스위치 회로는,
상기 게이트 신호에 응답하여 상기 제1 구동 전압을 상기 제1 전원 배선에 공급하는 VDD 스위치 소자를 포함하는 전계 발광 표시장치.11. The method of claim 10,
Wherein the gate signal defines a time of the initialization step and the sensing step,
Wherein the power switch circuit comprises:
And a VDD switch element for supplying the first driving voltage to the first power supply line in response to the gate signal. 제 11 항에 있어서,
상기 게이트 신호는,
상기 초기화 단계의 시간을 정의하는 제1 스캔 신호와, 상기 센싱 단계의 시간을 정의하는 제2 스캔 신호를 포함하고,
상기 전원 스위치 회로는,
상기 제1 스캔 신호에 응답하여 상기 제1 구동 전압을 상기 제1 전원 배선에 공급하는 제1 VDD 스위치 소자; 및
상기 제2 스캔 신호에 응답하여 상기 제1 구동 전압을 상기 제1 전원 배선에 공급하는 제2 VDD 스위치 소자를 포함하는 전계 발광 표시장치.12. The method of claim 11,
Wherein the gate signal comprises:
A first scan signal defining a time of the initialization step and a second scan signal defining a time of the sensing step,
Wherein the power switch circuit comprises:
A first VDD switch element for supplying the first driving voltage to the first power supply line in response to the first scan signal; And
And a second VDD switch element for supplying the first driving voltage to the first power supply line in response to the second scan signal. 제 6 항에 있어서,
상기 커패시터의 제1 전극은 상기 제1 전원 배선 상의 제1 노드를 경유하여 상기 내부 스위치 소자에 연결되고, 상기 커패시터의 제2 전극은 제2 노드를 경유하여 상기 구동 소자의 게이트에 연결되며,
상기 내부 스위치 소자는 상기 구동 단계의 시간을 정의하는 EM 신호에 응답하여 상기 구동 단계에서 상기 제2 구동 전압이 공급되는 제3 노드를 상기 제1 노드를 연결하고,
상기 구동 소자가 상기 제2 노드에 연결된 게이트, 상기 제3 노드에 연결된 제1 전극, 및 제4 노드에 연결된 제2 전극을 포함하는 전계 발광 표시장치.The method according to claim 6,
Wherein a first electrode of the capacitor is connected to the internal switch element via a first node on the first power supply wiring and a second electrode of the capacitor is connected to a gate of the driving element via a second node,
Wherein the internal switch element connects the first node to a third node to which the second driving voltage is supplied in the driving step in response to an EM signal defining a time of the driving step,
The driving element includes a gate connected to the second node, a first electrode connected to the third node, and a second electrode connected to the fourth node. 제 13 항에 있어서,
상기 서브 픽셀들 각각은
상기 EM 신호에 응답하여 상기 구동 단계에서 상기 제2 전원 배선을 상기 제3 노드에 연결하는 제2 스위치 소자;
상기 제2 스캔 신호에 응답하여 상기 센싱 단계에서 입력 영상의 데이터 전압이 인가되는 데이터 라인을 상기 제3 노드에 공급하는 제3 스위치 소자;
상기 제2 스캔 신호에 응답하여 상기 센싱 단계에서 상기 제2 노드와 상기 제4 노드를 연결하는 제4 스위치 소자;
상기 제1 스캔 신호에 응답하여 상기 초기화 단계에서 상기 제2 노드를 제5 노드에 연결하는 제5 스위치 소자
상기 제1 스캔 신호에 응답하여 상기 초기화 단계에서 상기 제5 노드를 제6 노드에 연결하는 제6 스위치 소자; 및
상기 EM 신호에 응답하여 상기 구동 단계에서 상기 제4 노드를 상기 제6 노드에 연결하는 제7 스위치 소자를 더 포함하고,
상기 제5 노드는 소정의 초기화 전압이 공급되는 제3 전원 배선 상에서 상기 제5 스위치 소자와 상기 제6 스위치 소자 사이에 형성되고,
상기 제6 노드는 상기 제6 스위치 소자, 상기 제7 스위치 소자, 및 상기 발광 소자의 애노드 사이에 형성되는 전계 발광 표시장치.14. The method of claim 13,
Each of the sub-
A second switch element for connecting the second power supply line to the third node in the driving step in response to the EM signal;
A third switch element responsive to the second scan signal for supplying a data line to which the data voltage of the input image is applied in the sensing step to the third node;
A fourth switch element for connecting the second node and the fourth node in the sensing step in response to the second scan signal;
And a fifth switch element for connecting the second node to the fifth node in the initialization step in response to the first scan signal,
A sixth switch element for connecting the fifth node to the sixth node in the initialization step in response to the first scan signal; And
And a seventh switch element for connecting the fourth node to the sixth node in the driving step in response to the EM signal,
The fifth node is formed between the fifth switch element and the sixth switch element on a third power supply wiring to which a predetermined initialization voltage is supplied,
And the sixth node is formed between the sixth switch element, the seventh switch element, and the anode of the light emitting element.
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