KR20200067584A - Pixel circuit and display using the same - Google Patents

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KR20200067584A
KR20200067584A KR1020180154608A KR20180154608A KR20200067584A KR 20200067584 A KR20200067584 A KR 20200067584A KR 1020180154608 A KR1020180154608 A KR 1020180154608A KR 20180154608 A KR20180154608 A KR 20180154608A KR 20200067584 A KR20200067584 A KR 20200067584A
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Abstract

The present invention relates to a pixel circuit and a display device using the same. The pixel circuit capable of compensating degradation of a driving element comprises: an internal compensation unit including a light emitting element, a driving element supplying a current to the light emitting element, a capacitor connected to a gate of the driving element, and a plurality of switch elements and sensing a threshold voltage of the driving element in a sampling step to supply a current with the compensated threshold voltage to the light emitting element; and a capacitor voltage setting unit supplying a first voltage to the capacitor in an initialization step prior to the sampling step using the plurality of switch elements, supplying a second voltage lower than the first voltage in the sampling step, and then, supplying the first voltage to the capacitor in a light emission step.

Description

픽셀 회로와 이를 이용한 표시장치{PIXEL CIRCUIT AND DISPLAY USING THE SAME}Pixel circuit and display device using the same{PIXEL CIRCUIT AND DISPLAY USING THE SAME}

본 발명은 픽셀 구동 전압이 모든 픽셀들의 픽셀 회로에 공급되는 표시장치에 관한 것이다.The present invention relates to a display device in which a pixel driving voltage is supplied to a pixel circuit of all pixels.

액정 표시장치(Liquid Crystal Display, LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 등 다양한 평판 표시장치가 개발되고 있다. Various flat panel display devices such as liquid crystal displays (LCDs), electroluminescence displays, field emission displays (FEDs), and plasma display panels (PDPs) are developed and developed. have.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율에서 월등한 수준으로 영상을 재현할 수 있다.The electroluminescent display device is roughly classified into an inorganic light emitting display device and an organic light emitting display device according to the material of the light emitting layer. The active matrix type organic light emitting display device includes an organic light emitting diode (hereinafter referred to as “OLED”) that emits light by itself, and has a fast response speed, high luminous efficiency, brightness and viewing angle. There are advantages. Since the organic light emitting diode display can express black gradation in full black, it is possible to reproduce an image at a level superior to that of contrast ratio and color reproduction.

표시장치의 픽셀들에 데이터 신호와 게이트 신호(또는 스캔 신호)가 공급된다. 또한, 픽셀들을 구동하기 위하여 별도의 픽셀 전원이 모든 픽셀들에 공급될 수 있다. 예를 들어, 유기 발광 표시장치의 픽셀들은 OLED에 전류가 흐를 수 있도록 고전위 픽셀 구동 전압(ELVDD)와 저전위 전원 전압(ELVSS) 등의 픽셀 전원이 모든 픽셀들에 공통으로 공급된다. 그런데, 화면 상의 픽셀 위치에 따라 전압 강하(IR Drop) 양이 다르기 때문에 ELVDD와 ELVSS 간의 전압차가 픽셀 위치에 따라 달라질 수 있다. 이는 화면의 위치에 따라 OLED의 밝기 차이를 초래하여 화면에 재현되는 영상의 밝기가 픽셀 위치에 따라 달라지는 현상을 초래할 수 있다.A data signal and a gate signal (or scan signal) are supplied to pixels of the display device. Also, a separate pixel power source may be supplied to all pixels to drive the pixels. For example, in the pixels of the organic light emitting display device, pixel power such as a high potential pixel driving voltage (ELVDD) and a low potential power voltage (ELVSS) is commonly supplied to all pixels so that current can flow through the OLED. However, since the amount of the voltage drop (IR Drop) is different according to the pixel position on the screen, the voltage difference between ELVDD and ELVSS may vary depending on the pixel position. This may cause a difference in brightness of the OLED according to the position of the screen, and may cause a phenomenon in which the brightness of the image reproduced on the screen varies depending on the pixel position.

게이트 신호의 스윙폭이 크면 게이트 신호가 변할 때 발생되는 킥백 전 전압(kickback voltage)이 커져 화면 위치에 따라 휘도 편차가 발생될 수 있다. When the swing width of the gate signal is large, the kickback voltage generated when the gate signal changes increases, and thus a luminance deviation may occur depending on the screen position.

따라서, 본 발명은 서브 픽셀들 각각에서 픽셀 회로 내에서 구동 소자의 열화를 실시간 센싱하여 구동 소자의 열화를 보상할 수 있고 IR 드롭 영향과 킥백 전압 영향을 줄일 수 있는 픽셀 회로와 이를 이용한 표시장치를 제공한다.Accordingly, the present invention provides a pixel circuit and a display device using the pixel circuit capable of compensating the deterioration of the driving element and reducing the effect of IR drop and kickback voltage by sensing the deterioration of the driving element in each pixel in real time. to provide.

본 발명의 픽셀 회로는 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자, 및 상기 구동 소자의 게이트에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 상기 구동 소자의 문턱 전압을 센싱하여 상기 문턱 전압이 보상된 전류를 상기 발광 소자에 공급하는 내부 보상부(7T1C); 및 다수의 스위치 소자들을 이용하여 상기 샘플링 단계 보다 앞선 초기화 단계에서 상기 커패시터에 제1 전압(VDD)을 공급한 후에 상기 샘플링 단계에서 상기 제1 전압 보다 낮은 제2 전압(Vref)을 공급한 다음, 발광 단계에서 상기 커패시터에 상기 제1 전압을 공급하는 커패시터 전압 설정부(3T)를 포함한다. The pixel circuit of the present invention includes the light emitting element, a driving element that supplies current to the light emitting element according to the gate-to-source voltage, and a capacitor connected to the gate of the driving element, and a plurality of switch elements to perform the driving in the sampling step. An internal compensation unit (7T1C) for sensing the threshold voltage of the device and supplying the current compensated for the threshold voltage to the light emitting device; And supplying a first voltage (VDD) to the capacitor in an initialization step prior to the sampling step using a plurality of switch elements, and then supplying a second voltage (Vref) lower than the first voltage in the sampling step. And a capacitor voltage setting unit 3T that supplies the first voltage to the capacitor in the light emitting step.

픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함한다. 상기 서브 픽셀들 각각은 상기 내부 보상부를 포함한다. 상기 서브 픽셀들이 상기 커패시터 전압 설정부를 공유한다. Each of the pixels includes a plurality of sub-pixels of different colors. Each of the sub-pixels includes the internal compensation unit. The sub-pixels share the capacitor voltage setting unit.

상기 내부 보상부의 스위치 소자들(M1~M6)은 제1 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드와 제3 노드를 연결하는 제1 스위치 소자(M1), 상기 제1 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 제1 노드에 연결하는 제2 스위치 소자(M2), 발광 제어 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제1 전압(VDD)이 인가되는 제1 전원 라인(21)을 상기 제1 노드에 연결하는 제3 스위치 소자(M3), 상기 발광 제어 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제3 노드를 제5 노드에 연결하는 제4 스위치 소자(M4), 제2 스캔 신호[SCAN(N-1)]의 게이트 온 전압에 따라 턴-온되어 상기 제2 노드를 상기 제2 전압(Vref) 보다 낮은 제3 전압(Vini)이 인가되는 제3 전원 라인(22)에 연결하는 제5 스위치 소자(M5), 및 상기 제1 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제3 전원 라인(22)을 상기 제5 노드에 연결하는 제6 스위치 소자(M6)를 포함한다. The switch elements M1 to M6 of the internal compensator are turned on according to the gate-on voltage VGL of the first scan signal SCAN(N) to connect the second node to the third node. (M1), a second switch element (M2) connecting the data line to which the data voltage is applied by being turned on according to the gate-on voltage VGL of the first scan signal [SCAN(N)] to the first node, A third switch connecting the first power line 21 to which the first voltage VDD is applied by being turned on according to the gate-on voltage VGL of the emission control signal EM(N) to the first node Element M3, a fourth switch element M4 that is turned on according to the gate-on voltage VGL of the light emission control signal EM(N) to connect the third node to a fifth node, second scan The second node is turned on according to the gate-on voltage of the signal [SCAN(N-1)] to the third power line 22 to which the third voltage Vini lower than the second voltage Vref is applied. The fifth switch element M5 to be connected, and turned on according to the gate-on voltage VGL of the first scan signal SCAN(N) to connect the third power line 22 to the fifth node It includes a sixth switch element (M6).

상기 제2 스캔 신호가 상기 초기화 단계에서 상기 게이트 온 전압으로 발생되고 상기 샘플링 단계에서 게이트 오프 전압으로 반전된 후에 상기 발광 단계에서 게이트 오프 전압으로 유지된다. The second scan signal is generated at the gate-on voltage in the initialization step and inverted to the gate-off voltage in the sampling step, and then maintained at the gate-off voltage in the light-emitting step.

상기 제1 스캔 신호는 상기 초기화 단계에서 상기 게이트 오프 전압으로 발생되고 상기 샘플링 단계에서 상기 게이트 온 전압으로 반전된 후, 상기 발광 단계에서 상기 게이트 오프 전압을 유지한다. The first scan signal is generated as the gate-off voltage in the initialization step and inverted to the gate-on voltage in the sampling step, and then the gate-off voltage is maintained in the light-emitting step.

상기 발광 제어 신호가 상기 초기화 단계와 상기 샘플링 단계에서 상기 게이트 오프 전압으로 유지된 후에, 상기 발광 단계에서 상기 게이트 온 전압으로 반전된다. After the light emission control signal is maintained at the gate-off voltage in the initialization step and the sampling step, it is inverted to the gate-on voltage in the light emission step.

상기 내부 보상부의 스위치 소자들과 상기 커패시터 전압 설정부의 스위치 소자들은 상기 게이트 온 전압에 따라 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프된다. The switch elements of the internal compensation part and the switch elements of the capacitor voltage setting part are turned on according to the gate-on voltage and turned off according to the gate-off voltage.

상기 커패시터 전압 설정부는 상기 제2 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제1 전원 라인(21)을 상기 제4 노드에 연결하는 제7 스위치 소자(M7), 상기 제1 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제2 전압(Vref)이 인가되는 제2 전원 라인(23)을 상기 제4 노드에 연결하는 제8 스위치 소자(M8), 및 상기 발광 제어 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 상기 제1 전원 라인(21)을 상기 제4 노드에 연결하는 제9 스위치 소자(M9)를 포함한다. The capacitor voltage setting unit is turned on according to the gate-on voltage VGL of the second scan signal [SCAN(N-1)], and a seventh switch connecting the first power line 21 to the fourth node The device M7 is turned on according to the gate-on voltage VGL of the first scan signal SCAN(N), and the second power line 23 to which the second voltage Vref is applied is applied to the fourth The eighth switch element M8 connected to a node and the first power line 21 are turned on according to the gate-on voltage VGL of the light emission control signal EM(N) to connect the first power line 21 to the fourth node. And a ninth switch element M9 to be connected.

본 발명은 서브 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth)을 실시간 센싱하여 문턱 전압(Vth)의 변화를 구동 소자(DT)의 게이트 전압에 보상함으로써 구동 소자(DT)의 열화를 실시간 보상하는 내부 보상 회로를 포함한다. The present invention senses the deterioration of the driving element DT by compensating for a change in the threshold voltage Vth to the gate voltage of the driving element DT by sensing the threshold voltage Vth of the driving element DT in real time in each of the sub-pixels. It includes an internal compensation circuit for real-time compensation.

본 발명은 픽셀 회로의 커패시터에 픽셀 구동 전압(VDD) 보다 낮은 기준 전압(Vref)이 인가되기 때문에 제조 공정에서 커패시터가 단락(short circuit)되는 불량이 발생하더라도 암점 불량이 되기 때문에 화질에 큰 악영향을 주지 않는다. In the present invention, since a reference voltage (Vref) lower than the pixel driving voltage (VDD) is applied to the capacitor of the pixel circuit, even if a defect in which the capacitor is short-circuited in the manufacturing process occurs, a dark point defect occurs, and thus, a great adverse effect on image quality is caused. Do not give.

본 발명은 데이터 라인의 전압을 픽셀 회로의 구동 소자에 직접 인가하여 구동 소자(DT)의 문턱 전압(Vth)을 센싱할 수 있다. 데이터 라인의 전압을 픽셀 회로의 구동 소자에 직접 인가하는 센싱 방법은 별도의 배선과 패드 추가 없이 서브 픽셀들(101) 각각을 개별 센싱할 수 있다. 또한, 본 발명은 픽셀 구동 전압(VDD)의 IR 드롭을 보상하여 화면 위치에 따른 휘도 편차를 개선할 수 있다. The present invention may sense the threshold voltage Vth of the driving element DT by directly applying the voltage of the data line to the driving element of the pixel circuit. In the sensing method of directly applying the voltage of the data line to the driving element of the pixel circuit, each of the sub-pixels 101 may be individually sensed without additional wiring and pad addition. In addition, the present invention can compensate for the IR drop of the pixel driving voltage VDD to improve the luminance deviation according to the screen position.

본 발명은 초기화 단계에서 픽셀 회로의 커패시터에 픽셀 구동 전압(VDD)을 인가한 후에 샘플링 단계가 시작될 때 커패시터에 픽셀 구동 전압(VDD) 보다 낮은 기준 전압(Vref)을 인가하여 구동 소자의 게이트 전압의 하강을 유도한다. 그 결과, 본 발명은 초기화 전압(Vini)을 저전위 전원 전압(VSS)과 같은 전압으로 설정하여 하나의 전원 라인을 통해 픽셀들에 초기화 전압(Vini)을 저전위 전원 전압(VSS)를 공급할 수 있으므로 픽셀 어레이에서 전원 배선 개수를 줄이여 픽셀 어레이의 레이아웃(Layout)을 단순화할 수 있고, 게이트 온 전압(VGL)을 높여 게이트 신호의 스윙폭을 작게 하여 킥백 전압을 줄일 수 있다. The present invention applies the pixel driving voltage (VDD) to the capacitor of the pixel circuit in the initializing step, and then applies a reference voltage (Vref) lower than the pixel driving voltage (VDD) to the capacitor when the sampling step starts, so that Induce descent. As a result, the present invention can set the initialization voltage Vini to the same voltage as the low-potential power supply voltage VSS and supply the initialization voltage Vini to the low-potential power supply voltage VSS to pixels through one power line. Therefore, it is possible to simplify the layout of the pixel array by reducing the number of power lines in the pixel array, and by increasing the gate-on voltage VGL, the swing width of the gate signal can be reduced to reduce the kickback voltage.

본 발명은 표시패널의 좌우측 베젤에 형성된 외곽 배선의 두께를 표시패널의 상하단 베젤에 형성된 외곽 배선 보다 작게 하더라도 픽셀 어레이 내에서 외곽 배선들에 연결되는 전원 배선들로 인하여 Vini = VSS가 인가되는 배선의 저항을 줄일 수 있다. 그 결과, 본 발명은 표시장치의 좌우측 베젤을 줄이면서도 저전위 전원 전압(VSS)의 IR 드롭을 개선할 수 있다.According to the present invention, even if the thickness of the outer wiring formed on the left and right bezels of the display panel is smaller than the outer wiring formed on the upper and lower bezels of the display panel, Vini = VSS is applied to the wirings connected to the outer wirings in the pixel array. Resistance can be reduced. As a result, the present invention can improve the IR drop of the low potential power supply voltage VSS while reducing the left and right bezels of the display device.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 픽셀 어레이의 일부 픽셀들과 배선들을 개략적으로 보여 주는 도면이다.
도 3은 본 발명에 실시예에 따른 픽셀 회로의 예를 보여 주는 회로도이다.
도 4는 도 3에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 5는 픽셀 회로에 인가되는 직류 전원 전압을 보여 주는 도면이다.
도 6은 초기화 단계, 샘플링 단계, 발광 단계에서 픽셀 회로의 주요 노드 전압을 보여 주는 도면이다.
도 7은 도 5에 도시된 픽셀 회로에서 초기화 단계의 전류 패스(current path)를 보여 주는 회로도이다.
도 8은 도 5에 도시된 픽셀 회로에서 샘플링 단계의 전류 패스를 보여 주는 회로도이다.
도 9는 도 5에 도시된 픽셀 회로에서 발광 단계의 전류 패스를 보여 주는 회로도이다.
도 10은 도 5에 도시된 픽셀 회로에서 내부 보상부와 커패시터 전압 설정부를 보여 주는 회로도이다.
도 11은 도 10에 도시된 커패시터 전압 설정부가 다수의 서브 픽셀들에 공유되는 예를 보여 주는 도면이다.
도 12는 제2 전원 라인의 평면 구조를 보여 주는 평면도이다.1 is a block diagram showing a display device according to an exemplary embodiment of the present invention.
2 is a diagram schematically showing some pixels and wirings of a pixel array.
3 is a circuit diagram showing an example of a pixel circuit according to an embodiment of the present invention.
FIG. 4 is a waveform diagram showing a method of driving the pixel circuit shown in FIG. 3.
5 is a diagram showing a DC power supply voltage applied to a pixel circuit.
6 is a diagram showing main node voltages of a pixel circuit in an initialization step, a sampling step, and a light emission step.
FIG. 7 is a circuit diagram showing a current path of an initialization step in the pixel circuit shown in FIG. 5.
FIG. 8 is a circuit diagram showing the current path of the sampling stage in the pixel circuit shown in FIG. 5.
9 is a circuit diagram showing a current path of a light emitting step in the pixel circuit shown in FIG. 5.
10 is a circuit diagram showing an internal compensation unit and a capacitor voltage setting unit in the pixel circuit shown in FIG. 5.
FIG. 11 is a diagram illustrating an example in which the capacitor voltage setting unit illustrated in FIG. 10 is shared by a plurality of sub-pixels.
12 is a plan view showing a planar structure of a second power line.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods for achieving them will be clarified with reference to embodiments described below in detail together with the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, and only the embodiments allow the disclosure of the present invention to be complete, and those skilled in the art to which the present invention pertains. It is provided to fully inform the scope of the invention to the present invention, and the invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. The shapes, sizes, ratios, angles, numbers, etc. disclosed in the drawings for describing the embodiments of the present invention are exemplary, and the present invention is not limited to the details shown in the drawings. Throughout the specification, the same reference numerals refer to substantially the same components. In addition, in the description of the present invention, when it is determined that detailed descriptions of related known technologies may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When "equipped", "includes", "haves", "consists of" and the like referred to herein are used, other parts may be added unless'~ only' is used. When a component is expressed in singular, it may be interpreted in plural unless otherwise specified.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including the error range even if there is no explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of the description of the positional relationship, for example, when the positional relationship between the two components is described as'on the top','on the top','on the bottom','on the side', ' One or more other components may be interposed between those components for which no'direct' or'direct' is used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 실시예에서 제N 스캔 신호[SCAN(N)]은 청구항에서 제1 스캔 신호로, 제N-1 스캔 신호[SCAN(N-1)]는 청구항에서 제2 스캔 신호로 정의된다. 실시예에서 제2 전원 라인(22)은 청구항에서 제3 전원 라인으로, 제3 전원 라인(23)은 청구항에서 제2 전원 라인으로 정의된다. First, second, etc. may be used to classify the components, but the functions or structures of these components are not limited by the ordinal number or the name of the component before the component. In an embodiment, the Nth scan signal [SCAN(N)] is defined as the first scan signal in the claim, and the N-1th scan signal [SCAN(N-1)] is defined as the second scan signal in the claim. In an embodiment, the second power line 22 is defined as a third power line in the claims, and the third power line 23 is defined as a second power line in the claims.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments may be partially or totally combined or combined with each other, and technically various interlocking and driving are possible. Each of the embodiments may be implemented independently of each other, or may be implemented together in an association relationship.

본 발명의 표시장치에서 픽셀 회로는 n 채널 트랜지스터와 p 채널 트랜지스터 중 하나 이상을 포함할 수 있다. 트랜지스터들은 산화물 반도체를 포함한 Oxide TFT(Thin Film Transistor), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT 등으로 로 구현될 수 있다. 또한, 트랜지스터들 각각은 p 채널 TFT 또는 n 채널 TFT로 구현될 수 있다. 실시예에서 픽셀 회로의 트랜지스터들이 p 채널 TFT로 구현된 예를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다. The pixel circuit in the display device of the present invention may include one or more of an n-channel transistor and a p-channel transistor. Transistors may be implemented with an oxide semiconductor thin film transistor (TFT), a low temperature polysilicon (LTPS) TFT, and the like. Further, each of the transistors can be implemented with a p-channel TFT or an n-channel TFT. In the embodiment, the transistors of the pixel circuit are mainly described as an example implemented with a p-channel TFT, but the present invention is not limited thereto.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.Transistors are three-electrode devices, including gates, sources, and drains. The source is an electrode that supplies a carrier to the transistor. In the transistor, the carrier starts flowing from the source. The drain is an electrode through which the carrier is driven out of the transistor. In the transistor, the carrier flows from source to drain. In the case of an n-channel transistor, since the carrier is electron, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In n-channel transistors, the direction of current flows from drain to source. In the case of the p-channel transistor (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In the p-channel transistor, current flows from the source to the drain because holes flow from the source to the drain. It should be noted that the source and drain of the transistor are not fixed. For example, the source and drain may be changed according to the applied voltage. Therefore, the invention is not limited due to the source and drain of the transistor. In the following description, the source and drain of the transistor will be referred to as first and second electrodes.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)한다. 게이트 온 전압은 트랜지스터의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 트랜지스터의 문턱 전압 보다 낮은 전압으로 설정된다. 트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.The gate signal swings between a gate on voltage and a gate off voltage. The gate-on voltage is set to a voltage higher than the transistor's threshold voltage, and the gate-off voltage is set to a voltage lower than the transistor's threshold voltage. The transistor is turned on in response to the gate on voltage, while it is turned off in response to the gate off voltage. In the case of an n-channel transistor, the gate-on voltage may be a gate high voltage (VGH), and the gate-off voltage may be a gate low voltage (VGL). In the case of a p-channel transistor, the gate-on voltage may be a gate low voltage (VGL), and the gate-off voltage may be a gate high voltage (VGH).

유기 발광 표시장치에서 픽셀들의 구동 특성 차이를 보상하기 위하여 보상 회로는 내부 보상 회로 또는 외부 보상 회로가 적용될 수 있다. 내부 보상 회로는 픽셀 회로 각각에 배치된 내부 보상 회로를 이용하여 구동 소자의 문턱 전압을 실시간 센싱(sensing)하여 구동 소자의 문턱 전압 만큼 구동 소자의 게이트 전압을 보상한다. 외부 보상 회로는 픽셀 회로에 연결된 센싱 경로를 통해 픽셀 회로 각각에서 구동 소자들의 전기적 특성을 센싱하고, 그 센싱 결과를 바탕으로 입력 영상의 픽셀 데이터(디지털 데이터)를 변조한다. In order to compensate for differences in driving characteristics of pixels in the organic light emitting diode display, an internal compensation circuit or an external compensation circuit may be applied to the compensation circuit. The internal compensation circuit compensates the gate voltage of the driving device by the threshold voltage of the driving device by sensing the threshold voltage of the driving device in real time using the internal compensation circuit disposed in each pixel circuit. The external compensation circuit senses the electrical characteristics of the driving elements in each pixel circuit through a sensing path connected to the pixel circuit, and modulates the pixel data (digital data) of the input image based on the sensing result.

본 발명은 픽셀들 각각에서 내부 보상부에 커패시터 전압 설정부를 추가하여 픽셀들 각각에서 구동 전압의 편차와 경시 변화를 실시간 보상할 뿐 아니라, 픽셀들에 공통으로 공급되는 픽셀 구동 전압(VDD)의 전압 강하(IR Drop) 편차를 최소화한다. The present invention not only compensates for variations in driving voltage and changes over time in each pixel by adding a capacitor voltage setting unit to an internal compensation unit in each pixel, but also a voltage of a pixel driving voltage (VDD) commonly supplied to pixels. Minimize the deviation of IR drop.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 본 바명의 표시장치는 유기발광 표시장치를 중심으로 설명되지만 이에 한정되지 않는다. Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following embodiments, the display device of the present name is mainly described, but is not limited to the organic light emitting display device.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다. 도 2는 픽셀 어레이의 일부 픽셀들과 배선들을 개략적으로 보여 주는 도면이다. 도 2에서 전원 라인들(21, 22, 23)은 생략되어 있다. 도 3은 본 발명에 실시예에 따른 픽셀 회로의 예를 보여 주는 회로도이다. 1 is a block diagram showing a display device according to an exemplary embodiment of the present invention. 2 is a diagram schematically showing some pixels and wirings of a pixel array. 2, power lines 21, 22, and 23 are omitted. 3 is a circuit diagram showing an example of a pixel circuit according to an embodiment of the present invention.

도 1 내지 도 3을 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100)과, 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입하기 위한 표시패널 구동부를 포함한다. 1 to 3, a display device according to an exemplary embodiment of the present invention includes a display panel 100 and a display panel driver for writing pixel data of an input image to pixels of the display panel 100. .

표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 다수의 데이터 라인들(102), 데이터 라인들(103)과 교차되는 다수의 게이트 라인들(103), 및 데이터 라인들(102)과 게이트 라인들(103)에 의해 정의된 매트릭스 형태로 배치되는 픽셀들을 포함한다. The display panel 100 includes a pixel array displaying an input image on a screen. The pixel array is in the form of a matrix defined by a plurality of data lines 102, a plurality of gate lines 103 intersecting the data lines 103, and data lines 102 and gate lines 103. It includes pixels that are arranged as.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 도 3와 같은 픽셀 회로로 구현될 수 있다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다. Each of the pixels may be divided into a red sub-pixel, a green sub-pixel, and a blue sub-pixel for color realization. Each of the pixels may further include a white sub-pixel. Each of the sub pixels 101 may be implemented with a pixel circuit as shown in FIG. 3. Hereinafter, a pixel may be interpreted as synonymous with sub-pixels.

픽셀 어레이는 다수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인은 표시패널(100)의 픽셀 어레이에서 1 라인에 배치된 픽셀들을 포함한다. 픽셀 어레이의 해상도가 m*n일 때 픽셀 어레이는 n 개의 픽셀 라인들(L1~Ln)을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들을 공유한다. 1 픽셀 라인에 배치된 서브 픽셀들(101)은 서로 다른 데이터 라인(102)에 연결된다. 데이터 라인 방향을 따라 세로 방향으로 배치된 서브 픽셀들(101)은 동일한 데이터 라인을 공유한다.The pixel array includes a plurality of pixel lines L1 to Ln. The pixel line includes pixels arranged on one line in the pixel array of the display panel 100. When the resolution of the pixel array is m*n, the pixel array includes n pixel lines L1 to Ln. Pixels disposed on one pixel line share gate lines. Sub-pixels 101 disposed on one pixel line are connected to different data lines 102. The sub-pixels 101 arranged in the vertical direction along the data line direction share the same data line.

본 발명의 픽셀 회로는 도 3 및 도 10에 도시된 바와 같이, 발광 소자(EL), 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류를 공급하는 구동 소자(DT), 및 구동 소자(DT)의 게이트에 연결된 커패시터(Cst), 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 구동 소자(DT)의 문턱 전압(Vth)을 실시간 센싱하여 문턱 전압(Vth)이 보상된 전류를 발광 소자(EL)에 공급하는 내부 보상부(7T1C)를 포함한다. 3 and 10, the pixel circuit of the present invention, the light emitting element (EL), a driving element (DT) for supplying a current to the light emitting element (EL) according to the gate-source voltage (Vgs), and The capacitor Cst connected to the gate of the driving element DT, and a plurality of switch elements, sense the threshold voltage Vth of the driving element DT in real time in the sampling step to sense the current compensated for the threshold voltage Vth. And an internal compensating part 7T1C supplied to the light emitting element EL.

또한, 본 발명의 픽셀 회로는 샘플링 단계 보다 앞선 초기화 단계에서 커패시터(Cst)에 제1 전압(VDD)을 공급한 후에 샘플링 단계에서 제1 전압(VDD) 보다 낮은 제2 전압(Vref)을 공급한 다음, 발광 단계에서 커패시터(Cst)에 제1 전압(VDD)을 공급하는 커패시터 전압 설정부를 포함한다.Also, the pixel circuit of the present invention supplies the first voltage VDD to the capacitor Cst in the initialization step prior to the sampling step, and then supplies the second voltage Vref lower than the first voltage VDD in the sampling step. Next, a capacitor voltage setting unit that supplies the first voltage VDD to the capacitor Cst in the light emitting step is included.

픽셀 회로는 데이터 라인(102)과 게이트 라인(103)에 연결된다. 또한, 픽셀 회로는 전원 라인들(21, 22, 23)에 연결된다. 게이트 라인(103)은 픽셀 라인들 각각에서 스캔 신호[SCAN(N-1), SCAN(N)]가 인가되는 게이트 라인들(31, 32)과, 발광 제어 신호(이하, “EM 신호”라 함)가 인가되는 게이트 라인(33)으로 나뉘어질 수 있다. The pixel circuit is connected to the data line 102 and the gate line 103. Further, the pixel circuit is connected to the power lines 21, 22, 23. The gate line 103 includes gate lines 31 and 32 to which scan signals [SCAN(N-1) and SCAN(N)] are applied to each of the pixel lines, and a light emission control signal (hereinafter referred to as “EM signal”). ) May be divided into gate lines 33 to which it is applied.

전원 라인들(21, 22, 23)은 픽셀 구동 전압(VDD)을 서브 픽셀들(101)에 공급하기 위한 제1 전원 라인(21), 초기화 전압(Vini)과 발광 소자(EL)의 저전위 전원 전압(VSS)을 서브 픽셀들(101)에 공급하기 위한 제2 전원 라인(22), 기준 전압(Vref)을 픽셀들에 공급하기 위한 제3 전원 라인(23)을 포함한다. 전원 라인들(21, 22, 23)은 전원부(150)에 연결된다.The power lines 21, 22, and 23 are the first power line 21 for supplying the pixel driving voltage VDD to the sub pixels 101, the initialization voltage Vini and the low potential of the light emitting element EL. It includes a second power line 22 for supplying the power voltage VSS to the sub-pixels 101 and a third power line 23 for supplying the reference voltage Vref to the pixels. The power lines 21, 22, and 23 are connected to the power supply unit 150.

전원부(150)는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(150)는 호스트 시스템으로부터의 직류 입력 전압을 조정하여 표시패널 구동부와 표시패널(100)의 구동에 필요한 전원을 발생한다. 전원부(150)는 감마 기준 전압(GMA), 게이트 오프 전압(VGH). 게이트 온 전압(VGL), VDD, Vini(=VSS), Vref 등의 직류 전원을 출력할 수 있다. 감마 기준 전압(GMA)은 데이터 구동부(110)에 공급된다. 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)은 게이트 구동부(120)에 공급된다. The power supply unit 150 may include a charge pump, a regulator, a buck converter, and a boost converter. The power supply unit 150 adjusts the DC input voltage from the host system to generate power required for driving the display panel driver and the display panel 100. The power supply unit 150 includes a gamma reference voltage (GMA) and a gate-off voltage (VGH). DC power sources such as gate-on voltage (VGL), VDD, Vini (= VSS), and Vref can be output. The gamma reference voltage GMA is supplied to the data driver 110. The gate-off voltage VGH and the gate-on voltage VGL are supplied to the gate driver 120.

표시패널(100)의 화면 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다. Touch sensors may be disposed on a screen of the display panel 100. The touch input may be sensed using separate touch sensors or may be sensed through pixels. The touch sensors may be implemented as in-cell type or in-cell type touch sensors disposed on a screen of a display panel or embedded in a pixel array in an on-cell type or an add-on type. Can be.

표시패널 구동부는 입력 영상의 픽셀 데이터를 서브 픽셀들(101)에 기입하여 표시패널(100)의 화면 상에 입력 영상을 재현한다. 표시패널 구동부는 데이터 구동부(110), 게이트 구동부(120), 및 타이밍 콘트롤러(130)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서(Demultiplexer, 112)를 더 포함할 수 있다. The display panel driver reproduces the input image on the screen of the display panel 100 by writing the pixel data of the input image to the sub-pixels 101. The display panel driver includes a data driver 110, a gate driver 120, and a timing controller 130. The display panel driver may further include a demultiplexer 112 disposed between the data driver 110 and the data lines 102.

표시패널 구동부는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.The display panel driving unit may operate in a low-speed driving mode. The low-speed driving mode may be set to analyze the input image and reduce power consumption of the display device when the input image does not change as many as a preset number of frames. In the low-speed driving mode, when a still image is input for a predetermined time or more, the refresh rate of pixels may be lowered to control the data writing period of the pixels and reduce power consumption. The low-speed driving mode is not limited when a still image is input. For example, the display panel driving circuit may operate in a low-speed driving mode when the display device operates in a standby mode or when a user command or input image is not input to the display panel driving circuit for a predetermined time or longer.

데이터 구동부(110)는 디지털 데이터인 입력 영상의 픽셀 데이터를 디지털-아날로그 변환기(Digital to Analog Converter, 이하 “DAC”라 함)를 이용하여 감마 보상 전압으로 변환하여 데이터 전압(Vdata)을 발생한다. 감마 보상 전압은 감마 기준 전압(GMA)을 분압하여 계조별 전압을 발생하는 데이터 구동부(110)의 분압 회로로부터 출력되어 DAC에 입력된다. 데이터 전압(Vdata)은 디멀티플렉서(112)를 통해 표시패널(100)의 데이터 라인들(102)에 공급될 수 있다. The data driver 110 converts the pixel data of the input image, which is digital data, to a gamma compensation voltage using a digital to analog converter (hereinafter referred to as “DAC”) to generate a data voltage (Vdata). The gamma compensation voltage is output from the voltage dividing circuit of the data driver 110 that divides the gamma reference voltage GMA to generate voltages for each gray level, and is input to the DAC. The data voltage Vdata may be supplied to the data lines 102 of the display panel 100 through the demultiplexer 112.

픽셀 회로의 구동 소자가 도 3과 같이 p 채널 트랜지스터로 구현되는 경우에 화이트 계조 전압은 데이터 구동부(110)로부터 출력되는 픽셀 데이터 전압 범위에서 최소 전압이다. 예를 들어, 픽셀 데이터의 화이트 계조 전압은 0V이고 블랙 계조 전압은 5V 로 설정될 수 있다. When the driving element of the pixel circuit is implemented as a p-channel transistor as shown in FIG. 3, the white gradation voltage is the minimum voltage in the pixel data voltage range output from the data driver 110. For example, the white gradation voltage of the pixel data may be 0V and the black gradation voltage may be set to 5V.

디멀티플렉서(112)는 데이터 구동부(110)의 한 채널을 통해 출력되는 데이터 전압(Vdata)을 다수의 데이터 라인들(102)에 시분할하여 분배한다. 디멀티플렉서(112)로 인하여 데이터 구동부(110)의 채널수가 감소될 수 있다. The demultiplexer 112 distributes the data voltage Vdata output through one channel of the data driver 110 to a plurality of data lines 102. The number of channels of the data driver 110 may be reduced due to the demultiplexer 112.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(Bezel, BZ) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호(G1~Gn)를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호(G1~Gn)는 스캔 신호[SCAN(N-1), SCAN(N)]과, EM 신호[EM(N)]를 포함한다. N은 자연수이다. 게이트 신호(G1~Gn)의 전압은 게이트 오프 전압(VGH)과 게이트 온 전압(VGL) 사이에서 스윙한다. The gate driver 120 may be implemented as a gate in panel (GIP) circuit formed directly on a bezel area (BZ) on the display panel 100 together with a TFT array of pixel arrays. The gate driver 120 outputs a gate signal to the gate lines 103 under the control of the timing controller 130. The gate driver 120 may sequentially supply the signals to the gate lines 103 by shifting the gate signals G1 to Gn using a shift register. The gate signals G1 to Gn include a scan signal [SCAN(N-1), SCAN(N)] and an EM signal [EM(N)]. N is a natural number. The voltage of the gate signals G1 to Gn swings between the gate off voltage VGH and the gate on voltage VGL.

게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 스캔 신호[SCAN(N-1), SCAN(N)]를 출력하고, 시프트 클럭에 따라 스캔 신호(SCAN1, SCAN2)를 순차적으로 시프트한다. 제2 게이트 구동부(122)는 EM 신호(EM)를 출력하고, 시프트 클럭에 따라 EM 신호(EM)를 순차적으로 시프트한다. 베젤(bezel)이 없는 모델의 경우에, 제1 및 제2 게이트 구동부들(121, 122)를 구성하는 스위치 소자들 중 적어도 일부가 픽셀 어레이 내에 분산 배치될 수 있다. The gate driver 120 may include a first gate driver 121 and a second gate driver 122. The first gate driver 121 outputs the scan signals SCAN(N-1) and SCAN(N), and sequentially shifts the scan signals SCAN1 and SCAN2 according to the shift clock. The second gate driver 122 outputs the EM signal EM and sequentially shifts the EM signal EM according to the shift clock. In the case of a model without a bezel, at least some of the switch elements constituting the first and second gate drivers 121 and 122 may be distributedly disposed in the pixel array.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 픽셀 데이터와, 픽셀 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 수직 동기신호(Vsync)의 1 주기는 1 프레임 기간이다. 수평 동기 신호(Hsync)와 데이터 인에이블 신호(DE)의 1 주기는 1 수평 기간(1H)이다. 데이터 인에이블 신호(DE)의 펄스는 1 픽셀 라인의 픽셀들에 기입될 1 라인 데이이터와 동기된다. 데이터 인에이블 신호(DE)를 카운트하는 방법으로 프레임 기간과 수평 기간을 알 수 있으므로, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync)는 생략될 수 있다. The timing controller 130 receives pixel data of an input image and a timing signal synchronized with the pixel data from the host system. The timing signal includes a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a clock (CLK), and a data enable signal (DE). One period of the vertical synchronization signal Vsync is one frame period. One cycle of the horizontal synchronization signal Hsync and the data enable signal DE is one horizontal period (1H). The pulse of the data enable signal DE is synchronized with one line data to be written to pixels of one pixel line. Since the frame period and the horizontal period are known by counting the data enable signal DE, the vertical synchronization signal Vsync and the horizontal synchronization signal Hsync may be omitted.

호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기의 메인 회로 보드일 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130)와 표시패널 구동부, 및 전원부는 하나의 드라이브 집적 회로(Drive IC)에 집적될 수 있다. The host system may be a main circuit board of a TV (Television) system, a set top box, a navigation system, a personal computer (PC), a home theater system, a mobile device, or a wearable device. In a mobile device or a wearable device, the timing controller 130, the display panel driver, and the power supply unit may be integrated in one drive integrated circuit (Drive IC).

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다. The timing controller 130 controls the operation timing of the display panel driving units 110, 112, and 120 by multiplying the input frame frequency by i times to a frame frequency of input frame frequency x i (i is a positive integer greater than 0) Hz. Can be. The input frame frequency is 60 Hz in the National Television Standards Committee (NTSC) method and 50 Hz in the Phase-Alternating Line (PAL) method. The timing controller 130 may lower the frame frequency to a frequency between 1 Hz and 30 Hz in order to lower the refresh rate of pixels in the low speed driving mode.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 MUX 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 레벨 시프터(level shifter)를 통해 게이트 오프 전압(VGH)과 게이트 온 전압(VGL)으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 온 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 오프 전압(VGH)으로 변환한다. The timing controller 130 controls the data timing control signal for controlling the operation timing of the data driver 110 and the operation timing of the demultiplexer array 112 based on the timing signals Vsync, Hsync, and DE received from the host system. For generating the MUX signal, a gate timing control signal for controlling the operation timing of the gate driver 120 is generated. The voltage level of the gate timing control signal output from the timing controller 130 may be converted into a gate-off voltage VGH and a gate-on voltage VGL through a level shifter and supplied to the gate driver 120. . The level shifter converts a low level voltage of the gate timing control signal to a gate-on voltage VGL, and a high level voltage of the gate timing control signal to a gate-off voltage VGH. .

도 3 및 도 10을 참조하면, 픽셀 회로는 구동 소자(DT)의 문턱 전압(Vth)을 실시간 센싱하여 문턱 전압(Vth)이 보상된 전류를 발광 소자(EL)에 공급하는 내부 보상부(7T1C)와, 구동 소자(DT)의 게이트에 연결된 커패시터(Cst)의 전압을 설정하는 커패시터 전압 설정부(3T)를 포함한다. 픽셀 회로의 구동 소자(DT)와 스위치 소자들(M1~M9)은 TFT(Thin Film Transistor)로 구현될 수 있다. Referring to FIGS. 3 and 10, the pixel circuit senses the threshold voltage Vth of the driving element DT in real time and supplies an internal compensation unit 7T1C that supplies a current compensated by the threshold voltage Vth to the light emitting element EL. ) And a capacitor voltage setting unit 3T for setting the voltage of the capacitor Cst connected to the gate of the driving element DT. The driving element DT and the switch elements M1 to M9 of the pixel circuit may be implemented as a thin film transistor (TFT).

내부 보상부(7T1C)는 구동 소자(DT), 커패시터(Cst) 및 제1 내지 제6 스위치 소자들(M1~M6)을 포함한다. 커패시터 전압 설정부(3T)는 제7 내지 제9 스위치 소자들(M7~M9)을 포함한다. 스위치 소자들(M1~M9)과 구동 소자(DT)는 p 채널 트랜지스터로 구현될 수 있다.The internal compensator 7T1C includes a driving element DT, a capacitor Cst, and first to sixth switch elements M1 to M6. The capacitor voltage setting unit 3T includes seventh to ninth switch elements M7 to M9. The switch elements M1 to M9 and the driving element DT may be implemented as p-channel transistors.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL) 등으로 이루어진다. 발광 단계(t3)에서 OLED에 전류가 흐를 때 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되고, 그 결과 발광층(EML)이 가시광을 방출할 수 있다. The light emitting element EL may be implemented as an OLED. The OLED includes an organic compound layer formed between the anode and the cathode. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), an electron injection layer (Electron Injection layer, EIL). When a current flows through the OLED in the light emitting step (t3), holes passing through the hole transport layer (HTL) and electrons passing through the electron transport layer (ETL) are moved to the light emitting layer (EML) to form excitons, resulting in the light emitting layer (EML) It can emit visible light.

발광 소자(EL)의 애노드는 제4 및 제6 스위치 소자들(M4, M6) 사이의 제5 노드(n5)에 연결된다. 발광 소자(EL)의 캐소드는 VSS(=Vini)가 인가되는 제2 전원 라인(22)에 연결된다. 발광 소자(EL)는 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 흐르는 전류로 발광된다. The anode of the light emitting element EL is connected to the fifth node n5 between the fourth and sixth switch elements M4 and M6. The cathode of the light emitting element EL is connected to the second power line 22 to which VSS (=Vini) is applied. The light emitting element EL emits light with a current flowing according to the gate-source voltage Vgs of the driving element DT.

제1 스위치 소자(M1)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)와 제3 노드(n3)를 연결한다. 제2 노드(n2)는 구동 소자(DT)의 게이트, 커패시터(Cst)의 제1 전극, 및 제1 스위치 소자(M1)의 제1 전극에 연결된다. 제3 노드(n3)는 구동 소자(DT)의 제2 전극, 제1 스위치 소자(M1)의 제2 전극, 및 제4 스위치 소자(M4)의 제1 전극에 연결된다. 제1 스위치 소자(M1)의 게이트는 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(32)에 연결된다. 제1 스위치 소자(M)의 제1 전극은 제2 노드(n2)에 연결되고, 제1 스위치 소자(M1)의 제2 전극은 제3 노드(n3)에 연결된다.The first switch element M1 is turned on according to the gate-on voltage VGL of the Nth scan signal SCAN(N) to connect the second node n2 and the third node n3. The second node n2 is connected to the gate of the driving element DT, the first electrode of the capacitor Cst, and the first electrode of the first switch element M1. The third node n3 is connected to the second electrode of the driving element DT, the second electrode of the first switch element M1, and the first electrode of the fourth switch element M4. The gate of the first switch element M1 is connected to the second gate line 32 to which the Nth scan signal SCAN(N) is applied. The first electrode of the first switch element M is connected to the second node n2, and the second electrode of the first switch element M1 is connected to the third node n3.

제2 스위치 소자(M2)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 데이터 라인(102)을 제1 노드(n1)에 연결하여 데이터 라인(102)의 전압을 제1 노드(n1)에 공급한다. 제2 스위치 소자(M2)의 게이트는 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(32)에 연결된다. 제2 스위치 소자(M2)의 제1 전극은 제1 노드(n1)에 연결된다. 제2 스위치 소자(M2)의 제2 전극은 데이터 라인(102)에 연결된다. 제1 노드(n1)는 제2 스위치 소자(M2)의 제1 전극, 제3 스위치 소자(M2)의 제2 전극, 및 구동 소자(DT)의 제1 전극에 연결된다.The second switch element M2 is turned on according to the gate-on voltage VGL of the N-th scan signal [SCAN(N)] to connect the data line 102 to the first node n1, and thus the data line 102 ) Is supplied to the first node n1. The gate of the second switch element M2 is connected to the second gate line 32 to which the Nth scan signal SCAN(N) is applied. The first electrode of the second switch element M2 is connected to the first node n1. The second electrode of the second switch element M2 is connected to the data line 102. The first node n1 is connected to the first electrode of the second switch element M2, the second electrode of the third switch element M2, and the first electrode of the driving element DT.

제3 스위치 소자(M3)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD가 인가되는 제1 전원 라인(21)을 제1 노드(n1)에 연결한다. 제3 스위치 소자(M3)의 게이트는 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(33)에 연결된다. 제3 스위치 소자(M3)의 제1 전극은 제1 전원 라인(21)에 연결된다. 제3 스위치 소자(M3)의 제2 전극은 제1 노드(n1)에 연결된다.The third switch element M3 is turned on according to the gate-on voltage VGL of the EM signal EM(N) to connect the first power line 21 to which VDD is applied to the first node n1. . The gate of the third switch element M3 is connected to the third gate line 33 to which the EM signal EM(N) is applied. The first electrode of the third switch element M3 is connected to the first power line 21. The second electrode of the third switch element M3 is connected to the first node n1.

제4 스위치 소자(M4)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제3 노드(n3)를 제5 노드(n5)에 연결한다. 제4 스위치 소자(M4)의 게이트는 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(33)에 연결된다. 제4 스위치 소자(M4)의 제1 전극은 제3 노드(n3)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다. 제5 노드(n5)는 발광 소자(EL)의 애노드, 제4 스위치 소자(M4)의 제2 전극, 및 제6 스위치 소자(M2)의 제2 전극에 연결된다.The fourth switch element M4 is turned on according to the gate-on voltage VGL of the EM signal EM(N) to connect the third node n3 to the fifth node n5. The gate of the fourth switch element M4 is connected to the third gate line 33 to which the EM signal EM(N) is applied. The first electrode of the fourth switch element M4 is connected to the third node n3, and the second electrode is connected to the fifth node n5. The fifth node n5 is connected to the anode of the light emitting element EL, the second electrode of the fourth switch element M4, and the second electrode of the sixth switch element M2.

제5 스위치 소자(M5)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 노드(n2)를 Vini(=VSS)가 인가되는 제2 전원 라인(22)에 연결한다. 제5 스위치 소자(M5)의 게이트는 제N-1 스캔 신호[SCAN(N-1)]가 인가되는 제1 게이트 라인(31)에 연결된다. 제5 스위치 소자(M5)의 제1 전극은 제2 노드(n2)에 연결되고, 제2 전극은 제2 전원 라인(22)에 연결된다.The fifth switch element M5 is turned on according to the gate-on voltage VGL of the N-1 scan signal [SCAN(N-1)] and Vini (=VSS) is applied to the second node n2. It is connected to the second power line 22. The gate of the fifth switch element M5 is connected to the first gate line 31 to which the N-1 scan signal [SCAN(N-1)] is applied. The first electrode of the fifth switch element M5 is connected to the second node n2, and the second electrode is connected to the second power line 22.

제6 스위치 소자(M6)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 제2 전원 라인(22)을 제5 노드(n5)에 연결한다. 제6 스위치 소자(M6)의 게이트는 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(32)에 연결된다. 제6 스위치 소자(M6)의 제1 전극은 제2 전원 라인(22)에 연결되고, 제2 전극은 제5 노드(n5)에 연결된다.The sixth switch element M6 is turned on according to the gate-on voltage VGL of the N-th scan signal SCAN(N) to connect the second power line 22 to the fifth node n5. The gate of the sixth switch element M6 is connected to the second gate line 32 to which the Nth scan signal SCAN(N) is applied. The first electrode of the sixth switch element M6 is connected to the second power line 22, and the second electrode is connected to the fifth node n5.

구동 소자(DT)는 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제2 노드(n2)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.The driving element DT controls the current flowing through the light emitting element EL according to the gate-source voltage Vgs to drive the light emitting element EL. The driving element DT includes a gate connected to the second node n2, a first electrode connected to the first node n1, and a second electrode connected to the third node n3.

커패시터(Cst)는 제4 노드(n4)와 제2 노드(n2) 사이에 연결되어 샘플링 단계(t1)에서 샘플링된 구동 소자(DT)의 게이트 전압 만큼 보상된 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 저장한다. 서브 픽셀들(101) 각각에서 구동 소자(DT)의 문턱 전압(Vth) 만큼 보상된 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)가 구동되기 때문에서 서브 픽셀들(101)에서 구동 소자(DT)의 특성 편차가 보상되어 균일한 구동 특성으로 구동될 수 있다.The capacitor Cst is connected between the fourth node n4 and the second node n2, and the gate-source of the driving element DT compensated by the gate voltage of the driving element DT sampled in the sampling step t1. Store the inter-voltage (Vgs). Since the light emitting element EL is driven according to the gate-source voltage Vgs of the driving element DT compensated by the threshold voltage Vth of the driving element DT in each of the sub pixels 101, the sub pixel Deviation in the characteristics of the driving element DT in the fields 101 may be compensated and driven with uniform driving characteristics.

제7 스위치 소자(M7)는 제N-1 스캔 신호[SCAN(N-1)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD가 인가되는 제1 전원 라인(21)을 제4 노드(n4)에 연결한다. 제7 스위치 소자(M7)의 게이트는 제N-1 스캔 신호[SCAN(N-1)]가 인가되는 제1 게이트 라인(31)에 연결된다. 제7 스위치 소자(M7)의 제1 전극은 제4 노드(n4)에 연결되고, 제2 전극은 제1 전원 라인(21)에 연결된다. The seventh switch element M7 is turned on according to the gate-on voltage VGL of the N-1 scan signal [SCAN(N-1)] and the first power line 21 to which VDD is applied is the fourth node. (n4). The gate of the seventh switch element M7 is connected to the first gate line 31 to which the N-1 scan signal [SCAN(N-1)] is applied. The first electrode of the seventh switch element M7 is connected to the fourth node n4, and the second electrode is connected to the first power line 21.

제8 스위치 소자(M8)는 제N 스캔 신호[SCAN(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 Vref가 인가되는 제3 전원 라인(23)을 제4 노드(n4)에 연결한다. 제8 스위치 소자(M8)의 게이트는 제N 스캔 신호[SCAN(N)]가 인가되는 제2 게이트 라인(32)에 연결된다. 제8 스위치 소자(M8)의 제1 전극은 제3 전원 라인(23)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다.The eighth switch element M8 is turned on according to the gate-on voltage VGL of the Nth scan signal [SCAN(N)], and the third power line 23 to which Vref is applied is applied to the fourth node n4. Connect. The gate of the eighth switch element M8 is connected to the second gate line 32 to which the Nth scan signal SCAN(N) is applied. The first electrode of the eighth switch element M8 is connected to the third power line 23, and the second electrode is connected to the fourth node n4.

제9 스위치 소자(M9)는 EM 신호[EM(N)]의 게이트 온 전압(VGL)에 따라 턴-온되어 VDD가 인가되는 제1 전원 라인(21)을 제4 노드(n4)에 연결한다. 제9 스위치 소자(M9)의 게이트는 EM 신호[EM(N)]가 인가되는 제3 게이트 라인(33)에 연결된다. 제9 스위치 소자(M9)의 제1 전극은 제1 전원 라인(21)에 연결되고, 제2 전극은 제4 노드(n4)에 연결된다. The ninth switch element M9 is turned on according to the gate-on voltage VGL of the EM signal EM(N) to connect the first power line 21 to which VDD is applied to the fourth node n4. . The gate of the ninth switch element M9 is connected to the third gate line 33 to which the EM signal [EM(N)] is applied. The first electrode of the ninth switch element M9 is connected to the first power line 21, and the second electrode is connected to the fourth node n4.

도 3에 도시된 픽셀 회로는 서브 픽셀들 각각에서 구동 소자(DT)의 문턱 전압(Vth)을 실시간 센싱하여 문턱 전압(Vth)의 변화를 구동 소자(DT)의 게이트 전압에 보상함으로써 구동 소자(DT)의 열화를 실시간 보상하는 내부 보상 회로를 포함한다. 이 픽셀 회로의 경우, 커패시터(Cst)에 Vref가 인가되기 때문에 제조 공정에서 커패시터(Cst)가 단락(short circuit)되는 불량이 발생하더라도 암점 불량이 되기 때문에 화질에 큰 악영향을 주지 않는다. 특히, 도 3에 도시된 픽셀 회로는 데이터 라인의 전압을 구동 소자(DT)에 직접 인가하여 구동 소자(DT)의 문턱 전압(Vth)을 센싱할 수 있고, VDD의 IR 드롭을 보상하여 화면 위치에 따른 휘도 편차를 개선할 수 있다. The pixel circuit shown in FIG. 3 senses the threshold voltage Vth of the driving element DT in each of the sub-pixels in real time and compensates for the change in the threshold voltage Vth to the gate voltage of the driving element DT ( DT) includes an internal compensation circuit that compensates for deterioration in real time. In the case of this pixel circuit, since Vref is applied to the capacitor Cst, even if a defect in which the capacitor Cst is short-circuited in the manufacturing process is a dark point defect, it does not significantly affect image quality. In particular, the pixel circuit shown in FIG. 3 can sense the threshold voltage Vth of the driving element DT by directly applying the voltage of the data line to the driving element DT, and compensate the IR drop of the VDD to compensate for the IR drop of the screen The luminance deviation according to can be improved.

도 4는 도 3에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다. 도 5는 픽셀 회로에 인가되는 직류 전원 전압을 보여 주는 도면이다. 도 6은 초기화 단계, 샘플링 단계, 발광 단계에서 픽셀 회로의 주요 노드 전압을 보여 주는 도면이다. 도 7은 도 5에 도시된 픽셀 회로에서 초기화 단계의 전류 패스(current path)를 보여 주는 회로도이다. 도 8은 도 5에 도시된 픽셀 회로에서 샘플링 단계의 전류 패스를 보여 주는 회로도이다. 도 9는 도 5에 도시된 픽셀 회로에서 발광 단계의 전류 패스를 보여 주는 회로도이다. FIG. 4 is a waveform diagram showing a method of driving the pixel circuit shown in FIG. 3. 5 is a diagram showing a DC power supply voltage applied to a pixel circuit. 6 is a diagram showing main node voltages of a pixel circuit in an initialization step, a sampling step, and a light emission step. FIG. 7 is a circuit diagram showing a current path of an initialization step in the pixel circuit shown in FIG. 5. FIG. 8 is a circuit diagram showing the current path of the sampling stage in the pixel circuit shown in FIG. 5. 9 is a circuit diagram showing a current path of a light emitting step in the pixel circuit shown in FIG. 5.

도 3 내지 도 6을 참조하면, VDD, Vref, Vini(=VSS) 등의 직류 전압이 픽셀 회로에 공급된다. 또한, 데이터 전압(Vdata)과 게이트 신호(SCAN(N-1), SCAN(N), EM(N)]가 픽셀 회로에 공급된다. 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]의 전압은 VGH와 VGL 사이에서 스윙하는 펄스로 발생될 수 있다. 도 5에 도시된 바와 같이 픽셀 회로에 인가되는 직류 전압은 VDD > Vref > Vini(=VSS)로 설정될 수 있다. 일 예로, VDD = 12V, Vref = 3V, Vini = VSS = 0V 일 수 있다. 3 to 6, DC voltages such as VDD, Vref, and Vini (= VSS) are supplied to the pixel circuit. Also, the data voltage Vdata and the gate signals SCAN(N-1), SCAN(N), and EM(N) are supplied to the pixel circuits. Gate signals [SCAN(N-1), SCAN(N), EM(N)] may be generated by a pulse swinging between VGH and VGL The DC voltage applied to the pixel circuit can be set to VDD> Vref> Vini (=VSS) as shown in FIG. For example, VDD = 12V, Vref = 3V, Vini = VSS = 0V.

데이터 구동부(110)로부터 출력되는 데이터 전압(Vdata)은 0V 이상 5V 이하의 전압 범위로 설정될 수 있다. 구동 소자(DT)가 p 채널 트랜지스터로 구현되는 경우, 화이트 계조의 데이터 전압(Vdata)은 Vini(= VSS)와 같은 0V로 설정될 수 있고, 블랙 계조의 데이터 전압(Vdata)은 Vref 높고 VDD 보다 낮은 5V로 설정될 수 있다. VGH는 VDD 보다 높은 전압으로 설정되고, VGL은 Vini(= VSS) 보다 낮은 전압으로 설정된다. The data voltage Vdata output from the data driver 110 may be set to a voltage range of 0V or more and 5V or less. When the driving element DT is implemented as a p-channel transistor, the data voltage Vdata of the white gradation can be set to 0 V, such as Vini (= VSS), and the data voltage Vdata of the black gradation is higher than Vref and higher than VDD. It can be set to low 5V. VGH is set to a voltage higher than VDD, and VGL is set to a voltage lower than Vini (= VSS).

Vini가 부극성 전압이 아니라 VSS와 같은 0V로 설정되면 VGL가 높여 VGH와 VGL 사이의 전압차를 줄여 게이트 신호의 킥백(kickback)으로 인한 화면(AA)의 휘도차가 감소될 수 있다. 일 예로, VGH = 13V, VGL = -4V로 설정될 수 있다. When Vini is set to 0V, which is not the negative voltage, but VSS, VGL is increased to reduce the voltage difference between VGH and VGL, thereby reducing the luminance difference of the screen AA due to kickback of the gate signal. For example, VGH = 13V and VGL = -4V may be set.

도 4에 도시된 픽셀 회로의 구동 파형은 제N 픽셀 라인에 배치된 서브 픽셀의 구동 방법을 보여 준다. 픽셀 회로는 초기화 단계(t0), 샘플링 단계(t1), 및 발광 단계(t3)로 나뉘어 구동된다. 샘플링 단계(t1)와 발광 단계(t3) 사이에 유지 단계(t2)가 설정될 수 있다. 도 4에서 “1H”는 1 수평 기간이다. The driving waveform of the pixel circuit shown in FIG. 4 shows a driving method of sub-pixels arranged on the Nth pixel line. The pixel circuit is driven by being divided into an initialization step t0, a sampling step t1, and a light emission step t3. A sustain step t2 may be set between the sampling step t1 and the light emission step t3. In FIG. 4, “1H” is 1 horizontal period.

초기화 단계(t0)에서, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 온 전압(VGL)의 펄스로 발생된다. 이 때, 제N 스캔 신호[SCAN(N)]와 제N EM 신호[EM(N)]는 게이트 오프 전압(VGH)을 유지한다. 따라서, 도 7에 도시된 바와 같이 초기화 단계(t0)에서 제5 및 제7 스위치 소자들(M5, M7)이 턴-온되는 반면, 나머지 스위치 소자들(M1~M4, M6, M8, M9)는 오프 상태를 유지한다. In the initialization step t0, the N-1 scan signal [SCAN(N-1)] is generated with a pulse of the gate-on voltage VGL. At this time, the N-th scan signal [SCAN(N)] and the N-th EM signal [EM(N)] maintain the gate-off voltage VGH. Therefore, as illustrated in FIG. 7, the fifth and seventh switch elements M5 and M7 are turned on in the initialization step t0, while the remaining switch elements M1 to M4, M6, M8, and M9 are turned on. Keeps it off.

제N-1 픽셀 라인의 샘플링 단계(t1)와 제N 픽셀 라인의 초기화 단계(t0)가 제N-1 스캔 신호[SCAN(N-1)]에 의해 동시에 발생된다. 제N-1 스캔 신호[SCAN(N-1)]는 제N-1 픽셀 라인의 서브 픽셀에 기입될 데이터 전압(Vdata)에 동기되어 제N-1 픽셀 라인의 서브 픽셀의 제1 노드(n1)에 데이터 전압을 공급한다. 이와 동시에, 제N-1 스캔 신호[SCAN(N-1)]는 제N 픽셀 라인의 서브 픽셀들에서 제4 노드(n4)에 VDD를 공급하여 커패시터(Cst)의 전압을 VDD로 초기화한다. The sampling step t1 of the N-1 pixel line and the initialization step t0 of the Nth pixel line are simultaneously generated by the N-1 scan signal [SCAN(N-1)]. The N-1 scan signal [SCAN(N-1)] is synchronized with the data voltage Vdata to be written to the subpixel of the N-1 pixel line, and the first node n1 of the subpixel of the N-1 pixel line ) To supply the data voltage. At the same time, the N-1 scan signal SCAN(N-1) supplies VDD to the fourth node n4 from sub-pixels of the N-th pixel line to initialize the voltage of the capacitor Cst to VDD.

초기화 단계(t0)에서, 제1 노드(n1)의 전압(Vn1)은 도 6에 도시된 바와 같이 제2 및 제3 스위치 소자들(M2, M3)이 오프 상태이기 때문에 플로팅(floating) 상태이다. 제2 노드(n2)의 전압(Vn2)은 초기화 단계에서 제5 스위치 소자(M5)가 턴-온되기 때문에 Vini(=VSS)로 초기화된다. 제4 노드(n4)의 전압(Vn4)은 초기화 단계(t0)에서 제7 스위치 소자(M7)가 턴-온되기 때문에 VDD로 초기화된다.In the initialization step t0, the voltage Vn1 of the first node n1 is floating because the second and third switch elements M2 and M3 are off as shown in FIG. 6. . The voltage Vn2 of the second node n2 is initialized to Vini (=VSS) because the fifth switch element M5 is turned on in the initialization phase. The voltage Vn4 of the fourth node n4 is initialized to VDD because the seventh switch element M7 is turned on in the initialization step t0.

샘플링 단계(t1)에서, 제N 스캔 신호[SCAN(N)]는 게이트 온 전압(VGL)의 펄스로 발생되고, 제N 픽셀 라인의 서브 픽셀들에 기입될 데이터 전압(Vdata)이 발생된다. 이 때, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 오프 전압(VGH)으로 반전되고, 제N EM 신호[EM(N)]는 게이트 오프 전압(VGH)을 유지한다. 따라서, 도 8에 도시된 바와 같이 샘플링 단계(t1)에서 제1, 제2, 제6 및 제8 스위치 소자들(M1, M2, M6, M8)이 턴-온되는 반면, 나머지 스위치 소자들(M3, M4, M5, M7, M9)는 오프 상태를 유지한다. In the sampling step t1, the Nth scan signal SCAN(N) is generated with a pulse of the gate-on voltage VGL, and a data voltage Vdata to be written to sub-pixels of the Nth pixel line is generated. At this time, the N-th scan signal [SCAN(N-1)] is inverted to the gate-off voltage VGH, and the N-th EM signal [EM(N)] maintains the gate-off voltage VGH. Accordingly, as illustrated in FIG. 8, in the sampling step t1, the first, second, sixth, and eighth switch elements M1, M2, M6, and M8 are turned on, while the remaining switch elements ( M3, M4, M5, M7, and M9) remain off.

제N 스캔 신호[SCAN(N)]는 제N 픽셀 라인의 샘플링 단계(t1)에서 제N 픽셀 라인의 서브 픽셀에 기입될 데이터 전압(Vdata)에 동기되어 제N 픽셀 라인의 서브 픽셀의 제1 노드(n1)에 데이터 전압(Vdata)을 공급한다. 이와 동시에, 제N 스캔 신호[SCAN(N)]는 제N+1 픽셀 라인의 서브 픽셀들에서 제4 노드(n4)에 VDD를 공급하여 커패시터(Cst)의 전압을 VDD로 초기화한다. The Nth scan signal [SCAN(N)] is synchronized with the data voltage Vdata to be written to the subpixel of the Nth pixel line in the sampling step t1 of the Nth pixel line, and the first of the subpixels of the Nth pixel line. The data voltage Vdata is supplied to the node n1. At the same time, the N-th scan signal SCAN(N) supplies VDD to the fourth node n4 from sub-pixels of the N+1 pixel line to initialize the voltage of the capacitor Cst to VDD.

샘플링 단계(t1)에서 제1 스위치 소자(M1)는 턴-온되어 구동 소자(DT)의 게이트와 제2 전극을 연결한다. 샘플링 단계(t1)에서 제1 스위치 소자(M1)를 통해 제2 노드(n2)와 제3 노드(n3)가 연결되기 때문에 턴-온된 구동 소자(DT)를 통해 제3 노드(n3)의 전압이 데이터 전압(Vdata)으로 상승될 때 제2 노드(n2)의 전압(Vn2)이 상승된다. 샘플링 단계(t1)에서 구동 소자(DT)의 게이트 전압이 상승하여 구동 소자(DT)의 문턱 전압(Vth)의 절대치(|Vth|)에 도달할 때 구동 소자(DT)가 턴-오프된다. 따라서, 샘플링 단계(t1)와 유지 단계(t2)에서 커패시터(Cst)에 Vref - (Vdata - |Vth|)이 저장되어 구동 소자(DT)의 문턱 전압(Vth)이 샘플링된다. 제1 스위치 소자(M1)는 발광 단계(t3)에서 턴-오프되어 구동 소자(DT)를 통과한 전류가 발광 소자(EL)로 흐를 수 있도록 오프 상태를 유지하여야 한다.In the sampling step t1, the first switch element M1 is turned on to connect the gate of the driving element DT and the second electrode. Since the second node n2 and the third node n3 are connected through the first switch element M1 in the sampling step t1, the voltage of the third node n3 through the turned-on driving element DT When the data voltage Vdata rises, the voltage Vn2 of the second node n2 rises. In the sampling step t1, when the gate voltage of the driving element DT rises to reach the absolute value (|Vth|) of the threshold voltage Vth of the driving element DT, the driving element DT is turned off. Therefore, in the sampling step t1 and the holding step t2, Vref-(Vdata-|Vth|) is stored in the capacitor Cst, and the threshold voltage Vth of the driving element DT is sampled. The first switch element M1 must be turned off in the light emission step t3 to maintain the off state so that the current passing through the driving element DT flows to the light emitting element EL.

샘플링 단계(t1)에서 도 6에 도시된 바와 같이 제1 노드(n1)의 전압(Vn1)은 제2 스위치 소자(M2)가 턴-온되고 제3 스위치 소자(M3)가 오프 상태이기 때문에 데이터 전압(Vdata)으로 충전된다. 제2 노드(n2)의 전압(Vn2) 즉, 구동 소자(DT)의 게이트 전압은 샘플링 단계(t1)에서 Vref - VDD + Vini로부터 Vdata - |Vth|로 변한다. 샘플링 단계(t1)에서 제4 노드(n4)의 전압(Vn4)은 턴-온된 제8 스위치 소자(M8)를 통해 Vref가 인가되어 VDD로부터 Vref로 낮아진다. 샘플링 단계(t1)에서 제2 노드(n2)의 전압은 제5 스위치 소자(M5)가 턴-오프될 때 커패시터 커플링(Capacitor coupling)을 통해 제4 노드(n4)의 전압이 VDD로부터 Vref로 떨어진 만큼 전압 강하되어 Vref - VDD + Vini로 낮아진 후에 턴-온된 제2 스위치 소자(M2)를 통해 Vdata - |Vth|로 변한다. In the sampling step t1, the voltage Vn1 of the first node n1 is data as the second switch element M2 is turned on and the third switch element M3 is off as shown in FIG. 6. It is charged with the voltage Vdata. The voltage Vn2 of the second node n2, that is, the gate voltage of the driving element DT changes from Vref-VDD + Vini to Vdata-|Vth| in the sampling step t1. In the sampling step t1, the voltage Vn4 of the fourth node n4 is lowered from VDD to Vref by applying Vref through the eighth switched-on M8. In the sampling step t1, the voltage of the second node n2 is the voltage of the fourth node n4 from VDD to Vref through the capacitor coupling when the fifth switch element M5 is turned off. After the voltage drops as much as it falls, it decreases to Vref-VDD + Vini, and then changes to Vdata-|Vth| through the turned-on second switch element M2.

본 발명은 초기화 단계(t0)에서 커패시터(Cst)에 VDD를 인가한 후에 샘플링 단계(t1)가 시작될 때 커패시터(Cst)에 VDD 보다 낮은 Vref를 인가하여 구동 소자(DT)의 게이트 전압의 하강을 유도한다. 그 결과, 본 발명은 가장 낮은 화이트 계조 전압 Vdata = 0V에서 Vini = VSS로 설정하여도 p 채널 트랜지스터로 구현되는 구동 소자(DT)의 문턱 전압을 센싱할 수 있으므로 Vini와 VSS를 동일 전압을 설정할 수 있다. 따라서, 본 발명은 Vini를 VSS와 같은 0V로 설정하여 하나의 전원 라인(22)을 통해 픽셀들에 Vini와 VSS를 공급할 수 있으므로 픽셀 어레이에서 전원 배선 개수를 줄이고 VGL을 높일 수 있다.The present invention applies a Vref lower than VDD to the capacitor Cst when the sampling step t1 starts after applying the VDD to the capacitor Cst in the initialization step t0, thereby reducing the gate voltage of the driving element DT. Induces. As a result, the present invention can sense the threshold voltage of the driving element DT implemented as a p-channel transistor even if Vini = VSS is set at the lowest white gradation voltage Vdata = 0V, so Vini and VSS can be set to the same voltage. have. Therefore, according to the present invention, Vini is set to 0 V, which is the same as VSS, so that Vini and VSS can be supplied to pixels through one power line 22, thereby reducing the number of power wirings in the pixel array and increasing VGL.

유지 단계(t2)는 게이트 신호[SCAN(N-1), SCAN(N), EM(N)]가 게이트 오프 전압(VGH)을 유지하여 모든 스위치 소자들(M1~M9)이 오프 상태를 유지한다. 따라서, 픽셀 회로의 주요 노드들(n1~n5)이 플로팅(floating)되어 구동 소자(DT)의 문턱 전압 센싱 동작을 유지한다.In the maintenance step t2, the gate signals [SCAN(N-1), SCAN(N), and EM(N)] maintain the gate-off voltage VGH, so that all the switch elements M1 to M9 are kept off. do. Therefore, the main nodes n1 to n5 of the pixel circuit are floated to maintain the threshold voltage sensing operation of the driving element DT.

발광 단계(t3)에서, 제N EM 신호[EM(N)]는 게이트 온 전압(VGL)으로 반전되고, 제N 스캔 신호[SCAN(N)]는 게이트 오프 전압(VGH)으로 반전된다. 이 때, 제N-1 스캔 신호[SCAN(N-1)]는 게이트 오프 전압(VGH)을 유지한다. 따라서, 도 9에 도시된 바와 같이 발광 단계(t3)에서 제3, 제4, 및 제9 스위치 소자들(M3, M4, M9)이 턴-온되는 반면, 나머지 스위치 소자들(M1, M2, M5-M89)은 오프 상태를 유지한다.In the light emission step t3, the N-th EM signal [EM(N)] is inverted to the gate-on voltage VGL, and the N-th scan signal SCAN(N) is inverted to the gate-off voltage VGH. At this time, the N-1 scan signal [SCAN(N-1)] maintains the gate off voltage VGH. Therefore, as illustrated in FIG. 9, in the light emission step t3, the third, fourth, and ninth switch elements M3, M4, and M9 are turned on, while the remaining switch elements M1, M2, M5-M89) remains off.

발광 단계(t3)에서 도 6에 도시된 바와 같이 제1 및 제4 노드(n1, n4)의 전압(Vn1)은 턴-온된 제3 및 제9 스위치 소자(M2, M9)을 통해 공급되는 VDD로 인하여 VDD로 변한다. 제2 노드(n2)의 전압(Vn2) 즉, 구동 소자(DT)의 게이트 전압은 발광 단계(t1)에서 VDD - Vref + Vdata - |Vth|로 변한다. In the light emission step t3, as illustrated in FIG. 6, the voltages Vn1 of the first and fourth nodes n1 and n4 are VDD supplied through the turned-on third and ninth switch elements M2 and M9. Due to VDD. The voltage Vn2 of the second node n2, that is, the gate voltage of the driving element DT changes to VDD-Vref + Vdata-|Vth| in the light emission step t1.

발광 단계(t3)에서 발광 소자(EL)의 전류(IOLED)는 아래의 식과 같다. 이 식에서 알 수 있는 바와 같이, 발광 소자(EL)의 전류(IOLED)는 구동 소자(DT)의 문턱 전압(Vth)에 영향을 받지 않으므로 구동 소자(DT)의 경시 변화나 픽셀들간 문턱 전압(Vth) 편차에 영향을 받지 않는다. 또한, 발광 소자(EL)의 전류(IOLED)는 VDD의 IR 드롭 영향을 받지 않는다. The current I OLED of the light emitting element EL in the light emitting step t3 is as follows. As can be seen from this equation, since the current I OLED of the light emitting element EL is not affected by the threshold voltage Vth of the driving element DT, the change over time of the driving element DT or the threshold voltage between pixels ( Vth) It is not affected by the deviation. Further, the current IOLED of the light emitting element EL is not affected by the IR drop of VDD.

Figure pat00001
Figure pat00001

Figure pat00002
Figure pat00002

Figure pat00003
Figure pat00003

Figure pat00004
Figure pat00004

여기서, K는 구동 소자(DT)의 전하 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수이다. Vgs는 구동 소자(DT)의 게이트 소스간 전압이다. Here, K is a proportional constant determined by charge mobility, parasitic capacitance, and channel capacity of the driving element DT. Vgs is the voltage between the gate sources of the driving element DT.

도 10은 도 5에 도시된 픽셀 회로에서 내부 보상부와 커패시터 전압 설정부를 보여 주는 회로도이다. 도 11은 도 10에 도시된 커패시터 전압 설정부가 다수의 서브 픽셀들에 공유되는 예를 보여 주는 도면이다. 도 11에서, 101R, 101G, 및 101B는 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 각각 나타낸다. 10 is a circuit diagram illustrating an internal compensation unit and a capacitor voltage setting unit in the pixel circuit shown in FIG. 5. FIG. 11 is a diagram illustrating an example in which the capacitor voltage setting unit illustrated in FIG. 10 is shared by a plurality of sub-pixels. In Fig. 11, 101R, 101G, and 101B denote red sub-pixels, green sub-pixels, and blue sub-pixels, respectively.

도 10 및 도 11을 참조하면, 픽셀은 컬러 구현을 위하여 다수의 서브 픽셀들(101R, 101G, 10B)를 포함한다. Referring to FIGS. 10 and 11, a pixel includes a plurality of sub-pixels 101R, 101G, and 10B for color realization.

서브 픽셀들(101R, 101G, 10B) 각각은 내부 보상부(7T1C)를 포함한다. 커패시터 전압 설정부(3T)가 서브 픽셀들(101R, 101G, 10B) 각각에 형성되면 그 만큼 픽셀 회로의 크기가 커져 고 PPI(Pixel Per Inch)를 구현하기가 어렵다. Each of the sub pixels 101R, 101G, and 10B includes an internal compensation unit 7T1C. When the capacitor voltage setting unit 3T is formed in each of the sub-pixels 101R, 101G, and 10B, the size of the pixel circuit increases as much as that, and it is difficult to implement a high pixel per inch (PPI).

본 발명은 다수의 서브 픽셀들(101R, 101G, 10B)이 하나의 커패시터 전압 설정부(3T)를 공유하도록 서브 픽셀들(101R, 101G, 10B)에 하나의 커패시터 전압 설정부(3T)를 연결한다. 같은 픽셀 라인에 나란히 배치된 서브 픽셀들(101R, 101G, 10B)은 전원 전압(VDD, Vref, Vini=VSS)와 게이트 신호를 공유하기 때문에 이 서브 픽셀들(101R, 101G, 10B)이 하나의 커패시터 전압 설정부(3T)를 공유하여도 도 7 내지 도 9와 같이 정상적으로 동작할 수 있다. 커패시터 전압 설정부(3T)의 크기는 내부 보상부(7T1C) 보다 작다. The present invention connects one capacitor voltage setting unit 3T to the sub-pixels 101R, 101G, and 10B so that the plurality of sub-pixels 101R, 101G, and 10B share one capacitor voltage setting unit 3T. do. Since the sub-pixels 101R, 101G, and 10B arranged side by side in the same pixel line share a gate signal with the power supply voltage (VDD, Vref, Vini = VSS), these sub-pixels 101R, 101G, 10B are one Even if the capacitor voltage setting unit 3T is shared, it can operate normally as shown in FIGS. 7 to 9. The size of the capacitor voltage setting unit 3T is smaller than the internal compensation unit 7T1C.

한편, 탑 에미션(top emission) 구조의 픽셀은 TFT 어레이 위에도 발광면이 존재하기 때문에 커패시터 전압 설정부(3T)로 인한 개구율 저하가 없다. On the other hand, the pixel of the top emission structure has a light emitting surface on the TFT array, so that the aperture ratio is not lowered due to the capacitor voltage setting unit 3T.

도 12는 제2 전원 라인의 평면 구조를 보여 주는 평면도이다. 12 is a plan view showing a planar structure of a second power line.

도 12를 참조하면, 본 발명은 Vini를 VSS와 같은 0V로 설정할 수 있다. 이 경우, 하나의 제2 전원 라인(22)을 통해 서브 픽셀들(101R, 101G, 101B)에 Vini와 VSS를 공급할 수 있다. Referring to FIG. 12, the present invention may set Vini to 0V as VSS. In this case, Vini and VSS may be supplied to the sub-pixels 101R, 101G, and 101B through one second power line 22.

일반적으로, VSS 배선은 표시패널의 가장자리에만 형성되지만, 본 발명은 도 12에 도시된 바와 같이 VSS 배선이 Vini 배선과 연결된 제2 전원 라인(22)으로 구현되기 때문에 화면 내의 픽셀들에도 VSS 배선들이 연결되는 효과를 얻을 수 있다. In general, the VSS wiring is formed only on the edge of the display panel. However, since the VSS wiring is implemented as the second power line 22 connected to the Vini wiring as shown in FIG. 12, VSS wiring is also applied to pixels in the screen. It is possible to obtain a linking effect.

제2 전원 라인(22)은 표시패널(100)의 외곽부를 따라 형성된 외곽 배선(221, 222)에 연결된다. 외곽 배선(221, 222)은 표시패널(100)의 상단 및 하단 베젤들 각각에 형성된 제1 외곽 배선들(221)과, 제1 외곽 배선들(221)에 연결되도록 표시패널(100)의 좌측과 우측 베젤들 각각에 형성된 제2 외곽 배선들(222)을 포함한다. 표시패널(100)의 좌우측 베젤을 줄이기 위하여, 제2 외곽 배선들(222)의 두께(폭)를 제1 외곽 배선(221)의 그 것 보다 작게 하더라도 픽셀 어레이 내의 제2 전원 배선(22)으로 인하여 제2 전원(22)의 배선 면적이 기존 보다 훨씬 커서 제2 전원(22)의 저항이 작게 된다. 따라서, 본 발명은 표시패널(100)의 좌우측 베젤을 줄이면서도 VDD의 IR 드롭 뿐 아니라 VSS의 IR 드롭도 개선할 수 있다. The second power line 22 is connected to the outer wirings 221 and 222 formed along the outer portion of the display panel 100. The outer wirings 221 and 222 are the first outer wirings 221 formed on each of the upper and lower bezels of the display panel 100 and the left side of the display panel 100 to be connected to the first outer wirings 221. And second outer wires 222 formed on each of the right bezels. In order to reduce the left and right bezels of the display panel 100, even if the thickness (width) of the second outer wirings 222 is smaller than that of the first outer wirings 221, the second power wirings 22 in the pixel array Due to this, the wiring area of the second power source 22 is much larger than before, so that the resistance of the second power source 22 is small. Accordingly, the present invention can improve the IR drop of the VSS as well as the IR drop of the VDD while reducing the left and right bezels of the display panel 100.

도 12의 예에서, 제2 전원 라인(22)의 제1 외곽부(221) 두께(폭)는 1500μm, 제2 외곽부(222) 두께는 500μm로 설정된다. 픽셀 어레이 내에 형성된 제2 전원 라인들(22) 각각은 두 개의 제2 외곽부들(221) 사이에 연결되고 그 두께가 4μm로 설정될 수 있다. In the example of FIG. 12, the thickness (width) of the first outer portion 221 of the second power line 22 is set to 1500 μm, and the thickness of the second outer portion 222 is set to 500 μm. Each of the second power lines 22 formed in the pixel array may be connected between two second outer portions 221 and a thickness of 4 μm may be set.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above description, those skilled in the art will appreciate that various changes and modifications are possible without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the scope of the claims.

21 : 제1 전원 라인 22, 221, 222 : 제2 전원 라인
23 : 제3 전원 라인 100 : 표시패널
102 : 데이터 라인 103 : 게이트 라인
101 : 서브 픽셀(픽셀 회로) 110 : 데이터 구동부
112 : 디멀티플렉서 120 : 게이트 구동부
130 : 타이밍 콘트롤러 M1~M9 : 픽셀 회로의 스위치 소자
DT : 픽셀 회로의 구동 소자 EL : 픽셀 회로의 발광 소자
Cst : 픽셀 회로의 커패시터 3T : 픽셀 회로의 커패시터 전압 설정부
7T1C : 픽셀 회로의 내부 보상부21: first power line 22, 221, 222: second power line
23: third power line 100: display panel
102: data line 103: gate line
101: sub-pixel (pixel circuit) 110: data driver
112: demultiplexer 120: gate driver
130: timing controller M1 to M9: switch element of the pixel circuit
DT: driving element of pixel circuit EL: light emitting element of pixel circuit
Cst: capacitor of the pixel circuit 3T: capacitor voltage setting unit of the pixel circuit
7T1C: Internal compensation part of pixel circuit

Claims (13)

발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자, 및 상기 구동 소자의 게이트에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 상기 구동 소자의 문턱 전압을 센싱하여 상기 문턱 전압이 보상된 전류를 상기 발광 소자에 공급하는 내부 보상부; 및
다수의 스위치 소자들을 이용하여 상기 샘플링 단계 보다 앞선 초기화 단계에서 상기 커패시터에 제1 전압을 공급한 후에 상기 샘플링 단계에서 상기 제1 전압 보다 낮은 제2 전압을 공급한 다음, 발광 단계에서 상기 커패시터에 상기 제1 전압을 공급하는 커패시터 전압 설정부를 포함하는 픽셀 회로. A threshold voltage of the driving element is sensed in a sampling step including a light emitting element, a driving element supplying current to the light emitting element according to a gate-source voltage, a capacitor connected to the gate of the driving element, and a plurality of switch elements An internal compensation unit supplying the current compensated by the threshold voltage to the light emitting device; And
After supplying a first voltage to the capacitor in an initialization step prior to the sampling step using a plurality of switch elements, supplying a second voltage lower than the first voltage in the sampling step, and then supplying the capacitor to the capacitor in a light emitting step. A pixel circuit including a capacitor voltage setting unit that supplies a first voltage. 제 1 항에 있어서,
픽셀들 각각은 컬러가 다른 다수의 서브 픽셀들을 포함하고,
상기 서브 픽셀들 각각은 상기 내부 보상부를 포함하고,
상기 서브 픽셀들이 상기 커패시터 전압 설정부를 공유하는 픽셀 회로.According to claim 1,
Each of the pixels includes a plurality of sub-pixels of different colors,
Each of the sub-pixels includes the internal compensation unit,
A pixel circuit in which the sub-pixels share the capacitor voltage setting unit. 제 1 항에 있어서,
상기 내부 보상부의 스위치 소자들은,
제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 제2 노드와 제3 노드를 연결하는 제1 스위치 소자;
상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 제1 노드에 연결하는 제2 스위치 소자;
발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자;
상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 노드를 제5 노드에 연결하는 제4 스위치 소자;
제2 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 노드를 상기 제2 전압 보다 낮은 제3 전압이 인가되는 제3 전원 라인에 연결하는 제5 스위치 소자; 및
상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 전원 라인을 상기 제5 노드에 연결하는 제6 스위치 소자를 포함하고,
상기 제2 스캔 신호가 상기 초기화 단계에서 상기 게이트 온 전압으로 발생되고 상기 샘플링 단계에서 게이트 오프 전압으로 반전된 후에 상기 발광 단계에서 게이트 오프 전압으로 유지되고,
상기 제1 스캔 신호는 상기 초기화 단계에서 상기 게이트 오프 전압으로 발생되고 상기 샘플링 단계에서 상기 게이트 온 전압으로 반전된 후, 상기 발광 단계에서 상기 게이트 오프 전압을 유지하며,
상기 발광 제어 신호가 상기 초기화 단계와 상기 샘플링 단계에서 상기 게이트 오프 전압으로 유지된 후에, 상기 발광 단계에서 상기 게이트 온 전압으로 반전되고,
상기 내부 보상부의 스위치 소자들과 상기 커패시터 전압 설정부의 스위치 소자들은 상기 게이트 온 전압에 따라 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로. According to claim 1,
Switch elements of the internal compensation unit,
A first switch element that is turned on according to the gate-on voltage of the first scan signal to connect the second node and the third node;
A second switch element connecting a data line to which a data voltage is applied by being turned on according to a gate-on voltage of the first scan signal to a first node;
A third switch element that is turned on according to the gate-on voltage of the emission control signal and connects a first power line to which the first voltage is applied to the first node;
A fourth switch element that is turned on according to the gate-on voltage of the light emission control signal to connect the third node to a fifth node;
A fifth switch element that is turned on according to the gate-on voltage of the second scan signal to connect the second node to a third power line to which a third voltage lower than the second voltage is applied; And
And a sixth switch element that is turned on according to the gate-on voltage of the first scan signal to connect the third power line to the fifth node,
The second scan signal is generated as the gate-on voltage in the initialization step and inverted to the gate-off voltage in the sampling step, and then maintained at the gate-off voltage in the light-emitting step.
The first scan signal is generated as the gate-off voltage in the initialization step and inverted to the gate-on voltage in the sampling step, and then the gate-off voltage is maintained in the light-emitting step,
After the emission control signal is maintained at the gate-off voltage in the initialization step and the sampling step, it is inverted to the gate-on voltage in the emission step,
The switch element of the internal compensation unit and the switch elements of the capacitor voltage setting unit are turned on according to the gate-on voltage and turned off according to the gate-off voltage. 제 3 항에 있어서,
상기 발광 소자의 애노드는 상기 제5 노드에 연결되고, 상기 발광 소자의 캐소드는 상기 제3 전압이 인가되는 제3 전원 라인에 연결되며,
상기 구동 소자는
상기 제2 노드에 연결된 게이트, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하고,
상기 커패시터는 상기 제4 노드와 상기 제2 노드 사이에 연결되는 픽셀 회로. The method of claim 3,
The anode of the light emitting element is connected to the fifth node, the cathode of the light emitting element is connected to a third power line to which the third voltage is applied,
The driving element
A gate connected to the second node, a first electrode connected to the first node, and a second electrode connected to the third node,
The capacitor is a pixel circuit connected between the fourth node and the second node. 제 4 항에 있어서,
상기 제1 스위치 소자는,
상기 제1 스캔 신호가 인가되는 제2 게이트 라인에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하고,
상기 제2 스위치 소자는,
상기 제2 게이트 라인에 연결된 게이트, 상기 제1 노드에 연결된 제1 전극, 및 상기 데이터 라인에 연결된 제2 전극을 포함하고,
제3 스위치 소자는,
상기 발광 제어 신호 신호가 인가되는 제3 게이트 라인에 연결된 게이트, 상기 제1 전원 라인에 연결된 제1 전극, 및 상기 제1 노드에 연결된 제2 전극을 포함하고,
상기 제4 스위치 소자는,
상기 제3 게이트 라인에 연결된 게이트, 상기 제3 노드에 연결된 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하고,
상기 제5 스위치 소자는,
상기 제2 스캔 신호가 인가되는 제1 게이트 라인에 연결된 게이트, 상기 제2 노드에 연결된 제1 전극, 및 상기 제3 전원 라인에 연결된 제2 전극을 포함하고,
상기 제6 스위치 소자는,
상기 제2 게이트 라인에 연결된 게이트, 상기 제3 전원 라인에 연결된 제1 전극, 및 상기 제5 노드에 연결된 제2 전극을 포함하는 픽셀 회로. The method of claim 4,
The first switch element,
A gate connected to a second gate line to which the first scan signal is applied, a first electrode connected to the second node, and a second electrode connected to the third node,
The second switch element,
A gate connected to the second gate line, a first electrode connected to the first node, and a second electrode connected to the data line,
The third switch element,
A gate connected to a third gate line to which the emission control signal signal is applied, a first electrode connected to the first power line, and a second electrode connected to the first node,
The fourth switch element,
A gate connected to the third gate line, a first electrode connected to the third node, and a second electrode connected to the fifth node,
The fifth switch element,
A gate connected to a first gate line to which the second scan signal is applied, a first electrode connected to the second node, and a second electrode connected to the third power line,
The sixth switch element,
A pixel circuit comprising a gate connected to the second gate line, a first electrode connected to the third power line, and a second electrode connected to the fifth node. 제 3 항에 있어서,
상기 커패시터 전압 설정부는,
상기 제2 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전원 라인을 상기 제4 노드에 연결하는 제7 스위치 소자;
상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 전압이 인가되는 제2 전원 라인을 상기 제4 노드에 연결하는 제8 스위치 소자; 및
상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전원 라인을 상기 제4 노드에 연결하는 제9 스위치 소자를 포함하는 픽셀 회로. The method of claim 3,
The capacitor voltage setting unit,
A seventh switch element that is turned on according to the gate-on voltage of the second scan signal to connect the first power line to the fourth node;
An eighth switch element that is turned on according to the gate-on voltage of the first scan signal to connect a second power line to which the second voltage is applied to the fourth node; And
And a ninth switch element that is turned on according to the gate-on voltage of the light emission control signal to connect the first power line to the fourth node. 제 6 항에 있어서,
상기 제7 스위치 소자는,
상기 제2 스캔 신호가 인가되는 제1 게이트 라인에 연결된 게이트, 상기 제4 노드에 연결된 제1 전극, 및 상기 제1 전원 라인에 연결된 제2 전극을 포함하고,
상기 제8 스위치 소자는,
상기 제1 스캔 신호가 인가되는 제2 게이트 라인에 연결된 게이트, 상기 제2 전압이 인가되는 제2 전원 라인에 연결된 제1 전극을 포함하고,
상기 제9 스위치 소자는,
상기 발광 제어 신호가 인가되는 제3 게이트 라인에 연결된 게이트, 상기 제1 전원 라인에 연결된 제1 전극, 및 상기 제4 노드에 연결된 제2 전극을 포함한 픽셀 회로.The method of claim 6,
The seventh switch element,
A gate connected to a first gate line to which the second scan signal is applied, a first electrode connected to the fourth node, and a second electrode connected to the first power line,
The eighth switch element,
A gate connected to a second gate line to which the first scan signal is applied, and a first electrode connected to a second power line to which the second voltage is applied,
The ninth switch element,
A pixel circuit including a gate connected to a third gate line to which the emission control signal is applied, a first electrode connected to the first power line, and a second electrode connected to the fourth node. 데이터 전압을 데이터 라인들에 공급하는 데이터 구동부;
제1 스캔 신호, 제2 스캔 신호, 및 발광 제어 신호를 게이트 라인들에 공급하는 게이트 구동부;
제1 전압, 제2 전압 및 제3 전압을 발생하여 전원 라인들로 출력하는 전원부; 및
상기 데이터 라인들과 상기 게이트 라인들의 교차로 정의된 매트릭스 형태로 배치되는 픽셀들을 포함하고,
상기 픽셀들 각각은 다수의 서브 픽셀들을 포함하고,
상기 서브 픽셀들 각각은,
제1 전압이 인가되는 제1 전원 라인, 발광 소자, 게이트-소스간 전압에 따라 상기 발광 소자에 전류를 공급하는 구동 소자, 및 상기 구동 소자의 게이트에 연결된 커패시터, 및 다수의 스위치 소자들을 포함하여 샘플링 단계에서 상기 구동 소자의 문턱 전압을 센싱하여 상기 문턱 전압이 보상된 전류를 상기 발광 소자에 공급하는 내부 보상부; 및
다수의 스위치 소자들을 이용하여 상기 샘플링 단계 보다 앞선 초기화 단계에서 상기 커패시터에 제1 전압을 공급한 후에 상기 샘플링 단계에서 상기 제1 전압 보다 낮은 제2 전압을 공급한 다음, 발광 단계에서 상기 커패시터에 상기 제1 전압을 공급하는 커패시터 전압 설정부를 포함하는 표시장치. A data driver supplying data voltages to the data lines;
A gate driver supplying the first scan signal, the second scan signal, and the emission control signal to the gate lines;
A power supply unit generating first voltages, second voltages, and third voltages and outputting them to power lines; And
And pixels arranged in a matrix defined by an intersection of the data lines and the gate lines,
Each of the pixels includes a plurality of sub-pixels,
Each of the sub-pixels,
Including a first power line to which a first voltage is applied, a light emitting device, a driving device that supplies current to the light emitting device according to a gate-source voltage, a capacitor connected to the gate of the driving device, and a plurality of switch elements An internal compensator configured to sense the threshold voltage of the driving element in the sampling step and supply the current compensated for the threshold voltage to the light emitting element; And
After supplying a first voltage to the capacitor in an initialization step prior to the sampling step using a plurality of switch elements, supplying a second voltage lower than the first voltage in the sampling step, and then supplying the capacitor to the capacitor in a light emitting step. A display device comprising a capacitor voltage setting unit for supplying a first voltage. 제 8 항에 있어서,
상기 서브 픽셀들 각각은 상기 내부 보상부를 포함하고,
상기 서브 픽셀들이 상기 커패시터 전압 설정부를 공유하는 표시장치. The method of claim 8,
Each of the sub-pixels includes the internal compensation unit,
A display device in which the sub-pixels share the capacitor voltage setting unit. 제 9 항에 있어서,
상기 내부 보상부의 스위치 소자들은,
제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 제2 노드와 제3 노드를 연결하는 제1 스위치 소자;
상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 데이터 전압이 인가되는 데이터 라인을 제1 노드에 연결하는 제2 스위치 소자;
발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전압이 인가되는 제1 전원 라인을 상기 제1 노드에 연결하는 제3 스위치 소자;
상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 노드를 제5 노드에 연결하는 제4 스위치 소자;
제2 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 노드를 상기 제2 전압 보다 낮은 제3 전압이 인가되는 제3 전원 라인에 연결하는 제5 스위치 소자; 및
상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제3 전원 라인을 상기 제5 노드에 연결하는 제6 스위치 소자를 포함하고,
상기 제2 스캔 신호가 상기 초기화 단계에서 상기 게이트 온 전압으로 발생되고 상기 샘플링 단계에서 게이트 오프 전압으로 반전된 후에 상기 발광 단계에서 게이트 오프 전압으로 유지되고,
상기 제1 스캔 신호는 상기 초기화 단계에서 상기 게이트 오프 전압으로 발생되고 상기 샘플링 단계에서 상기 게이트 온 전압으로 반전된 후, 상기 발광 단계에서 상기 게이트 오프 전압을 유지하며,
상기 발광 제어 신호가 상기 초기화 단계와 상기 샘플링 단계에서 상기 게이트 오프 전압으로 유지된 후에, 상기 발광 단계에서 상기 게이트 온 전압으로 반전되고,
상기 내부 보상부의 스위치 소자들과 상기 커패시터 전압 설정부의 스위치 소자들은 상기 게이트 온 전압에 따라 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 표시장치. The method of claim 9,
Switch elements of the internal compensation unit,
A first switch element that is turned on according to the gate-on voltage of the first scan signal to connect the second node and the third node;
A second switch element connecting a data line to which a data voltage is applied by being turned on according to a gate-on voltage of the first scan signal to a first node;
A third switch element that is turned on according to the gate-on voltage of the emission control signal and connects a first power line to which the first voltage is applied to the first node;
A fourth switch element that is turned on according to the gate-on voltage of the light emission control signal to connect the third node to a fifth node;
A fifth switch element that is turned on according to the gate-on voltage of the second scan signal to connect the second node to a third power line to which a third voltage lower than the second voltage is applied; And
And a sixth switch element that is turned on according to the gate-on voltage of the first scan signal to connect the third power line to the fifth node,
The second scan signal is generated as the gate-on voltage in the initialization step and inverted to the gate-off voltage in the sampling step, and then maintained at the gate-off voltage in the light-emitting step.
The first scan signal is generated as the gate-off voltage in the initialization step and inverted to the gate-on voltage in the sampling step, and then the gate-off voltage is maintained in the light-emitting step,
After the emission control signal is maintained at the gate-off voltage in the initialization step and the sampling step, it is inverted to the gate-on voltage in the emission step,
A display device in which the switch elements of the internal compensation part and the switch elements of the capacitor voltage setting part are turned on according to the gate-on voltage and turned off according to the gate-off voltage. 제 10 항에 있어서,
상기 발광 소자의 애노드는 상기 제5 노드에 연결되고, 상기 발광 소자의 캐소드는 상기 제3 전압이 인가되는 제3 전원 라인에 연결되며,
상기 구동 소자는
상기 제2 노드에 연결된 게이트, 상기 제1 노드에 연결된 제1 전극, 및 상기 제3 노드에 연결된 제2 전극을 포함하고,
상기 커패시터는 상기 제4 노드와 상기 제2 노드 사이에 연결되는 표시장치. The method of claim 10,
The anode of the light emitting element is connected to the fifth node, the cathode of the light emitting element is connected to a third power line to which the third voltage is applied,
The driving element
A gate connected to the second node, a first electrode connected to the first node, and a second electrode connected to the third node,
The capacitor is a display device connected between the fourth node and the second node. 제 13 항에 있어서,
상기 커패시터 전압 설정부는,
상기 제2 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전원 라인을 상기 제4 노드에 연결하는 제7 스위치 소자;
상기 제1 스캔 신호의 게이트 온 전압에 따라 턴-온되어 상기 제2 전압이 인가되는 제2 전원 라인을 상기 제4 노드에 연결하는 제8 스위치 소자; 및
상기 발광 제어 신호의 게이트 온 전압에 따라 턴-온되어 상기 제1 전원 라인을 상기 제4 노드에 연결하는 제9 스위치 소자를 포함하는 표시장치. The method of claim 13,
The capacitor voltage setting unit,
A seventh switch element that is turned on according to the gate-on voltage of the second scan signal to connect the first power line to the fourth node;
An eighth switch element that is turned on according to the gate-on voltage of the first scan signal to connect a second power line to which the second voltage is applied to the fourth node; And
And a ninth switch element that is turned on according to the gate-on voltage of the light emission control signal to connect the first power line to the fourth node. 제 10 항에 있어서,
표시패널의 상하단 베젤들에 각각 형성되는 제1 외곽 배선들;
상기 제1 외곽 배선들과 연결되도록 상기 표시패널의 좌우측 베젤들에 각각 형성되는 제2 외곽 배선들을 더 포함하고,
상기 제2 외곽 배선들의 두께가 상기 제1 외곽 배선들의 두께 보다 작고,
상기 제3 전원 라인들이 상기 픽셀들이 배치된 픽셀 어레이에 형성되어 상기 제1 외곽 배선들을 연결하는 표시장치.The method of claim 10,
First outer wirings respectively formed on upper and lower bezels of the display panel;
Further comprising second outer wirings formed on the left and right bezels of the display panel to be connected to the first outer wirings,
The thickness of the second outer wiring is smaller than the thickness of the first outer wiring,
The third power lines are formed on the pixel array in which the pixels are arranged, and the display device connects the first outer wirings.
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