KR20180132312A - 가변 저항 메모리 소자를 포함하는 반도체 소자 - Google Patents
가변 저항 메모리 소자를 포함하는 반도체 소자 Download PDFInfo
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Abstract
본 발명의 일부 실시예들에 따른 반도체 소자는 메모리 셀 영역과 로직 영역을 포함하는 기판; 상기 메모리 셀 영역 상에 형성된 가변 저항 메모리 소자; 상기 로직 영역 상에 형성된 로직 소자; 상기 메모리 셀 영역 상에서 상기 기판의 상면에 수평한 방향으로 연장되고, 상기 가변 저항 메모리 소자와 전기적으로 연결될 수 있도록 구성된 제1 수평 비트 라인; 상기 로직 영역 상에서 상기 상면에 수평한 방향으로 연장되고, 상기 로직 소자와 전기적으로 연결될 수 있도록 구성된 제2 수평 비트 라인; 및 상기 제1 수평 비트 라인 및 상기 제2 수평 비트 라인과 전기적으로 연결될 수 있도록 구성되고, 상기 상면에 수직한 제1 방향으로 연장되는 수직 비트 라인을 포함한다.
Description
본 발명은 가변 저항 메모리 소자를 포함하는 반도체 소자에 관한 것으로, 더욱 상세하게는 가변 저항 메모리 소자 및 논리 소자를 포함하는 반도체 소자에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화되고 있으며, 이에 따라 메모리 소자 및 논리 소자가 하나의 칩에 집적된 임베디드(embedded) 반도체 소자가 제안되어 왔다. 이러한 임베디드 반도체 소자에서 메모리 소자의 동작 성능과 로직 소자의 동작 성능을 동시에 제고시키기 위한 연구가 진행되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 일 과제는 신뢰성 및 동작 성능이 제고된 반도체 소자를 제공하는 것이다.
그러나, 본 발명의 기술적 사상이 해결하고자 하는 과제들은 상술한 과제들에 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 다양하게 확장될 수 있을 것이다.
상술한 과제를 해결하기 위한, 일부 실시예들에 따른 반도체 소자는 메모리 셀 영역과 로직 영역을 포함하는 기판; 상기 메모리 셀 영역 상에 형성된 가변 저항 메모리 소자; 상기 로직 영역 상에 형성된 로직 소자; 상기 메모리 셀 영역 상에서 상기 기판의 상면에 수평한 방향으로 연장되고, 상기 가변 저항 메모리 소자와 전기적으로 연결될 수 있도록 구성된 제1 수평 비트 라인; 상기 로직 영역 상에서 상기 상면에 수평한 방향으로 연장되고, 상기 로직 소자와 전기적으로 연결될 수 있도록 구성된 제2 수평 비트 라인; 및 상기 제1 수평 비트 라인 및 상기 제2 수평 비트 라인과 전기적으로 연결될 수 있도록 구성되고, 상기 상면에 수직한 제1 방향으로 연장되는 수직 비트 라인을 포함한다.
다른 일부 실시예들에 따른 반도체 소자는 메모리 셀 영역과 로직 영역이 정의된 기판; 상기 기판 상에 배치된 제1 절연층; 상기 제1 절연층과 기판 사이에 배치되고 상기 제1 절연층과 다른 유전율을 갖는 제2 절연층; 상기 제1 절연층 내에 배치된 가변 저항 메모리 소자; 상기 가변 저항 메모리 소자와 연결되고 상기 기판의 상면과 평행한 방향으로 연장되는 제1 수평 비트 라인; 상기 제2 절연층의 적어도 일부를 상기 상면과 수평한 방향으로 관통하는 제2 수평 비트 라인; 및 상기 제1 절연층의 적어도 일부를 상기 상면과 수직한 방향으로 관통하고 상기 제1 수평 비트 라인 및 제2 수평 비트 라인과 연결된 수직 비트 라인을 포함한다.
다른 일부 실시예들에 따른 반도체 소자는 메모리 셀 영역과 로직 영역이 정의된 기판; 상기 기판 상에 배치된 제1 절연층; 상기 제1 절연층과 기판 사이에 배치되고 상기 제1 절연층과 다른 유전율을 갖는 제2 절연층; 상기 셀 영역 상의 상기 제1 절연층 내에 배치된 가변 저항 메모리 소자; 상기 로직 영역 상에 배치된 로직 소자; 상기 메모리 셀 영역 상에서 상기 기판의 상면에 수평한 방향으로 연장되고, 상기 가변 저항 메모리 소자와 전기적으로 연결될 수 있도록 구성된 제1 수평 비트 라인; 상기 로직 영역 상에서 상기 상면에 수평한 방향으로 연장되고 상기 제2 절연층 내에 배치된 제2 수평 비트 라인;상기 상면에 수직한 제1 방향으로 연장되고 상기 제1 수평 비트 라인 및 상기 제2 수평 비트 라인과 연결된 수직 비트 라인을 포함하되, 상기 가변 저항 메모리 소자는 상기 제1 수평 비트 라인, 상기 수직 비트 라인 및 상기 제2 수평 비트 라인을 순차적으로 경유하여 상기 로직 소자와 전기적으로 연결될 수 있도록 구성된 것을 특징으로 한다.
본 발명의 기술적 사상에 의하면, RC 지연이 완화된 반도체 소자를 제공할 수 있다. 이를 통해 신뢰성이 제고된 반도체 소자를 제공할 수 있다.
도 1a는 일부 실시예들에 따른 반도체 소자에 포함될 수 있는 가변 저항 메모리 어레이를 설명하기 위한 회로도이다.
도 1b는 일부 실시예들에 따른 반도체 소자에 포함될 수 있는 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 2a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 2b는 도 2a의 절단선 2A-2A`를 따라 취한 단면도이다.
도 3a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 3b는 도 3a의 절단선 3A-3A`를 따라 취한 단면도이다.
도 4a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 4b는 도 4a의 절단선 4A-4A`를 따라 취한 단면도이다.
도 5a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 5b는 도 5a의 절단선 5A-5A`를 따라 취한 단면도이다.
도 6a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 6b는 도 6a의 절단선 6A-6A`를 따라 취한 단면도이다.
도 7a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 7b는 도 7a의 절단선 7A-7A`를 따라 취한 단면도이다.
도 8a 내지 도 8g는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1b는 일부 실시예들에 따른 반도체 소자에 포함될 수 있는 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 2a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 2b는 도 2a의 절단선 2A-2A`를 따라 취한 단면도이다.
도 3a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 3b는 도 3a의 절단선 3A-3A`를 따라 취한 단면도이다.
도 4a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 4b는 도 4a의 절단선 4A-4A`를 따라 취한 단면도이다.
도 5a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 5b는 도 5a의 절단선 5A-5A`를 따라 취한 단면도이다.
도 6a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 6b는 도 6a의 절단선 6A-6A`를 따라 취한 단면도이다.
도 7a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자를 설명하기 위한 평면도이다.
도 7b는 도 7a의 절단선 7A-7A`를 따라 취한 단면도이다.
도 8a 내지 도 8g는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
이하에서는 첨부한 도면들을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1a는 일부 실시예들에 따른 반도체 소자에 포함될 수 있는 가변 저항 메모리 어레이(1)를 개략적으로 도시한 회로도이다.
도 1a를 참조하면, 반도체 소자의 가변 저항 메모리 어레이(1)는 매트릭스 형태로 배열된 단위 셀들(U)을 포함할 수 있다.
단위 셀들(U)은 각각 액세스부(C)와 메모리부(M)를 포함할 수 있다. 단위 셀들(U)은 각각 워드 라인들(WL) 및 비트 라인들(BL)과 전기적으로 연결될 수 있다. 워드 라인들(WL)은 서로 실질적으로 평행하게 배열될 수 있다. 비트 라인들(BL)은 서로 실질적으로 평행하되 워드 라인들(WL)과 교차하도록 2차원적으로 배열될 수 있다. 일부 실시예들에서, 액세스부(C)는 트랜지스터에 해당할 수 있다. 액세스부(C)가 트랜지스터에 해당 하는 경우, 액세스부(C)의 소스에는 소스 라인들(SL)이 연결될 수 있다. 액세스부(C)는 워드 라인들(WL)의 전압에 따라 메모리부(M)로의 전류 공급을 제어한다.
소스 라인들(SL)은 서로 실질적으로 평행하게 배열될 수 있다. 소스 라인들(SL)은 워드 라인들(WL)과 동일한 방향을 따라서 연장될 수 있다. 하지만 이에 제한되는 것은 아니며, 소스 라인들(SL)은 비트 라인들(BL)과 동일한 방향을 따라서 연장될 수도 있다.
메모리부(M)는 자성 물질을 포함할 수 있다. 일부 실시예들에서, 메모리부(M)는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 이용하는 소자를 포함할 수 있다. 일부 실시예들에서, 메모리부(M)는 입력되는 전류에 의하여 자성체의 자화 방향이 변화하는 스핀 전달 토크(Spin Transfer Torque: STT) 현상을 이용하여 메모리 기능을 수행할 수 있다.
STT 현상은 한쪽 방향으로 스핀(spin)이 분극화(polarized)된 전류를 흘려줄 때, 전자의 스핀 전달에 의해 자성층의 자화 방향이 달라지는 현상을 말한다. STT 현상을 이용하는 MRAM(Magnetic Random Access Memory)을 STT-RAM 또는 STT-MRAM이라고도 한다.
도 1b는 일부 실시예들에 따른 반도체 소자에 포함될 수 있는 가변 저항 메모리 소자를 설명하기 위한 사시도이다.
도 1b를 참조하면, 가변 저항 메모리 소자(10)는 STT-MRAM을 포함하는 메모리 셀(20)을 포함한다. 메모리 셀(20)은 도 1을 참조하여 설명한 가변 저항 메모리 어레이(1)의 단위 셀들(U)에 대응할 수 있다.
메모리 셀(20)은 MTJ 구조를 가지는 자기 저항 소자(150) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)의 게이트는 워드 라인(WL)에 연결될 수 있다. 셀 트랜지스터(CT)의 소스, 드래인 중 어느 하나는 자기 저항 소자(150)를 통해 비트 라인(BL)에 연결될 수 있으며, 셀 트랜지스터(CT)의 소스, 드래인 중 다른 하나는 소스 라인(SL)에 연결될 수 있다. 셀 트랜지스터(CT)는 도 1a를 참조하여 설명한 가변 저항 메모리 어레이(1)의 액세스부(C)에 대응할 수 있다.
자기 저항 소자(150)는 자유층(free layer)(152) 및 고정층(pinned layer)(154)과, 이들 사이에 개재된 터널 배리어(156)를 포함한다. 자유층(152)은, 자유층(152)의 연장 방향에 수직 또는 수평 방향으로 자화 용이축(magnetization easy axis)을 가지고 자화 방향이 조건에 따라 가변적이다. 고정층(154)은, 자기 저항 소자(150)의 연장 방향에 수직 또는 수평 방향으로 자화 용이축을 가지고 자화 방향이 고정되어 있다.
자유층(152)과 고정층(154)은 자기 이방성 에너지가 큰 자성 물질을 포함할 수 있다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질 등이 있다.
일부 실시예에서, 자유층(152) 및 고정층(154) 중 적어도 하나는 각각 Fe, Co, Ni, Pd, 및 Pt 중에서 선택되는 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 자유층(152) 및 고정층(154) 중 적어도 하나는 Co-M1 합금(여기서, M1은 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속), 또는 Fe-M2 합금(여기서, M2는 Pt, Pd, 및 Ni 중에서 선택되는 적어도 하나의 금속)을 포함할 수 있다. 다른 일부 실시예들에서, 자유층(152) 및 고정층(154) 중 적어도 하나는 B, C, Cu, Ag, Au, Ru, Ta, 및 Cr 중에서 선택되는 적어도 하나의 물질을 더 포함할 수 있다.
터널 배리어(156)는 비자성 물질을 포함할 수 있다. 터널 배리어(156)는 예컨대, Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물을 포함할 수 있다. 다른 일부 실시예에서, 터널 배리어(156)는 Ti 질화물 또는 V(vanadium) 질화물을 포함할 수 있다. 터널 배리어(156)는 스핀 확산 길이(Spin Diffusion Distance)보다 얇은 두께를 가질 수 있다.
자기 저항 소자(150)의 저항 값은 자유층(152)의 자화 방향에 따라 달라진다. 자유층(152)에서의 자화 방향과 고정층(154)에서의 자화 방향이 평행(parallel)일 때, 자기 저항 소자(150)는 낮은 저항 값을 가지며 데이터 '0'을 저장할 수 있다. 자유층(152)에서의 자화 방향과 고정층(154)에서의 자화 방향이 반평행(antiparallel)일 때, 자기 저항 소자(150)는 높은 저항 값을 가지며, 데이터 '1'을 저장할 수 있다. 도 1b에 도시된 자유층(152) 및 고정층(154)의 배치는 예시적인 것으로서, 각각의 위치가 서로 바뀌는 것도 가능하다.
도 1b에 예시한 가변 저항 메모리 소자(10)에서, STT-MRAM의 쓰기 동작을 위하여, 워드 라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL)과 소스 라인(SL) 사이에 쓰기 전류(WC1, WC2)를 인가한다. 이때, 쓰기 전류(WC1, WC2)의 방향에 따라 자유층(152)의 자화 방향이 결정될 수 있다. 자기 저항 소자(150)에서 자유층(152)의 자화 방향은 STT 현상에 의해 변할 수 있다.
구체적으로, STT-MRAM에서 쓰기 전류(WC1, WC2)가 즉 자기 저항 소자(150)로 흐르게 되면, 고정층(154)은 쓰기 전류(WC1, WC2)의 전자 스핀을 분극시킬 수 있다. 스핀-분극된 쓰기 전류(WC1, WC2)는 자유층(152)에 토크를 가하면서 자유층(152)과 상호 작용할 수 있다. 자기 저항 소자(150)를 통과하는 스핀-분극된 쓰기 전류(WC1, WC2)가 자유층에 전달하는 토크가 소정의 임계치 보다 크면, 스핀-분극된 쓰기 전류(WC1, WC2)에 의해 자유층(152)의 자화 방향이 스위칭될 수 있다. 이에 따라, 자유층(152)의 자화 방향은 고정층에 대하여 평행 또는 반평행으로 배열할 수 있고, 자기 저항 소자(150)의 저항 상태가 변화될 수 있다.
이와 같이 STT-MRAM은 스핀-분극된 쓰기 전류(WC1, WC2)를 통해 자유층(152)의 자화 방향을 스위칭하기 때문에, 자유층(152)의 자화 방향을 스위칭하기 위하여 강한 외부 자기장의 인가가 필요하지 않다. 스위칭을 위해 필요한 자기장의 세기의 감소는 스위칭 전류의 감소를 의미므로, STT-MRAM은 셀 사이즈 감소와 함께 쓰기 전류를 감소시킬 수 있고, 쓰기 장애 문제도 해결할 수 있다. 덧붙여, STT-MRAM은 높은 터널 자기 저항비가 가능하고, 로직 하이와 로직 로우 저항 상태들 사이의 비율이 높아, 자기 도메인(magnetic domain) 내의 읽기 동작 성능을 향상시킬 수 있다.
도 1b에 예시한 가변 저항 메모리 소자(10)에서, STT-MRAM의 독출 동작을 위하여, 워드 라인(WL)에 로직 하이의 전압을 주어 셀 트랜지스터(CT)를 턴 온 시키고, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 독출 전류를 인가하여, 자기 저항 소자(150)에 저장된 데이터를 판별할 수 있다. 이때, 독출 전류의 세기는 쓰기 전류(WC1, WC2)의 세기보다 매우 작기 때문에, 독출 전류는 자유층(152)의 자화 방향이 변화시키지 않는다.
도 2a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자(100)를 설명하기 위한 평면도이다. 도 2b는 도 2a의 절단선 2A-2A`를 따라 취한 단면도이다.
도 2a 및 도 2b를 참조하면, 반도체 소자(100)는 기판(101)을 포함할 수 있다. 기판(101)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나를 포함할 수 있다. 기판(101)은 예컨대, 실리콘(Si) 또는 저머늄(Ge, germanium)와 같은 반도체, 또는 SiGe(silicon germanium), SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예컨대, III-V 족 물질은 InP, InzGa1-zAs(0 ≤ z ≤ 1), 및 AlzGa1 - zAs(0 ≤ z ≤ 1)로부터 선택될 수 있다. 2 원계 화합물은, 예컨대 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. IV 족 물질은 Si 또는 Ge일 수 있다. 그러나 일부 실시예에 의한 반도체 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 예시한 바에 제한되는 것은 아니다.
일부 실시예들을 따르면, 기판(101)은 SOI(silicon on insulator) 구조를 가질 수 있다. 다른 예에서, 기판(101)은 BOX 층(buried oxide layer)을 포함할 수 있다. 기판(101)은 도전 영역, 예컨대 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
기판(101) 상에 활성 영역을 정의하는 소자분리막(102)이 형성될 수 있다. 도 2b를 참조하면, 소자분리막(102)은 STI(shallow trench isolation) 구조를 갖는 것으로 도시되었으나, 이에 제한되는 것은 아니다. 즉 소자 분리막은 STI 외에도, DTI(deep trench isolation) 구조와 같은 다양한 구조를 가질 수 있다
기판(101) 상에는 메모리 셀 영역(MCR), 코어 페리 영역(CPR) 및 로직 영역(LR)이 정의될 수 있다. 도 2a를 참조하면, 메모리 셀 영역(MCR)이 코어 페리 영역(CPR)의 중심부에 배치되어, 기판(101)은 코어 페리 영역(CPR)이 메모리 셀 영역(MCR)을 둘러싸는 레이아웃을 가지는 것으로 도시되었으나 이에 제한되는 것은 아니다. 예컨대, 코어 페리 영역(CPR)이 메모리 셀 영역(MCR)의 중심부에 배치되어, 기판(101)은 메모리 셀 영역(MCR)이 코어 페리 영역(CPR)을 둘러싸는 레이아웃을 가질 수 있다. 메모리 셀 영역(MCR)에는 MRAM에 해당하는 자기 저항 소자(150)가 배치될 수 있다.
코어 페리 영역(CPR)은, 도시되지 않았지만, 입출력 회로, 전압 발생기 및 제어 로직 등을 포함할 수 있다. 입출력 회로는 어드레스 디코더들 및 페이지 버퍼 회로들과 연결될 수 있다. 입출력 회로는 메모리 컨트롤러로부터 수신되는 명령, 어드레스 및 데이터를 임시로 저장하는 글로벌 버퍼(Global Buffer)를 포함할 수 있다. 페이지 버퍼 회로들은 입출력 회로에 포함된 하나의 글로벌 버퍼(Global Buffer)를 공유할 수 있다.
로직 영역(LR)에는 다양한 논리 소자가 형성될 수 있다. 로직 영역(LR)은 메인 처리 유닛(MPU, main processing unit), 그래픽 처리 유닛(GPU, graphic processing unit), 인터페이스, 또는 그 외의 기능 블록 등과 같은 IP(Intellectual Property)등을 포함할 수 있다. 도시되지 않았으나, 로직 영역(LR)은 아날로그 소자가 형성되는 아날로그 영역을 더 포함할 수 있다.
반도체 소자(100)는 메모리 소자와 논리 소자가 하나의 칩에 함께 집적된 임베디드 반도체 소자일 수 있다. 도 2a를 참조하면 하나의 메모리 셀 영역(MCR) 및 하나의 로직 영역(LR)을 포함하는 것으로 도시되었으나, 이에 제한되는 것은 아니다.
메모리 셀 영역(MCR) 상에 STT-MRAM을 포함하는 메모리 셀(20)이 배치될 수 있다. 메모리 셀(20)은 MTJ 구조를 가지는 자기 저항 소자(150) 및 셀 트랜지스터(CT)를 포함할 수 있다. 셀 트랜지스터(CT)는 기판(101) 상에 형성된 게이트 절연막(116), 게이트 전극(111), 및 게이트 전극(111)의 양측의 기판(101)에 형성되는 소스/드래인 영역(S/D)을 포함할 수 있다. 셀 트랜지스터(CT)의 게이트 전극(111)은 워드 라인(미도시)에 연결될 수 있다. 셀 트랜지스터(CT)의 소스/드래인 영역(S/D) 중 어느 하나는 자기 저항 소자(150)를 통해 비트 라인(BL)에 연결될 수 있고, 셀 트랜지스터(CT)의 소스/드래인 영역(SD) 중 다른 하나는 소스 라인(SL)에 연결될 수 있다.
기판(101) 상에는 제2 절연층(130)이 배치될 수 있다. 도시되지 않았으나 제2 절연층(130)은 순차적으로 적층된 복수개의 층간 절연막을 포함할 수 있다. 제2 절연층(130)은 산화막 또는 실리콘 산화막보다 낮은 유전상수를 가질 수 있다. 제2 절연층(130)은 예컨대 SiOC 또는 SiCOH 등을 포함할 수 있다. 제2 절연층(130)의 유전율은 약 3.5미만일 수 있으나 이에 제한되는 것은 아니다. 제2 절연층(130)은 저유전(low-k) 물질 및/또는 초저유전(ultra low-k) 물질을 포함할 수 있다. 도시되지 않았으나, 도전성 배선층들(M1, M2,…, MN+1) 제2 절연층(130)의 사이 및 도전성 비아들(V1, …, VN)과 제2 절연층(130)의 사이에 도전성 배선층들(M1, M2,…, MN+1) 및 도전성 비아들(V1, …, VN)의 특성이 열화되는 것을 방지하기 위한 확산 방지층이 배치될 수 있다. 이 경우 확산 방지층은 예컨대, SiC 막 또는 SiN 막일 수 있다.
제2 절연층(130) 내에는 도전성 배선층들(M1, M2, …, MN+1), 도전성 비아들(V1, …, VN) 및 소스/드래인 콘택들(120, 121)이 배치될 수 있다. 여기서 N은 양의 정수일 수 있다.
도전성 배선층들(M1, M2, …, MN+1)은 제2 절연층(130)의 적어도 일부를 기판(101)의 상면에 평행한 방향으로 관통할 수 있다. 도전성 비아들(V1, …, VN) 및 소스/드래인 콘택들(120, 121)은 제2 절연층(130)의 적어도 일부를 기판(101)의 상면에 수직한 방향으로 관통할 수 있다. 도전성 비아들(V1, …, VN)은 기판(101) 상면에 수직한 방향으로 연장되되 속이 가득 찬 필라(pillar) 형상을 가질 수 있다.
도전성 배선층들(M1, M2, …, MN+1), 도전성 비아들(V1, …, VN) 및 소스/드래인 콘택들(120, 121) 측면 및/또는 하면에는 배리어층(미도시) 및 시드층(미도시)이 형성될 수 있다.
도전성 배선층들(M1, M2, …, MN+1), 도전성 비아들(V1, …, VN) 및/또는 소스/드래인 콘택들(120, 121)은 도전성 물질을 포함할 수 있다. 예컨대, 도전성 배선층들(M1, M2, …, MN+1), 도전성 비아들(V1, …, VN) 및 소스/드래인 콘택들(120, 121)들은 구리(Cu), 알루미늄(Al), 니켈(Ni), 은(Ag), 금(Au), 백금(Pt), 주석(Sn), 납(Pb), 티타늄(Ti), 크롬(Cr), 팔라듐(Pd), 인듐(In), 아연(Zn) 및 탄소(C)로 구성된 그룹으로부터 선택된 적어도 하나의 금속 또는 금속 합금을 포함할 수 있으나 이에 제한되지 않는다.
배리어층은 예컨대, Ta, Ti, TaN, TiN, 또는 이들의 조합을 포함할 수 있다. 시드층은 예컨대, 도전성 배선층들(M1, M2, …, MN+1), 도전성 비아들(V1, …, VN) 및/또는 소스/드래인 콘택들(120, 121)에 포함된 물질을 포함할 수 있다.
도전성 배선층들(M1, M2, …, MN+1) 중 일부 도전성 배선층들(M1)은 셀 소스 라인(CSL) 및/또는 로직 소스 라인(LSL)을 구성할 수 있다. 셀 소스 라인(CSL)은 도 1a 및 1b를 이용하여 설명한 소스 라인(SL, 1a 참조)에 대응될 수 있다. 도전성 배선층들(M1, M2, …, MN+1) 중 일부는 워드 라인(미도시)을 구성할 수 있으나 이에 제한되지 않는다.
일부 실시예들에 따르면, 게이트 절연막(116)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나를 포함할 수 있다. 예컨대, 게이트 절연막(116)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 게이트 절연막(116)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산질화물(HfON), 하프늄 실리콘 산질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산질화물(ZrON), 지르코늄 실리콘 산질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에 따르면, 게이트 절연막(116)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2를 포함할 수 있다.
일부 실시예들에 따르면, 게이트 전극(111)은 도핑된 반도체, 금속, 도전성 금속 질화물, 및 금속-반도체 화합물 중 적어도 하나의 물질을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(111)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 전극(111)은 도 2b에 예시한 바와 같이 기판(101) 상에 형성될 수 있으나 이에 제한되지 않는다. 예를 들어, 반도체 소자(100)는 기판(101)의 상면보다 낮은 레벨에 게이트 전극의 상면이 배치되도록 기판(101) 내에 매립된 구조의 게이트 전극을 포함할 수도 있다.
제2 절연층(130)상에 제1 절연층(140)이 형성될 수 있다. 제1 절연층(140)과 기판(101) 사이에 제2 절연층(130)이 개재될 수 있다. 제1 절연층(140)은 갭 필 특성이 좋은 물질일 수 있다. 제1 절연층(140)은 산화물, 질화물 및/또는 산질화물 등을 포함할 수 있다. 제1 절연층(140)의 유전율은 제2 절연층(130)의 유전율과 다를 수 있다. 제1 절연층(140)의 유전율은 제2 절연층(130)의 유전율 보다 더 클 수 있다. 제1 절연층(140)의 유전율은 약 3.5 이상일 수 있으나, 이에 제한되지 않는다.
메모리 셀 영역(MCR)의 제1 절연층(140)에는 가변 저항 구조체(150S)가 형성될 수 있다. 가변 저항 구조체(150S)는 순차적으로 적층된 하부 전극(166), 자기 저항 소자(150) 및 상부 전극(161)을 포함할 수 있다. 하부 전극(166) 및 상부 전극(161)은 도전성 물질을 포함할 수 있다. 상부 전극(161)의 상부는, 하부 전극(166), 자기 저항 소자(150) 및/또는 상부 전극(161)을 패터닝할 때 사용하고 잔류된 마스크 패턴(163P, 도 8c 참조)을 포함할 수 있다.
하부 전극(166) 및 상부 전극(161)은 반응성이 비교적 낮은 도전성 물질을 포함할 수 있다. 일부 실시예에서, 하부 전극(166) 및 상부 전극(161) 중 적어도 하나는 각각 Ti, Ta, Ru, Al, W, TaN 및 TiN 중에서 선택되는 적어도 하나의 물질을 포함하는 단일층 또는 복수의 물질층을 포함하는 다중층 구조를 가질 수 있다. 이때 하부 전극(166)의 하면과 제1 절연층(140)의 하면은 실질적으로 동일한 평면상에 배치될 수 있다.
가변 저항 구조체(150S)의 하부 전극(166)은 도전성 배선층들(M1, M2, …, MN+1), 도전성 비아들(V1, …, VN) 및/또는 소스/드래인 콘택들(120, 121)을 경유하여 기판(101)과 전기적으로 연결될 수 있다.
비트 라인 구조체(170)는 기판(101) 상에 형성될 수 있다. 비트 라인 구조체(170)는 제1 절연층(140)의 일부 및 제2 절연층(130)의 일부를 관통할 수 있다. 비트 라인 구조체(170)는 제1 수평 비트 라인(171, BLP1), 제2 수평 비트 라인(172, BLP2) 및 수직 비트 라인(173, BLV)을 포함할 수 있다. 비트라인 구조체는 도 1a 및 도 1b를 참조하여 설명한 비트 라인(BL)에 대응될 수 있다.
제1 수평 비트 라인(171)은 기판(101)의 상면에 평행한 방향으로 연장될 수 있다. 제1 수평 비트 라인(171)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 제1 수평 비트 라인(171)은 제2 절연층(130) 위에 배치될 수 있다. 제1 수평 비트 라인(171)은 메모리 셀 영역(MCR) 상에서 연장될 수 있다. 제1 수평 비트 라인(171)은 코어 페리 영역(CPR) 상에서 연장될 수 있다. 제1 수평 비트 라인(171)은 로직 영역(LR) 중 코어 페리 영역(CPR)과 인접한 부분 및/또는 로직 영역(LR) 중 메모리 셀 영역(MCR)과 인접한 부분 상에서 연장될 수 있다. 제1 수평 비트 라인(171)의 하면 중 적어도 일부는 상부 전극(161)과 전기적으로 연결될 수 있다. 제1 수평 비트 라인(171)의 하면 중 적어도 일부는 상부 전극(161)과 접할 수 있다.
제2 수평 비트 라인(172)은 기판(101)의 상면에 평행한 방향으로 연장될 수 있다. 제2 수평 비트 라인(172)은 로직 영역(LR) 상에서 연장될 수 있다. 제2 수평 비트 라인(172)은 제2 절연층(130)의 적어도 일부를 관통할 수 있다. 제2 수평 비트 라인(172)은 제1 절연층(140) 아래에 배치될 수 있다. 제2 수평 비트 라인(172)의 상면은 제2 절연층(130)의 상면과 실질적으로 동일한 평면 상에 배치될 수 있다. 이에 따라 제1 수평 비트 라인(171)은 제2 수평 비트 라인(172)보다 기판(101) 상면으로부터 더 멀리 이격될 수 있다.
수직 비트 라인(173)은 기판(101)의 상면에 수직한 방향으로 연장될 수 있다. 수직 비트 라인(173)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 수직 비트 라인(173)은 코어 페리 영역(CPR) 및/또는 메모리 셀 영역(MCR)과 인접한 로직 영역(LR) 상에서 연장될 수 있다. 수직 비트 라인(173)은 제1 및 제2 수평 비트 라인(171, 172)과 전기적으로 연결될 수 있다. 수직 비트 라인(173)은 제1 및 제2 수평 비트 라인(171, 172)과 연결될 수 있다. 수직 비트 라인(173)의 상면은 제1 수평 비트 라인(171)의 하면과 접할 수 있다. 수직 비트 라인(173)의 하면은 제2 수평 비트 라인(172)의 상면과 접할 수 있다. 수직 비트 라인(173)의 수직 방향 길이는 가변 저항 구조체(150S)의 수직 방향 길이와 실질적으로 동일할 수 있다. 수직 비트 라인(173)의 상면 및 하면은 각각 가변 저항 구조체(150S)의 상면 및 하면과 실질적으로 동일한 레벨에 형성될 수 있다. 수직 비트 라인(173)은 제2 절연층(130) 내에 형성된 도전성 비아들(V1, …, VN) 보다 더 큰 폭으로 형성될 수 있다. 이에 따라 수직 비트 라인(173)의 컨택 저항이 감소될 수 있다.
후술하듯 가변 저항 구조체(150S)를 형성하는 공정에는 복수개의 물질 층을 순차적으로 형성한 후 이를 개별화하는 공정이 포함된다. 이어서, 개별화되어 형성된 가변 저항 구조체들(150S) 사이를 채우는 절연층인 제1 절연층(140)을 제공할 수 있는데, 이러한 제1 절연층(140)은 갭 필 특성이 좋은 물질로 구성되어야 한다. 반면 로직 영역(LR)의 경우 RC 지연 등을 방지 위해서 유전율이 낮은 물질로 구성된 절연층을 채용할 필요가 있다. 이러한 두 가지 요구를 동시에 충족시키기 위해, 일부 도전성 배선층들(M1, M2, …, MN+1), 일부 도전성 비아들(V1, …, VN)들은 저유전율/초저유전율 층인 제2 절연층(130) 내에 형성하고, 가변 저항 구조체(150S)는 갭 필 특성이 좋은 제1 절연층(140) 내에 형성할 수 있다.
이에 따라 제1 절연층(140) 내에 배치된 제1 수평 비트 라인(171)은 로직 영역(LR) 중 코어 페리 영역(CPR)과 인접한 부분 및/또는 로직 영역(LR) 중 메모리 셀 영역(MCR)과 인접한 부분에서 연장되고 저유전율/초저유전율의 제2 절연층(130) 내에 배치된 제2 수평 비트 라인(172)이 로직 영역(LR)에서 연장되어 RC 지연을 방지할 수 있다. 나아가 임베디드된 자기 저항 소자(150)를 포함하는 반도체 소자(100)를 제공함으로써, 기설계된 IP를 변경할 필요가 없으므로 설계 및 제조의 측면에서 효율적이다.
비트 라인 구조체(170)는 도전성 물질을 포함할 수 있다. 비트 라인 구조체(170)는 전술한 도전성 배선층들(M1, M2, …, MN+1), 도전성 비아들(V1, …, VN) 및/또는 소스/드래인 콘택들(120, 121)과 실질적으로 동일한 조성을 가질 수 있으나, 이에 제한되지 않는다.
제1 절연층(140) 내에 도전성 배선층들(MN+1.5) 및 도전성 비아들(VN+0.5, VN+1)이 형성될 수 있다. 일부 도전성 비아들(VN+0.5)은 가변 저항 구조체(150S)와 실질적으로 동일한 레벨에 배치될 수 있다. 다른 일부 도전성 비아들(VN+1)은 제1 수평 비트 라인(171) 위에 형성될 수 있다. 일부 도전성 배선층들(MN+1.5)은 제1 수평 비트 라인(171)과 실질적으로 동일한 레벨에 배치될 수 있다. 로직 영역(LR) 상에 형성된 도전성 배선층들(MN+1.5, 182)은 일종의 스터드 역할을 할 수 있다.
코어 페리 영역(CPR) 및/또는 로직 영역(LR) 상에 로직 트랜지스터(LT)가 형성될 수 있다. 로직 트랜지스터(LT)는 기판(101) 상에 형성된 게이트 절연막(117), 게이트 전극(112), 및 게이트 전극(112)의 양측의 기판(101)에 형성되는 소스/드래인 영역(S/D)을 포함할 수 있다. 자기 저항 소자(150)는 비트 라인 구조체(170), 로직 영역(LR) 상의 제2 절연층(130) 내에 형성된 도전성 배선층들(M1, M2, …, MN+1) 및 도전성 비아들(V1, …, VN)을 통하여 로직 트랜지스터(LT)에 연결될 수 있다. 하지만 이에 제한되는 것은 아니고, 로직 트랜지스터(LT)를 대신하여 다이오드 등의 선택 소자가 제공될 수 있다.
도 3a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자(200)를 설명하기 위한 평면도이다. 도 3b는 도 3a의 절단선 3A-3A`를 따라 취한 단면도이다.
설명의 편의상 도 2a 및 도 2b를 이용하여 설명한 것과 중복되는 것을 제외하고 차이점을 위주로 기술한다.
도 3a 및 3b를 참조하면, 기판(101) 상에 제1 및 제2 절연층(145, 130)이 제공될 수 있다. 제2 절연층(130) 상에 제1 절연층(145)이 배치될 수 있다. 제2 절연층(130)은 도 2a 및 도 2b를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
제1 절연층(145)의 조성은 도 2a 및 도 2b를 참조하여 설명한 것과 실질적으로 동일할 수 있다. 제1 절연층(145)의 수직 방향 길이는 가변 저항 구조체(150S)의 수직 방향 길이와 실질적으로 동일할 수 있다. 제1 절연층(145)의 수직 방향 길이는 수직 비트 라인(173)의 수직 방향 길이와 실질적으로 동일할 수 있다. 제1 절연층(145)의 상면 및 하면은 각각 순서대로 가변 저항 구조체(150S)의 상면 및 하면과 실질적으로 동일 레벨에 형성될 수 있다. 제1 절연층(145)의 상면 및 하면은 각각 순서대로 수직 비트 라인(173)의 상면 및 하면과 실질적으로 동일 레벨에 형성될 수 있다.
제1 절연층(145) 상에 제3 절연층(135)이 형성될 수 있다. 도시되지 않았으나 제3 절연층(135)은 순차적으로 적층된 복수개의 층간 절연막으로 구성될 수 있다. 제3 절연층(135)은 산화막 또는 실리콘 산화막보다 낮은 유전상수를 가질 수 있다. 제3 절연층(135)의 유전상수는 제1 절연층(145)의 유전상수와 다를 수 있다. 제3 절연층(135)의 유전상수는 제1 절연층(145)의 유전상수보다 작을 수 있다. 제3 절연층(135)은 예컨대 SiOC 막 또는 SiCOH 등을 포함할 수 있다. 제3 절연층(135)의 유전율은 약 3.5미만일 수 있으나 이에 제한되는 것은 아니다. 제3 절연층(135)은 저유전(low-k) 물질 및/또는 초저유전(ultra low-k) 물질을 포함할 수 있다. 도시되지 않았으나, 제3 절연층(135)과 도전성 배선층들(MN+1)의 사이 및 제3 절연층(135)과 도전성 비아들(VN+1)의 사이에, 도전성 배선층들(MN+1) 및 도전성 비아들(VN+1)의 특성이 열화되는 것을 방지하기 위한 확산 방지층이 배치될 수 있으나 이에 제한되지 않는다. 이 경우 확산 방지층은 예컨대, SiC 막 또는 SiN 막일 수 있다.
제1 수평 비트 라인(171)은 제3 절연층(135)의 적어도 일부를 기판(101) 상면에 수평한 방향으로 관통할 수 있다. 제3 절연층(135)의 하면과 제1 수평 비트 라인(171)의 하면은 실질적으로 동일한 평면 상에 배치될 수 있다.
일부 실시예들에 따르면 가변 저항 구조체(150S), 가변 저항 구조체(150S)와 동일 레벨에 형성된 도전성 비아들(VN+0.5) 및 수직 비트 라인(173)을 갭필 특성이 좋은 제1 절연층(145) 내에 형성하고, 그 외 도전성 배선층들(M1, M2, …, MN+1) 및 도전성 비아들(V1, …, VN, VN+1)은 저유전율/초저유전율의 제2 및 제3 절연층(130, 135) 내에 형성할 수 있다. 이에 따라 제1 수평 비트 라인(171)이 저유전율/초저유전율의 제3 절연층(135) 내에 형성되고, 제2 수평 비트 라인(172)이 저유전율/초저유전율의 제2 절연층(130) 내에 형성되므로 RC 지연이 완화된 반도체 소자를 제공할 수 있다.
도 4a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자(300)를 설명하기 위한 평면도이다. 도 4b는 도 4a의 절단선 4A-4A`를 따라 취한 단면도이다.
설명의 편의상 도 2a 및 도 2b를 이용하여 설명한 것과 중복되는 것을 제외하고 차이점을 위주로 기술한다.
도 4a 및 도 4b를 참조하면, 비트 라인 구조체(170a)는 복수개의 수직 비트 라인(173a, BLVa)을 포함할 수 있다. 수직 비트 라인(173a)은 기판(101)의 상면에 수직한 방향으로 연장될 수 있다. 수직 비트 라인(173a)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 수직 비트 라인(173a)은 로직 영역(LR) 중 코어 페리 영역(CPR)과 인접한 부분 및/또는 로직 영역(LR) 중 메모리 셀 영역(MCR)과 인접한 부분 상에서 연장될 수 있다. 수직 비트 라인(173a)은 제1 및 제2 수평 비트 라인(171, 172)과 전기적으로 연결될 수 있다. 수직 비트 라인(173a)의 상면은 제1 수평 비트 라인(171)의 하면과 접할 수 있다. 수직 비트 라인(173a)의 하면은 제2 수평 비트 라인(172)의 상면과 접할 수 있다. 수직 비트 라인(173a)의 수직 방향 길이는 가변 저항 구조체(150S)의 수직 방향 길이와 실질적으로 동일할 수 있다. 수직 비트 라인(173a)의 상면 및 하면은 각각 가변 저항 구조체(150S)의 상면 및 하면과 실질적으로 동일한 레벨에 배치될 수 있다. 복수개의 수직 비트 라인(173a)을 구비함으로써, 수직 비트 라인(173a)의 컨택 저항이 감소될 수 있다.
도 5a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자(400)를 설명하기 위한 평면도이다. 도 5b는 도 5a의 절단선 5A-5A`를 따라 취한 단면도이다.
설명의 편의상 도 2a 및 도 2b를 이용하여 설명한 것과 중복되는 것을 제외하고 차이점을 위주로 기술한다.
도 5a 및 도 5b를 참조하면, 비트 라인 구조체(170b)는 제1 수평 비트 라인(171b, BLP1b), 제2 수평 비트 라인(172b, BLP2b) 및 수직 비트 라인(173b, BLVb)을 포함할 수 있다.
제1 수평 비트 라인(171b)은 기판(101)의 상면에 평행한 방향으로 연장될 수 있다. 제1 수평 비트 라인(171b)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 제1 수평 비트 라인(171b)은 메모리 셀 영역(MCR) 상에서 연장될 수 있다. 제1 수평 비트 라인(171b)은 코어 페리 영역(CPR) 상에서 연장될 수 있다. 제1 수평 비트 라인(171b)은 로직 영역(LR)으로부터 수평방향으로 이격될 수 있다.
제2 수평 비트 라인(172b)은 기판(101)의 상면에 평행한 방향으로 연장될 수 있다. 제2 수평 비트 라인(172b)은 로직 영역(LR) 상에서 연장될 수 있다. 제2 수평 비트 라인(172b)은 코어 페리 영역(CPR) 상에서 연장될 수 있다.
수직 비트 라인(173b)은 기판(101)의 상면에 수직한 방향으로 연장될 수 있다. 수직 비트 라인(173b)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 수직 비트 라인(173b)은 코어 페리 영역(CPR) 상에서 연장될 수 있다.
이에 따라 제1 절연층(140) 내에 배치된 제1 수평 비트 라인(171b)은 메모리 셀 영역(MCR) 및 코어 페리 영역(CPR)에서 연장되고 저유전율/초저유전율의 제2 절연층(130) 내에 배치된 제2 수평 비트 라인(172b)이 로직 영역(LR) 및 코어 페리 영역(CPR)에서 연장되어 RC 지연을 방지할 수 있다.
도 6a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자(500)를 설명하기 위한 평면도이다. 도 6b는 도 6a의 절단선 6A-6A`를 따라 취한 단면도이다.
설명의 편의상 도 2a 및 도 2b를 이용하여 설명한 것과 중복되는 것을 제외하고 차이점을 위주로 기술한다.
도 6a 및 도 6b를 참조하면, 비트 라인 구조체(170c)는 제1 수평 비트 라인(171c, BLP1c), 제2 수평 비트 라인(172c, BLP2c) 및 수직 비트 라인(173c, BLVc)을 포함할 수 있다.
제1 수평 비트 라인(171c)은 기판(101)의 상면에 평행한 방향으로 연장될 수 있다. 제1 수평 비트 라인(171c)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 제1 수평 비트 라인(171c)은 코어 페리 영역(CPR) 및 로직 영역(LR)으로부터 수평방향으로 이격될 수 있다. 제1 수평 비트 라인(171c)은 메모리 셀 영역(MCR) 상에서 연장될 수 있다. 제1 수평 비트 라인(171c)은 메모리 셀 영역(MCR) 상에서만 연장될 수 있다.
제2 수평 비트 라인(172c)은 기판(101)의 상면에 평행한 방향으로 연장될 수 있다. 제2 수평 비트 라인(172c)은 로직 영역(LR) 상에서 연장될 수 있다. 제2 수평 비트 라인(172c)은 코어 페리 영역(CPR) 상에서 연장될 수 있다. 제2 수평 비트 라인(172c)의 일부는 메모리 셀 영역(MCR) 중 코어 페리 영역(CPR)과 인접한 부분 및/또는 메모리 셀 영역(MCR) 중 로직 영역(LR)과 인접한 부분 상에서 연장될 수 있다.
수직 비트 라인(173c)은 기판(101)의 상면에 수직한 방향으로 연장될 수 있다. 수직 비트 라인(173c)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 수직 비트 라인(173c)은 메모리 셀 영역(MCR) 상에서 연장될 수 있다.
이에 따라 제1 절연층(140) 내에 배치된 제1 수평 비트 라인(171c)은 메모리 셀 영역(MCR)에서 연장되고 저유전율/초저유전율의 제2 절연층(130) 내에 배치된 제2 수평 비트 라인(172c)이 메모리 셀 영역(MCR), 코어 페리 영역(CPR) 로직 영역(LR)에서 연장되어 RC 지연을 방지할 수 있다.
도 7a는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자(600)를 설명하기 위한 평면도이다. 도 7b는 도 7a의 절단선 7A-7A`를 따라 취한 단면도이다.
설명의 편의상 도 2a 및 도 2b를 이용하여 설명한 것과 중복되는 것을 제외하고 차이점을 위주로 기술한다.
도 7a 및 도 7b를 참조하면, 기판(101) 상에 메모리 셀 영역(MCR) 및 코어 페리 영역(CPR)이 정의될 수 있다. 즉 일부 실시예들에 따른 반도체 소자(600)는 임베디드 MRAM 소자를 포함하는 SoC(System On Chip) 반도체 소자가 아닌, 반도체 기억 소자일 수 있다. 따라서 기판(101)은 메모리 셀 영역(MCR) 및 코어 페리 영역(CPR)만을 포함할 수 있다. 비트 라인 구조체(170d)는 제1 수평 비트 라인(171d), 제2 수평 비트 라인(172d) 및 수직 비트 라인(173d)을 포함할 수 있다.
제1 수평 비트 라인(171d)은 기판(101)의 상면에 평행한 방향으로 연장될 수 있다. 제1 수평 비트 라인(171d)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 제1 수평 비트 라인(171d)은 메모리 셀 영역(MCR) 및 코어 페리 영역(CPR)에 배치될 수 있다.
제2 수평 비트 라인(172d)은 기판(101)의 상면에 평행한 방향으로 연장될 수 있다. 제2 수평 비트 라인(172d)은 코어 페리 영역(CPR)에 배치될 수 있다. 제2 수평 비트 라인(172d)의 일부는 메모리 셀 영역(MCR) 중 코어 페리 영역(CPR)과 인접한 부분 상에서 연장될 수 있다.
수직 비트 라인(173d)은 기판(101)의 상면에 수직한 방향으로 연장될 수 있다. 수직 비트 라인(173d)은 제1 절연층(140)의 적어도 일부를 관통할 수 있다. 수직 비트 라인(173d)은 코어 페리 영역(CPR) 상에서 연장될 수 있다.
이에 따라 제1 절연층(140) 내에 배치된 제1 수평 비트 라인(171d)은 코어 페리 영역(CPR) 중 메모리 셀 영역(MCR)과 인접한 부분에서 연장되고 저유전율/초저유전율의 제2 절연층(130) 내에 배치된 제2 수평 비트 라인(172d)이 코어 페리 영역(CPR)에 연장되어 RC 지연을 방지할 수 있다.
하지만 이에 제한되는 것은 아니고 수직 비트 라인(173d)은 메모리 셀 영역(MCR) 상에서 연장될 수 있다. 이에 따라 제1 수평 비트 라인(171d)은 메모리 셀 영역(MCR) 상에서만 연장될 수 있고, 제2 수평 비트 라인(172d)은 메모리 셀 영역(MCR) 및 코어 페리 영역(CPR) 상에서 연장될 수 있다.
도 8a 내지 도 8g는 일부 실시예들에 따른 가변 저항 메모리 소자를 포함하는 반도체 소자의 제조방법을 설명하기 위한 도시한 단면도들이다. 도 8a 내지 도 8h는 도 2a의 절단선 2A-2A'를 따라 취한 단면도에 해당할 수 있다.
도 8a를 참조하면, 기판(101)상에 소자분리막(102)을 형성하여 활성 영역을 정의한 후, 활성 영역에 셀 트랜지스터(CT) 및 로직 트랜지스터(LT)를 형성할 수 있다.
셀 트랜지스터(CT) 및 로직 트랜지스터(LT)를 형성하기 위해 기판(101) 상에 게이트 절연막(116, 117), 게이트 전극(111, 112), 및 게이트 전극(111, 112)의 양측의 기판(101)에 배치되는 소스/드래인 영역(S/D)을 형성할 수 있다. 도시되지 않았으나, 셀 트랜지스터(CT) 및 로직 트랜지스터(LT)는 절연 캡핑 패턴 및 절연 스페이서에 의해 게이트 전극(111)의 상면 및 양 측벽이 각각 절연되도록 형성될 수 있다.
이어서, BEOL 공정을 거쳐 제2 절연층(130) 및 도전성 배선층들(M1, M2, …, MN+1), 도전성 비아들(V1, …, VN)을 형성할 수 있다. 도전성 배선층들(M1, M2, …, MN+1)을 제공하기 위하여, 도전성 물질층을 제공한 후, 이를 패터닝하여 도전성 배선층들(M1, M2, …, MN+1)을 형성한다. 이어서 도전성 배선층들(M1, M2, …, MN+1)을 커버하는 층간 절연막을 형성한 후 도전성 배선층들(M1, M2, …, MN+1)의 상면이 노출될 때까지 에치백한다. 일부 도전성 배선층들(MN+1)이 형성될 때 제2 수평 비트 라인(172, BLP2)이 동시에 형성될 수 있다. 도전성 배선층들(M1, M2, …, MN+1) 중 일부는 바로 아래에 배치된 도전성 비아들(V1, …, VN) 중 일부 또는 소스/드래인 콘택들(120, 121) 중 일부와 접할 수 있다.
도전성 비아들(V1, …, VN) 을 형성하기 위하여 층간 절연막을 제공한 후, 포토 리소그래피 등의 공정을 통해 층간 절연막을 패터닝 하여 층간 절연막 패턴을 형성한다. 이어서, 층간 절연막 패턴을 덮는 도전성 물질층을 제공한 후 층간 절연막 패턴의 상면이 노출될 때까지 이를 에치백한다. 도전성 비아들(V1, …, VN) 중 일부는 바로 아래에 형성된 도전성 배선층들(M1, M2, …, MN+1)들 중 일부와 접할 수 있다.
도 8b를 참조하면, 제2 절연층(130) 상의 기판 전면에 하부 전극층(166P), 자기 저항 물질층(150P), 상부 전극층(161P)을 순차적으로 제공할 수 있다.
하부 전극층(166P)은 하부 전극(166, 도2b 참조)과 실질적으로 동일한 물질을 포함할 수 있다. 하부 전극층(166P)을 형성하기 위하여, CVD(chemical vapor deposition), PVD(physical vapor deposition), ALD(atomic layer deposition), 또는 반응성 PLD(reactive pulsed laser deposition) 공정을 이용할 수 있다.
자기 저항 물질층(150P)은 복수개의 층으로 구성될 수 있다. 자기 저항 물질층(150P)은 예컨대 순차적으로 적층된 시드층, 자유 물질층, 터널 배리어 층, 고정 물질층 등을 포함할 수 있다.
시드층은 Ru, Pt 또는 Pd등을 포함할 수 있고, CVD, PVD, ALD, 반응성 PLD, 또는 스퍼터링 가스로서 Kr(krypton)을 사용하는 DC 마그네트론 스퍼터링(magnetron sputtering) 공정에 의해 형성될 수 있다. 자유 물질층은 MBE 또는 MOCVD 공정에 의해 형성될 수 있고, 도 1b를 이용하여 설명한 자유층(152)과 실질적으로 동일한 조성을 가질 수 있다. 터널 배리어 층은 Mg, Ti, Al, MgZn, 및 MgB 중에서 선택되는 어느 하나의 물질의 산화물, Ti 질화물, V 질화물, 또는 이들의 조합을 포함할 수 있다. 고정 물질층은 MBE 또는 MOCVD 공정에 의해 형성될 수 있고, 도 1b를 이용하여 설명한 고정층(154)과 실질적으로 동일한 조성을 가질 수 있다
상부 전극층(161P)은 상부 전극(166, 도2b 참조)과 실질적으로 동일한 물질을 포함할 수 있다. 상부 전극층(161P)을 형성하기 위해 하부 전극층(166P)을 형성하는 것과 실질적으로 동일한 방법을 이용할 수 있다.
도 8c를 참조하면, 상부 전극층(161P) 상에 마스크 패턴(163P)을 형성한다. 일부 실시예들에서, 마스크 패턴(163P)은 금속 또는 금속 질화물을 포함할 수 있다. 마스크 패턴(163P)이 도전성 물질을 포함하는 경우, Ru, W, TiN, TaN, Ti, Ta, 또는 금속성 유리 합금 중에서 선택되는 적어도 하나의 물질을 포함한다. 예컨대, 마스크 패턴(163P)은 Ru/TiN 또는 TiN/W의 이중층 구조를 가질 수 있다. 마스크 패턴(163P)은 가변 저항 구조체(150S, 도 8d 참조)를 형성하고자 하는 위치와 동일 축 상에 형성될 수 있다.
도 8d를 참조하면, 상기 복수의 마스크 패턴(163P)을 식각 마스크로 하여 하부 전극층(166P, 도 8c 참조), 자기 저항 물질층(150P, 도 8c 참조) 및 상부 전극층(161P, 도 8c 참조)을 식각할 수 있다. 이에 따라 하부 전극(166), 자기 저항 소자(150) 및 상부 전극(161)을 포함하는 가변 저항 구조체(150S)들이 형성될 수 있다. 도면에는 메모리 셀 영역(MCR) 상에 하나의 가변 저항 구조체(150S)가 형성되는 것으로 도시되었으나, 메모리 셀 영역(MCR) 상에 복수 개의 가변 저항 구조체(150S)가 열과 행을 이루어 형성될 수 있다.
하부 전극층(166P, 도 8c 참조), 자기 저항 물질층(150P, 도 8c 참조) 및 상부 전극층(161P, 도 8c 참조)을 식각하기 위하여 플라즈마 식각, RIE(reactive ion etching), IBE(ion beam etching), 또는 Ar 밀링(milling) 등의 공정을 이용할 수 있다. 일부 실시예들에 따르면, 식각 공정 후에 잔류한 마스크 패턴(163P)이 상부 전극(161)의 상부를 구성할 수 있다.
도 8e를 참조하면, 기판(101) 전면 상에 갭 필 절연막(미도시)을 충분히 제공한 후, 가변 저항 구조체(150S)의 상면이 노출될 때까지 에치백 공정을 수행함으로써, 제1 절연 물질층(140P)을 형성할 수 있다. 이에 따라 제1 절연 물질층(140P)과 가변 저항 구조체(150S)의 수직 길이가 실질적으로 동일할 수 있다.
도 8f를 참조하면, 제1 절연 물질층(140P, 도 8e 참조)을 식각 하여 제1 절연층(145)을 형성할 수 있다. 이를 위하여 제1 절연 물질층(140P) 상에 포토 레지스트(도시하지 않음)를 도포하고 노광 및 현상으로 패터닝하여 포토 레지스트 패턴(도시하지 않음)을 형성한다. 포토 레지스트 패턴에 의해 개구들(OP)이 형성될 영역이 정의될 수 있다. 이어서 포토 레지스트 패턴을 식각 마스크로 하여 일부 도전성 배선층들(MN+1) 및/또는 제2 수평 비트 라인(172, BLP2)의 상면이 노출될 때까지 제1 절연 물질층(140P, 도 8e 참조)을 식각하여 제1 절연층(145)을 형성할 수 있다.
도 8g를 참조하면 도전성 비아들(181, VN+0.5) 및 수직 비트 라인(173, BLV)을 형성할 수 있다. 제1 절연층(145) 상에 개구들(OP)을 채우기 충분하도록 도전 물질층(도시하지 않음)을 제공할 수 있다. 제1 절연층(145)을 식각 정지막(etching stop layer)으로 하여 CMP(Chemical mechanical polishing)를 수행함으로써, 도전성 비아들(181) 및 수직 비트 라인(173, BLV)을 형성할 수 있다. 이에 따라 수직 비트 라인(173, BLV)과 가변 저항 구조체(150S)의 수직 길이가 실질적으로 동일할 수 있다. 일부 실시예들에 있어서, 제1 절연층의 상면이 일부 함께 식각될 수 있다.
이어서 다시 도 2b를 참조하면 도 8e 내지 도 8g를 이용하여 도전성 비아들(181, VN+0.5) 및 수직 비트 라인(173, BLV)을 형성한 것과 유사한 방법으로 제1 수평 비트 라인(BLP1), 도전성 배선층(182, MN+1.5) 및 도전성 비아들(VN+1)을 형성할 수 있다. 순차적으로 형성된 절연 물질층들은 일체로 제1 절연층(140)을 형성할 수 있으나, 이에 제한되는 것은 아니다.
이와 달리 도 3b를 참조하면, 제1 절연층(145)상에 제3 절연층(135) 및 제1 수평 비트 라인(BLP1), 도전성 배선층(182, MN+1.5) 및 도전성 비아들(VN+1)을 형성할 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 변경시킬 수 있음을 이해할 수 있을 것이다.
101: 기판 102 소자분리막 110 워드 라인 111: 게이트 전극 116: 게이트 절연막
130: 제1 절연층 140: 제2 절연층 150: 자기 저항 소자 150S: 가변 저항 구조체 161: 상부 전극 166: 하부 전극 170: 비트라인 구조체 171: 제1 수평 비트라인, 172: 제2 수평 비트라인 173: 수직 비트라인
130: 제1 절연층 140: 제2 절연층 150: 자기 저항 소자 150S: 가변 저항 구조체 161: 상부 전극 166: 하부 전극 170: 비트라인 구조체 171: 제1 수평 비트라인, 172: 제2 수평 비트라인 173: 수직 비트라인
Claims (10)
- 메모리 셀 영역과 로직 영역을 포함하는 기판;
상기 메모리 셀 영역 상에 형성된 가변 저항 메모리 소자;
상기 로직 영역 상에 형성된 로직 소자;
상기 메모리 셀 영역 상에서 상기 기판의 상면에 수평한 방향으로 연장되고, 상기 가변 저항 메모리 소자와 전기적으로 연결될 수 있도록 구성된 제1 수평 비트 라인;
상기 로직 영역 상에서 상기 상면에 수평한 방향으로 연장되고, 상기 로직 소자와 전기적으로 연결될 수 있도록 구성된 제2 수평 비트 라인;및
상기 제1 수평 비트 라인 및 상기 제2 수평 비트 라인과 전기적으로 연결될 수 있도록 구성되고, 상기 상면에 수직한 제1 방향으로 연장되는 수직 비트 라인을 포함하는 반도체 소자. - 제1항에 있어서,
상기 가변 저항 메모리 소자는 자기 터널 접합 소자를 포함하는 것을 특징으로 하는 반도체 소자. - 제1항에 있어서,
상기 가변 저항 메모리 소자는 상기 수직 비트 라인과 동일 레벨에 배치된 것을 특징으로 하는 반도체 소자. - 제1항에 있어서,
상기 제1 수평 비트 라인은 상기 제2 수평 비트 라인보다 상기 기판으로부터 더 멀리 이격된 것을 특징으로 하는 반도체 소자. - 제1항에 있어서,
상기 가변 저항 메모리 소자를 둘러싸는 제1 절연층 및 상기 제2 수평 비트 라인을 둘러싸는 제2 절연층을 포함하되, 상기 제1 절연층의 유전상수는 상기 제2 절연층의 유전상수보다 더 큰 것을 특징으로 하는 반도체 소자. - 제5항에 있어서,
상기 제1 절연층은 상기 제2 절연층 상에 배치된 것을 특징으로 하는 반도체 소자. - 제5항에 있어서,
상기 제1 절연층 상에 배치되는 제3 절연층을 더 포함하되, 상기 제3 절연층은 상기 제2 수평 비트 라인을 둘러싸는 것을 특징으로 하는 반도체 소자. - 제7항에 있어서,
상기 제1 절연층의 유전율은 상기 제3 절연층의 유전율보다 더 큰 것을 특징으로 하는 반도체 소자. - 메모리 셀 영역과 로직 영역이 정의된 기판;
상기 기판 상에 배치된 제1 절연층;
상기 제1 절연층과 기판 사이에 배치되고 상기 제1 절연층과 다른 유전율을 갖는 제2 절연층;
상기 제1 절연층 내에 배치된 가변 저항 메모리 소자;
상기 가변 저항 메모리 소자와 연결되고 상기 기판의 상면과 평행한 방향으로 연장되는 제1 수평 비트 라인;
상기 제2 절연층의 적어도 일부를 상기 상면과 수평한 방향으로 관통하는 제2 수평 비트 라인;및
상기 제1 절연층의 적어도 일부를 상기 상면과 수직한 방향으로 관통하고 상기 제1 수평 비트 라인 및 제2 수평 비트 라인과 연결된 수직 비트 라인을 포함하는 반도체 소자. - 제9에 있어서,
상기 제1 절연층의 유전율은 상기 제2 절연층의 유전율보다 더 큰 것을 특징으로 하는 반도체 소자.
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