CN108987566B - 包括可变电阻存储器件的半导体器件 - Google Patents
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Abstract
一种半导体器件，包括：衬底，包括存储单元区域和逻辑区域；在存储单元区域上的可变电阻存储器件；在逻辑区域上的逻辑器件；第一水平位线，其在存储单元区域上在衬底的表面上在水平方向上延伸并电连接到可变电阻存储器件；第二水平位线，其在逻辑区域上在衬底的表面上在水平方向上延伸并电连接到逻辑器件；以及垂直位线，其电连接到第一水平位线和第二水平位线并垂直于衬底的表面延伸。
Description
技术领域
本发明构思涉及包括可变电阻存储器件的半导体器件，更具体地，涉及包括可变电阻存储器件和逻辑器件的半导体器件。
背景技术
根据电子工业的快速发展和用户的需求，电子设备已经变得越来越小和越来越轻。因此，已经提出了其中存储器件和逻辑器件集成在单个芯片上的嵌入式半导体器件。已经进行了研究以同时改善这样的嵌入式半导体器件中的存储器件的操作性能和逻辑器件的操作性能。
发明内容
本发明构思的一些实施方式提供具有改善的可靠性和操作性能的半导体器件。
然而，本发明构思不限于此并且可以被不同地扩展而不背离本发明的精神和范围。
根据本发明构思的一些方面，一种半导体器件包括：衬底，其包括存储单元区域和逻辑区域；在存储单元区域上的可变电阻存储器件；在逻辑区域上的逻辑器件；第一水平位线，其在存储单元区域上在衬底的上表面上在水平方向上延伸并电连接到可变电阻存储器件；第二水平位线，其在逻辑区域上在该上表面上在水平方向上延伸并电连接到逻辑器件；以及垂直位线，其电连接到第一水平位线和第二水平位线并且在垂直于上表面的第一方向上延伸。
根据本发明构思的另外的方面，一种半导体器件包括：衬底，其中存储单元区域和逻辑区域被限定；在衬底上的第一绝缘层；第二绝缘层，其被设置在第一绝缘层与衬底之间并具有与第一绝缘层的介电常数不同的介电常数；在第一绝缘层中的可变电阻存储器件；第一水平位线，其被连接到可变电阻存储器件并在平行于衬底的上表面的方向上延伸；第二水平位线，其在平行于上表面的方向上穿透第二绝缘层的至少一部分；以及垂直位线，其在垂直于上表面的方向上穿透第一绝缘层的至少一部分并被连接到第一水平位线和第二水平位线。
根据本发明构思的另外的方面，一种半导体器件包括：衬底，其中存储单元区域和逻辑区域被限定；在衬底上的第一绝缘层；第二绝缘层，其被设置在第一绝缘层与衬底之间并具有与第一绝缘层的介电常数不同的介电常数；在单元区域上的第一绝缘层中的可变电阻存储器件；在逻辑区域上的逻辑器件；第一水平位线，其在存储单元区域上在衬底的上表面上在水平方向上延伸并电连接到可变电阻存储器件；第二水平位线，其在逻辑区域上在该上表面上在水平方向上延伸并且在第二绝缘层中；以及垂直位线，其在垂直于该上表面的第一方向上延伸并连接到第一水平位线和第二水平位线，其中可变电阻存储器件顺序地通过第一水平位线、垂直位线和第二水平位线电连接到逻辑器件。
根据本发明构思的另外的方面，一种半导体器件包括位线，该位线电连接分别在衬底的逻辑区域和存储单元区域中的逻辑器件和可变电阻存储器件。位线的一部分沿逻辑区域中的衬底的表面延伸，并且被设置在具有比其中设置可变电阻存储器件的第一绝缘层的介电常数更低的介电常数的第二绝缘层中。
附图说明
从以下结合附图的详细描述，本发明构思的示例实施方式将被更清楚地理解，在附图中：
图1A是用于说明可被包括在根据一些示例实施方式的半导体器件中的可变电阻存储器阵列的电路图；
图1B是用于说明可被包括在根据一些示例实施方式的半导体器件中的可变电阻存储器件的透视图；
图2A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件的平面图；
图2B是沿图2A的线2A-2A'截取的截面图；
图3A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件的平面图；
图3B是沿图3A的线3A-3A'截取的截面图；
图4A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件的平面图；
图4B是沿图4A的线4A-4A'截取的截面图；
图5A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件的平面图；
图5B是沿图5A的线5A-5A'截取的截面图；
图6A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件的平面图；
图6B是沿图6A的线6A-6A'截取的截面图；
图7A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件的平面图；
图7B是沿图7A的线7A-7A'截取的截面图；以及
图8A至图8G是用于说明根据一些示例实施方式的制造包括可变电阻存储器件的半导体器件的方法的截面图。
具体实施方式
在下文中，将参照附图详细描述示例实施方式。附图中相同的附图标记表示相同的元件，因此将省略其描述。
图1A是用于说明可被包括在根据一些示例实施方式的半导体器件中的可变电阻存储器阵列1的电路图。
参照图1A，半导体器件的可变电阻存储器阵列1可以包括布置成矩阵形式的单位单元U。
单位单元U的每个可以包括存取单元C和存储单元M。单位单元U的每个可以电连接到字线WL和位线BL。字线WL可以基本上彼此平行地布置。位线BL可以被二维地布置从而基本上彼此平行并且交叉字线WL。在一些示例实施方式中，存取单元C可以对应于晶体管。当存取单元C对应于晶体管时，源极线SL可以连接到存取单元C的源极。存取单元C根据字线WL的电压控制对存储单元M的电流的供应。
源极线SL可以基本上彼此平行地布置。源极线SL可以沿着与字线WL相同的方向延伸。然而，本发明构思不限于此，并且源极线SL可以沿着与位线BL相同的方向延伸。
存储单元M可以包括磁性材料。在一些示例实施方式中，存储单元M可以包括具有磁隧道结(MTJ)的元件，这里也被称为磁隧道结器件。在一些示例实施方式中，存储单元M可以基于自旋转移矩(STT)现象执行存储器功能，使得磁性物质的磁化方向通过输入电流而改变。
STT现象是当自旋极化电流在一个方向上流动时，通过电子的自旋转移来改变磁性层的磁化方向的现象。使用STT现象的磁性随机存取存储器(MRAM)能被称为STT-RAM或STT-MRAM。
图1B是用于说明可被包括在根据一些示例实施方式的半导体器件中的可变电阻存储器件10的透视图。
参照图1B，可变电阻存储器件10包括包含STT-MRAM的存储单元20。存储单元20可以对应于参照图1描述的可变电阻存储器阵列1的单位单元U。
存储单元20可以包括具有MTJ结构的磁阻元件150和单元晶体管CT。单元晶体管CT的栅极可以连接到字线WL。单元晶体管CT的源极和漏极中的一个可以通过磁阻元件150连接到位线BL，另一个可以连接到源极线SL。单元晶体管CT可以对应于参照图1A描述的可变电阻存储器阵列1的存取单元C。
磁阻元件150包括自由层152、被钉扎层154和插置在其间的隧道势垒156。自由层152具有与自由层152的延伸方向垂直或水平的易磁化轴，并且磁化方向根据条件是可变的。被钉扎层154的磁化方向相对于与磁阻元件150的延伸方向垂直或水平的易磁化轴被钉扎。
自由层152和被钉扎层154可以包括具有高磁各向异性能的磁性材料。具有较大的磁各向异性能的材料包括无定形稀土元素合金、诸如(Co/Pt)n或(Fe/Pt)n的多层薄膜以及L10晶体结构的有序晶格材料。
在一些示例实施方式中，自由层152和被钉扎层154中的至少一个可以每个包括铁(Fe)、钴(Co)、镍(Ni)、钯(Pd)或铂(Pt)中的至少一个。在一些示例实施方式中，自由层152和被钉扎层154中的至少一个可以包括Co-M1合金(其中M1是Pt、Pd或Ni中的至少一个)或Fe-M2合金(其中M2是Pt、Pd或Ni中的至少一个)。在一些示例实施方式中，自由层152和被钉扎层154中的至少一个可以每个还包括硼(B)、碳(C)、铜(Cu)、银(Ag)、金(Au)、钌(Ru)、钽(Ta)或铬(Cr)中的至少一个。
隧道势垒156可以包括非磁性材料。隧道势垒156可以包括例如选自镁(Mg)、钛(Ti)、铝(Al)、MgZn和MgB的任一种材料的氧化物。在一些示例实施方式中，隧道势垒156可以包括Ti氮化物或钒(V)氮化物。隧道势垒156可以具有小于自旋扩散距离的厚度。
磁阻元件150的电阻值取决于自由层152的磁化方向而变化。当自由层152的磁化方向平行于被钉扎层154的磁化方向时，磁阻元件150具有低电阻值并且可以存储数据“0”。当自由层152的磁化方向反平行于被钉扎层154的磁化方向时，磁阻元件150具有高电阻值并且可以存储数据“1”。图1B中所示的自由层152和被钉扎层154的布置是示例性的并且每个位置可以被颠倒。
在图1B所示的可变电阻存储器件10中，通过将逻辑高电压施加到字线WL用于STT-MRAM的写入操作，单元晶体管CT导通，并且写入电流WC1和WC2被施加在源极线SL与位线BL之间。自由层152的磁化方向可以根据写入电流WC1和WC2的方向被确定。磁阻元件150中的自由层152的磁化方向可以由STT现象改变。
更详细地，当STT-MRAM中的写入电流WC1和WC2流到磁阻元件150时，被钉扎层154可以使写入电流WC1和WC2的电子自旋极化。自旋极化的写入电流WC1和WC2可以与自由层152相互作用，同时向自由层152施加转矩。当通过穿过磁阻元件150的自旋极化的写入电流WC1和WC2传输到自由层152的转矩大于预定阈值时，自由层152的磁化方向可以由自旋极化的写入电流WC1和WC2转换。因此，自由层152的磁化方向可以被布置成与被钉扎层154平行或反平行，并且磁阻元件150的电阻状态可以被改变。
由于STT-MRAM通过自旋极化的写入电流WC1和WC2转换自由层152的磁化方向，所以不需要施加强的外部磁场来转换自由层152的磁化方向。转换所需的磁场强度的降低意味着转换电流的减小，使得STT-MRAM可以减小写入电流以及单元尺寸减小，并解决写入失败问题。此外，STT-MRAM可以具有高隧道磁阻率以及逻辑高电阻状态与逻辑低电阻状态之间的高比率，以提高磁畴中的读取操作性能。
在图1B所示的可变电阻存储器件10中，对于STT-MRAM的读取操作，单元晶体管CT通过向字线WL施加逻辑高电压而导通，并且从位线BL在源极线SL的方向上施加读取电流，从而识别存储在磁阻元件150中的数据。这里，读取电流不改变自由层152的磁化方向，因为读取电流的大小远小于写入电流WC1和WC2的大小。
图2A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件100的平面图。图2B是沿图2A的线2A-2A'截取的截面图。
参照图2A和图2B，半导体器件100可以包括衬底101。衬底101可以包括III-V族材料或IV族材料中的至少一种。衬底101可以包括诸如锗(Ge)的半导体材料或诸如硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的化合物半导体。III-V族材料可以包括二元化合物、三元化合物或四元化合物，其包括至少一种III族元素和至少一种V族元素。III-V族材料可以是包括铟(In)、镓(Ga)或铝(Al)的至少一种元素作为III族元素以及砷(As)、磷(P)或锑(Sb)的至少一种元素作为V族元素的化合物。例如，III-V族材料可以选自InP、InzGa1-zAs(0≤z≤1)或者AlzGa1-zAs(0≤z≤1)。二元化合物可以是例如InP、GaAs、InAs、铟锑化物(InSb)或镓锑化物(GaSb)中的一种。三元化合物可以是InGaP、InGaAs、AlInAs、InGaSb、GaAsSb或GaAsP中的一种。IV族材料可以是Si或Ge。然而，在根据一些示例实施方式的半导体器件中可用的III-V族材料或IV族材料不限于此。
根据一些示例实施方式，衬底101可以具有绝缘体上硅(SOI)结构。在另一示例中，衬底101可以包括掩埋氧化物(BOX)层。衬底101可以包括诸如杂质掺杂阱或杂质掺杂结构的导电区域。
用于在衬底101上限定有源区域的元件隔离层102可以被形成。参照图2B，元件隔离层102具有浅沟槽隔离(STI)结构，但不限于此。也就是，除STI之外，元件隔离层还可以具有各种结构，诸如深沟槽隔离(DTI)结构。
存储单元区域MCR、存储单元核心或外围(核心/外围)区域CPR以及逻辑区域LR可以被限定在衬底101上。参照图2A，存储单元区域MCR位于核心/外围区域CPR的中央，使得衬底101具有其中核心/外围区域CPR围绕存储单元区域MCR的布局，但是本发明构思不限于此。例如，核心/外围区域CPR可以位于存储单元区域MCR的中央，使得衬底101可以具有其中存储单元区域MCR围绕核心/外围区域CPR的布局。对应于MRAM的磁阻元件150可以在存储单元区域MCR中。
核心/外围区域CPR可以包括输入/输出电路、电压发生器、控制逻辑电路等。输入/输出电路可以连接到地址解码器和页缓冲器电路。输入/输出电路可以包括用于临时存储从存储控制器接收的指令、地址和数据的全局缓冲器。页缓冲器电路可以共用输入/输出电路中包括的全局缓冲器。
各种逻辑器件可以形成在逻辑区域LR中。逻辑区域LR可以包括主处理单元(MPU)、图形处理单元(GPU)、接口或其它功能块。尽管未示出，但是逻辑区域LR还可以包括其中形成模拟元件的模拟区域。
半导体器件100可以是嵌入式半导体器件，其中存储器件和逻辑器件被一起集成在单个芯片上。尽管在图2A中示出了一个存储单元区域MCR和一个逻辑区域LR，但是本发明构思不限于此。
包括STT-MRAM的存储单元20可以在存储单元区域MCR上。存储单元20可以包括具有MTJ结构的磁阻元件150和单元晶体管CT。单元晶体管CT可以包括在衬底101上的栅极绝缘层116、栅电极111以及在栅电极111两侧的衬底101上的源极/漏极区域S/D。单元晶体管CT的栅电极111可以连接到字线。单元晶体管CT的源极/漏极区域S/D中的一个可以通过磁阻元件150连接到位线BL，而另一个可以连接到源极线SL。
第二绝缘层130可以在衬底101上。尽管未示出，但是第二绝缘层130可以包括顺序堆叠的多个层间绝缘膜。第二绝缘层130可以具有比氧化物膜或硅氧化物膜的介电常数更低的介电常数。第二绝缘层130可以包括例如硅氧碳化物(SiOC)或氢化的SiOC(SiCOH)。第二绝缘层130的介电常数可以小于约3.5，但不限于此。第二绝缘层130可以包括低介电(低k或LK)材料和/或超低介电(超低k或ULK)材料。用于防止导电布线层(M1、M2、...、MN+1)和导电通路(V1、...、VN)的特性劣化的防扩散层可以设置在导电布线层(M1、M2、...、MN+1)与第二绝缘层130之间以及在导电通路(V1、...、VN)与第二绝缘层130之间。防扩散层可以是例如SiC膜或硅氮化物(SiN)膜。
导电布线层(M1、M2、...和MN+1)、导电通路(V1、...、VN)以及源极/漏极接触120和121可以布置在第二绝缘层130中，其中N可以是正整数。
导电布线层(M1、M2、...和MN+1)可以在平行于衬底101的上表面的方向上穿过第二绝缘层130的至少一部分。导电通路(V1、...、VN)和源极/漏极接触120和121可以在垂直于衬底101的上表面的方向上穿过第二绝缘层130的至少一部分。导电通路(V1、...、VN)可以在垂直于衬底101的上表面的方向上延伸并且具有柱形状。
阻挡层和籽晶层可以在导电布线层(M1、M2、...和MN+1)、导电通路(V1、...、VN)以及源极/漏极接触120和121的侧表面和/或下表面上。
导电布线层(M1、M2、...和MN+1)、导电通路(V1、...、VN)和/或源极/漏极接触120和121可以包括一种或更多种导电材料。例如，导电布线层(M1、M2、...和MN+1)、导电通路(V1、...、VN)和/或源极/漏极接触120和121可以包括但不限于选自Cu、Ni、Ag、Au、Pt、锡(Sn)、铅(Pb)、Ti、Cr、Pd、In、锌(Zn)或C当中的至少一种金属或金属合金。
阻挡层可以包括Ta、Ti、钽氮化物(TaN)、钛氮化物(TiN)或其组合。籽晶层可以包括导电布线层(M1、M2、...和MN+1)、导电通路(V1、...、VN)和/或源极/漏极接触120和121中包括的材料。
导电布线层(M1、M2、...和MN+1)当中的一些导电布线层M1可以构成或限定单元源极线CSL和/或逻辑源极线LSL。单元源极线CSL可以对应于参照图1A和图1B描述的源极线SL(参见图1A)。导电布线层(M1、M2、...和MN+1)中的一些可以构成或限定相应字线，但是不限于此。
根据一些示例实施方式，栅极绝缘层116可以包括硅氧化物层、硅氮化物层、硅氮氧化物层、氧化物/氮化物/氧化物(ONO)层或具有比硅氧化物层的介电常数更高的介电常数的高介电(高k)层中的至少一种。例如，栅极绝缘层116可以具有约10至25的介电常数。在一些示例实施方式中，栅极绝缘层116可以包括铪氧化物(HfO)、铪硅酸盐(HfSiO)、铪氮氧化物(HfON)、铪硅氮氧化物(HfSiON)、镧氧化物(LaO)、镧铝氧化物(LaAlO)、锆氧化物(ZrO)、锆硅酸盐(ZrSiO)、锆氮氧化物(ZrON)、锆硅氮氧化物(ZrSiON)、钽氧化物(TaO)、钛氧化物(TiO)、钡锶钛氧化物(BaSrTiO)、钡钛氧化物(BaTiO)、锶钛氧化物(SrTiO)、钇氧化物(YO)、铝氧化物(AlO)或铅钪钽氧化物(PbScTaO)中的至少一种。根据一些示例实施方式，栅极绝缘层116可以包括铪氧化物(HfO2)、铝氧化物(Al2O3)、铪铝氧化物(HfAlO3)、钽氧化物(Ta2O3)或钛氧化物(TiO2)。
根据一些示例实施方式，栅电极111可以包括掺杂半导体、金属、导电金属氮化物或金属-半导体化合物中的至少一种。在一些实施方式中，栅电极111可以包括Ti、TiN、Ta、TaN、钨(W)、钨氮化物(WN)、钛硅酸盐氮化物(TiSiN)或钨硅酸盐氮化物(WSiN)中的至少一种，但不限于此。栅电极111可以如图2B所示地在衬底101上，但不限于此。例如，半导体器件100可以包括嵌入在衬底101中的结构的栅电极，使得栅电极111的上表面位于比衬底101的上表面更低的水平处。
第一绝缘层140可以在第二绝缘层130上。第二绝缘层130可以被插置在第一绝缘层140与衬底101之间。第一绝缘层140可以是具有优良间隙填充性质的材料。第一绝缘层140可以包括氧化物、氮化物和/或氮氧化物。第一绝缘层140的介电常数可以不同于第二绝缘层130的介电常数。第一绝缘层140的介电常数可以大于第二绝缘层130的介电常数。第一绝缘层140的介电常数可以是约3.5或更大，但是不限于此。
可变电阻结构150S可以形成在存储单元区域MCR的第一绝缘层140中，使得可变电阻结构150S被设置在第一绝缘层140中或者被第一绝缘层140围绕。可变电阻结构150S可以包括顺序堆叠的下电极166、磁阻元件150和上电极161。下电极166和上电极161可以包括导电材料。上电极161的上部可以用于图案化下电极166、磁阻元件150和/或上电极161，并且可以包括剩余掩模图案163P(参见图8C)。
下电极166和上电极161可以包括具有相对低反应性的导电材料。在一些示例实施方式中，下电极166和上电极161可以每个具有包括Ti、Ta、Ru、Al、W、TaN或TiN中的至少一种的单层结构，或者包括多个材料层的多层结构。下电极166的下表面和第一绝缘层140的下表面可以共面或在基本相同的平面上。
可变电阻结构150S的下电极166可以通过导电布线层(M1、M2、...、MN+1)、导电通路(V1、...、VN)和/或源极/漏极接触120和121电连接到衬底101。
位线结构170可以在衬底101上。位线结构170可以穿透第一绝缘层140的一部分和第二绝缘层130的一部分。位线结构170可以包括第一水平位线171(BLP1)、第二水平位线172(BLP2)和垂直位线173(BLV)。如在此所提及地，被描述为水平的元件(诸如第一水平位线171和第二水平位线172)平行于衬底101的表面或沿衬底101的表面延伸，而被描述为垂直的元件(诸如垂直位线173)垂直于衬底101的表面或远离衬底101的表面延伸。位线结构170可以对应于参照图1A和图1B描述的位线BL。
第一水平位线171可以在平行于衬底101的上表面的方向上延伸。第一水平位线171可以穿透第一绝缘层140的至少一部分。第一水平位线171可以被设置在第二绝缘层130之上。第一水平位线171可以在存储单元区域MCR之上延伸。第一水平位线171可以在核心/外围区域CPR之上延伸。第一水平位线171可以在与核心/外围区域CPR相邻的逻辑区域LR的一部分和/或与存储单元区域MCR相邻的逻辑区域LR的一部分之上延伸。第一水平位线171的下表面的至少一部分可以电连接到上电极161。第一水平位线171的下表面的至少一部分可以被连接以物理地接触上电极161。
第二水平位线172可以在平行于衬底101的上表面的方向上延伸。第二水平位线172可以在逻辑区域LR之上延伸。第二水平位线172可以穿透第二绝缘层130的至少一部分。第二水平位线172可以设置在第一绝缘层140下方。第二水平位线172的上表面和第二绝缘层130的上表面可以共面或在基本相同的平面上。因此，第一水平位线171可以比第二水平位线172更远离衬底101的上表面。
垂直位线173可以在垂直于衬底101的上表面的方向上延伸。垂直位线173可以穿透第一绝缘层140的至少一部分。垂直位线173可以在与核心/外围区域CPR和/或存储单元区域MCR相邻的逻辑区域LR之上延伸。垂直位线173可以电连接到第一水平位线171和第二水平位线172。垂直位线173可以物理接触第一水平位线171和第二水平位线172。垂直位线173的上表面可以与第一水平位线171的下表面接触。垂直位线173的下表面可以与第二水平位线172的上表面接触。垂直位线173的垂直长度或高度可以与可变电阻结构150S的垂直长度或高度基本相同。垂直位线173的上表面和下表面可以形成在分别与可变电阻结构150S的上表面和下表面基本相同的水平处或者形成为分别与可变电阻结构150S的上表面和下表面基本共面。垂直位线173的宽度可以大于形成在第二绝缘层130中的导电通路(V1、...、VN)的宽度。因此，与通路(V1、...、VN)相比，垂直位线173的接触电阻可以被减小。
如下所述，形成可变电阻结构150S的操作包括顺序地形成多个材料层，以及在材料层上执行切割工艺。可以提供填充在可变电阻结构150S之间的第一绝缘层140。第一绝缘层140可以由具有优良间隙填充性质的材料形成。另一方面，逻辑区域LR可以采用包括具有低介电常数的材料的绝缘层以减小或防止RC延迟(电阻-电容延迟)等。为了同时满足这两个要求，导电布线层(M1、M2、...、MN+1)中的一些和导电通路(V1、...、VN)中的一些可以形成在第二绝缘层130(其为低介电常数层/超低介电常数层)中，并且可变电阻结构150S可以形成在具有优良间隙填充特性的第一绝缘层140中。
第一绝缘层140中的第一水平位线171在与核心/外围区域CPR相邻的逻辑区域LR的一部分和/或与存储单元区域MCR相邻的逻辑区域LR的一部分之上延伸，并且第二绝缘层130(其为低介电常数层/超低介电常数层)中的第二水平位线172在逻辑区域LR中延伸以减少或防止RC延迟。此外，由于包括嵌入的磁阻元件150的半导体器件100被提供，所以可以不需要改变设计的IP或现有的IP，这在设计和制造方面可以是高效的。
位线结构170可以包括导电材料。位线结构170可以具有与上述导电布线层(M1、M2、...、MN+1)、导电通路(V1、...、VN)和/或源极/漏极接触120和121基本相同的成分。
导电布线层(MN+1.5)和导电通路(VN+0.5和VN+1)可以形成在第一绝缘层140中。导电通路(VN+0.5)中的一些可以位于基本相同的水平处为或可以具有与可变电阻结构150S共面的表面。导电通路(VN+1)中的一些可以形成在第一水平位线171中或在第一水平位线171上。导电布线层(MN+1.5)中的一些可以位于基本上相同的水平处，或者可以具有与第一水平位线171共面的表面。逻辑区域LR上的导电布线层182(MN+1.5)可以用作柱(stud)的一种。
逻辑晶体管LT可以在核心/外围区域CPR和/或逻辑区域LR上。逻辑晶体管LT可以包括在衬底101上的栅极绝缘层117、栅电极112以及在栅电极112两侧的衬底101上的源极/漏极区域S/D。磁阻元件150可以通过位线结构170以及形成在逻辑区域LR上的第二绝缘层130中的导电布线层(M1、M2、...、MN+1)和导电通路(V1、...、VN)连接到逻辑晶体管LT。然而，本发明构思不限于此，诸如二极管的选择元件可以被提供来代替逻辑晶体管LT。
图3A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件200的平面图。图3B是沿图3A的线3A-3A'截取的截面图。
为了便于描述，在图3A和图3B中，与图2A和图2B中相同的附图标记表示相同的元件，因此，仅差异将被主要描述。
参照图3A和图3B，第一绝缘层145和第二绝缘层130可以提供在衬底101上。第一绝缘层145可以在第二绝缘层130上。第二绝缘层130可以与参照图2A和图2B描述的基本相同。
第一绝缘层145的成分可以与参照图2A和图2B描述的基本相同。第一绝缘层145的垂直长度可以与可变电阻结构150S的垂直长度基本相同。第一绝缘层145的垂直长度可以与垂直位线173的垂直长度基本相同。第一绝缘层145的上表面和下表面可以形成为分别与可变电阻结构150S的上表面和下表面共面，或者形成为分别在与可变电阻结构150S的上表面和下表面基本相同的水平处。第一绝缘层145的上表面和下表面可以形成为分别与垂直位线173的上表面和下表面共面，或者形成在分别与垂直位线173的上表面和下表面基本相同的水平处。
第三绝缘层135可以在第一绝缘层145上。第三绝缘层135可以包括顺序堆叠的多个层间绝缘层。第三绝缘层135可以具有比氧化物膜或硅氧化物膜的介电常数更低的介电常数。第三绝缘层135的介电常数可以不同于第一绝缘层145的介电常数。第三绝缘层135的介电常数可以小于第一绝缘层145的介电常数。第三绝缘层135可以包括例如SiOC膜或SiCOH膜。第三绝缘层135的介电常数可以小于约3.5，但不限于此。第三绝缘层135可以包括低k材料和/或超低k材料。尽管未示出，但是用于防止导电布线层(MN+1)和导电通路(VN+1)的特性劣化的防扩散层可以设置在第三绝缘层135与导电布线层(MN+1)之间以及在第三绝缘层135与导电通路(VN+1)之间。防扩散层可以是例如SiC膜或SiN膜。
第一水平位线171可以在衬底101的上表面上在水平方向上穿透第三绝缘层135的至少一部分。第三绝缘层135的下表面和第一水平位线171的下表面可以共面或在基本相同的平面上。
根据一些示例实施方式，可变电阻结构150S、形成在与可变电阻结构150S相同的水平处的导电通路(VN+0.5)和垂直位线173可以形成在具有优良间隙填充性质的第一绝缘层145中，并且其它导电布线层(M1、M2、...、MN+1)和导电通路(V1、...、VN、VN+1)可以形成在其为低介电常数层/超低介电常数层的第二绝缘层130和第三绝缘层135中。因此，第一水平位线171形成在其为低介电常数层/超低介电常数层的第三绝缘层135中，第二水平位线172形成在其为低介电常数层/超低介电常数层的第二绝缘层130中，从而可以提供其中RC延迟减小的半导体器件。
图4A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件300的平面图。图4B是沿图4A的线4A-4A'截取的截面图。
为了便于描述，在图4A和图4B中，与图2A和图2B中相同的附图标记表示相同的元件，因此仅主要描述差异。
参照图4A和图4B，位线结构170a可以包括多个垂直位线173a(BLVa)。垂直位线173a可以在垂直于衬底101的上表面的方向上延伸。垂直位线173a可以穿透第一绝缘层140的至少一部分。垂直位线173a可以在与核心/外围区域CPR相邻的逻辑区域LR的一部分和/或与存储单元区域MCR相邻的逻辑区域LR的一部分之上延伸。垂直位线173a可以电连接到第一水平位线171和第二水平位线172。垂直位线173a的上表面可以与第一水平位线171的下表面接触。垂直位线173a的下表面可以与第二水平位线172的上表面接触。垂直位线173a的垂直长度或高度可以与可变电阻结构150S的垂直长度或高度基本相同。竖直位线173a的上表面和下表面可以分别与可变电阻结构150S的上表面和下表面共面或分别位于与可变电阻结构150S的上表面和下表面基本相同的水平处。垂直位线173a的接触电阻可以通过提供多个垂直位线173a而减小。
图5A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件400的平面图。图5B是沿图5A的线5A-5A'截取的截面图。
为了便于描述，在图5A和图5B中，与图2A和图2B中相同的附图标记表示相同的元件，因此，仅差异将被主要描述。
参照图5A和图5B，位线结构170b可以包括第一水平位线171b(BLP1b)、第二水平位线172b(BLP2b)和垂直位线173b(BLVb)。
第一水平位线171b可以在平行于衬底101的上表面的方向上延伸。第一水平位线171b可以穿透第一绝缘层140的至少一部分。第一水平位线171b可以在存储单元区域MCR之上延伸。第一水平位线171b可以在核心/外围区域CPR之上延伸。第一水平位线171b可以与逻辑区域LR水平间隔开。
第二水平位线172b可以在平行于衬底101的上表面的方向上延伸。第二水平位线172b可以在逻辑区域LR之上延伸。第二水平位线172b可以在核心/外围区域CPR之上延伸。
垂直位线173b可以在垂直于衬底101的上表面的方向上延伸。垂直位线173b可以穿透第一绝缘层140的至少一部分。垂直位线173b可以在核心/外围区域CPR之上延伸。
因此，第一绝缘层140中的第一水平位线171b在存储单元区域MCR和核心/外围区域CPR之上延伸，并且第二绝缘层130(其为低介电常数层/超低介电常数层)中的第二水平位线172b在逻辑区域LR和核心/外围区域CPR中延伸以防止RC延迟。
图6A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件500的平面图。图6B是沿图6A的线6A-6A'截取的截面图。
为了便于描述，在图6A和图6B中，与图2A和图2B中相同的附图标记表示相同的元件，因此，仅差异将被主要描述。
参照图6A和图6B，位线结构170c可以包括第一水平位线171c(BLP1c)、第二水平位线172c(BLP2c)和垂直位线173c(BLVc)。
第一水平位线171c可以在平行于衬底101的上表面的方向上延伸。第一水平位线171c可以穿透第一绝缘层140的至少一部分。第一水平位线171c可以与核心/外围区域CPR和逻辑区域LR水平地间隔开。第一水平位线171c可以在存储单元区域MCR之上延伸。第一水平位线171c可以仅在存储单元区域MCR之上延伸。
第二水平位线172c可以在平行于衬底101的上表面的方向上延伸。第二水平位线172c可以在逻辑区域LR之上延伸。第二水平位线172c可以在核心/外围区域CPR之上延伸。第二水平位线172c的一部分可以在与核心/外围区域CPR相邻的存储单元区域MCR的一部分和/或与逻辑区域LR相邻的存储单元区域MCR的一部分之上延伸。
垂直位线173c可以在垂直于衬底101的上表面的方向上延伸。垂直位线173c可以穿透第一绝缘层140的至少一部分。垂直位线173c可以在存储单元区域MCR之上延伸。
因此，第一绝缘层140中的第一水平位线171c在存储单元区域MCR之上延伸，并且第二绝缘层130(其为低介电常数层/超低介电常数层)中的第二水平位线172c在存储单元区域MCR、核心/外围区域CPR和逻辑区域LR中延伸以减小或防止RC延迟。
图7A是用于说明根据一些示例实施方式的包括可变电阻存储器件的半导体器件600的平面图。图7B是沿图7A的线7A-7A'截取的截面图。
为了便于描述，在图7A和图7B中，与图2A和图2B中相同的附图标记表示相同的元件，因此，仅差异将被主要描述。
参照图7A和图7B，存储单元区域MCR和核心/外围区域CPR可以被限定在衬底101之上。也就是，根据一些示例实施方式的半导体器件600可以是半导体存储器件而不是包括嵌入的MRAM器件的芯片上系统(SoC)半导体器件。因此，衬底101可以仅包括存储单元区域MCR和核心/外围区域CPR。位线结构170d可以包括第一水平位线171d、第二水平位线172d和垂直位线173d。
第一水平位线171d可以在平行于衬底101的上表面的方向上延伸。第一水平位线171d可以穿透第一绝缘层140的至少一部分。第一水平位线171d可以在存储单元区域MCR和核心/外围区域CPR中。
第二水平位线172d可以在平行于衬底101的上表面的方向上延伸。第二水平位线172d可以在核心/外围区域CPR中。第二水平位线172d的一部分可以在存储单元区域MCR的与核心/外围区域CPR相邻的部分之上延伸。
垂直位线173d可以在垂直于衬底101的上表面的方向上延伸。垂直位线173d可以穿透第一绝缘层140的至少一部分。垂直位线173d可以在核心/外围区域CPR之上延伸。
因此，第一绝缘层140中的第一水平位线171d在核心/外围区域CPR的与存储单元区域MCR相邻的部分之上延伸，并且第二绝缘层130(其为低介电常数层/超低介电常数层)中的第二水平位线172d在核心/外围区域CPR中延伸以减少或防止RC延迟。
然而，本发明构思不限于此，垂直位线173d可以在存储单元区域MCR之上延伸。因此，第一水平位线171d可以仅在存储单元区域MCR之上延伸，并且第二水平位线172d可以在存储单元区域MCR和核心/外围区域CPR之上延伸。
图8A至图8G是用于说明根据一些示例实施方式的制造包括可变电阻存储器件的半导体器件的方法的截面图。图8A至图8G是沿图2A的线2A-2A'截取的截面图。
参照图8A，可以通过在衬底101上形成元件隔离层102来限定有源区域，并且单元晶体管CT和逻辑晶体管LT可以在有源区域上。
栅极绝缘层116和117、栅电极111和112以及在栅电极111和112两侧的衬底101上的源极/漏极区域S/D可以在衬底101上以形成单元晶体管CT和逻辑晶体管LT。尽管未示出，但是单元晶体管CT和逻辑晶体管LT可以形成为使得栅电极111的上表面和两侧壁通过绝缘盖图案和绝缘间隔物而彼此绝缘。
接着，可以通过后端(BEOL)工艺形成第二绝缘层130、导电布线层(M1、M2、...、MN+1)和导电通路(V1、...、VN)。通过提供导电材料层并图案化导电材料层以提供导电布线层(M1、M2、...、和MN+1)，导电布线层(M1、M2、...、和MN+1)被形成。覆盖导电布线层(M1、M2、...、MN+1)的层间绝缘层被形成，然后被回蚀刻直到导电布线层(M1、M2、...、和MN+1)的上表面被暴露。在导电布线层(MN+1)中的一些被形成时，第二水平位线172(BLP2)可以被同时形成。导电布线层(M1、M2、...和MN+1)中的一些可以与导电通路(V1、...、VN)中的设置在导电布线层(M1、M2、...和MN+1)正下方的一些或源极/漏极接触120中的一些接触。
在提供层间绝缘层以形成导电通路(V1、...、VN)之后，层间绝缘层通过诸如光刻的工艺被图案化以形成层间绝缘层图案。覆盖层间绝缘层图案的导电材料层被提供，然后被回蚀刻直到层间绝缘层图案的上表面被暴露。导电通路(V1、...、VN)中的一些可以接触导电布线层(M1、M2、...和MN+1)中的形成在导电通路(V1、...、VN)正下方的一些。
参照图8B，下电极层166P、磁阻材料层150P和上电极层161P可以顺序地设置在第二绝缘层130上在衬底的整个表面上。
下电极层166P可以包括与下电极166(参见图2B)基本相同的材料。化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或反应PLD(脉冲激光沉积)工艺可以被使用以形成下电极层166P。
磁阻材料层150P可以包括多个层。磁阻材料层150P可以包括例如顺序堆叠的籽晶层、自由材料层、隧道势垒层、被钉扎材料层等。
籽晶层可以包括Ru、Pt、Pd等，并且可以通过CVD工艺、PVD工艺、ALD工艺、反应PLD工艺或者使用氪(Kr)作为溅射气体的直流(DC)磁控溅射工艺来形成。自由材料层可以通过分子束外延(MBE)工艺或金属有机化学气相沉积(MOCVD)工艺形成，并且可以具有与参照图1B描述的自由层152基本相同的成分。隧道势垒层可以包括氧化物、Ti氮化物或选自Mg、Ti、Al、MgZn或MgB中的任何一种材料的V族氮化物、或其组合。被钉扎材料层可以通过MBE工艺或MOCVD工艺形成，并且可以具有与参照图1B描述的被钉扎层154基本相同的成分。
上电极层161P可以包括与上电极161(参见图2B)基本相同的材料。与形成下电极层166P的方法基本相同的方法可以用于形成上电极层161P。
参照图8C，掩模图案163P在上电极层161P上。在一些示例实施方式中，掩模图案163P可以包括金属或金属氮化物。当掩模图案163P包括导电材料时，导电材料包括Ru、W、TiN、TaN、Ti、Ta或金属性玻璃合金中的至少一种。例如，掩模图案163P可以具有Ru/TiN或TiN/W的双层结构。掩模图案163P可以在与其中要形成可变电阻结构150S(参见图8D)的位置相同的位置处的轴上。
参照图8D，下电极层166P(参见图8C)、磁阻材料层150P(参见图8C)和上电极层161P(参见图8C)可以使用掩模图案163P或多个掩模图案163P作为蚀刻掩模被蚀刻。因此，可以形成包括下电极166、磁阻元件150和上电极161的可变电阻结构150S。尽管在图中一个可变电阻结构150S被示出为在存储单元区域MCR上，但是多个可变电阻结构150S可以在存储单元区域MCR上成行和成列。
为了蚀刻下电极层166P(参见图8C)、磁阻材料层150P(参见图8C)和上电极层161P(参见图8C)，等离子体蚀刻、反应离子蚀刻(RIE)、离子束蚀刻(IBE)或氩(Ar)研磨可以被使用。根据一些示例实施方式，蚀刻工艺之后的剩余掩模图案163P可以形成上电极161的上部。
参照图8E，间隙填充绝缘膜被充分地提供在衬底101的整个表面上，并且回蚀刻工艺被执行直到可变电阻结构150S的上表面被暴露，从而形成第一绝缘材料层140P。因此，第一绝缘材料层140P的垂直长度或高度可以与可变电阻结构150S的垂直长度或高度基本相同。
参照图8F，第一绝缘层145可以通过蚀刻第一绝缘材料层140P(参见图8E)被形成。为此，第一绝缘材料层140P涂覆有光致抗蚀剂，并且涂覆的光致抗蚀剂通过曝光和显影工艺被图案化以形成光致抗蚀剂图案。其中要形成开口OP的区域可以由光致抗蚀剂图案限定。第一绝缘层145可以通过使用光致抗蚀剂图案作为蚀刻掩模蚀刻第一绝缘材料层140P(参见图8E)直到导电布线层(MN+1)和/或第二水平位线172(BLP2)中的一些的上表面被暴露而形成。
参照图8G，导电通路181(VN+0.5)和垂直位线173(BLV)可以被形成。导电材料层可以被提供以充分填充第一绝缘层145上的开口OP。通过使用第一绝缘层145作为蚀刻停止层执行化学机械抛光(CMP)，导电通路181和垂直位线173(BLV)可以被形成。因此，垂直位线173(BLV)的垂直长度或高度可以与可变电阻结构150S的垂直长度或高度基本相同。在一些示例实施方式中，第一绝缘层的上表面的一部分也可以被蚀刻。
再参照图2B，第一水平位线(BLP1)、导电布线层182(MN+1.5)和导电通路(VN+1)可以以与使用图8E至图8G形成导电通路181(VN+0.5)和垂直位线173(BLV)的方法类似的方式形成。顺序形成的绝缘材料层可以整体地形成第一绝缘层140，但是本发明构思不限于此。
参照图3B，第三绝缘层135、第一水平位线(BLP1)、导电布线层182(MN+1.5)和导电通路(VN+1)可以在第一绝缘层145上。
将理解，当一元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在所述另一元件上或连接到所述另一元件，或者可以存在居间元件。相反，当一元件被称为“直接在”另一元件“上”或“直接连接到”另一元件时，不存在居间元件。还将理解，尽管术语第一、第二等可以在此用于描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于将一元件和另外的元件区分开。因此，这里讨论的第一元件能被称为第二元件而不背离本发明构思的范围。当在此使用时，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地另行指示。还将理解，如果在此使用，术语“包含”和/或“包括”指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或更多个另外的特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。术语“和/或”包括一个或更多个相关所列项目的任意和所有组合。
虽然本发明构思已经参照其示例实施方式被具体示出和描述，但是将理解，可以在此进行在形式和细节上的各种改变而在不背离所附权利要求的精神和范围。
本申请要求享有2017年6月2日在韩国知识产权局提交的韩国专利申请第10-2017-0069077号的权益，其公开通过引用全文在此合并。
Claims (20)
1.一种半导体器件，包括：
衬底，包括存储单元区域和逻辑区域；
在所述存储单元区域上的可变电阻存储器件；
在所述逻辑区域上的逻辑器件；
第一水平位线，其在所述存储单元区域上沿所述衬底的表面延伸并电连接到所述可变电阻存储器件；
第二水平位线，其在所述逻辑区域上沿所述衬底的所述表面延伸并电连接到所述逻辑器件；以及
垂直位线，其电连接到所述第一水平位线和所述第二水平位线并且垂直于所述衬底的所述表面延伸，所述第一水平位线和所述第二水平位线通过所述垂直位线彼此电连接。
2.如权利要求1所述的半导体器件，其中
所述可变电阻存储器件包括磁隧道结器件。
3.如权利要求1所述的半导体器件，其中
所述可变电阻存储器件包括与所述垂直位线的表面共面的表面。
4.如权利要求1所述的半导体器件，其中
所述第一水平位线比所述第二水平位线更远离所述衬底。
5.如权利要求1所述的半导体器件，其中
所述垂直位线在所述存储单元区域上，并设置在其中设置所述可变电阻存储器件的第一绝缘层中，其中所述第一绝缘层具有与其中设置所述第二水平位线的第二绝缘层不同的介电常数。
6.如权利要求1所述的半导体器件，其中
所述垂直位线在所述逻辑区域上，并设置在其中设置所述可变电阻存储器件的第一绝缘层中，其中所述第一绝缘层具有与其中设置所述第二水平位线的第二绝缘层不同的介电常数。
7.如权利要求1所述的半导体器件，还包括：
存储单元外围区域，其被限定在所述衬底上并且设置在所述存储单元区域与所述逻辑区域之间，其中所述垂直位线在所述存储单元外围区域上并设置在其中设置所述可变电阻存储器件的第一绝缘层中，其中所述第一绝缘层具有与其中设置所述第二水平位线的第二绝缘层不同的介电常数。
8.如权利要求1所述的半导体器件，还包括：
围绕所述可变电阻存储器件的第一绝缘层和围绕所述第二水平位线的第二绝缘层，其中所述第一绝缘层的介电常数大于所述第二绝缘层的介电常数。
9.如权利要求8所述的半导体器件，其中
所述第一绝缘层在所述第二绝缘层上。
10.如权利要求8所述的半导体器件，其中
所述第一绝缘层的下表面与所述可变电阻存储器件的下表面共面。
11.如权利要求8所述的半导体器件，还包括：
在所述第一绝缘层上的第三绝缘层，所述第三绝缘层围绕所述第一水平位线。
12.如权利要求11所述的半导体器件，其中
所述第一绝缘层的介电常数大于所述第三绝缘层的介电常数。
13.一种半导体器件，包括：
衬底，其中存储单元区域和逻辑区域被限定；
在所述衬底上的第一绝缘层；
第二绝缘层，其被设置在所述第一绝缘层与所述衬底之间并具有与所述第一绝缘层的介电常数不同的介电常数；
在所述第一绝缘层中的可变电阻存储器件；
第一水平位线，其被连接到所述可变电阻存储器件并且在平行于所述衬底的表面的方向上延伸；
第二水平位线，其在所述第二绝缘层的至少一部分中并且在平行于所述衬底的所述表面的方向上延伸；以及
垂直位线，其在所述第一绝缘层的至少一部分中并在垂直于所述衬底的所述表面的方向上延伸，并且电连接到所述第一水平位线和所述第二水平位线。
14.如权利要求13所述的半导体器件，其中
所述第一绝缘层的介电常数大于所述第二绝缘层的介电常数。
15.如权利要求13所述的半导体器件，其中
所述第二水平位线的上表面与所述第二绝缘层的上表面共面。
16.如权利要求15所述的半导体器件，其中
所述第二绝缘层的所述上表面与所述可变电阻存储器件的下表面共面。
17.如权利要求13所述的半导体器件，其中
所述可变电阻存储器件包括磁隧道结器件。
18.一种半导体器件，包括：
衬底，其中存储单元区域和逻辑区域被限定；
在所述衬底上的第一绝缘层；
第二绝缘层，其被设置在所述第一绝缘层与所述衬底之间并具有与所述第一绝缘层的介电常数不同的介电常数；
在所述存储单元区域上的所述第一绝缘层中的可变电阻存储器件；
在所述逻辑区域上的逻辑器件；
第一水平位线，其在所述存储单元区域上沿所述衬底的表面延伸并电连接到所述可变电阻存储器件；
第二水平位线，其在所述第二绝缘层中并在所述逻辑区域上沿所述衬底的所述表面延伸；以及
垂直位线，其垂直于所述衬底的所述表面延伸并电连接到所述第一水平位线和所述第二水平位线，其中所述可变电阻存储器件顺序地通过所述第一水平位线、所述垂直位线和所述第二水平位线电连接到所述逻辑器件。
19.如权利要求18所述的半导体器件，其中
所述第一绝缘层的介电常数大于所述第二绝缘层的介电常数。
20.如权利要求18所述的半导体器件，其中
所述可变电阻存储器件包括磁隧道结器件。
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