KR20180130749A - 표시 장치, 게이트 드라이버, 및 게이트 드라이버의 구동 방법 - Google Patents

표시 장치, 게이트 드라이버, 및 게이트 드라이버의 구동 방법 Download PDF

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KR20180130749A
KR20180130749A KR1020170066725A KR20170066725A KR20180130749A KR 20180130749 A KR20180130749 A KR 20180130749A KR 1020170066725 A KR1020170066725 A KR 1020170066725A KR 20170066725 A KR20170066725 A KR 20170066725A KR 20180130749 A KR20180130749 A KR 20180130749A
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transistor
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최병덕
문창섭
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한양대학교 산학협력단
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Abstract

본 발명의 게이트 드라이버는, 복수의 스테이지를 포함하는 게이트 드라이버로서, 제1 스테이지는 제1 제어 신호에 따라 제1 스테이지 출력 신호를 제1 천이 시간(first transition time) 동안 제1 레벨로 천이시키는 제1 트랜지스터; 및 제2 제어 신호에 따라 상기 제1 스테이지 출력 신호를 제2 천이 시간(second transition time) 동안 제2 레벨로 천이시키는 제2 트랜지스터를 포함하고, 제1 천이는 제2 천이보다 먼저 발생하고, 상기 제1 천이 시간은 상기 제2 천이 시간보다 길다.

Description

표시 장치, 게이트 드라이버, 및 게이트 드라이버의 구동 방법{DISPLAY DEVICE, GATE DRIVER, AND DRIVING METHOD OF GATE DRIVER}
본 발명은 표시 장치, 게이트 드라이버, 및 게이트 드라이버의 구동 방법에 관한 것이다.
표시 장치에는 액정 표시 장치(Liquid Crystal Display), 유기 발광 표시 장치(Organic Light Emitting Display) 등이 포함된다. 표시 장치는 복수의 화소(pixel)를 포함하고, 복수의 화소가 복수의 데이터 전압에 따라 발광함으로써 영상을 표시한다.
게이트 드라이버는 복수의 스테이지를 포함하고, 복수의 스테이지로부터 연장되는 각각의 게이트 라인을 통해 복수의 화소행의 온오프를 제어함으로써, 복수의 데이터 신호가 어느 화소행에 인가될 것인지를 결정한다.
각각의 스테이지로부터 출력되는 스테이지 출력 신호(게이트 신호)는 유효한 펄스 신호를 만들기 위해서 과도기적인 상승 시간(rising time)과 하강 시간(falling time)을 갖는다.
종래의 게이트 드라이버는 이러한 스테이지 출력 신호의 상승 시간과 하강 시간을 같도록 설계하고 있다. 하지만 상승 시간과 하강 시간을 동일하게 하려면, 상승을 담당하는 풀업 트랜지스터(pull-up transistor)의 크기를 하강을 담당하는 풀다운 트랜지스터(pull-down transistor)의 크기보다 더 크게 설계하여야 한다.
풀업 트랜지스터의 크기를 크게 설계하는 경우, 게이트 드라이버의 크기가 커져 슬림 배젤(slim bezel)의 구현이 힘들어지고, 큰 크기의 트랜지스터는 소자의 신뢰성을 보장할 수 없다는 문제가 있다.
한국공개특허공보 제10-2016-0082204호 (2016.07.08)
해결하고자 하는 기술적 과제는 작은 크기의 풀업 트랜지스터를 제공하면서도 화상 표시 품질이 떨어지지 않음으로써 저비용, 소형화, 및 고신뢰성을 제공할 수 있는, 표시 장치, 게이트 드라이버, 및 게이트 드라이버의 구동 방법을 제공하는 데 있다.
본 발명의 한 실시예에 따른 게이트 드라이버는, 복수의 스테이지를 포함하는 게이트 드라이버로서, 제1 스테이지는 제1 제어 신호에 따라 제1 스테이지 출력 신호를 제1 천이 시간(first transition time) 동안 제1 레벨로 천이시키는 제1 트랜지스터; 및 제2 제어 신호에 따라 상기 제1 스테이지 출력 신호를 제2 천이 시간(second transition time) 동안 제2 레벨로 천이시키는 제2 트랜지스터를 포함하고, 제1 천이는 제2 천이보다 먼저 발생하고, 상기 제1 천이 시간은 상기 제2 천이 시간보다 길다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N 타입이고, 상기 제1 천이 시간은 상승 시간(rising time)이고, 상기 제2 천이 시간은 하강 시간(falling time)이고, 상기 제1 레벨은 하이 레벨(high level)이고, 상기 제2 레벨은 로우 레벨(low level)일 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P 타입이고, 상기 제1 천이 시간은 하강 시간이고, 상기 제2 천이 시간은 상승 시간이고, 상기 제1 레벨은 로우 레벨이고, 상기 제2 레벨은 하이 레벨일 수 있다.
상기 제1 스테이지 출력 신호가 제1 레벨로 유지되는 시간과 상기 제1 스테이지의 다음 스테이지인 제2 스테이지의 제2 스테이지 출력 신호의 제1 천이 시간이 적어도 일부 중첩될 수 있다.
상기 제1 트랜지스터의 채널 폭 대 길이 비율은 상기 제1 천이 시간과 상기 제2 천이 시간이 동일한 경우의 채널 폭 대 길이 비율보다 작을 수 있다.
본 발명의 한 실시예에 따른 게이트 드라이버의 구동 방법은, 복수의 스테이지를 포함하는 게이트 드라이버의 구동 방법으로서, 제1 스테이지의 제1 트랜지스터가 제1 제어 신호에 따라 제1 스테이지 출력 신호를 제1 천이 시간 동안 제1 레벨로 천이시키는 단계; 및 상기 제1 스테이지의 제2 트랜지스터가 제2 제어 신호에 따라 상기 제1 스테이지 출력 신호를 제2 천이 시간 동안 제2 레벨로 천이시키는 단계를 포함하고, 제1 천이는 제2 천이보다 먼저 발생하고, 상기 제1 천이 시간은 상기 제2 천이 시간보다 길다.
상기 제1 스테이지의 다음 스테이지인 제2 스테이지의 제2 스테이지 출력 신호를 제1 천이시키는 단계를 더 포함하고, 상기 제2 스테이지 출력 신호의 제1 천이 시간은 상기 제1 스테이지 출력 신호가 제1 레벨로 유지되는 시간과 적어도 일부 중첩될 수 있다.
본 발명의 한 실시예에 따른 표시 장치는 상기 게이트 드라이버; 및 데이터 라인에 제1 데이터 신호 및 제2 데이터 신호를 순차적으로 공급하는 데이터 드라이버를 포함하고, 상기 제1 스테이지 출력 신호가 제1 레벨로 유지되는 시간과 상기 제2 스테이지 출력 신호의 제1 천이 시간이 적어도 일부 중첩되는 시간에는 상기 데이터 라인에 상기 제1 데이터 신호가 공급되고, 상기 제1 스테이지 출력 신호의 제2 천이 시간이 종료되는 시점부터 상기 데이터 라인에 상기 제2 데이터 신호가 공급되기 시작한다.
본 발명에 따른 표시 장치, 게이트 드라이버, 및 게이트 드라이버의 구동 방법은 작은 크기의 풀업 트랜지스터를 제공하면서도 화상 표시 품질이 떨어지지 않음으로써 저비용, 소형화, 및 고신뢰성을 제공할 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 게이트 드라이버를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 게이트 드라이버의 구동 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 게이트 드라이버를 설명하기 위한 도면이다.
도 5는 본 발명의 다른 실시예에 따른 게이트 드라이버의 구동 방법을 설명하기 위한 도면이다.
도 6은 종래의 게이트 드라이버와 본 발명의 한 실시예에 따른 게이트 드라이버의 면적 비교를 위한 도면이다.
도 7은 본 발명의 한 실시예에 따른 게이트 드라이버를 구현하여 측정한 파형을 설명하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 표시 장치를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 표시 장치(9)는 타이밍 컨트롤러(10), 데이터 드라이버(20), 게이트 드라이버(30), 및 표시부(40)를 포함한다.
타이밍 컨트롤러(timing controller)(10)는 외부 입력 신호를 이용하여 게이트 제어 신호, 데이터 제어 신호, 및 데이터 영상 신호를 생성할 수 있다. 타이밍 컨트롤러(10)는 외부의 그래픽 제어부(graphic controller) 등으로부터 외부 입력 신호를 입력받는다. 외부 입력 신호는 입력 영상 신호 및 입력 제어 신호를 포함할 수 있다.
입력 영상 신호는 각 화소의 휘도 정보를 포함하고, 휘도는 미리 정해진 개수, 예를 들면 1024, 512, 256, 128 또는 64 개의 계조(gray)에 대응될 수 있다. 예를 들어, 입력 영상 신호는 적색, 녹색 및 청색 별로 존재할 수 있다. 입력 영상 신호는 입력 제어 신호를 참조하여 표시 장치(9)의 사양(specification)에 적합한 데이터 영상 신호로 변환될 수 있다. 표시 장치(9)의 사양이란 화소 해상도(pixel resolution), 데이터 드라이버의 개수, 표시 가능한 계조 개수 등을 포함할 수 있다. 예를 들어, 도 1의 표시 장치(9)는 1 개의 데이터 드라이버(20) 및 m 행 n 열의 복수의 화소(PX11, PX12, PX13, ... PX1n, PX21, PX22, PX23, ... PX2n, PX31, PX32, PX33, ... PX3n, ... PXm1, PXm2, PXm3, ... PXmn)를 포함한다. 다른 실시 예에서 표시 장치는 복수의 데이터 드라이버를 포함할 수도 있다.
입력 제어 신호는 수직 동기 신호, 수평 동기 신호, 메인 클록 신호, 데이터 인에이블 신호 등을 포함할 수 있다. 입력 제어 신호는 데이터 제어 신호 및 게이트 제어 신호로 변환될 수 있다. 게이트 제어 신호는 선택 신호, 리셋 신호, 및 복수의 클록 신호를 포함할 수 있다. 데이터 제어 신호는 한 화소행에 대한 영상 신호의 전송 시작을 알리는 수평 동기 신호, 복수의 데이터 선에 복수의 데이터 신호를 인가하라는 데이터 로드 신호, 및 데이터 클록 신호 등을 포함할 수 있다. 표시 장치(9)가 액정 표시 장치인 경우, 데이터 제어 신호는 공통 전압에 대한 데이터 전압의 극성을 프레임, 화소행, 또는 화소열마다 반전시키는 반전 신호를 더 포함할 수 있다.
데이터 드라이버(20)는 수신된 데이터 제어 신호 및 데이터 영상 신호를 이용하여 각 채널에 대한 데이터 신호(데이터 전압)를 생성할 수 있다. 생성된 복수의 데이터 신호는 대응하는 복수의 데이터 라인(D1, D2, D3, ... Dn) 각각에 인가된다.
게이트 드라이버(30)는 타이밍 컨트롤러(10)로부터 게이트 제어 신호를 수신한다. 게이트 드라이버(30)는 복수의 게이트 라인(G1, G2, G3, ... Gm)을 통해서 복수의 화소행의 온오프를 제어하여 데이터 드라이버(20)로부터 인가된 화소행 단위의 복수의 데이터 신호가 대응하는 화소행에 기입되도록 제어한다.
표시부(40)는 대략 행렬 형태(matrix)로 배열된 복수의 화소(PX11, PX12, PX13, ... PX1n, PX21, PX22, PX23, ... PX2n, PX31, PX32, PX33, ... PX3n, ... PXm1, PXm2, PXm3, ... PXmn)를 포함할 수 있다. 각 화소는 색 표시를 구현하기 위해서 기본색(primary color) 중 하나를 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 기본색을 표시하여(시간 분할) 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 할 수 있다. 기본색은 적색, 녹색, 청색 등의 삼원색 중 하나이거나, 황색(yellow), 청록색(cyan), 자홍색(magenta) 등의 삼원색 중 하나일 수 있다. 서로 다른 기본색을 표시하는 인접하는 복수의 화소는 함께 하나의 세트(이하, 도트)를 이룰 수 있으며, 하나의 도트(dot)는 백색의 영상을 표시할 수도 있다.
각각의 화소는 적어도 하나의 데이터 라인과 적어도 하나의 게이트 라인에 연결되어 있는 적어도 하나의 트랜지스터를 포함할 수 있다. 이러한 트랜지스터의 제어 전극에 게이트 라인이 연결되고, 트랜지스터가 온 상태(ON state)가 되는 경우, 데이터 라인에 인가된 데이터 전압이 도통된 트랜지스터를 통해서 해당 화소로 인가된다.
도 1에서는 본 발명의 한 실시예에 따른 게이트 드라이버(30)의 기능과 역할을 설명하기 위해 예시적인 표시 장치(9)의 구성을 설명하였지만, 적용 제품에 따라 표시 장치(9)의 구체적인 구성은 변형가능하다.
본 발명의 실시예에 따른 게이트 드라이버(30)는 복수의 스테이지를 포함하는 게이트 드라이버로서, 제1 스테이지는 제1 제어 신호에 따라 제1 스테이지 출력 신호를 제1 천이 시간(first transition time) 동안 제1 레벨로 천이시키는 제1 트랜지스터, 및 제2 제어 신호에 따라 상기 제1 스테이지 출력 신호를 제2 천이 시간(second transition time) 동안 제2 레벨로 천이시키는 제2 트랜지스터를 포함하고, 제1 천이는 제2 천이보다 먼저 발생하고, 제1 천이 시간은 제2 천이 시간보다 길다.
본 발명의 실시예에 따른 게이트 드라이버(30)는 내부 트랜지스터가 N 타입으로 구성되는 지, P 타입으로 구성되는 지에 따라 세부 회로 구성 및 동작 파형이 달라질 수 있다.
따라서, 도 2 및 3을 참조하여 게이트 드라이버(30)의 내부 트랜지스터가 N 타입으로 구성되는 경우를 설명하고, 도 4 및 5를 참조하여 게이트 드라이버(30')의 내부 트랜지스터가 P 타입으로 구성되는 경우를 설명한다.
도 2 및 3의 실시예에서 제1 트랜지스터 및 제2 트랜지스터는 N 타입이고, 제1 천이 시간은 상승 시간(rising time)이고, 제2 천이 시간은 하강 시간(falling time)이고, 제1 레벨은 하이 레벨(high level)이고, 제2 레벨은 로우 레벨(low level)이다.
반면, 도 4 및 5의 실시예에서 제1 트랜지스터 및 제2 트랜지스터는 P 타입이고, 제1 천이 시간은 하강 시간이고, 제2 천이 시간은 상승 시간이고, 제1 레벨은 로우 레벨이고, 제2 레벨은 하이 레벨이다.
이하에서 각 도면을 참조하여 각 실시예를 설명한다.
도 2는 본 발명의 한 실시예에 따른 게이트 드라이버를 설명하기 위한 도면이다.
도 2를 참조하면 본 발명의 한 실시예에 따른 게이트 드라이버(30)는 복수의 스테이지(ST1, ST2, ...)를 포함한다.
각각의 스테이지는 대응하는 게이트 라인과 연결될 수 있다. 예를 들어, 제1 스테이지(ST1)의 출력 단자는 제1 게이트 라인(G1)과 연결되고, 제2 스테이지(ST2)의 출력 단자는 제2 게이트 라인(G2)과 연결될 수 있다.
제1 스테이지(ST1)는 로직 스테이지(ST1L), 풀업 트랜지스터(T1), 및 풀다운 트랜지스터(T2)를 포함할 수 있다. 도 2에서 제1 스테이지(ST1) 및 게이트 드라이버(30)의 구조는 본 발명의 특징을 명확히 설명하기 위해 간략하게 도시되었으며, 당업자라면 트랜지스터를 추가하거나, 그 전기적 연결 관계를 제품에 맞게 재설계할 수 있다.
제1 스테이지(ST1)는 입력 신호에 대응하여 제1 스테이지 출력 신호(OUT1)를 게이트 라인(G1)에 출력한다. 제1 스테이지(ST1)는 크게 보아 로직 스테이지(logic stage)(ST1L)와 구동 스테이지(driving stage)를 포함할 수 있다.
로직 스테이지(ST1L)는 풀업 트랜지스터(T1)의 온오프(ON/OFF)를 제어하는 제1 제어 신호(A) 및 풀다운 트랜지스터(T2)의 온오프를 제어하는 제2 제어 신호(B)를 생성할 수 있다. 풀업 트랜지스터(T1) 및 풀다운 트랜지스터(T2)의 구동 타이밍에 대해서는 도 3을 참조하여 후술한다.
예시적인 구동 스테이지는 풀업 트랜지스터(T1) 및 풀다운 트랜지스터(T2)를 포함할 수 있다. 풀업 트랜지스터(T1)의 게이트 단자는 로직 스테이지(ST1L)와 연결되고, 드레인 단자는 제1 전원 전압(VDD) 또는 클록(CLK)에 연결되고, 소스 단자는 스테이지 출력 단자에 연결될 수 있다. 풀다운 트랜지스터(T2)의 게이트 단자는 로직 스테이지(ST1L)와 연결되고, 드레인 단자는 스테이지 출력 단자에 연결되고, 소스 단자는 제2 전원 전압(ground)에 연결될 수 있다.
풀업 트랜지스터(T1)는 제1 제어 신호(A)에 따라 제1 스테이지 출력 신호(OUT1)를 상승 시간 동안 하이 레벨까지 상승시킬 수 있다. 예를 들어, 임계 전압 이상의 하이 레벨의 제1 제어 신호(A)에 따라 풀업 트랜지스터(T1)가 온 상태가 되면, 제1 전원 전압(VDD) 또는 클록(CLK)으로부터 하이 레벨의 전압이 스테이지 출력 단자에 인가되게 된다.
풀다운 트랜지스터(T2)는 제2 제어 신호(B)에 따라 제1 스테이지 출력 신호(OUT1)를 하강 시간 동안 로우 레벨까지 하강시킬 수 있다. 예를 들어, 임계 전압 이상의 하이 레벨의 제2 제어 신호(B)에 따라 풀다운 트랜지스터(T2)가 온 상태가 되면, 제2 전원 전압으로부터 로우 레벨의 전압이 스테이지 출력 단자에 인가되게 된다.
제2 스테이지(ST2)를 포함한 나머지 스테이지도 제1 스테이지(ST1)와 동일한 회로 구조를 가질 수 있으므로, 중복된 설명은 생략한다.
도 3은 본 발명의 한 실시예에 따른 게이트 드라이버의 구동 방법을 설명하기 위한 도면이고, 도 6은 종래의 게이트 드라이버와 본 발명의 한 실시예에 따른 게이트 드라이버의 면적 비교를 위한 도면이다.
도 3을 참조하면, 제1 스테이지 출력 신호(OUT1) 및 제2 스테이지 출력 신호(OUT2)의 파형이 도시되어 있다. 제1 스테이지 출력 신호(OUT1) 및 제2 스테이지 출력 신호(OUT2) 이외에도 인접한 스테이지 출력 신호 간에 도 3과 같은 구동 타이밍이 적용될 수 있다.
제1 스테이지 출력 신호(OUT1)는 상승 시간(TR1), 하이 레벨 유지 시간(TH1), 하강 시간(TF1)을 갖는다. 본 발명의 실시예에서는 상승 시간(TR1)이 하강 시간(TF1)보다 길다. 이렇게 상승 시간(TR1)을 하강 시간(TF1)보다 길게 허용함으로써, 풀업 트랜지스터(T1)의 크기를 획기적으로 감소시킬 수 있다. 즉, 풀업 트랜지스터(T1)의 채널 폭 대 길이(W/L) 비율은 상승 시간과 하강 시간이 동일한 경우의 채널 폭 대 길이 비율보다 작을 수 있다. 도 6을 참조하면, 풀업 트랜지스터(T1) 각각의 크기를 작게 함으로써, 본 발명의 한 실시예에 따른 게이트 드라이버(30)가 종래 게이트 드라이버보다 69.4%만큼 면적 감소를 이뤄냈음을 확인할 수 있다.
본 발명의 한 실시예에 따르면, 인접 스테이지 간에 오버랩 구동(overlap driving)을 함으로써 길어진 상승 시간을 보완하게 된다. 즉, 제1 스테이지 출력 신호(OUT1)가 하이 레벨로 유지되는 시간(TH1)과 제1 스테이지(ST1)의 다음 스테이지인 제2 스테이지(ST2)의 제2 스테이지 출력 신호(OUT2)의 상승 시간(TR2)이 적어도 일부 중첩될 수 있다. 따라서 해당 수평 주기(1H) 구간에 게이트 라인(G1)에 제1 데이터 신호(DS1)가 공급되고, 제2 스테이지 출력 신호(OUT2)가 충분히 상승하여 하이 레벨에 도달한 다음의 수평 주기 구간에 제2 데이터 신호(DS2)가 공급될 수 있다. 따라서 제1 게이트 라인(G1)과 대응하는 화소 행에는 제1 데이터 신호(DS1)가 충전되고, 제2 게이트 라인(G2)과 대응하는 화소 행에는 제2 데이터 신호(DS2)가 충전될 수 있다.
즉, 데이터 드라이버(20)는 제1 데이터 신호(DS1) 및 제2 데이터 신호(DS2)를 순차적으로 공급할 수 있고, 제1 스테이지 출력 신호(OUT1)가 하이 레벨로 유지되는 시간(TH1)과 제2 스테이지 출력 신호(OUT2)의 상승 시간(TR2)이 적어도 일부 중첩되는 시간에는 데이터 라인에 제1 데이터 신호(DS1)가 공급되고, 제1 스테이지 출력 신호(OUT1)의 하강 시간(TF1)이 종료되는 시점부터 데이터 라인에 제2 데이터 신호(DS2)가 공급되기 시작할 수 있다.
상술한 내용은 게이트 드라이버(30)의 구동 방법으로도 설명할 수 있다.
본 발명의 한 실시예에 따른 게이트 드라이버(30)의 구동 방법은 복수의 스테이지를 포함하는 게이트 드라이버(30)의 구동 방법으로서, 제1 스테이지(ST1)의 풀업 트랜지스터(T1)가 제1 제어 신호(A)에 따라 제1 스테이지 출력 신호(OUT1)를 상승 시간(TR1) 동안 하이 레벨까지 상승시키는 단계 및 제1 스테이지(ST1)의 풀다운 트랜지스터(T2)가 제2 제어 신호(B)에 따라 제1 스테이지 출력 신호(OUT1)를 하강 시간(TF1) 동안 로우 레벨까지 하강시키는 단계를 포함하고, 상승 시간(TR1)은 하강 시간(TF1)보다 길다.
본 발명의 한 실시예에 따른 게이트 드라이버(30)의 구동 방법은, 제1 스테이지(ST1)의 다음 스테이지인 제2 스테이지(ST2)의 제2 스테이지 출력 신호(OUT2)를 상승시키는 단계를 더 포함하고, 제2 스테이지 출력 신호(OUT2)의 상승 시간(TR2)은 제1 스테이지 출력 신호(OUT1)가 하이 레벨로 유지되는 시간(TH1)과 적어도 일부 중첩될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 게이트 드라이버를 설명하기 위한 도면이다.
도 4를 참조하면 본 발명의 다른 실시예에 따른 게이트 드라이버(30')는 복수의 스테이지(ST1', ST2', ...)를 포함한다.
각각의 스테이지는 대응하는 게이트 라인과 연결될 수 있다. 예를 들어, 제1 스테이지(ST1')의 출력 단자는 제1 게이트 라인(G1)과 연결되고, 제2 스테이지(ST2')의 출력 단자는 제2 게이트 라인(G2)과 연결될 수 있다.
제1 스테이지(ST1')는 로직 스테이지(ST1L'), 풀업 트랜지스터(T2'), 및 풀다운 트랜지스터(T1')를 포함할 수 있다. 도 4에서 제1 스테이지(ST1') 및 게이트 드라이버(30')의 구조는 본 발명의 특징을 명확히 설명하기 위해 간략하게 도시되었으며, 당업자라면 트랜지스터를 추가하거나, 그 전기적 연결 관계를 제품에 맞게 재설계할 수 있다.
제1 스테이지(ST1')는 입력 신호에 대응하여 제1 스테이지 출력 신호(OUT1')를 게이트 라인(G1)에 출력한다. 제1 스테이지(ST1')는 크게 보아 로직 스테이지(ST1L')와 구동 스테이지를 포함할 수 있다.
로직 스테이지(ST1L')는 풀업 트랜지스터(T2')의 온오프(ON/OFF)를 제어하는 제2 제어 신호(B') 및 풀다운 트랜지스터(T1')의 온오프를 제어하는 제1 제어 신호(A')를 생성할 수 있다. 풀업 트랜지스터(T2') 및 풀다운 트랜지스터(T1')의 구동 타이밍에 대해서는 도 5를 참조하여 후술한다.
예시적인 구동 스테이지는 풀업 트랜지스터(T2') 및 풀다운 트랜지스터(T1')를 포함할 수 있다. 풀업 트랜지스터(T2')의 게이트 단자는 로직 스테이지(ST1L')와 연결되고, 드레인 단자는 제1 전원 전압(VDD)에 연결되고, 소스 단자는 스테이지 출력 단자에 연결될 수 있다. 풀다운 트랜지스터(T1')의 게이트 단자는 로직 스테이지(ST1L')와 연결되고, 드레인 단자는 스테이지 출력 단자에 연결되고, 소스 단자는 제2 전원 전압(ground) 또는 클록(CLK)에 연결될 수 있다.
풀다운 트랜지스터(T1')는 제1 제어 신호(A')에 따라 제1 스테이지 출력 신호(OUT1')를 하강 시간 동안 로우 레벨까지 하강시킬 수 있다. 예를 들어, 임계 전압 이하의 로우 레벨의 제1 제어 신호(A')에 따라 풀다운 트랜지스터(T1')가 온 상태가 되면, 제2 전원 전압 또는 클럭 신호로부터 로우 레벨의 전압이 스테이지 출력 단자에 인가되게 된다.
풀업 트랜지스터(T2')는 제2 제어 신호(B')에 따라 제1 스테이지 출력 신호(OUT1')를 상승 시간 동안 하이 레벨까지 상승시킬 수 있다. 예를 들어, 임계 전압 이하의 로우 레벨의 제2 제어 신호(B')에 따라 풀업 트랜지스터(T2')가 온 상태가 되면, 제1 전원 전압(VDD)으로부터 하이 레벨의 전압이 스테이지 출력 단자에 인가되게 된다.
제2 스테이지(ST2')를 포함한 나머지 스테이지도 제1 스테이지(ST1')와 동일한 회로 구조를 가질 수 있으므로, 중복된 설명은 생략한다.
도 5는 본 발명의 다른 실시예에 따른 게이트 드라이버의 구동 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 제1 스테이지 출력 신호(OUT1') 및 제2 스테이지 출력 신호(OUT2')의 파형이 도시되어 있다. 제1 스테이지 출력 신호(OUT1') 및 제2 스테이지 출력 신호(OUT2') 이외에도 인접한 스테이지 출력 신호 간에 도 5와 같은 구동 타이밍이 적용될 수 있다.
제1 스테이지 출력 신호(OUT1')는 하강 시간(TF1'), 로우 레벨 유지 시간(TL1'), 상승 시간(TR1')을 갖는다. 본 발명의 실시예에서는 하강 시간(TF1')이 상승 시간(TR1')보다 길다. 이렇게 하강 시간(TF1')을 상승 시간(TR1')보다 길게 허용함으로써, 풀다운 트랜지스터(T1')의 크기를 획기적으로 감소시킬 수 있다. 즉, 풀다운 트랜지스터(T1')의 채널 폭 대 길이(W/L) 비율은 상승 시간과 하강 시간이 동일한 경우의 채널 폭 대 길이 비율보다 작을 수 있다.
본 발명의 실시예에 따르면, 인접 스테이지 간에 오버랩 구동을 함으로써 길어진 상승 시간을 보완하게 된다. 즉, 제1 스테이지 출력 신호(OUT1')가 로우 레벨로 유지되는 시간(TL1')과 제1 스테이지(ST1')의 다음 스테이지인 제2 스테이지(ST2')의 제2 스테이지 출력 신호(OUT2')의 하강 시간(TF2')이 적어도 일부 중첩될 수 있다. 따라서 해당 수평 주기(1H) 구간에 게이트 라인(G1)에 제1 데이터 신호(DS1)가 공급되고, 제2 스테이지 출력 신호(OUT2)가 충분히 하강하여 로우 레벨에 도달한 다음의 수평 주기 구간에 제2 데이터 신호(DS2)가 공급될 수 있다. 따라서 제1 게이트 라인(G1)과 대응하는 화소 행에는 제1 데이터 신호(DS1)가 충전되고, 제2 게이트 라인(G2)과 대응하는 화소 행에는 제2 데이터 신호(DS2)가 충전될 수 있다.
즉, 데이터 드라이버(20)는 제1 데이터 신호(DS1) 및 제2 데이터 신호(DS2)를 순차적으로 공급할 수 있고, 제1 스테이지 출력 신호(OUT1')가 로우 레벨로 유지되는 시간(TF1')과 제2 스테이지 출력 신호(OUT2')의 하강 시간(TF2')이 적어도 일부 중첩되는 시간에는 데이터 라인에 제1 데이터 신호(DS1)가 공급되고, 제1 스테이지 출력 신호(OUT1')의 상승 시간(TR1')이 종료되는 시점부터 데이터 라인에 제2 데이터 신호(DS2)가 공급되기 시작할 수 있다.
상술한 내용은 게이트 드라이버(30')의 구동 방법으로도 설명할 수 있다.
본 발명의 실시예에 따른 게이트 드라이버(30')의 구동 방법은 복수의 스테이지를 포함하는 게이트 드라이버(30')의 구동 방법으로서, 제1 스테이지(ST1')의 풀다운 트랜지스터(T1')가 제1 제어 신호(A')에 따라 제1 스테이지 출력 신호(OUT1')를 하강 시간(TF1') 동안 로우 레벨까지 하강시키는 단계 및 제1 스테이지(ST1')의 풀업 트랜지스터(T2')가 제2 제어 신호(B')에 따라 제1 스테이지 출력 신호(OUT1')를 상승 시간(TR1') 동안 하이 레벨까지 상승시키는 단계를 포함하고, 하강 시간(TF1')은 상승 시간(TR1')보다 길다.
본 발명의 한 실시예에 따른 게이트 드라이버(30')의 구동 방법은, 제1 스테이지(ST1')의 다음 스테이지인 제2 스테이지(ST2')의 제2 스테이지 출력 신호(OUT2')를 하강시키는 단계를 더 포함하고, 제2 스테이지 출력 신호(OUT2')의 하강 시간(TF2')은 제1 스테이지 출력 신호(OUT1')가 로우 레벨로 유지되는 시간(TL1')과 적어도 일부 중첩될 수 있다.
도 7은 본 발명의 한 실시예에 따른 게이트 드라이버를 구현하여 측정한 파형을 설명하기 위한 도면이다. 도 7에서는 도 2 및 3의 실시예를 기준으로 설명한다.
도 7의 좌측에는 10 개 스테이지 기준으로 만들어진 샘플의 광학 사진이 도시되어 있다. 예시적인 게이트 드라이버는 길이는 3.26 mm이고 너비는 0.70 mm로 제작할 수 있었다.
도 7의 우측에는 해당 샘플에 대한 각 스테이지의 스테이지 출력 신호를 측정한 결과가 도시되어 있다. 상승 시간(TR)이 8.6 us로서 하강 시간(TF)인 2.8 us보다 길게 작동함을 확인할 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
9: 표시 장치
10: 타이밍 컨트롤러
20: 데이터 드라이버
30: 게이트 드라이버
40: 표시부

Claims (8)

  1. 복수의 스테이지를 포함하는 게이트 드라이버로서,
    제1 스테이지는
    제1 제어 신호에 따라 제1 스테이지 출력 신호를 제1 천이 시간(first transition time) 동안 제1 레벨로 천이시키는 제1 트랜지스터; 및
    제2 제어 신호에 따라 상기 제1 스테이지 출력 신호를 제2 천이 시간(second transition time) 동안 제2 레벨로 천이시키는 제2 트랜지스터를 포함하고,
    제1 천이는 제2 천이보다 먼저 발생하고,
    상기 제1 천이 시간은 상기 제2 천이 시간보다 긴,
    게이트 드라이버.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 N 타입이고,
    상기 제1 천이 시간은 상승 시간(rising time)이고,
    상기 제2 천이 시간은 하강 시간(falling time)이고,
    상기 제1 레벨은 하이 레벨(high level)이고,
    상기 제2 레벨은 로우 레벨(low level)인,
    게이트 드라이버.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P 타입이고,
    상기 제1 천이 시간은 하강 시간이고,
    상기 제2 천이 시간은 상승 시간이고,
    상기 제1 레벨은 로우 레벨이고,
    상기 제2 레벨은 하이 레벨인,
    게이트 드라이버.
  4. 제1 항에 있어서,
    상기 제1 스테이지 출력 신호가 제1 레벨로 유지되는 시간과
    상기 제1 스테이지의 다음 스테이지인 제2 스테이지의 제2 스테이지 출력 신호의 제1 천이 시간이 적어도 일부 중첩되는,
    게이트 드라이버.
  5. 제1 항에 있어서,
    상기 제1 트랜지스터의 채널 폭 대 길이 비율은 상기 제1 천이 시간과 상기 제2 천이 시간이 동일한 경우의 채널 폭 대 길이 비율보다 작은,
    게이트 드라이버.
  6. 복수의 스테이지를 포함하는 게이트 드라이버의 구동 방법으로서,
    제1 스테이지의 제1 트랜지스터가 제1 제어 신호에 따라 제1 스테이지 출력 신호를 제1 천이 시간 동안 제1 레벨로 천이시키는 단계; 및
    상기 제1 스테이지의 제2 트랜지스터가 제2 제어 신호에 따라 상기 제1 스테이지 출력 신호를 제2 천이 시간 동안 제2 레벨로 천이시키는 단계를 포함하고,
    제1 천이는 제2 천이보다 먼저 발생하고,
    상기 제1 천이 시간은 상기 제2 천이 시간보다 긴,
    게이트 드라이버의 구동 방법.
  7. 제6 항에 있어서,
    상기 제1 스테이지의 다음 스테이지인 제2 스테이지의 제2 스테이지 출력 신호를 제1 천이시키는 단계를 더 포함하고,
    상기 제2 스테이지 출력 신호의 제1 천이 시간은 상기 제1 스테이지 출력 신호가 제1 레벨로 유지되는 시간과 적어도 일부 중첩되는,
    게이트 드라이버의 구동 방법.
  8. 제4 항의 게이트 드라이버; 및
    데이터 라인에 제1 데이터 신호 및 제2 데이터 신호를 순차적으로 공급하는 데이터 드라이버를 포함하고,
    상기 제1 스테이지 출력 신호가 제1 레벨로 유지되는 시간과 상기 제2 스테이지 출력 신호의 제1 천이 시간이 적어도 일부 중첩되는 시간에는 상기 데이터 라인에 상기 제1 데이터 신호가 공급되고,
    상기 제1 스테이지 출력 신호의 제2 천이 시간이 종료되는 시점부터 상기 데이터 라인에 상기 제2 데이터 신호가 공급되기 시작하는,
    표시 장치.
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