KR20180129057A - 반도체 소자 검사 시스템 및 그 동작 방법 - Google Patents

반도체 소자 검사 시스템 및 그 동작 방법 Download PDF

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Abstract

반도체 소자 검사 시스템 및 그 동작 방법이 제공된다. 반도체 소자 검사 시스템은 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼 상의 결함(defect)을 검출하고, 상기 샘플 웨이퍼 상의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보를 생성하고, 상기 위치에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하는 검사기, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보에 기초하여 상기 샘플 웨이퍼의 확대 이미지를 촬영하는 전자 현미경, 및 기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 모델링 모듈을 포함한다.

Description

반도체 소자 검사 시스템 및 그 동작 방법{INSPECTING SYSTEM FOR SEMICONDUCTOR DEVICE AND OPERATING METHOD OF THE SAME}
본 발명은 반도체 소자 검사 시스템 및 그 동작 방법에 관한 것이다.
최근의 반도체 소자는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있으며, 반도체 소자의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 따라서, 고도로 스케일링된 고집적 반도체 소자의 패턴들은 미세한 폭을 가지고 미세한 피치로 이격될 수 있다.
반도체 소자의 미세화에 따라, 반도체 소자의 불량 여부를 검사할 수 있는 검사 시스템에 관한 요구가 높아지고 있다. 특히, 높은 검사 쓰루풋(throughput)을 가짐과 동시에, 각각의 공정을 거친 웨이퍼들을 실시간으로 검사하고, 검사 결과를 다시 공정에 피드백함으로써 공정의 전체적인 수율(yield rate)를 증가시킬 수 있는 반도체 소자 검사 시스템이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 높은 처리 속도로 반도체 소자의 불량의 유형 및 위험도를 평가할 수 있는 반도체 소자 검사 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 높은 처리 속도로 반도체 소자의 불량의 유형 및 위험도를 평가할 수 있는 반도체 소자 검사 시스템의 동작 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 검사 시스템은, 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼 상의 결함(defect)을 검출하고, 상기 샘플 웨이퍼 상의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보를 생성하고, 상기 위치에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하는 검사기, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보에 기초하여 상기 샘플 웨이퍼의 확대 이미지를 촬영하는 전자 현미경, 및 기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 모델링 모듈을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 검사 방법은, 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼의 결함(defect)을 검출하고, 상기 샘플 웨이퍼의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보와, 상기 위치에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 생성하고, 상기 샘플 웨이퍼의 상기 결함이 발생한 위치 정보에 기초하여 확대 이미지를 촬영하고, 기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 블록도이다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 검사될 수 있는 반도체 소자의 예시적인 레이아웃도이다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 포함된 모델링 모듈, 및 모델링 모듈과 연결된 몇몇 구성 요소를 도시한 블록도이다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작을 설명하기 위한 그래프이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 수행되는 모델링 생성 동작을 설명하기 위한 트리 구조이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 수행되는 모델링 생성 동작을 설명하기 위한 그래프이다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템으로부터 얻어지는 웨이퍼의 결함 이미지를 설명하기 위한 개략도이다.
도 10은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템이 수행하는 모델링에 의하여 분류되는 웨이퍼의 결함 이미지를 설명하기 위한 개략도이다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템을 설명하기 위한 블록도이다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템을 설명하기 위한 블록도이다.
이하에서, 도 1 내지 도 12를 참조하여, 본 발명의 실시예에 따른 반도체 소자 검사 시스템 및 그 동작 방법에 대하여 설명하도록 한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 소자 검사 시스템의 블록도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템은, 검사기(110), 결함 모듈(120), 전자 현미경(130), 디자인 스토리지(140) 및 모델링 모듈(300)을 포함할 수 있다.
검사기(110)는, 검사 대상인 웨이퍼를 제공받아 그 표면의 이미지를 촬영할 수 있다. 도시되지는 않았지만, 검사기(110)는 웨이퍼를 지지하는 스테이지, 웨이퍼에 광을 조사하는 광원, 웨이퍼로부터 반사되어 형성된 이미지를 획득하는 대물 광학계, 대물 광학계로부터 형성된 이미지를 확대하는 결상 광학계 및 이미지 센서 등을 포함할 수 있으며, 이에 제한되는 것은 아니다.
검사기(110)는 웨이퍼의 표면 이미지를 획득할 수 있다. 뒤에서 설명하는 것과 같이, 상기 제1 해상도는 전자 현미경(130)이 생성하는 웨이퍼의 표면 이미지의 해상도보다 상대적으로 저해상도일 수 있다. 본 명세서에서 '해상도'는 분해능과 동일한 의미로 사용될 수 있다. 또한, 검사기(110)는 웨이퍼 표면의 전체 이미지를 형성할 수 있다. 검사기(110)는 전자 현미경(130)에 비하여 비교적 빠른 속도로 웨이퍼의 표면 전체의 이미지를 획득할 수 있다.
검사기(110)가 웨이퍼 표면으로부터 얻는 이미지는 암시야(dark field mode) 또는 명시야(bright field mode) 이미지를 포함할 수 있다.
검사기(110)는 촬영한 웨이퍼 표면의 이미지 가운데, 결함(defect)의 유무를 검출할 수 있다. 검사기(110)가 결함 모듈(120)에 제공하는 이미지는, 웨이퍼 표면의 결함 정보를 함께 포함하고 있을 수 있다. 상기 결함 정보는, 웨이퍼 이미지에 포함된 결함의 속성(attribute) 정보 및 웨이퍼 내 결함의 위치 정보를 포함할 수 있다.
검사기(110)는, 디자인 스토리지(140)로부터 검사 대상의 웨이퍼의 레이아웃(layout) 디자인을 제공받을 수 있다. 검사기(110)는 제공받은 웨이퍼의 레이아웃 디자인에 기초하여 검출된 결함의 위치에 대응하는 레이아웃 디자인 상의 레이아웃 패턴을 선택할 수 있다.
도 2는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 검사될 수 있는 반도체 소자의 예시적인 레이아웃도이다.
도 2를 참조하면, 검사기(110)에 의해 검사되는 웨이퍼의 레이아웃 디자인 상의 레이아웃 패턴들(P1, P2, P3, P4)이 도시된다. 예를 들어, 검사기(110)에 의해 검출된 결함의 위치에 레이아웃 패턴(P1)이 대응될 수 있다.
각각의 레이아웃 패턴들(P1, P2, P3, P4)은, 레이아웃 디자인에 따라 웨이퍼 상에 반도체 소자가 형성될 때 예상되는 프리-위험도 정보를 포함할 수 있다. 상기 프리-위험도 정보는 레이아웃 디자인의 설계 단계에서 미리 결정될 수 있으며, 구체적으로 레이아웃 디자인의 설계자에 의하여 결정되거나, 레이아웃 디자인 툴에 의하여 자동적으로 결정될 수 있다. 미리 결정된 레이아웃 패턴들(P1, P2, P3, P4)의 프리-위험도 정보는 이후 모델링 모듈(300)로 제공되어 후술되는 것과 같이 사용될 수 있다.
레이아웃 패턴의 프리-위험도 데이터는 예를 들어, 높음(high), 중간(middle), 낮음(low)로 표현될 수 있다. 다만 본 발명이 에에 제한되는 것은 아니며, 레이아웃 패턴의 프리-위험도 데이터는 0 내지 1 사이의 값으로 표현될 수도 있다.
다시 도 1을 참조하면, 본 발명의 몇몇 실시예에서, 결함의 속성 정보는 검사기(110)가 촬영한 결함의 이미지 속성을 포함할 수 있다. 구체적으로, 결함의 이미지 속성은 촬영된 결함 이미지의 크기, 밝기 등을 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다. 검사기(110)는 상기 속성 정보를 수치화 또는 벡터화하여 결함 모듈(120)에 제공할 수 있다.
다만, 상술한 것과 같이 검사기(110)가 획득하는 웨이퍼의 표면 이미지가 상대적으로 저해상도의 이미지일 수 있으므로, 검사기(110)는 웨이퍼 표면의 결함 정보는 결함의 정확한 유형 또는 해당 결함으로 인하여 발생하는 위험도(risk value) 여부를 정확하게 판단하지 못할 수 있다.
본 발명의 실시예에 따른 검사기(110)는, 두 가지 종류의 웨이퍼를 제공받아 이에 포함된 결함을 검출할 수 있다. 첫째는, 웨이퍼에서 검출되는 결함에 대한 결함 모델을 생성하기 위하여 검사하는 샘플 웨이퍼이다. 검사기(110)는 적어도 하나 이상의 샘플 웨이퍼를 제공받고, 웨이퍼의 결함에 대한 모델을 생성하기 위해 샘플 웨이퍼의 결함을 검출하고, 상기 결함에 관한 정보를 생성한다. 상기 모델 생성에 관한 자세한 설명은 후술한다.
둘째는, 완성된 상기 모델에 기초하여 실제 반도체 제품의 검사를 위하여 제공받는 대상 웨이퍼이다. 검사기(110)는 대상 웨이퍼를 제공받고, 대상 웨이퍼에 존재하는 결함을 검출하고, 상기 결함에 관한 정보를 생성할 수 있다. 마찬가지로 상기 대상 웨이퍼에 대한 검사기(110)의 검사 과정은 후술한다.
결함 모듈(120)은 검사기(110)로부터 제공받은 웨이퍼의 결함 정보를 전자 현미경(130)으로 제공할 수 있다. 구체적으로, 결함 모듈(120)은 검사기(110)가 제공한 웨이퍼의 결함의 속성 정보 중 결함의 웨이퍼 내 위치에 관한 정보를 전자 현미경(130)으로 제공할 수 있다. 결함 모듈(120)은 검사기(110)로부터 제공받은 웨이퍼의 결함 정보를 일시적 또는 비일시적으로 저장할 수 있는 저장 매체를 포함할 수 있으며, 구체적으로 상기 저장 매체는 메모리를 포함할 수 있으나 이에 제한되지 않는다.
또한, 후술하는 것과 같이 결함 모듈(120)은 모델링 모듈(300)이 생성한 결함 모델을 일시적 또는 비일시적으로 저장할 수 있다.
따라서, 결함 모듈(120)은 웨이퍼의 결함 정보를 저장하는 저장 매체를 포함하는 컴퓨터 시스템일 수 있으며, 예를 들어 서버 시스템을 포함할 수 있으나 이에 제한되는 것은 아니다.
결함 모듈(120)은 전자 현미경(130)에 의해 제공받은 샘플 웨이퍼 상의 결함의 확대 이미지로부터 얻어진 결함의 유형과, 결함의 위험도 정보를 얻을 수 있다. 상기 얻어진 결함의 유형과 위험도 정보는 이후 수행될 결함 모델의 생성을 위한 기계 학습을 위하여 모델링 모듈(300)에 제공될 수 있다.
전자 현미경(130)은 결함 모듈(120)로부터 제공받은 결함의 웨이퍼 내 위치 정보를 이용하여 웨이퍼의 표면 이미지를 획득할 수 있다. 도시되지는 않았지만, 전자 현미경(130)은 웨이퍼에 전자빔을 조사하는 전자총, 시료에 전자빔의 초점을 형성하기 위한 렌즈 및 웨이퍼에서 발생하는 2차 전자를 검출하는 검출기를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
전자 현미경(130)은 검출 모듈(120)로부터 제공받은 결함의 위치 정보를 이용하여, 해당 결함의 이미지를 획득할 수 있다. 전자 현미경(130)은 웨이퍼 표면의 결함의 확대 이미지를 획득할 수 있다. 상술한 것과 같이, 전자 현미경(130)은 검사기(110)에 비하여 웨이퍼 표면의 상대적으로 고해상도 이미지를 얻을 수 있다.
또한, 전자 현미경(130)이 획득하는 웨이퍼 표면의 이미지의 면적은, 검사기(110)가 획득하는 웨이퍼 표면의 이미지 면적보다 작을 수 있다. 다만, 전자 현미경(130)의 웨이퍼 표면 이미지의 획득 속도는 검사기(110)의 그것보다 느릴 수 있다.
따라서 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템은, 상대적으로 이미지 획득 속도가 느린 전자 현미경(130)의 경우 샘플 웨이퍼의 표면 이미지 및 결함의 모델 형성 단계에서만 사용되고, 대상 웨이퍼에 포함된 반도체 소자의 실시간 검사 과정에서는 사용되지 않을 수 있다. 이에 관하여는 더욱 자세한 설명은 후술한다.
전자 현미경(130)은 획득한 결함의 이미지를 결함 모듈(120)로 제공할 수 있다.
결함 모듈(120)은 전자 현미경(130)으로부터 결함 이미지를 제공받고, 결함의 위치 정보 및 속성 정보와 함께 모델링 모듈(300)로 이를 제공할 수 있다.
디자인 스토리지(140)는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 검사되는 웨이퍼의 레이아웃 디자인을 저장할 수 있다. 디자인 스토리지(140)는 예를 들어, 웨이퍼에 형성되는 AP(Application Processor), DRAM(Dynamic Random Access Memory), Flash ROM(Read Only Memory) 등의 레이아웃 디자인을 저장할 수 있으나 본 발명이 이에 제한되지는 않는다. 또한 위에서 설명한 것과 같이 디자인 스토리지(140)는 레이아웃 디자인의 생성 시 미리 결정된 레이아웃 디자인의 프리-위험도 데이터를 저장할 수 있다.
디자인 스토리지(140)는 레이아웃 디자인과, 레이아웃 디자인이 포함하는 프리-위험도 데이터를 검사기(110) 및 모델링 모듈(300)에 제공할 수 있다.
모델링 모듈(300)은, 결함 모듈(120)로부터 검출된 결함의 속성 정보를 제공받을 수 있다. 또한, 모델링 모듈(300)은 결함 모듈(120)로부터 전자 현미경(130)이 획득한 결함의 확대 이미지를 제공받을 수 있다. 모델링 모듈(300)의 자세한 구성과 관련하여, 도 3을 참조하여 설명한다.
도 3은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 포함된 모델링 모듈, 및 모델링 모듈과 연결된 몇몇 구성 요소를 도시한 블록도이다.
도 3을 참조하면, 모델링 모듈(300)은 디자인 스토리지(140)로부터 제공받은 샘플 웨이퍼의 레이아웃 디자인을 저장하는 메모리(310)와, 결함 모듈(120)로부터 제공받은 샘플 웨이퍼 상의 결함의 속성 정보 및 결함의 확대 이미지와, 메모리(310)로부터 제공받은 샘플 웨이퍼의 레이아웃 디자인을 이용하여 결함의 유형 및 위험도를 생성하는 결함 분석기(320), 및 위험 분석기(320)가 생성한 결함의 유형 및 위험도에 기초하여 샘플 웨이퍼의 결함에 대한 결함 모델을 생성하는 모델링 유닛(330)을 포함할 수 있다. 모델링 모듈(300)에 의한 상기 모델 생성과 관련하여, 아래에서 더욱 자세하게 기술한다.
본 발명의 몇몇 실시예에서, 결함 모듈(120), 디자인 스토리지(140) 및 모델링 모듈(300)은 개별적인 모듈로 도시되었으나 본 발명이 이에 제한되는 것은 아니다. 결함 모듈(120), 디자인 스토리지(140) 및 모델링 모듈(300)은 하나의 하드웨어 장비에 의하여 구현될 수 있으며, 예를 들어 하나의 서버 내에 포함된 구성 요소로서 구현될 수도 있다.
도 4는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작 방법을 설명하기 위한 순서도이다. 도 4의 순서도에서는, 반도체 소자 검사 시스템에서 결함의 이미지 속성과 이미지 유형 또는 이미지의 위험도에 관한 모델링의 형성 과정이 설명된다.
도 4를 참조하면, 검사기(140)가 샘플 웨이퍼를 검사하여, 샘플 웨이퍼 상의 결함을 검출한다.
먼저 검사기(110)에 의해 샘플 웨이퍼를 검사하여 샘플 웨이퍼 상의 결함을 검출한다(S110). 여기서 '샘플 웨이퍼'는 모델링 모듈(300)에 의하여 결함 이미지의 속성과 결함의 유형 및 위험도 사이의 모델을 생성하기 위하여 사용되는 웨이퍼를 의미한다.
검사기(110)는 웨이퍼 표면으로부터 암시야 또는 명시야 이미지를 촬영하여, 촬영한 이미지로부터 결함을 검출할 수 있다. 샘플 웨이퍼의 이미지로부터 결함을 검출하는 것은 검사기(110)를 동작시키는 검사자에 의해 수행될 수 있으나 본 발명이 이에 제한되는 것은 아니다. 즉, 검사기(110)가 검사되는 샘플 웨이퍼 상에서 이상 패턴을 보이는 부분을 자동적으로 검출할 수도 있다.
먼저 디자인 스토리지(140)로부터 검사기(110) 및 모델링 모듈(300)로 샘플 웨이퍼의 샘플 레이아웃 디자인이 전송된다(S110).
샘플 웨이퍼는 복수의 웨이퍼를 포함할 수 있다. 즉, 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템은 복수의 웨이퍼를 대상으로 결함의 속성 정보와, 결함의 유형 및 위험도 데이터를 수집하고, 상기 데이터를 이용하여 결함의 속성 정보와 결함의 유형 및 위험도 데이터 사이의 모델을 생성할 수 있다.
이어서, 검사기(110)는 검출된 결함의 속성 정보, 샘플 웨이퍼 상에서의 결함의 위치 정보를 생성하고, 상기 위치에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하고, 이를 결함 모듈(120)로 전송한다(S120).
검사기(110)는 결함의 속성 정보를 수치화 또는 벡터화할 수 있다.
본 발명의 몇몇 실시예에서, 검사기(110)가 제공하는 결함의 속성 정보는 웨이퍼 상의 결함으로 인해 발생한 결함 이미지의 크기, 밝기 등을 포함할 수 있다. 검사기(110)는 상기 이미지 속성 정보를 수치화 또는 벡터화하여 결함 모듈(120)에 제공할 수 있다.
디자인 스토리지(140)는 검사기(110)로 샘플 웨이퍼의 샘플 레이아웃 디자인을 전송하고, 검사기(110)는 검출된 결함의 위치 정보에 대응하는 샘플 레이아웃 디자인의 레이아웃 패턴을 선택할 수 있다. 검사기(110)는 선택된 레이아웃 패턴을 결함 모듈(120)로 전송할 수 있다.
검사기(110)로부터 결함 모듈(1200)로 샘플 레이아웃 디자인의 레이아웃 패턴이 전송될 때, 해당 레이아웃 패턴이 웨이퍼 상에 형성되었을 때 예상되는 반도체 소자의 결함 발생에 관한 프리-위험도가 함께 제공될 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작을 설명하기 위한 그래프이다.
도 5를 참조하면, 검사기(110)에 의하여 검출된 두 개의 결함(Defect1, Defect2)의 이미지의 예시적인 속성 정보(크기, 밝기)를 이용하여 그래프화한 것이 도시된다. 즉, 검사기(110)에 의하여 촬영된 결함의 이미지 중, 두 개의 결함(Defect1, Defect2)를 구성하는 이미지 영역의 두 가지 속성 정보(크기, 밝기)에 의하여 나타내어질 수 있다.
도 5의 그래프에서는 예시적으로 크기 및 밝기 관한 그래프에 의해 결함의 이미지를 나타내는 것을 도시하였으나 그 밖에 픽셀 사이의 대비(contrast), 픽셀 간격 등 다른 속성에 의하여 결함의 속성을 나타낼 수도 있음은 물론이다.
검사기(110)는 이러한 샘플 웨이퍼의 결함의 속성 정보를 결함 모듈(120)에 제공하고, 결함 모듈(120)은 상기 정보를 모델링 모듈(300)에 제공하기 전에 임시적으로 저장할 수 있다.
이어서, 결함 모듈(120)은 검출된 결함의 위치 정보를 전자 현미경(130)으로 전송하고, 전자 현미경(130)은 상기 좌표에 해당하는 영역의 확대 이미지를 촬영한 후, 결함 모듈(120)에 제공한다(S130).
상술한 것과 같이, 검사기(110)가 획득한 이미지 중, 결함이 존재하는 것으로 판단되는 영역의 위치 정보가 결함 모듈(120)로부터 전자 현미경(130)에 제공된다. 상기 위치 정보는 샘플 웨이퍼 상의 위치 좌표 형태일 수 있다. 전자 현미경(130)은 제공받은 좌표에 존재하는 결함에 대하여 확대 이미지를 획득하고, 획득한 이미지를 결함 모듈(120)에 제공한다.
결함 모듈(120)은 검사기(110) 및 전자 현미경(130)으로부터 제공받은 결함의 이미지, 결함의 속성 정보 및 위치를 모델링 모듈(300)에 제공하여 이어질 결함 모델 생성을 준비할 수 있다.
모델링 모듈(300)은 기계 학습을 통해, 제공받은 입력 변수(샘플 웨이퍼 상의 결함의 속성 정보, 레이아웃 패턴에 의해 예상되는 프리-위험도)와 출력 변수(결함의 유형 및 위험도) 사이의 결함 모델을 형성할 수 있다. 여기서 위험도는, 해당 웨이퍼에 발생한 결함이 웨이퍼에 포함된 반도체 소자의 동작에 영향을 미칠 수 있는 확률을 의미하는 것으로 설명한다.
결함 분석기(320)는 메모리(310)로부터 샘플 웨이퍼의 결함의 확대 이미지와, 샘플 레이아웃 디자인을 제공받는다. 이를 이용하여 모델링 유닛(330)이 기계 학습(machine learning)을 통해 모델링을 생성하기 위한 결함의 유형 분류 데이터와, 결함의 위험도 데이터를 생성한다.
상기 결함의 유형 분류 데이터는 예를 들어, 브릿지(bridge), 노칭(notching) 유형을 포함할 수 있으나 이에 제한되는 것은 아니다. 결함의 위험도 데이터는 예를 들어, 높음(high), 중간(middle), 낮음(low)로 나누어질 수 있으나 본 발명이 이에 제한되는 것은 아니며, 결함의 위험도 데이터는 0 내지 1 사이의 값으로 표현될 수도 있다. 결함 분석기(320)는 결함의 유형 분류 데이터와 위험도 데이터를 생성하여 모델링 유닛(330)으로 제공한다.
모델링 모듈(300) 내의 모델링 유닛(330)은, 기계 학습(machine learning)을 이용하여 제공받은 입력값(결함의 속성 정보, 위험도 데이터)를 이용하여 샘플 웨이퍼의 결함에 관한 모델을 생성할 수 있다.
예를 들어, 모델링 유닛(330)은 랜덤 포레스트(random forest) 또는 서포트 벡터 머신(support vector machine) 등의 알고리즘에 의해 상기 모델을 생성할 수 있다.
이하에서, 모델링 유닛(330)이 예시적으로 랜덤 포레스트 알고리즘에 의해 상기 모델을 생성하는 과정을 설명한다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 수행되는 모델링 생성 동작을 설명하기 위한 트리 구조이다.
도 6을 참조하면, 예시적으로 두 개의 트리(TREE1, TREE2)가 생성될 수 있다. 제1 트리(TREE1)는 제1 결함(Defect1)이 발생한 영역의 이미지에 관한 노드를 포함할 수 있고, 제2 트리(TREE2)는 제2 결함 (Defect2)이 발생한 이미지에 관한 노드를 포함할 수 있다.
제1 결함의 이미지 영역은, a1 노드로부터 평가가 시작된다. b1 및 b2 노드에서, 예시적으로 결함 이미지의 크기(size) 속성에 대한 평가가 수행될 수 있다. b1은 예를 들어, 크기가 10㎛ 이상인 경우에 대하여 평가하는 노드이고, b2는 크기가 10㎛ 이하인 경우에 대하여 평가하는 노드일 수 있다.
그 다음으로, c1 내지 c4 노드에서 예시적으로 결함 이미지의 밝기(brightness) 속성에 대한 평가가 수행될 수 있다. c1은 밝기가 5 이상, c2는 5 이하이며, c3는 밝기가 7 이상, c4는 밝기가 7 이하인 경우에 대하여 평가하는 노드일 수 잇다. 각각 두 단계의 평가 노드를 거쳐서 해당 결함 이미지의 영역에 대한 위험도의 평가가 수행될 수 있다. 즉, b1 및 c1 노드에 해당하는 이미지의 경우 위험도는 높은(High) 것으로 평가되고, b1 및 c2 노드에 해당하는 이미지의 경우 위험도는 낮은(Low) 것으로 평가될 수 있다. 마찬가지로 b2 및 c3 노드에 해당하는 이미지의 경우 위험도는 낮은(Low) 것으로 평가되고, b2 및 c4 노드에 해당하는 이미지의 경우 위험도는 중간(Medium)인 것으로 평가될 수 있다.
이와 유사하게, 제2 결함(Defect2)이 발생한 이미지에 관하여 모델링이 수행될 수 있다. 제2 결함(Defect2)이 발생한 이미지의 경우 동일한 크기(e1, e2) 및 밝기(f1~f4) 노드에 의하여 평가한 결과 e1 및 f1 노드에 해당하는 이미지의 경우 위험도는 높은(High) 것으로 평가되고, e1 및 f2 노드에 해당하는 이미지의 경우 위험도는 중간(Medium)인 것으로 평가될 수 있다. 마찬가지로 e2 및 f3 노드에 해당하는 이미지의 경우 위험도는 중간(Medium)이고, e2 및 f4 노드에 해당하는 이미지의 경우 위험도는 낮은(Low)인 것으로 평가될 수 있다.
상기 과정은 예시적으로 밝기와 크기의 두 개의 속성을 기초로 평가한 것을 기술하였으나 본 발명이 이에 제한되는 것은 아니다. 평가 순서는 크기 및 밝기의 순서로 진행될 수 있고, 크기와 밝기 이외의 다른 이미지 속성에 관하여 평가가 수행될 수도 있음은 물론이다.
또한, 각각의 결함의 위험도에 대하여 높은(High), 중간(Medium), 낮은(Low) 정도로 설명하였으나 본 발명이 이에 제한되는 것은 아니다. 즉, 각각의 결함의 위험도는 0 내지 1 사이의 값으로 표현될 수도 있다.
랜덤 포레스트 알고리즘에 의해 결함의 이미지로부터 결함의 위험도를 평가하는 것을 설명하였으나 본 발명이 이에 제한되는 것은 아니며, 예를 들어 서포트 벡터 머신 알고리즘에 의하여 결함의 이미지로부터 결함의 위험도를 평가할 수 있는 것은 상술한 것과 같다.
모델링 모듈(300)은 결함의 이미지로부터 평가된 결함의 위험도에 대하여, 레이아웃 패턴의 프리-위험도를 적용하여 최종적인 결함 모델을 생성할 수 있다.
예를 들어, 상기 결함의 이미지로부터 평가된 결함의 위험도가 높은(High) 정도이고, 결함의 위치 정보에 대응하는 레이아웃 패턴의 위험도가 높은(High) 정도일 때, 해당 결함의 최종 위험도는 높은(High) 수준으로 유지될 수 있다.
또는, 결함의 이미지로부터 평가된 결함의 위험도가 높은(High) 정도이고, 결함의 위치 정보에 대응하는 레이아웃 패턴의 위험도가 낮은(High) 정도일 때, 해당 결함의 최종 위험도는 중간(High) 수준으로 평가될 수 있다.
본 발명의 몇몇 실시예에서, 결함의 이미지로부터 평가된 결함의 위험도와, 레이아웃 패턴의 프리-위험도가 각각 0 내지 1 사이의 수치로 표현되는 경우에, 해당 결함의 최종 위험도는 두 수치를 곱한 값일 수 있다. 또는, 설계자의 의도에 따라 각각의 수치에 가중치를 부가하여 연산한 값일 수도 있다.
도 7은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템에 의하여 수행되는 모델링 생성 동작을 설명하기 위한 그래프이다.
도 7을 참조하면, 결함의 속성 정보와 위험도 사이의 결함 모델을 생성하는 과정이 예시적으로 설명된다. 각각의 트리(TREE1, TREE2, ...) 및 레이아웃 패턴의 프리-위험도를 이용하여 평가가 완료된 결함 모델에 관하여, 평가 결과의 평균값을 취하는 과정이 수행될 수 있다. 구체적으로, 제1 결함(Defect 1)의 경우 도 7의 (a)에 도시된 것과 같이 제1 내지 제n 트리(n은 2 이상의 자연수)에 걸쳐 평가한 결과들에 관하여 평균값(Average1)을 계산하고, 해당 속성에 관한 위험도의 모델링이 완성될 수 있다. 또한 제2 결함(Defect 2)의 경우 도 7의 (b)에 도시된 것과 같이 제1 내지 제1 내지 제m 트리(m은 2 이상의 자연수)에 걸쳐 평가한 결과들에 관하여 평균값(Average2)을 계산하고, 해당 속성에 관한 위험도의 모델링이 완성될 수 있다.
이와 같이 웨이퍼에서 검출된 결함과 위험도 사이의 결함 모델을 생성하기 위하여, 복수의 샘플 웨이퍼에 관하여 추가적인 모델링 과정이 수행될 수도 있다. 즉, 복수의 샘플 웨이퍼에 대하여 추가적으로 결함 이미지를 획득하고, 해당 이미지와 예를 들어 위험도 사이의 모델링을 랜덤 포레스트 알고리즘에 따라 생성하는 것을 반복함으로써 모델링을 추가적으로 수행할 수 있다.
모델링 모듈(300)은 생성된 모델을 저장할 수 있다. 또는 모델링 모듈(300)이 생성한 모델을 결함 모듈(120)로 전송하고, 전송된 모델은 결함 모듈(120)에 저장될 수도 있다.
도 8은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 8을 참조하면, 대상 웨이퍼에 대하여 검사기(110)에 의하여 검사를 수행하여 결함을 검출하고(S210), 검출된 결함으로부터 결함의 속성 및 위치를 획득하고(S220), 결함 의 속성 및 위치를 이용하여 대상 웨이퍼의 위험도 및 유형을 결정한다(S230). 여기서 대상 웨이퍼는 상술한 과정에 의해 모델 생성 과정에서 사용된 샘플 웨이퍼가 아닌, 실제 양산 시 반도체 소자 제조 공정을 통과하여 검사 대상이 되는 웨이퍼를 의미한다.
모델링 모듈(300) 또는 결함 모듈(120)은 상술한 과정에 의하여 생성된 모델을 테이블 형태로 저장하고, 제공되는 대상 웨이퍼의 결함 이미지의 속성 및 좌표를 대입함으로써 대상 웨이퍼에 발생한 결함의 위험도를 연산할 수 있다.
도 9는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템으로부터 얻어지는 웨이퍼의 결함 이미지를 설명하기 위한 개략도이고, 도 10은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템이 수행하는 모델링에 의하여 분류되는 웨이퍼의 결함 이미지를 설명하기 위한 개략도이다.
검사기(110)에 의하여 대상 웨이퍼에 대한 검사를 수행한 결과, 도 9에 도시된 웨이퍼의 결함 이미지가 생성될 수 있다. 결함 모듈(120)이 상기 이미지의 속성 및 좌표를 추출하고, 상기 모델에 대입한 결과 위험도가 높은 결함(a), 중간 결함(b) 및 낮은 결함(c)에 대하여 분류가 완료될 수 있다.
정리하면, 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 장치는, 상술한 과정으로 생성한 모델을 이용하여 웨이퍼의 결함 이미지로부터 위험도를 예측할 수 있다. 특히 저속의 전자 현미경 대신, 고속으로 웨이퍼 표면의 이미지를 획득하는 검사기에 의하여 웨이퍼의 표면 이미지를 획득하고, 상대적으로 저해상도의 검사기로부터 이미지를 이용하여 웨이퍼의 결함을 용이하게 예측할 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템을 설명하기 위한 블록도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템은 결함 모듈(220)의 구성이 앞서 설명한 실시예에 따른 반도체 소자 검사 시스템의 결함 모듈(도 1의 120)의 구성과 다를 수 있다. 이하에서 앞서 설명한 실시예와 중복되는 내용은 생략하고, 차이점을 위주로 설명한다.
결함 모듈(220)은 이미지 분석기(221)를 더 포함할 수 있다. 이미지 분석기(221)는 전자 현미경(130)으로 제공받은 샘플 웨이퍼의 확대 이미지를 분석하고, 확대 이미지에 나타난 결함의 유형 및 위험도를 분석하여 모델링 모듈(300)에 제공할 수 있다. 본 발명의 몇몇 실시예에서, 이미지 분석기(221)는 예를 들어 딥 러닝(deep learning)을 이용하여 샘플 웨이퍼 상의 결함의 유형 및 위험도를 자동으로 분석할 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템을 포함하는 반도체 제조 시스템을 설명하기 위한 블록도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 제조 시스템은, 공정 챔버(500) 및 반도체 소자 검사 시스템(100)을 포함할 수 있다. 여기서 반도체 소자 검사 시스템(100)은, 도 1 또는 도 11을 이용하여 설명한 본 발명의 몇몇 실시예에 따른 반도체 소자 검사 시스템일 수 있다.
공정 챔버(500)는 예를 들어, 각각 포토 공정, 식각 공정 또는 증착 공정 중 어느 하나를 포함할 수 있으나 본 발명이 이에 제한되는 것은 아니다.
공정 챔버(500)는 순차적으로 제공되는 복수의 웨이퍼를 처리할 수 있다. 예를 들어, 먼저 제공되는 제1 웨이퍼를 처리하고, 이어서 제2 웨이퍼를 처리할 수 있다. 또한, 공정 챔버(500)는 공정에 필요한 공정 파라미터에 기초하여 제1 웨이퍼 및 제2 웨이퍼를 순차적으로 처리할 수 있다.
공정 챔버(500)를 통과한 제1 웨이퍼는, 반도체 소자 검사 시스템(100)에 제공될 수 있다. 반도체 소자 검사 시스템(100)은 도 8을 이용하여 설명한 것과 같이, 제1 웨이퍼에 대하여 검사를 수행하고, 상기 제1 웨이퍼의 검사 결과를 미리 정해진 모델에 대입하여 결함의 유형 및 결함의 위험도를 예측할 수 있다.
또한, 반도체 소자 검사 시스템(100)은 상기와 같이 얻어진 제1 웨이퍼에 발생한 결함의 유형 및 결함의 위험도를 다시 공정 챔버(500)로 피드백할 수 있다. 공정 챔버(500)는 제공받은 결함의 유형 및 위험도를 기초로 공정 챔버(500)가 웨이퍼를 처리하는 공정의 파라미터를 수정할 수 있다.
이어서, 공정 챔버(500)는 수정된 공정 파라미터에 기초하여 제2 웨이퍼를 처리할 수 있다.
본 발명의 실시예에 따른 반도체 검사 시스템을 이용하면, 상술한 것과 같이 미리 정해진 결함 모델을 이용하여 제1 웨이퍼의 결함의 유형 및 위험도를 결정할 수 있다. 특히, 검사기를 통과한 제1 웨이퍼에 대하여 전자 현미경을 통한 확대 이미지 촬영의 필요가 없어, 제1 웨이퍼의 빠른 검사가 가능할 수 있다. 이러한 빠른 검사의 결과를 바탕으로 공정 챔버(500)로 공정 파라미터를 수정하기 위한 피드백이 제공되고, 공정 챔버(500)후속의 제2 웨이퍼를 수정된 공정 파라미터에 기초하여 처리할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 소자 검사 시스템 110: 검사기
120, 220: 결함 모듈 130: 전자 현미경
140: 디자인 스토리지 300: 모델링 모듈

Claims (10)

  1. 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼 상의 결함(defect)을 검출하고, 상기 샘플 웨이퍼 상의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보를 생성하고, 상기 위치 정보에에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 선택하는 검사기;
    상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보에 기초하여 상기 샘플 웨이퍼의 확대 이미지를 촬영하는 전자 현미경; 및
    기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 모델링 모듈을 포함하는 반도체 소자 검사 시스템.
  2. 제 1항에 있어서,
    상기 결함 모델을 이용하여 대상 웨이퍼(target wafer)의 결함의 위험도를 결정하는 결함 모듈을 더 포함하되,
    상기 검사기는 상기 대상 웨이퍼의 결함을 검출하고, 상기 대상 웨이퍼의 상기 결함의 속성 정보 및 상기 대상 웨이퍼의 상기 결함의 위치에 대응하는 대상 레이아웃 디자인 상의 레이아웃 패턴을 선택하여 상기 결함 모듈에 제공하고,
    상기 결함 모듈은,
    상기 대상 웨이퍼의 결함의 상기 속성 정보 및 미리 결정된 상기 대상 웨이퍼의 레이아웃 패턴의 프리-위험도를 이용하여 상기 대상 웨이퍼의 결함의 위험도를 결정하는 반도체 소자 시스템.
  3. 제 2항에 있어서,
    상기 결함 모듈이 상기 대상 웨이퍼의 결함의 상기 위험도를 결정하는 것은,
    상기 대상 웨이퍼의 결함의 상기 속성 정보, 및 상기 대상 레이아웃 디자인 상의 레이아웃 패턴을 상기 결함 모델에 대입하여 상기 대상 웨이퍼의 결함의 상기 위험도를 결정하는 것을 포함하는 반도체 소자 시스템.
  4. 제 2항에 있어서,
    상기 대상 웨이퍼는 공정 챔버에서 공정 파라미터에 기초하여 순차적으로 처리되는 제1 웨이퍼 및 제2 웨이퍼를 포함하고,
    상기 결함 모듈은 상기 제1 웨이퍼에서 검출된 결함의 위험도를 상기 공정 챔버로 피드백하고,
    상기 공정 챔버는 제1 웨이퍼에서 검출된 결함의 위험도에 기초하여 상기 공정 파라미터를 수정하고,
    수정된 공정 파라미터에 기초하여 상기 제2 웨이퍼를 처리하는 반도체 소자 검사 시스템.
  5. 제 4항에 있어서,
    상기 공정 챔버는, 포토 공정, 식각 공정, 증착 공정 중 적어도 하나로 상기 대상 웨이퍼를 처리하는 반도체 소자 검사 시스템.
  6. 제 2항에 있어서,
    상기 샘플 웨이퍼의 상기 샘플 레이아웃 디자인과,
    상기 대상 웨이퍼의 상기 대상 레이아웃 디자인을 저장하는 디자인 스토리지를 더 포함하는 반도체 소자 검사 시스템.
  7. 제 6항에 있어서,
    상기 기계 학습은, 랜덤 포레스트(random forest), 서포트 벡터 머신(support vector machine) 중 적어도 어느 하나의 방법을 이용하여 상기 제2 모델을 생성하는 반도체 소자 검사 시스템.
  8. 제 7항에 있어서,
    상기 샘플 웨이퍼의 상기 결함의 속성 정보는 서로 다른 제1 속성과 제2 속성을 포함하고,
    상기 모델링 모듈이 랜덤 포레스트로 상기 제2 모델을 생성하는 것은,
    상기 샘플 웨이퍼의 상기 결함의 제1 속성을 제1 단계에 적용하고, 상기 제2 속성을 상기 제1 단계의 하위 단계인 제2 단계에 적용하여 상기 결함을 평가하여 상기 결함의 상기 위험도를 연산하는 반도체 소자 검사 시스템.
  9. 제 1항에 있어서,
    상기 모델링 모듈은,
    상기 샘플 웨이퍼의 레이아웃 패턴과, 상기 샘플 웨이퍼의 결함의 확대 이미지를 제공받고, 상기 제1 모델 및 제2 모델을 생성하기 위한 결함의 유형 분류 데이터와, 결함의 위험도 데이터를 생성하는 결함 분석기를 포함하는 반도체 소자 검사 시스템.
  10. 샘플 웨이퍼를 검사하여 상기 샘플 웨이퍼의 결함(defect)을 검출하고,
    상기 샘플 웨이퍼의 상기 결함의 속성(attribute) 정보, 상기 샘플 웨이퍼 상에서 상기 결함이 발생한 위치 정보와, 상기 위치 정보에 대응하는 샘플 레이아웃 디자인 상의 레이아웃 패턴을 생성하고,
    상기 샘플 웨이퍼의 상기 결함이 발생한 위치 정보에 기초하여 확대 이미지를 촬영하고,
    기계 학습에 의해, 상기 샘플 웨이퍼 상의 결함의 속성 정보와, 미리 결정된 상기 레이아웃 패턴에 의해 예상되는 프리-위험도를 입력 변수로 하고, 상기 샘플 웨이퍼의 확대 이미지로부터 결정되는 상기 결함의 위험도를 출력 변수로 하는 결함 모델을 생성하는 것을 포함하는 반도체 소자의 검사 방법.
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