KR20180127730A - 폴더블 전자소자 및 이의 제조방법 - Google Patents

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Abstract

본 발명은 a) 제1희생기판, 전자소자층, 고분자 캡핑층 및 보호층이 순차적으로 적층된 제1적층체; 및 제2희생기판 및 유연 고분자층이 순차적으로 적층된 제2적층체를 제조하는 단계; b) 상기 제1적층체에서 상기 제1희생기판을 제거하는 단계; c) 상기 제1희생기판의 제거에 의해 드러난 상기 제1적층체의 전자소자층과 상기 제2적층체의 유연 고분자층을 접착제로 접착하여 제3적층체를 제조하는 단계; 및 d) 상기 제3적층체에서 상기 보호층 및 제2희생기판을 제거하는 단계;를 포함하는, 폴더블 전자소자의 제조방법, 및 이로부터 제조된 폴더블 전자소자에 관한 것이다.

Description

폴더블 전자소자 및 이의 제조방법 {Foldable electronic device, and method of manufacturing the same}
본 발명은 폴더블 전자소자 및 이의 제조방법에 관한 것으로, 상세하게, 1 ㎜의 곡률반경으로 구부려짐에도 전기적 특성이 저하되지 않으며, 열화 현상이 나타나지 않는 폴더블 전자소자 및 이의 제조방법에 관한 것이다.
전자소자의 고 집적화, 고속화 및 저 전력화가 진행됨에 따라, 벌크(bulk) 실리콘으로 이루어진 단결정 실리콘 기판을 대신하여 실리콘 기판과 매몰산화막 및 실리콘층의 적층 구조로 이루어진 SOI(Silicon On Insulator) 웨이퍼를 이용한 SOI 전자소자가 주목받고 있다.
이는 SOI 웨이퍼에 형성된 소자가 단결정 실리콘 기판에 형성된 전형적인 전자소자와 비교해서, 작은 접합 용량(junction capacitance)에 의한 고속화, 낮은 문턱전압(threshold voltage)에 의한 저 전압화 및 완전한 소자분리에 의한 래치-업 (latch-up) 제거 등의 장점들을 갖기 때문이다.
그러나 SOI 전자소자는 플렉시블(flexible)한 성질이 없는 딱딱한 실리콘 기판이 사용됨에 따라, 형상 변경이 어려우며, 유연성이 필요한 분야로는 응용이 어려운 단점이 있었다.
이러한 한계를 극복하기 위하여, 기존 상보성 금속 산화막 반도체(CMOS; complementary metal-oxide semiconductor) 공정 방식을 이용하여 우수한 유연성을 가진 실리콘 전자소자를 제조하고자 하는 시도가 있었으나, 이 경우 채널로 사용되는 실리콘의 두께가 너무 두꺼워 굽힘 곡률반경 5 ㎜ 이하에서는 열화 현상과 깨짐 현상이 발생하는 문제가 있었다(미국 공개특허공보 제2015-0181700호). 또한, 전사(transfer) 공정 후 중성역학층(NMP; neutral mechanical plane) 조절 공정이 진행됨에 따라 고성능 전자소자를 제작하는데 한계가 있었다.
미국 공개특허공보 제2015-0181700호 (2015.06.25)
본 발명은 1 ㎜의 곡률반경으로 구부려짐에도 전기적 특성이 저하되지 않으며, 열화 현상이 나타나지 않는 폴더블 전자소자 및 이의 제조방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 일 양태는 a) 전자소자층, 고분자 캡핑층 및 보호층이 순차적으로 적층된 제1적층체; 및 제2희생기판 및 유연 고분자층이 순차적으로 적층된 제2적층체를 제조하는 단계; b) 상기 제1적층체의 전자소자층과 상기 제2적층체의 유연 고분자층을 접착제로 접착하여 제3적층체를 제조하는 단계; 및 c) 상기 제3적층체에서 상기 보호층 및 제2희생기판을 제거하는 단계;를 포함하는, 폴더블 전자소자의 제조방법에 관한 것이다.
상기 일 양태에 있어, 상기 전자소자층은 하기 관계식 1을 만족하는 범위(R) 내에 위치하는 것일 수 있다.
[관계식 1]
DNMP - (TT × 0.05) ≤ R ≤ DNMP + (TT × 0.05)
(상기 관계식 1에서, DNMP는 폴더블 전자소자의 바닥면과 폴더블 전자소자의 중성역학층(neutral mechanical plane) 간의 거리(㎛)이며, TT는 폴더블 전자소자의 전체 두께(㎛)로, 5 ㎛ 내지 1 ㎜이다.)
상기 일 양태에 있어, 상기 제1적층체는, 제1적층체는, ⅰ) 제1희생기판 상에 전자소자층을 형성하는 단계; ⅱ)상기 전자소자층 상에 에폭시계 화합물을 도포하여 고분자 캡핑층을 형성하는 단계; ⅲ) 상기 고분자 캡핑층 상에 보호층 형성하는 단계; 및 ⅳ) 상기 제1희생기판을 제거하는 단계;를 포함하여 제조되는 것일 수 있다.
상기 일 양태에 있어, 상기 전자소자층은 완전 공핍형 실리콘-온-인슐레이터 공정(FD-SOI)을 통해 형성되는 것일 수 있다.
상기 일 양태에 있어, 상기 제2적층체는 제2희생기판 상에 고분자 전구체 용액을 도포하여 유연 고분자층을 형성하는 단계를 포함하여 제조되는 것일 수 있다.
또한, 본 발명의 다른 일 양태는 유연 고분자층; 상기 유연 고분자층 상에 형성된 접착제층; 상기 접착제층 상에 형성된 전자소자층; 및 상기 전자소자층 상에 형성된 고분자 캡핑층;을 포함하며, 상기 전자소자층은 하기 관계식 1을 만족하는 범위(R) 내에 위치하는, 폴더블 전자소자에 관한 것이다.
[관계식 1]
DNMP - (TT × 0.05) ≤ R ≤ DNMP + (TT × 0.05)
(상기 관계식 1에서, DNMP는 폴더블 전자소자의 바닥면과 폴더블 전자소자의 중성역학층(neutral mechanical plane) 간의 거리(㎛)이며, TT는 폴더블 전자소자의 전체 두께(㎛)로, 5 ㎛ 내지 1 ㎜이다.)
상기 다른 일 양태에 있어, 상기 유연 고분자층은 폴리이미드, 접착제층은 폴리디메틸실록산, 고분자 캡핑층은 에폭시계 고분자일 수 있다.
상기 다른 일 양태에 있어, 상기 폴더블 전자소자는 하기 관계식 2를 만족하는 것일 수 있다.
[관계식 2]
S ≤ 0.1
(상기 관계식 2에서, S는 곡률반경 1 ㎜에서의 전자소자층의 스트레인(%)이다.)
본 발명에 따른 폴더블 전자소자의 제조방법은 전자소자층 상에 고분자 캡핑층과 함께 보호층을 형성한 후 하부 제1희생기판을 제거함으로써 전자소자층이 매우 얇은 두께를 가지도록 할 수 있으며, 이를 통해 전자소자층 전체가 중성역학층의 초근접 영역에 위치할 수 있어 굽힘 곡률반경 5 ㎜ 이하, 바람직하게는 굽힘 곡률반경 1 ㎜의 환경에서도 전기적 특성이 저하되지 않으며 열화 현상이 나타나지 않는 폴더블 전자소자를 제조할 수 있다.
또한, 보호층과 제2희생기판의 제거 전, 전자소자층의 양면에 각각 고분자 캡핑층, 유연 고분자층 및 접착제층을 형성함으로써 중성역학층의 위치를 매우 정교하게 조절할 수 있으며, 보호층과 제2희생기판을 마지막으로 제거함으로써 전자소자층에 형성된 소자의 정렬 상태를 흐트러짐 없이 그대로 유지할 수 있어 고성능 폴더블 전자소자를 제작할 수 있다는 장점이 있다.
도 1은 본 발명의 일 예에 따른 폴더블 전자소자의 제조방법을 간략하게 도시한 공정도이다.
도 2는 실시예 1 및 비교예 1 내지 4로부터 제조된 전자소자의 굽힘 곡률반경에 따른 변형률 측정 자료이다.
도 3은 실시예 1로부터 제조된 전자소자의 굽힘 곡률반경에 따른 게이트 전압(Vg, [V])-드레인 전류(Id, [A]) 측정 자료이다.
도 4는 실시예 1로부터 제조된 전자소자의 굽힘 곡률반경에 따른 문턱전압 이하에서의 스윙(subthreshold swing, [㎷/decade]) 측정 자료 및 문턱전압(subthreshold voltage, [V]) 측정 자료이다.
도 5는 실시예 1로부터 제조된 전자소자의 굽힘 곡률반경에 따른 게이트 전압(Vg, [V])-유효 이동도([㎠V-1S-1]) 측정 자료이다.
도 6은 곡률반경이 1 ㎜인 막대와 이어폰 선 및 100원짜리 동전의 크기를 비교한 실사진이다.
도 7은 실시예 1로부터 제조된 전자소자를 1 ㎜의 곡률반경으로 굽혀 24시간 동안 유지한 후의 게이트 전압(Vg, [V])-드레인 전류(Id, [A]) 측정 자료이다.
도 8은 실시예 1로부터 제조된 전자소자를 하트만 덱스액(hartmann dex solution)에 일정 시간동안 담근 후의 게이트 전압(Vg, [V])-드레인 전류(Id, [A]) 측정 자료이다.
이하 첨부한 도면들을 참조하여 본 발명에 따른 폴더블 전자소자 및 이의 제조방법에 대하여 상세히 설명한다. 다음에 소개되는 도면들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 제시되는 도면들에 한정되지 않고 다른 형태로 구체화될 수도 있으며, 이하 제시되는 도면들은 본 발명의 사상을 명확히 하기 위해 과장되어 도시될 수 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
이때, 사용되는 기술 용어 및 과학 용어에 있어서 다른 정의가 없다면, 이 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 통상적으로 이해하고 있는 의미를 가지며, 하기의 설명 및 첨부 도면에서 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능 및 구성에 대한 설명은 생략한다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다.
기존 상보성 금속 산화막 반도체(CMOS; complementary metal-oxide semiconductor) 공정 방식을 이용하여 우수한 유연성을 가진 실리콘 전자소자를 제조하고자 하는 시도가 있었으나, 이 경우 채널로 사용되는 실리콘의 두께가 너무 두꺼워 굽힘 곡률반경 5 ㎜ 이하에서는 열화 현상과 깨짐 현상이 발생하는 문제가 있었다. 또한, 전사(transfer) 공정 후 중성역학층(NMP; neutral mechanical plane) 조절 공정이 진행됨에 따라 고성능 전자소자를 제작하는데 한계가 있었다.
이에 본 발명자들은, 굽힘 곡률반경 5 ㎜ 이하, 바람직하게는 굽힘 곡률반경 1 ㎜의 환경에서도 전기적 특성이 저하되지 않으며 열화 현상이 나타나지 않는, 극히 우수한 유연성을 가지는 폴더블 전자소자 및 이의 제조방법을 제시하고자 한다.
상세하게, 본 발명의 일 예에 따른 폴더블 전자소자의 제조방법은, a) 전자소자층, 고분자 캡핑층 및 보호층이 순차적으로 적층된 제1적층체; 및 제2희생기판 및 유연 고분자층이 순차적으로 적층된 제2적층체를 제조하는 단계; b) 상기 제1적층체의 전자소자층과 상기 제2적층체의 유연 고분자층을 접착제로 접착하여 제3적층체를 제조하는 단계; 및 c) 상기 제3적층체에서 상기 보호층 및 제2희생기판을 제거하는 단계;를 포함할 수 있다.
이와 같은 방법을 통해 전자소자층 전체가 중성역학층의 초근접 영역에 위치할 수 있어 굽힘 곡률반경 5 ㎜ 이하, 바람직하게는 굽힘 곡률반경 1 ㎜의 환경에서도 전기적 특성이 저하되지 않으며 열화 현상이 나타나지 않는 폴더블 전자소자를 제조할 수 있다.
또한, 보호층과 제2희생기판의 제거 전, 전자소자층의 양면에 각각 고분자 캡핑층, 유연 고분자층 및 접착제층을 형성함으로써 중성역학층의 위치를 매우 정교하게 조절할 수 있으며, 보호층과 제2희생기판을 마지막으로 제거함으로써 전자소자층에 형성된 소자의 정렬 상태를 흐트러짐 없이 그대로 유지할 수 있어 고성능 폴더블 전자소자를 제작할 수 있다는 장점이 있다.
상세하게, 본 발명의 일 예에 따른 폴더블 전자소자의 제조방법으로부터 제조된 폴더블 전자소자는 중성역학층의 위치 및 전자소자층의 위치가 매우 정교하게 조절된 것일 수 있으며, 구체적으로 예를 들면 상기 전자소자층은 하기 관계식 1을 만족하는 범위(R) 내에 위치하는 것일 수 있다.
[관계식 1]
DNMP - (TT × 0.05) ≤ R ≤ DNMP + (TT × 0.05)
(상기 관계식 1에서, DNMP는 폴더블 전자소자의 바닥면과 폴더블 전자소자의 중성역학층(neutral mechanical plane) 간의 거리(㎛)이며, TT는 폴더블 전자소자의 전체 두께(㎛)로, 5 ㎛ 내지 1 ㎜이다.)
즉, 폴더블 전자소자의 전체 두께가 1 ㎜(1,000 ㎛)이고, 중성역학층과 바닥면 간의 거리가 450 ㎛일 때, 전자소자층은 중성역학층을 기준으로 ± 50 ㎛ 영역 내에 위치할 수 있으며, 상기 바닥면을 기준으로 400 ~ 500 ㎛ 떨어진 영역 내에 위치하는 것일 수 있다. 폴더블 전자소자의 다른 일면을 기준으로 할 시(바닥면의 타면), 중성역학층과 타면 간의 거리는 550 ㎛일 수 있으며, 전자소자층은 중성역학층을 기준으로 ± 50 ㎛ 영역 내에 위치할 수 있으며, 상기 타면을 기준으로 500 ~ 600 ㎛ 떨어진 영역 내에 위치하는 것일 수 있다. 즉, 어느 면을 기준으로 하든 전자소자층이 위치해야하는 영역을 동일하다.
보다 바람직하게는, 본 발명의 일 예에 따른 폴더블 전자소자의 전자소자층은 하기 관계식 1-1을 만족하는 범위(R1) 내에 위치하는 것일 수 있다.
[관계식 1-1]
DNMP - (TT × 0.03) ≤ R1 ≤ DNMP + (TT × 0.03)
(상기 관계식 1-1에서, DNMP는 폴더블 전자소자의 바닥면과 폴더블 전자소자의 중성역학층(neutral mechanical plane) 간의 거리(㎛)이며, TT는 폴더블 전자소자의 전체 두께(㎛)로, 10 ㎛ 내지 100 ㎛이다.)
이하, 본 발명의 일 예에 따른 폴더블 전자소자의 제조방법에 대하여 보다 상세히 설명한다.
먼저, a) 전자소자층, 고분자 캡핑층 및 보호층이 순차적으로 적층된 제1적층체; 및 제2희생기판 및 유연 고분자층이 순차적으로 적층된 제2적층체를 제조하는 단계를 수행할 수 있다.
이때, 제1적층체 및 제2적층체는 상기 적층 순서를 벗어나지 않는 한도에서 통상적인 방법을 통해 제조될 수 있으며, 좋게는 하기의 방법을 통해 제1적층체 및 제2적층체를 제조하는 것이 정교하게 디자인된 폴더블 전자소자를 제작함에 있어 바람직하다.
본 발명의 일 예에 있어, 상기 제1적층체는, ⅰ) 제1희생기판 상에 전자소자층을 형성하는 단계; ⅱ)상기 전자소자층 상에 에폭시계 화합물을 도포하여 고분자 캡핑층을 형성하는 단계; ⅲ) 상기 고분자 캡핑층 상에 보호층 형성하는 단계; 및 ⅳ) 상기 제1희생기판을 제거하는 단계;를 포함하여 제조될 수 있다.
ⅰ) 제1희생기판 상에 전자소자층을 형성하는 단계에 있어, 전자소자층의 소자는 종래의 통상적인 제조방법에 의해 제조될 수 있으며, 제조하고자 하는 폴더블 전자소자의 목적에 따라 알맞은 소자 및 방법을 선택하여 제1희생기판 상에 전자소자층을 형성할 수 있다.
구체적인 일 예시로, 전자소자층은 SOI(silicon on insulator) 웨이퍼를 기반으로 형성될 수 있으며, 예를 들면, 상기 전자소자층은 완전 공핍형 실리콘-온-인슐레이터 공정(FD-SOI)을 통해 형성될 수 있다.
보다 구체적인 일 예로, 하부 실리콘층(bottom-silicon), 매몰산화물층(BOX; buried oxide layer) 및 상부 실리콘층(top-silicon)으로 구성되는 SOI 웨이퍼 상에 통상적인 방법을 통해 소자를 형성함으로써 제1희생기판 상에 전자소자층을 형성할 수 있으며, 이때, 제1희생기판은 하부 실리콘층일 수 있다.
본 발명의 일 예에 있어, 상기 매몰산화물층은 당업계에서 통상적으로 사용되는 것이라면 특별히 제한하지 않으며, SOI 웨이퍼를 사용하는 경우, 매몰산화물층은 실리콘 산화물층일 수 있다. 매몰산화물층의 두께는 폴더블 전자소자의 극히 우수한 유연성의 확보를 위해 되도록 얇은 두께를 가지면서도 절연 특성을 가질 수 있도록 적절히 조절하는 것이 좋으며, 구체적으로 예를 들면 매몰산화물층의 두께는 10 내지 200 ㎚, 좋게는 10 내지 150 ㎚일 수 있으나, 반드시 이에 한정되는 것은 아니다.
본 발명의 일 예에 있어, 상기 소자는 당업계에서 통상적으로 사용되는 재료에 의해 형성될 수 있으며, 비한정적인 일 구체예로 상기 소자의 재료는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs), 탄소(C), 이황화몰리브덴(MoS2), 몰리브덴 디셀레나이드(MoSe2) 및 텅스텐 디셀레나이드(WSe2) 등에서 선택되는 어느 하나 또는 둘 이상일 수 있다. 아울러, 소자의 두께는 우수한 전기적 특성을 확보하면서도 굽힘 시 스트레인을 최소화하는 측면에서 50 내지 300 ㎚, 좋게는 100 내지 200 ㎚, 더욱 좋게는 120 내지 180 ㎚인 것이 바람직하다.
한편, 본 발명의 일 예에 있어, 상기 하부 실리콘층은 SOI 웨이퍼 상에 형성되는 전자소자층의 뒤틀림을 방지하고, 핸들링을 용이하게 하기 위한 요소임에 따라 일정 이상의 두께를 가지면 족하며, 구체적으로 예를 들면 하부 실리콘층의 두께는 500 ㎛ 이상, 보다 구체적으로 500 내지 2 ㎜일 수 있으나, 반드시 이에 한정되는 것은 아니다. 또한, 상기 상부 실리콘층의 두께는 5 내지 200 ㎚일 수 있으며, 좋게는 5 내지 100 ㎚, 보다 좋게는 10 내지 50 ㎚일 수 있다.
다음으로, 전자소자층의 형성 후, ⅱ) 상기 전자소자층 상에 에폭시계 화합물을 도포하여 고분자 캡핑층을 형성하는 단계를 수행할 수 있다.
이때, 도포 방법은 통상적으로 사용되는 것이라면 특별히 한정하진 않으나, 스핀 코팅을 통해 에폭시계 화합물을 도포하는 것이 중성역학층의 위치를 ㎚ 수준으로 극히 정교하게 조절함에 있어 가장 바람직하다.
상기 에폭시계 화합물은 통상적으로 사용되는 것이라면 특별히 한정하지 않고 사용할 수 있으며, 바람직하게는 정교한 중성역학층의 위치 조절을 위하여 스핀 코팅으로 도포가 가능한 액상 물질인 것이 바람직하다. 예를 들면, 에폭시계 화합물은 분자 내에 1개 이상의 에폭시기를 갖는 것일 수 있으며, 구체적일 일 예시로, 비스페놀 A 노볼락 에폭시 수지 등일 수 있다. 에폭시계 화합물의 중량평균분자량은 반드시 이에 한정되는 것은 아니나, 2000 내지 11000 g/mol일 수 있으며, 좋게는 4000 내지 7000 g/mol일 수 있으며, 에폭사이드 당량은 150 내지 250 g/eq, 좋게는 195 내지 230 g/eq일 수 있고, 연화점은 75 내지 100℃, 좋게는 80 내지 90℃일 수 있다. 보다 구체적으로, 에폭시계 화합물로는 EPON 사의 SU-8 시리즈를 예시할 수 있다.
제조된 고분자 캡핑층의 두께는 1 내지 100 ㎛일 수 있으며, 좋게는 3 내지 30 ㎛, 보다 좋게는 5 내지 15 ㎛일 수 있다. 이와 같은 범위에서 우수한 유연성을 가질 수 있으며, 폴더블 전자소자가 충분한 기계적 강도를 가져 핸들링이 용이할 수 있다.
다음으로, ⅲ) 상기 고분자 캡핑층 상에 보호층 형성하는 단계를 수행할 수 있다.
본 발명의 일 예에 있어, 보호층은 차후 제1희생기판 제거 시 전자소자층과 고분자 캡핑층이 손상되는 것을 방지하며, 제1희생기판 제거 후 얇은 두께를 가진 전자소자층이 뒤틀어지는 등의 문제를 방지하고, 전자소자층과 고분자 캡핑층의 핸들링을 용이하게 하기 위한 것으로, 제1희생기판 제거 시 손상되지 않을 수 있는 것이라면 특별히 한정하지 않고 사용할 수 있으며, 예를 들면, protek 사의 B3 등을 사용할 수 있다.
다음으로, ⅳ) 상기 제1희생기판을 제거하는 단계를 수행할 수 있다. 이처럼, 전자소자층 상에 고분자 캡핑층과 함께 보호층을 형성한 후 하부의 제1희생기판을 제거함으로써 전자소자층이 매우 얇은 두께를 가지도록 할 수 있으며, 이를 통해 전자소자층 전체가 중성역학층의 초근접 영역에 위치할 수 있어 굽힘 곡률반경 5 ㎜ 이하, 바람직하게는 굽힘 곡률반경 1 ㎜의 환경에서도 전기적 특성이 저하되지 않으며 열화 현상이 나타나지 않는 폴더블 전자소자를 제조할 수 있다.
구체적으로, 본 단계는 당업계에서 통상적으로 사용되는 방법이라면 특별히 한정하지 않으나, 예를 들면 물리적 방법 및/또는 화학적 방법을 통해 제1희생기판을 제거할 수 있다. 보다 구체적인 일 예로 물리적 방법은 기계적 연마 등일 수 있으며, 화학적 방법은 식각액을 이용한 습식 식각 등일 수 있으나, 반드시 이에 한정되는 것은 아니다. 이때, 식각액은 희생기판의 재질에 따라 달리 선정할 수 있으며, 통상적으로 사용되는 것이라면 특별히 한정하지 않고 사용할 수 있으나, 비한정적인 일 구체예로, 제1희생기판이 실리콘(Si) 기판인 경우, 수산화테트라메틸암모늄 (tetramethyl ammonium hydroxide, TMAH) 수용액 또는 수산화칼륨(KOH) 수용액 등의 알칼리성 수용액을 사용하여 제1희생기판을 제거할 수 있다.
한편, 본 발명의 일 예에 있어, 상기 제2적층체는 제2희생기판 상에 고분자 전구체 용액을 도포하여 유연 고분자층을 형성하는 단계를 포함하여 제조될 수 있다.
상기 유연 고분자층은 유연성을 가지며, 폴더블 전자소자 동작 시 발생하는 열에 의해 손상되지 않도록 내열성을 가진 것이라면 특별히 한정하지 않고 사용할 수 있다. 구체적으로 예를 들면 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET) 또는 폴리에틸렌 나프탈레이트(PEN) 등일 수 있으며, 바람직하게는 고분자 캡핑층과 영률 등의 물성이 비슷한 물질을 사용하는 것이 중성역학층의 위치를 정교하게 조절함에 있어 좋으며, 고분자 캡핑층이 에폭시계 화합물로부터 제조되었을 시, 유연 고분자층은 폴리이미드층일 수 있다. 아울러, 이를 제조하기 위한 고분자 전구체 용액은 단량체 또는 예비중합체(prepolymer)를 함유하는 용액일 수 있다. 한편, 유연 고분자층 없이 접착체층 상에 전자소자층이 형성된 폴더블 전자소자를 형성할 시, 중성역학층의 조절이 용이하지 않을 수 있으며, 폴더블 전자소자의 기계적 강도가 약해 핸들링이 어려울 수 있다.
이때, 고분자 전구체 용액의 도포 또한 중성역학층의 위치를 ㎚ 수준으로 극히 정교하게 조절하기 위한 측면에서 스핀 코팅을 통해 수행되는 것이 가장 바람직하나, 반드시 이에 한정되는 것은 아니다.
또한, 고분자 전구체 용액의 도포 후에는 통상적인 방법을 통해 고분자화 공정이 수행될 수 있으며, 예를 들면 열처리 또는 광조사를 통해 유연 고분자층을 형성할 수 있다.
제조된 유연 고분자층의 두께는 1 내지 100 ㎛일 수 있으며, 좋게는 1 내지 5 ㎛일 수 있다. 이와 같은 범위에서 우수한 유연성을 가질 수 있으며, 폴더블 전자소자가 충분한 기계적 강도를 가져 핸들링이 용이할 수 있다.
한편, 상기 제2희생기판은 폴더블 전자소자의 완성 전까지 그 형태를 유지시켜주는 지지체 역할을 수행하는 것으로, 일 구체예로, 제2희생기판은 실리콘, 산화 실리콘, 사파이어, 알루미나, 운모, 게르마늄, 탄화규소, 금, 은 및 중합체에서 선택되는 어느 하나를 사용할 수 있다.
아울러, 본 발명의 일 예에 있어, 상기 제2희생기판은 유연 고분자층과의 접착력 특성에 따라 희생막을 더 포함하는 것일 수 있다. 즉, 제2희생기판이 유연 고분자층과 접착력이 좋지 않을 경우, 희생막이 필요치 않으며, 접착력이 좋을 경우, 제2희생기판은 희생막을 더 포함할 수 있다. 상세하게, 희생막은 제2희생기판과 접착력이 좋지 않은 금속박막, 또는 고분자층이라면 특별히 제한하지 않고 사용할 수 있으며, 일 구체예로 상기 금속박막은 니켈박막일 수 있으며, 고분자층은 고분자 접착제를 기판 상에 도포함으로써 형성된 것일 수 있으며, 구체적인 일 예로 고분자 접착제는 아교, 전분, 아세틸셀룰로오스, 폴리비닐아세테이트, 클로로프렌고무, 니트릴고무, 에폭시계 접착제, 우레탄계 접착제, 페놀계 접착제, 우레아계 접착제, 멜라민계 접착제, 아크릴계 접착제 등에서 선택되는 어느 하나 또는 둘 이상으로 구성된 혼합물 또는 화합물일 수 있다. 이때, 희생막의 형성 방법은 기판 상에 금속박막을 형성할 수 있는 방법이라면, 기존 공지된 어떤 방법을 사용하여도 무방하다. 일 구체예로, 스핀코팅, 스크린프린팅, 스퍼터링, 열증착, 화학기상증착, 전기도금 또는 스프레이 코팅 등을 통해 형성될 수 있다.
다음으로, b) 상기 제1적층체의 전자소자층과 상기 제2적층체의 유연 고분자층을 접착제로 접착하여 제3적층체를 제조하는 단계를 수행할 수 있다.
본 발명의 일 예에 있어, 접착제는 전자소자층과 유연 고분자층을 효과적으로 접착시킬 수 있으면서, 우수한 유연성 및 내열성을 가지며, 특히 매우 낮은 영률(young’s modulus)을 가져 중성역학층의 위치를 결정하는데 큰 역할을 하지 않는 것이라면 특별히 한정하지 않고 사용할 수 있다. 구체적인 일 예로, 접착제는 폴리디메틸실록산(PDMS) 등일 수 있다. 폴리디메틸실록산은 굉장히 낮은 영률을 가지고 있기 때문에 중성역학층의 위치를 결정하는데 큰 영향을 미치지 않을 수 있으며, 고분자 캡핑층과 유연 고분자층만으로 중성역학층의 위치를 용이하게 조절할 수 있다는 장점이 있다.
바람직하게, 폴리디메틸실록산은 영률이 10 MPa 이하일 수 있으며, 좋게는 0.01 내지 5 MPa 이하일 수 있다. 이처럼, 극히 낮은 영률을 가짐으로써 중성역학층의 위치를 결정에 있어 영향을 크게 미치지 않을 수 있다.
아울러, 접착제는 스핀 코팅 방식에 의해 유연 고분자층 상에 도포될 수 있으며, 이를 통해 중성역학층의 위치를 ㎚ 수준으로 극히 정교하게 조절할 수 있다.
또한, 접착제 도포 후에는 통상적인 방법을 통해 고분자화 공정이 수행될 수 있으며, 예를 들면 열처리 또는 광조사를 통해 접착제층을 형성할 수 있다.
제조된 접착제층의 두께는 1 내지 100 ㎛일 수 있으며, 좋게는 3 내지 50 ㎛, 보다 좋게는 5 내지 20 ㎛일 수 있다. 이와 같은 범위에서 폴더블 전자소자가 우수한 유연성을 확보할 수 있으면서도, 전자소자층 전체가 중성역학층에 초근접 위치하여 1 ㎜ 굽힘 곡률반경에서 전기적 특성이 저하되지 않을 수 있으며, 열화 또는 손상의 발생을 방지할 수 있다.
전술한 단계에 의해, 제1적층체와 제2적층체가 접착제의 의해 접착되어 제2희생기판, 유연 고분자층, 접착제층, 전자소자층, 고분자 캡핑층 및 보호층이 순차적으로 적층된 제3적층체의 제조가 완료되면, c) 상기 제3적층체에서 상기 보호층 및 제2희생기판을 제거하는 단계를 수행할 수 있다.
먼저, 보호층은 통상적인 방법을 통해 제거될 수 있으며, 구체적으로 예를 들어, 보호층을 protek 사의 B3으로 형성했을 시, protek 사의 B3 제거제로 제거할 수 있다.
다음으로, 제2희생기판을 제거할 수 있다. 본 발명의 일 예에 있어, 희생막이 형성되지 않은 제2희생기판을 사용한 경우, 유연 고분자층으로부터 제2희생기판만을 박리함으로써 제거 단계를 수행할 수 있으며, 그 방법은 유연 고분자층으로부터 제2희생기판만을 박리할 수 있는 방법이라면 특별히 한정하지 않고 사용할 수 있으며, 일 예로, 공기 중이나 물에서 물리적 또는 화학적으로 박리할 수 있다.
본 발명의 다른 일 예에 있어, 희생막이 형성된 제2희생기판을 사용한 경우, 제2희생기판 중 기판을 먼저 박리한 후, 희생막을 제거함으로써 제2희생기판 제거 단계를 수행할 수 있다. 상기 기판의 박리는 희생막으로부터 기판만을 박리할 수 있는 방법이라면 특별히 한정하지 않고 사용할 수 있으며, 일 예로, 공기 중이나 물에서 물리적 또는 화학적으로 박리할 수 있다.
일 구체예로, 희생막으로 니켈박막이 형성된 실리콘 산화막 기판을 사용한 경우, 프리 전자소자(pre-electric device)를 수조에 소정 시간 담가 두면, 실리콘 산화막 기판과 니켈박막 사이의 계면에서 박리가 일어난다.
이후 희생막의 제거는 식각을 통해 수행될 수 있으며, 식각 방법은 특별히 한정하진 않으나, 습식 식각(wet etching) 방식 및/또는 화학 물리적 연마 방식을 통해 희생막을 제거할 수 있다. 바람직하게는 습식식각 방식으로 희생막을 제거할 수 있으며, 이와 같은 경우, 희생막의 금속 박막 종류에 따라 그 식각액의 조성을 달리할 수 있다.
또한, 본 발명은 전술한 폴더블 전자소자의 제조방법에 의해 제조된 폴더블 전자소자를 제공한다.
구체적으로, 본 발명에 따른 폴더블 전자소자는 유연 고분자층; 상기 유연 고분자층 상에 형성된 접착제층; 상기 접착제층 상에 형성된 전자소자층; 및 상기 전자소자층 상에 형성된 고분자 캡핑층;을 포함하며, 상기 전자소자층은 하기 관계식 1을 만족하는 범위(R) 내에 위치하는 것일 수 있다.
[관계식 1]
DNMP - (TT × 0.05) ≤ R ≤ DNMP + (TT × 0.05)
(상기 관계식 1에서, DNMP는 폴더블 전자소자의 바닥면과 폴더블 전자소자의 중성역학층(neutral mechanical plane) 간의 거리(㎛)이며, TT는 폴더블 전자소자의 전체 두께(㎛)로, 5 ㎛ 내지 1 ㎜이다.)
보다 바람직하게는, 본 발명의 일 예에 따른 폴더블 전자소자의 전자소자층은 하기 관계식 1-1을 만족하는 범위(R1) 내에 위치하는 것일 수 있다.
[관계식 1-1]
DNMP - (TT × 0.03) ≤ R1 ≤ DNMP + (TT × 0.03)
(상기 관계식 1-1에서, DNMP는 폴더블 전자소자의 바닥면과 폴더블 전자소자의 중성역학층(neutral mechanical plane) 간의 거리(㎛)이며, TT는 폴더블 전자소자의 전체 두께(㎛)로, 10 ㎛ 내지 100 ㎛이다.)
이처럼, 폴더블 전자소자 자체의 두께가 매우 얇을 뿐만 아니라, 전자소자층 전체가 중성역학층의 초근접 영역에 위치하도록 설계함으로써 굽힘 곡률반경 5 ㎜ 이하, 바람직하게는 굽힘 곡률반경 1 ㎜의 환경에서도 전기적 특성이 저하되지 않으며 열화 현상이 나타나지 않는 폴더블 전자소자를 제공할 수 있다.
상세하게, 본 발명에 따라 제조된 폴더블 전자소자는 하기 관계식 2를 만족하는 것일 수 있다.
[관계식 2]
S ≤ 0.1
(상기 관계식 2에서, S는 곡률반경 1 ㎜에서의 전자소자층의 스트레인(%)이다.)
이와 같은 스트레인(S, %)은 하기 계산식 1을 통해 산출될 수 있다.
[계산식 1]
S = (y-y0)/Rb × 100
상기 계산식 1에서, y는 스트레인을 구하려는 곳의 위치이며, yo는 중성역학층의 위치이고, Rb는 곡률반경으로 1(㎜)이다. 이때 각 위치는 최하부 면으로부터의 이격 거리를 의미한다.
이때, 상기 y0는 하기 계산식 2를 통해 산출될 수 있다.
[계산식 2]
Figure pat00001
상기 계산식 2에서, n은 폴더블 전자소자에 있어 각 층의 총 숫자이며, ht는 최하부로부터 t번째 층의 두께이고,
Figure pat00002
로 Et는 최하부로부터 t번째 층의 영률이며, vt는 최하부로부터 t번째 층의 푸아송비(Poisson’s ratio)이다.
한편, 본 발명의 일 예에 따른 상기 유연 고분자층은 유연성을 가지며, 폴더블 전자소자 동작 시 발생하는 열에 의해 손상되지 않도록 내열성을 가진 것이라면 특별히 한정하지 않고 사용할 수 있다. 구체적으로 예를 들면 폴리이미드(PI), 폴리에틸렌 테레프탈레이트(PET) 또는 폴리에틸렌 나프탈레이트(PEN) 등일 수 있으며, 바람직하게는 고분자 캡핑층과 영률 등의 물성이 비슷한 물질을 사용하는 것이 중성역학층의 위치를 정교하게 조절함에 있어 좋으며, 고분자 캡핑층이 에폭시계 화합물로부터 제조되었을 시, 유연 고분자층은 폴리이미드층일 수 있다. 아울러, 이를 제조하기 위한 고분자 전구체 용액은 단량체 또는 예비중합체(prepolymer)를 함유하는 용액일 수 있다. 유연 고분자층 없이 접착체층 상에 전자소자층이 형성된 폴더블 전자소자를 형성할 시, 중성역학층의 조절이 용이하지 않을 수 있으며, 폴더블 전자소자의 기계적 강도가 약해 핸들링이 어려울 수 있다.
또한, 유연 고분자층의 두께는 1 내지 100 ㎛일 수 있으며, 좋게는 1 내지 5 ㎛일 수 있다. 이와 같은 범위에서 우수한 유연성을 가질 수 있으며, 폴더블 전자소자가 충분한 기계적 강도를 가져 핸들링이 용이할 수 있다.
본 발명의 일 예에 따른 접착제층은 전자소자층과 유연 고분자층을 효과적으로 접착시킬 수 있으면서, 우수한 유연성 및 내열성을 가지며, 특히 매우 낮은 영률(young’s modulus)을 가져 중성역학층의 위치를 결정하는데 큰 역할을 하지 않는 것이라면 특별히 한정하지 않고 사용할 수 있다. 구체적인 일 예로, 접착제층을 제조하기 위한 접착제는 폴리디메틸실록산(PDMS) 등일 수 있다. 폴리디메틸실록산은 굉장히 낮은 영률을 가지고 있기 때문에 중성역학층의 위치를 결정하는데 큰 영향을 미치지 않을 수 있으며, 고분자 캡핑층과 유연 고분자층만으로 중성역학층의 위치를 용이하게 조절할 수 있다는 장점이 있다. 바람직하게, 폴리디메틸실록산은 영률이 10 MPa 이하일 수 있으며, 좋게는 0.01 내지 5 MPa 이하일 수 있다.
또한, 접착제층의 두께는 1 내지 100 ㎛일 수 있으며, 좋게는 3 내지 50 ㎛, 보다 좋게는 5 내지 20 ㎛일 수 있다. 이와 같은 범위에서 폴더블 전자소자가 우수한 유연성을 확보할 수 있으면서도, 전자소자층 전체가 중성역학층에 초근접 위치하여 1 ㎜ 굽힘 곡률반경에서 전기적 특성이 저하되지 않을 수 있으며, 열화 또는 손상의 발생을 방지할 수 있다.
본 발명의 일 예에 따른 전자소자층은 폴더블 전자소자가 실질적으로 구동하기 위한 소자가 위치하는 층으로, 본 발명의 일 예에 따른 전자소자층은 SOI (silicon on insulator) 웨이퍼를 기반으로 형성될 수 있으며, 예를 들면, 상기 전자소자층은 완전 공핍형 실리콘-온-인슐레이터 공정(FD-SOI)을 통해 형성될 수 있다.
보다 구체적인 일 예로, 하부 실리콘층(bottom-silicon), 매몰산화물층(BOX; buried oxide layer) 및 상부 실리콘층(top-silicon)으로 구성되는 SOI 웨이퍼 상에 통상적인 방법을 통해 소자를 형성함으로써 제1희생기판 상에 전자소자층을 형성할 수 있으며, 이때, 제1희생기판은 하부 실리콘층일 수 있다.
상기 매몰산화물층은 당업계에서 통상적으로 사용되는 것이라면 특별히 제한하지 않으며, SOI 웨이퍼를 사용하는 경우, 매몰산화물층은 실리콘 산화물층일 수 있다. 매몰산화물층의 두께는 폴더블 전자소자의 극히 우수한 유연성의 확보를 위해 되도록 얇은 두께를 가지면서도 절연 특성을 가질 수 있도록 적절히 조절하는 것이 좋으며, 구체적으로 예를 들면 매몰산화물층의 두께는 10 내지 200 ㎚, 좋게는 10 내지 150 ㎚일 수 있으나, 반드시 이에 한정되는 것은 아니다.
상기 소자는 당업계에서 통상적으로 사용되는 재료에 의해 형성될 수 있으며, 비한정적인 일 구체예로 상기 전자소자의 재료는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs), 탄소(C), 이황화몰리브덴(MoS2), 몰리브덴 디셀레나이드(MoSe2) 및 텅스텐 디셀레나이드(WSe2) 등에서 선택되는 어느 하나 또는 둘 이상일 수 있다. 아울러, 이때 소자는 특별히 제한하진 않으나, 구체적으로 예를 들면, 다이오드(diode), 트랜지스터(transistor), 사이리스터(thyristor) 또는 집적회로(integrated circuit) 등일 수 있다. 소자의 두께는 우수한 전기적 특성을 확보하면서도 굽힘 시 스트레인을 최소화하는 측면에서 50 내지 300 ㎚, 좋게는 100 내지 200 ㎚, 더욱 좋게는 120 내지 180 ㎚인 것이 바람직하다.
또한, 상기 상부 실리콘층의 두께는 5 내지 200 ㎚일 수 있으며, 좋게는 5 내지 100 ㎚, 보다 좋게는 10 내지 50 ㎚일 수 있다.
본 발명의 일 예에 따른 고분자 캡핑층은 에폭시계 화합물로부터 형성된 것일 수 있으며, 이때 에폭시계 화합물은 통상적으로 사용되는 것이라면 특별히 한정하지 않고 사용할 수 있으며, 바람직하게는 정교한 중성역학층의 위치 조절을 위하여 스핀 코팅으로 도포가 가능한 액상 물질인 것이 바람직하다. 예를 들면, 에폭시계 화합물은 분자 내에 1개 이상의 에폭시기를 갖는 것일 수 있으며, 구체적일 일 예시로, 비스페놀 A 노볼락 에폭시 수지 등일 수 있다. 에폭시계 화합물의 중량평균분자량은 반드시 이에 한정되는 것은 아니나, 2000 내지 11000 g/mol일 수 있으며, 좋게는 4000 내지 7000 g/mol일 수 있으며, 에폭사이드 당량은 150 내지 250 g/eq, 좋게는 195 내지 230 g/eq일 수 있고, 연화점은 75 내지 100℃, 좋게는 80 내지 90℃일 수 있다. 보다 구체적으로, 에폭시계 화합물로는 EPON 사의 SU-8 시리즈를 예시할 수 있다.
또한, 고분자 캡핑층의 두께는 1 내지 100 ㎛일 수 있으며, 좋게는 3 내지 30 ㎛, 보다 좋게는 5 내지 15 ㎛일 수 있다. 이와 같은 범위에서 우수한 유연성을 가질 수 있으며, 폴더블 전자소자가 충분한 기계적 강도를 가져 핸들링이 용이할 수 있다.
이하 실시예를 통해 본 발명에 따른 폴더블 전자소자 및 이의 제조방법에 대하여 더욱 상세히 설명한다. 다만 하기 실시예는 본 발명을 상세히 설명하기 위한 하나의 참조일 뿐 본 발명이 이에 한정되는 것은 아니며, 여러 형태로 구현될 수 있다. 또한 달리 정의되지 않은 한, 모든 기술적 용어 및 과학적 용어는 본 발명이 속하는 당업자 중 하나에 의해 일반적으로 이해되는 의미와 동일한 의미를 갖는다. 본원에서 설명에 사용되는 용어는 단지 특정 실시예를 효과적으로 기술하기 위함이고 본 발명을 제한하는 것으로 의도되지 않는다. 또한 명세서 및 첨부된 특허청구범위에서 사용되는 단수 형태는 문맥에서 특별한 지시가 없는 한 복수 형태도 포함하는 것으로 의도할 수 있다. 또한 명세서에서 특별히 기재하지 않은 첨가물의 단위는 중량%일 수 있다.
[실시예 1]
상부 실리콘(p-type Si, 30 ㎚)/ 실리콘 산화물층(BOX, 140 ㎚)/ 하부 실리콘(Si, 700 ㎛)로 구성된 SOI 웨이퍼를 물리적 연마법(mechanical polishing)으로 하부 실리콘을 갈아서 웨이퍼의 두께가 200 ㎛가 되도록 하였다.
다음으로, 트랜지스터 간의 분리를 위해 포토레지스트를 이용하여 단위 소자의 채널 영역을 정의(lithography)하고 건식 식각(Reactive ion etching)을 통해 불필요한 상부 p-type Si (30 ㎚) 부분을 선택적으로 제거한 후 포토레지스트를 제거하였다.
메탈-옥사이드-반도체(MOS) 구조를 형성하기 위해 산화(oxidation) 공정을 통해 게이트 산화막(SiO2)을 약 10 ㎚ 두께로 형성하고, 게이트 전극으로써 poly-Si을 LPCVD (Low Pressure Chemical Vapor Deposition) 공정을 통해 약 150 ㎚ 두께로 형성하였다.
다음으로, 게이트 부분을 형성하기 위해 포토레지스트를 이용하여 게이트 영역을 정의하고 게이트 외의 영역(poly-Si, SiO2)을 습식식각(poly-Si 식각액 (HNO3+H2O+HF=100:40:3 부피비) 및 BOE(Buffered oxide etch) 용액(40 중량% NH4F 수용액:49 중량% HF 수용액=6:1 부피비))을 통해 선택적으로 제거한 후 포토레지스트를 제거하였다.
소스 및 드레인을 형성하기 위해 비소(As)를 20 keV 및 1016cm-2 조건으로 이온 주입법(ion implantation)을 이용하여 주입하였다. 이 후, 전기적 활성화를 위해 급속열처리(rapid thermal annealing) 공정을 1000℃에서 10초 동안 수행하였다.
다음으로, 게이트, 소스 및 드레인의 옴 접촉(ohmic-contact)을 위해 알루미늄(Al)을 열증착기(thermal evaporator)를 이용하여 약 150 ㎚의 두께로 증착한 후, 이를 리소그래피 공정을 통해 Al 콘택트 패드(contact pad)를 형성하였다. 이후 소자 성능의 향상을 위해 N2/H2 (9:1 (v/v))의 가스 분위기에서 대기압 하에 410 ℃에서 30분간 열처리하여 전자소자층을 제조하였다.
상기 전자소자층 상에 에폭시계 화합물(EPON 사의 SU-8)을 스핀 코팅하여 두께 7.98 ㎛의 고분자 캡핑층을 형성한 후, 고분자 캡핑층의 상부에 protek 사의 B3을 도포하여 두께 10 ㎛의 보호층을 형성하여 제1적층체를 제조하였다.
다음으로, 남아있는 하부 실리콘층(200 ㎛)을 수산화테트라메틸암모늄 (TMAH) 5 중량% 수용액을 이용하여 95 ℃에서 약 3시간 동안 습식 식각하여 제1희생기판이 제거된 제1적층체를 제조하였다.
한편, 실리콘 산화막이 형성된 실리콘 웨이퍼(SiO2/Si 웨이퍼) 상에 두께 300 ㎚의 니켈박막을 증착 형성한 후, 니켈박막 상부에 고분자 전구체 용액 (Sigma-aldrich 사, Poly(pyromellitic dianhydride-co-4,4′-oxydianiline), amic acid solution)을 스핀 코팅한 후 질소 분위기에서 200℃로 열처리하여 제2적층체를 제조하였다.
다음으로, 제2적층체의 폴리이미드층 상에 폴리디메틸실록산 접착제(dow corning사, 185 silicone elastomer kit)를 10.5 ㎛의 두께로 스핀 코팅한 후, 제1희생기판이 제거된 제1적층체의 전자소자층과 제2적층체의 폴리이미드층이 서로 마주하도록 하여 접착하였다.
이후, B3 제거제로 보호층을 제거한 후, 전자소자를 물에 넣어 SiO2/Si 웨이퍼를 박리하고, 남아 있는 니켈박막은 FeCl3 용액으로 식각하여 제거하여 폴더블 전자소자를 제조하였다.
[비교예 1]
ACS Nano, 2014, 8, 9850-9856, Torres Sevilla, G. A. et al. Flexible nanoscale high-performance FinFETs를 참조하여, 두께 50 ㎛의 실리콘(Si) 기판 상에 전자소자층이 형성된 전자소자를 제조하였다.
[비교예 2]
두께 4 ㎛의 실리콘(Si) 기판 상에 실시예 1과 동일한 방법을 통해 전자소자층을 형성한 후, 이를 두께 35 ㎛ 폴리이미드 테이프로 전사하여 전자소자를 제조하였다.
[비교예 3]
두께 7 ㎛의 실리콘(Si) 기판 상에 실시예 1과 동일한 방법을 통해 전자소자층을 형성한 후, 이를 두께 35 ㎛ 폴리이미드 테이프로 전사하여 전자소자를 제조하였다.
[비교예 4]
Tech. Dig. IEDM 646649; 10.1109/IEDM. 2014. 7047122, 2014, Flexible high-performance nonvolatile memory by transferring GAA silicon nanowire SONOS onto a plastic substrate를 참조하여, 실리콘(Si) 기판 없이, 두께 35 ㎛의 이미르 테이프 상에 전자소자층이 형성된 전자소자를 제조하였다.
[물성 평가]
1) 전자소자층의 스트레인(S) 계산
스트레인(S, %)은 하기 계산식 1을 통해 산출하였다.
[계산식 1]
S = (y-y0)/Rb × 100
상기 계산식 1에서, y는 스트레인을 구하려는 곳의 위치이며, yo는 중성역학층의 위치이고, Rb는 곡률반경으로 1(㎜)이다. 이때 각 위치는 최하부 면으로부터의 이격 거리를 의미한다.
이때, 상기 y0는 하기 계산식 2를 통해 산출하였다.
[계산식 2]
Figure pat00003
상기 계산식 2에서, n은 폴더블 전자소자에 있어 각 층의 총 숫자이며, ht는 최하부로부터 t번째 층의 두께이고,
Figure pat00004
로 Et는 최하부로부터 t번째 층의 영률이며, vt는 최하부로부터 t번째 층의 푸아송비(Poisson’s ratio)이다.
[표 1]
Figure pat00005
전자소자는 약 ± 0.1% 이상으로 스트레인이 커지면 전자소자가 열화되기 시작하여, 스트레인의 크기가 더 커지게 되면 전자소자가 깨지거나 찢어지는 현상이 발생한다. 이에 따라, 극히 작은 굽힘 곡률반경에서 열화 현상 및 전자소자의 손상을 방지하기 위해서는 목표하는 굽힘 곡률반경에서 최대 스트레인의 크기가 ±0.1% 미만이어야만 한다.
도 2에 나타난 바와 같이, 실시예 1 및 비교예 1 내지 4의 전자소자 각각은 굽힘 곡률반경이 30 ㎜ 이상으로 클 때는 스트레인이 ± 0.1% 미만으로 안정 동작영역에 있으나, 굽힘 곡률반경이 작아지면 비교예들의 전자소자는 스트레인이 급격하게 증가하여 열화 현상 및 물리적 손상이 시작되는 것을 알 수 있었다. 반면, 실시예 1의 전자소자는 굽힘 곡률반경 1 ㎜에서도 스트레인이 ± 0.1% 미만으로 측정되어 안정 동작영역에 위치하는 것을 확인할 수 있었다.
특히, 상기 표 1에 나타난 바와 같이, 전자소자의 스트레인에 가장 큰 부분을 차지하는 상부 실리콘(top-Si)의 스트레인을 살펴보았을 때, 굽힘 곡률반경 1 ㎜에서 상부 실리콘의 스트레인은 0.0093%, 굽힘 곡률반경 0.1 ㎜에서 상부 실리콘의 스트레인은 0.0929%로, 100 ㎛의 곡률반경으로 구부러지는 가혹한 환경에서도 전자소자가 안정적으로 동작하는 것을 확인할 수 있었다.
2) 전기적 특성 평가
먼저, 실시예 1로부터 제조된 전자소자의 굽힘 곡률반경에 따른 게이트 전압(Vg)-드레인 전류(Id)를 측정하였다. 이때, 채널의 길이는 50 ㎛, 폭은 80 ㎛로 하였으며, 드레인 전압(Vd)은 1 V로 고정하였다.
그 결과, 도 3에 도시된 바와 같이, 게이트 전압(Vg)-드레인 전류(Id) 특성이 거의 변하지 않아 열화 현상이 발생하지 않았음을 확인할 수 있었다.
도 4는 실시예 1로부터 제조된 전자소자의 굽힘 곡률반경에 따른 문턱전압 이하에서의 스윙(subthreshold swing) 및 문턱전압(subthreshold voltage)을 측정한 자료로, 문턱전압 이하에서의 스윙은 거의 일정하게 유지되며, 문턱전압은 곡률반경이 작아짐에 따라 미미하게 증가하는 것을 확인할 수 있었다.
도 5는 실시예 1로부터 제조된 전자소자의 굽힘 곡률반경에 따른 게이트 전압(Vg)-유효 이동도(effective mobility)를 측정한 자료로, 게이트 전압(Vg)-유효 이동도 특성이 거의 변하지 않아 열화 현상이 발생하지 않았음을 확인할 수 있었다.
도 7은 실시예 1로부터 제조된 전자소자를 1 ㎜의 곡률반경으로 굽혀 24시간 동안 유지한 후의 게이트 전압(Vg)-드레인 전류(Id)를 측정한 자료로, 굽힘 전과 24시간 굽힘 테스트 후 게이트 전압(Vg)-드레인 전류(Id) 특성이 거의 유사하게 측정되어 열화 현상이 발생하지 않은 것을 확인할 수 있었다.
도 8은 실시예 1로부터 제조된 전자소자를 하트만 덱스액(hartmann dex solution)에 일정 시간동안 담근 후의 게이트 전압(Vg)-드레인 전류(Id)를 측정한 자료로, 이 또한 게이트 전압(Vg)-드레인 전류(Id) 특성이 거의 유사하게 측정되어 열화 현상이 발생하지 않은 것을 확인할 수 있었다.
이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있으며, 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.
10: 제1희생기판/ 20: 보호층/ 30: 제2희생기판
100: 전자소자층/ 200: 고분자 캡핑층/ 300: 유연 고분자층/ 400: 접착제층
101: 매몰산화물층/ 102: 상부 실리콘층/ 103: 실리콘 산화물층/ 104: poly-Si층

Claims (8)

  1. a) 전자소자층, 고분자 캡핑층 및 보호층이 순차적으로 적층된 제1적층체; 및 제2희생기판 및 유연 고분자층이 순차적으로 적층된 제2적층체를 제조하는 단계;
    b) 상기 제1적층체의 전자소자층과 상기 제2적층체의 유연 고분자층을 접착제로 접착하여 제3적층체를 제조하는 단계; 및
    c) 상기 제3적층체에서 상기 보호층 및 제2희생기판을 제거하는 단계;
    를 포함하는, 폴더블 전자소자의 제조방법.
  2. 제 1항에 있어서,
    상기 전자소자층은 하기 관계식 1을 만족하는 범위(R) 내에 위치하는, 폴더블 전자소자의 제조방법.
    [관계식 1]
    DNMP - (TT × 0.05) ≤ R ≤ DNMP + (TT × 0.05)
    (상기 관계식 1에서, DNMP는 폴더블 전자소자의 바닥면과 폴더블 전자소자의 중성역학층(neutral mechanical plane) 간의 거리(㎛)이며, TT는 폴더블 전자소자의 전체 두께(㎛)로, 5 ㎛ 내지 1 ㎜이다.)
  3. 제 1항에 있어서,
    상기 제1적층체는, ⅰ) 제1희생기판 상에 전자소자층을 형성하는 단계; ⅱ)상기 전자소자층 상에 에폭시계 화합물을 도포하여 고분자 캡핑층을 형성하는 단계; ⅲ) 상기 고분자 캡핑층 상에 보호층 형성하는 단계; 및 ⅳ) 상기 제1희생기판을 제거하는 단계;를 포함하여 제조되는, 폴더블 전자소자의 제조방법.
  4. 제 3항에 있어서,
    상기 전자소자층은 완전 공핍형 실리콘-온-인슐레이터 공정(FD-SOI)을 통해 형성되는, 폴더블 전자소자의 제조방법.
  5. 제 1항에 있어서,
    상기 제2적층체는 제2희생기판 상에 고분자 전구체 용액을 도포하여 유연 고분자층을 형성하는 단계를 포함하여 제조되는, 폴더블 전자소자의 제조방법.
  6. 유연 고분자층; 상기 유연 고분자층 상에 형성된 접착제층; 상기 접착제층 상에 형성된 전자소자층; 및 상기 전자소자층 상에 형성된 고분자 캡핑층;을 포함하며, 상기 전자소자층은 하기 관계식 1을 만족하는 범위(R) 내에 위치하는, 폴더블 전자소자.
    [관계식 1]
    DNMP - (TT × 0.05) ≤ R ≤ DNMP + (TT × 0.05)
    (상기 관계식 1에서, DNMP는 폴더블 전자소자의 바닥면과 폴더블 전자소자의 중성역학층(neutral mechanical plane) 간의 거리(㎛)이며, TT는 폴더블 전자소자의 전체 두께(㎛)로, 5 ㎛ 내지 1 ㎜이다.)
  7. 제 6항에 있어서,
    상기 유연 고분자층은 폴리이미드, 접착제층은 폴리디메틸실록산, 고분자 캡핑층은 에폭시계 고분자인, 폴더블 전자소자.
  8. 제 6항에 있어서,
    상기 폴더블 전자소자는 하기 관계식 2를 만족하는 것인, 폴더블 전자소자.
    [관계식 2]
    S ≤ 0.1
    (상기 관계식 2에서, S는 곡률반경 1 ㎜에서의 전자소자층의 스트레인(%)이다.)
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