KR20180118209A

KR20180118209A - 디스플레이 방법 및 단말 장치

Info

Publication number: KR20180118209A
Application number: KR1020187028704A
Authority: KR
Inventors: 징 자오; 보 유
Original assignee: 후아웨이 테크놀러지 컴퍼니 리미티드
Priority date: 2016-03-08
Filing date: 2016-03-08
Publication date: 2018-10-30
Also published as: EP3418879A4; US10614772B2; EP3418879A1; US20190096358A1; KR102137647B1; JP2019509568A; JP6598408B2; CN107533450B; WO2017152355A1; CN107533450A

Abstract

단말 장치의 디스플레이 시스템이 Vsync 구간에서 3개의 절차를 병렬로 처리하기 때문에 단말 장치의 CPU 전력 소비가 비교적 높은 종래 기술의 문제를 해결하기 위하여, 디스플레이 방법 및 단말 장치가 제공된다. 상기 디스플레이 방법은, 디스플레이 시스템이 제1 절차를 실행하기 시작하기 전에 디바이스 디스플레이 절차를 실행하기 시작할 수 있도록, 단말 장치의 디스플레이 시스템이 M번째 Vsync 구간에서의 제1 절차의 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정하는 단계이다. 디스플레이 시스템은 (M+1)번째 Vsync 구간에서 제1 절차를 실행하는 단계를 지연시키며, 따라서 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고, 단말 장치의 CPU 전력 소비가 감소된다.

Description

디스플레이 방법 및 단말 장치

본 출원은 디스플레이 시스템 기술 분야에 관한 것으로, 상세하게는 디스플레이 방법 및 단말 장치에 관한 것이다.

현재, 컴퓨터, 휴대폰, 태블릿 컴퓨터, 판매 시점 관리(Point of Sales, POS), 및 차량용 컴퓨터와 같은 다수의 단말기 장치 각각은 사용자를 표시하는 데 사용되는 내장형 디스플레이 시스템을 포함하며, 내장형 디스플레이 시스템은 사용자 인터페이스(User Interface, UI)를 구현하고 인간-기계 상호 작용을 구현하는 데 사용된다. 디스플레이 시스템에 포함된 디스플레이 패널은 액정 디스플레이(Liquid Crystal Display, LCD) 또는 유기 발광 표시(organic light-emitting diode) 장치 등의 형태로 구성될 수 있다.

단말 장치의 원활한 표시를 보장하면서 또한 프레임 손실이나 프레임스킵 (framekip) 등을 방지하기 위해, 디스플레이 시스템은 보통 수직 동기화(Vertical Synchronization, Vsync) 기술을 사용한다. Vsync 기술의 기본 원리는, 디스플레이 시스템이 지정된 지속 시간의 간격으로 제어 신호를 생성하여 Vsync 구간을 트리거하는 것이다. 지정된 지속시간은 Vsync 구간의 값, 예를 들어 16 밀리초(ms)이다. 하나의 Vsync 구간이 트리거되는 경우, 디스플레이 시스템은 애플리케이션 드로잉 절차, 서피스플링어 합성 절차, 및 디바이스 디스플레이 절차라는 3개의 절차를 처리하기 시작한다. 서피스플링어 합성 절차(surfaceflinger composition procedure)에서 합성될 필요가 있는 원본 데이터는 이전 Vsync 구간의 애플리케이션 드로잉 절차에서 획득된 드로잉 결과이고, 디바이스 디스플레이 절차에서 표시될 필요가 있는 데이터는 이전 Vsync 구간의 서피스플링어 합성 절차에서 획득된 합성 결과이다.

하지만, 종래의 Vsync 기술이 단말 장치의 디스플레이 시스템에 적용되고 또한 각각의 Vsync 구간이 트리거되는 경우, 디스플레이 시스템은 애플리케이션 드로잉 절차, 서피스플링어 합성 절차, 및 장치 디스플레이 절차를 병렬로 처리할 필요가 있다. 결과적으로, 결과적으로, 단말 장치의 중앙처리장치(CPU)의 일시적인 전력 소모가 비교적 커지고, CPU 주파수가 과도하게 높아지며, CPU 작업 성능이 저하된다.

본 출원의 실시예는, 단말 장치의 표시 시스템이 Vsync 구간에서 3개의 절차를 병렬로 처리하기 때문에 단말 장치의 CPU 전력 소비가 비교적 큰 종래 기술의 문제를 해결하기 위한 디스플레이 방법 및 단말 장치를 제공한다.

제1 양태에 따르면, 본 출원의 실시예는 디스플레이 방법을 제공한다. 상기 디스플레이 방법은 단말 장치의 디스플레이 시스템에 적용 가능하고, 상기 디스플레이 시스템은 각각의 Vsync 구간에서 디바이스 디스플레이 절차, 애플리케이션 드로잉 절차, 및 서피스플링어(surfaceflinger) 합성 절차를 실행하며, 상기 디스플레이 방법은,

상기 디스플레이 시스템이 제1 처리 지속시간을 획득하는 단계 - 상기 제1 처리 지속시간은 상기 디스플레이 시스템이 M번째 Vsync 구간에서 제1 절차를 실행하는 지속시간이고, 상기 제1 절차는 상기 애플리케이션 드로잉 절차이거나 또는 상기 서피스플링어 합성 절차이며, M은 1보다 크거나 같은 양의 정수임 -;

상기 디스플레이 시스템이 상기 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정하는 단계 - 상기 (M+1)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점은 상기 디바이스 디스플레이 절차의 시작 시점 이후이고, 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 상기 제1 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -; 및

상기 (M+1)번째 Vsync 구간에서, 상기 디스플레이 시스템이 상기 디바이스 디스플레이 절차의 시작 시점에 상기 디스플레이 절차를 실행하기 시작하고, 상기 디스플레이 시스템이 상기 제1 절차의 시작 시점에 상기 제1 절차를 실행하기 시작하는 단계를 포함한다.

상기 디스플레이 방법을 이용함으로써, 상기 (M+1)번째 Vsync 구간에서, 상기 디스플레이 시스템은 상기 애플리케이션 드로잉 절차 또는 상기 서피스플링어 합성 절차를 실행하는 단계를 지연시킴으로써, 단말 장치의 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 3개의 절차를 병렬로 처리하는 데 필요한 시간을 줄이고 또한 상기 단말 장치의 CPU 전력 소비를 감소시킨다.

가능한 설계에서, 상기 (M+1)번째 Vsync 구간에서의 상기 디바이스 디스플레이 절차의 시작 시점은 상기 (M+1)번째 Vsync 구간의 시작 시점이다.

가능한 설계에서, 상기 디스플레이 시스템이 상기 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정하는 단계는,

상기 디스플레이 시스템이 제2 처리 지속시간을 획득하는 단계 - 상기 제2 처리 지속시간은 상기 디스플레이 시스템이 상기 M번째 Vsync 구간에서 상기 디바이스 디스플레이 절차를 실행하는 지속시간임 -; 및

상기 디스플레이 시스템이 상기 제1 처리 지속시간과 상기 제2 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정하는 단계를 포함한다. 여기서, 상기 제1 절차의 시작 시점은 제1 시점이거나 또는 상기 제1 시점 이후이고, 상기 제1 시점은 상기 디바이스 디스플레이 절차의 시작 시점보다 상기 제2 처리 지속시간만큼 늦은 시점이며, 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제1 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

상기 디스플레이 방법 방법을 이용함으로써, 상기 디스플레이 시스템은 상기 (M+1)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점이 상기 제1 시점이라고 설정하거나 또는 상기 제1 시점 이후라고 설정한다. 즉, 상기 디스플레이 시스템은, 상기 (M+1)번째 Vsync 구간에서 상기 디바이스 디스플레이 절차의 실행을 완료하는 때 또는 완료한 후에 상기 제1 절차를 실행하기 시작한다. 이런 방식으로, 상기 디스플레이 시스템이 상기 디바이스 디스플레이 절차와 상기 제1 절차를 직렬로 실행하고 또한 상기 디스플레이 시스템이 하나의 Vsync 구간에서 상기 3개의 절차를 병렬로 처리하지 않는 것이 보장될 수 있으며, 따라서 상기 단말 장치의 CPU 전력 소비를 더 줄일 수 있다.

가능한 설계에서, 상기 디스플레이 시스템은 제3 처리 지속시간을 획득한다. 여기서, 상기 제3 처리 지속시간은 상기 디스플레이 시스템이 상기 M번째 Vsync 구간에서 제2 절차를 실행하는 지속시간이고, 상기 제2 절차는 상기 애플리케이션 드로잉 절차와 상기 서피스플링어 합성 절차 중 상기 제1 절차가 아닌 나머지 절차이다.

상기 디스플레이 시스템은 상기 제3 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 결정한다. 여기서, 상기 (M+1)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점은 상기 디바이스 디스플레이 절차의 시작 시점 이후이고, 상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 상기 제3 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

상기 디스플레이 시스템은 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점에 상기 제2 절차를 실행하기 시작한다.

상기 디스플레이 방법을 이용하여, 상기 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 시프트함으로써, 상기 제2 절차의 실행도 지연시키고, 상기 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 3개의 절차를 병렬로 처리하는 데 필요한 시간도 단축될 수 있으며, 상기 단말 장치의 CPU 전력 소비도 감소될 수 있다.

가능한 설계에서, 상기 (M+1)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점은 서로 다르다. 여기서, 상기 제1 절차의 시작 시점과 상기 제2 절차의 시작 시점은 상기 디스플레이 시스템에 의해 결정된다. 이런 방식으로, 상기 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축될 수 있을 뿐만 아니라 상기 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 제1 절차와 상기 제2 절차를 병렬로 처리하는 데 필요한 시간도 단축될 수 있으며, 따라서 상기 단말 장치의 CPU 전력 소비가 추가적으로 감소된다.

가능한 설계에서, 상기 디스플레이 시스템이 상기 제3 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 결정하는 단계는,

상기 디스플레이 시스템이 상기 제2 처리 지속시간을 획득하는 단계 - 상기 제2 처리 지속시간은 상기 디스플레이 시스템이 상기 M번째 Vsync 구간에서 상기 디바이스 디스플레이 절차를 실행하는 지속시간임 -; 및

상기 디스플레이 시스템이 상기 제2 처리 지속시간과 상기 제3 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 결정하는 단계를 포함한다. 여기서, 상기 제2 절차의 시작 시점은 제2 시점이거나 또는 상기 제2 시점 이후이고, 상기 제2 시점은 상기 디바이스 디스플레이 절차의 시작 시점보다 상기 제2 처리 지속시간만큼 늦은 시점이며, 상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제3 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

상기 디스플레이 방법을 이용하여, 상기 디스플레이 시스템은 상기 (M+1)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점이 상기 제2 시점이거나 또는 상기 제2 시점 이후라고 설정한다. 즉, 상기 디스플레이 시스템은 상기 (M+1)번째 Vsync 구간에서 상기 디바이스 디스플레이 절차의 실행을 완료하는 때 또는 완료한 후에 상기 제2 절차를 실행하기 시작한다. 이런 방식으로, 상기 디스플레이 시스템이 상기 디바이스 디스플레이 절차와 상기 제2 절차를 직렬로 실행하는 것 그리고 상기 디스플레이 시스템이 하나의 Vsync 구간에서 상기 3개의 절차를 병렬로 처리하지 않는 것이 보장될 수 있으며, 따라서 상기 단말 장치의 CPU 전력 소비가 추가적으로 감소된다.

가능한 설계에서, 상기 디스플레이 시스템이 상기 제1 처리 지속시간과 상기 제2 처리 지속시간과 상기 제3 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정하는 경우, 상기 제1 절차의 시작 시점과 상기 제2 절차의 시작 시점 사이의 지속시간이 상기 제1 처리 지속시간 또는 상기 제3 처리 지속시간보다 크거나 같다.

상기 디스플레이 방법을 이용함으로써, 상기 제1 처리 지속시간, 상기 제2 처리 지속시간, 및 상기 제3 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정하는 경우, 상기 디스플레이 시스템은, 상기 (M+1)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점 사이의 상기 지속시간이 상기 제1 처리 지속시간 또는 상기 제3 처리 지속시간보다 크거나 같다고 설정한다. 이런 방식으로, 상기 디스플레이 시스템은 상기 (M+1)번째 Vsync 구간에서 상기 3개의 절차를 직렬로 실행하며, 따라서 상기 단말 장치의 CPU 전력 소비가 최대로 감소된다.

가능한 설계에서, 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제1 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제1 지속시간 사이의 차이보다 작거나 같다.

이런 방식으로, 심지어 상기 (M+1)번째 Vsync 구간에서 상기 제1 절차를 실행하는 데 필요한 처리 지속시간이 상기 제1 처리 지속시간보다 큰 경우에도, 상기 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 제1 절차를 실제로 실행하는 경우에 필요한 상기 처리 지속시간에서 상기 제1 처리 지속시간을 차감하여 얻어진 지속시간 차이가 사전 설정된 제1 지속시간보다 작으면, 상기 디스플레이 시스템은, 상기 (M+1)번째 Vsync 구간이 끝나기 전에 상기 제1 절차의 실행을 여전히 완료할 수 있으며, 따라서 상기 디스플레이 시스템에서의 이미지 표시 히스테리시스(image display hysteresis)의 확률이 낮아진다.

가능한 설계에서, 상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제3 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제2 지속시간 사이의 차이보다 작거나 같다.

이런 방식으로, 심지어 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차를 실행하는 데 필요한 처리 지속시간이 상기 제3 처리 지속시간보다 큰 경우에도, 상기 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차를 실제로 실행하는 경우에 필요한 상기 처리 지속시간에서 상기 제3 처리 지속시간을 차감하여 얻어진 지속시간 차이가 상기 제2 사전 설정된 지속시간보다 작으면, 상기 디스플레이 시스템은 상기 (M+1)번째 Vsync 구간이 끝나기 전에 여전히 상기 제2 절차의 실행을 완료할 수 있으며, 따라서 상기 디스플레이 시스템에서의 이미지 표시 히스테리시스의 확률이 낮아진다.

가능한 설계에서, 전술한 방법에 기초하여, 상기 디스플레이 시스템은, 상기 (M+1)번째 Vsync 구간에서 (M+P-1)번째 Vsync 구간까지의 Vsync 구간 각각에서의 상기 제1 절차의 시작 시점이, 대응하는 Vsync 구간에서의 상기 디바이스 디스플레이 절차의 시작 시점 이후라고 설정한다. 즉, 상기 디스플레이 시스템은 상기 제1 절차의 시작 시점을 시프트한다. 또한, 상기 디스플레이 시스템은 (M+P)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점을 상기 (M+P)번째 Vsync 구간의 시작 시점으로 설정하고, P는 사전 설정된 정수로서 1보다 큰 양의 정수이다. 예를 들어, P = 11인 경우, 상기 (M+1)번째 Vsync 구간에서 시작하는 10개의 연속적인 Vsync 구간에서, 상기 디스플레이 시스템은 각각의 Vsync 구간에서의 상기 제1 절차의 시작 시점이 대응하는 Vsync 구간에서 상기 디바이스 디스플레이 절차의 시작 시점 이후라고 설정하고, 즉 상기 제1 절차의 시작 시점을 시프트하고; (M+11)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점을 상기 (M+11)번째 Vsync 구간의 시작 시점으로 설정한다. 즉, 이후에 10개의 Vsync 구간의 간격으로, 상기 10개의 Vsync 구간 이후의 Vsync 구간에서의 상기 제1 절차의 시작 시점을 상기 대응하는 Vsync 구간의 시작 시점으로서 설정한다.

이런 방식으로, 상기 디스플레이 시스템은 복수의 연속적인 Vsync 구간에서상기 제1 절차의 시작 시점을 시프트함으로써, 상기 디스플레이 시스템이 상기 복수의 Vsync 구간에서 상기 3개의 절차를 병렬로 처리하는 데 필요한 시간을 단축하고, 전체 디스플레이 과정에서 상기 단말 장치의 CPU 전력 소비를 감소시킨다. 또한, P-1개의 연속적인 Vsync 구간에서 상기 제1 절차의 시작 시점을 시프트한 후에, 상기 디스플레이 시스템은 상기 (M+P)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 상기 (M+P)번째 Vsync 구간의 시작 시점으로 설정하며, 따라서 상기 디스플레이 시스템의 이미지 디스플레이에서 표시 지연과 프레임 손실이 발생할 확률이 낮아질 수 있다.

가능한 설계에서, 전술한 방법에 기초하여, 상기 디스플레이 시스템은 상기 (M+1)번째 Vsync 구간에서 (M+Q-1)번째 Vsync 구간까지의 Vsync 구간 각각에서의 상기 제2 절차의 시작 시점이 대응하는 Vsync 구간에서의 상기 디바이스 디스플레이 절차의 시작 시점 이후라고 설정한다. 즉, 상기 디스플레이 시스템은 상기 제2 절차의 시작 시점을 시프트한다. 또한, 상기 디스플레이 시스템은 (M+Q)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점을 상기 (M+Q)번째 Vsync 구간의 시작 시점으로 설정하며, Q는 사전 설정된 정수로서 1보다 큰 양의 정수이다. 예를 들어, P = 21인 경우, 상기 (M+1)번째 Vsync 구간에서 시작하는 20개의 연속적인 Vsync 구간에서, 상기 디스플레이 시스템은, 각각의 Vsync 구간에서의 상기 제2 절차의 시작 시점이, 대응하는 Vsync 구간에서의 상기 디바이스 디스플레이 절차의 시작 시점 이후라고 설정하고, 즉 상기 제2 절차의 시작 시점을 시프트하고; (M+21)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점을 상기 (M+21)번째 Vsync 구간의 시작 시점으로, 즉 이후 20개의 Vsync 구간의 간격으로, 상기 20개의 Vsync 구간의 다음 Vsync 구간에서의 상기 제2 절차의 시작 시점을 상기 대응하는 Vsync 구간의 시작 시점으로서 설정한다.

이런 방식으로, 상기 디스플레이 시스템은 복수의 연속적인 Vsync 구간에서의 상기 제1 절차의 시작 시점을 시프트함으로써, 상기 디스플레이 시스템이 상기 복수의 Vsync 구간에서 상기 3개의 절차를 병렬로 처리하는 데 필요한 시간을 단축시키고, 전체 디스플레이 과정에서 상기 단말 장치의 CPU 전력 소비를 감소시킨다. 또한, Q-1개의 연속적인 Vsync 구간에서의 상기 제2 절차의 시작 시점을 시프트한 후에, 상기 디스플레이 시스템은 상기 (M+Q)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점을 상기 상기 (M+Q)번째 Vsync 구간의 시작 시점으로 설정하며, 따라서 상기 디스플레이 시스템의 이미지 디스플레이에서 표시 지연과 프레임 손실이 발생할 확률이 낮아질 수 있다.

다른 양태에 따르면, 본 발명의 일 실시예는 단말 장치를 제공한다. 여기서,상기 단말 장치는 전술한 방법 실시예의 단말 장치의 동작을 구현하는 기능을 가지고 있으며, 상기 기능은 하드웨어를 이용하여 구현될 수 있거나 또는 하드웨어가 대응하는 소프트웨어를 실행하여 구현될 수 있다. 상기 하드웨어 또는 소프트웨어는 전술한 기능에 대응하는 하나 이상의 모듈을 포함한다.

가능한 설계에서, 상기 단말 장치의 구조는 획득 유닛, 처리 유닛, 및 운영 유닛(operating unit)을 포함한다. 상기 유닛은 전술한 방법 예의 대응하는 기능을 실행할 수 있다. 세부사항에 대해서는, 상기 방법 예에서의 상세한 설명을 참조하라. 세부사항에 대해 반복적으로 설명하지 않는다.

가능한 또 다른 설계에서, 상기 단말 장치의 구조가 프로세서, 버스, 메모리, 및 디스플레이 패널을 포함한다. 상기 프로세서, 상기 메모리, 및 상기 디스플레이 패널은 상기 버스를 이용하여 연결된다. 상기 프로세서는 상기 메모리 내의 명령을 호출하여 전술한 방법 설계의 기능을 실행한다. 상기 디스플레이 패널은, 상기 프로세서가 각각의 Vsync 구간에서 상기 디바이스 디스플레이 절차를 실행한 후, 상기 프로세서가 상기 디바이스 디스플레이 절차를 실행한 후에 생성된 이미지를 표시하도록 구성된다.

본 발명의 실시예에서, 상기 M번째 Vsync 구간에서 상기 제1 절차를 실행하는 제1 처리 지속시간을 획득한 후에, 단말 장치의 디스플레이 시스템은 상기 제1 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정한다. 상기 제1 절차는 상기 애플리케이션 드로잉 절차이거나 또는 상기 서피스플링어 합성 절차이다. 상기 (M+1)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점은 상기 디바이스 디스플레이 절차의 시작 시점이고, 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제1 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다. 상기 (M+1)번째 Vsync 구간에서, 상기 디스플레이 시스템은 상기 디바이스 디스플레이 절차의 시작 시점에 상기 디바이스 디스플레이 절차를 실행하기 시작하고, 상기 제1 절차의 시작 시점에 상기 제1 절차를 실행하기 시작한다. 이런 방식으로, 상기 (M+1)번째 Vsync 구간에서, 상기 디스플레이 시스템은 상기 애플리케이션 드로잉 절차 또는 상기 서피스플링어 합성 절차를 실행하는 단계를 지연시키며, 따라서 단말 장치의 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고, 상기 단말 장치의 CPU 전력 소비가 감소된다.

도 1은 본 발명의 일 실시예에 따른 디스플레이 시스템의 아키텍처의 개략도이다.
도 2는 본 발명의 일 실시예에 따라 이미지의 하나의 프레임을 표시하는 것을 개략적으로 나타낸 흐름도이다.
도 3은 종래 기술에서의 이미지 표시를 개략적으로 나타낸 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 단말 장치의 개략적인 구조도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 방법의 흐름도이다.
도 6a는 본 발명의 일 실시예에 따른 디스플레이 예의 흐름도이다.
도 6b는 본 발명의 일 실시예에 따른 디스플레이 예의 흐름도이다.
도 7a는 본 발명의 일 실시예에 따른 디스플레이 예의 흐름도이다.
도 7b는 본 발명의 일 실시예에 따른 디스플레이 예의 흐름도이다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 예의 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 예의 흐름도이다.
도 10a는 본 발명의 일 실시예에 따른 디스플레이 예의 흐름도이다.
도 10b는 본 발명의 일 실시예에 따른 디스플레이 예의 흐름도이다.
도 11은 본 발명의 일 실시예에 따른, 프레임 손실이 발생하는 디스플레이 절차의 개략도이다.
도 12는 본 발명의 일 실시예에 따라 디스플레이 지연이 발생하는 디스플레이 절차를 나타낸 개략도이다.
도 13은 본 발명의 일 실시예에 따른 단말 장치의 CPU 주파수 에뮬레이션을 나타낸 도면이다.
도 14는 본 발명의 일 실시예에 따른 단말 장치의 개략적인 구조도이다.
도 15는 본 발명의 일 실시예에 따른 단말 장치의 개략적인 구조도이다.

이하, 본 발명의 목적, 기술적 해결책, 및 이점이 보다 명확하도록, 첨부 도면을 참조하여 본 발명에 대해 추가적으로 상세히 설명한다. 명백하게, 설명되는 실시예는 본 발명의 모든 실시예가 아니라 일부 실시예일 뿐이다. 당업자가 창조적 노력 없이 본 발명의 실시예에 기초하여 획득하는 다른 모든 실시예는 본 발명의 보호 범위에 속할 것이다.

본 발명의 실시예는, 단말 장치의 디스플레이 시스템이 Vsync 구간에서 3개의 절차를 병렬로 처리하기 때문에 단말 장치의 CPU 전력 소비가 비교적 높다는 종래 기술의 문제를 해결하기 위한 디스플레이 방법과 단말 장치를 제공한다. 디스플레이 방법 및 단말 장치는 동일한 발명 개념에 기초하고 있다. 디스플레이 방법 및 단말 장치의 문제 해결 원리가 유사하기 때문에, 단말 장치 및 디스플레이 방법의 구현을 위해, 단말 장치와 디스플레이 방법을 상호 참조하라. 설명을 반복하여 제공하지 않는다.

이하, 당업자의 이해가 용이하도록, 본 출원에서의 일부 용어에 대해 설명한다.

본 발명에서 사용되는 "단말 장치"는 내장형 디스플레이 시스템을 포함하고, 인간-기계 상호작용 기능(human-machine interaction function)을 구현할 수 있는 장치이다. 단말 장치는 컴퓨터, 휴대 전화, 태블릿 컴퓨터, 판매 시점(Point of Sales, POS), 차량 탑재 컴퓨터 등일 수 있다. 본 출원에서는 휴대 전화만을 예로 든다.

디스플레이 시스템은 단말 장치에 내장되어 있으며, 인터페이스 UI를 제공하고 인간-기계 상호작용을 구현하는 데 사용된다. 디스플레이 시스템은 이미지를 처리하고, 디스플레이 시스템의 디스플레이 패널에 이미지를 표시할 수 있다. 디스플레이 패널은 LCD 또는 OLED 등의 형태로 구성되어 있을 수 있다.

서피스(surface)는 많은 픽셀을 포함하며, 이미지를 형성하는 기본 단위이다. 하나의 이미지 프레임은 하나의 서비스일 수 있거나, 또는 복수의 서피스를 상하 방향으로 겹쳐서 형성될 수 있다. 서피스는 텍스트나 그래픽과 같은 요소를 포함하는 필름과 같으며, 시퀀스에 따라 서피스를 하나씩 겹쳐서 이미지의 최종 효과가 얻어진다.

프레임 속도는 일반적으로 1초 동안 표시된 이미지 프레임의 개수이다. 본 발명의 실시예에서, 프레임 레이트 = 1초/Vsync 구간 지속시간이다.

또한, 본 출원의 설명에 있어서, "제1"과 "제2"와 같은 단어가 구별하여 설명하기 위한 용도로 사용되며, 상대적 중요성의 표시나 암시라고 이해하거나 또는 순서의 표시나 암시로서 이해하지 말아야 한다.

본 발명의 실시예에서 제공되는 디스플레이 방법은 도 1에 도시된 디스플레이 시스템의 아키텍처에 적용 가능하다. 디스플레이 시스템의 아키텍처는 제어 모듈(101), 애플리케이션 드로잉 모듈(102), 서피스플링어 합성 모듈(surfaceflinger composition module)(103), 메모리(104), 디바이스 디스플레이 모듈(105), 디스플레이 패널(106), 및 클록 모듈(107)을 포함한다.

애플리케이션 드로잉 모듈(102), 서피스플링어 합성 모듈(103), 및 디바이스 디스플레이 모듈(105)이 이미지 데이터를 제어할 수 있도록, 제어 모듈(101)은 제어 신호를 디스플레이 시스템 내의 애플리케이션 드로잉 모듈(102), 서피스플링어 합성 모듈(103), 및 디바이스 디스플레이 모듈(105)에 송신하여 상기 모듈을 제어한다.

제어 모듈(101)로부터 제어 신호를 수신한 후 , 애플리케이션 드로잉 모듈(102)은 단말 장치에 의해 표시될 필요가 있는 복수의 애플리케이션(예를 들어, 도면에서 애플리케이션 1 내지 애플리케이션 n)의 표시될 서피스 데이터를 획득하고; 획득된 복수 개의 표시될 서피스 데이터에 따라 드로잉 처리를 수행하여 복수의 서피스를 생성하며; 복수의 생성된 서피스를 메모리(104)에 송신한다.

제어 모듈(101)로부터 제어 신호를 수신한 후, 서피스플링어 합성 모듈(103)은 메모리(104)로부터 복수의 서피스를 획득하고; 서피스 합성을 수행하여 이미지의 최종 프레임을 생성하며; 생성된 이미지를 메모리(104)에 송신한다. 서피스플링어 합성 모듈(103)은 서피스 합성 중에 하드웨어 컴포저(Hardware Compose, HWC) 과정을 더 포함한다.

메모리(104)는 일반적으로 버퍼이고, 어플리케이션 드로잉 모듈(102)에 의해 생성된 복수의 서피스와 서피스플링어 합성 모듈(103)에 의해 생성된 이미지를 저장하고 있다.

제어 모듈(101)로부터 제어 신호를 수신한 후, 장치 디스플레이 모듈(105)은 메모리(104) 내의 이미지를 획득하고, 이미지를 디스플레이 패널(106)에 푸시한다.

디스플레이 패널(106)은 장치 디스플레이 모듈(105)에 의해 송신된 이미지를 직접 표시하도록 구성된다.

클록 모듈(107)은 클록에 관한 통계를 수집하고, 지정된 지속시간(Vsync 구간)의 간격으로 클록 신호를 제어 모듈(101)에 송신하도록 구성되어 Vsync 구간을 트리거하고, 제어 신호를 생성하며, 제어 신호를 애플리케이션 드로잉 모듈(102), 서피스플링어 합성 모듈(103), 디바이스 디스플레이 모듈(105)에 동시에 송신하도록 제어 모듈(101)에 지시하고 또한 대응하는 절차를 실행하도록 각각의 모듈에 지시한다.

따라서, 종래에는, 도 2에 도시된 바와 같이, 도 1에 도시된 디스플레이 시스템을 이용하여 구현되는 이미지 디스플레이 절차가 다음의 절차를 포함한다.

애플리케이션 드로잉 절차에서는, 복수의 애플리케이션의 복수 개의 표시될 서피스 데이터가 획득되어 표시될 필요가 있고, 복수 개의 표시될 서피스 데이터에 대해 드로잉 처리가 수행되어 복수의 서피스를 생성하고;

서피스플링어 합성 절차에서는, 애플리케이션 드로잉 절차에서 생성된 복수의 서피스에 대해 서피스플링어 처리와 HWC 처리가 수행되어, 표시될 이미지의 하나의 프레임을 생성하며;

디바이스 디스플레이 절차에서는, 서피스플링어 합성 절차에서 생성된 표시될 이미지에 대해 디바이스 디스플레이 처리가 수행되고, 표시될 이미지는 디스플레이 패널에 푸시된다.

디스플레이 시스템 및 이미지 디스플레이 절차의 설명에 따르면, 디스플레이 시스템이 하나의 Vsync 구간에서 애플리케이션 드로잉 절차, 서피스플링어 합성 절차, 또는 디바이스 디스플레이 절차를 한 번 실행할 수 있다는 것을 알 수 있다. 하지만, 이미지의 하나의 프레임이 상기 3개의 절차를 처리하여 표시될 필요가 있다. 따라서, 이미지의 하나의 프레임을 표시하기 위해서는 3개의 Vsync 구간이 필요하다. 이미지 표시가 과도하게 느린 경우를 방지하기 위하여, 디스플레이 시스템은 각각의 Vsync 구간에서 3개의 절차, 즉 애플리케이션 드로잉 절차, 서피스플링어 합성 절차, 및 디바이스 디스플레이 절차를 병렬로 처리할 수 있다. 서피스플링어 합성 절차에서 합성될 필요가 있는 원본 데이터가 이전 Vsync 구간의 애플리케이션 드로잉 절차에서 획득된 드로잉 결과이고, 디바이스 디스플레이 절차에서 표시될 필요가 있는 데이터가 이전 Vsync 구간의 서피스플링어 합성 절차에서 획득된 합성 결과이다. 또한, 종래에는, 도 3에 도시된 바와 같이, 상기 3개의 절차는 하나의 Vsync 기간이 트리거되는 때 동시에 실행되기 시작한다.

3개의 절차는 m번째 Vsync 구간의 시작 시점에 동시에 시작된다. 이미지의 제1 프레임의 데이터가 디바이스 디스플레이 절차에서 처리된다. 처리가 완료된 경우, 디스플레이 패널은 이미지의 제1 프레임을 표시한다. 이미지의 제2 프레임의 데이터가 서피스플링어 합성 절차에서 처리된다. 이미지의 제3 프레임의 데이터가 애플리케이션 드로잉 절차에서 처리된다.

3개의 절차는 (m+1)번째 Vsync 구간의 시작 시점에 동시에 시작된다. 이미지의 제2 프레임의 데이터는 디바이스 디스플레이 절차에서 처리된다. 처리가 완료된 경우, 디스플레이 패널은 이미지의 제2 프레임을 표시한다. 이미지의 제3 프레임의 데이터는 서피스플링어 절차에서 처리된다. 이미지의 제4 프레임의 데이터가 애플리케이션 드로잉 절차에서 처리된다.

3개의 절차는 (m+2)번째 Vsync 구간의 시작 시점에 동시에 시작된다. 이미지의 제3 프레임의 데이터는 디바이스 디스플레이 절차에서 처리된다. 처리가 완료되는 경우, 디스플레이 패널은 이미지의 제3 프레임을 표시한다. 이미지의 제4 프레임의 데이터는 서피스플링어 절차에서 처리된다. 이미지의 제5 프레임의 데이터가 애플리케이션 드로잉 절차에서 처리된다.

3개의 절차는 (m+3)번째 Vsync 구간의 시작 시점에 동시에 시작된다. 이미지의 제4 프레임의 데이터는 디바이스 디스플레이 절차에서 처리된다. 처리가 완료된 경우, 디스플레이 패널은 이미지의 제4 프레임을 표시한다. 이미지의 제5 프레임의 데이터는 서피스플링어 절차에서 처리된다. 이미지의 제6 프레임의 데이터가 애플리케이션 드로잉 절차에서 처리된다.

디바이스 디스플레이 절차에서, 디스플레이 시스템은 단지 버퍼 내의 데이터를 읽고 데이터를 디스플레이 패널에 표시할 필요가 있다. 따라서, 디바이스 디스플레이 절차의 처리 지속시간이 각각의 Vsync 구간에서 비교적 일정하고, 보통 수 밀리초이다. 따라서, 디스플레이 패널이 일반적으로 이미지의 하나의 프레임을 표시하는 시구간은 일반적으로 Vsync 구간의 디바이스 디스플레이 절차의 끝에서 다음 Vsync 구간의 디바이스 디스플레이 절차의 끝까지이며, 총 지속시간은 Vsync 구간 지속시간과 거의 동일하다.

본 발명의 실시예에서의 디스플레이 방법은 디스플레이 시스템을 포함하고 Vsync 기술을 지원하는 다양한 단말 장치에 적용 가능하다. 예를 들어, 컴퓨터, 또는 휴대폰, 또는 POS 등의 화면이 이미지를 표시하는 경우, 본 발명의 실시예에서 제공되는 디스플레이 방법이 사용될 수 있다.

본 발명의 기술적 해결책울 이용함으로써, M번째 Vsync 구간에서 제1 절차를 실행하는 제1 처리 지속시간을 획득한 후, 단말 장치의 디스플레이 시스템은 제1 처리 지속시간에 따라 다음 Vsync 구간((M+1)번째 Vsync 구간)에서 제1 절차의 시작 시점을 결정한다. 제1 절차는 애플리케이션 드로잉 절차이거나 또는 서피스플링어 합성 절차이다. (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점 이후이고, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다. (M+1)번째 Vsync 구간에서, 디스플레이 시스템은 디바이스 디스플레이 절차의 시작 시점에 디바이스 디스플레이 절차를 실행하기 시작하고, 제1 절차의 시작 시점에 제1 절차를 실행하기 시작한다. 이런 방식으로, (M+1)번째 Vsync 구간에서, 디스플레이 시스템은 애플리케이션 드로잉 절차 또는 서피스플링어 합성 절차를 실행하는 단계를 지연시키며, 따라서 단말 장치의 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고 또한 단말 장치의 CPU 전력 소비가 감소된다.

본 발명의 실시예는 디스플레이 방법 및 단말 장치를 제공한다. 디스플레이 방법은 단말 장치에 적용 가능하며, 본 발명의 실시예에서 사용되는 단말 장치는 컴퓨터, 휴대폰, 태블릿 컴퓨터, 개인 정보 단말기(Personal Digital Assistant, PDA), 판매 시점 관리(Point of Sales, POS), 또는 차량용 컴퓨터와 같은 장치일 수 있다.

단말 장치가 휴대폰인 것을 예로 든다. 도 4는 본 발명의 일 실시예와 관련된 휴대폰(400)의 일부 구조를 나타낸 블록도이다. 도 4를 참조하면, 휴대폰(400)은 무선 주파수(Radio Frequency, RF) 회로(410), 전원(420), 프로세서(430), 메모리(440), 입력 유닛(450), 디스플레이 유닛(460), 센서(470), 오디오 주파수 회로(480), 및 와이파이(wireless fidelity, WiFi) 모듈(490)과 같은 구성 요소를 포함하고 있다. 도 4에 도시된 휴대폰의 구조가 휴대폰에 대해 어떠한 제한도 부과하지 않으며, 휴대폰은 도면에 도시된 것보다 많거나 적은 수의 구성 요소를를 포함할 수 있거나, 또는 일부 구성 요소를 결합할 수 있거나, 또는 서로 다른 구성 요소 배치를 가질 수도 있다는 것을 당업자라면 이해할 수 있을 것이다.

이하, 도 4를 참조하여 휴대폰(400)의 각각의 구성 요소에 대해 상세하게 설명한다.

RF 회로(410)는 정보를 송수신하거나, 또는 호출 과정에서 신호를 수신하도록 구성될 수 있다. 특히, 기지국의 하향링크 정보를 수신한 후, RF 회로(410)는 처리를 위해 하향링크 정보를 프로세서(430)에 송신하고, 또한 설계된 상향링크 데이터를 기지국에 송신한다. 일반적으로, RF 회로(410)는 안테나, 적어도 하나의 증폭기, 송수신기, 결합기, 저잡음 증폭기(Low Noise Amplifier, LNA), 및 듀플렉서를 포함하지만 이에 제한되지 않는다. 또한, RF 회로(410) 추가적으로, 무선 통신에 의하여 네트워크 및 다른 장치와 통신할 수 있다. 어떠한 통신 표준이나 프로토콜도 무선 통신에 사용될 수 있으며, 이동통신 글로벌 시스템(Global System of Mobile communication, GSM), 일반 패킷 무선서비스(General Packet Radio Service, GPRS), 코드분할 다중접속(Code Division Multiple Access, CDMA), 광대역 코드분할 다중접속(Wideband Code Division Multiple Access, WCDMA), 롱 텀 에볼루션(Long Term Evolution, LTE), 이메일, 및 단문 메시지 서비스(Short Messaging Service, SMS)를 포함하지만 이에 제한되지 않는다.

메모리(440)는 소프트웨어 프로그램 및 모듈을 저장하도록 구성될 수 있다. 메모리(440)에 저장된 소프트웨어 프로그램 및 모듈을 실행함으로써, 프로세서(430)는 휴대폰(400)의 다양한 기능 애플리케이션을 실행하고 또한 데이터 처리를 수행한다. 메모리(440)는 주로 프로그램 저장 영역과 데이터 저장 영역을 포함할 수 있다. 프로그램 저장 영역은 운영체체, 및 적어도 하나의 기능(사운드 재생 기능 또는 이미지 재생 기능 등)에 필요한 애플리케이션 프로그램을 저장할 수 있다. 데이터 저장 영역은 휴대폰(400)의 사용에 따라 생성된 데이터(오디오 데이터 또는 전화 번호부 등)를 저장할 수 있다. 또한, 메모리(440)는 고속 랜덤 액세스 메모리를 포함할 수 있고, 적어도 하나의 자기 디스크 저장 컴포넌트, 플래시 메모리 컴포넌트, 또는 다른 휘발성 솔리드 스테이트 저장 컴포넌트와 같은 비휘발성 메모리를 더 포함할 수 있다.

입력 유닛(450)는 입력된 숫자 정보나 문자 정보를 수신하고, 휴대폰(400)의 사용자 설정 및 기능 제어와 관련된 키 신호 입력을 생성한다. 구체적으로, 입력 유닛(450)은 터치 패널(451) 및 다른 입력 장치(452)를 포함할 수 있다. 터치 패널(451)은 터치 스크린이라고도 하며, 터치 조작(손가락 또는 스타일러스와 같은 어떤 적절한 물체나 액세서리를 이용하여 터치 패널(451) 또는 터치 패널(451) 부근에서 사용자에 의해 수행된 조작 등)을 수집하고, 사전 설정된 프로그램에 따라 대응하는 연결 장치를 구동할 수 있다. 선택적으로, 터치 패널(451)은 2개의 부분, 즉 터치 검출 장치와 터치 컨트롤러를 포함할 수 있다. 터치 검출 장치는 사용자의 터치 위치를 검출하고, 터치 조작에 의한 신호를 검출하며, 신호를 터치 컨트롤러에 전송한다. 터치 컨트롤러는 터치 검출 장치로부터 터치 정보를 수신하고, 터치 정보를 터치 포인트 좌표로 변환하며, 터치 포인트 좌표를 프로세서(430)에 송신하고, 프로세서(430)에 의해 송신된 명령을 수신하여 실행한다. 또한, 터치 패널(451)은 저항성 타입, 정전 용량 타입, 적외선 타입, 표면 탄성파 타입(surface acoustic wave type)과 같은 복수의 타입을 이용하여 구현될 수 있다. 입력 유닛(450)은 터치 패널(451) 외에 다른 입력 장치(452)를 더 포함할 수 있다. 구체적으로, 다른 입력 장치(452)는 물리적 키보드, 기능 키(볼륨 제어 키 또는 온/오프 키 등), 트랙볼, 마우스, 또는 조이스틱 중 하나 이상을 포함할 수 있지만 이에 한정되는 것은 아니다.

디스플레이 유닛(460)은 사용자에 의해 입력된 정보 또는 사용자에게 제공된 정보, 및 휴대폰(400)의 다양한 메뉴를 표시하도록 구성될 수 있다. 디스플레이 유닛(460)은 휴대폰(400)의 디스플레이 시스템이며, 디스플레이 시스템은 인터페이스 UI를 제공하고 인간-기계 상호작용을 구현하는 데 사용된다. 디스플레이 유닛(460)은 디스플레이 패널(461)을 포함할 수 있다. 선택적으로, 디스플레이 패널(461)은 LCD 또는 OLED 형태로 구성될 수 있다. 또한, 터치 패널(451)은 디스플레이 패널(461)을 덮고 있을 수 있다. 터치 패널(451) 상에서 또는 그 부근에서 터치 조작을 검출하는 경우, 터치 패널(451)은 프로세서(430)에 터치 조작을 전달하여 터치 이벤트의 타입을 결정하고, 그 다음에 프로세서(430)는 터치 이벤트의 타입에 따라 대응하는 시각적 출력을 디스플레이 패널(461)에 제공한다. 도 4의 터치 패널(451)과 디스플레이 패널(451)이 2개의 독립적인 구성 요소로서 사용되어 휴대폰(400)의 입력 및 입력 기능을 구현하지만, 일부 실시예에서는 터치 패널(451)과 디스플레이 패널(461)이 통합되어 휴대폰(400)의 입출력 기능을 구현할 수 있다.

휴대폰(400)은 적어도 하나의 센서(470), 예컨대 광 센서, 또는 움직임 센서(motion sensor), 또는 다른 센서를 더 포함할 수 있다. 구체적으로, 광 센서는 주변 광 센서(ambient light sensor) 및 근접 센서(proximity sensor)를 포함할 수 있다. 주변 광 센서는 주변 광의 밝기나 어두움에 따라 디스플레이 패널(461)의 휘도를 조절할 수 있다. 근접 센서는 휴대폰(400)이 사용자의 귀로 움직이는 경우 디스플레이 패널(461) 및/또는 백라이트를 끌 수 있다. 움직임 센서의 하나의 타입으로서, 가속도계 센서는 각 방향(일반적으로 3개의 축)의 가속도 값을 검출하고, 가속도 센서가 움직이지 않는 경우 중력의 값과 방향을 검출할 수 있으며, 휴대폰 자세(예를 들어, 풍경 모드와 인물 모드 사이의 전환, 관련 게임 및 자력계 자세 교정)를 인식하기 위한 애플리케이션, 및 진동 인식과 관련된 기능(계보기 또는 노크(knock) 등)에 사용될 수 있다. 휴대폰(400)에 배치될 수 있는 자이로스코프, 기압계, 습도계, 온도계 또는 적외선 센서와 같은 다른 센서의 세부 사항에 대해서는 설명하지 않는다.

오디오 주파수 회로(480), 스피커(481), 및 마이크로폰(482)은 사용자와 휴대폰(400) 간에 오디오 인터페이스를 제공할 수 있다. 오디오 주파수 회로(480)는 수신된 오디오 데이터를 전기 신호로 변환하고, 전기 신호를 스피커(481)에 전송하며, 스피커(481)는 전기 신호를 사운드 신호로 변환하여 출력한다. 또한, 마이크로폰(482)은 수집된 사운드 신호를 전기 신호로 변환하고, 오디오 주파수 회로(480)는 전기 신호를 수신하여 오디오 데이터로 변환한 후 오디오 데이터를 RF 회로(410)에 출력함으로써, 예를 들어 오디오 데이터를 다른 휴대폰에 전송하거나 또는 추가적인 처리를 위해 메모리(440)에 오디오 데이터를 출력할 수 있다.

WiFi는 단거리 무선 전송 기술이다. WiFi 모듈(490)을 이용함으로써, 휴대폰(400)은 사용자가 이메일을 송수신하고, 웹 페이지를 브라우징하며, 스트리밍 미디어에 액세스하는 것을 도울 수 있다. WiFi 모듈은 사용자에게 무선 광대역 인터넷 액세스를 제공한다. 와이파이 모듈(490)이 도 4에 도시되어 있지만, 와이파이 모듈(490)은 휴대폰(400)의 필수 구성요소가 아니며, 본 발명의 요지를 변경하지 않고 요구사항에 따라 전체적으로 생략될 수 있다.

프로세서(430)는 휴대폰(400)의 제어 중심이고, 다양한 인터페이스와 회선을 이용하여 전체 휴대폰의 모든 부분을 연결하며, 메모리(440)에 저장된 소프트웨어 프로그램 및/또는 모듈을 실행하거나 수행하고 또한 메모리(440)에 저장된 데이터를 호출하여 휴대폰(400)의 다양한 기능을 실행하고 데이터를 처리함으로써, 휴대폰에 기반하고 있는 복수의 서비스를 구현한다. 선택적으로, 프로세서(430)는 하나 이상의 처리 유닛을 포함할 수 있다. 바람직하게는, 애플리케이션 프로세서와 모뎀 프로세서가 프로세서(430)에 통합될 수 있다. 애플리케이션 프로세서는 주로 운영 시스템, 사용자 인터페이스, 또는 애플리케이션 프로그램 등을 처리하고; 모뎀 프로세서는 주로 무선 통신을 처리한다. 전술한 모뎀 프로세서가 프로세서(430)에 통합되지 않을 수 있다는 것을 이해할 수 있을 것이다.

휴대폰(400)은 각각의 컴포넌트에 전력을 공급하는 전원(420)(배터리 등)을 더 포함한다. 바람직하게는, 충전 및 방전 관리, 그리고 전력 소비 관리와 같은 기능이 전원 관리 시스템을 이용하여 구현될 수 있도록, 전원은 전원 관리 시스템을 이용하여 프로세서(430)에 논리적으로 연결될 수 있다.

휴대폰(400)은 도면에 도시되지 않았지만 카메라, 및 블루투스 모듈 등을 더 포함할 수 있다. 본 명세서에서는 세부사항에 대해 설명하지 않는다.

본 발명의 일 실시예는 디스플레이 방법을 제공한다. 디스플레이 방법은 단말 장치의 디스플레이 시스템에 적용된다. 디스플레이 시스템은 각각의 Vsync 구간에서 디바이스 디스플레이 절차, 애플리케이션 드로잉 절차, 및 서피스플링어 합성 절차를 실행하는 데 사용된다. 단말 장치는 도 4에 도시된 컴퓨터, 또는 태블릿 컴퓨터, 또는 휴대폰 등일 수 있다. 도 5를 참조하면, 디스플레이 방법의 구체적인 절차는 다음의 단계를 포함한다.

단계 501: 디스플레이 시스템은 제1 처리 지속시간을 획득한다. 여기서, 제1 처리 지속시간은 디스플레이 시스템이 M번째 Vsync 구간에서 제1 절차를 실행하는 지속시간이고, 제1 절차는 애플리케이션 드로잉 절차이거나 또는 서피스플링어 합성 절차이며, M은 1보다 크거나 같은 양의 정수이다.

통상적으로, 단말 장치의 디스플레이 시스템이 Vsync 기술을 이용하는 경우, 디스플레이 시스템은 각각의 Vsync 구간의 시작 시점에 애플리케이션 드로잉 절차, 서피스플링어 합성 절차, 및 디바이스 디스플레이 절차를 병렬로 처리할 필요가 있다. 일반적으로, 이미지 표시 히스테리시스(image display hysteresis)를 방지하기 위하여, Vsync 기간이 끝나기 전이나 끝나는 때 한 번의 Vsync 구간에서 각각의 절차가 완료되어야 한다. 상기 3가지 절차의 장치 디스플레이 절차에서, 디스플레이 시스템은 버퍼 내의 데이터를 판독하고, 데이터를 단말 장치의 디스플레이 패널에 표시할 필요가 있을 뿐이다. 따라서, 다른 두 절차와 비교하여, 장치 디스플레이 절차는 일반적으로 수 밀리 초의 비교적 짧은 처리 시간을 가지고 있으며, 다른 두 절차는 더 긴 시간이 걸린다.

단계 502: 디스플레이 시스템이 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정한다. 여기서, (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점 이후이고, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

(M+1)번째 Vsync 구간에서의 디바이스 디스플레이 절차의 시작 시점은 (M+1)번째 Vsync 구간의 시작 시점이다. 또한, 단계 502에서, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점이 디바이스 디스플레이 절차의 시작 시점 이후라고 설정하기 때문에, 즉 제1 절차의 시작 시점을 시프트하기 때문에, 제1 절차의 실행이 지연된다.

디스플레이 시스템은 (M+1)번째 Vsync 구간에서 제1 절차를 실행하는 것을 지연시킬 필요가 있다. (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정하는 경우, 디스플레이 시스템은 추가적으로, (M+1)번째 Vsync 구간이 끝나는 때 디스플레이 시스템이 제1 절차의 실행을 완료하지 않기 때문에 야기되는 이미지 표시 히스테리시스를 가능한 한 많이 방지할 필요가 있다. 따라서, (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정하는 경우, 디스플레이 시스템은 디스플레이 시스템이 현재 Vsync 구간에서 제1 절차를 실행하는 처리 지속시간을 추정할 필요가 있다. 일반적으로, 이미지의 2개의 인접한 프레임이 비교적 유사하고, 2개의 인접한 Vsync 구간 각각의 애플리케이션 드로잉 절차에서 디스플레이 시스템에 의해 처리된 데이터가 이미지의 2개의 인접한 프레임의 데이터에 속한다. 유사하게, 2개의 인접한 Vsync 구간 각각의 서피스플링어 합성 절차에서 디스플레이 시스템에 의해 처리된 데이터가 이미지의 2개의 인접한 프레임의 데이터에 속하고, 2개의 인접한 Vsync 구간 각각의 디바이스 디스플레이 절차에서 처리된 데이터도 이미지의 2개의 인접한 프레임의 데이터에 속한다. 따라서, 디스플레이 시스템이 M번째 Vsync 구간에서 애플리케이션 드로잉 절차, 서피스플링어 합성 절차, 및 디바이스 디스플레이 절차 각각을 실행하는 처리 지속시간은, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 대응하는 절차를 실행하는 처리 지속시간과 유사하다.

전술한 결론에 기초하여, 본 발명의 본 실시예에서는, M번째 Vsync 구간에서의 제1 절차의 제1 처리 지속시간이 디스플레이 시스템에 의해 추정된 처리 지속시간으로서 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제1 절차를 실행하는 처리 지속시간으로 사용된다.

(M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합은 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같고, 제1 절차의 시작 시점은 디스플레이 시스템에 의해 결정됨으로써, (M+1)번째 Vsync 구간이 끝나는 때, 디스플레이 시스템이 예측대로 제1 절차의 실행을 완료할 수 있고, 이미지 표시 히스테리시스가 방지되는 것이 보장된다.

단계 502를 이용하여, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점을 시프트하여 제1 절차를 실행하는 것을 지연시킴으로써, 단말 장치의 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고, 단말 장치의 CPU 전력 소비가 감소된다. 예를 들어, 도 6a는 제1 절차가 서피스플링어 합성 절차인 경우의 표시 예를 나타낸 도면이다. 도면에 도시된 바와 같이, 디스플레이 시스템은 서피스플링어 합성 절차의 시작 시점이 (M+1)번째 Vsync 구간의 디바이스 디스플레이 시점 이후라고 설정하고, 디스플레이 시스템은 서피스플링어 합성 절차를 실행하는 것을 지연시킴으로써, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고, 단말 장치의 CPU 전력 소비가 감소된다. 유사하게, 도 6b에 도시된 바와 같이, 제1 절차가 애플리케이션 드로잉 절차인 경우, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 더 짧은 시간 동안 3개의 절차를 병렬로 처리하는 데 필요한 시간도 단축될 수 있고, 단말 장치의 CPU 전력 소비도 감소될 수 있다.

선택적으로, 디스플레이 시스템이 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정하는 단계는,

디스플레이 시스템이 제2 처리 지속시간을 획득하는 단계 - 제2 처리 지속시간은 디스플레이 시스템이 M번째 Vsync 구간에서 디바이스 디스플레이 절차를 실행하는 지속시간임 -; 및

디스플레이 시스템이 제1 처리 지속시간과 제2 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점을 결정하는 단계를 포함한다. 여기서, 제1 절차의 시작 시점은 제1 시점이거나 또는 제1 시점 이후이고, 제1 시점은 디바이스 디스플레이 절차의 시작 시점보다 제2 처리 지속시간만큼 늦은 시점이며, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

이미지 표시 히스테리시스를 방지하기 위해, (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점이 제1 시점이거나 또는 제1 시점 이후라고 설정한 후에, 디스플레이 시스템은 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합과 (M+1)번째 Vsync 구간의 지속시간 사이의 관계를 결정할 필요가 있다. 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정하는 경우, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점이 제1 시점이거나 또는 제1 시점 이후라고 설정할 수 있다.

전술한 방법을 사용함으로써, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점이 제1 시점이라고 설정하거나 또는 제1 시점 이후라고 설정한다. 즉, 디스플레이 시스템은, (M+1)번째 Vsync 구간에서 디바이스 디스플레이 절차의 실행을 완료하는 때 또는 완료한 후에 제1 절차를 실행하기 시작한다. 이런 방식으로, 디스플레이 시스템이 디바이스 디스플레이 절차와 제1 절차를 직렬로 실행하고 또한 디스플레이 시스템이 하나의 Vsync 구간에서 3개의 절차들 병렬로 처리하지 않는 것이 보장될 수 있으며, 따라서 단말 장치의 CPU 전력 소비가 추가적으로 감소된다.

도 7a는 제1 절차가 서피스플링어 합성 절차인 경우의 표시 예를 나타낸 도면이다. 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 서피스플링어 합성 절차를 실행하는 시작 시점이 디스플레이 시스템이 디바이스 디스플레이 절차의 실행을 완료하는, 즉 디스플레이 시스템이 디바이스 디스플레이 절차와 서피스플링어 합성 절차를 직렬로 실행하는 시점 이후이며, 따라서 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하지 않고 또한 단말 장치의 CPU 전력 소비가 감소되는 것이 보장될 수 있다.

도 7b는 제1 절차가 애플리케이션 드로잉 절차인 경우의 표시 예를 나타낸 도면이다. 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 애플리케이션 드로잉 절차를 실행하는 시작 시점이 디스플레이 시스템이 디바이스 디스플레이 절차의 실행을 완료하는, 즉 디스플레이 시스템이 디바이스 디스플레이 절차와 애플리케이션 드로잉 절차를 직렬로 실행하는 시점 이후이며, 따라서 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하지 않고 또한 단말 장치의 CPU 전력 소비가 감소되는 것이 보장된다.

전술한 설명으로부터 알 수 있는 것은, (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점을 결정하는 경우, 디스플레이 시스템은 M번째 Vsync 구간에서 제1 절차를 실행하는 제1 처리 지속시간을 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제1 절차를 실제로 실행하는 처리 지속시간이라고 추정한다는 것이다. 하지만, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제1 절차를 실제로 실행하는 경우에 필요한 처리 지속시간과 제1 처리 지속시간 사이에 오차가 있을 수 있기 때문에, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제1 절차를 실제로 실행하는 경우에 필요한 처리 지속시간이 제1 처리 지속시간보다 크고, (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간 사이의 합은 (M+1)번째 Vsync 구간의 지속시간과 같으면, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서 제1 절차의 실행을 완료할 수 없다. 따라서, 이미지 표시 히스테리시스가 디스플레이 시스템에 발생한다.

따라서, 선택적으로, 전술한 이유로 인한 이미지 표시 히스테리시스의 확률을 낮추기 위하여, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합은 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제1 지속시간 간의 차이보다 작거나 같다. 여기서, 제1 절차의 시작 시점은 디스플레이 시스템에 의해 결정된다. 이런 방식으로, 심지어 (M+1)번째 Vsync 구간에서 제1 절차를 실행하는 데 필요한 처리 지속시간이 제1 처리 지속시간보다 큰 경우에도, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제1 절차를 실제로 실행하는 경우에 필요한 처리 지속시간에서 제1 처리 지속시간을 차감하여 얻어진 지속시간 차이가 사전 설정된 제1 지속시간보다 작으면, 디스플레이 시스템은 (M+1)번째 Vsync 구간이 끝나기 전에 여전히 제1 절차의 실행을 완료할 수 있으며, 따라서 디스플레이 시스템에서의 이미지 표시 히스테리시스의 확률이 낮아진다.

단계 503: (M+1)번째 Vsync 구간에서, 디스플레이 시스템이 디바이스 디스플레이 절차의 시작 시점에 디스플레이 절차를 실행하기 시작하고, 디스플레이 시스템이 제1 절차의 시작 시점에 제1 절차를 실행하기 시작한다.

(M+1)번째 Vsync 구간에서의 디바이스 디스플레이 절차의 시작 시점은 (M+1)번째 Vsync 구간의 시작 시점이다. 따라서, 디스플레이 시스템은 (M+1)번째 Vsync 구간의 시작 시점에 디바이스 디스플레이 절차를 실행하기 시작한다.

선택적으로, (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점도 (M+1)번째 Vsync 구간의 시작 시점일 수 있다. 제2 절차는 애플리케이션 드로잉 절차와 서피스플링어 합성 절차 중 제1 절차가 아닌 나머지 절차이다. 즉, 디스플레이 시스템은 (M+1)번째 Vsync 구간의 시작 시점에 제2 절차와 디바이스 디스플레이 절차를 동시에 실행하기 시작한다. 디스플레이 시스템이 애플리케이션 드로잉 절차와 서피스플링어 합성 절차를 실행하면 단말 장치의 CPU 전력 소비가 상대적으로 높아진다. 하지만, 전술한 2개의 절차와 비교하여, 디스플레이 시스템이 디바이스 디스플레이 절차를 실행하는 경우, 전력 소비가 비교적 낮다. 따라서, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서 제1 절차를 실행하는 것을 지연시키고, (M+1)번째 Vsync 구간의 시작 시점에 제2 절차와 디바이스 디스플레이 절차를 동시에 실행하기 시작한다. 이런 방식으로, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축될 뿐만 아니라 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제1 절차와 제2 절차를 병렬로 처리하는 데 필요한 시간도 줄어들 수 있으며, 따라서 단말 장치의 CPU 전력 소비가 추가적으로 감소된다.

선택적으로, 디스플레이 시스템은 제2 절차를 실행하는 것을 지연시킬 수도 있다. 구체적으로, 디스플레이 방법은,

디스플레이 시스템이 제3 처리 지속시간을 획득하는 단계 - 제3 처리 지속시간은 디스플레이 시스템이 M번째 Vsync 구간에서 제2 절차를 실행하는 처리 지속시간이고, 제2 절차는 애플리케이션 드로잉 절차와 서피스플링어 합성 절차 중 제1 절차가 아닌 나머지 절차임 -;

디스플레이 시스템이 제3 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하는 단계 - (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점 이후이고, 제3 처리 지속시간과 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -; 및

디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점에 제2 절차를 실행하기 시작하는 단계를 더 포함한다.

디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하는 과정 및 원리는, 단계 502에서 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점을 결정하는 과정 및 원리와 동일하다. 여기서는 세부사항에 대해 다시 설명하지 않는다.

(M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하는 경우, 디스플레이 시스템도 M번째 Vsync 구간에서의 제2 절차의 제3 처리 지속시간을 디스플레이 시스템에 의해 추정된 처리 지속시간으로서 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제2 절차를 실행하는 처리 지속시간으로 사용한다.

전술한 방법을 사용하여, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 시프트함으로써, 제2 절차의 실행도 지연되고, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간도 단축될 수 있으며, 단말 장치의 CPU 전력 소비도 감소될 수 있다. 도 8에 도시된 표시 예의 그림에서, 제1 절차는 서피스플링어 합성 절차이고, 제2 절차는 애플리케이션 드로잉 절차이다. 도면에 도시된 바와 같이, 디스플레이 시스템은 제1 절차의 시작 시점과 제2 절차의 시작 시점을 시프트함으로써, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고 또한 단말 장치의 CPU 전력 소비가 감소된다.

선택적으로, 도 8에 도시된 바와 같이, (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점은 서로 다르다. 여기서, 제1 절차의 시작 시점과 제2 절차의 시작 시점은 디스플레이 시스템에 의해 결정된다. 이런 방식으로, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축될 수 있을 뿐만 아니라 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제1 절차와 제2 절차를 병렬로 처리하는 데 필요한 시간도 단축될 수 있으며, 따라서 단말 장치의 CPU 전력 소비가 추가적으로 감소된다.

선택적으로, 디스플레이 시스템이 제3 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하는 단계는,

디스플레이 시스템이 제2 처리 지속시간과 제3 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하는 단계를 포함한다. 여기서, 제2 절차의 시작 시점은 제2 시점이거나 또는 제2 시점 이후이고, 제2 시점은 디바이스 디스플레이 절차의 시작 시점보다 제2 처리 지속시간만큼 늦은 시점이며, 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제3 처리 지속시간의 합은 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

이미지 표시 히스테리시스를 방지하기 위해, (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점이 제2 시점이거나 또는 제2 시점 이후라고 설정하기 전에, 디스플레이 시스템은 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제3 처리 지속시간의 합과 (M+1)번째 Vsync 구간의 지속시간 사이의 관계를 결정할 필요가 있다. 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제3 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정하는 경우, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점이 제2 시점이거나 또는 제2 시점 이후라고 설정할 수 있다.

전술한 방법을 사용함으로써, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점이 제2 시점이거나 또는 제2 시점 이후라는 것을 설정한다. 즉, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서 디바이스 디스플레이 절차의 실행을 완료하는 때 또는 완료한 후에 제2 절차를 실행하기 시작한다. 이런 방식으로, 디스플레이 시스템이 디바이스 디스플레이 절차와 제2 절차를 직렬로 실행하는 것 그리고 디스플레이 시스템이 하나의 Vsync 구간에서 3개의 절차를 병렬로 처리하지 않는 것이 보장될 수 있으며, 따라서 단말 장치의 CPU 전력 소비가 추가적으로 감소된다.

도 9에 도시된 표시 예의 그림에서, 제1 절차는 서피스플링어 합성 절차이고, 제2 절차는 애플리케이션 드로잉 절차이다. (M+1)번째 Vsync 구간에서, 디스플레이 시스템이 애플리케이션 드로잉 절차를 실행하는 시점과 디스플레이 시스템이 서피스플링어 합성 절차를 실행하는 시점은 디스플레이 시스템이 디바이스 디스플레이 절차의 실행을 완료하는 시점 이후이다. 따라서, 디스플레이 시스템은, 현재 Vsync 구간에서 디바이스 디스플레이 절차의 실행을 완료한 후 시구간에서 제1 절차와 제2 절차를 병렬로 처리할 수 있다. 디스플레이 시스템이 3개의 절차를 병렬로 실행하는 기존의 해결책에 비해, 단말 장치의 CPU 전력 소비가 감소된다.

이미지 표시 히스테리시스의 확률을 낮추기 위하여, 선택적으로, 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제3 처리 지속시간의 합은 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제2 지속시간 간의 차이보다 작거나 같다. 여기서, 제2 절차의 시작 시점은 디스플레이 시스템에 의해 결정된다. 이런 방식으로, 심지어 (M+1)번째 Vsync 구간에서 제2 절차를 실행하는 데 필요한 처리 지속시간이 제3 처리 지속시간보다 큰 경우에도, 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 제2 절차를 실제로 실행하는 경우에 필요한 처리 지속시간에서 제3 처리 지속시간을 차감하여 얻어진 지속시간 차이가 제2 사전 설정된 지속시간보다 작으면, 디스플레이 시스템은 (M+1)번째 Vsync 구간이 끝나기 전에 여전히 제2 절차의 실행을 완료할 수 있으며, 따라서 디스플레이 시스템에서의 이미지 표시 히스테리시스의 확률이 낮아진다.

선택적으로, 제2 사전 설정된 지속시간과 전술한 제1 사전 설정된 지속시간은 동일할 수 있거나 또는 서로 다를 수 있다. 본 발명의 실시예는 이에 대해 한정하지 않는다.

선택적으로, 디스플레이 시스템이 제1 처리 지속시간과 제2 처리 지속시간과 제3 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정하는 경우, 제1 절차의 시작 시점과 제2 절차의 시작 시점 사이의 지속시간이 제1 처리 지속시간 또는 제3 처리 지속시간보다 크거나 같다.

제1 절차의 시작 시점과 제2 절차의 시작 시점 사이의 지속시간이 제1 처리 지속시간보다 크거나 같은 경우, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서 디바이스 디스플레이 절차, 제1 절차, 및 제2 절차를 순차적으로 실행한다. 제1 절차가 서피스플링어 합성 절차이고, 제2 절차가 애플리케이션 드로잉 절차이면, 디스플레이 절차가 도 10a에 도시되어 있다. 제1 절차가 애플리케이션 드로잉 절차이고, 제2 절차가 서피스플링어 합성 절차이면, 디스플레이 절차가 도 10b에 도시되어 있다.

제1 절차의 시작 시점과 제2 절차의 시작 시점 사이의 지속시간이 제3 처리 지속시간보다 크거나 같으면, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서 디바이스 디스플레이 절차, 제2 절차, 및 제1 절차를 순차적으로 실행한다. 제1 절차가 서피스플링어 합성 절차이고, 제2 절차가 애플리케이션 드로잉 절차이면, 디스플레이 절차가 도 10b에 도시되어 있다. 제1 절차가 애플리케이션 드로잉 절차이고, 제2 절차가 서피스플링어 합성 절차이면, 디스플레이 절차가 도 10a에 도시되어 있다.

상기 디스플레이 방법을 이용함으로써, 제1 처리 지속시간, 제2 처리 지속시간, 및 제3 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정하는 경우, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점 사이의 지속시간이 제1 처리 지속시간 또는 제3 처리 지속시간보다 크거나 같다고 설정한다. 이런 방식으로, 도 10a 및 도 10b에 도시된 바와 같이, 디스플레이 시스템은 (M+1)번째 Vsync 구간에서 3개의 절차를 직렬로 실행함으로써, 단말 장치의 CPU 전력 소비가 최대로 감소된다.

선택적으로, 이미지 히스테리시스를 방지하기 위해, 디스플레이 시스템은 사전 설정된 제3 지속시간을 설정할 수 있다. 제1 처리 지속시간, 제2 처리 지속시간, 및 제3 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제3 지속시간 사이의 차이보다 작거나 같다고 결정하는 경우, 디스플레이 시스템은 추가적으로, (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점 사이의 지속시간이 제1 처리 지속시간 또는 제3 처리 지속시간보다 크거나 같다고 설정한다.

선택적으로, 디스플레이 시스템은 각각의 Vsync 구간에서 제1 절차의 시작 시점을 시프트함으로써, 디스플레이 시스템이 각각의 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간을 단축하고 또한 전체 표시 과정에서 단말 장치의 CPU 전력 소비를 감소시킬 수 있다. 유사하게, 추가적으로, 디스플레이 시스템은 각각의 Vsync 구간에서 제2 절차의 시작 시점을 시프트함으로써, 디스플레이 시스템이 각각의 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간을 단축하고 또한 전체 표시 과정에서 단말 장치의 CPU 전력 소비를 감소시킬 수도 있다. 또한, 디스플레이 시스템은 각각의 Vsync 구간에서의 제1 절차의 시작 시점과 각각의 Vsync 구간에서의 제2 절차의 시작 시점이 서로 다른 시점이라고 설정함으로써, 디스플레이 시스템이 각각의 Vsync 구간에서 제1 절차와 제2 절차를 병렬로 처리하는 데 필요한 시간을 단축하고, 단말 장치의 CPU 전력 소비를 추가로 감소시킨다. 또한, 디스플레이 시스템이 각각의 Vsync 구간에서의 제1 절차의 시작 시점과 각각의 Vsync 구간에서의 제2 절차의 시작 시점 사이의 지속시간이 제1 처리 지속시간 또는 제3 처리 지속시간보다 크거나 같다고 설정하면, 디스플레이 시스템은 각각의 Vsync 구간에서의 3개의 절차를 순차적으로 실행할 수 있으며, 따라서 전체 표시 과정에서의 단말 장치의 CPU 전력 소비가 최대로 감소될 수 있다.

디스플레이 시스템이 각각의 Vsync 구간에서 제1 절차의 시작 시점을 시프트할 수 있으면, 표시 지연 또는 프레임 손실이 발생할 수 있다. 현재 Vsync 구간의 서피스플링어 합성 절차에서 디스플레이 시스템에 의해 합성될 필요가 있는 데이터가 이전 Vsync 구간의 애플리케이션 드로잉 절차에서 획득된 드로잉 결과이고, 디바이스 디스플레이 절차에서 표시될 필요가 있는 데이터가 이전 Vsync 구간의 서피스플링어 합성 절차에서 획득된 합성 결과이다. 디스플레이 시스템이 각각의 Vsync 구간에서 서피스플링어 합성 절차의 시작 시점을 시프트하는 경우, 서피스플링어 합성 절차에서의 합성이 Vsync 구간에서 과도하게 느리고, Vsync 구간이 끝나는 경우 서피스플링어 합성 절차가 완료되지 않으며, 애플리케이션 드로잉 절차가 정상적으로 실행되거나 또는 더 빠르게 실행되면, 현재 구간의 서피스플링어 합성 절차에서의 합성 결과가 다음 Vsync 구간의 디바이스 디스플레이 절차에서 표시될 수 없다. 따라서, 디스플레이 지연과 프레임 손실이 발생한다.

예를 들어, 도 11에 도시된 디스플레이 시스템의 디스플레이 절차에서 프레임 손실이 발생한다.

디스플레이 시스템은 이전 Vsync 구간의 서피스플링어 절차의 처리 지속시간에 따라, m번째 Vsync 구간의 서피스플링어 합성 절차의 시작 시점을 시프트한다. 도면에 도시된 바와 같이, 제1 프레임의 데이터가 Vsync 구간의 디바이스 디스플레이 절차에서 처리되고, 처리가 완료되는 때 디스플레이 패널은 이미지의 제1 프레임을 표시한다. 제2 프레임의 데이터가 서피스플링어 합성 절차에서 처리된다. 제3 프레임의 데이터가 애플리케이션 드로잉 절차에서 처리된다.

디스플레이 시스템은 m번째 Vsync 구간의 서피스플링어 절차의 처리 지속시간에 따라, 여전히 (m+1)번째 Vsync 구간의 서피스플링어 합성 절차의 시작 시점을 시프트한다. 도면에 도시된 바와 같이, 제2 프레임의 데이터는 Vsync 구간의 디바이스 디스플레이 절차에서 처리되고, 처리가 완료되는 때 디스플레이 패널은 이미지의 제2 프레임을 표시한다. 제3 프레임의 데이터는 서피스플링어 합성 절차에서 처리된다. 제4 프레임의 데이터가 애플리케이션 드로잉에서 처리된다. 서피스플링어 합성 절차가 비교적 긴 처리 시구간을 가지고 있으므로, (m+1)번째 Vsync 구간이 끝나는 경우 서피스플링어 합성 절차의 처리가 완료되지 않는다.

디스플레이 시스템은 (m+1)번째 Vsync 구간에서의 서피스플링어 절차의 처리 지속시간에 따라 (m+2)번째 Vsync 구간에서의 서피스플링어 합성 절차의 시작 시점을 계속 시프트한다. 도면에 도시된 바와 같이, (m+1)번째 Vsync 구간에서 시작된 서피스플링어 합성 절차가 디바이스 디스플레이 절차를 실행하는 시작 시점에 완료되지 않기 때문에 제3 프레임은 표시될 수 없다. 따라서, 디스플레이 패널은 여전히 이미지의 제2 프레임을 표시한다. (m+1)번째 Vsync 구간에서 시작된 서피스플링어 합성 절차의 실행이 완료된 후, 현재 Vsync 구간의 서피스플링어 합성 절차가 시작된다. 제4 프레임의 데이터는 서피스플링어 합성 절차에서 처리된다. 제5 프레임의 데이터가 애플리케이션 드로잉에서 처리된다.

디스플레이 시스템은 (m+2)번째 Vsync 구간의 서피스플링어 절차의 처리 지속시간에 따라 (m+3)번째 Vsync 구간의 서피스플링어 합성 절차의 시작 시점을 계속 시프트한다. 도면에 도시된 바와 같이, 제4 프레임의 데이터는 Vsync 구간의 디바이스 디스플레이 절차에서 처리되고, 처리가 완료된 경우 디스플레이 패널은 이미지의 제4 프레임을 표시한다. 제5 프레임의 데이터는 서피스플링어 합성 절차에서 처리된다. 제6 프레임의 데이터가 애플리케이션 드로잉에서 처리된다.

도면에 도시된 바와 같이, 전술한 절차의 설명에 따르면, 디스플레이 패널은 2개의 Vsync 구간에서 이미지의 제2 프레임를 계속 표시하고, 그 후에 제4 프레임을 직접 표시하며, 제3 프레임을 표시하지 않는다. 따라서, 프레임 손실이 발생한다.

다른 예를 들면, 디스플레이 지연은 도 12에 도시된 디스플레이 시스템의 디스플레이 절차에서 발생한다.

디스플레이 시스템은 이전 Vsync 구간의 서피스플링어 절차의 처리 지속시간에 따라, m번째 Vsync 구간의 서피스플링어 합성 절차의 시작 시점을 시프트한다. 도면에 도시된 바와 같이, 제1 프레임의 데이터가 Vsync 구간의 디바이스 디스플레이 절차에서 표시되고, 처리가 완료된 경우 디스플레이 패널은 이미지의 제1 프레임을 표시한다. 제2 프레임의 데이터가 서피스플링어 합성 절차에서 처리된다. 제3 프레임의 데이터가 애플리케이션 드로잉 절차에서 처리된다.

디스플레이 시스템은 m번째 Vsync 구간의 서피스플링어 절차의 처리 지속시간에 따라, 여전히 (m+1)번째 Vsync 구간의 서피스플링어 합성 절차의 시작 시점을 시프트한다. 도면에 도시된 바와 같이, 제2 프레임의 데이터는 Vsync 구간에서의 디바이스 디스플레이 절차에서 표시되고, 처리가 완료된 경우 디스플레이 패널은 이미지의 제2 프레임을 표시한다. 제3 프레임의 데이터는 서피스플링어 합성 절차에서 처리된다. 어떠한 이미지도 그 후에 갱신되지 않았기 때문에 어떠한 데이터도 애플리케이션 드로잉 처리에서 처리되지 않는다. 서피스플링어 합성 절차가 비교적 긴 처리 시구간을 가지고 있기 때문에, (m+1)번째 Vsync 구간이 끝나는 경우 서피스플링어 합성 절차의 처리가 완료되지 않는다.

디스플레이 시스템은 (m+1)번째 Vsync 구간의 서피스플링어 절차의 처리 지속시간에 따라 (m+2)번째 Vsync 구간의 서피스플링어 합성 절차의 시작 시점을 계속 시프트한다. 도면에 도시된 바와 같이, (m+1)번째 Vsync 구간에서 시작된 서피스플링어 합성 절차가 디바이스 디스플레이 절차를 실행하는 시작 시점에 완료되지 않기 때문에 제3 프레임이 표시될 수 없다. 따라서, 디스플레이 패널은 여전히 이미지의 제2 프레임을 표시한다. (m+1)번째 Vsync 구간에서 시작된 서피스플링어 합성 절차의 실행이 완료된 후, 현재 Vsync 구간의 서피스플링어 합성 절차가 시작된다. 하지만, (m+1)번째 Vsync 구간에서의 애플리케이션 드로잉 절차에서 어떠한 데이터도 처리되지 않았으므로, 현재 Vsync 구간의 서피스플링어 합성 절차에서 어떠한 데이터도 처리되지 않는다. 현재 Vsync 구간의 애플리케이션 드로잉 절차에서 어떠한 데이터도 처리되지 않는다.

(m+3)번째 Vsync 구간에서, (m+1)번째 Vsync 구간의 서피스플링어 합성 절차의 실행이 완료되어 있고 또한 (m+2)번째 Vsync 구간의 서피스플링어 합성 절차에서 어떠한 데이터도 처리되지 않기 때문에, (m+1)번째 Vsync 구간의 서피스플링어 합성 절차에서 생성된 데이터가 덮어 쓰여지지 않는다. 현재 Vsync 구간에서, 제3 프레임의 데이터는 디바이스 디스플레이 절차에서 처리되고, 처리가 완료된 경우 디스플레이 패널은 이미지의 제3 프레임을 표시한다.

도면에 도시된 바와 같이, 전술한 절차의 설명에 따르면, 디스플레이 패널은 2개의 Vsync 구간에서 이미지의 제2 프레임을 계속 표시한 후에 이미지의 제3 프레임을 표시한다. 따라서, 이미지의 제3 프레임에는 디스플레이 지연이 발생한다.

디스플레이 시스템이 각각의 Vsync 구간에서 서피스플링어 합성 절차의 시작 시점을 시프트하면, Vsync 구간에서 서피스플링어 합성 절차를 실행하는 시구간이 이전 Vsync 구간의 서피스플링어 합성 절차의 시구간보다 길 수 있으며, 디스플레이 지연의 확률 및 프레임 손실이 상대적으로 높다. 전술한 디스플레이 지연과 프레임 손실을 가능한 한 많이 방지하기 위해, 연속적인 지정된 Vsync 구간에서 서피스플링어 합성 절차의 시작 시점을 시프트한 후, 디스플레이 시스템은 지정된 Vsync 구간 이후의 Vsync 구간의 서피스플링어 합성 절차의 시작 시점을 Vsync 구간의 시작 시점으로 설정함으로써, Vsync 구간에서의 서피스플링어 합성 절차의 시작 시점이 시프트되지 않는다.

유사하게, 지정된 연속적인 Vsync 구간에서의 애플리케이션 드로잉 절차의 시작 시점을 시프트한 후에, 디스플레이 시스템은 지정된 Vsync 구간 이후의 Vsync 구간에서의 애플리케이션 드로잉 절차의 시작 시점을 Vsync 구간의 시작 시점으로 설정함으로T써, Vsync 구간에서의 서피스플링어 합성 절차의 시작 시점이 시프트되지 않는다.

전술한 바에 기초하여, 디스플레이 시스템은 (M+P)번째 Vsync 구간에서의 제1 절차의 시작 시점을 (M+P)번째 Vsync 구간의 시작 시점으로 설정하고, P는 사전 설정된 정수로서 1보다 큰 양의 정수이다.

디스플레이 시스템은 (M+Q)번째 Vsync 구간에서의 제2 절차의 시작 시점을 (M+Q)번째 Vsync 구간의 시작 시점으로 설정하고, Q는 사전 설정된 정수로서 1보다 큰 양의 정수이다.

P와 Q는 10 또는 20과 같은 동일한 값일 수 있거나, 또는 서로 다른 값일 수 있다. 본 발명은 이에 대해 한정하지 않는다.

단말 장치의 CPU 주파수가 CPU 동작 성능과 전력 소비를 직접 반영할 수 있다. 따라서, 본 발명의 본 실시예에서, CPU 주파수를 에뮬레이션함으로써, 각각의 Vsync 구간의 애플리케이션 드로잉 절차 또는 서피스플링어 합성 절차 중 적어도 하나에 대해 대응하는 오프셋이 설정된 후에 CPU 전력 소비와 작업 성능이 감소될 수 있는지 여부가 결정된다.

도 13을 참조하면, 프로그램(Process0)을 실행하는 경우, 단말 장치의 디스플레이 시스템은 종래의 Vsync 기술을 이용하여 각각의 Vsync 구간의 시작 시점에 애플리케이션 드로잉 절차, 서피스플링어 합성 절차, 및 디바이스 디스플레이 절차를 병렬로 처리하기 시작한다. 이때, 디스플레이 시스템이 프로그램(Process0)을 실행하는 과정에서, 각각의 시점의 CPU 주파수가 도면의 좌측의 에뮬레이션 결과 1에 cpufreq로 표시되어 있다.

동일한 프로그램(Process0)을 실행하지만 각각의 Vsync 구간에서 서피스플링어 합성 절차의 시작 시점을 시프트하는 경우, 단말 장치의 디스플레이 시스템은 절차를 실행하는 것을 지연시키지만 각각의 Vsync 구간의 시작 시점에 다른 2개의 절차를 실행하기 시작한다. 이때, 디스플레이 시스템이 프로그램(Process0)을 실행하는 과정에서, 각각의 순간의 CPU 주파수가 도면의 우측의 에뮬레이션 결과 2에 cpufreq로 표시된다.

단말 장치의 CPU 부하에 대한 통계가 앞의 2가지 에뮬레이션 결과에 따라 수집되며 표 1에 도시되어 있다.

(표 1) 단말 장치의 CPU 부하에 관한 통계

표 1로부터 알 수 있는 것은, 단말 장치의 표시 내용을 변경하지 않은 경우(표시 내용의 프레임 레이트가 변경되지 않은 경우), 에뮬레이션 결과 2의 고주파 개수가 분명히 에뮬레이션 결과 1의 고주파 개수보다 적다는 것이다. 명백히, 단말 장치의 디스플레이 시스템이 각각의 Vsync 구간에서 서피스플링어 합성 절차의 시작 시점을 시프트하여 절차를 실행하는 것을 지연시키면, 단말 장치의 CPU 주파수가 명백히 낮아질 수 있고 또한 시스템 부하가 감소된다. 즉, CPU 전력 소비와 작업 성능이 감소됨으로써, 상당한 효과가 얻어진다.

전술한 바에 기초하여, 본 발명의 본 실시예에서 제공되는 디스플레이 방법을 이용함으로써, M번째 Vsync 구간에서 제1 절차를 실행하는 제1 처리 지속시간을 획득한 후, 단말 장치의 디스플레이 시스템은 제1 처리 지속시간에 따라 다음 Vsync 구간((M+1)번째 Vsync 구간)에서 제1 절차의 시작 시점을 결정한다. 제1 절차는 애플리케이션 드로잉 절차이거나 또는 서피스플링어 합성 절차이다. (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점이고, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다. (M+1)번째 Vsync 구간에서, 디스플레이 시스템은 디바이스 디스플레이 절차의 시작 시점에 디바이스 디스플레이 절차를 실행하기 시작하고, 제1 절차의 시작 시점에 제1 절차를 실행하기 시작한다. 이런 방식으로, (M+1)번째 Vsync 구간에서, 디스플레이 시스템은 애플리케이션 드로잉 절차 또는 서피스플링어 합성 절차를 실행하는 단계를 지연시킴으로써, 단말 장치의 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고 또한 단말 장치의 CPU 전력 소비가 감소된다.

전술한 실시예에 기초하여, 본 발명의 일 실시예는 단말 장치를 추가로 제공한다. 단말 장치는 하나의 Vsync 구간에서 디바이스 디스플레이 절차, 애플리케이션 드로잉 절차, 및 서피스플링어 합성 절차를 실행하도록 구성된다. 도 14를 참조하면, 단말 장치(1400)는 획득 유닛(1401), 처리 유닛(1402), 및 운영 유닛(operating unit)(1403)을 포함한다 .

획득 유닛(1401)은 운영 유닛(1403)이 M번째 Vsync 구간에서 제1 절차를 실행하는 제1 처리 지속시간을 획득하도록 구성된다. 제1 절차는 애플리케이션 드로잉 절차이거나 또는 서피스플링어 합성 절차이고, M은 1보다 크거나 같은 양의 정수이다.

처리 유닛(1402)은 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정하도록 구성된다. (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점 이후이고, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

운영 유닛(1403)은, (M+1)번째 Vsync 구간에서, 디바이스 디스플레이 절차의 시작 시점에 디스플레이 절차를 실행하기 시작하고, 제1 절차의 시작 시점에 제1 절차를 실행하기 시작하도록 구성된다.

선택적으로, (M+1)번째 Vsync 구간에서의 디바이스 디스플레이 절차의 시작 시점은 (M+1)번째 Vsync 구간의 시작 시점이다.

선택적으로, 획득 유닛(1401)은 추가적으로, 운영 유닛(1403)이 M번째 Vsync 구간에서 디바이스 디스플레이 절차를 실행하는 제2 처리 지속시간을 획득하도록 구성된다.

처리 유닛(1402)은 구체적으로, 제1 처리 지속시간과 제2 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점을 결정하도록 구성된다. 제1 절차의 시작 시점은 제1 시점이거나 또는 제1 시점 이후이다. 제1 시점은 디바이스 디스플레이 절차의 시작 시점보다 제2 처리 지속시간만큼 늦은 시점이고, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

선택적으로, 획득 유닛(1401)은 추가적으로, 운영 유닛(1403)이 M번째 Vsync 구간에서 제2 절차를 실행하는 제3 처리 지속시간을 획득하도록 구성된다. 제2 절차는 애플리케이션 드로잉 절차와 서피스플링어 합성 절차 중 제1 절차가 아닌 나머지 절차이다.

처리 유닛(1402)은 추가적으로, 제3 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하도록 구성된다. (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점 이후이고, 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제3 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

운영 유닛(1403)은 추가적으로, (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점에 제2 절차를 실행하기 시작하도록 구성된다.

처리 유닛(1402)은 구체적으로, 제2 처리 지속시간과 제3 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점을 결정하도록 구성된다. 제2 절차의 시작 시점은 제2 시점이거나 또는 제2 시점 이후이다. 제2 시점은 디바이스 디스플레이 절차의 시작 시점보다 제2 처리 지속시간만큼 늦은 시점이고, 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제3 처리 지속시간의 합은 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

선택적으로, 처리 유닛(1402)은 추가적으로,

제1 처리 지속시간과 제2 처리 지속시간과 제3 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정된 경우, (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점이,

제1 절차의 시작 시점과 제2 절차의 시작 시점 사이의 지속시간이 제1 처리 지속시간 또는 제3 처리 지속시간보다 크거나 같다는 조건을 만족한다고 설정하도록 구성된다.

선택적으로, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합은 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제1 지속시간 사이의 차이보다 작거나 같다.

선택적으로, 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제3 처리 지속시간의 합은 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제2 지속시간 사이의 차이보다 작거나 같다.

선택적으로, 처리 유닛(1402)은 추가적으로,

(M+P)번째 Vsync 구간에서의 제1 절차의 시작 시점을 (M+P)번째 Vsync 구간의 시작 시점으로 설정하도록 구성된다. 여기서, P는 사전 설정된 정수로서 1보다 큰 양의 정수이다.

선택적으로, 처리 유닛(1402)은 추가적으로,

(M+Q)번째 Vsync 구간에서의 제2 절차의 시작 시점을 (M+Q)번째 Vsync 구간의 시작 시점으로 설정하도록 구성된다. 여기서, Q는 사전 설정된 정수로서 1보다 큰 양의 정수이다.

본 발명의 본 실시예에서 제공되는 단말 장치에 따르면, M번째 Vsync 구간에서 제1 절차를 실행하는 제1 처리 지속시간을 획득한 후, 단말 장치가 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점을 결정한다. 제1 절차는 애플리케이션 드로잉 절차이거나 또는 서피스플링어 합성 절차이다. (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점이고, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다. (M+1)번째 Vsync 구간에서, 단말 장치는 디바이스 디스플레이 절차의 시작 시점에 디바이스 디스플레이 절차를 실행하기 시작하고, 제1 절차의 시작 시점에 제1 절차를 실행하기 시작한다. 이런 방식으로, (M+1)번째 Vsync 구간에서, 디스플레이 시스템은 애플리케이션 드로잉 절차 또는 서피스플링어 합성 절차를 실행하는 것을 지연시킴으로써, 단말 장치가 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고 또한 단말 장치의 CPU 전력 소비가 감소된다.

본 발명의 실시예에서의 유닛 구분이 단지 예일 뿐이고 또한 논리적인 기능 구분 일 뿐이며, 실제 구현 중에는 다른 구분이 있을 수 있다는 것을 유의해야 한다. 본 출원의 실시예의 기능 유닛이 하나의 처리 유닛에 통합되어 있을 수 있거나, 또는 유닛 각각이 물리적으로 단독으로 존재할 수 있거나, 또는 2개 이상의 유닛이 하나의 유닛에 통합될 수 있다. 통합 유닛은 하드웨어의 형태로 구현될 수 있거나 또는 소프트웨어 기능 유닛의 형태로 구현될 수 있다.

통합 유닛이 소프트웨어 기능 유닛의 형태로 구현되고 독립된 상품으로서 판매되거나 사용되는 경우, 통합 유닛은 컴퓨터 판독가능 저장매체에 저장될 수 있다. 이러한 이해에 기초하여, 본 출원의 기술적 해결책 또는 선행 기술에 기여하는 부분 또는 기술적 해결책의 전부나 일부가 소프트웨어 제품의 형태로 구현될 수 있다. 컴퓨터 소프트웨어 제품은 저장 매체에 저장되고, 본 출원의 실시예에서 설명된 방법의 단계 중 전부나 일부를 수행하도록 단말 장치(개인용 컴퓨터, 휴대폰, 또는 네트워크 장치 등일 수 있음) 또는 프로세서(processor)에 지시하기 위한 여러 명령을 포함한다. 전술한 저장 매체는, 프로그램 코드를 저장할 수 있는 임의의 저장 매체, 예를 들어 USB 플래쉬 드라이브, 착탈식 하드디스크, 읽기 전용 메모리(Read-Only Memory, ROM), 랜덤 액세스 메모리(Random Access Memory, RAM), 자기 디스크, 또는 광 디스크를 포함한다.

전술한 실시예에 기초하여, 본 발명의 일 실시예는 단말 장치를 추가로 제공한다. 단말 장치는 하나의 수직 동기화(Vsync) 구간에서 디바이스 디스플레이 절차, 애플리케이션 드로잉 절차, 및 서피스플링어 합성 절차를 실행하도록 구성된다. 도 15를 참조하면, 단말 장치(1500)는 프로세서(1501), 버스(1502), 메모리(1503), 및 디스플레이 패널(1504)을 포함한다.

프로세서(1501), 메모리(1503), 및 디스플레이 패널(1504)은 버스(1502)를 이용하여 연결된다. 버스(1502)는 PCI(peripheral component interconnect) 버스, 또는 EISA(extended industry standard architecture) 버스 등일 수 있다. 버스는 어드레스 버스, 데이터 버스, 제어 버스 등으로 분류될 수 있다. 표시의 편의를 위해, 도 15에는 단 하나의 굵은 선을 이용하여 버스를 나타내었지만 이것이 단지 하나의 버스만이 있다는 것 또는 단지 하나의 타입의 버스가 있다는 것을 나타내지는 않는다.

프로세서(1501)는 도 5에 도시된 디스플레이 방법을 구현하도록 구성되고, 상기 디스플레이 방법은,

제1 처리 지속시간을 획득하는 단계 - 제1 처리 지속시간은 프로세서(1501)가 M번째 Vsync 구간에서 제1 절차를 실행하는 지속시간이고, 제1 절차는 애플리케이션 드로잉 절차이거나 또는 서피스플링어 합성 절차이며, M은 1보다 크거나 같은 양의 정수임 -;

제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정하는 단계 - (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점 이후이고, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -; 및

(M+1)번째 Vsync 구간에서, 디바이스 디스플레이 절차의 시작 시점에 디스플레이 절차를 실행하기 시작하고, 제1 절차의 시작 시점에 제1 절차를 실행하기 시작하는 단계를 포함한다.

선택적으로, 프로세서(1501)가 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정하는 단계는,

제2 처리 지속시간을 획득하는 단계 - 제2 처리 지속시간은 프로세서(1501)가 M번째 Vsync 구간에서 디바이스 디스플레이 절차를 실행하는 지속시간임 -; 및

제1 처리 지속시간과 제2 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제1 절차의 시작 시점을 결정하는 단계를 포함한다. 여기서, 제1 절차의 시작 시점은 제1 시점이거나 또는 제1 시점 이후이고, 제1 시점은 디바이스 디스플레이 절차의 시작 시점보다 제2 처리 지속시간만큼 늦은 시점이며, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

선택적으로, 프로세서(1501)는 추가적으로,

제3 처리 지속시간을 획득하고 - 제3 처리 지속시간은 프로세서(1501)가 M번째 Vsync 구간에서 제2 절차를 실행하는 지속시간이고, 제2 절차는 애플리케이션 드로잉 절차와 서피스플링어 합성 절차 중 제1 절차가 아닌 나머지 절차임 -;

제3 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하며 - 여기서, (M+1)번째 Vsync 구간에서의 제2 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점 이후이고, 제3 처리 지속시간과 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -; 및

(M+1)번째 Vsync 구간에서 제2 절차의 시작 시점에 제2 절차를 실행하기 시작하도록 구성된다.

선택적으로, 제3 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하는 것은,

제2 처리 지속시간을 획득하는 것 - 제2 처리 지속시간은 프로세서(1501)가 M번째 Vsync 구간에서 디바이스 디스플레이 절차를 실행하는 지속시간임 -; 및

제2 처리 지속시간과 제3 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 제2 절차의 시작 시점을 결정하는 것을 포함한다. 여기서, 제2 절차의 시작 시점은 제2 시점이거나 또는 제2 시점 이후이며, 제1 시점은 디바이스 디스플레이 절차의 시작 시점보다 제2 처리 지속시간만큼 늦은 시점이며, 제2 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제3 처리 지속시간의 합은 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다.

선택적으로, 프로세서(1501)가 제1 처리 지속시간과 제2 처리 지속시간과 제3 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정하는 경우, 제1 절차의 시작 시점과 제2 절차의 시작 시점 사이의 지속시간이 제1 처리 지속시간 또는 제3 처리 지속시간보다 크거나 같다.

선택적으로, 프로세서(1501)는 추가적으로,

디스플레이 패널(1504)은, 프로세서가 각각의 Vsync 구간에서 디바이스 디스플레이 절차를 실행한 후에, 프로세서가 디바이스 디스플레이 절차를 실행한 후에 생성된 이미지를 표시하도록 구성된다. 디스플레이 패널(1504)은 LCD 또는 OLED 등의 형태로 구성될 수 있다.

전술한 바에 기초하여, 본 실시예에서 제공되는 디스플레이 방법과 단말 장치에 따르면, M번째 Vsync 구간에서 제1 절차를 실행하는 제1 처리 지속시간을 획득한 후에, 단말 장치의 디스플레이 시스템이 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점을 결정한다. 제1 절차는 애플리케이션 드로잉 절차이거나 또는 서피스플링어 합성 절차이다. (M+1)번째 Vsync 구간에서의 제1 절차의 시작 시점은 디바이스 디스플레이 절차의 시작 시점이고, 제1 절차의 시작 시점과 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 제1 처리 지속시간의 합이 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다. (M+1)번째 Vsync 구간에서, 디스플레이 시스템은 디바이스 디스플레이 절차의 시작 시점에 디바이스 디스플레이 절차를 실행하기 시작하고, 제1 절차의 시작 시점에 제1 절차를 실행하기 시작한다. 이런 방식으로, (M+1)번째 Vsync 구간에서, 디스플레이 시스템은 애플리케이션 드로잉 절차 또는 서피스플링어 합성 절차를 실행하는 단계를 지연시킴으로써, 단말 장치의 디스플레이 시스템이 (M+1)번째 Vsync 구간에서 3개의 절차를 병렬로 처리하는 데 필요한 시간이 단축되고 또한 단말 장치의 CPU 전력 소비가 감소된다.

당업자는 본 발명의 실시예가 방법, 시스템, 또는 컴퓨터 프로그램 제품으로서 제공될 수 있다고 이해해야 한다. 따라서, 본 발명은 하드웨어만의 실시예, 소프트웨어만의 실시예, 또는 소프트웨어 및 하드웨어의 조합을 가진 실시예의 형태를 사용할 수 있다. 또한, 본 발명은 컴퓨터에서 사용가능한 프로그램 코드를 포함하는, 하나 이상의 컴퓨터 사용가능 저장매체(디스크 메모리, 씨디롬(CD-ROM), 광메모리(optical memory) 등을 포함하지만 이에 제한되지 않음)에 구현되는 컴퓨터 프로그램 제품의 형태를 사용할 수 있다.

본 발명의 실시예에 따른 디스플레이 방법의 흐름도 및/또는 블록도, 장치(시스템), 및 컴퓨터 프로그램 제품을 참조하여 본 발명에 대해 설명하였다. 컴퓨터 프로그램 명령이 흐름도 및/또는 블록도 내 각각의 과정 및/또는 흐름도 및/또는 블록도 내 각각의 블록과 과정 및/또는 블록의 조합을 구현하기 위해 사용될 수 있다는 것이 이해되어야 한다. 컴퓨터 또는 다른 어떠한 프로그램 가능한 데이터 처리 장치의 프로세서에 의해 실행되는 명령이 흐름도 내의 하나 이상의 과정에서 및/또는 블록도 내의 하나 이상의 블록에서 특정한 기능을 구현하기 위한 장치를 생성할 수 있도록, 이러한 컴퓨터 프로그램 명령이 범용 컴퓨터, 전용 컴퓨터, 임베디드 프로세서, 또는 다른 어떤 프로그램 가능한 데이터 처리 장치의 프로세서에 제공되어 기계 장치를 생성할 수 있다.

컴퓨터 판독가능 메모리에 저장된 명령이 명령 장치를 포함하는 인공물을 생성할 수 있도록, 이러한 컴퓨터 프로그램 명령이 컴퓨터, 또는 특정 방식으로 작동하도록 다른 어떤 프로그램 가능한 데이터 처리 장치에 지시할 수 있는 컴퓨터 판독가능 메모리에 저장될 수 있다. 이러한 명령 장치는 흐름도 내 하나 이상의 과정 및/또는 블록도 내 하나 이상의 블록에서 특정한 기능을 구현한다.

일련의 동작과 단계가 컴퓨터나 다른 프로그램 가능한 장치에서 수행될 수 있도록, 이러한 컴퓨터 프로그램 명령이 컴퓨터나 다른 프로그램 가능한 데이터 처리 장치에 로딩됨으로써, 컴퓨터로 구현되는 처리를 발생시킬 수 있다. 따라서, 컴퓨터나 다른 프로그램 가능한 장치에서 실행되는 명령이 흐름도 내의 하나 이상의 과정 및/또는 블록도 내의 하나 이상의 블록에서 특정 기능을 구현하기 위한 단계를 제공한다.

본 발명의 일부 바람직한 실시예에 대해 설명하였지만, 당업자가 일단 기본적인 발명 개념을 학습하면 이러한 실시예를 변경하고 수정할 수 있을 것이다. 따라서, 다음의 청구 범위는 본 발명의 범위 안에 있는 바람직한 실시예와 모든 변경과 수정을 포함하는 것으로 해석되도록 의도된다.

명백히, 당업자는 본 발명의 실시예의 사상과 보호범위에서 벗어나지 않고 본 발명의 실시예를 다양하게 수정하고 변경할 수 있을 것이다. 본 발명은 다음의 청구 범위 및 동등한 기술에 의해 정의된 보호 범위에 속하는 수정과 변형을 포함한다.

Claims

단말 장치의 디스플레이 시스템에 적용되는 디스플레이 방법으로서,
상기 디스플레이 시스템은 하나의 수직 동기화(Vsync) 구간에서 디바이스 디스플레이 절차, 애플리케이션 드로잉 절차, 및 서피스플링어(surfaceflinger) 합성 절차를 실행하는 데 사용되고,
상기 디스플레이 방법은,
상기 디스플레이 시스템이 제1 처리 지속시간을 획득하는 단계 - 상기 제1 처리 지속시간은 상기 디스플레이 시스템이 M번째 Vsync 구간에서 제1 절차를 실행하는 지속시간이고, 상기 제1 절차는 상기 애플리케이션 드로잉 절차이거나 또는 상기 서피스플링어 합성 절차이며, M은 1보다 크거나 같은 양의 정수임 -;
상기 디스플레이 시스템이 상기 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정하는 단계 - 상기 (M+1)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점은 상기 디바이스 디스플레이 절차의 시작 시점 이후이고, 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 상기 제1 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -; 및
상기 (M+1)번째 Vsync 구간에서, 상기 디스플레이 시스템이 상기 디바이스 디스플레이 절차의 시작 시점에 상기 디스플레이 절차를 실행하기 시작하고, 상기 디스플레이 시스템이 상기 제1 절차의 시작 시점에 상기 제1 절차를 실행하기 시작하는 단계
를 포함하는 디스플레이 방법.
제1항에 있어서,
상기 (M+1)번째 Vsync 구간에서의 상기 디바이스 디스플레이 절차의 시작 시점은 상기 (M+1)번째 Vsync 구간의 시작 시점인, 디스플레이 방법.
제1항 또는 제2항에 있어서,
상기 디스플레이 시스템이 상기 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정하는 단계는,
상기 디스플레이 시스템이 제2 처리 지속시간을 획득하는 단계 - 상기 제2 처리 지속시간은 상기 디스플레이 시스템이 상기 M번째 Vsync 구간에서 상기 디바이스 디스플레이 절차를 실행하는 지속시간임 -; 및
상기 디스플레이 시스템이 상기 제1 처리 지속시간과 상기 제2 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정하는 단계 - 상기 제1 절차의 시작 시점은 제1 시점이거나 또는 상기 제1 시점 이후이고, 상기 제1 시점은 상기 디바이스 디스플레이 절차의 시작 시점보다 상기 제2 처리 지속시간만큼 늦은 시점이며, 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제1 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -
를 포함하는, 디스플레이 방법.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 디스플레이 시스템이 제3 처리 지속시간을 획득하는 단계 - 상기 제3 처리 지속시간은 상기 디스플레이 시스템이 상기 M번째 Vsync 구간에서 제2 절차를 실행하는 지속시간이고, 상기 제2 절차는 상기 애플리케이션 드로잉 절차와 상기 서피스플링어 합성 절차 중 상기 제1 절차가 아닌 나머지 절차임 -;
상기 디스플레이 시스템이 상기 제3 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 결정하는 단계 - 상기 (M+1)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점은 상기 디바이스 디스플레이 절차의 시작 시점 이후이고, 상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 상기 제3 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -; 및
상기 디스플레이 시스템이 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점에 상기 제2 절차를 실행하기 시작하는 단계
를 더 포함하는 디스플레이 방법.
제4항에 있어서,
상기 디스플레이 시스템이 상기 제3 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 결정하는 단계는,
상기 디스플레이 시스템이 상기 제2 처리 지속시간을 획득하는 단계 - 상기 제2 처리 지속시간은 상기 디스플레이 시스템이 상기 M번째 Vsync 구간에서 상기 디바이스 디스플레이 절차를 실행하는 지속시간임 -; 및
상기 디스플레이 시스템이 상기 제2 처리 지속시간과 상기 제3 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 결정하는 단계 - 상기 제2 절차의 시작 시점은 제2 시점이거나 또는 상기 제2 시점 이후이고, 상기 제2 시점은 상기 디바이스 디스플레이 절차의 시작 시점보다 상기 제2 처리 지속시간만큼 늦은 시점이며, 상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제3 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -
를 포함하는, 디스플레이 방법.
제4항 또는 제5항에 있어서,
상기 디스플레이 시스템이 상기 제1 처리 지속시간과 상기 제2 처리 지속시간과 상기 제3 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정하는 경우, 상기 제1 절차의 시작 시점과 상기 제2 절차의 시작 시점 사이의 지속시간이 상기 제1 처리 지속시간 또는 상기 제3 처리 지속시간보다 크거나 같은, 디스플레이 방법.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제1 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제1 지속시간 사이의 차이보다 작거나 같은, 디스플레이 방법.
제4항 내지 제6항 중 어느 한 항에 있어서,
상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제3 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제2 지속시간 사이의 차이보다 작거나 같은, 디스플레이 방법.
제1항 내지 제8항 중 어느 한 항에 있어서,
상기 디스플레이 시스템이 (M+P)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 상기 (M+P)번째 Vsync 구간의 시작 시점으로 설정하는 단계 - P는 사전 설정된 정수로서 1보다 큰 양의 정수임 -
를 더 포함하는 디스플레이 방법.
제4항 내지 제6항 및 제8항 중 어느 한 항에 있어서,
상기 디스플레이 시스템이 (M+Q)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 상기 (M+Q)번째 Vsync 구간의 시작 시점으로 설정하는 단계 - Q는 사전 설정된 정수로서 1보다 큰 양의 정수임 -
를 더 포함하는 디스플레이 방법.
단말 장치로서,
상기 단말 장치는 하나의 수직 동기화(Vsync) 구간에서 디바이스 디스플레이 절차, 애플리케이션 드로잉 절차, 서피스플링어(surfaceflinger) 합성 절차를 실행하도록 구성되고,
상기 단말 장치는,
제1 처리 지속시간을 획득하도록 구성된 획득 유닛 - 상기 제1 처리 지속시간은 운영 유닛(operating unit)이 M번째 Vsync 구간에서 제1 절차를 실행하는 지속시간이고, 상기 제1 절차는 상기 애플리케이션 드로잉 절차이거나 또는 상기 서피스플링어 합성 절차이며, M은 1보다 크거나 같은 양의 정수임 -;
상기 제1 처리 지속시간에 따라 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정하도록 구성된 처리 유닛 - 상기 (M+1)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점은 상기 디바이스 디스플레이 절차의 시작 시점 이후이고, 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 상기 제1 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -; 및
상기 (M+1)번째 Vsync 구간에서, 상기 디바이스 디스플레이 절차의 시작 시점에 상기 디스플레이 절차를 실행하기 시작하고, 상기 제1 절차의 시작 시점에 상기 제1 절차를 실행하기 시작하도록 구성된 운영 유닛
을 포함하는 단말 장치.
제11항에 있어서,
상기 (M+1)번째 Vsync 구간에서의 상기 디바이스 디스플레이 절차의 시작 시점은 상기 (M+1)번째 Vsync 구간의 시작 시점인, 단말 장치.
제11항 또는 제12항에 있어서,
상기 획득 유닛은 추가적으로, 제2 처리 지속시간을 획득하도록 구성되고 - 여기서, 상기 제2 처리 지속시간은 상기 운영 유닛이 상기 M번째 Vsync 구간에서 상기 디바이스 디스플레이 절차를 실행하는 지속시간임 -;
상기 처리 유닛은 구체적으로, 상기 제1 처리 지속시간과 상기 제2 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 결정하도록 구성되며, 상기 제1 절차의 시작 시점은 제1 시점이거나 또는 상기 제1 시점 이후이고, 상기 제1 시점은 상기 디바이스 디스플레이 절차의 시작 시점보다 상기 제2 처리 지속시간만큼 늦은 시점이며, 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제1 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같은, 단말 장치.
제11항 내지 제13항 중 어느 한 항에 있어서,
상기 획득 유닛은 추가적으로, 제3 처리 지속시간을 획득하도록 구성되고 - 여기서, 상기 제3 처리 지속시간은 상기 운영 유닛이 상기 M번째 Vsync 구간에서 제2 절차를 실행하는 지속시간이고, 상기 제2 절차는 상기 애플리케이션 드로잉 절차와 상기 서피스플링어 합성 절차 중 상기 제1 절차가 아닌 나머지 절차임 -;
상기 처리 유닛은 추가적으로, 상기 제3 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 결정하도록 구성되며 - 여기서, 상기 (M+1)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점은 상기 디바이스 디스플레이 절차의 시작 시점 이후이고, 상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 시프트 지속시간과 상기 제3 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같음 -;
상기 운영 유닛은 추가적으로, 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점에 상기 제2 절차를 실행하기 시작하도록 구성된, 단말 장치.
제14항에 있어서,
상기 획득 유닛은 추가적으로, 상기 제2 처리 지속시간을 획득하도록 구성되고 - 여기서, 상기 제2 처리 지속시간은 상기 운영 유닛이 상기 M번째 Vsync 구간에서 상기 디바이스 디스플레이 절차를 실행하는 지속시간임 -;
상기 처리 유닛은 구체적으로, 상기 제2 처리 지속시간과 상기 제3 처리 지속시간에 따라 상기 (M+1)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 결정하도록 구성되며, 상기 제2 절차의 시작 시점은 제2 시점이거나 또는 상기 제2 시점 이후이고, 상기 제2 시점은 상기 디바이스 디스플레이 절차의 시작 시점보다 상기 제2 처리 지속시간만큼 늦은 시점이며, 상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제3 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같은, 단말 장치.
제14항 또는 제15항에 있어서,
상기 처리 유닛은 추가적으로,
상기 제1 처리 지속시간과 상기 제2 처리 지속시간과 상기 제3 처리 지속시간의 합이 상기 (M+1)번째 Vsync 구간의 지속시간보다 작거나 같다고 결정된 경우, 상기 (M+1)번째 Vsync 구간에서의 상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간에서의 상기 제2 절차의 시작 시점이, 상기 제1 절차의 시작 시점과 상기 제2 절차의 시작 시점 사이의 지속시간이 상기 제1 처리 지속시간 또는 상기 제3 처리 지속시간보다 크거나 같다는 조건을 만족한다고 설정하도록 구성된, 단말 장치.
제11항 내지 제16항 중 어느 한 항에 있어서,
상기 제1 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제1 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제1 지속시간 사이의 차이보다 작거나 같은, 단말 장치.
제14항 내지 제16항 중 어느 한 항에 있어서,
상기 제2 절차의 시작 시점과 상기 (M+1)번째 Vsync 구간의 시작 시점 사이의 상기 시프트 지속시간과 상기 제3 처리 지속시간의 합은 상기 (M+1)번째 Vsync 구간의 지속시간과 사전 설정된 제2 지속시간 사이의 차이보다 작거나 같은, 단말 장치.
제11항 내지 제18항 중 어느 한 항에 있어서,
상기 처리 유닛은 추가적으로,
(M+P)번째 Vsync 구간에서 상기 제1 절차의 시작 시점을 상기 (M+P)번째 Vsync 구간의 시작 시점으로 설정하도록 구성되고, P는 사전 설정된 정수로서 1보다 큰 양의 정수인, 단말 장치.
제14항 내지 제16항 및 제18항 중 어느 한 항에 있어서,
상기 처리 유닛은 추가적으로,
(M+Q)번째 Vsync 구간에서 상기 제2 절차의 시작 시점을 상기 (M+Q)번째 Vsync 구간의 시작 시점으로 설정하도록 구성되고, Q는 사전 설정된 정수로서 1보다 큰 양의 정수인, 단말 장치.
단말 장치로서,
상기 단말 장치는 하나의 수직 동기화(Vsync) 구간에서 디바이스 디스플레이 절차, 애플리케이션 드로잉 절차, 및 서피스플링어(surfaceflinger) 합성 절차를 실행하도록 구성되고;
상기 단말 장치는 프로세서, 버스, 메모리, 및 디스플레이 패널을 포함하며;
상기 프로세서, 상기 메모리, 및 상기 디스플레이 패널은 상기 버스를 이용하여 연결되고,
상기 프로세서는 상기 메모리 내의 명령을 호출하여 제1항 내지 제10항에 따른 디스플레이 방법을 실행하고;
상기 디스플레이 패널은, 상기 프로세서가 각각의 Vsync 구간에서 상기 디바이스 디스플레이 절차를 실행한 후에, 상기 프로세서가 상기 디바이스 디스플레이 절차를 실행한 후 생성되는 이미지를 디스플레이하도록 구성된, 단말 장치.