KR20180109801A - Semiconductor device with super junction and method of manufacturing the same - Google Patents

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Abstract

The present invention relates to a super-junction semiconductor element and a manufacturing method thereof, which is a super-junction semiconductor element embodied through an N-type pillar and a P-type pillar. More specifically, provided are a super-junction semiconductor element and a manufacturing method thereof, in which balance of a current amount in a super-junction portion can be precisely controlled, thereby enabling a user to secure a high breakdown voltage. The super-junction semiconductor element comprises: a semiconductor substrate; and a blocking layer having a first conductivity-type pillar and a second conductivity-type pillar formed by extending vertically respectively on the semiconductor substrate and arranged alternately in a horizontal direction. Dopant concentration of the first conductivity-type pillar has uniform distribution in the horizontal direction on the blocking layer, and the dopant concentration thereof has variable distribution in the vertical direction.

Description

슈퍼정션 반도체 소자 및 그 제조방법{Semiconductor device with super junction and method of manufacturing the same}BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a super junction semiconductor device,

본 발명은 반도체 소자에 관한 것으로, 특히 슈퍼정션 구조를 채용한 고전압 전력 반도체 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a high-voltage power semiconductor device employing a super junction structure and a method of manufacturing the same.

일반적으로, 전력용 모스 전계 효과 트랜지스터(MOSFET) 및 절연 게이트 바이폴라 트랜지스터(IGBT)와 같은 고전압 반도체 소자는, 드리프트(drift) 영역의 상부 표면과 하부 표면에 각각 소스 영역과 드레인 영역을 구비한다. 또한, 고전압 반도체 소자는 상기 소스 영역에 인접한 상기 드리프트 영역의 상부 표면 상에 게이트 절연막과 상기 게이트 절연막 상에 형성된 게이트 전극을 구비한다.Generally, high voltage semiconductor devices such as power MOS field effect transistors (MOSFETs) and insulated gate bipolar transistors (IGBTs) have source and drain regions, respectively, on the top surface and the bottom surface of the drift region. Further, the high-voltage semiconductor element has a gate insulating film on the upper surface of the drift region adjacent to the source region and a gate electrode formed on the gate insulating film.

상기 고전압 반도체 소자의 턴-온 상태에서, 상기 드리프트 영역은 상기 드레인 영역으로부터 상기 소스 영역으로 흐르는 드리프트(drift) 전류에 대하여 도전성 경로를 제공할 뿐만 아니라, 턴-오프 상태에서는 인가되는 역바이어스 전압에 의해 수직 방향으로 확장되는 공핍 영역(depletion region)을 제공한다. 상기 드리프트 영역이 제공하는 공핍 영역의 특성에 의하여, 이들 고전압 반도체 소자의 브레이크다운 전압이 결정된다.In the turn-on state of the high-voltage semiconductor device, the drift region not only provides a conductive path for a drift current flowing from the drain region to the source region, but also provides a reverse bias voltage applied in the turn- Thereby providing a depletion region extending in the vertical direction. By the characteristics of the depletion region provided by the drift region, the breakdown voltage of these high voltage semiconductor elements is determined.

이러한 고전압 반도체 소자에서, 턴-온 상태에서 발생하는 전도 손실을 최소화하고 빠른 스위칭 속도를 확보하기 위하여, 도전성 경로를 제공하는 상기 드리프트 영역의 턴-온 상태의 저항을 감소시키기 위한 연구가 지속되고 있다. 일반적으로, 드리프트 영역 내의 불순물 농도를 증가시킴으로써 드리프트 영역의 턴-온 저항을 감소시킬 수 있음이 알려져 있다.In such a high-voltage semiconductor device, in order to minimize a conduction loss occurring in a turn-on state and ensure a fast switching speed, research for reducing the resistance in the turn-on state of the drift region that provides a conductive path has been continued . In general, it is known that the turn-on resistance of the drift region can be reduced by increasing the impurity concentration in the drift region.

그러나, 드리프트 영역 내의 불순물 농도를 증가시키는 경우, 드리프트 영역 내에 공간 전하가 증가함으로써 브레이크다운 전압이 감소되는 문제점이 있다. 최근, 이와 같은 문제를 해결하기 위하여, 턴-온 상태의 저항을 감소시키면서도 높은 브레이크다운 전압을 확보할 수 있는 새로운 접합 구조를 갖는 슈퍼정션(super junction) 구조를 갖는 고전압 반도체 소자가 제안되고 있다.However, in the case of increasing the impurity concentration in the drift region, there is a problem that the breakdown voltage is reduced by increasing the space charge in the drift region. Recently, a high voltage semiconductor device having a super junction structure having a new junction structure capable of securing a high breakdown voltage while reducing a resistance in a turn-on state has been proposed in order to solve such a problem.

도 1은 종래의 슈퍼정션 구조를 갖는 반도체 소자에 대한 단면도이다.1 is a cross-sectional view of a conventional semiconductor device having a super junction structure.

도 1을 참조하면, 고전압 반도체 소자(100)는 반도체 기판(10) 상에 형성된 반도체층(60)에 수직 방향으로 연장된 N형의 불순물 영역인 N형 필러(21)와 P형의 불순물 영역인 P형 필러(22)가 수평 방향으로 서로 교번하여 형성된 슈퍼정션 구조를 포함한다. 슈퍼정션 구조의 상부에는 저농도의 P형의 웰(30), 즉 바디층이 배치되고, 웰(30) 영역의 반도체층(60)의 상부에는 고농도 N형(N+) 불순물로 이루어진 소스 영역(40)이 배치된다. 소스 영역(40)에는 소스 전극(S)이 전기적으로 연결된다. 또한, 고전압 반도체 소자(100)는 소스 영역(40)과 인접하는 반도체층(60)의 상부 표면 상에 게이트 절연막(51) 및 게이트 전극(52)을 포함하는 게이트 스택(50)을 포함하며, 반도체층(60)의 하부 표면에 배치된 반도체 기판(10)은 드레인 전극(D)으로 연결된다.1, a high-voltage semiconductor device 100 includes an N-type impurity region 21 extending in a direction perpendicular to a semiconductor layer 60 formed on a semiconductor substrate 10, an N-type impurity region 21 and a P- And the P-type pillars 22 are alternately arranged in the horizontal direction. A super junction structure, the upper part upper part high concentration N type (N +) source region made of an impurity in the semiconductor layer 60 of the well 30 of the type with a low concentration P, that is, the body layer is placed, the well (30) region of the ( 40 are disposed. A source electrode (S) is electrically connected to the source region (40). The high-voltage semiconductor element 100 further includes a gate stack 50 including a gate insulating film 51 and a gate electrode 52 on the upper surface of the semiconductor layer 60 adjacent to the source region 40, The semiconductor substrate 10 disposed on the lower surface of the semiconductor layer 60 is connected to the drain electrode D.

고전압 반도체 소자(100)의 턴-온 동작시, N형 필러(21)는 소스 전극(S)으로부터 게이트 스택(50)의 하부에 형성된 채널을 통하여 드레인 전극(D)으로 흐르는 전하에 대한 도전 경로를 제공한다. 고전압 반도체 소자(100)가 턴-오프되는 경우, N형 필러(21)와 P형 필러(22)는 역 바이어스에 의해 서로 공핍됨으로써, 충분히 높은 브레이크다운 전압 특성을 갖게 된다.During the turn-on operation of the high-voltage semiconductor device 100, the N-type pillar 21 is electrically connected to the drain electrode D through the channel formed in the lower portion of the gate stack 50 from the source electrode S, Lt; / RTI > When the high-voltage semiconductor element 100 is turned off, the N-type filler 21 and the P-type filler 22 are depleted from each other by reverse bias, so that the breakdown voltage characteristic is sufficiently high.

특히, N형 필러(21)와 P형 필러(22)의 전하량이 서로 균형을 이루는 경우, N형 필러(21)와 P형 필러(22)는 턴-오프 상태에서 완전히 공핍됨으로써 이상적인 절연체로 작용할 수 있다. 서로 인접하는 N형 필러의 1/2과 P형 필러의 1/2로 이루어진 단위 슈퍼정션(U, 양쪽 점선 및 상하부 실선으로 둘러싸인 영역)을 고려할 때, N형 필러(21)와 P형 필러(22)의 전하량이 서로 균형을 이루기 위해서는 다음의 식(1)에 따른 관계가 만족되어야 한다.Particularly, when the amounts of charges of the N-type filler 21 and the P-type filler 22 are balanced with each other, the N-type filler 21 and the P-type filler 22 are completely depleted in the turn- . The N-type filler 21 and the P-type filler (not shown) are formed in consideration of the unit superjunction (U, both dotted lines and regions surrounded by upper and lower solid lines) composed of 1/2 of the N-type filler adjacent to each other and 1/2 of the P- 22), the relationship according to the following equation (1) must be satisfied.

Nn × 1/2 Wn = Np × 1/2 Wp................................식(1)Nn x 1/2 Wn = Np x 1/2 Wp Equation (1)

여기서, Nn 과 Np 는 각각 N형 필러(21)와 P형 필러(22)의 불순물 농도이며, Wn과 Wp 는 각각 N형 필러(21)와 P형 필러(22)의 폭이다.Nn and Np are the impurity concentrations of the N type filler 21 and the P type filler 22 respectively and Wn and Wp are the widths of the N type filler 21 and the P type filler 22, respectively.

상기와 같이 N형 필러(21)와 P형 필러(22)의 전하량이 서로 균형을 이루는 경우, 브레이크다운 전압은 단위 슈퍼정션의 높이(H)와 단위 슈퍼정션 사이에 발생하는 전계의 곱으로 결정될 수 있다. 그 결과, N형 필라(21)의 불순물 농도를 증가시켜 소자의 저항을 감소시키더라도, N형 필라(21)의 비저항이 브레이크다운 전압에 영향을 주지 않기 때문에, 높은 브레이크다운 전압을 확보할 수 있게 된다.When the amounts of charges of the N-type filler 21 and the P-type filler 22 are balanced with each other as described above, the breakdown voltage is determined by the product of the electric field generated between the height H of the unit super junction and the unit super junction . As a result, even if the resistance of the device is reduced by increasing the impurity concentration of the N-type pillar 21, since the resistivity of the N-type pillar 21 does not affect the breakdown voltage, a high breakdown voltage can be ensured .

본 발명이 해결하려는 과제는 N형 필러 및 P형 필러를 통해 구현되는 슈퍼정션 반도체 소자에 있어서, 슈퍼정션 부분의 전하량 균형이 좀더 정밀하게 컨트롤 됨으로써, 높은 브레이크다운 전압을 확보할 수 있는 슈퍼정션 반도체 소자 및 그 반도체 소자의 제조 방법을 제공하는 데에 있다.A problem to be solved by the present invention is to provide a super junction semiconductor device which is realized through an N-type filler and a P-type filler, wherein a balance of the charge amount of the super junction portion is controlled more precisely, And a method of manufacturing the semiconductor device.

상기 과제를 해결하기 위하여, 본 발명은 반도체 기판; 및 상기 반도체 기판 상에 각각 수직방향으로 확장되어 형성되고, 수평 방향으로 교대로 배열되는 제1 도전형 필러(pillar) 및 제2 도전형 필러를 구비한 블록킹(blocking)층;을 포함하고, 상기 블록킹층에서 상기 수평 방향으로 상기 제1 도전형의 도펀트(dopant) 분포(profile)가 균일하며, 상기 수직 방향으로 상기 제1 도전형의 도펀트 농도 분포는 변하는 것을 특징으로 하는 슈퍼정션 반도체 소자를 제공한다.According to an aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; And a blocking layer formed on the semiconductor substrate so as to extend in the vertical direction and having a first conductive pillar and a second conductive pillar alternately arranged in the horizontal direction, Wherein a dopant profile of the first conductivity type is uniform in the horizontal direction in the blocking layer and a dopant concentration distribution of the first conductivity type is changed in the vertical direction do.

본 발명의 일 실시예에 있어서, 상기 수직 방향으로 상기 제1 도전형의 도펀트 농도 분포는 소정 주기를 가지고 변할 수 있다. 예컨대, 상기 수직 방향으로 상기 제1 도전형의 도펀트는 고농도 부분과 저농도 부분이 반복될 수 있다. In one embodiment of the present invention, the dopant concentration distribution of the first conductivity type in the vertical direction may vary with a predetermined period. For example, in the vertical direction, the high-concentration portion and the low-concentration portion of the first-conductivity-type dopant may be repeated.

본 발명의 일 실시예에 있어서, 상기 제1 도전형 필러 및 제2 도전형 필러는 측면이 접하여 서로 반대되는 굴곡을 가질 수 있다. In one embodiment of the present invention, the first conductive type filler and the second conductive type filler may have curved surfaces which are opposite to each other and which are opposite to each other.

본 발명의 일 실시예에 있어서, 상기 슈퍼정션 반도체 소자는 상기 반도체 기판 상에 형성된 제1 도전형 에피층을 더 포함할 수 있다. In one embodiment of the present invention, the super junction semiconductor device may further include a first conductive type epi layer formed on the semiconductor substrate.

본 발명의 일 실시예에 있어서, 상기 슈퍼정션 반도체 소자는 상기 제1 도전형 필러 상에 형성된 게이트 산화막; 상기 게이트 산화막 상에 형성된 게이트 전극; 상기 제2 도전형 필러 상부 영역에 형성된 바디층; 및 상기 바디층 내에 형성된 적어도 하나의 소스 영역; 및 상기 바디층 상에 형성되고 상기 소스 영역에 전기적으로 연결되는 소스 전극;을 포함하고, 상기 바디층은 상기 게이트 전극 하부 양쪽에 형성되고, 상기 게이트 전극의 양 끝단 각각은 상기 바디층의 일부와 중첩될 수 있다.In one embodiment of the present invention, the super junction semiconductor device includes: a gate oxide film formed on the first conductive filler; A gate electrode formed on the gate oxide film; A body layer formed in the upper region of the second conductive type filler; And at least one source region formed in the body layer; And a source electrode formed on the body layer and electrically connected to the source region, wherein the body layer is formed on both sides of the lower portion of the gate electrode, and both ends of the gate electrode are connected to a portion of the body layer Can be overlapped.

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 도전형 필러는 스트라이프 구조, 동심원 구조, 및 상기 제2 도전형 필러들이 제1 도전형 필러를 사이에 두고 소정 간격으로 배치된 구조(셀룰러 구조) 중 어느 하나의 수평 단면 구조를 가질 수 있다.In an embodiment of the present invention, the first and second conductive type fillers may have a stripe structure, a concentric structure, and a structure in which the second conductive type fillers are arranged at predetermined intervals with the first conductive type filler interposed therebetween Structure) of the present invention.

본 발명의 일 실시예에 있어서, 상기 슈퍼정션 반도체 소자는 상기 블록킹층이 형성된 영역 외곽의 상기 반도체 기판 상에 형성된 터미네이션 제1 도전형 필러 및 터미네이션 제2 도전형 필러를 더 포함할 수 있다.In one embodiment of the present invention, the super junction semiconductor device may further include a termination first conductivity type filler and a termination second conductivity type filler formed on the semiconductor substrate outside the region where the blocking layer is formed.

본 발명은 또한 상기 과제를 해결하기 위하여, 반도체 기판; 및 상기 반도체 기판 상에 수평 방향으로 교대로 배열되는 제1 도전형 필러(pillar) 및 제2 도전형 필러를 구비한 블록킹(blocking)층;을 포함하고, 상기 블록킹층에서 수직 방향의 높이에 따라 상기 제1 도전형의 도펀트 농도가 변하며, 동일 높이에서 상기 수평 방향으로의 상기 제1 도전형의 도펀트 농도는 균일한 것을 특징으로 하는 슈퍼정션 반도체 소자를 제공한다.The present invention also provides a semiconductor device comprising: a semiconductor substrate; And a blocking layer having a first conductivity type pillar and a second conductivity type pillar alternately arranged in the horizontal direction on the semiconductor substrate, Wherein the concentration of the dopant of the first conductivity type is changed and the dopant concentration of the first conductivity type in the horizontal direction at the same height is uniform.

더 나아가 본 발명은 상기 과제를 해결하기 위하여, 반도체 기판을 준비하는 단계; 및 상기 반도체 기판 상에 각각 수직방향으로 확장되고, 수평 방향으로 교대로 배열되는 제1 도전형 필러 및 제2 도전형 필러를 구비한 블록킹층을 형성하는 단계;를 포함하고, 상기 블록킹층을 제1 도전형 도펀트의 전면 임플란트를 통해 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법을 제공한다.The present invention further provides a method of manufacturing a semiconductor device, comprising: preparing a semiconductor substrate; And forming a blocking layer having a first conductive type filler and a second conductive type filler extending in a vertical direction on the semiconductor substrate and alternately arranged in a horizontal direction, 1 < / RTI > conductivity type dopant. ≪ RTI ID = 0.0 > [10] < / RTI >

본 발명의 일 실시예에 있어서, 상기 전면 임플란트에 의해, 상기 블록킹층에서 상기 수평 방향으로의 상기 제1 도전형의 도펀트 농도 분포가 균일할 수 있다.In one embodiment of the present invention, the dopant concentration distribution of the first conductivity type in the horizontal direction in the blocking layer can be uniform by the front implant.

본 발명의 일 실시예에 있어서, 상기 블록킹층을 형성하는 단계는, 상기 반도체 기판 상에 적어도 2개의 비도핑 에피층, 적어도 하나의 상기 비도핑 에피층 상부 영역에 형성된 제1 도전형 임플란트층 및 제2 도전형 임플란트층을 구비한 적층 에피층을 형성하는 단계; 및 열처리를 통해 상기 제1 도전형 임플란트층의 도펀트 및 제2 도전형 임플란트층의 도펀트를 상기 비도핑 에피층으로 확산시켜 상기 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계;를 포함할 수 있다. In one embodiment of the present invention, the step of forming the blocking layer includes forming at least two non-doped epilayers on the semiconductor substrate, a first conductive-type implant layer formed on at least one non- Forming a layered epitaxial layer having a second conductivity type implant layer; And forming a first conductive type filler and a second conductive type filler by diffusing the dopant of the first conductive type implant layer and the dopant of the second conductive type implant layer into the undoped epitaxial layer through heat treatment can do.

본 발명의 일 실시예에 있어서, 상기 확산에 의해 상기 블록킹층에서 상기 수직 방향으로의 상기 제1 도전형의 도펀트 농도 분포는 변할 수 있다. 예컨대, 상기 수직 방향으로 상기 제1 도전형의 도펀트는 고농도 부분과 저농도 부분이 반복될 수 있다. In one embodiment of the present invention, the dopant concentration distribution of the first conductivity type in the vertical direction in the blocking layer may be changed by the diffusion. For example, in the vertical direction, the high-concentration portion and the low-concentration portion of the first-conductivity-type dopant may be repeated.

본 발명의 일 실시예에 있어서, 상기 적층 에피층을 형성하는 단계는, 상기 반도체 기판 상에 상기 비도핑 에피층을 형성하는 단계; 상기 비도핑 에피층 상부 영역 전면에 제1 도전형 도펀트를 임플란트 하여 상기 제1 도전형 임플란트층을 형성하는 단계; 상기 제1 도전형 임플란트층의 소정 부분에 제2 도전형 도펀트를 임플란트 하여 제2 도전형 임플란트층을 형성하는 단계; 및 상기 비도핑 에피층을 형성하는 단계에서부터 상기 제2 도전형 임플란트층을 형성하는 단계를 반복하는 단계;를 포함할 수 있다. In one embodiment of the present invention, the step of forming the layered epitaxial layer includes: forming the undoped epitaxial layer on the semiconductor substrate; Implanting a first conductive dopant over the entire upper surface of the undoped epitaxial layer to form the first conductive type implant layer; Implanting a second conductive dopant into a predetermined portion of the first conductive type implant layer to form a second conductive type implant layer; And repeating the step of forming the second conductive type implant layer from the step of forming the non-doped epi layer.

한편, 최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 또는 제1 도전형 에피층을 형성하는 단계, 최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 및 제1 도전형 에피층을 순차적으로 형성하는 단계, 및 최상부의 상기 제1 및 제2 도전형 임플란트층 상에 최상부 비도핑 에피층을 형성하고 상기 최상부 비도핑 에피층 상부 영역에 제1 도전형 도펀트를 임플란트 하는 단계; 중 어느 하나의 단계를 포함할 수 있다. 또한, 다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층을 다른 두께로 형성하거나 다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층에는 다른 도펀트 농도의 제1 또는 제2 도전형 임플란트층을 형성할 수 있다.Forming a non-doped epitaxial layer or a first conductive epitaxial layer on the uppermost first and second conductive-type implant layers, forming an undoped epitaxial layer on the uppermost first and second conductive- And a first conductive type epitaxial layer on the uppermost non-doped epitaxial layer, forming a topmost undoped epitaxial layer on the topmost first and second conductive type implant layers, Implanting a dopant; Or the like. Also, at least one of the plurality of non-doped epi layers may be formed to have a different thickness, or at least one of the plurality of non-doped epi layers may be provided with a first or a second conductivity type An implant layer can be formed.

본 발명의 일 실시예에 있어서, 상기 반도체 기판 상에 제1 도전형 에피층을 형성하는 단계를 더 포함할 수 있다. In one embodiment of the present invention, the method may further include forming a first conductive type epitaxial layer on the semiconductor substrate.

본 발명의 일 실시예에 있어서, 상기 제1 도전형 임플란트층 및 제2 도전형 임플란트층의 두께 및 도펀트 량은 슈퍼정션을 위한 다음의 식(1)에 기초하여 결정되며, In one embodiment of the present invention, the thickness and dopant amount of the first conductive type implant layer and the second conductive type implant layer are determined based on the following equation (1) for super junction,

Nn × 1/2 Wn = Np × 1/2 Wp................................식(1)Nn x 1/2 Wn = Np x 1/2 Wp Equation (1)

여기서, Nn 과 Np 는 각각 제1 도전형 필러와 제2 도전형 필러의 불순물 농도이며, Wn과 Wp 는 각각 제1 도전형 필러와 제2 도전형 필러의 폭일 수 있다.Here, Nn and Np are the impurity concentrations of the first conductive filler and the second conductive type filler, respectively, and Wn and Wp may be the widths of the first conductive type filler and the second conductive type filler, respectively.

본 발명의 일 실시예에 있어서, 다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층을 다른 두께로 형성하거나, 또는 다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층에는 다른 도펀트 농도의 제1 또는 제2 도전형 임플란트층을 형성할 수 있다.In one embodiment of the invention, at least one of the plurality of non-doped epilayers is formed to a different thickness, or at least one of the plurality of non-doped epilayers is doped with another dopant The first or second conductivity type implant layer can be formed.

상기 슈퍼정션 반도체 소자 제조방법은 상기 제1 도전성 필러 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 게이트 전극을 형성하는 단계; 상기 제2 도전형 필러 상부 영역에 바디층을 형성하는 단계; 상기 바디층 내에 적어도 하나의 소스 영역을 형성하는 단계; 및 상기 소스 영역에 콘택하는 소스 전극을 형성하는 단계;를 포함할 수 있다. The method of manufacturing a super junction semiconductor device includes: forming a gate oxide film on the first conductive filler; Forming a gate electrode on the gate oxide film; Forming a body layer in an upper region of the second conductive type filler; Forming at least one source region in the body layer; And forming a source electrode to be in contact with the source region.

본 발명의 일 실시예에 있어서, 상기 반도체 기판은 액티브 영역과 상기 액티브 영역을 둘러싸는 터미네이션 영역으로 나누어지며, 상기 블록킹층을 형성하는 단계에서, 상기 블록킹층 외곽의 상기 반도체 기판 상에 터미네이션 제1 도전형 필러 및 터미네이션 제2 도전형 필러를 형성할 수 있다.In one embodiment of the present invention, the semiconductor substrate is divided into an active region and a termination region surrounding the active region, wherein in the forming of the blocking layer, a first termination region is formed on the semiconductor substrate outside the blocking region, The conductive type filler and the termination second conductive type filler can be formed.

한편, 본 발명은 상기 과제를 해결하기 위하여, 반도체 기판을 준비하는 단계; 및 상기 반도체 기판 상에 비도핑 에피층을 형성하는 단계; 상기 비도핑 에피층 상부 영역 전면에 제1 도전형 도펀트를 임플란트 하여 상기 제1 도전형 임플란트층을 형성하는 단계; 상기 제1 도전형 임플란트층의 소정 부분에 제2 도전형 도펀트를 임플란트 하여 제2 도전형 임플란트층을 형성하는 단계; 상기 비도핑 에피층을 형성하는 단계에서부터 상기 제2 도전형 임플란트층을 형성하는 단계를 반복하는 단계; 및 열처리를 통해 상기 제1 도전형 임플란트층의 도펀트 및 제2 도전형 임플란트층의 도펀트를 상기 비도핑 에피층으로 확산시켜 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법을 제공한다.According to another aspect of the present invention, there is provided a semiconductor device comprising: a semiconductor substrate; And forming an undoped epitaxial layer on the semiconductor substrate; Implanting a first conductive dopant over the entire upper surface of the undoped epitaxial layer to form the first conductive type implant layer; Implanting a second conductive dopant into a predetermined portion of the first conductive type implant layer to form a second conductive type implant layer; Repeating the step of forming the second conductive type implant layer from the step of forming the non-doped epilayer; And forming a first conductive type filler and a second conductive type filler by diffusing the dopant of the first conductive type implant layer and the dopant of the second conductive type implant layer into the undoped epitaxial layer through heat treatment The present invention also provides a method of manufacturing a super junction semiconductor device.

본 발명에 따른 슈퍼정션 반도체 소자 및 그 제조방법은 반도체 소자의 N형 필러들 및 P형 필러들이 비도핑 에피층 형성 및 N형 도펀트의 전면 임플란트 방법을 이용하여 형성됨으로써, 슈퍼정션의 전하량 균형이 좀더 정밀하게 컨트롤 될 수 있다.The super junction semiconductor device and the method for fabricating the same according to the present invention are formed by forming N-type fillers and P-type fillers of semiconductor devices using a non-doped epilayer formation and N-type dopant front implant method, It can be controlled more precisely.

그에 따라, 본 발명에 따른 슈퍼정션 반도체 소자 및 그 제조방법은 슈퍼정션에서 정밀하게 컨트롤 된 전하량 균형에 기초하여, 보다 높은 브레이크다운 전압을 갖는 신뢰성 있는 고전압 전력 반도체 소자를 구현할 수 있게 한다.Accordingly, the super junction semiconductor device and the manufacturing method thereof according to the present invention make it possible to realize a reliable high voltage power semiconductor device having a higher breakdown voltage, based on the charge amount balance precisely controlled at the super junction.

도 1은 종래의 슈퍼정션 구조를 갖는 반도체 소자에 대한 단면도이다.
도 2a 및 2b는 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자에 대한 개략적인 레이아웃들이다.
도 3는 도 2a의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다.
도 4는 도 2a의 I-I'선을 따라 절단한 액티브 영역 에지 및 터미네이션 영역의 모습을 보여주는 단면도이다.
도 5는 도 3의 II-II’ 및 III-III’을 따라 도시한 N형 도펀트 분포에 대한 그래프들이다.
도 6은 도 3의 II-II’을 따라 도시한 N형 도펀트 분포에 대한 그래프에서 점선의 직사각형 내의 각각의 높이에 따른 수평 방향의 N형 도펀트 분포에 대한 그래프이다.
도 7은 본 발명의 다른 실시예에 따른 도 2의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 도 2의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다.
도 9a 내지 9u는 도 3의 슈퍼정션 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 10a 내지 10c는 도 8의 슈퍼정션 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.
도 11 내지 도 14는 본 발명의 여러 실시예들에 따른 도 9h에 대응하는 에피층에 구조에 대한 다양한 모습을 보여주는 단면도들이다.
도 15a 내지 도 15c는 비도핑 에피층들의 두께에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프들이다.
도 16a 내지 도 16c는 비도핑 에피층들에 주입되는 N형 도펀트 도우즈 량에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프들이다.
도 17은 열처리 시간에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프이다.
도 18은 전면 임플란트 방법에 의해 형성된 필러의 형태를 싱글 임플란트 방법에 의해 형성된 필러의 형태와 비교하여 보여주는 단면도들이다.
도 19는 전면 임플란트 방법에 의해 제조된 반도체 소자에서의 BV-Rds 특성 곡선을 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 BV-Rds 특성 곡선과 비교하여 보여주는 그래프이다.
도 20은 전하 비균형(charge imbalance)에 대하여 전면 임플란트 방법에 의해 제조된 반도체 소자와 종래 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 브레이크다운 전압(BV)을 비교하여 보여주는 그래프이다.1 is a cross-sectional view of a conventional semiconductor device having a super junction structure.
2A and 2B are schematic layouts of a super junction semiconductor device according to an embodiment of the present invention.
3 is a cross-sectional view showing an active region cut along the line I-I 'in FIG. 2A.
4 is a cross-sectional view showing an active region edge and a termination region taken along a line I-I 'in FIG. 2A.
FIG. 5 is a graph of the N-type dopant distribution shown along II-II 'and III-III' of FIG.
FIG. 6 is a graph of the N-type dopant distribution in the horizontal direction along the respective heights in the dotted line in the graph for the N-type dopant distribution shown along II-II 'in FIG.
FIG. 7 is a cross-sectional view illustrating an active region taken along line I-I 'of FIG. 2 according to another embodiment of the present invention.
FIG. 8 is a cross-sectional view illustrating an active region taken along line I-I 'of FIG. 2 according to another embodiment of the present invention.
9A to 9U are cross-sectional views showing a process of manufacturing the super junction semiconductor device of FIG.
10A to 10C are cross-sectional views showing a process of manufacturing the super junction semiconductor device of FIG.
FIGS. 11-14 are cross-sectional views illustrating various aspects of the structure in an epilayer corresponding to FIG. 9H according to various embodiments of the present invention. FIG.
15A to 15C are graphs showing the N-type dopant distribution in the vertical direction according to the thicknesses of the undoped epilayers.
16A to 16C are graphs showing the N-type dopant distribution in the vertical direction according to the dose of the N-type dopant injected into the non-doped epilayers.
17 is a graph showing the distribution of the N-type dopant in the vertical direction according to the heat treatment time.
18 is a cross-sectional view showing the shape of the filler formed by the front implant method compared with the shape of the filler formed by the single implant method.
19 is a graph showing in comparison with BV-R ds characteristic curve in the semiconductor device manufacturing an R-BV ds characteristic curve in the semiconductor device produced by a method implants the front by a single implant method.
FIG. 20 is a graph comparing a breakdown voltage (BV) of a semiconductor device fabricated by a front implant method and a semiconductor device fabricated by a conventional single implant method with respect to charge imbalance.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, when an element is described as being present on top of another element, it may be directly on top of the other element, and a third element may be interposed therebetween. In the drawings, the thickness and size of each constituent element are exaggerated for convenience and clarity of description, and a portion not related to the description is omitted. Wherein like reference numerals refer to like elements throughout. It is to be understood that the terminology used is for the purpose of describing the present invention only and is not used to limit the scope of the present invention.

도 2a 및 2b는 본 발명의 일 실시예에 따른 슈퍼정션 반도체 소자에 대한 개략적인 레이아웃들이다.2A and 2B are schematic layouts of a super junction semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 슈퍼정션 반도체장치(100)는, 크게 액티브 영역(110)과 터미네이션 영역(130)으로 구별될 수 있다. 에지 P형 필러(120)를 경계로 액티브 영역(110)은 에지 P형 필러(120)에 의해 둘러싸이고, 또한, 에지 P형 필러(120)는 터미네이션 영역(130)에 의해 둘러싸일 수 있다.Referring to FIG. 2A, the super junction semiconductor device 100 can be roughly divided into an active region 110 and a termination region 130. The active region 110 is surrounded by the edge P-type filler 120 and the edge P-type filler 120 is surrounded by the termination region 130. In addition,

도시된 바와 같이 에지 P형 필러(120)는 둥근 모서리를 갖는 사각 링 형태를 가질 수 있다. 그러나 에지 P형 필러(120)가 사각형 형태에 한정되는 것은 아니다. 즉, 에지 P형 필러(120)는 정의된 액티브 영역(110)의 형태에 동반하여 다양한 형태를 가질 수 있다. 예컨대, 에지 P형 필러(120)는 원형이나 타원형 또는 직사각형이나 팔각형 등의 다각형 형태를 가질 수 있음은 물론이다.As shown, the edge P-shaped pillar 120 may have a rectangular ring shape with rounded corners. However, the edge P type filler 120 is not limited to a rectangular shape. That is, the edge P-type pillar 120 may have various shapes accompanying the defined shape of the active region 110. For example, the edge P-type pillar 120 may have a circular shape, an elliptical shape, or a polygonal shape such as a rectangular shape or an octagonal shape.

액티브 영역(110)에서는, 복수 개의 P형 필러들(110P)과 N형 필러들(110N)이 도 2a의 가로방향을 따라 상호 교대로 배치될 수 있다. 또한, P형 필러들(110P) 및 N형 필러들(110N) 각각은, 도 2a의 세로방향으로 길게 늘어선 스트라이프 형태를 가질 수 있다. 한편, 액티브 영역(110)의 P형 필러들(110P)와 N형 필러들(110N)의 구조는 본 실시예의 일 방향으로 교대로 배치된 스트라이프 구조에 한정되지 않고 다양한 구조로 형성될 수 있다. 예컨대, 동심원 또는 타원 고리 구조로 P형 필러들 및 N형 필러들이 교대로 배치될 수 있다. In the active region 110, a plurality of P-type pillar 110P and N-type filler 110N may be alternately arranged along the lateral direction of FIG. 2A. Further, each of the P-type pillar 110P and the N-type pillar 110N may have a stripe shape elongated in the longitudinal direction of FIG. 2A. On the other hand, the structures of the P-type pillar 110P and the N-type pillar 110N of the active region 110 are not limited to the stripe structure alternately arranged in one direction in this embodiment, and may be formed in various structures. For example, P-type fillers and N-type fillers may be alternately arranged in a concentric or elliptical ring structure.

한편, 도 2a에 도시되지는 않았지만, 터미네이션 영역(130)에는, 에지 P형 필러(120)와 동일한 형태를 갖는 복수 개의 터미네이션 P형 필러들(미도시)과 터미네이션 N 필러들(미도시)이 에지 P 필러(120)를 둘러싸면서 상호 교대로 배치될 수 있다. 그에 대해서는 도 4 부분에서 좀더 상세히 기술한다.Although not shown in FIG. 2A, a plurality of termination P-type fillers (not shown) and termination N-fillers (not shown) having the same shape as the edge P-type filler 120 are formed in the termination region 130 Can be alternately arranged while surrounding the edge P filler 120. Which will be described in more detail in FIG.

본 실시예의 반도체 소자(100)에서, 액티브 영역(110) 및 터미네이션 영역(130)의 P형 필러들 및 N형 필러들은 비도핑(undoped) 에피층 형성 후, N형 도펀트의 전면(whole surface) 임플란트를 통해 형성될 수 있다. 이와 같이 비도핑 에피층 형성 및 N형 도펀트의 전면 임플란트 방법을 이용함으로써, 슈퍼정션의 전하량 균형을 좀더 정밀하게 컨트롤할 수 있다. 이러한 P형 필러들 및 N형 필러들을 형성하는 과정에 대해서 도 9a ~ 9u 부분에 대한 설명부분에서 상세히 기술한다.In the semiconductor device 100 of this embodiment, the P-type fillers and N-type fillers of the active region 110 and the termination region 130 are formed on the whole surface of the N-type dopant after undoped epilayer formation, May be formed through the implant. By using the non-doped epilayer formation and the front implant method of the N-type dopant, the charge balance of the super junction can be controlled more precisely. The process of forming the P-type fillers and the N-type fillers will be described in detail in FIGS. 9A to 9U.

도 2b를 참조하면, 슈퍼정션 반도체장치(100A)는 액티브 영역(110A) 내에 P형 필러들(110P)이 N형 필러들(110N) 사이에 원기둥처럼 형성된 셀룰러(Cellular) 구조를 가질 수 있다. 즉, N형 필러들(110N)은 기판(미도시) 상에 일체적으로 연결된 구조로 형성되고, 그러한 N형 필러들(110N) 사이에 원기둥 형태의 P형 필러들(110P)이 형성될 수 있다.Referring to FIG. 2B, the super junction semiconductor device 100A may have a cellular structure in which P type pillar 110P is formed in a cylindrical shape between N type pillar 110N in the active region 110A. That is, the N-type pillar 110N is integrally connected to the substrate (not shown), and the P-type pillars 110P in the form of a cylinder are formed between the N-type pillar 110N have.

한편, 본 도면에서 P형 필러들(110P)이 존재하는 부분으로 자른 단면의 구조는 도 2a의 I-I’선을 따라 자른 단면의 구조와 동일할 수 있다.In the meantime, the structure of the section cut into the portion where the P-type pillar 110P is present may be the same as the structure of the section cut along the line I-I 'in FIG. 2A.

도 3은 도 2a의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다.FIG. 3 is a cross-sectional view showing an active region cut along a line I-I 'in FIG. 2A.

도 3을 참조하면, 본 실시예의 반도체 소자(100)는 반도체 기판(105), 블록킹층(110), 소스 영역(150), 게이트 전극(170) 및 소스 전극(180)을 포함할 수 있다.3, the semiconductor device 100 of this embodiment may include a semiconductor substrate 105, a blocking layer 110, a source region 150, a gate electrode 170, and a source electrode 180.

반도체 기판(105)은 반도체 기판, 예를 들어 IV족 반도체 기판, III-V족 화합물 반도체 기판, 또는 II-VI족 산화물 반도체 기판을 포함할 수 있다. 예컨대, IV족 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 반도체 기판(105)은 벌크 웨이퍼 또는 에피층을 포함할 수 있다. 본 실시예에서 기판(105)은 고농도 N형(N+) 기판일 수 있다.The semiconductor substrate 105 may comprise a semiconductor substrate, such as a Group IV-V semiconductor substrate, a Group III-V compound semiconductor substrate, or a Group II-VI oxide semiconductor substrate. For example, the Group IV semiconductor substrate may comprise a silicon substrate, a germanium substrate, or a silicon-germanium substrate. The semiconductor substrate 105 may comprise a bulk wafer or an epilayer. In this embodiment, the substrate 105 may be a high concentration n-type (N + ) substrate.

블록킹층(110)은 슈퍼정션이 형성되는 층으로서, 드리프트 전류의 경로라는 측면에서 드리프트(drift) 영역이라고도 한다. 이러한 블록킹층(110)은 수평 방향으로 교대로 배열되는 다수의 N형 필러(110N) 및 P형 필러(110P)를 포함할 수 있다. N형 필러(110N) 및 P형 필러(110P) 각각은 반도체 기판(105) 상에서 수직 방향으로 확장되어 형성될 수 있고, 접하는 측면에서 서로 반대 굴곡을 가질 수 있다. 즉, N형 필러(110N) 및 P형 필러(110P)는 서로 접하며 수직 방향으로 형성되며, 그에 따라, N형 필러(110N)의 측면 굴곡은 P형 필러(110P)의 측면 굴곡에 반대되는 굴곡을 가질 수 있다. The blocking layer 110 is a layer in which a super junction is formed and is also referred to as a drift region in terms of a path of a drift current. The blocking layer 110 may include a plurality of N-type pillar 110N and P-type pillar 110P alternately arranged in the horizontal direction. Each of the N-type filler 110N and the P-type filler 110P may be formed to extend in the vertical direction on the semiconductor substrate 105, and may have opposite curvatures on the contact side. In other words, the N-type pillar 110N and the P-type pillar 110P come into contact with each other and are formed in the vertical direction, so that the side curvature of the N-type pillar 110N is curved Lt; / RTI >

한편, 도시되지는 않았지만, N형 필러(110N)는 N형 도펀트의 공급층인 N형 임플란트층(미도시) 및 확산 영역인 N형 확산층(미도시)으로 구분될 수 있다. 또한, P형 필러(110P) 역시 P형 도펀트의 공급층인 P형 임플란트층(미도시) 및 확산 영역인 P형 확산층(미도시)으로 구분될 수 있다. N형 필러(110N)에서 N형 임플란트층과 N형 확산층의 구분이나 P형 필러(110P)에서 P형 임플란트층과 P형 확산층의 구분은 N형 도펀트 또는 P형 도펀트의 수직 방향(z 방향) 분포(profile) 차이로 구분될 수 있다. 즉, N형 임플란트층이 N형 확산층보다 N형 도펀트 농도가 높을 수 있다. 또한, P형 임플란트층이 P형 확산층보다 P형 도펀트 농도가 높을 수 있다. On the other hand, although not shown, the N-type filler 110N can be divided into an N-type implant layer (not shown) as a supply layer of N-type dopant and an N-type diffusion layer (not shown) as a diffusion region. The P-type filler 110P may also be divided into a P-type implant layer (not shown), which is a supply layer of the P-type dopant, and a P-type diffusion layer (not shown), which is a diffusion region. Type implant layer and the N-type diffusion layer in the N-type filler 110N and the P-type implant layer and the P-type diffusion layer in the P-type filler 110P are different from each other in the vertical direction (z direction) of the N-type dopant or P- And can be divided into profile differences. That is, the N-type implant layer may have a higher N-type dopant concentration than the N-type diffusion layer. Also, the P-type implant layer may have a higher P-type dopant concentration than the P-type diffusion layer.

본 실시예의 블록킹층(100)에 대한 수평 방향(x 방향) 및 수직 방향(z 방향)에 대한 N형 도펀트의 분포에 대해서는 도 5 및 6의 그래프를 통해 상세히 기술한다. 또한, N형 필러(110N)의 N형 임플란트층과 N형 확산층의 구분이나 P형 필러(110P)의 P형 임플란트층과 P형 확산층의 구분은 반도체 소자의 제조 과정에 대한 도 9a ~ 도 9u의 설명 부분에서 좀더 명확히 이해될 수 있다. The distribution of the N-type dopant in the horizontal direction (x direction) and the vertical direction (z direction) with respect to the blocking layer 100 of the present embodiment will be described in detail with reference to the graphs of FIGS. The division of the N-type implant layer and the N-type diffusion layer of the N-type filler 110N and the division of the P-type implant layer and the P-type diffusion layer of the P-type filler 110P are shown in FIGS. 9A to 9U Can be more clearly understood in the description of FIG.

N형 필러(110N) 및 P형 필러(110P)를 통해 형성되는 슈퍼정션의 구조는, 수직 방향의 높이가 수십 ㎛ 내지 백 ㎛ 이고, 수평 방향의 폭이 수 ㎛ 정도 일 수 있다.The super junction structure formed through the N-type pillar 110N and the P-type pillar 110P may have a height in the vertical direction of several tens of micrometers to one hundred micrometers and a width in the horizontal direction of about several micrometers.

소스 영역(150)은 P형 필러(110P) 상부 영역에 각각 형성된 P형 웰(160), 즉 반도체 바디층 내에 형성될 수 있다. 이러한 소스 영역(150)은 고농도 N형(N+) 불순물 영역일 수 있고, 각 P형 웰(160) 내에 적어도 하나씩 형성될 수 있다. 본 실시예에서는 각 P형 웰(160) 내에 2개씩 형성될 수 있다. 소스 영역(150)이 2개씩 형성됨으로써, 각 P형 필러(110P) 양쪽의 N형 필러(110N) 각각으로 전류 경로가 형성될 수 있다. 한편, 블록킹층(110)이 어느 하나의 P형 필러 또는 N형 필러를 중심으로 P형 필러와 N형 필러가 교대로 배치되는 동심원 구조로 형성되는 경우에, 소스 영역(150)은 고리 형태로 형성될 수도 있다.The source region 150 may be formed in the P-type well 160, i.e., the semiconductor body layer, formed in the upper region of the P-type pillar 110P. The source region 150 may be a high concentration n-type (N + ) impurity region and may be formed at least one in each p-type well 160. In the present embodiment, two P-wells 160 may be formed. By forming two source regions 150, a current path can be formed in each of the N-type pillars 110N on both sides of each P-type pillar 110P. On the other hand, in the case where the blocking layer 110 is formed of a concentric circular structure in which the P-type filler and the N-type filler are alternately arranged around any one of the P-type pillars or the N-type pillars, .

한편, P형 웰(160) 내의 2개의 소스 영역(150) 사이 하부에는 고농도 P형 불순물 영역(162)이 형성될 수 있다. 이러한 고농도 P형 불순물 영역(162)을 형성하는 이유는 UIS(unclamped inductive switching) 특성을 개선하기 위함이다. 즉, 소자의 에벌런치 전류에 따른 전압이 소스 영역(150)과 P형 웰(160) 접합의 빌트-인(built in) 전위에 근접하면 기생 BJT가 도통되고 소자의 장애를 초래하는데, 이러한 장애를 UIS 장애라고 한다. 그러한 UIS 장애를 제거하기 위해 고농도 P형 불순물 영역(162)이 형성될 수 있다.On the other hand, a high-concentration P-type impurity region 162 may be formed under the two source regions 150 in the P-type well 160. The reason for forming such a high concentration P-type impurity region 162 is to improve the UIS (unclamped inductive switching) characteristic. That is, when the voltage due to the avalanche current of the device is close to the built-in potential of the source region 150 and the P-type well 160 junction, the parasitic BJT becomes conductive and causes a failure of the device. Is called a UIS failure. A high concentration P-type impurity region 162 may be formed to remove such UIS disorder.

게이트 전극(170)은 N형 필러(110N) 상에 형성될 수 있다. 이러한 게이트 전극(170)은 N형 폴리 실리콘으로 형성될 수 있다. 게이트 전극(170)과 N형 필러(110N) 사이에는 절연막인 게이트 산화막(172)이 형성될 수 있다.The gate electrode 170 may be formed on the N-type filler 110N. The gate electrode 170 may be formed of N-type polysilicon. A gate oxide film 172, which is an insulating film, may be formed between the gate electrode 170 and the N-type filler 110N.

게이트 전극(170) 상에는 절연층이 형성될 수 있다. 이러한 절연층은 메탈 배선인 소스 전극(180)과의 절연을 위해 형성되며, 다중층으로 형성될 수 있다. 예컨대, 상기 절연층은 질화층(174) 및 BPSG(Boro-Phospho Silicate Glass)층(176)으로 형성될 수 있다.An insulating layer may be formed on the gate electrode 170. This insulating layer is formed for insulation from the source electrode 180 which is a metal wiring, and may be formed in multiple layers. For example, the insulating layer may be formed of a nitride layer 174 and a borophosphosilicate glass (BPSG) layer 176.

소스 전극(180)은 소스 영역(150)에 콘택하면서 게이트 전극(170) 외곽의 절연층(174, 176)을 덮도록 형성될 수 있다. 이러한 소스 전극(180)은 예컨대 메탈로 형성될 수 있다. 한편, 반도체 기판(105) 하면에는 드레인 전극(미도시)이 형성될 수 있다. The source electrode 180 may be formed to cover the insulating layers 174 and 176 outside the gate electrode 170 while being in contact with the source region 150. [ The source electrode 180 may be formed of, for example, metal. On the other hand, a drain electrode (not shown) may be formed on the bottom surface of the semiconductor substrate 105.

전술한 바와 같이, 본 실시예에의 반도체 소자(100)에서, N형 필러(110N) 및 P형 필러(110P)는 비도핑 에피층 형성 및 N형 도펀트의 전면 임플란트를 통해 형성될 수 있다. 그에 따라, 좀더 정밀하게 전하량의 균형이 이루어진 슈퍼정션 구조를 포함한 반도체 소자가 구현될 수 있다.As described above, in the semiconductor device 100 according to this embodiment, the N-type filler 110N and the P-type filler 110P can be formed through the non-doped epilayer formation and the front implant of the N-type dopant. As a result, a semiconductor device including a super junction structure in which the charge amount is more precisely balanced can be realized.

도 4는 도 2a의 I-I'선을 따라 절단한 액티브 영역 에지 및 터미네이션 영역의 모습을 보여주는 단면도이다.4 is a cross-sectional view showing an active region edge and a termination region taken along a line I-I 'in FIG. 2A.

도 4를 참조하면, 본 실시예의 반도체 소자(100)는 액티브 영역에서와 비슷하게 터미네이션 영역에 N형 필러들 및 P형 필러들이 형성될 수 있다. 그러나 액티브 영역의 P형 필러와의 구별을 위해 여기에서의 P형 필러들은 에지 P형 필러(120)와 터미네이션 P형 필러(132)로 명칭 된다. 또한, 터미네이션 영역의 N형 필러들은 터미네이션 N형 필러(131)로 명칭 된다.Referring to FIG. 4, the semiconductor device 100 of this embodiment can be formed with N-type fillers and P-type fillers in a termination region similar to that in the active region. However, the P-type fillers herein are referred to as an edge P-type filler 120 and a termination P-type filler 132 for distinguishing the active region from the P-type filler. The N-type fillers in the termination region are also referred to as termination N-type fillers 131.

에지 P형 필러(120)는 액티브 영역 내의 P형 필러(110P)와 수평 단면 구조만 다를 뿐 수직 구조는 동일하다. 즉, 에지 P형 필러(120)는 도 2a에서 보듯이 액티브 영역(110)을 감싸도록 직사각형 고리 형태의 수평 단면을 가질 수 있다. 한편, 에지 P형 필러(120) 상부에도 P형 웰(160)이 형성되고, P형 웰(60) 내에 고농도 P형 불순물 영역(162)이 형성될 수 있다. P형 웰(160)은 상부의 소스 전극(180)에 전기적으로 연결될 수 있다.The edge P-type pillar 120 has a vertical structure identical to that of the P-type pillar 110P in the active region except for a horizontal cross-sectional structure. That is, the edge P-type pillar 120 may have a horizontal cross section in the form of a rectangular ring so as to surround the active region 110 as shown in FIG. 2A. On the other hand, the P-type well 160 may be formed on the edge P-type pillar 120 and the high concentration P-type impurity region 162 may be formed in the P- The P-type well 160 may be electrically connected to the upper source electrode 180.

한편, 터미네이션 P형 필러(132) 상부 영역에는 액티브 영역의 P형 웰(160)에 대응하는 P형 링 필드(135)가 형성될 수 있다. 이러한 P형 링 필드(135)는 액티브 영역을 둘러싸도록 링 형태로 형성될 수 있다. 경우에 따라, P형 링 필드(135)는 생략될 수 있고, 그에 따라, 터미네이션 P형 필러(132)의 상부 영역이 링 필드를 대신할 수 있다.On the other hand, a P-type ring field 135 corresponding to the P-type well 160 in the active region may be formed in the region above the termination P-type pillar 132. The P-type ring field 135 may be formed in a ring shape so as to surround the active region. Optionally, the P-type ring field 135 may be omitted, and thus the upper region of the termination P-type filler 132 may replace the ring field.

P형 링 필드(135)는 액티브 영역의 P형 웰(160)과는 달리 내부에 소스 영역이 형성되지 않으며, 또한 소스 전극(180)과도 연결되지 않는다. 그에 따라, P형 링 필드(135)는 플로팅(floating) 상태로 유지될 수 있다. 이러한 P형 링 필드(135)가 형성되는 이유는 최외곽 P형 웰(160), 즉 에지 P형 필러(120) 상에 형성된 P형 웰(160)의 측면에 전위가 집중되는 것을 방지하기 위함이다. 즉, 최외곽 P형 웰(160)로의 전위 집중에 의해 브레이크다운 전압(BV: Breakdown Voltage)이 감소되는 것을 방지하기 위하여 P형 링 필드(135)가 형성될 수 있다. 한편, P형 링 필드(135) 사이 또는 터미네이션 P형 필러(132) 사이의 간격은 외곽으로 갈수록 넓어질 수 있다. 즉, 도시된 바와 같이 외곽의(도면상 왼쪽 부분) 터미네이션 P형 필러 사이의 간격(W2)이 액티브 영역에 인접한 부분(도면상 오른쪽 부분)의 터미네이션 P형 필러와 에지 P형 필러 사이의 간격(W1)보다 넓을 수 있다.Unlike the P-type well 160 of the active region, the P-type ring field 135 does not have a source region formed therein, nor is it connected to the source electrode 180. Accordingly, the P-type ring field 135 can be maintained in a floating state. The reason for forming this P-type ring field 135 is to prevent the potential from being concentrated on the side surfaces of the outermost P-type well 160, that is, the P-type well 160 formed on the edge P-type filler 120 to be. That is, the P-type ring field 135 may be formed to prevent the breakdown voltage (BV) from being reduced due to the potential concentration into the outermost P-type well 160. On the other hand, the distance between the P-type ring fields 135 or between the termination P-type pillars 132 can be increased toward the outer side. That is, as shown in the figure, the distance W2 between the termination P-type pillars on the outer side (left side in the figure) is smaller than the distance between the termination P-type pillars and the edge P- W1).

P형 링 필드(135) 상에는 절연층, 즉, 필드 산화막(190)이 형성될 수 있다. 필드 산화막(190)만이 형성될 수도 있지만, 게이트 산화막(172), 질화층(174) 및 BPSG층(176)이 P형 링 필드(135) 상의 절연층으로 더 포함될 수도 있다. 예컨대, 도시된 바와 같이 필드 산화막(190) 상에 질화층(174) 및 BPSG층(176)을 제거하지 않고 유지시킬 수 있다.An insulating layer, that is, a field oxide film 190 may be formed on the P-type ring field 135. The gate oxide film 172, the nitride layer 174 and the BPSG layer 176 may be further included as an insulating layer on the P-type ring field 135, although only the field oxide film 190 may be formed. For example, the nitride layer 174 and the BPSG layer 176 can be maintained on the field oxide film 190 without removing them.

본 실시예에서, 액티브 영역의 에지 및 터미네이션 영역은 액티브 영역에서의 공정을 그대로 적용하여 형성될 수 있다. 즉, 액티브 영역 에지의 에지 P형 필러(120)와 터미네이션 영역의 터미네이션 P형 필러(132)는 액티브 영역의 P형 필러(110P) 형성과 함께 형성될 수 있다. 한편, P형 링 필드(135)는 상부의 필드 산화막(190)의 존재로 인해 이온 주입 공정 등을 통해 별도로 형성하거나, 또는, 전술한 바와 같이 P형 링 필드(135)를 생략할 수도 있다.In this embodiment, the edge and termination regions of the active region can be formed by applying the process in the active region as it is. That is, the edge P-type pillar 120 of the active region edge and the termination P-type pillar 132 of the termination region may be formed together with the P-type pillar 110P of the active region. On the other hand, the P-type ring field 135 may be formed separately through an ion implantation process or the like because of the presence of the field oxide film 190 thereon, or the P-type ring field 135 may be omitted as described above.

도 5는 도 3의 II-II’ 및 III-III’을 따라 도시한 N형 도펀트 분포에 대한 그래프로서, 왼쪽이 수직 방향 즉, II-II’을 따라 도시한 그래프이고, 오른쪽이 수평 방향 즉, III-III’을 따라 도시한 그래프이다.FIG. 5 is a graph showing the N-type dopant distribution along II-II 'and III-III' in FIG. 3, with the left being a graph along the vertical direction, that is, II-II ' , III-III '.

도 5를 참조하면, 왼쪽 그래프에 도시된 바와 같이 본 실시예의 반도체 소자에서, 수직 방향(z 방향)으로 N형 도펀트 분포(profile)는 균일하지 않을 수 있다. 즉, 수직 방향으로 N형 도펀트의 농도는 높은 부분과 낮은 부분이 존재할 수 있다. 또한, 이러한 N형 도펀트의 분포는 소정 주기를 가지고 변할 수 있다. 예컨대, 도시된 바와 같이 수직 방향으로 정현파(sinusoidal) 형태로 N형 도펀트의 분포가 변할 수 있다.Referring to FIG. 5, in the semiconductor device of this embodiment, as shown in the left graph, the N-type dopant profile in the vertical direction (z direction) may not be uniform. That is, the concentration of the N-type dopant in the vertical direction may be high and low. Further, the distribution of the N-type dopant may vary with a predetermined period. For example, as shown, the distribution of the N-type dopant may vary in a sinusoidal fashion in the vertical direction.

수직방향으로 N형 도펀트의 최고 농도(Npeak)/최저 농도(Nvalley)는 100 이하일 수 있다.The maximum concentration (N peak ) / minimum concentration (N valley ) of the N-type dopant in the vertical direction may be 100 or less.

이와 같이 수직 방향으로 N형 도펀트 분포가 변하는 이유는 N형 임플란트층의 N형 도펀트가 비도핑 에피층으로 확산하여 N형 필러가 형성되기 때문이다. 한편, 오른쪽 그래프에 도시된 바와 같이 본 실시예의 반도체 소자에서, 수평 방향(x 방향)으로 N형 도펀트 분포는 균일할 수 있다. 즉, 수평 방향으로 단위 면적당 N형 도펀트의 량은 동일할 수 있다. 이는, 본 실시예에서, N형 필러가 비도핑 에피층으로 N형 도펀트가 전면 임플란트 되고, 그 후 확산에 의해 N형 필러가 형성되기 때문이다. 수평 방향으로 N형 도펀트 분포 변화는 1% 이하일 수 있다.The reason why the distribution of the N-type dopant in the vertical direction is changed is that the N-type dopant of the N-type implant layer diffuses into the non-doped epilayer to form the N-type filler. On the other hand, in the semiconductor device of this embodiment, as shown in the right graph, the N-type dopant distribution in the horizontal direction (x direction) can be uniform. That is, the amount of the N-type dopant per unit area in the horizontal direction may be the same. This is because, in this embodiment, the N-type filler is preliminarily implanted with the non-doped epi layer and the N-type dopant is then implanted by diffusion. The change in the N-type dopant distribution in the horizontal direction may be less than 1%.

참고로, P형 필러에서 불순물 타입은 P형으로 나타난다. 그러나 이는, P형 필러에서 P형 도펀트 량이 N형 도펀트 량보다 상대적으로 많기 때문이고, 여전히 P형 필러 내의 N형 도펀트 량은 N형 필러의 N형 도펀트 양과 동일할 수 있다. For reference, the impurity type in the P-type filler appears to be P-type. However, this is because the amount of the P-type dopant in the P-type filler is relatively larger than the amount of the N-type dopant, and the amount of the N-type dopant in the P-type filler may still be the same as the amount of the N-type dopant in the N-type filler.

N형 도펀트의 수직 방향 및 수평 방향 분포에 대해서는 본 실시예의 반도체 소자의 제조 공정에 대한 도 9a ~ 9u 부분에서 좀더 명확히 이해될 수 있다.The vertical and horizontal distributions of the N-type dopant can be more clearly understood in FIGS. 9A to 9U for the manufacturing process of the semiconductor device of this embodiment.

도 6은 도 3의 II-II’을 따라 도시한 N형 도펀트 분포에 대한 그래프에서 점선의 직사각형 내의 각각의 높이에 따른 수평 방향의 N형 도펀트 분포에 대한 그래프이다.FIG. 6 is a graph of the N-type dopant distribution in the horizontal direction along the respective heights in the dotted line in the graph for the N-type dopant distribution shown along II-II 'in FIG.

도 6을 참조하면, 왼쪽의 수직 방향에 대한 N형 도펀트 분포 그래프는 도 5의 왼쪽 그래프와 동일하다. 즉, 수직 방향에 대한 N형 도펀트 분포는 높이에 따라 농도가 높은 부분과 낮은 부분이 존재한다. 예컨대, 수직 방향으로 높이에 따라 정현파 형태로 N형 도펀트의 분포가 변할 수 있다. Referring to FIG. 6, the N-type dopant distribution graph for the left vertical direction is the same as the left graph of FIG. That is, the N-type dopant distribution in the vertical direction has high and low concentration portions depending on the height. For example, the distribution of the N-type dopant may vary in the form of a sine wave along the height in the vertical direction.

한편, 오른쪽의 그래프는 점선의 직사각형 부분에서 각각의 높이에 따라 수평 방향으로 N형 도펀트 분포에 대한 그래프로서, 각각 14㎛, 15㎛, 16㎛, 및 17㎛ 높이(Z 축)에서의 수평 방향으로의 N형 도펀트의 분포를 보여준다. 도시된 바와 같이 높이에 따라, N형 도펀트의 농도는 다르지만, 각각의 높이에서는 N형 도펀트의 농도가 일정함을 알 수 있다. On the other hand, the graph on the right side is a graph of the distribution of the N-type dopant in the horizontal direction along the respective heights in the rectangular portion of the dotted line, and the horizontal direction in the 14 占 퐉, 15 占 퐉, 16 占 퐉 and 17 占 퐉 height Lt; RTI ID = 0.0 > N-type < / RTI > As shown in the figure, the concentration of the N-type dopant is different depending on the height, but the concentration of the N-type dopant is constant at each height.

도 7은 본 발명의 다른 실시예에 따른 도 2a의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다. 설명의 편의를 위해 도 3의 반도체 소자의 구조와 동일한 부분에 대해서는 생략하거나 간략히 설명한다.FIG. 7 is a cross-sectional view illustrating an active region taken along line I-I 'of FIG. 2A according to another embodiment of the present invention. For convenience of description, the same parts as those of the semiconductor device of FIG. 3 will be omitted or briefly described.

도 7을 참조하면, 본 실시예의 반도체 소자(100a)에서 블록킹층(110a)의 P형 필러(110Pa)는 반도체 기판(105)과 접하도록 형성될 수 있다. 또한, P형 필러(110Pa)가 반도체 기판(105)에 접하도록 형성됨에 따라, N형 필러(110Na)는 P형 필러(110Pa)에 의해 서로 분리될 수 있다.Referring to FIG. 7, the P-type pillar 110Pa of the blocking layer 110a in the semiconductor device 100a of the present embodiment may be formed in contact with the semiconductor substrate 105. In addition, since the P-type pillar 110Pa is formed in contact with the semiconductor substrate 105, the N-type pillar 110Na can be separated from each other by the P-type pillar 110Pa.

이와 같이 P형 필러(110Pa)가 반도체 기판(105)에 접하는 구조는 N형 필러 및 P형 필러 형성 시에 확산 시간을 길게 하거나, 최하부에 형성되는 비도핑 에피층의 두께를 얇게 형성함으로써, 구현될 수 있다.The structure in which the P-type filler 110Pa is in contact with the semiconductor substrate 105 can be realized by increasing the diffusion time at the time of forming the N-type filler and the P-type filler or by making the thickness of the undoped- .

도 8은 본 발명의 다른 실시예에 따른 도 2a의 I-I'선을 따라 절단한 액티브 영역의 모습을 보여주는 단면도이다. 설명의 편의를 위해 도 3의 반도체 소자의 구조와 동일한 부분에 대해서는 생략하거나 간략히 설명한다.FIG. 8 is a cross-sectional view illustrating an active region taken along line I-I 'of FIG. 2A according to another embodiment of the present invention. For convenience of description, the same parts as those of the semiconductor device of FIG. 3 will be omitted or briefly described.

도 8을 참조하면, 본 실시예의 반도체 소자(100b)는 반도체 기판(105) 상에 형성된 버퍼층, 예컨대, N형 에피층(112)을 더 포함할 수 있다. 이러한 N형 에피층 (112)은 최하부 비도핑 에피층 형성 전에 기판 상에 N형 에피층을 성장시킴으로써 형성할 수 있다. N형 에피층(112)의 N형 도펀트의 농도는 N형 필러(110N)와 동일 또는 높거나 낮을 수 있다.8, the semiconductor device 100b of the present embodiment may further include a buffer layer formed on the semiconductor substrate 105, for example, an N-type epitaxial layer 112. Referring to FIG. This N-type epitaxial layer 112 can be formed by growing an N-type epitaxial layer on the substrate before forming the lowermost undoped epitaxial layer. The concentration of the N-type dopant in the N-type epitaxial layer 112 may be the same or higher or lower than that of the N-type filler 110N.

한편, 도시하지는 않았지만, N형 필러 상부에 상부 N형 에피층이 남아 있을 수 있다. 즉, P형 필러 및 N형 필러 형성 시에 최상부에 N형 에피층이 형성될 수 있는데, 확산 후에 약간의 N형 에피층이 N형 필러 상부 부분에 남아 있을 수 있다. 이러한 상부 N형 에피층의 도펀트 농도는 N형 필러보다 높을 수 있다. On the other hand, although not shown, an upper N-type epitaxial layer may remain on top of the N-type pillar. That is, an N-type epitaxial layer may be formed on top of the P-type filler and the N-type filler, after which some N-type epitaxial layer may remain in the N-type filler upper portion. The dopant concentration of this upper N-type epilayers may be higher than the N-type fillers.

또한, N형 필러 상부에 N형 도펀트가 저농도로 도핑된(lightly doped) 저농도 N형 임플란트층(미도시)이 형성될 수도 있다. 저농도 N형 임플란트층은 N형 필러보다 도펀트 농도가 낮을 수도 있다.Also, a lightly doped low-concentration N-type implant layer (not shown) may be formed on top of the N-type pillar. The low concentration n-type implant layer may have a lower dopant concentration than the n-type filler.

도 9a 내지 9u는 도 3의 슈퍼정션 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.9A to 9U are cross-sectional views showing a process of manufacturing the super junction semiconductor device of FIG.

도 9a를 참조하면, 반도체 기판(105) 상에 제1 두께(D1)를 갖는 제1 비도핑 에피층(110-U1)을 형성한다. 반도체 기판(105)은 고농도 N형(N+) 기판일 수 있다. 제1 비도핑 에피층(110-U1)은 도펀트에 의해 인-시츄(In-situ) 도핑 되지 않은 진성 반도체층일 수 있다. 제1 비도핑 에피층(110-U1)은 에피택셜 성장법으로 형성될 수 있다. 한편, 제1 비도핑 에피층(110-U1)의 두께 조절을 통해 앞서 도 3 또는 도 7의 반도체 소자에서와 같이 P형 필러가 반도체 기판(105)에서 소정 간격으로 이격되도록 형성하거나 또는 반도체 기판(105)에 접하도록 형성할 수도 있다.Referring to FIG. 9A, a first undoped epitaxial layer 110-U1 having a first thickness D1 on a semiconductor substrate 105 is formed. The semiconductor substrate 105 may be a high concentration n-type (N + ) substrate. The first undoped epitaxial layer 110-U1 may be an intrinsic semiconductor layer that is not in-situ doped with a dopant. The first undoped epitaxial layer 110-U1 may be formed by an epitaxial growth method. 3 or FIG. 7, the P-type filler may be formed to be spaced apart from the semiconductor substrate 105 by a predetermined distance or may be formed on the semiconductor substrate 105 by adjusting the thickness of the first undoped epitaxial layer 110- (Not shown).

도 9b를 참조하면, 제1 비도핑 에피층(110-U1)의 상부 영역에 N형 도펀트를 전면 임플란트 하여 제1 N형 임플란트층(110-N1)을 형성한다. 전면 임플란트는 마스크 패턴 없이 제1 비도핑 에피층(110-U1) 상부 영역 전체에 이온을 주입하는 것을 말한다. 이러한 제1 N형 임플란트층(110-N1)은 차후 확산 공정에서 N형 도펀트를 공급하는 소스 영역이다. 여기서, N형 도펀트는 인(Phosphorus, P)일 수 있다. 물론, N형 도펀트가 인에 한정되는 것은 아니다.Referring to FIG. 9B, a first N-type implant layer 110-N1 is formed by front-implanting an N-type dopant in an upper region of the first undoped epitaxial layer 110-U1. The front implant refers to implanting ions into the entire region above the first undoped epitaxial layer 110-U1 without a mask pattern. The first N-type implant layer 110-N1 is a source region for supplying an N-type dopant in a subsequent diffusion process. Here, the N-type dopant may be Phosphorus (P). Of course, the N-type dopant is not limited to phosphorus.

이와 같이, 제1 N형 임플란트층(110-N1)이 전면 임플란트를 통해 형성됨으로써, 블록킹층의 수평 방향의 N형 도펀트 분포는 균일할 수 있다. 또한, 후에, 확산 공정을 통해 제1 N형 임플란트층(110-N1)의 도펀트들이 비도핑 에피층으로 확산되지만, 비도핑 에피층으로 확산되는 도펀트들의 량도 균일하므로 결국 블록킹층에서 수평 방향의 N형 도펀트의 분포는 균일할 수 있다.Thus, since the first N-type implant layer 110-N1 is formed through the front implant, the N-type dopant distribution in the horizontal direction of the blocking layer can be uniform. Further, after the diffusion process, the dopants of the first N-type implant layer 110-N1 are diffused into the undoped epitaxial layer through the diffusion process, but the amount of the dopants diffused into the undoped epitaxial layer is also uniform, The distribution of the N-type dopant can be uniform.

도 9c를 참조하면, 제1 N형 임플란트층(110-N1)의 소정 부분으로 P형 도펀트를 임플란트 하여 제1 P형 임플란트층(110-P1)을 형성한다. 이러한 제1 P형 임플란트층(110-P1)은 제1 N형 임플란트층(110-N1)과는 달리 소정 마스크 패턴을 이용하여 형성할 수 있다. 한편, 제1 P형 임플란트층(110-P1)은 이미 형성된 N형 임플란트층을 P형 임플란트층으로 바꾸는 것이기 때문에 제1 N형 임플란트층(110-N1)의 형성할 때보다는 단위 면적당 더 많은 P형 도펀트가 주입되어야 함은 물론이다. 여기서, P형 도펀트는 붕소(Boron, B)일 수 있다. 물론, P형 도펀트가 붕소에 한정되는 것은 아니다.Referring to FIG. 9C, a P-type dopant is implanted into a predetermined portion of the first N-type implant layer 110-N1 to form a first P-type implant layer 110-P1. Unlike the first N-type implant layer 110-N1, the first P-type implant layer 110-P1 may be formed using a predetermined mask pattern. On the other hand, since the first P-type implant layer 110-P1 converts the already formed N-type implant layer into a P-type implant layer, the P-type implant layer 110- Type dopant must be implanted. Here, the P-type dopant may be boron (B). Of course, the P-type dopant is not limited to boron.

도 9d를 참조하면, 제1 N형 임플란트층(110-N1)과 제1 P형 임플란트층(110-P1) 상에 제2 비도핑 에피층(110-U2)을 형성한다. 제2 비도핑 에피층(110-U2)은 제2 두께(D2)를 가질 수 있고, 제2 두께(D2)는 앞서 제1 비도핑 에피층(110-U1)의 제1 두께(D1)보다 작거나 동일할 수 있다. 만약, 도 7과 같이 P형 필러를 반도체 기판(105)에 접하도록 형성하는 경우에, 제1 비도핑 에피층(110-U1)의 제1 두께(D1)가 제2 비도핑 에피층(110-U2)의 제2 두께(D2)보다 작을 수 있다.Referring to FIG. 9D, a second undoped epitaxial layer 110-U2 is formed on the first N-type implant layer 110-N1 and the first P-type implant layer 110-P1. The second undoped epilayers 110-U2 may have a second thickness D2 and the second thickness D2 may be greater than the first thickness D1 of the first undoped epilayers 110- May be smaller or equal. 7, the first thickness D1 of the first undoped epitaxial layer 110-U1 is greater than the first thickness D1 of the second undoped epitaxial layer 110 -U2 of the second thickness D2.

도 9e 및 9f를 참조하면, 앞서 도 9b와 9c에서와 같이 전면 임플란트 방법을 통해 제2 비도핑 에피층(110-U2)의 상부 영역에 제2 N형 임플란트층(110-N2)을 형성하고, 다시, 제2 N형 임플란트층(110-N2) 소정 영역으로 P형 도펀트를 임플란트 하여 제2 P형 임플란트층(110-P2)을 형성한다.Referring to FIGS. 9E and 9F, a second N-type implant layer 110-N2 is formed in the upper region of the second undoped epitaxial layer 110-U2 through the front implant method as in FIGS. 9B and 9C , And a second P-type implant layer 110-P2 is formed by implanting a P-type dopant into a predetermined region of the second N-type implant layer 110-N2.

도 9g를 참조하면, 앞서, 도 9d 내지 도 9f의 과정을 반복함으로써, 제3 내지 제6 비도핑 에피층(110-U3 ~ 110-U6), 제3 내지 제5 N형 임플란트층(110-N3 ~ 110-N5), 및 제3 내지 제5 P형 임플란트층(110-P3 ~ 110-P5)을 형성한다.Referring to FIG. 9G, the third through sixth non-doped epilayers 110-U3 through 110-U6, the third through fifth N-type implant layers 110- N3 to 110-N5, and third to fifth P-type implant layers 110-P3 to 110-P5.

제3 내지 제5 비도핑 에피층(110-U3 ~ 110-U5)의 두께는 제2 비도핑 에피층(110-U2)의 제2 두께(D2)와 같을 수 있다. 그러나 최상부로 형성한 제6 비도핑 에피층(110-U6)은 제3 두께(D3)를 가질 수 있고, 제3 두께는 제2 비도핑 에피층(110-U2)의 제2 두께(D2)보다 작을 수 있다. The thickness of the third to fifth non-doped epilayers 110-U3 to 110-U5 may be the same as the second thickness D2 of the second undoped epilayers 110-U2. The sixth non-doped epilayers 110-U6 formed at the top may have a third thickness D3 and the third thickness may have a second thickness D2 of the second undoped epilayers 110- .

도 9h를 참조하면, 제6 비도핑 에피층(110-U6) 상에 제4 두께(D4)를 갖는 상부 N형 에피층(116)을 형성한다. 제4 두께(D4)는 제6 비도핑 에피층(110-U6)의 제3 두께(D3)보다 작거나 동일할 수 있다.Referring to FIG. 9H, an upper N-type epilayer 116 having a fourth thickness D4 is formed on the sixth non-doped epilayers 110-U6. The fourth thickness D4 may be less than or equal to the third thickness D3 of the sixth undoped epilayers 110-U6.

본 실시예에서, 제1 내지 제6 비도핑 에피층(110-U3 ~ 110-U6)과 그에 따른 제1 내지 제5 N형 임플란트층(110-N1 ~ 110-N5)과 제1 내지 제5 P형 임플란트층(110-P1 ~ 110-P5)이 형성되었지만, 이러한 층수는 단순히 예시적인 것이고 본 발명의 사상을 한정하는 것은 아니다. 즉, 반도체 소자의 구조에 따라, 더 많은 층수나 더 작은 층수로 비도핑 에피층, N형 임플란트층 및 P형 임플란트층이 형성될 수 있음은 물론이다. 한편, 제1 내지 제6 비도핑 에피층(110-U1 ~ 110-U6), 제1 내지 제5 N형 임플란트층(110-N1 ~ 110-N5), 제1 내지 제5 P형 임플란트층(110-P1 ~ 110-P5), 및 상부 N형 에피층(116)의 두께와 임플란트 되는 도펀트 량 등은 차후 확산을 통해 형성되는 N형 필러와 P형 필러, 그리고 그에 따른 슈퍼정션 구조를 위해 정밀하게 계산될 수 있다. 즉, 차후 확산을 통해 형성되는 N형 필러 및 P형 필러에 의한 슈퍼 정션 구조에 포함되는 도펀트들의 전하량이 상기 식(1)을 만족하도록 제어되어야 한다.In this embodiment, the first to sixth non-doped epitaxial layers 110-U3 to 110-U6 and the first to fifth N-type implant layers 110-N1 to 110-N5 and the first to fifth Although the P-type implant layers 110-P1 to 110-P5 are formed, the number of layers is merely exemplary and does not limit the spirit of the present invention. That is, depending on the structure of the semiconductor device, it is of course possible to form the non-doped epitaxial layer, the N-type implant layer and the P-type implant layer in a larger number of layers or a smaller number of layers. The first to sixth non-doped epitaxial layers 110-U1 to 110-U6, first to fifth N-type implant layers 110-N1 to 110-N5, first to fifth P- 110-P1 to 110-P5, and the thickness of the upper N-type epitaxial layer 116 and the amount of dopant to be implanted are used for the N-type filler and the P-type filler formed through the subsequent diffusion, Lt; / RTI > That is, the charges of the dopants included in the super junction structure due to the N-type filler and the P-type filler formed through the subsequent diffusion should be controlled to satisfy the above formula (1).

참고로, 종래 N형 필러 및 P형 필러를 형성하기 위하여, 다수의 N형 에피층 및 각 N형 에피층 상부 소정 영역에 P형 임플란트층을 형성하는 방법을 채용하였다. 그러나, 그러한 종래 방법의 경우에, 균일한 에피층의 두께와 함께 에피층 성장 중의 N형 도펀트 농도를 함께 컨트롤해야 하는 어려움이 있었고, 그에 따라 불량률이 높게 나타나는 경향이 있었다. 예컨대, 종래의 방법에 따라 N형 에피 프로세스를 통해 제조된 반도체 소자의 저항 및 두께에 대한 3 시그마(sigma) 값은 10% 정도로 나타나고 있다. 즉, N형 에피 프로세스의 3 시그마 값은 10% 정도일 수 있다. For reference, a method of forming a P-type implant layer in a predetermined region on a plurality of N-type epitaxial layers and each N-type epitaxial layer has been employed in order to form a conventional N-type filler and a P-type filler. However, in the case of such a conventional method, there was a difficulty to control the N type dopant concentration in the epitaxial layer growth together with the uniform epitaxial layer thickness, and the defect ratio tended to be high accordingly. For example, according to the conventional method, the three-sigma value for the resistance and the thickness of the semiconductor device manufactured through the N-type epitaxial process is about 10%. That is, the 3 sigma value of the N type epi process can be about 10%.

그에 반해, 본 실시예와 같이 비도핑 에피층 형성 및 전면 임플란트 방법을 이용하는 경우에, 단지 임플란트 되는 도펀트 량, 즉 도우즈 량만 컨트롤하면 되고, 일반적으로 반도체 공정에서 도우즈 량에 대한 3 시그마 값은 2% 내외이다. 따라서, 본 실시예를 통해 제조된 반도체 소자의 저항에 대한 3 시그마 값은 2% 정도로 나타날 수 있다.On the other hand, in the case of using the non-doped epilayer formation and the front implant method as in the present embodiment, only the amount of the dopant to be implanted, that is, the dosage, can be controlled. Generally, the three sigma value 2%. Therefore, the 3 sigma value for the resistance of the semiconductor device manufactured through this embodiment can be about 2%.

참고로, 3 시그마 레벨은 정규분포 곡선에서 3 밖으로 벗어나 부분의 퍼센트를 말하는 것으로, 허용 불량률의 인정은 시그마 레벨을 얼마로 맞추느냐에 따라 달라질 수 있다.For reference, the 3 sigma level refers to the percentage of the fraction deviating from the normal distribution curve by 3, and the acceptance of the permissible reject rate can vary depending on how the sigma level is adjusted.

이하, 종래의 방법의 경우에 각 N형 에피층에 한 번의 P형 도펀트의 임플란트만 수행되므로, 종래의 방법을 싱글 임플란트 방법이라고 한다. 이에 반해, 본 실시예에서는 N형 임플란트층을 위해 비도핑 에피층 내에 별도의 N형 도펀트의 전면 임플란트 공정이 수행되므로, 싱글 임플란트 방법과 구별하기 위하여 전면 임플란트 방법이라 부르기로 한다.Hereinafter, in the case of the conventional method, only one implant of the P-type dopant is performed on each N-type epitaxial layer, so that the conventional method is referred to as a single implant method. In contrast, in this embodiment, since the front implant process of a separate N-type dopant is performed in the non-doped epi layer for the N-type implant layer, it is referred to as a front implant method in order to distinguish it from the single implant method.

구체적으로, 싱글 임플란트 방법과 본 실시예의 전면 임플란트 방법에 의한 전하량을 조절하는 것을 앞서 비도핑 에피층과 관련해서 살펴보면,In detail, when the charge amount is controlled by the single implant method and the front implant method of the present embodiment,

동일 두께로 형성되는 제2 내지 제5 비도핑 에피층(110-U2 ~ 110-U5)의 각각의 두께를 8㎛, 그리고 각 셀의 피치를 7㎛하면, 한 층의 단위 면적당 전체 전하량 Qn,total 이 2.23E5인 경우, 슈퍼정션을 위한 전하량 Qn은 2.23E5/(8E-4 * 1E-4) = 2.8E12cm-2 정도이다. 일반적으로 슈퍼정션을 위한 전하량 Qn = 1E12cm-2 정도이고, 2.51E12cm-2정도까지가 허용 가능한 전하량이다.8㎛ the thickness of each of the second to fifth undoped epitaxial layer (110 ~ 110-U2-U5) to be formed of the same thickness, and when 7㎛ the pitch of each cell, the total charge amount Q per unit area of the n layer , and the charge amount Q n for the super junction is 2.23E5 / (8E-4 * 1E-4) = 2.8E12 cm -2 when tota 1 is 2.23E5. Generally, the charge amount Q n for the super junction is about 1E12 cm -2 , and the charge amount up to about 2.51E12 cm -2 is an allowable charge amount.

Qn = 2.8E12cm-2를 구현하기 위하여, 싱글 임플란트 방법을 이용하는 경우는 N형 에피층의 N형 도펀트 농도는 2.23E5/(7E-4 * 1E-4*8E-4)=4E15cm-3 정도가 되어야 한다. 한편, 전면 임플란트 방법을 이용하는 경우, N형 도펀트 도우즈는 2.23E5/(7E-4 * 1E-4)=3.2E12cm-2 정도이다. 한편, 싱글 임플란트 방법 및 전면 임플란트 방법 모두에 P형 도펀트의 임플란트 조건은 각 층에 따라 1.34E13 ~ 1.62E13cm-2 사이에서 변화할 수 있다. 예컨대, 제3 비도핑 에피층에 임플란트 되는 P형 도펀트 도우즈는 1.48E13cm-2정도 일 수 있다.In order to realize Q n = 2.8E12 cm -2 , the N-type dopant concentration of the N-type epitaxial layer is 2.23E5 / (7E-4 * 1E-4 * 8E-4) = 4E15 cm -3 when using the single implant method . On the other hand, when the front implant method is used, the N-type dopant dose is about 2.23E5 / (7E-4 * 1E-4) = 3.2E12 cm -2 . On the other hand, the implant conditions of the P-type dopant can vary between 1.34E13 and 1.62E13 cm < -2 > depending on each layer in both the single implant method and the front implant method. For example, the P-type dopant dose implanted in the third undoped epitaxial layer may be on the order of 1.48E13 cm <" 2 >.

이하, 설명의 편의를 위해, 제1 내지 제6 비도핑 에피층(110-U1 ~ 110-U6)은 비도핑 에피층(110-U)으로, 제1 내지 제5 N형 임플란트층(110-N1 ~ 110-N5)은 N형 임플란트층(110-N)으로, 그리고 제1 내지 제5 P형 임플란트층(110-P1 ~ 110-P5)은 P형 임플란트층(110-P)으로 통칭한다.For convenience of explanation, the first to sixth non-doped epilayers 110-U1 to 110-U6 are formed as the undoped epitaxial layer 110-U and the first to fifth N-type implant layers 110- N1 to 110-N5 are referred to as an N-type implant layer 110-N and the first to fifth P-type implant layers 110-P1 to 110-P5 are referred to as a P-type implant layer 110-P .

도 9i 내지 9k를 참조하면, 소정 시간의 열처리를 수행하면, N형 임플란트층(110-N)의 N형 도펀트들이 비도핑 에피층(110-U)으로 확산하여 N형 확산 영역(114a)을 형성할 수 있다. 또한, P형 임플란트층(110-P)의 P형 도펀트들이 비도핑 에피층(110-U)으로 확산하여 P형 확산 영역(118a)을 형성할 수 있다. 한편, 상부 N형 에피층(116)의 N형 도펀트들도 비도핑 에피층(110-U)으로 확산할 수 있다.9I to 9K, when the heat treatment is performed for a predetermined time, the N-type dopants of the N-type implant layer 110-N diffuse into the non-doped epi-layer 110-U to form the N-type diffusion region 114a . Also, the P-type dopants of the P-type implant layer 110-P may diffuse into the undoped epitaxial layer 110-U to form the P-type diffusion region 118a. On the other hand, N-type dopants of the upper N-type epitaxial layer 116 may also diffuse into the undoped epitaxial layer 110-U.

도 9i 내지 9k는 확산 과정에 대한 이해의 편의를 위해 확산 공정을 초기, 중기 및 후기로 나누어져 보여주고 있다. 도 9i와 같이 초기에는 P형 임플란트층(110-P)의 P형 도펀트는 타원형 형태로 퍼져나가며, 또한, N형 임플란트층(110-N)의 N형 도펀트는 상하부로 퍼져나가는 식으로 확산한다. FIGS. 9I through 9K show diffusion processes divided into early, middle, and late stages for convenience in understanding the diffusion process. As shown in FIG. 9I, the P-type dopant of the P-type implant layer 110-P diffuses in an elliptical shape at the beginning, and the N-type dopant of the N-type implant layer 110-N spreads in the upper and lower portions .

이러한 형태로 퍼져나가는 이유는 P형 임플란트층(110-P)의 수평방향의 폭이 N형 임플란트층(110-N)의 수평방향의 폭보다는 작고, 그에 따라 P형 임플란트층(110-P)의 도펀트 농도가 N형 임플란트층(110-N)의 도펀트 농도보다 높기 때문이다. P형 임플란트층(110-P)과 N형 임플란트층(110-N)의 두께가 동일하다고 가정하면, 상대적으로 폭이 좁은 P형 임플란트층(110-P)이 도펀트 농도가 높아야 상기 식(1)을 만족하게 될 수 있음은 물론이다. The reason for this spreading is that the horizontal width of the P-type implant layer 110-P is smaller than the horizontal width of the N-type implant layer 110-N, Is higher than the dopant concentration of the N-type implant layer 110-N. Assuming that the P-type implant layer 110-P and the N-type implant layer 110-N have the same thickness, the P-type implant layer 110-P having a relatively narrow width must have a high dopant concentration, ) Can be satisfied.

한편, 이러한 도펀트 농도의 차이로 인하여, P형 확산 영역(118a)은 N형 임플란트층(110-P) 방향으로도 약간 형성되며, 또한, N형 확산 영역(114a)의 측면은 P형 확산 영역(118a)에 의해 제한 받게 된다. 여기서, 제한받는다는 의미는 N형 도펀트가 확산되지 않는다는 의미가 아니라 N형 확산 영역의 경계가 P형 확산 영역(118a)에 의해 정해진다는 의미이다.The P-type diffusion region 118a is formed slightly in the direction of the N-type implant layer 110-P because of the difference in the dopant concentration, (118a). Here, the restriction means that the N-type dopant is not diffused, but the boundary of the N-type diffusion region is determined by the P-type diffusion region 118a.

도 9j와 같이 중기에는, P형 확산 영역(118b) 및 N형 확산 영역(114b)은 대체적으로 비도핑 영역(110-U)의 상부 및 하부로 향하면서 형성된다. N형 확산 영역(114b)의 측면은 여전히 P형 확산 영역(118b)에 의해 제한 받을 수 있다.In the middle period as shown in FIG. 9J, the P-type diffusion region 118b and the N-type diffusion region 114b are formed while being generally directed toward the top and bottom of the non-doped region 110-U. The side surface of the N-type diffusion region 114b can still be limited by the P-type diffusion region 118b.

도 9k과 같이 후기에는, 상부 및 하부에서 확산 되어온 N형 확산 영역들(114b)이 서로 만나게 되어 일체형의 N형 필러(110N)가 형성된다. 또한, P형 확산 영역들(118b)도 서로 만나게 되어 일체형의 P형 필러(110P)를 형성하게 된다. 이에 따라, N형 필러(110N)는 상세하게는 N형 불순물 이온 공급층인 N형 임플란트층(110-N, 점선)과 순수 확산 영역인 N형 확산층(114)으로 구별될 수 있다. 또한, P형 필러(110P)도 상세하게 구별하면, P형 불순물 이온 공급층인 P형 임플란트층(110-P, 점선)과 순수 확산 영역인 P형 확산층(118)으로 구별될 수 있다.As shown in FIG. 9K, the N-type diffusion regions 114b diffused in the upper and lower portions meet with each other to form an integral N-type filler 110N. In addition, the P-type diffusion regions 118b are also brought into mutual contact with each other to form an integral P-type pillar 110P. Accordingly, the N-type filler 110N can be distinguished in detail by an N-type implant layer 110-N (dotted line) which is an N-type impurity ion supply layer and an N-type diffusion layer 114 which is a pure diffusion region. Further, the P-type filler 110P can be further distinguished from the P-type implant layer 110-P (dotted line) which is a P-type impurity ion supply layer and the P-type diffusion layer 118 which is a pure diffusion region.

한편, 확산 공정 후, 상부 N형 에피층은 N형 필러(110N)에 포함되게 된다. 한편, 때에 따라, 약간의 상부 N형 에피층(116)이 N형 필러(110N) 상부에 남아 있을 수 있고, 남은 상부 N형 에피층(미도시)의 도펀트 농도는 N형 필러(110N)보다 높을 수 있다. On the other hand, after the diffusion process, the upper N-type epi layer is included in the N-type pillar 110N. On the other hand, some upper N-type epi layer 116 may remain on top of N-type pillar 110N and the remaining dopant concentration of the top N-type epilayers (not shown) Can be high.

구조적으로 살펴보면, N형 필러(110N)는 N형 임플란트층(110-N)이 존재했던 부분의 수평 방향의 폭이 가장 좁고, 비도핑 에피층(110U)의 중간 부분의 수평 방향의 폭이 가장 넓을 수 있다. 한편, N형 필러(110N)와 P형 필러(110P)의 측면은 서로 접하므로, P형 필러(110P)의 측면 굴곡은 N형 필러(110N)의 측면 굴곡에 반대일 수 있다. 예컨대, P형 필러(110P)는 P형 임플란트층(110-P)이 존재했던 부분의 수평 방향의 폭이 가장 넓고, 비도핑 에피층(110U)의 중간 부분의 수평 방향의 폭이 가장 좁을 수 있다. 그러나 본 실시예에서, N형 필러(110N)와 P형 필러(110P)의 구조는 상기의 구조에 한정되지 않고, 확산 공정, 즉 열처리 시간 및 온도 등에 의해 달라질 수 있다. 예컨대, 장시간의 열처리를 통해, N형 필러(110N)와 P형 필러(110P)의 측면 굴곡을 거의 없앨 수도 있다.Structurally, the N-type filler 110N has the narrowest width in the horizontal direction of the portion where the N-type implant layer 110-N was present and the largest width in the horizontal direction of the middle portion of the non- It can be wide. On the other hand, since the side surfaces of the N-type pillar 110N and the P-type pillar 110P are in contact with each other, the side curvature of the P-type pillar 110P may be opposite to the side curvature of the N-type pillar 110N. For example, the P-type filler 110P has the widest width in the horizontal direction of the portion where the P-type implant layer 110-P was present and the narrowest width in the horizontal direction of the middle portion of the undoped epitaxial layer 110U have. However, in this embodiment, the structure of the N-type pillar 110N and the P-type pillar 110P is not limited to the above structure, but may be changed by the diffusion process, that is, the heat treatment time and the temperature. For example, side curvature of the N-type filler 110N and the P-type filler 110P can be substantially eliminated by a long heat treatment.

한편, N형 도펀트의 분포에 대해 다시 검토하면, 초기에 N형 임플란트층(100-N)이 비도핑 에피층(100-U)에 N형 도펀트를 전면 임플란트를 통해 형성되기 때문에, 수평 방향의 N형 도펀트의 분포는 균일하다. 또한, 확산 후에도 확산되어 이동되는 도펀트의 량이 동일하므로 역시 수평 방향의 N형 도펀트의 분포는 균일할 수 있다. 예컨대, N형 도펀트의 확산 반경은 거의 무한대이다. 한편, 수직 방향의 N형 도펀트의 분포는 불균일하게 나타난다. 즉, N형 임플란트층(100-N)이 존재했던 부분의 N형 도펀트 농도가 가장 높게 나타나고, N형 확산층(114)의 중간 부분에서 N형 도펀트 농도가 가장 낮게 나타날 수 있다. 물론, 확산 공정을 오래 지속하는 경우에 수직 방향의 N형 도펀트의 분포의 불균일을 많이 낮을 수 있음은 물론이다.On the other hand, when the distribution of the N-type dopant is examined again, since the N-type implant layer 100-N is initially formed in the non-doped epitaxial layer 100-U through the front implant, The distribution of the N-type dopant is uniform. Further, since the amount of dopant to be diffused and moved even after diffusion is the same, the distribution of the N-type dopant in the horizontal direction can be uniform. For example, the diffusion radius of the N-type dopant is almost infinite. On the other hand, the distribution of the N-type dopant in the vertical direction is uneven. That is, the N-type dopant concentration at the portion where the N-type implant layer 100-N is present is the highest and the N-type dopant concentration at the middle portion of the N-type diffusion layer 114 is the lowest. It goes without saying that the dispersion of the N-type dopant in the vertical direction can be much lower when the diffusion process is continued for a long time.

도 9l 내지 9n을 참조하면, 블록킹층(110) 상에 게이트 산화막(172a)을 형성한다. 게이트 산화막(172a) 형성 후, 게이트 산화막(172a) 상에 게이트 전극을 위한 폴리 실리콘막(170a)을 형성한다. 이후, 포토리소그라피 공정을 통해 폴리 실리콘막(170a)을 패터닝함으로써, 게이트 전극(170)을 형성한다.Referring to Figures 9l through 9n, a gate oxide film 172a is formed on the blocking layer 110. [ After forming the gate oxide film 172a, a polysilicon film 170a for the gate electrode is formed on the gate oxide film 172a. Thereafter, the polysilicon film 170a is patterned through a photolithography process to form the gate electrode 170. Next, as shown in Fig.

도 9o 내지 9r를 참조하면, 게이트 전극(170)을 마스크로 하여 P형 필러(110P)의 상부 영역에 P형 도펀트를 임플란트 하여, P형 웰(160), 즉 바디층을 형성한다. 다음, P형 웰(160) 내에 N형 도펀트를 임플란트 함으로써, 소스 영역(150)을 형성한다. 소스 영역(150)은 고농도 N형(N+) 불순물 영역일 수 있다. 한편, 소스 영역(150)은 P형 웰(160) 내에 적어도 하나 형성될 수 있고, 소정 마스크 패턴을 이용하여 형성될 수 있다. 예컨대, 소스 영역(150)은 P형 웰(160) 내에 2개씩 형성될 수 있다. 또한, 경우에 따라 P형 웰(160) 내에 고리 형태로 형성될 수도 있다.9O to 9R, a P-type dopant is implanted in an upper region of the P-type pillar 110P using the gate electrode 170 as a mask to form a P-type well 160, that is, a body layer. Next, the source region 150 is formed by implanting an N-type dopant into the P-type well 160. The source region 150 may be a high concentration n-type (N + ) impurity region. Meanwhile, at least one source region 150 may be formed in the P-type well 160 and may be formed using a predetermined mask pattern. For example, two source regions 150 may be formed in the P-type well 160. Also, it may be formed in a ring shape in the P-type well 160 as the case may be.

이어서, 증착을 통해 게이트 전극(170) 및 노출된 게이트 산화막(172a)을 덮는 질화층(174a)을 형성한다. 질화층(174a) 형성 후, P형 웰(160) 내의 2개의 소스 영역(150) 사이 하부에 P형 도펀트를 임플란트 하여 고농도 P형(P+) 불순물 영역(162)을 형성한다. 이러한 고농도 P형 불순물 영역(162)은 UIS 특성 향상을 위해 형성됨은 전술한 바와 같다.Then, a nitride layer 174a covering the gate electrode 170 and the exposed gate oxide film 172a is formed through the deposition. After formation of the nitride layer 174a, a P-type dopant is implanted under the two source regions 150 in the P-type well 160 to form a high concentration P-type (P + ) impurity region 162. [ The high concentration P-type impurity region 162 is formed for improving the UIS characteristics as described above.

도 9s 내지 9u를 참조하면, 질화층(174a)을 덮는 절연층, 예컨대, BPSG층(176a)을 형성한다. 질화층(174a) 및 BPSG층(176a)은 차후에 형성되는 소스 전극(180)을 게이트 전극(170)으로부터 절연하는 기능을 할 수 있다. Referring to Figs. 9s to 9u, an insulating layer, e.g., a BPSG layer 176a, is formed to cover the nitride layer 174a. The nitride layer 174a and the BPSG layer 176a can function to isolate the source electrode 180 to be formed later from the gate electrode 170. [

이어, 포토리소그라피 공정을 통해 소스 영역(150)을 포함한 P형 웰(160)의 상면을 노출시키는 홀(H)을 형성한다. 홀(H)을 통해 게이트 산화막(172) 및 질화층(174)의 측면이 노출될 수 있다. 한편, 홀(H) 형성을 통해 홀(H) 내의 BPSG층(176) 측면 두께는 얇아질 수 있다.Then, a hole H exposing an upper surface of the P-type well 160 including the source region 150 is formed through a photolithography process. The side surfaces of the gate oxide film 172 and the nitride layer 174 can be exposed through the holes H. [ On the other hand, the thickness of the side surface of the BPSG layer 176 in the hole H through the formation of the holes H can be thinned.

다음, 홀(H)이 형성된 기판 결과물 전면으로 메탈층을 형성함으로써, 소스 전극(180)을 형성한다. 이러한 소스 전극(180)은 소스 영역(150)에 전기적으로 콘택할 수 있다. 한편, 도시하지는 않았지만, 반도체 기판(105) 하면에 드레인 전극이 형성될 수도 있다. Next, the source electrode 180 is formed by forming a metal layer on the front surface of the resultant substrate on which the holes H are formed. The source electrode 180 may be in electrical contact with the source region 150. Although not shown, a drain electrode may be formed on the bottom surface of the semiconductor substrate 105.

도 10a 내지 1c는 도 8의 슈퍼정션 반도체 소자를 제조하는 과정을 보여주는 단면도들이다.10A to 1C are cross-sectional views showing a process of manufacturing the super junction semiconductor device of FIG.

도 10a를 참조하면, 반도체 기판(105) 상에 하부 N형 에피층(112a)을 형성한다. 반도체 기판(105)은 고농도 N형(N+) 기판일 수 있다. Referring to FIG. 10A, a lower N-type epitaxial layer 112a is formed on a semiconductor substrate 105. FIG. The semiconductor substrate 105 may be a high concentration n-type (N + ) substrate.

하부 N형 에피층(112a)은 에피택셜 성장법에 의해 반도체 기판(105) 상에 형성된 N형 불순물 반도체층이다. 이러한 하부 N형 에피층(112a)은 확산 공정 후에 도 8에 도시된 바와 같은 N형 에피층(112)이 될 수 있다. 그에 따라, 하부 N형 에피층(112a)의 두께는 형성될 최종 N형 에피층(112)의 두께를 고려하여 결정될 수 있다. The lower N-type epitaxial layer 112a is an N-type impurity semiconductor layer formed on the semiconductor substrate 105 by an epitaxial growth method. This lower N-type epitaxial layer 112a may be an N-type epitaxial layer 112 as shown in FIG. 8 after the diffusion process. Accordingly, the thickness of the lower N-type epilayers 112a can be determined in consideration of the thickness of the final N-type epilayers 112 to be formed.

도 10b를 참조하면, 하부 N형 에피층(112a) 상에 제1 비도핑 에피층(110-U1)을 형성한다. 제1 비도핑 에피층(110-U1)은 에피택셜 성장법으로 형성될 수 있고, 도펀트에 의해 인-시츄 도핑 되지 않은 진성 반도체층일 수 있다. 제1 비도핑 에피층(110-U1)의 제5 두께(D5)는 하부 N형 에피층(112a)의 존재로 인해 도 9a에서의 제1 비도핑 에피층(110-U1)의 제1 두께(D1)보다 얇게 형성될 수 있다. Referring to FIG. 10B, a first undoped epilayer 110-U1 is formed on the lower N-type epilayer 112a. The first undoped epitaxial layer 110-U1 may be formed by an epitaxial growth method and may be an intrinsic semiconductor layer that is not in-situ doped with a dopant. The fifth thickness D5 of the first undoped epilayers 110-U1 is less than the first thickness D2 of the first undoped epilayers 110-U1 in Fig. 9a due to the presence of the lower n-type epilayers 112a. (D1).

도 10c를 참조하면, 제1 비도핑 에피층(110-U1) 상부 영역에 N형 도펀트를 전면 임플란트 하여 N형 임플란트층(110-N1)을 형성한다. 이후의 과정은 도 9c 내지 9u의 과정과 동일하며, 최종적으로 형성되는 반도체 소자의 구조는 도 8에 도시된 반도체 소자 구조를 가질 수 있다.Referring to FIG. 10C, an N-type implant layer 110-N1 is formed by front implanting an N-type dopant in a region above the first undoped epitaxial layer 110-U1. The subsequent process is the same as that of FIGS. 9C to 9U, and the structure of the finally formed semiconductor device may have the semiconductor device structure shown in FIG.

도 11 내지 도 14는 본 발명의 여러 실시예들에 따른 도 9h에 대응하는 에피층 구조에 대한 다양한 모습을 보여주는 단면도들이다.FIGS. 11-14 are cross-sectional views showing various aspects of the epilayer structure corresponding to FIG. 9H according to various embodiments of the present invention. FIG.

도 11을 참조하면, 본 실시예의 에피층 구조는 도 9h의 에피층 구조와 유사하나 비도핑 에피층들의 두께 및 상부 N형 에피층 부분에서 다를 수 있다. 즉, 반도체 기판(105) 상에 제1 내지 제5 비도핑 에피층(110U1 ~110 U5)이 순차적으로 두껍게 형성될 수 있다. 또한, 제5 비도핑 에피층(110-U5) 상에 제6 비도핑 에피층(110-U6)이 형성되고, 제6 비도핑 에피층(110-U6) 상에는 상부 N형 에피층이 형성되지 않을 수 있다.Referring to Fig. 11, the epilayer structure of this embodiment is similar to the epilayer structure of Fig. 9h, but may differ in the thickness of the non-doped epilayers and in the upper n-type epilayer portion. That is, the first through fifth non-doped epilayers 110U1 through 110 U5 may be sequentially formed on the semiconductor substrate 105 in order. A sixth non-doped epilayer 110-U6 is formed on the fifth non-doped epilayers 110-U5 and an upper N-type epilayer is formed on the sixth non-doped epilayers 110-U6 .

도 12를 참조하면, 본 실시예의 에피층 구조는 도 11과는 반대로, 반도체 기판(105) 상에 제1 내지 제5 비도핑 에피층(110U1 ~110 U)이 순차적으로 얇게 형성될 수 있다. 다른 부분은 도 11의 에피층 구조와 동일할 수 있다. Referring to FIG. 12, the first through fifth non-doped epilayers 110U1 through 110 U may be sequentially formed on the semiconductor substrate 105 in the epitaxial layer structure of the present embodiment, contrary to FIG. Other portions may be the same as the epilayer structure of FIG.

도 13을 참조하면, 본 실시예의 에피층 구조는 도 9h의 에피층 구조와 유사하나 제6 비도핑 에피층 및 상부 N형 에피층 부분에서 다를 수 있다. 즉, 본 실시예의 제6 비도핑 에피층(110-U6)은 도 9h의 제6 비도핑 에피층(110-U6)보다 두껍게 형성될 수 있고, 또한 제6 비도핑 에피층(110-U6) 상에 상부 N형 에피층이 형성되지 않을 수 있다.Referring to FIG. 13, the epilayer structure of this embodiment is similar to the epilayer structure of FIG. 9h but may be different in the sixth undoped epilayers and top N epilayers. That is, the sixth undoped epitaxial layer 110-U6 of the present embodiment may be formed thicker than the sixth undoped epitaxial layer 110-U6 of FIG. 9H, and the sixth undoped epitaxial layer 110- The upper n-type epitaxial layer may not be formed on the upper n-type epitaxial layer.

도 14를 참조하면, 본 실시예의 에피층 구조는 도 9h의 에피층 구조와 유사하나 그 형성 방법이 다를 수 있다. 즉, 제6 비도핑 에피층(110-U6)이 두껍게 형성되고, 제6 비도핑 에피층(110-U6) 상부 영역에 N형 임플란트층(117)이 형성될 수 있다. 좀더 구체적으로 설명하면, 제6 비도핑 에피층(110-U6)을 도 9h의 제6 비도핑 에피층보다 두껍게 형성한 후, 제6 비도핑 에피층(110-U6) 상부 영역에 N형 도펀트를 임플란트 하여 N형 임플란트층(117)을 형성할 수 있다. N형 임플란트층(117)은 도 9h의 상부 N형 에피층(116)에 대응할 수 있다. 한편, N형 임플란트층(117)은 N형 도펀트를 저농도로 임플란트 한 저농도 N형 임플란트층일 수 있다.Referring to FIG. 14, the epilayer structure of this embodiment is similar to the epilayer structure of FIG. 9H, but may be formed differently. That is, the sixth undoped epitaxial layer 110-U6 may be formed thick and the N-type implant layer 117 may be formed on the sixth undoped epitaxial layer 110-U6. More specifically, after the sixth undoped epitaxial layer 110-U6 is formed thicker than the sixth undoped epitaxial layer of FIG. 9H, an N-type dopant (not shown) is formed on the sixth undoped epitaxial layer 110- Type implant layer 117 can be formed. The N-type implant layer 117 may correspond to the top N-type epitaxial layer 116 of FIG. 9H. On the other hand, the N-type implant layer 117 may be a low-concentration N-type implant layer in which an N-type dopant is implanted at a low concentration.

도 11 내지 도 14의 다양한 에피층 구조에서 에피층 두께는 2 ~ 20 ㎛ 정도일 수 있다. 그러나 에피층의 두께가 그에 한정되는 것은 아니다. In the various epitaxial layer structures shown in Figs. 11 to 14, the epilayer thickness may be about 2 to 20 mu m. However, the thickness of the epi layer is not limited thereto.

도 15a 내지 도 15c는 비도핑 에피층들의 두께에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프들이다. 여기서, 각 비도핑 에피층에 주입되는 N형 도펀트 도우즈 량은 동일할 수 있다.15A to 15C are graphs showing the N-type dopant distribution in the vertical direction according to the thicknesses of the undoped epilayers. Here, the amount of the N-type dopant injected into each non-doped epi layer may be the same.

도 15a 내지 도 15c를 참조하면, 도 15a는 비도핑 에피층들이 동일한 두께로 형성된 경우의 수직 방향의 N형 도펀트 분포도로서, 도 5의 왼쪽 그래프와 마찬가지로 수직 방향으로 정현파 형태로 N형 도펀트의 분포가 변하는 것을 알 수 있다. 참고로, 양쪽 끝 부분은 기판에 가까운 비도핑 에피층 부분과 상부 게이트 전극 쪽에 가까운 비도핑 에피층 부분을 나타낸다.15A to 15C, FIG. 15A is a N-type dopant distribution diagram in the vertical direction when the non-doped epilayers are formed to have the same thickness, and the distribution of the N-type dopant in a sine wave form in the vertical direction As shown in FIG. For reference, both ends represent portions of the undoped epitaxial layer near the substrate and portions of the undoped epitaxial layer near the upper gate electrode.

도 15b의 경우는 비도핑 에피층들이 반도체 기판으로부터 순차적으로 얇게 형성된 경우의 수직 방향의 N형 도펀트 분포도로서, N형 도펀트의 농도 변화가 하부로 갈수록, 즉 비도핑 에피층이 두껍게 형성된 부분으로 갈수록 크게 변하는 것을 알 수 있다. 이는 N형 필러가 열처리를 통한 N형 도펀트의 확산에 의해 형성되기 때문이다. 참고로, 그래프 상 왼쪽이 블록킹층의 상부 표면 쪽이고 오른쪽이 블록킹층의 하부, 즉 기판 쪽이다.15B shows the N-type dopant distribution in the vertical direction when the non-doped epilayers are sequentially thinned from the semiconductor substrate. As the concentration of the N-type dopant changes toward the bottom, that is, to the portion where the non- It can be seen that it greatly changes. This is because the N-type filler is formed by the diffusion of the N-type dopant through heat treatment. For reference, the left side of the graph is on the upper surface side of the blocking layer and the right side is the lower side of the blocking layer, i.e., the substrate side.

즉, 비도핑 에피층의 두께가 얇은 경우에, 비도핑 에피층 전체에 N형 도펀트가 균일하게 확산하여 N형 도펀트 농도 변화가 작을 수 있다. 그러나 비도핑 에피층의 두께가 두꺼운 경우에는 비도핑 에피층 전체에 N형 도펀트가 균일하게 확산하기 힘들고, 그에 따라 두꺼운 비도핑 에피층 내의 각각의 높이에 따라 N형 도펀트 농도 변화가 클 수 있다.That is, when the thickness of the non-doped epi layer is thin, the N-type dopant may uniformly diffuse over the entire non-doped epi layer, and the N-type dopant concentration change may be small. However, when the thickness of the non-doped epi layer is large, it is difficult for the N-type dopant to diffuse uniformly over the entire non-doped epi layer, and accordingly, the N-type dopant concentration change may be large depending on the height of each of the thick non-doped epi layers.

한편, 화살표를 통해 알 수 있듯이, 각 비도핑 에피층 내의 가장 높은 N형 도펀트 농도들은 비도핑 에피층의 두께가 커질수록 점차적으로 낮아질 수 있다. 이는 두꺼운 비도핑 에피층 부분에서 N형 도펀트의 확산이 더 크게 일어나기 때문일 수 있다.On the other hand, as can be seen from the arrows, the highest N-type dopant concentrations in each non-doped epi layer may gradually decrease as the thickness of the non-doped epi layer increases. This may be due to the greater diffusion of the N-type dopant in the thick non-doped epilayer portion.

도 15c의 경우는 비도핑 에피층들이 반도체 기판으로부터 순차적으로 두껍게 형성된 경우의 수직 방향의 N형 도펀트 분포도로서, 도 15b의 그래프와 반대이다. 즉, N형 도펀트의 농도 변화가 하부로 갈수록, 즉 비도핑 에피층이 얇게 형성된 부분으로 갈수록 작게 변하는 것을 알 수 있다. 또한, 각 비도핑 에피층 내의 가장 높은 N형 도펀트 농도들은 비도핑 에피층의 두께가 작아질수록 점차적으로 높아질 수 있다.15C is a N-type dopant distribution diagram in the vertical direction when the non-doped epi layers are sequentially thickened from the semiconductor substrate, which is opposite to the graph of FIG. 15B. That is, it can be seen that as the concentration of the N-type dopant changes toward the bottom, that is, the portion where the non-doped epi layer becomes thinner becomes smaller. In addition, the highest N-type dopant concentrations in each non-doped epi layer may gradually increase as the thickness of the non-doped epi layer becomes smaller.

도 16a 내지 도 16c는 비도핑 에피층들에 주입되는 N형 도펀트 도우즈 량에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프들이다. 여기서, 각 비도핑 에피층들의 두께는 동일할 수 있다.16A to 16C are graphs showing the N-type dopant distribution in the vertical direction according to the dose of the N-type dopant injected into the non-doped epilayers. Here, the thickness of each non-doped epilayers may be the same.

도 16a 내지 도 16c를 참조하면, 도 16a는 비도핑 에피층 각각에 주입되는 N형 도펀트 도우즈 량이 일정한 경우의 수직 방향의 N형 도펀트 분포도로서, 도 15a와 동일한 형태의 그래프를 나타낸다.16A to 16C, FIG. 16A is a graph showing the N-type dopant distribution in the vertical direction when the amount of the N-type dopant injected into each of the non-doped epilayers is constant, and FIG.

도 16b의 경우는 비도핑 에피층 각각에 주입되는 N형 도펀트 도우즈 량이 하부층으로 갈수록 순차적으로 증가하는 경우의 수직 방향의 N형 도펀트 분포도로서, 화살표를 통해 알 수 있듯이, 하부로 갈수록 각 비도핑 에피층 내의 가장 높은 N형 도펀트 농도들이 점차적으로 증가함을 할 수 있다. 한편, 각 비도핑 에피층 내의 N형 도펀트의 농도 변화는 거의 유사함을 알 수 있다. 참고로, 그래프 상 왼쪽이 블록킹층의 상부 표면 쪽이고 오른쪽이 블록킹층의 하부, 즉 기판 쪽이다.In the case of FIG. 16B, the N-type dopant distribution in the vertical direction in the case where the amount of the N-type dopant injected into each of the non-doped epilayers sequentially increases as they go to the lower layer. As can be seen from the arrows, The highest N-type dopant concentrations in the epi layer may gradually increase. On the other hand, the change in the concentration of the N-type dopant in each non-doped epi layer is almost similar. For reference, the left side of the graph is on the upper surface side of the blocking layer and the right side is the lower side of the blocking layer, i.e., the substrate side.

도 16c의 경우는 비도핑 에피층 각각에 주입되는 N형 도펀트 도우즈 량이 하부층으로 갈수록 순차적으로 감소하는 경우의 수직 방향의 N형 도펀트 분포도로서, 화살표를 통해 알 수 있듯이, 하부로 갈수록 각 비도핑 에피층 내의 가장 높은 N형 도펀트 농도들이 점차적으로 감소함을 할 수 있다. 또한, 각 비도핑 에피층 내의 N형 도펀트의 농도 변화는 거의 유사함을 알 수 있다.In the case of FIG. 16C, the N-type dopant distribution in the vertical direction in the case where the amount of N-type dopant injected into each of the undoped epitaxial layers sequentially decreases from the lower layer to the lower layer. As can be seen from the arrows, The highest N-type dopant concentrations in the epi layer may gradually decrease. It can also be seen that the concentration change of the N-type dopant in each non-doped epi layer is substantially similar.

도 16의 내지 도 16c에서 각 비도핑 에피층으로 임플란트 되는 N형 도펀트의 도우즈 량은 1E11cm-2 ~ 1E13cm-2 정도일 수 있다. 그러나 도우즈 량이 그에 한정되는 것은 아니다. The dose amount of the N-type dopant implanted into each of the non-doped epilayers in FIGS. 16 to 16C may be about 1E11 cm -2 to 1E13 cm -2 . However, the doses are not limited thereto.

앞서 도 11 내지 도 16c는 상기 식(1)을 만족시킨다는 조건하에서, 에피층 구조가 다양하게 형성될 수 있고, 또한 비도핑 에피층에 형성되는 임플란트층의 도펀트 도우즈 량도 다양하게 변화시킬 수 있음을 보여준다. 따라서, 에피층의 구조나 도펀트 도우즈 량 등에 상관없이 비도핑 에피층에 전면 임플란트 방법을 사용하는 모든 방법 또는 그에 따라 형성된 모든 소자는 본 발명의 기술적 사상에 포함될 수 있다. 11 to 16C, the epitaxial layer structure can be variously formed under the condition that the above formula (1) is satisfied, and the dopant dose amount of the implant layer formed on the undoped epitaxial layer can be varied Respectively. Therefore, all the methods using the front implant method on the non-doped epilayer, regardless of the structure of the epi layer or the dopant dose amount, or all the elements formed thereby can be included in the technical idea of the present invention.

도 17은 열처리 시간에 따른 수직 방향의 N형 도펀트 분포도를 보여주는 그래프이다.17 is a graph showing the distribution of the N-type dopant in the vertical direction according to the heat treatment time.

왼쪽 그림은 블록킹층 내의 P형 필러(110P) 일부분을 보여주고 있으며, 오른쪽 그래프는 P형 필러(110P)의 IV-IV’ 부분을 자른 단면을 따라 N형 도펀트 분포를 열처리 시간에 따라 보여주고 있다. 참고로, N형 필러(110N) 부분의 수직 단면을 따라 나타나는 N형 도펀트 분포는 P형 필러(110P) 부분과 동일할 수 있다. The left graph shows a part of the P-type filler 110P in the blocking layer, and the right graph shows the N-type dopant distribution along the cut section of the IV-IV 'portion of the P-type filler 110P according to the heat treatment time . For reference, the N-type dopant distribution along the vertical section of the N-type filler 110N portion may be the same as the P-type filler 110P portion.

본 그래프에서 N형 도펀트 분포를 P형 필러(110P) 부분에 대해서 보여주는 이유는 P형 필러(110P)에서 P형 임플란트층(중심의 반원 부분)과 P형 확산층(반원 외곽 부분)의 구별이 용이하게 도시될 수 있기 때문이다. 그에 따라, N형 임플란트층의 위치는 P형 임플란트층의 위치에 대응되고, N형 확산층의 위치는 P형 확산층의 위치에 대응될 수 있다. The reason why the N-type dopant distribution is shown for the P-type filler 110P in this graph is that it is easy to distinguish the P-type implant layer (the semicircular portion of the center) and the P-type diffusion layer It can be shown to. Accordingly, the position of the N-type implant layer corresponds to the position of the P-type implant layer, and the position of the N-type diffusion layer can correspond to the position of the P-type diffusion layer.

도 17을 참조하면, 오른쪽의 그래프는 열처리 시간, 즉 확산 시간을 60분, 180분, 300분, 420분, 540분 및 660분에 대해서 수직 방향의 N형 도펀트 농도 분포를 보여주고 있다. 60분의 확산 시간에 대하여, 수직 방향의 N형 도펀트 농도 분포는 매우 크게 변함을 확인할 수 있고, 예컨대, 최고 농도(Npeak)/최저 농도(Nvalley)는 거의 150 이상임을 알 수 있다. 또한, 이때의 BV는 455V 정도로서 고전압 반도체 소자에 적합하지 않을 수 있다.Referring to FIG. 17, the graph on the right shows the N type dopant concentration distribution in the vertical direction with respect to the heat treatment time, that is, the diffusion time at 60 minutes, 180 minutes, 300 minutes, 420 minutes, 540 minutes, and 660 minutes. With respect to the diffusion time of 60 minutes, N-type dopant concentration distribution in the vertical direction, it can be seen that it is possible to determine a very significant change, e. G., Maximum density (N peak) / minimum density (N valley) is substantially at least 150. Further, BV at this time is about 455 V, which may not be suitable for a high-voltage semiconductor device.

420분 이상의 확산 시간의 경우에, 수직 방향의 N형 도펀트 농도 분포의 변화가 매우 작아짐을 확인할 수 있다. 한편, 180분 이상의 확산 시간의 경우에, 최고 농도(Npeak)/최저 농도(Nvalley)는 100이하가 되고, BV는 거의 600V 이상이 되어 고전압 반도체 소자에 이용할 수 있다. 즉, 600V 이상의 BV를 요구하는 고전압 반도체 소자에 이용하기 위해서는 최고 농도(Npeak)/최저 농도(Nvalley)는 100 이하가 되어야 한다.It can be confirmed that the change of the N type dopant concentration distribution in the vertical direction becomes very small in the case of the diffusion time of 420 minutes or more. On the other hand, in the case of a diffusion time of 180 minutes or longer, the maximum concentration (N peak ) / minimum concentration (N valley ) becomes 100 or less and BV becomes almost 600 V or more. That is, to use a high-voltage semiconductor device that requires more than 600V BV maximum density (N peak) / minimum density (N valley) has to be 100 or less.

참고로, 확산 시간을 증가시킬수록 최고 농도(Npeak)/최저 농도(Nvalley)을 줄일 수 있지만, 그와 동반하여 양산성이 떨어지고 또한 부수적인 오염문제가 발생할 수 있다. 따라서, 양산성과 오염문제 등을 고려하여 적절한 확산 시간을 결정하는 것이 바람직하다.For reference, increasing the diffusion time can reduce the maximum concentration (N peak ) / minimum concentration (N valley ), but in conjunction with this, the mass productivity is poor and ancillary pollution problems may occur. Therefore, it is desirable to determine an appropriate diffusion time in consideration of mass productivity and contamination problem.

지금까지 N형 MOSFET 소자를 위주로 기술하였지만, 상기에서 설명한 각 층들의 도전형을 반대로 함으로써, P형 MOSFET 소자를 구현할 수 있음은 물론이다.Although the N-type MOSFET device has been described so far, it goes without saying that the P-type MOSFET device can be realized by reversing the conductivity type of each layer described above.

도 18은 전면 임플란트 방법에 의해 형성된 필러의 형태를 싱글 임플란트 방법에 의해 형성된 필러의 형태와 비교하여 보여주는 단면도들이다.18 is a cross-sectional view showing the shape of the filler formed by the front implant method compared with the shape of the filler formed by the single implant method.

도 18을 참조하면, 왼쪽은 싱글 임플란트 방법을 통해 형성된 P형 필러(22)의 측면 프로파일을 보여주며, 오른쪽은 본 실시예의 전면 임플란트 방법을 통해 형성된 P형 필러(110P)의 측면 프로파일을 보여준다. 도시된 바와 같이 본 실시예의 전면 임플란트 방법을 통해 형성된 P형 필러(110P)가 싱글 임플란트 방법을 통해 형성된 P형 필러(22)보다 측면 프로파일이 좀더 매끄럽게 형성됨을 알 수 있다. 즉, 본 실시예의 전면 임플란트 방법을 통해 형성된 P형 필러(110P)의 측면 굴곡이 더 작다. 18, the left side shows the side profile of the P-type filler 22 formed by the single implant method, and the right side shows the side profile of the P-type filler 110P formed by the front implant method of the present embodiment. As can be seen, the P-type pillar 110P formed through the front implant method of the present embodiment is formed to have a more smooth side profile than the P-type pillar 22 formed through the single implant method. That is, the side curvature of the P-type pillar 110P formed through the front implant method of this embodiment is smaller.

이는, 본 실시예의 전면 임플란트 방법의 경우에는 N형 필러(110N) 및 P형 필러(110P) 모두 확산을 통해 형성되는 반면, 종래의 싱글 임플란트 방법의 경우는 P형 소스층으로부터 P형 도펀트의 확산만에 의해 N형 필러 및 P형 필러가 형성되므로, P형 필러의 측면 굴곡이 커질 수밖에 없다.In the case of the front implant method of the present embodiment, both the N-type pillar 110N and the P-type pillar 110P are formed by diffusion, whereas in the conventional single implant method, the diffusion of the P- The N-type filler and the P-type filler are formed only by the filler, so that the side curvature of the P-type filler is inevitably increased.

도 19는 전면 임플란트 방법에 의해 제조된 반도체 소자에서의 BV-Rds 특성 곡선을 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 BV-Rds 특성 곡선과 비교하여 보여주는 그래프이다. 여기서, BV는 브레이크 다운 전압을 나타내며, Rds,on은 온(ON) 상태에서의 드레인-소스 간 저항을 나타낸다.19 is a graph showing in comparison with BV-R ds characteristic curve in the semiconductor device manufacturing an R-BV ds characteristic curve in the semiconductor device produced by a method implants the front by a single implant method. Here, BV represents the breakdown voltage, and R ds, on represents the drain-source resistance in the ON state.

도 19를 참조하면, 본 실시예의 전면 임플란트 방법을 통해 제조된 반도체 소자가 싱글 임플란트 방법을 통해 제조된 반도체 소자보다 BV-Rds,on 특성이 좋음을 확인할 수 있다. 즉, 동일 브레이크 다운 전압에서, 본 실시예의 전면 임플란트 방법을 통해 제조된 반도체 소자가 종래 싱글 임플란트 방법에 의해 제조된 반도체 소자보다 Rds,on 이 1mΩcm-2 정도 낮음을 알 수 있다.Referring to FIG. 19, it can be seen that the semiconductor device manufactured through the front implant method of the present embodiment has better BV-R ds, on characteristics than the semiconductor device manufactured by the single implant method. That is, at the same breakdown voltage, it can be seen that the semiconductor device manufactured by the front implant method of this embodiment has a R ds, on of 1 mΩ cm -2 lower than that of the semiconductor device manufactured by the conventional single implant method.

도 20은 전하 비균형(charge imbalance)에 대하여 전면 임플란트 방법에 의해 제조된 반도체 소자와 종래 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 브레이크다운 전압(BV)을 비교하여 보여주는 그래프이다.FIG. 20 is a graph comparing a breakdown voltage (BV) of a semiconductor device fabricated by a front implant method and a semiconductor device fabricated by a conventional single implant method with respect to charge imbalance.

도 20을 참조하면, 왼쪽은 싱글 임플란트 방법에 의해 제조된 반도체 소자에서의 전하 비균형에 대한 BV을 보여주며, 오른쪽은 본 실시예의 전면 임플란트 방법에 의해 제조된 반도체 소자에서의 전하 비균형에 대한 BV을 보여준다.Referring to FIG. 20, the left shows the BV of the charge balance in the semiconductor device manufactured by the single implant method, and the right shows the charge balance in the semiconductor device manufactured by the front implant method of this embodiment. BV.

두 구조 모두 600V 중심으로 허용된 전하 균형 산포의 수준에는 큰 차이가 없다. 예컨대, 약 15% 정도이다. 그러나 앞서 언급한 3시그마 수준에서의 관리 측면에서 볼 때, 이 값이 2%에 불과한 본 실시예에 따른 전면 임플란트 방법이 양산 과정에서 좀 더 안정적인 BV를 얻는데 유리하다.There is no significant difference in the level of charge balance dispersion allowed for both structures centered at 600V. For example, about 15%. However, from the viewpoint of management at the above-mentioned three sigma level, the front implant method according to the present embodiment in which this value is only 2% is advantageous in obtaining a more stable BV in the mass production process.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been described with reference to exemplary embodiments thereof, it will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. will be. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

100: 반도체 소자, 105: 반도체 기판, 110: 블록킹층, 110N: N형 필러, 100P: P형 필러, 110-N: N형 임플란트층, 110-P: P형 임플란트층, 110-U: 비도핑 에피층, 112: N형 에피층, 114: N형 확산 영역 116: 상부 N형 에피층, 120: 에지 P형 필러, 130: 터미네이션 영역, 131: 터미네이션 N형 필러, 132: 터미네이션 P형 필러, 135: P형 링 필드, 150: 소스 영역, 160: P형 웰, 162: 고농도 P형 불순물 영역, 170: 게이트 전극, 172: 게이트 산화막, 174: 질화층, 176: BPSG층, 180: 소스 전극,The present invention relates to a semiconductor device, and more particularly, to a semiconductor device comprising a semiconductor substrate, a semiconductor substrate, and a blocking layer, wherein the blocking layer is made of an N-type filler. Type epitaxial layer 110: an edge P-type filler 130: a termination region 131: a termination N-type filler 132: a termination P-type filler Type impurity region and a gate electrode are formed on the gate insulating film and the source and drain regions of the source and drain regions of the source and drain regions, respectively. electrode,

Claims (28)

반도체 기판; 및
상기 반도체 기판 상에 수직방향으로 확장되어 형성되고, 수평 방향으로 교대로 배열되는 제1 도전형 필러(pillar) 및 제2 도전형 필러를 구비한 블록킹(blocking)층;
을 포함하고,
상기 블록킹층의 제1 도전형 필러는 상기 반도체 기판 상에 형성된 적어도 하나의 비도핑 에피층의 상단면에 제1 도전형 도펀트를 전면 임플란트하고, 그 후 임플란트된 제1 도전형 도펀트를 상기 적어도 하나의 비도핑 에피층의 나머지 부분에 확산시키는 것을 특징으로 하는 슈퍼정션 반도체 소자.A semiconductor substrate; And
A blocking layer having a first conductivity type pillar and a second conductivity type pillar extending in a vertical direction on the semiconductor substrate and alternately arranged in a horizontal direction;
/ RTI >
The first conductive type filler of the blocking layer is formed by front implanting a first conductive dopant on the top surface of at least one undoped epilayer formed on the semiconductor substrate and then implanting the first conductive dopant into the at least one Doped epitaxial layer of the super junction semiconductor device. 제1 항에 있어서,
상기 수직 방향으로 상기 제1 도전형의 도펀트 농도 분포는 소정 주기를 가지고 변하는 것을 특징으로 하는 슈퍼정션 반도체 소자.The method according to claim 1,
Wherein the dopant concentration distribution of the first conductivity type in the vertical direction varies with a predetermined period. 제1 항에 있어서,
상기 수직 방향으로 상기 제1 도전형의 도펀트는 고농도 부분과 저농도 부분이 반복되는 것을 특징으로 하는 슈퍼정션 반도체 소자.The method according to claim 1,
And the high concentration portion and the low concentration portion of the first conductivity type dopant are repeated in the vertical direction. 제1 항에 있어서,
상기 제1 도전형 필러 및 제2 도전형 필러는 측면이 접하여 서로 반대되는 굴곡을 갖는 것을 특징으로 하는 슈퍼정션 반도체 소자.The method according to claim 1,
Wherein the first conductivity type filler and the second conductivity type filler have side surfaces that are mutually opposite and curved opposite to each other. 제1 항에 있어서,
상기 반도체 기판 상에 형성된 제1 도전형 에피층을 더 포함하는 특징으로 하는 슈퍼정션 반도체 소자.The method according to claim 1,
And a first conductive type epitaxial layer formed on the semiconductor substrate. 제1 항에 있어서,
상기 반도체 기판은 N형 기판이고,
상기 제1 도전형 필러는 N형 필러이며,
상기 제2 도전형 필러는 P형 필러인 것을 특징으로 하는 슈퍼정션 반도체 소자.The method according to claim 1,
The semiconductor substrate is an N-type substrate,
The first conductive type filler is an N type filler,
Wherein the second conductive type filler is a P type filler. 제1 항에 있어서,
상기 제1 도전형 필러 상에 형성된 게이트 산화막;
상기 게이트 산화막 상에 형성된 게이트 전극;
상기 제2 도전형 필러 상부 영역에 형성된 바디층; 및
상기 바디층 내에 형성된 적어도 하나의 소스 영역; 및
상기 바디층 상에 형성되고 상기 소스 영역에 전기적으로 연결되는 소스 전극;을 포함하고,
상기 바디층은 상기 게이트 전극 하부 양쪽에 형성되고,
상기 게이트 전극의 양 끝단 각각은 상기 바디층의 일부와 중첩되는 것을 특징으로 하는 슈퍼정션 반도체 소자.The method according to claim 1,
A gate oxide film formed on the first conductive type filler;
A gate electrode formed on the gate oxide film;
A body layer formed in the upper region of the second conductive type filler; And
At least one source region formed in the body layer; And
And a source electrode formed on the body layer and electrically connected to the source region,
The body layer is formed on both sides of the lower portion of the gate electrode,
Wherein each of both ends of the gate electrode overlaps with a part of the body layer. 제1 항에 있어서,
상기 제1 및 제2 도전형 필러는 스트라이프(stripe) 구조, 동심원 구조, 및 상기 제1 도전형 필러가 제2 도전형 필러를 감싸는 구조(셀룰러 구조) 중 어느 하나의 수평 단면 구조를 갖는 것을 특징으로 하는 슈퍼정션 반도체 소자.The method according to claim 1,
The first and second conductive type fillers have a horizontal cross-sectional structure of a stripe structure, a concentric circular structure, and a structure (cellular structure) in which the first conductive type filler surrounds the second conductive type filler A super junction semiconductor device. 제8 항에 있어서,
상기 셀룰러 구조를 갖는 경우,
상기 제1 도전형 필러는 일체로 서로 연결되어 있는 것을 특징으로 하는 슈퍼정션 반도체 소자.9. The method of claim 8,
In the case of having the cellular structure,
Wherein the first conductive type filler is integrally connected to each other. 제1 항에 있어서,
상기 블록킹층이 형성된 영역 외곽의 상기 반도체 기판 상에 형성된 터미네이션 제1 도전형 필러 및 터미네이션 제2 도전형 필러를 더 포함하는 것을 특징으로 슈퍼정션 반도체 소자.The method according to claim 1,
And a termination first conductive type filler and a termination second conductive type filler formed on the semiconductor substrate outside the region where the blocking layer is formed. 반도체 기판; 및
상기 반도체 기판 상에 수평 방향으로 교대로 배열되는 제1 도전형 필러(pillar) 및 제2 도전형 필러를 구비한 블록킹(blocking)층;을 포함하고,
상기 블록킹층에서 수직 방향의 높이에 따라 상기 제1 도전형의 도펀트 농도가 변하며, 상기 제1 도전형의 도펀트 농도는 상기 제1 도전형 필러 및 제2 도전형 필러 전체를 가로질러 상기 수평 방향으로 동일 높이에서 상기 제1 도전형 필러 및 제2 도전형 필러 둘 모두에서 균일하며,
상기 블록킹층은 비도핑 에피층으로 제1 도전형 도펀트를 전면 임플란트하고, 그 후 그 제1 도전형 임플란트층의 도펀트를 확산시켜 형성되는 것을 특징으로 하는 슈퍼정션 반도체 소자.A semiconductor substrate; And
And a blocking layer having a first conductivity type pillar and a second conductivity type pillar alternately arranged in a horizontal direction on the semiconductor substrate,
The concentration of the dopant of the first conductivity type is changed according to the height of the blocking layer in the vertical direction, and the concentration of the dopant of the first conductivity type is higher than the dopant concentration of the first conductivity type At both the first conductive filler and the second conductive filler at the same height, Uniform,
Wherein the blocking layer is formed by front implanting a first conductivity type dopant into an undoped epitaxial layer and then diffusing a dopant of the first conductivity type implant layer. 제11 항에 있어서,
상기 수직 방향으로 상기 제1 도전형의 도펀트 농도는 소정 주기를 가지고 변하는 것을 특징으로 하는 슈퍼정션 반도체 소자.12. The method of claim 11,
Wherein the concentration of the dopant of the first conductivity type in the vertical direction varies with a predetermined period. 반도체 기판을 준비하는 단계; 및
상기 반도체 기판 상에 각각 수직방향으로 확장되고, 수평 방향으로 교대로 배열되는 제1 도전형 필러 및 제2 도전형 필러를 구비한 블록킹층을 형성하는 단계;를 포함하고,
상기 블록킹층은, 비도핑 에피층으로 제1 도전형 도펀트를 전면 임플란트하고, 그 후 그 제1 도전형 임플란트층의 도펀트를 확산시키는 것을 포함하는 전면 임플란트 공정을 수행하여 형성되고, 상기 전면 임플란트에 의해, 상기 블록킹층에서 상기 수평 방향으로 상기 제1 도전형의 도펀트 농도 분포는 상기 제1 도전형 필러 및 제2 도전형 필러 둘 모두에서 균일한 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.Preparing a semiconductor substrate; And
And forming a blocking layer having a first conductive type filler and a second conductive type filler extending in a vertical direction on the semiconductor substrate and alternately arranged in a horizontal direction,
Wherein the blocking layer is formed by performing a front implant process comprising front implanting a first conductivity type dopant with a non-doped epi layer and then diffusing a dopant of the first conductivity type implant layer, Wherein the dopant concentration distribution of the first conductivity type in the horizontal direction in the blocking layer is uniform in both the first conductivity type filler and the second conductivity type filler. 제13 항에 있어서,
상기 블록킹층을 형성하는 단계는,
상기 반도체 기판 상에 적어도 2개의 비도핑 에피층, 적어도 하나의 상기 비도핑 에피층 상부 영역에 형성된 제1 도전형 임플란트층 및 제2 도전형 임플란트층을 구비한 적층 에피층을 형성하는 단계; 및
열처리를 통해 상기 제1 도전형 임플란트층의 도펀트 및 제2 도전형 임플란트층의 도펀트를 상기 비도핑 에피층으로 확산시켜 상기 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.14. The method of claim 13,
Wherein forming the blocking layer comprises:
Forming a laminated epilayer having at least two non-doped epilayers on the semiconductor substrate, a first conductive-type implant layer and a second conductive-type implant layer formed on the at least one undoped-epi layer upper region; And
And forming a first conductive type filler and a second conductive type filler by diffusing the dopant of the first conductive type implant layer and the dopant of the second conductive type implant layer into the undoped epitaxial layer through a heat treatment Wherein the superjunction semiconductor device is formed of a semiconductor material. 제14 항에 있어서,
상기 확산에 의해 상기 블록킹층에서 상기 수직 방향으로의 상기 제1 도전형의 도펀트 농도 분포는 변하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.15. The method of claim 14,
Wherein the dopant concentration distribution of the first conductivity type in the vertical direction in the blocking layer is changed by the diffusion. 제15 항에 있어서,
상기 수직 방향으로 상기 제1 도전형의 도펀트는 고농도 부분과 저농도 부분이 반복되는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.16. The method of claim 15,
Wherein the dopant of the first conductivity type in the vertical direction repeats the high-concentration portion and the low-concentration portion. 제14 항에 있어서,
상기 적층 에피층을 형성하는 단계는,
상기 반도체 기판 상에 상기 비도핑 에피층을 형성하는 단계;
상기 비도핑 에피층 상부 영역 전면에 제1 도전형 도펀트를 임플란트 하여 상기 제1 도전형 임플란트층을 형성하는 단계;
상기 제1 도전형 임플란트층의 소정 부분에 제2 도전형 도펀트를 임플란트 하여 제2 도전형 임플란트층을 형성하는 단계; 및
상기 비도핑 에피층을 형성하는 단계에서부터 상기 제2 도전형 임플란트층을 형성하는 단계를 반복하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.15. The method of claim 14,
Wherein forming the laminated epitaxial layer comprises:
Forming the undoped epitaxial layer on the semiconductor substrate;
Implanting a first conductive dopant over the entire upper surface of the undoped epitaxial layer to form the first conductive type implant layer;
Implanting a second conductive dopant into a predetermined portion of the first conductive type implant layer to form a second conductive type implant layer; And
And repeating the step of forming the second conductive type implant layer from the step of forming the undoped epitaxial layer. 제17 항에 있어서,
최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 또는 제1 도전형 에피층을 형성하는 단계;
최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 및 제1 도전형 에피층을 순차적으로 형성하는 단계 및
최상부의 상기 제1 및 제2 도전형 임플란트층 상에 최상부 비도핑 에피층을 형성하고 상기 최상부 비도핑 에피층 상부 영역에 제1 도전형 도펀트를 임플란트 하는 단계; 중 어느 하나의 단계를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.18. The method of claim 17,
Forming an undoped epitaxial layer or a first conductive epitaxial layer on the uppermost first and second conductive type implant layers;
Sequentially forming a non-doped epitaxial layer and a first conductive epitaxial layer on the uppermost first and second conductive type implant layers, and
Forming an uppermost non-doped epilayer on the uppermost first and second conductive type implant layers and implanting a first conductive type dopant on the uppermost non-doped epilayer upper region; Wherein the step of forming the super junction semiconductor device comprises the steps of: 제17 항에 있어서,
다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층을 다른 두께로 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.18. The method of claim 17,
Wherein at least one of the plurality of non-doped epi layers is formed to have a different thickness. 제17 항에 있어서,
다수의 상기 비도핑 에피층 중 적어도 하나의 비도핑 에피층에는 다른 도펀트 농도의 제1 또는 제2 도전형 임플란트층을 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.18. The method of claim 17,
Wherein at least one of the plurality of non-doped epilayers is formed with a first or second conductivity type implant layer having a different dopant concentration in the at least one undoped epitaxial layer. 제14 항에 있어서,
상기 반도체 기판 상에 제1 도전형 에피층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.15. The method of claim 14,
Further comprising forming a first conductive epilayer on the semiconductor substrate. ≪ RTI ID = 0.0 > 11. < / RTI > 제14 항에 있어서,
상기 제1 도전형 임플란트층 및 제2 도전형 임플란트층의 두께 및 도펀트 량은 슈퍼 정션을 위한 다음의 식(1)에 기초하여 결정되며,
Nn × 1/2 Wn = Np × 1/2 Wp................................식(1)
여기서, Nn 과 Np 는 각각 제1 도전형 필러와 제2 도전형 필러의 불순물 농도이며, Wn과 Wp 는 각각 제1 도전형 필러와 제2 도전형 필러의 폭인 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.15. The method of claim 14,
The thickness and dopant amount of the first conductive type implant layer and the second conductive type implant layer are determined based on the following formula (1) for super junction,
Nn x 1/2 Wn = Np x 1/2 Wp Equation (1)
Here, Nn and Np are the impurity concentrations of the first conductive filler and the second conductive filler, respectively, and Wn and Wp are the widths of the first conductive filler and the second conductive filler, respectively. Way. 제13 항에 있어서,
상기 제1 도전형 필러 상에 게이트 산화막을 형성하는 단계;
상기 게이트 산화막 상에 게이트 전극을 형성하는 단계;
상기 제2 도전형 필러 상부 영역에 바디층을 형성하는 단계;
상기 바디층 내에 적어도 하나의 소스 영역을 형성하는 단계; 및
상기 소스 영역에 콘택하는 소스 전극을 형성하는 단계;를 포함하는 슈퍼정션 반도체 소자 제조방법.14. The method of claim 13,
Forming a gate oxide film on the first conductive type filler;
Forming a gate electrode on the gate oxide film;
Forming a body layer in an upper region of the second conductive type filler;
Forming at least one source region in the body layer; And
And forming a source electrode to be in contact with the source region. 제13 항에 있어서,
상기 반도체 기판은 액티브 영역과 상기 액티브 영역을 둘러싸는 터미네이션 영역으로 나누어지며,
상기 블록킹층을 형성하는 단계에서,
상기 블록킹층 외곽의 상기 반도체 기판 상에 터미네이션 제1 도전형 필러 및 터미네이션 제2 도전형 필러를 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.14. The method of claim 13,
Wherein the semiconductor substrate is divided into an active region and a termination region surrounding the active region,
In forming the blocking layer,
Wherein a termination first conductive type filler and a termination second conductive type filler are formed on the semiconductor substrate outside the blocking layer. 반도체 기판을 준비하는 단계; 및
상기 반도체 기판 상에 비도핑 에피층을 형성하는 단계;
상기 비도핑 에피층 상부 영역 전면에 제1 도전형 도펀트를 임플란트하여 상기 제1 도전형 임플란트층을 형성하는 단계;
상기 제1 도전형 임플란트층의 소정 부분에 제2 도전형 도펀트를 임플란트 하여 제2 도전형 임플란트층을 형성하는 단계;
상기 비도핑 에피층을 형성하는 단계에서부터 상기 제2 도전형 임플란트층을 형성하는 단계를 반복하는 단계; 및
열처리를 통해 상기 제1 도전형 임플란트층의 도펀트 및 제2 도전형 임플란트층의 도펀트를 상기 비도핑 에피층으로 확산시켜 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계;를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.Preparing a semiconductor substrate; And
Forming an undoped epitaxial layer on the semiconductor substrate;
Implanting a first conductive dopant over the entire upper surface of the undoped epitaxial layer to form the first conductive type implant layer;
Implanting a second conductive dopant into a predetermined portion of the first conductive type implant layer to form a second conductive type implant layer;
Repeating the step of forming the second conductive type implant layer from the step of forming the non-doped epilayer; And
Forming a first conductive type filler and a second conductive type filler by diffusing a dopant of the first conductive type implant layer and a dopant of the second conductive type implant layer into the undoped epitaxial layer through heat treatment Wherein the super junction semiconductor device is formed on a semiconductor substrate. 제25 항에 있어서,
상기 제1 도전형 필러 및 제2 도전형 필러 각각은 상기 반도체 기판으로부터 각각 수직방향으로 확장되고, 수평 방향으로 교대로 배열되어 블록킹층을 구성하고,
상기 수직 방향의 높이에 따라 상기 제1 도전형의 도펀트 농도가 변하며, 동일 높이에서 상기 수평 방향으로의 상기 제1 도전형의 도펀트 농도가 균일하도록 상기 블록킹층을 형성하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.26. The method of claim 25,
Wherein each of the first conductive filler and the second conductive filler extends in the vertical direction from the semiconductor substrate and alternately arranged in the horizontal direction to form a blocking layer,
Wherein the blocking layer is formed so that the concentration of the dopant of the first conductivity type changes according to the height in the vertical direction and the concentration of the dopant of the first conductivity type in the horizontal direction at the same height is uniform. Lt; / RTI > 제25 항에 있어서,
상기 반도체 기판 상에 제1 도전형 에피층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.26. The method of claim 25,
Further comprising forming a first conductive epilayer on the semiconductor substrate. ≪ RTI ID = 0.0 > 11. < / RTI > 제25 항에 있어서,
상기 제1 도전형 필러 및 제2 도전형 필러를 형성하는 단계 전에,
최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 또는 제1 도전형 에피층을 형성하는 단계;
최상부의 상기 제1 및 제2 도전형 임플란트층 상에 비도핑 에피층 및 제1 도전형 에피층을 순차적으로 형성하는 단계; 및
최상부의 상기 제1 및 제2 도전형 임플란트층 상에 최상부 비도핑 에피층을 형성하고 상기 최상부 비도핑 에피층 상부 영역에 제1 도전형 도펀트를 임플란트하는 단계; 중 어느 하나의 단계를 포함하는 것을 특징으로 하는 슈퍼정션 반도체 소자 제조방법.26. The method of claim 25,
Before forming the first conductive filler and the second conductive filler,
Forming an undoped epitaxial layer or a first conductive epitaxial layer on the uppermost first and second conductive type implant layers;
Sequentially forming an undoped epitaxial layer and a first conductive epitaxial layer on the uppermost first and second conductive type implant layers; And
Forming an uppermost non-doped epilayer on the uppermost first and second conductive type implant layers and implanting a first conductive type dopant on the uppermost non-doped epilayer upper region; Wherein the step of forming the super junction semiconductor device comprises the steps of:
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